JP3394204B2 - Method of manufacturing semiconductor device and semiconductor device formed by the method - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、より詳細には、短チャネル効果を抑制
しつつ、同時に、高速動作を実現することができる微細
化及び高速化に対応した半導体装置の製造方法及びこの
方法により形成された半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device capable of realizing a high speed operation while suppressing a short channel effect, and simultaneously responding to miniaturization and high speed operation. The present invention relates to a device manufacturing method and a semiconductor device formed by this method.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】トラン
ジスタの微細化に伴い、短チャネル効果が顕著になる。
従来から、これを抑制するために、ソース／ドレイン領
域端の電界を小さくする手法として、ソース／ドレイン
領域端の双方をＬＤＤ構造とする手法がとられている。
しかし、ソース／ドレイン領域端双方を低濃度であるＬ
ＤＤ構造とすると、短チャネル効果の抑制には有効であ
るが、その一方で、低濃度層が高抵抗となるので、ドラ
イブ電流の低下が懸念される。ドライブ電流が低下する
と、電流駆動力が低下し、トランジスタの高速化の実現
が難しくなる。そこで、ドレイン領域端のみを低濃度層
とする非対称なＬＤＤ構造が提案されている（特開昭６
２−１３２３６３号公報、特開平４−１７１９４２号公
報、特開平５−２７５６９３２号公報及び特願平７−３
８０９９号公報等）。例えば、特開平４−１７１９４２
号には、図２（ａ）に示したように、ｐ型半導体基板２
１上にゲート電極２２及び絶縁膜２４を形成した後に、
垂直上方からイオン注入してｎ型の低濃度拡散層２３を
形成した後、図２（ｂ）に示したように、ソース領域側
の３０〜６０°傾斜した方向からイオン注入することに
より、ソース領域２５にはｎ型の高濃度拡散層を、ドレ
イン領域２７には比較的長いｎ型の低濃度拡散層を形成
する方法が記載されている。2. Description of the Related Art With the miniaturization of transistors, the short channel effect becomes remarkable.
In order to suppress this, conventionally, as a method of reducing the electric field at the source / drain region end, a method of forming both the source / drain region end at the LDD structure has been used.
However, at both ends of the source / drain region, the low concentration L
The DD structure is effective in suppressing the short channel effect, but on the other hand, since the low concentration layer has a high resistance, there is a concern that the drive current may decrease. When the drive current decreases, the current driving force decreases, which makes it difficult to realize high-speed transistors. Therefore, an asymmetric LDD structure has been proposed in which only the end of the drain region has a low concentration layer (Japanese Patent Laid-Open No. Sho 6-96).
2-132363, Japanese Patent Application Laid-Open No. 4-171942, Japanese Patent Application Laid-Open No. 5-2756932, and Japanese Patent Application No. 7-3.
No. 8099). For example, Japanese Patent Laid-Open No. 4-171942
2A, the p-type semiconductor substrate 2
After forming the gate electrode 22 and the insulating film 24 on the
After ion implantation from vertically above to form the n-type low-concentration diffusion layer 23, as shown in FIG. 2B, by ion implantation from the direction inclined by 30 to 60 ° on the source region side, A method for forming an n-type high concentration diffusion layer in the region 25 and a relatively long n-type low concentration diffusion layer in the drain region 27 is described.
【０００３】この方法によれば、サイドウォールを形成
することなく、非対称のＬＤＤ構造を有する半導体装置
を形成することができる。しかし、ソース領域２５側か
ら３０〜６０°の角度をもってイオン注入を行うので、
ソース領域２５側のゲート電極下では、深くまでｎ型の
高濃度のイオンが注入されることとなる。よって、これ
に起因して、短チャネル効果の防止が困難になり、トラ
ンジスタ特性が不安定になるという問題がある。また、
特開昭６２−１３２３６３号公報には、半導体基板３１
上に、レジスト層３４を利用してゲート電極３２を形成
した後、図３（ａ）に示したように、ゲート電極３２及
びレジスト層３４をマスクとして用いて、上方からイオ
ン注入して高濃度不純物領域３３を形成し、次いで、図
３（ｂ）に示したように、ドレイン領域側の斜め上方か
ら角度をもたせてゲート電極３２を異方性エッチングし
て、ドレイン領域側のゲート電極３２端が長さＡ内側に
傾斜した形状とし、さらに、図３（ｃ）に示したよう
に、このゲート電極３２をマスクとして用いて、ドレイ
ン領域側の斜め上方からイオン注入し、ドレイン領域端
にのみ低濃度不純物領域３５を形成する方法が記載され
ている。According to this method, a semiconductor device having an asymmetric LDD structure can be formed without forming a sidewall. However, since the ion implantation is performed at an angle of 30 to 60 ° from the source region 25 side,
Under the gate electrode on the source region 25 side, n-type high-concentration ions are deeply implanted. Therefore, due to this, it becomes difficult to prevent the short channel effect and the transistor characteristics become unstable. Also,
Japanese Laid-Open Patent Publication No. 62-132363 discloses a semiconductor substrate 31.
After forming the gate electrode 32 using the resist layer 34 on it, as shown in FIG. 3A, using the gate electrode 32 and the resist layer 34 as a mask, ion implantation is performed from above to achieve high concentration. An impurity region 33 is formed, and then, as shown in FIG. 3B, the gate electrode 32 is anisotropically etched at an angle from diagonally above the drain region side, and the end of the gate electrode 32 on the drain region side is etched. Has a shape inclined to the inside of the length A, and further, as shown in FIG. 3C, using this gate electrode 32 as a mask, ions are implanted from diagonally above the drain region side, and only at the drain region end. A method of forming the low concentration impurity region 35 is described.
【０００４】この方法によれば、サイドウォールを形成
することなく、ドレイン領域端のみに低濃度拡散層を有
する非対称のＬＤＤ構造を有する半導体装置を形成する
ことができる。しかし、ゲート電極３２に傾斜を形成す
るための異方性エッチング時に、ソース領域側をレジス
ト等で保護しておく必要があり、フォト回数が一回増え
ることとなる。また、ゲート電極３２のエッチング形状
（傾斜の形状）を制御するのが難しく、これを用いたト
ランジスタは、その特性が不安定になるという問題があ
る。According to this method, it is possible to form a semiconductor device having an asymmetric LDD structure having a low concentration diffusion layer only at the drain region end without forming a sidewall. However, it is necessary to protect the source region side with a resist or the like at the time of anisotropic etching for forming an inclination in the gate electrode 32, which increases the number of times of photo. Further, it is difficult to control the etching shape (inclined shape) of the gate electrode 32, and a transistor using this has a problem that its characteristics become unstable.
【０００５】さらに、特開平５−２７５９３号公報に
は、半導体基板４１上にゲート電極４２を形成した後、
図４（ａ）に示したように、ドレイン領域側からの斜め
イオン注入法によりＢ+を注入する。この際、Ｂ+はゲー
ト電極４２に遮られるため、ソース領域側には注入され
ず、ドレイン領域側にのみＰ型領域４３が形成される。
この後、図４（ｂ）に示したように、垂直方向から半導
体基板４１全体にＰ+をイオン注入する。これにより、
図４（ｃ）に示したように、ゲート電極４２下部にはＰ
+は注入されないため、ドレイン領域４５側のゲート電
極４２下部にＰ型領域４３を有し、ドレイン領域４５自
体はＢ+とＰ+とが相殺するため、ソース領域４４よりも
不純物濃度が低い非対称のＭＯＳトランジスタを形成す
ることができる。このＭＯＳトランジスタによれば、ド
レイン領域４５側のゲート電極４２下にのみＰ型領域４
３が存在するため、空乏層のパンチスルー現象を抑制
し、耐圧を増大することとなり、よって、素子自体の微
細化に対応することが可能となる。しかし、ドレイン領
域４５側のＮ型不純物濃度が低くなるため、拡散層の抵
抗値が高くなり、その結果、ドライブ電流が低くなり、
高速化に対応できなくなるという問題が発生する。Further, in Japanese Patent Application Laid-Open No. 5-27593, after forming a gate electrode 42 on a semiconductor substrate 41,
As shown in FIG. 4A, B + is implanted from the drain region side by the oblique ion implantation method. At this time, since B + is blocked by the gate electrode 42, it is not injected into the source region side, and the P-type region 43 is formed only in the drain region side.
After that, as shown in FIG. 4B, P + ions are ion-implanted into the entire semiconductor substrate 41 from the vertical direction. This allows
As shown in FIG. 4C, P is formed below the gate electrode 42.
Since + is not injected, the drain region 45 has a P-type region 43 below the gate electrode 42, and the drain region 45 itself cancels out B + and P +. The MOS transistor can be formed. According to this MOS transistor, the P-type region 4 is provided only under the gate electrode 42 on the drain region 45 side.
3 exists, the punch-through phenomenon of the depletion layer is suppressed, and the breakdown voltage is increased. Therefore, it becomes possible to cope with the miniaturization of the element itself. However, since the N-type impurity concentration on the drain region 45 side becomes low, the resistance value of the diffusion layer becomes high, and as a result, the drive current becomes low,
There is a problem that it is not possible to cope with the speedup.
【０００６】[0006]
【課題を解決するための手段】本発明によれば、（ａ）
レジスト膜を用いて半導体基板上に少なくとも１対のゲ
ート電極を形成し、かつ該１対のゲート電極のうち一方
のゲート電極近傍にのみ第１導電型低濃度領域を形成で
きるように、他方のゲート電極をマスクとして用いて斜
めイオン注入し、その際、前記ゲート電極及びレジスト
膜の総膜厚ｔ、ゲート電極間距離ｓ、前記第１導電型低
濃度領域のゲート電極端からの幅ｄ及び半導体基板表面
からの傾斜角度θが、下記式
ｔａｎθ＝ｔ／（ｓ−ｄ）
を満たすように設定され、得られた半導体基板上全面
に、酸化処理により注入保護酸化膜を形成し、
（ｂ）前記半導体基板に対して垂直な方向から前記注入
保護酸化膜を介して第２導電型不純物をイオン注入し
て、前記第１導電型低濃度領域を第２導電型低濃度領域
に変換するとともに、第２導電型高濃度ソース／ドレイ
ン領域を形成することによって、ドレイン領域端にのみ
第２導電型低濃度領域を有する非対称ＬＤＤ構造の半導
体装置を形成することからなる半導体装置の製造方法が
提供される。According to the present invention, (a)
At least one pair of gate electrodes is formed on the semiconductor substrate using the resist film, and the other of the pair of gate electrodes is formed so that the first conductivity type low concentration region can be formed only in the vicinity of one of the gate electrodes. Diagonal ion implantation is performed using the gate electrode as a mask. At that time, the total thickness t of the gate electrode and the resist film, the distance s between the gate electrodes, the width d of the first conductivity type low concentration region from the end of the gate electrode, and An inclination angle θ from the surface of the semiconductor substrate is set so as to satisfy the following equation tan θ = t / (s−d), and an injection protection oxide film is formed on the entire surface of the obtained semiconductor substrate by an oxidation treatment. ) A second conductivity type impurity is ion-implanted from a direction perpendicular to the semiconductor substrate through the implantation protection oxide film to convert the first conductivity type low concentration region into a second conductivity type low concentration region. , The second conductivity By forming a high-concentration source / drain regions, the method of manufacturing a semiconductor device comprises forming a semiconductor device of the asymmetrical LDD structure having a second conductivity type low concentration region only the drain region end is provided.
【０００７】また、本発明によれば、上記方法によって
形成されてなる非対称ＬＤＤ構造を有する半導体装置が
提供される。Further, according to the present invention, there is provided a semiconductor device having an asymmetric LDD structure formed by the above method.
【０００８】[0008]
【発明の実施の形態】本発明の半導体装置の製造方法で
は、まず、工程（ａ）において、レジスト膜を用いて半
導体基板上に少なくとも１対のゲート電極を形成する。
ここで、この製造方法に使用することができる半導体基
板とは、通常半導体装置が製造される半導体基板であれ
ば特に限定されるものではなく、例えば、シリコン、ゲ
ルマニウム等の半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等
の化合物半導体等、種々のものが挙げられる。なかで
も、シリコン基板が好ましい。なお、半導体基板は、第
1導電型不純物がドーピングされていることが好まし
い。この場合の第1導電型不純物は、Ｐ型の場合にはリ
ン、砒素等、Ｎ型の場合にはボロン等が挙げられる。不
純物濃度は、通常トランジスタを構成する半導体基板に
含有される濃度であれば特に限定されるものではなく、
例えば、５×１０16〜３×１０17ｃｍ-3程度が挙げられ
る。また、この半導体基板には、ＬＯＣＯＳ膜等の素子
分離膜等が形成されていてもよい。BEST MODE FOR CARRYING OUT THE INVENTION In the method for manufacturing a semiconductor device of the present invention, first, in step (a), at least one pair of gate electrodes is formed on a semiconductor substrate using a resist film.
Here, the semiconductor substrate that can be used in this manufacturing method is not particularly limited as long as it is a semiconductor substrate on which a semiconductor device is usually manufactured. For example, a semiconductor substrate of silicon, germanium, or the like, GaAs, InGaAs, or the like. And various other compounds such as compound semiconductors. Of these, a silicon substrate is preferable. The semiconductor substrate is
It is preferably doped with one conductivity type impurities. In this case, examples of the first conductivity type impurities include phosphorus and arsenic in the case of P type, and boron and the like in the case of N type. The impurity concentration is not particularly limited as long as it is a concentration contained in a semiconductor substrate that normally forms a transistor,
For example, it may be about 5 × 10 16 to 3 × 10 17 cm −3 . Moreover, an element isolation film such as a LOCOS film may be formed on the semiconductor substrate.
【０００９】上記半導体基板上に、ゲート電極を、通
常、ゲート絶縁膜を介して少なくとも１対形成する。こ
の際のゲート電極は、公知の方法、例えば、レジスト膜
を用いたフォトリソグラフィ及びエッチング工程により
形成することができる。ここで、ゲート電極は、１対の
ゲート電極間距離ｓで形成する。また、ゲート電極は、
前記レジスト膜との総膜厚がｔとなるように形成する。
つまり、ここで形成するゲート電極は、レジスト膜とと
もに、後工程において、他方のゲート電極に対する第１
導電型低濃度領域を半導体基板表面に対して傾斜角度θ
で斜めイオン注入によって形成する際のマスクとして機
能するため、後述する斜めイオン注入の傾斜角度θ及び
第１導電型低濃度領域のゲート電極端からの幅ｄとの関
係を考慮して、一対のゲート電極間距離ｓ、ゲート電極
及びレジスト膜の総膜厚ｔを調整することが必要とな
り、例えば、
ｔａｎθ＝ｔ／（ｓ−ｄ）
の関係をほぼ満足することが好ましい（図１（ｃ）参
照）。具体的には、１対のゲート電極は、互いに平行に
形成されることが好ましく、そのゲート電極間の距離ｓ
は、０．５〜０．７５μｍ程度が挙げられる。また、ゲ
ート電極の膜厚は、１５０〜２００ｎｍ程度が挙げられ
る。なお、ゲート電極を形成する際のレジスト膜の膜厚
は、例えば、３００〜８００ｎｍ程度、さらに５００ｎ
ｍ前後程度とすることができる。また、ゲート電極の幅
は、通常ワードラインとして使用される幅を有していれ
ば特に限定されるものではなく、例えば、０．３５〜
０．５０μｍ程度が挙げられる。ゲート電極は、通常半
導体装置のワードラインとして機能する材料、例えば、
アルミニウム、銅、銀、白金、高融点金属（タングステ
ン、タンタル、チタン、モリブデン等）等の金属、ポリ
シリコン、高融点金属とのシリサイド、ポリサイド等で
形成することができる。At least one pair of gate electrodes is usually formed on the semiconductor substrate with a gate insulating film interposed therebetween. At this time, the gate electrode can be formed by a known method, for example, a photolithography and etching process using a resist film. Here, the gate electrodes are formed with a distance s between the pair of gate electrodes. Also, the gate electrode is
It is formed so that the total film thickness with the resist film is t.
That is, the gate electrode formed here is used together with the resist film to form the first gate electrode for the other gate electrode in a later step.
Inclination angle θ of the conductivity type low concentration region with respect to the semiconductor substrate surface
In order to function as a mask when forming by oblique ion implantation, a pair of diagonal electrodes is formed in consideration of the relationship between the tilt angle θ of oblique ion implantation and the width d from the end of the gate electrode of the first conductivity type low concentration region described later. It is necessary to adjust the distance s between the gate electrodes and the total film thickness t of the gate electrode and the resist film, and for example, it is preferable that the relationship of tan θ = t / (s−d) is substantially satisfied (FIG. 1C). reference). Specifically, the pair of gate electrodes are preferably formed in parallel with each other, and the distance s between the gate electrodes is
Is about 0.5 to 0.75 μm. The thickness of the gate electrode is about 150 to 200 nm. The film thickness of the resist film when forming the gate electrode is, for example, about 300 to 800 nm, and further 500 n.
It can be around m. The width of the gate electrode is not particularly limited as long as it has a width that is normally used as a word line, and is, for example, 0.35 to
The thickness is about 0.50 μm. The gate electrode is a material that normally functions as a word line of a semiconductor device, for example,
It can be formed of metal such as aluminum, copper, silver, platinum, refractory metal (tungsten, tantalum, titanium, molybdenum, etc.), polysilicon, silicide with refractory metal, polycide, or the like.
【００１０】また、上記１対のゲート電極のうち一方の
ゲート電極近傍にのみ第１導電型低濃度領域を形成でき
るように、他方のゲート電極をマスクとして用いて斜め
イオン注入する。この際の斜めイオン注入は、他方のゲ
ート電極側から、すなわち一方のゲート電極に対してソ
ース／ドレイン領域となる領域のいずれか一方、好まし
くはドレイン領域側から、ドレイン領域側の一方のゲー
ト電極近傍のみに第１導電型不純物が注入されるような
傾斜角度（半導体基板表面に対する傾斜角度）をもたせ
て、第１導電型不純物領域のゲート電極端からの幅がｄ
となるように行う。ここで、傾斜角度θは、上記関係式
を満たすように、ゲート電極とレジスト膜との総膜厚
ｔ、１対のゲート電極間距離ｓ及び第１導電型低濃度領
域のゲート電極端からの距離ｄを考慮して決定すること
ができ、例えば、５０〜６０°程度が挙げられる。Further, oblique ion implantation is performed by using the other gate electrode as a mask so that the first conductivity type low concentration region can be formed only in the vicinity of one of the pair of gate electrodes. The oblique ion implantation at this time is performed from the other gate electrode side, that is, from one of the regions to be the source / drain regions with respect to the one gate electrode, preferably from the drain region side, one gate electrode on the drain region side. The width of the first conductivity type impurity region from the end of the gate electrode is d by providing a tilt angle (tilt angle with respect to the semiconductor substrate surface) such that the first conductivity type impurities are implanted only in the vicinity.
To do so. Here, the inclination angle θ is set so that the total thickness t of the gate electrode and the resist film, the distance s between the pair of gate electrodes, and the end of the gate electrode of the first conductivity type low concentration region are satisfied so as to satisfy the above relational expression. It can be determined in consideration of the distance d, and is, for example, about 50 to 60 °.
【００１１】つまり、ドレイン領域側から上記の傾斜角
度で斜めイオン注入しようとすると、他方のゲート電極
により、半導体基板上に影となる領域が生じ、この領域
にはイオン注入が行われない。よって、他方のゲート電
極側、つまりドレイン領域側の半導体基板の一方のゲー
ト電極近傍にのみ第１導電型低濃度領域をゲート電極端
からの幅ｄの範囲に形成することができる。ここで、ド
レイン領域側の半導体基板のゲート電極近傍とは、通
常、ゲート電極に形成されるサイドウォールスペーサが
形成される領域程度の幅を有する領域を意味する。例え
ば、通常、ゲート電極側壁に形成されるサイドウォール
スペーサは、膜厚２００〜２４０ｎｍ程度の絶縁膜を全
面エッチバックすることにより形成することができ、サ
イドウォールスペーサの半導体基板領域直上の幅は０．
１〜０．１５μｍ程度である。よって、ドレイン領域側
の半導体基板のゲート電極近傍としては、ゲート電極端
から０．１〜０．１５μｍ程度の幅ｄの領域内（図１
（ｄ）中、ｄ参照）とすることができる。That is, when an attempt is made to implant ions obliquely from the drain region side at the above-described inclination angle, the other gate electrode causes a shadowed region on the semiconductor substrate, and this region is not ion-implanted. Therefore, the first-conductivity-type low-concentration region can be formed within the range of the width d from the gate electrode end only on the other gate electrode side, that is, on the drain region side in the vicinity of one gate electrode of the semiconductor substrate. Here, the vicinity of the gate electrode of the semiconductor substrate on the side of the drain region usually means a region having a width about the region where the sidewall spacer formed on the gate electrode is formed. For example, usually, the sidewall spacer formed on the side wall of the gate electrode can be formed by etching back the entire insulating film having a film thickness of about 200 to 240 nm, and the width of the sidewall spacer immediately above the semiconductor substrate region is 0. ．
It is about 1 to 0.15 μm. Therefore, in the vicinity of the gate electrode of the semiconductor substrate on the drain region side, in a region having a width d of about 0.1 to 0.15 μm from the end of the gate electrode (see FIG.
(D) in (d)).
【００１２】また、この斜めイオン注入により、第１導
電型不純物がゲート電極下に入り込みすぎないようにす
ることが必要である。よって、イオン注入の条件は、例
えば、注入角度θ、イオン種等により適宜調整すること
ができるが、例えば、イオン種が砒素イオン又はＢＦ2+
の場合には、加速エネルギーは１０〜２０ＫｅＶ程度、
注入量は１〜１０×１０14ｃｍ-2程度が挙げられる。こ
れにより、第１導電型低濃度領域は、不純物濃度が１×
１０17〜１×１０18ｃｍ-3程度で形成することができ
る。Further, it is necessary to prevent the impurities of the first conductivity type from entering too much under the gate electrode by this oblique ion implantation. Therefore, the ion implantation conditions can be appropriately adjusted depending on, for example, the implantation angle θ and the ion species. For example, the ion species is arsenic ion or BF 2+.
In the case of, the acceleration energy is about 10 to 20 KeV,
The injection amount may be about 1 to 10 × 10 14 cm −2 . As a result, the impurity concentration of the first conductivity type low concentration region is 1 ×.
It can be formed at about 10 17 to 1 × 10 18 cm −3 .
【００１３】工程（ｂ）において、半導体基板に対して
垂直な方向から第２導電型不純物をイオン注入する。こ
の際のイオン注入の条件は、例えば、イオン種等により
適宜調整することができるが、イオン種がＢＦ2+の場合
には、加速エネルギーは３０〜５０ＫｅＶ程度、注入量
は１〜２×１０15ｃｍ-2程度が挙げられる。これによ
り、第１導電型低濃度領域を、不純物濃度が１×１０17
〜１×１０18ｃｍ-3程度の第２導電型低濃度領域に変換
することができるとともに、不純物濃度が、１×１０19
〜１×１０20ｃｍ-3程度の第２導電型高濃度のソース／
ドレイン領域を形成することができる。また、イオン種
が砒素イオンの場合には、加速エネルギーは４０〜６０
ＫｅＶ程度、注入量は１〜５×１０15ｃｍ-2程度が挙げ
られる。これにより、第１導電型低濃度領域を、不純物
濃度が１×１０17〜１×１０18ｃｍ -3程度の第２導電型
低濃度領域に変換することができるとともに、不純物濃
度が、１×１０20〜１×１０21ｃｍ-3程度の第２導電型
高濃度のソース／ドレイン領域を形成することができ
る。これにより、ドレイン領域端にのみ第２導電型低濃
度領域を有する非対称ＬＤＤ構造の半導体装置を形成す
ることができる。In step (b), with respect to the semiconductor substrate
The second conductivity type impurities are ion-implanted from the vertical direction. This
The condition of ion implantation at the time of
It can be adjusted appropriately, but the ion species is BF2+in the case of
The acceleration energy is about 30 to 50 KeV, and the implantation amount is
Is 1-2 × 1015cm-2The degree can be mentioned. By this
The impurity concentration of 1 × 1017
~ 1 x 1018cm-3Converted to the second conductivity type low concentration region
And the impurity concentration is 1 × 1019
~ 1 x 1020cm-3Second conductivity type high concentration source /
A drain region can be formed. Also, ionic species
When is arsenic ion, the acceleration energy is 40-60.
KeV, injection amount is 1 to 5 × 1015cm-2Degree
To be As a result, the first-conductivity-type low-concentration region is treated as an impurity.
Concentration is 1 × 1017~ 1 x 1018cm -3Second conductivity type
It is possible to convert to a low concentration area and
Degree is 1 × 1020~ 1 x 10twenty onecm-3Second conductivity type
High concentration source / drain regions can be formed
It As a result, the second conductivity type low concentration is formed only at the end of the drain region.
Forming a semiconductor device having an asymmetrical LDD structure having a degree region
You can
【００１４】本発明の半導体装置の製造方法において
は、上記工程の前、間、後に、洗浄、絶縁膜の形成、保
護膜の形成、チャネル注入、熱処理、層間絶縁膜の形
成、コンタクトホールの形成、配線の形成等、通常半導
体装置を形成する際に行われる１以上の処理を行っても
よい。特に、斜めイオン注入と垂直方向からのイオン注
入との間に、イオン注入の際の基板に対するダメージを
軽減するために、注入保護酸化膜を形成することが好ま
しい。この際の注入保護膜は、酸化処理により形成する
ことが好ましい。この酸化処理によって、半導体基板上
全面に膜厚５０〜２００Å程度のシリコン酸化膜を形成
することができるとともに、特に工程（ａ）においてイ
オン注入された領域上には、増速酸化により膜厚３００
〜４００Å程度の厚膜状のシリコン酸化膜を形成するこ
とができる。このような部分的に厚膜として形成された
注入保護酸化膜は、工程（ｂ）においてイオン注入する
際に、厚膜領域においては半導体基板表面近傍にピーク
をもつように不純物が注入されるため、第１導電型低濃
度領域を、ソース／ドレイン領域よりも浅い第２導電型
低濃度領域に変換することができるため、好都合であ
る。In the method of manufacturing a semiconductor device of the present invention, cleaning, insulating film formation, protective film formation, channel injection, heat treatment, interlayer insulating film formation, and contact hole formation are performed before, during, and after the above steps. Alternatively, one or more processes that are usually performed when forming a semiconductor device, such as formation of wiring, may be performed. Particularly, it is preferable to form an implantation protection oxide film between the oblique ion implantation and the ion implantation from the vertical direction in order to reduce damage to the substrate during the ion implantation. At this time, the injection protection film is preferably formed by oxidation treatment. By this oxidation treatment, a silicon oxide film having a film thickness of about 50 to 200 Å can be formed on the entire surface of the semiconductor substrate, and a film thickness of 300 is formed by accelerated oxidation particularly on the region ion-implanted in the step (a).
It is possible to form a thick silicon oxide film having a thickness of about 400 Å. Such an implant protection oxide film partially formed as a thick film is implanted with impurities so as to have a peak in the vicinity of the semiconductor substrate surface in the thick film region during ion implantation in the step (b). , The first conductivity type low concentration region can be converted into the second conductivity type low concentration region shallower than the source / drain regions, which is advantageous.
【００１５】以下に本発明の半導体装置の実施の形態を
図面に基いて説明する。まず、チャネル注入時の基板へ
のダメージを軽減するために膜厚２００Å程度の酸化膜
（図示せず）を形成し、その後、チャネル注入
（11Ｂ+、注入エネルギー：２０ＫｅＶ、注入量：１．
０〜１０×１０12ｃｍ-2）を行う。その後、ＲＣＡ洗浄
等の前洗浄を十分行い、図１（ａ）に示したように、シ
リコン基板１上に、ゲート酸化（９００℃）によりゲー
ト絶縁膜２ａ（９０Å）を形成する。このゲート絶縁膜
２ａ上に、ポリシリコン膜３ａの堆積（ＳｉＨ4ガス、
６２０℃、膜厚１０００Å）を行い、続いてＷＳｉ膜４
ａの堆積（３６０℃、膜厚１０００Å）を行う。An embodiment of a semiconductor device of the present invention will be described below with reference to the drawings. First, an oxide film (not shown) having a film thickness of about 200 Å is formed in order to reduce damage to the substrate during channel implantation, and then channel implantation ( 11 B + , implantation energy: 20 KeV, implantation amount: 1.
0-10 × 10 12 cm −2 ) is performed. Then, pre-cleaning such as RCA cleaning is sufficiently performed to form a gate insulating film 2a (90Å) on the silicon substrate 1 by gate oxidation (900 ° C.), as shown in FIG. A polysilicon film 3a is deposited on the gate insulating film 2a (SiH 4 gas,
620 ℃, film thickness 1000 Å), followed by WSi film 4
A is deposited (360 ° C., film thickness 1000 Å).
【００１６】次いで、図１（ｂ）に示したように、得ら
れたシリコン基板１上にレジストを塗布し、フォトリソ
グラフィ及びエッチング工程によりレジストをパターニ
ングしてレジストマスク５を形成する。このレジストマ
スク５を用いて、ＷＳｉ膜４ａ、ポリシリコン膜３ａ及
びゲート絶縁膜２ａをドライエッチングして、ゲート電
極間の距離ｓが０．５〜０．７５μｍ程度の一対のゲー
ト電極６（膜厚：２０００Å、ゲート電極及びレジスト
膜の総膜厚：７０００Å）及び配線の一部を形成する。Next, as shown in FIG. 1B, a resist is applied on the obtained silicon substrate 1, and the resist is patterned by a photolithography and etching process to form a resist mask 5. Using this resist mask 5, the WSi film 4a, the polysilicon film 3a, and the gate insulating film 2a are dry-etched, and the distance s between the gate electrodes is about 0.5 to 0.75 μm. Thickness: 2000 Å, total film thickness of gate electrode and resist film: 7000 Å) and a part of wiring are formed.
【００１７】続いて、図１（ｃ）に示したように、ゲー
ト電極６及びレジストマスク５をマスクとして用いて、
シリコン基板１表面に対して、５０〜６０°の傾斜角度
θで、一定の方向から75Ａｓ+注入を行い、ゲート電極
６端部から、幅ｄが０．１〜０．１５μｍ程度の低濃度
領域７を形成する。この際の注入条件は、注入エネルギ
ー：１０〜２０ＫｅＶ、注入量：１．０〜１０．０×１
０14ｃｍ-2程度が適当である。その後、図１（ｄ）に示
したように、レジストマスク５を剥離し、得られたシリ
コン基板１上全面を酸化して、膜厚１００Å程度の酸化
膜８を形成する。この酸化膜８は、次工程のイオン注入
の基板へのダメージを軽減するためのものである。Subsequently, as shown in FIG. 1C, the gate electrode 6 and the resist mask 5 are used as a mask,
75 As + implantation is performed from a certain direction at a tilt angle θ of 50 to 60 ° with respect to the surface of the silicon substrate 1, and a low concentration with a width d of about 0.1 to 0.15 μm from the end of the gate electrode 6. Region 7 is formed. The implantation conditions at this time are as follows: implantation energy: 10 to 20 KeV, implantation amount: 1.0 to 10.0 × 1.
A suitable value is about 0 14 cm -2 . Thereafter, as shown in FIG. 1D, the resist mask 5 is peeled off, and the entire surface of the obtained silicon substrate 1 is oxidized to form an oxide film 8 having a film thickness of about 100Å. The oxide film 8 is for reducing damage to the substrate due to ion implantation in the next step.
【００１８】次いで、図１（ｅ）に示したように、シリ
コン基板１に対して垂直な方向から 49ＢＦ2+注入を行っ
て、高濃度のソース／ドレイン領域９を形成するととも
に、低濃度領域７をｐ型の低濃度領域９ａに変換する。
この際の注入条件は、注入エネルギー：４０ＫｅＶ、注
入量：１．０〜２．０×１０15ｃｍ-2程度が適当であ
る。続いて、図１（ｆ）に示したように、酸化膜８を除
去した後、得られたシリコン基板１上全面に層間絶縁膜
１０を形成し、表面を全面エッチバックにより平滑化す
る。その後、この層間絶縁膜１０にコンタクトホールを
形成し、コンタクトホールを含む層間絶縁膜１０上にＡ
ｌＣｕ膜を形成し、パターニングして金属配線１１を形
成する。このような方法により、ドレイン領域端にのみ
低濃度領域が配置した非対称の半導体装置を形成するこ
とができる。Then, as shown in FIG.
From the direction perpendicular to the control board 1 49BF2+Make an injection
To form the high-concentration source / drain regions 9.
Then, the low-concentration region 7 is converted into the p-type low-concentration region 9a.
The implantation conditions at this time are implantation energy: 40 KeV,
Quantity: 1.0-2.0 × 1015cm-2The degree is appropriate
It Then, as shown in FIG. 1F, the oxide film 8 is removed.
Then, the interlayer insulating film is formed on the entire surface of the obtained silicon substrate 1.
Form 10 and smooth the entire surface by etch back
It After that, a contact hole is formed in the interlayer insulating film 10.
A is formed on the interlayer insulating film 10 including the contact hole.
Form a Cu film and pattern it to form metal wiring 11.
To achieve. With this method, only at the drain region edge
It is possible to form an asymmetric semiconductor device in which low-concentration regions are arranged.
You can
【００１９】[0019]
【発明の効果】本発明によれば、まず、隣接するゲート
電極をマスクとして利用することにより、ドレイン端に
のみ第１導電型低濃度領域を形成し、次いで、この第１
導電型低濃度領域を第２導電型低濃度領域に変換すると
同時に、第２導電型高濃度領域であるソース／ドレイン
領域を形成するため、サイドウォールスペーサの形成を
行うことなく、ドレイン端にのみ確実にＬＤＤ領域を形
成することができる。よって、半導体装置の製造工程を
簡略化することが可能となり、ひいては製造コストの削
減を実現することができる。According to the present invention, first, by using the adjacent gate electrode as a mask, the first conductivity type low concentration region is formed only at the drain end, and then the first conductivity type low concentration region is formed.
Since the source / drain regions, which are the second conductivity type high concentration regions, are formed at the same time when the conductivity type low concentration region is converted into the second conductivity type low concentration region, the sidewall spacers are not formed and only the drain end is formed. The LDD region can be reliably formed. Therefore, it is possible to simplify the manufacturing process of the semiconductor device, and eventually reduce the manufacturing cost.
【００２０】しかも、従来技術でのように、ゲート電極
自体に特別な加工を行うことなく、ドレイン端にのみ確
実にＬＤＤ領域を形成することができるため、特性の安
定した信頼性の高い半導体装置を低コストで製造するこ
とができることとなる。さらに、第２導電型高濃度領域
は、垂直方向のイオン注入により形成することができる
ため、ゲート電極下への不純物の回り込みを回避するこ
とができ、さらに特性の安定した信頼性の高い半導体装
置を製造することができる。また、上記のように製造工
程の簡略化を実現しながら、短チャネル効果を抑制する
ことができるとともに、同じ不純物濃度のソース／ドレ
イン領域を形成することによりソース／ドレイン領域の
抵抗値を低く維持して高ドライブ電流を得ることがで
き、半導体装置の微細化が進んだ場合でも高速化を図る
ことが可能となる。Moreover, unlike the prior art, the LDD region can be reliably formed only at the drain end without performing any special processing on the gate electrode itself, so that the semiconductor device has stable characteristics and high reliability. Can be manufactured at low cost. Further, since the second-conductivity-type high-concentration region can be formed by vertical ion implantation, it is possible to prevent impurities from sneaking under the gate electrode, and further, the semiconductor device has stable characteristics and high reliability. Can be manufactured. In addition, while realizing the simplification of the manufacturing process as described above, the short channel effect can be suppressed, and the resistance value of the source / drain regions can be kept low by forming the source / drain regions of the same impurity concentration. As a result, a high drive current can be obtained, and the speed can be increased even when the semiconductor device is miniaturized.
【図１】本発明の半導体装置の製造方法の実施例を説明
するための要部の概略断面製造工程図である。FIG. 1 is a schematic cross-sectional manufacturing process diagram of an essential part for explaining an embodiment of a method for manufacturing a semiconductor device of the present invention.
【図２】従来の半導体装置の製造方法を説明するための
要部の概略断面製造工程図である。FIG. 2 is a schematic cross-sectional manufacturing process diagram of a main part for explaining a conventional method for manufacturing a semiconductor device.
【図３】従来の別の半導体装置の製造方法を説明するた
めの要部の概略断面製造工程図である。FIG. 3 is a schematic cross-sectional manufacturing process diagram of a main part for explaining another conventional method for manufacturing a semiconductor device.
【図４】従来のさらに別の半導体装置の製造方法を説明
するための要部の概略断面製造工程図である。FIG. 4 is a schematic cross-sectional manufacturing process diagram of a main part for explaining still another conventional method for manufacturing a semiconductor device.
１ シリコン基板（半導体基板）
２ａ、２ ゲート絶縁膜
３ａ ポリシリコン膜
４ａ ＷＳｉ膜
５ レジストマスク
６ ゲート電極
７ 低濃度領域（第１導電型低濃度領域）
８ 酸化膜（注入保護酸化膜）
９ ソース／ドレイン領域（第２導電型高濃度ソース／
ドレイン領域）
９ａ Ｐ型低濃度領域（第２導電型低濃度領域）
１０ 層間絶縁膜
１１ 金属配線1 Silicon Substrate (Semiconductor Substrate) 2a, 2 Gate Insulating Film 3a Polysilicon Film 4a WSi Film 5 Resist Mask 6 Gate Electrode 7 Low Concentration Region (First Conduction Type Low Concentration Region) 8 Oxide Film (Injection Protective Oxide Film) 9 Source / Drain region (second conductivity type high concentration source /
Drain region) 9a P type low concentration region (second conductivity type low concentration region) 10 Interlayer insulating film 11 Metal wiring
Claims (2)
に少なくとも１対のゲート電極を形成し、かつ該１対の
ゲート電極のうち一方のゲート電極近傍にのみ第１導電
型低濃度領域を形成できるように、他方のゲート電極を
マスクとして用いて斜めイオン注入し、その際、前記ゲ
ート電極及びレジスト膜の総膜厚ｔ、ゲート電極間距離
ｓ、前記第１導電型低濃度領域のゲート電極端からの幅
ｄ及び半導体基板表面からの傾斜角度θが、下記式 ｔａｎθ＝ｔ／（ｓ−ｄ） を満たすように設定され、 得られた半導体基板上全面に、酸化処理により注入保護
酸化膜を形成し、 （ｂ）前記半導体基板に対して垂直な方向から前記注入
保護酸化膜を介して第２導電型不純物をイオン注入し
て、前記第１導電型低濃度領域を第２導電型低濃度領域
に変換するとともに、第２導電型高濃度ソース／ドレイ
ン領域を形成することによって、ドレイン領域端にのみ
第２導電型低濃度領域を有する非対称ＬＤＤ構造の半導
体装置を形成することからなる半導体装置の製造方法。1. (a) A resist film is used to form at least one pair of gate electrodes on a semiconductor substrate, and the first conductivity type low concentration region is provided only in the vicinity of one of the pair of gate electrodes. So that the other gate electrode is used as a mask, oblique ion implantation is performed. At that time, the total film thickness t of the gate electrode and the resist film, the distance s between the gate electrodes, and the first conductivity type low concentration region The width d from the end of the gate electrode and the inclination angle θ from the surface of the semiconductor substrate are set so as to satisfy the following expression tan θ = t / (s−d), and the entire surface of the obtained semiconductor substrate is protected by injection treatment by oxidation. An oxide film is formed, and (b) second conductivity type impurities are ion-implanted through the implantation protection oxide film from a direction perpendicular to the semiconductor substrate, and the first conductivity type low concentration region is formed into the second conductivity type. Convert to mold low concentration area Together, by forming a second conductivity type high concentration source / drain regions, the method of manufacturing a semiconductor device comprises forming a semiconductor device of the asymmetrical LDD structure having a second conductivity type low concentration region only the drain region end.
なる非対称ＬＤＤ構造の半導体装置。2. A semiconductor device having an asymmetrical LDD structure formed by the method according to claim 1.
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