JP3387782B2 - Semiconductor device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、大電流を制御するＤＭＯＳＦ
ＥＴ及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a DMOSF for controlling a large current.
ET and manufacturing method thereof

【０００２】[0002]

【従来の技術】近年、様々な機器の駆動用デバイスであ
るＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ
ＭＯＳＦＥＴ）が他のデバイスと共に集積化された半導
体集積装置に関する提案が数多くなされている。2. Description of the Related Art In recent years, a DMOSFET (Double Diffused), which is a driving device for various devices, has been developed.
Many proposals have been made regarding a semiconductor integrated device in which a MOSFET) is integrated with other devices.

【０００３】以下、特開平３−２０５８３２号公報等に
開示されているＤＭＯＳＦＥＴの従来の製造方法につい
て図面を参照しながら説明する。A conventional method for manufacturing a DMOSFET disclosed in Japanese Patent Laid-Open No. 3-205832, etc. will be described below with reference to the drawings.

【０００４】図１０（ａ）〜（ｃ）は従来のＤＭＯＳＦ
ＥＴの製造方法の工程順の断面構成を示し、図１０
（ａ）に示すように、まず、ドレイン領域となるｎ型の
半導体基板１００の主面に、例えば、多結晶シリコン等
よりなる絶縁ゲート電極１０１を形成する。次に、図１
０（ｂ）に示すように、半導体基板１００の上部におけ
る絶縁ゲート電極１０１に対するゲート長方向の一方の
領域に、絶縁ゲート電極１０１をマスクとしてＰ型の不
純物をドープすることによりＰ型のボディ領域１０２を
形成する。その後、図１０（ｃ）に示すように、半導体
基板１００のボディ領域１０２に、絶縁ゲート電極１０
１をマスクの一部としてソース領域１０３を形成すると
共に、フォトリソグラフィを用いて、半導体基板１００
におけるボディ領域１０２と反対側の領域に、絶縁ゲー
ト電極１０１の反ボディ領域側の端部から所定の長さを
持つレジストパターン（図示せず）を形成した後、該レ
ジストパターンをマスクとしてドレインコンタクト領域
１０４を形成する。その後、ソース領域１０３及びドレ
インコンタクト領域１０４にそれぞれ電極を形成すれば
素子が完成する。FIGS. 10A to 10C show a conventional DMOSF.
FIG. 10 shows a cross-sectional structure in the order of steps of the method for manufacturing the ET.
As shown in (a), first, an insulated gate electrode 101 made of, for example, polycrystalline silicon or the like is formed on the main surface of an n-type semiconductor substrate 100 which will be a drain region. Next, FIG.
As shown in FIG. 0 (b), one region in the upper part of the semiconductor substrate 100 in the gate length direction with respect to the insulated gate electrode 101 is doped with a P-type impurity using the insulated gate electrode 101 as a mask to form a P-type body region. 102 is formed. Then, as shown in FIG. 10C, the insulated gate electrode 10 is formed in the body region 102 of the semiconductor substrate 100.
1 is used as a part of the mask to form the source region 103, and the semiconductor substrate 100 is formed by photolithography.
After forming a resist pattern (not shown) having a predetermined length from the end of the insulated gate electrode 101 on the side opposite to the body region in the region opposite to the body region 102, the drain contact is used as a mask. A region 104 is formed. After that, an element is completed by forming electrodes on the source region 103 and the drain contact region 104, respectively.

【０００５】このように、ＤＭＯＳＦＥＴは、絶縁ゲー
ト電極１０１とドレインコンタクト領域１０４との間に
所定の間隔を設けることにより素子の耐圧の向上を図る
と共に、ボディ領域１０２における絶縁ゲート電極１０
１の下側の領域において、このボディ領域１０２が反転
してなるチャネル領域の実効的なチャネル長を絶縁ゲー
ト電極１０１のゲート長と独立に最適化できるという効
果を有している。As described above, in the DMOSFET, the breakdown voltage of the device is improved by providing a predetermined space between the insulated gate electrode 101 and the drain contact region 104, and the insulated gate electrode 10 in the body region 102 is also provided.
In the lower region of 1, the effective channel length of the channel region formed by inverting the body region 102 can be optimized independently of the gate length of the insulated gate electrode 101.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、前記従
来のＤＭＯＳＦＥＴを含む半導体装置の製造方法は、オ
ン抵抗のばらつきが生じるという問題を有している。す
なわち、ＤＭＯＳＦＥＴの導通時のソース・ドレインコ
ンタクト間抵抗であるオン抵抗は絶縁ゲート電極１０１
とドレインコンタクト領域１０４との間の距離に大きく
依存している。この距離はフォトリソグラフィ工程の位
置合わせにより決定されるため、該位置合わせにはマス
クパターンのサイズにマージンを見込む必要があり、そ
のため、必然的にばらつきが生じてしまう。However, the conventional method for manufacturing a semiconductor device including a DMOSFET has a problem that variations in on-resistance occur. That is, the on-resistance, which is the resistance between the source and drain contacts when the DMOSFET is conducting, is the insulated gate electrode 101.
It largely depends on the distance between the drain contact region 104 and the drain contact region 104. Since this distance is determined by the alignment in the photolithography process, it is necessary to allow for a margin in the size of the mask pattern for the alignment, which inevitably causes variations.

【０００７】本発明は、前記従来の問題を解決し、ＤＭ
ＯＳＦＥＴを有する半導体装置及びその製造方法におい
て、オン抵抗のばらつきを減少させることを目的とす
る。The present invention solves the above-mentioned conventional problems, and
An object of the present invention is to reduce variations in on-resistance in a semiconductor device having an OSFET and a manufacturing method thereof.

【０００８】[0008]

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体基板上に絶縁ゲート電極と間隔を
おいて形成され、ドレインコンタクト領域の位置を自己
整合的に規制するドレインコンタクト領域位置規制部材
を設けるものである。To achieve the above object, the present invention provides a drain contact which is formed on a semiconductor substrate at a distance from an insulated gate electrode to regulate the position of a drain contact region in a self-aligned manner. The area position regulating member is provided.

【０００９】本発明に係る半導体装置は、半導体基板に
形成され、第１導電型の低濃度不純物がドープされてな
るドレイン領域と、ドレイン領域の上に半導体基板と絶
縁されて形成された絶縁ゲート電極と、ドレイン領域の
上に絶縁ゲート電極と間隔をおいて形成され、少なくと
も半導体基板と接する部分が絶縁体よりなるドレインコ
ンタクト領域位置規制部材と、ドレイン領域における絶
縁ゲート電極に対するドレインコンタクト領域位置規制
部材の反対側の領域に形成され、第２導電型の不純物が
ドープされてなるボディ領域と、ボディ領域に該ボディ
領域の周辺部と間隔をおいて形成され、第１導電型の高
濃度不純物がドープされてなるソース領域と、ドレイン
領域におけるドレインコンタクト領域位置規制部材に対
する絶縁ゲート電極の反対側の領域に形成され、第１導
電型の高濃度不純物がドープされてなるドレインコンタ
クト領域とを備え、ドレインコンタクト領域におけるソ
ース領域側の端部の位置は、ドレインコンタクト領域位
置規制部材のソース領域と反対側の側面により自己整合
的に規制されている。A semiconductor device according to the present invention comprises a drain region formed on a semiconductor substrate and doped with a low concentration impurity of the first conductivity type, and an insulated gate formed on the drain region and insulated from the semiconductor substrate. An electrode and a drain contact region position regulating member which is formed on the drain region at a distance from the insulated gate electrode and at least a portion in contact with the semiconductor substrate is made of an insulator, and a drain contact region position regulating member for the insulated gate electrode in the drain region. A body region formed in a region on the opposite side of the member and doped with impurities of the second conductivity type; and a high-concentration impurity of the first conductivity type formed in the body region with a space from the periphery of the body region. Insulating gate electrodes for the drain contact region position control member in the source region and the drain region The formed opposite areas, a high concentration impurity of a first conductivity type and a drain contact region formed by doping, the position of the end portion of the source region side of the drain contact region, the drain contact region position regulating member It is regulated in a self-aligned manner by the side surface opposite to the source region .

【００１０】本発明の半導体装置によると、半導体基板
の上におけるドレイン領域に絶縁ゲート電極と互いに間
隔をおいて形成され、少なくとも半導体基板と接する部
分が絶縁体よりなるドレインコンタクト領域位置規制部
材を備えており、ドレインコンタクト領域におけるソー
ス領域側の端部の位置は、ドレインコンタクト領域位置
規制部材のソース領域と反対側の側面によって自己整合
的に規制されているため、ソース・ドレインコンタクト
間の距離のばらつきを抑えることができる。According to the semiconductor device of the present invention, the drain contact region position regulating member is formed in the drain region on the semiconductor substrate at a distance from the insulated gate electrode and at least a portion in contact with the semiconductor substrate is made of an insulator. The position of the end portion on the source region side in the drain contact region is regulated in a self-aligned manner by the side face of the drain contact region position regulating member opposite to the source region . Variation can be suppressed.

【００１１】本発明の半導体装置は、半導体基板におけ
る絶縁ゲート電極とドレインコンタクト領域位置規制部
材との間の領域に形成され、第１導電型の不純物がその
不純物濃度がドレイン領域よりも大きく且つソース領域
又はドレインコンタクト領域よりも小さくドープされて
なる低抵抗領域をさらに備えていることが好ましい。A semiconductor device according to the present invention is formed in a region between an insulated gate electrode and a drain contact region position regulating member in a semiconductor substrate, and has a first conductivity type impurity whose impurity concentration is higher than that of a drain region and which is a source. It is preferable to further include a low resistance region that is smaller than the region or the drain contact region.

【００１２】本発明の半導体装置において、絶縁ゲート
電極が第１の絶縁ゲート電極であり、ドレインコンタク
ト領域位置規制部材は、半導体基板と絶縁されて形成さ
れた第２の絶縁ゲート電極であることが好ましい。In the semiconductor device of the present invention, the insulated gate electrode is the first insulated gate electrode, and the drain contact region position restricting member is the second insulated gate electrode formed insulated from the semiconductor substrate. preferable.

【００１３】本発明の半導体装置において、第１の絶縁
ゲート電極と第２の絶縁ゲート電極とは電気的に接続さ
れていることが好ましい。In the semiconductor device of the present invention, it is preferable that the first insulated gate electrode and the second insulated gate electrode are electrically connected.

【００１４】 本発明の半導体装置は、半導体基板の上
における絶縁ゲート電極とドレインコンタクト領域位置
規制部材との間の領域に絶縁ゲート電極及びドレインコ
ンタクト領域位置規制部材とそれぞれ間隔をおいて形成
され、少なくとも半導体基板と接する部分が絶縁体より
なるソース・ドレイン間拡張部材と、半導体基板におけ
る絶縁ゲート電極とソース・ドレイン間拡張部材との間
の領域及びソース・ドレイン間拡張部材とドレインコン
タクト領域位置規制部材との間の領域にそれぞれ形成さ
れ、第１導電型の不純物がその不純物濃度がドレイン領
域よりも大きく且つソース領域又はドレインコンタクト
領域よりも小さくドープされてなる低抵抗領域とをさら
に備えていることが好ましい。A semiconductor device according to the present invention is formed on a semiconductor substrate in a region between an insulated gate electrode and a drain contact region position regulating member with an interval between the insulated gate electrode and the drain contact region position regulating member . Position control of the source / drain extension member made of an insulator at least in a portion in contact with the semiconductor substrate, the region between the insulated gate electrode and the source / drain extension member in the semiconductor substrate, and the source / drain extension member and the drain contact region position regulation And a low resistance region formed in a region between the member and the first conductivity type impurity, the impurity concentration of which is higher than that of the drain region and lower than that of the source region or the drain contact region. It is preferable.

【００１５】本発明の半導体装置において、絶縁ゲート
電極が第１の絶縁ゲート電極であり、ドレインコンタク
ト領域位置規制部材は、半導体基板と絶縁されて形成さ
れた第２の絶縁ゲート電極であり、ソース・ドレイン間
拡張部材は、半導体基板と絶縁されて形成された第３の
絶縁ゲート電極であることが好ましい。In the semiconductor device of the present invention, the insulated gate electrode is the first insulated gate electrode, the drain contact region position regulating member is the second insulated gate electrode formed insulated from the semiconductor substrate, and the source is formed. The inter-drain extension member is preferably a third insulated gate electrode formed to be insulated from the semiconductor substrate.

【００１６】本発明の半導体装置において、第１の絶縁
ゲート電極と第２の絶縁ゲート電極と第３の絶縁ゲート
電極とは電気的に接続されていることが好ましい。In the semiconductor device of the present invention, it is preferable that the first insulated gate electrode, the second insulated gate electrode and the third insulated gate electrode are electrically connected.

【００１７】本発明の半導体装置は、半導体基板におけ
るボディ領域の上端部側とソース領域の下端部側との間
の領域に形成され、低抵抗領域と同様の不純物濃度プロ
ファイルを有するソース側不純物拡散領域と、半導体基
板におけるドレイン領域とドレインコンタクト領域の下
端部側との間の領域に形成され、低抵抗領域と同様の不
純物濃度プロファイルを有するドレインコンタクト側不
純物拡散領域とをさらに備えていることが好ましい。A semiconductor device according to the present invention is formed in a region between an upper end side of a body region and a lower end side of a source region in a semiconductor substrate and has a source side impurity diffusion having an impurity concentration profile similar to that of a low resistance region. And a drain contact side impurity diffusion region formed in a region between the drain region and the lower end side of the drain contact region in the semiconductor substrate and having an impurity concentration profile similar to that of the low resistance region. preferable.

【００１８】本発明の半導体装置において、絶縁ゲート
電極及びドレインコンタクト領域位置規制部材のゲート
長方向の両側面には、それぞれ絶縁膜よりなる側壁が密
着して形成されており、ソース領域におけるドレインコ
ンタクト領域側の端部の位置は、絶縁ゲート電極の反ド
レインコンタクト領域側の側壁により自己整合的に規制
されていると共に、ドレインコンタクト領域におけるソ
ース領域側の端部の位置は、ドレインコンタクト領域位
置規制部材の反ソース領域側の側壁により自己整合的に
規制されていることが好ましい。In the semiconductor device of the present invention, the insulating gate electrode and the drain contact region position regulating member are formed with side walls made of an insulating film in close contact with both side faces in the gate length direction. The position of the end on the region side is regulated in a self-aligned manner by the side wall of the insulated gate electrode on the side opposite to the drain contact region, and the position of the end on the source region side in the drain contact region is regulated on the drain contact region position. It is preferable that the member is regulated in a self-aligned manner by the side wall on the side opposite to the source region.

【００１９】本発明に係る第１の半導体装置の製造方法
は、半導体基板に第１導電型の不純物を低濃度にドープ
することによりドレイン領域を形成するドレイン領域形
成工程と、ドレイン領域の上に、該ドレイン領域とそれ
ぞれ絶縁される第１の絶縁ゲート電極と第２の絶縁ゲー
ト電極とを互いに間隔をおいて形成する絶縁ゲート電極
形成工程と、第１の絶縁ゲート電極をマスクとしてドレ
イン領域における第１の絶縁ゲート電極の反第２の絶縁
ゲート電極側の第１の領域に第２導電型の不純物をドー
プすることにより、ボディ領域を第１の領域に自己整合
的に形成するボディ領域形成工程と、第１の絶縁ゲート
電極をマスクとしてボディ領域に第１導電型の不純物を
高濃度にドープすることにより、ソース領域をボディ領
域に自己整合的に且つボディ領域の周辺部と間隔をおく
ように形成するソース領域形成工程と、第２の絶縁ゲー
ト電極をマスクとしてドレイン領域における第２の絶縁
ゲート電極の反第１の絶縁ゲート電極側の第２の領域に
第１導電型の不純物を高濃度にドープすることにより、
ドレインコンタクト領域を第２の領域に自己整合的に形
成するドレインコンタクト領域形成工程とを備えてい
る。A first method of manufacturing a semiconductor device according to the present invention comprises a drain region forming step of forming a drain region by lightly doping a semiconductor substrate with an impurity of the first conductivity type, and forming a drain region on the drain region. An insulated gate electrode forming step of forming a first insulated gate electrode and a second insulated gate electrode, which are respectively insulated from the drain region, at a distance from each other, and in the drain region using the first insulated gate electrode as a mask Forming a body region by self-aligning the body region with the first region by doping an impurity of the second conductivity type into the first region on the side opposite to the second insulated gate electrode of the first insulated gate electrode And, by using the first insulated gate electrode as a mask and doping the body region with a high concentration of first conductivity type impurities, the source region is self-aligned with the body region. Source region forming step of forming the second insulating gate electrode as a mask and a second region on the side opposite to the first insulated gate electrode of the second insulated gate electrode in the drain region using the second insulated gate electrode as a mask. By doping the first conductivity type impurity with high concentration in the region of
And a drain contact region forming step of forming the drain contact region on the second region in a self-aligned manner.

【００２０】第１の半導体装置の製造方法によると、ド
レイン領域の上に、該ドレイン領域とそれぞれ絶縁され
る第１の絶縁ゲート電極と第２の絶縁ゲート電極とを互
いに間隔をおいて形成する絶縁ゲート電極形成工程と、
第２の絶縁ゲート電極をマスクとしてドレイン領域にお
ける第２の絶縁ゲート電極の反第１の絶縁ゲート電極側
の領域に第１導電型の不純物を高濃度にドープすること
により、ドレインコンタクト領域を自己整合的に形成す
るドレインコンタクト領域形成工程とを備えているた
め、ドレインコンタクト領域におけるソース領域側の端
部の位置は、第２の絶縁ゲート電極の反ソース領域側の
側面によって規制されるので、ソース・ドレインコンタ
クト間の距離のばらつきを抑えることができる。According to the first method of manufacturing a semiconductor device, the first insulated gate electrode and the second insulated gate electrode, which are insulated from the drain region, are formed on the drain region with a space therebetween. An insulated gate electrode forming step,
By using the second insulated gate electrode as a mask, a region of the drain region on the side opposite to the first insulated gate electrode of the second insulated gate electrode is heavily doped with an impurity of the first conductivity type so that the drain contact region is self-doped. Since the step of forming the drain contact region in a consistent manner is provided, the position of the end portion of the drain contact region on the source region side is regulated by the side surface of the second insulated gate electrode on the side opposite to the source region. Variation in the distance between the source / drain contact can be suppressed.

【００２１】本発明に係る第２の半導体装置の製造方法
は、半導体基板に第１導電型の不純物を低濃度にドープ
することによりドレイン領域を形成するドレイン領域形
成工程と、ドレイン領域の上に、該ドレイン領域とそれ
ぞれ絶縁される第１の絶縁ゲート電極と第２の絶縁ゲー
ト電極とを互いに間隔をおいて形成する絶縁ゲート電極
形成工程と、半導体基板の上に全面にわたって絶縁膜を
堆積した後、該絶縁膜に対してエッチバックを行なうこ
とにより、第１の絶縁ゲート電極のゲート長方向側の両
側面に絶縁膜よりなる第１の側壁を形成すると共に、第
２の絶縁ゲート電極のゲート長方向側の両側面に絶縁膜
よりなる第２の側壁を形成する側壁形成工程と、第１の
絶縁ゲート電極及び第１の側壁をマスクとしてドレイン
領域における第１の絶縁ゲート電極の反第２の絶縁ゲー
ト電極側の第１の領域に第２導電型の不純物をドープす
ることにより、ボディ領域を第１の領域に自己整合的に
形成するボディ領域形成工程と、第１の絶縁ゲート電極
及び第１の側壁をマスクとしてボディ領域に第１導電型
の不純物を高濃度にドープすることにより、ソース領域
をボディ領域に自己整合的に且つボディ領域の周辺部と
間隔をおくように形成するソース領域形成工程と、第２
の絶縁ゲート電極及び第２の側壁をマスクとしてドレイ
ン領域における第２の絶縁ゲート電極の反第１の絶縁ゲ
ート電極側の第２の領域に第１導電型の不純物を高濃度
にドープすることにより、ドレインコンタクト領域を第
２の領域に自己整合的に形成するドレインコンタクト領
域形成工程とを備えている。A second method of manufacturing a semiconductor device according to the present invention comprises a drain region forming step of forming a drain region by lightly doping a semiconductor substrate with an impurity of the first conductivity type, and forming a drain region on the drain region. An insulating gate electrode forming step of forming a first insulating gate electrode and a second insulating gate electrode, which are respectively insulated from the drain region, at a distance from each other, and an insulating film is deposited over the entire surface of the semiconductor substrate. Then, the insulating film is etched back to form first sidewalls made of an insulating film on both side surfaces on the gate length direction side of the first insulating gate electrode, and the second insulating gate electrode is formed. A sidewall forming step of forming second sidewalls made of an insulating film on both side surfaces on the gate length direction side, and a first insulating gate electrode and a first sidewall in the drain region using the first sidewall as a mask. A body region forming step of forming a body region in the first region in a self-aligned manner by doping an impurity of the second conductivity type into a first region on the side opposite to the second insulated gate electrode of the insulated gate electrode; The source region is self-aligned with the body region and spaced from the peripheral region of the body region by doping the body region with a high concentration of the first conductivity type impurity using the first insulated gate electrode and the first sidewall as a mask. A source region forming step in which
By heavily doping the second region of the drain region opposite to the first insulated gate electrode in the drain region with the insulated gate electrode and the second sidewall of And a drain contact region forming step of forming the drain contact region on the second region in a self-aligned manner.

【００２２】第２の半導体装置の製造方法によると、ド
レイン領域の上に、該ドレイン領域とそれぞれ絶縁され
る第１の絶縁ゲート電極と第２の絶縁ゲート電極とを互
いに間隔をおいて形成する絶縁ゲート電極形成工程と、
第１及び第２の絶縁ゲート電極のゲート長方向側の各側
面に絶縁膜よりなる第１及び第２の側壁をそれぞれ形成
する側壁形成工程と、第２の絶縁ゲート電極及び第２の
側壁をマスクとしてドレイン領域における第２の絶縁ゲ
ート電極の反第１の絶縁ゲート電極側の領域に第１導電
型の不純物を高濃度にドープすることにより、ドレイン
コンタクト領域を自己整合的に形成するドレインコンタ
クト領域形成工程とを備えているため、ドレインコンタ
クト領域におけるソース領域側の端部の位置は、第２の
絶縁ゲート電極の反ソース領域側の第２の側壁によって
規制されるので、ソース・ドレインコンタクト間の距離
のばらつきを抑えることができる。According to the second method of manufacturing a semiconductor device, the first insulated gate electrode and the second insulated gate electrode, which are insulated from the drain region, are formed on the drain region with a space therebetween. An insulated gate electrode forming step,
A sidewall forming step of forming first and second sidewalls made of an insulating film on each side surface of the first and second insulated gate electrodes on the gate length direction side, and a second insulated gate electrode and second sidewall are formed. A drain contact that forms a drain contact region in a self-aligned manner by doping a region of the drain region opposite to the first insulated gate electrode in the drain region on the side of the second insulated gate electrode as a mask with a high concentration Since the region forming step is included, the position of the end portion of the drain contact region on the source region side is regulated by the second side wall of the second insulated gate electrode on the side opposite to the source region. It is possible to suppress variation in the distance between them.

【００２３】第１又は第２の半導体装置の製造方法は、
半導体基板における第１の絶縁ゲート電極と第２の絶縁
ゲート電極との間の領域に、不純物濃度がドレイン領域
よりも大きく且つソース領域又はドレインコンタクト領
域よりも小さい第１導電型の不純物をドープすることに
より、不純物拡散領域を第１の絶縁ゲート電極と第２の
絶縁ゲート電極との間の領域に形成する不純物拡散領域
形成工程をさらに備えていることが好ましい。The manufacturing method of the first or second semiconductor device is as follows:
A region of the semiconductor substrate between the first insulated gate electrode and the second insulated gate electrode is doped with a first conductivity type impurity having an impurity concentration higher than that of the drain region and lower than that of the source region or the drain contact region. Therefore, it is preferable that the method further includes an impurity diffusion region forming step of forming the impurity diffusion region in a region between the first insulated gate electrode and the second insulated gate electrode.

【００２４】第１又は第２の半導体装置の製造方法にお
いて、不純物拡散領域形成工程は、半導体基板における
ボディ領域の上端部とソース領域の下端部との間の領域
と、ドレイン領域とドレインコンタクト領域の下端部と
の間の領域とに、不純物濃度がドレイン領域よりも大き
く且つソース領域又はドレインコンタクト領域よりも小
さい第１導電型の不純物をドープすることにより、不純
物拡散領域をボディ領域の上端部とソース領域の下端部
との間及びドレイン領域とドレインコンタクト領域の下
端部との間の各領域にそれぞれ形成する工程を含むこと
が好ましい。In the first or second method of manufacturing a semiconductor device, the impurity diffusion region forming step includes the region between the upper end of the body region and the lower end of the source region in the semiconductor substrate, the drain region and the drain contact region. An impurity diffusion region having a higher impurity concentration than the drain region and a lower impurity concentration than the source region or the drain contact region is doped into the region between the upper end portion of the body region and the lower region of the body region. It is preferable to include a step of forming each in the regions between the drain region and the lower end of the drain contact region and between the drain region and the lower end of the drain contact region.

【００２５】本発明に係る第３の半導体装置の製造方法
は、一の半導体基板に第１導電型の不純物を低濃度にド
ープすることにより、ＤＭＯＳＦＥＴ用のドレイン領域
を形成するドレイン領域形成工程と、ドレイン領域の上
に、該ドレイン領域とそれぞれ絶縁されるＤＭＯＳＦＥ
Ｔ用の第１の絶縁ゲート電極と第２の絶縁ゲート電極と
を互いに間隔をおいて形成すると共に、一の半導体基板
の上にドレイン領域と間隔をおき且つ半導体基板と絶縁
されるＭＯＳＦＥＴ用の第３の絶縁ゲート電極を形成す
る絶縁ゲート電極形成工程と、第１の絶縁ゲート電極を
マスクとしてドレイン領域における第１の絶縁ゲート電
極の反第２の絶縁ゲート電極側の第１の領域に第２導電
型の不純物をドープすることにより、ボディ領域を第２
の領域に自己整合的に形成するボディ領域形成工程と、
第１の絶縁ゲート電極をマスクとしてボディ領域に第１
導電型の不純物を高濃度にドープすることにより、ソー
ス領域をボディ領域に自己整合的に且つボディ領域の周
辺部と間隔をおくように形成するソース領域形成工程
と、第２の絶縁ゲート電極をマスクとしてドレイン領域
における第２の絶縁ゲート電極の反第１の絶縁ゲート電
極側の第２の領域に第１導電型の不純物を高濃度にドー
プすることにより、ドレインコンタクト領域を第２の領
域に自己整合的に形成するドレインコンタクト領域形成
工程と、第３の絶縁ゲート電極をマスクとして一の半導
体基板における第３の絶縁ゲート電極の第２の絶縁ゲー
ト電極側の第３領域に第１導電型の不純物を高濃度にド
ープすることにより、第１のソース・ドレイン領域を第
３の領域に自己整合的に且つドレイン領域と間隔をおく
ように形成すると共に、一の半導体基板における第３の
絶縁ゲート電極の反第２の絶縁ゲート電極側の第４の領
域に第１導電型の不純物を高濃度にドープすることによ
り、第２のソース・ドレイン領域を第４の領域に自己整
合的に形成するソース・ドレイン領域形成工程とを備え
ている。A third method for manufacturing a semiconductor device according to the present invention comprises a drain region forming step of forming a drain region for a DMOSFET by lightly doping one semiconductor substrate with an impurity of the first conductivity type. , DMOSFE on the drain region and insulated from the drain region, respectively
A first insulated gate electrode for T and a second insulated gate electrode are formed at a distance from each other, and for a MOSFET that is spaced from a drain region on one semiconductor substrate and is insulated from the semiconductor substrate. An insulating gate electrode forming step of forming a third insulated gate electrode, and a step of forming a first insulated gate electrode in the first region on the side of the second insulated gate electrode opposite to the first insulated gate electrode in the drain region using the first insulated gate electrode as a mask. By doping the second conductivity type impurity with the second body region,
Body region forming step of forming in a self-aligned manner in the region of
First in the body region using the first insulated gate electrode as a mask
A source region forming step of forming the source region in a self-aligned manner with the body region and at a distance from the peripheral portion of the body region by doping conductive type impurities at a high concentration; The drain contact region is made into the second region by heavily doping the second region of the drain region opposite to the first insulated gate electrode in the drain region with the impurity of the first conductivity type as a mask. A step of forming a drain contact region in a self-aligned manner, and using the third insulated gate electrode as a mask, a first conductivity type is formed in a third region of the third insulated gate electrode on the second insulated gate electrode side of the one semiconductor substrate. It is common to form the first source / drain region in a self-aligned manner with the third region and at a distance from the drain region by doping the above-mentioned impurity at a high concentration. , The second source / drain region is formed by high-concentration doping of the first conductivity type impurity into the fourth region of the one semiconductor substrate opposite to the second insulated gate electrode of the third insulated gate electrode. And a source / drain region forming step of forming the fourth region in a self-aligned manner.

【００２６】第３の半導体装置の製造方法によると、ド
レイン領域の上に、該ドレイン領域とそれぞれ絶縁され
るＤＭＯＳＦＥＴ用の第１の絶縁ゲート電極と第２の絶
縁ゲート電極とを互いに間隔をおいて形成すると共に、
一の半導体基板の上にドレイン領域と間隔をおき且つ半
導体基板と絶縁されるＭＯＳＦＥＴ用の第３の絶縁ゲー
ト電極を形成する絶縁ゲート電極形成工程と、第２の絶
縁ゲート電極をマスクとしてドレイン領域における第２
の絶縁ゲート電極の反第１の絶縁ゲート電極側の領域に
第１導電型の不純物を高濃度にドープすることにより、
ドレインコンタクト領域を自己整合的に形成するドレイ
ンコンタクト領域形成工程とを備えているため、ＤＭＯ
ＳＦＥＴ用のドレインコンタクト領域におけるソース領
域側の端部の位置は、第２の絶縁ゲート電極の反ソース
領域側の側面によって規制されるので、ソース・ドレイ
ンコンタクト間の距離のばらつきを抑えることができ
る。According to the third method of manufacturing a semiconductor device, the first insulated gate electrode and the second insulated gate electrode for the DMOSFET, which are respectively insulated from the drain region, are spaced apart from each other on the drain region. And form
An insulated gate electrode forming step of forming a third insulated gate electrode for a MOSFET, which is spaced from the drain region on one semiconductor substrate and insulated from the semiconductor substrate; and a drain region using the second insulated gate electrode as a mask Second in
By doping the region of the insulated gate electrode on the side opposite to the first insulated gate electrode with the first conductivity type impurity at a high concentration,
Since the drain contact region forming step of forming the drain contact region in a self-aligned manner is provided, the DMO
Since the position of the end portion on the source region side in the drain contact region for the SFET is regulated by the side surface of the second insulated gate electrode on the side opposite to the source region, variation in the distance between the source and drain contacts can be suppressed. .

【００２７】さらに、ＤＭＯＳＦＥＴとＭＯＳＦＥＴと
を一の半導体基板上に形成する際に、ＤＭＯＳＦＥＴ用
の第１の絶縁ゲート電極及び第２の絶縁ゲート電極並び
にＭＯＳＦＥＴ用の第３の絶縁ゲート電極とを一の工程
で形成するため、半導体装置の製造に要するコストを増
すことなく、オン抵抗のばらつきが減少したＤＭＯＳＦ
ＥＴを製造でき、且つ、第２の絶縁ゲート電極はＭＯＳ
ＦＥＴの電気特性に影響を与えることはない。Further, when the DMOSFET and the MOSFET are formed on one semiconductor substrate, the first insulated gate electrode and the second insulated gate electrode for the DMOSFET and the third insulated gate electrode for the MOSFET are formed together. Since it is formed in the above process, the DMOSF has reduced on-resistance variation without increasing the cost required for manufacturing the semiconductor device.
ET can be manufactured, and the second insulated gate electrode is a MOS
It does not affect the electrical characteristics of the FET.

【００２８】本発明に係る第４の半導体装置の製造方法
は、一の半導体基板に第１導電型の不純物を低濃度にド
ープすることにより、ＤＭＯＳＦＥＴ用のドレイン領域
を形成するドレイン領域形成工程と、ドレイン領域の上
に、該ドレイン領域とそれぞれ絶縁されるＤＭＯＳＦＥ
Ｔ用の第１の絶縁ゲート電極と第２の絶縁ゲート電極と
を互いに間隔をおいて形成すると共に、一の半導体基板
の上にドレイン領域と間隔をおき且つ半導体基板と絶縁
されるＭＯＳＦＥＴ用の第３の絶縁ゲート電極を形成す
る絶縁ゲート電極形成工程と、一の半導体基板の上に全
面にわたって絶縁膜を堆積した後、該絶縁膜に対してエ
ッチバックを行なうことにより、第１の絶縁ゲート電極
のゲート長方向側の両側面に絶縁膜よりなる第１の側壁
を形成し、第２の絶縁ゲート電極のゲート長方向側の両
側面に絶縁膜よりなる第２の側壁を形成し、第３の絶縁
ゲート電極のゲート長方向側の両側面に絶縁膜よりなる
第３の側壁を形成する側壁形成工程と、第１の絶縁ゲー
ト電極及び第１の側壁をマスクとしてドレイン領域にお
ける第１の絶縁ゲート電極の反第２の絶縁ゲート電極側
の第１の領域に第２導電型の不純物をドープすることに
より、ボディ領域を第１の領域に自己整合的に形成する
ボディ領域形成工程と、第１の絶縁ゲート電極及び第１
の側壁をマスクとしてボディ領域に第１導電型の不純物
を高濃度にドープすることにより、ソース領域をボディ
領域に自己整合的に且つボディ領域の周辺部と間隔をお
くように形成するソース領域形成工程と、第２の絶縁ゲ
ート電極及び第２の側壁をマスクとしてドレイン領域に
おける第２の絶縁ゲート電極の反第１の絶縁ゲート電極
側の第２の領域に第１導電型の不純物を高濃度にドープ
することにより、ドレインコンタクト領域を第２の領域
に自己整合的に形成するドレインコンタクト領域形成工
程と、第３の絶縁ゲート電極をマスクとして一の半導体
基板における第３の絶縁ゲート電極の第２の絶縁ゲート
電極側の第３領域に第１導電型の不純物を高濃度にドー
プすることにより、第１のソース・ドレイン領域を第３
の領域に自己整合的に且つドレイン領域と間隔をおくよ
うに形成すると共に、一の半導体基板における第３の絶
縁ゲート電極の反第２の絶縁ゲート電極側の第４の領域
に第１導電型の不純物を高濃度にドープすることによ
り、第２のソース・ドレイン領域を第４の領域に自己整
合的に形成するソース・ドレイン領域形成工程とを備え
ている。A fourth method for manufacturing a semiconductor device according to the present invention comprises a drain region forming step of forming a drain region for a DMOSFET by lightly doping one semiconductor substrate with an impurity of the first conductivity type. , DMOSFE on the drain region and insulated from the drain region, respectively
A first insulated gate electrode for T and a second insulated gate electrode are formed at a distance from each other, and for a MOSFET that is spaced from a drain region on one semiconductor substrate and is insulated from the semiconductor substrate. An insulating gate electrode forming step of forming a third insulating gate electrode; and, after depositing an insulating film over the entire surface of one semiconductor substrate, etching back the insulating film to form the first insulating gate. A first side wall made of an insulating film is formed on both side surfaces of the electrode on the gate length direction side, and a second side wall made of an insulating film is formed on both side surfaces of the second insulated gate electrode on the gate length direction side. Side wall forming step of forming a third side wall made of an insulating film on both side surfaces on the gate length direction side of the third insulated gate electrode, and the first insulated gate electrode and the first side wall as a mask in the first drain region. Insulation A body region forming step in which the body region is formed in the first region in a self-aligning manner by doping the first region on the side opposite to the second insulated gate electrode of the gate electrode with an impurity of the second conductivity type; First insulated gate electrode and first
Source regions are formed in such a manner that the source region is formed in a self-aligned manner with the body region by self-alignment with a space between the body region and the peripheral portion of the body region by using the sidewalls of the mask as a mask and doping the body region with an impurity of the first conductivity type at a high concentration. Step, and using the second insulated gate electrode and the second sidewall as a mask, a high concentration of the first conductivity type impurity is formed in the drain region in the second region on the anti-first insulated gate electrode side of the second insulated gate electrode. A drain contact region forming step of forming a drain contact region in the second region in a self-aligned manner by doping the first and second insulating gate electrodes with a mask of the third insulated gate electrode. The third source-drain region is formed into a third region by doping the third region on the side of the insulated gate electrode 2 of the second conductivity type with a high concentration.
Of the first conductivity type in the fourth region on the side opposite to the second insulated gate electrode of the third insulated gate electrode in the one semiconductor substrate, while being formed in a self-aligned manner in the region of And a source / drain region forming step of forming the second source / drain region in a self-aligned manner with the fourth region by doping the impurity of the above in a high concentration.

【００２９】第４の半導体装置の製造方法によると、ド
レイン領域の上に、該ドレイン領域とそれぞれ絶縁され
るＤＭＯＳＦＥＴ用の第１の絶縁ゲート電極と第２の絶
縁ゲート電極とを互いに間隔をおいて形成すると共に、
一の半導体基板の上にドレイン領域と間隔をおき且つ半
導体基板と絶縁されるＭＯＳＦＥＴ用の第３の絶縁ゲー
ト電極を形成する絶縁ゲート電極形成工程と、第１〜第
３の絶縁ゲート電極のゲート長方向側の各側面に絶縁膜
よりなる第１〜第３の側壁をそれぞれ形成する側壁形成
工程と、第２の絶縁ゲート電極及び第２の側壁をマスク
としてドレイン領域における第２の絶縁ゲート電極の反
第１の絶縁ゲート電極側の領域に第１導電型の不純物を
高濃度にドープすることにより、ドレインコンタクト領
域を自己整合的に形成するドレインコンタクト領域形成
工程とを備えているため、ＤＭＯＳＦＥＴ用のドレイン
コンタクト領域におけるソース領域側の端部の位置は第
２の絶縁ゲート電極の反ソース領域側の側面によって規
制されるので、ソース・ドレインコンタクト間の距離の
ばらつきを抑えることができる。According to the fourth method of manufacturing a semiconductor device, a first insulated gate electrode and a second insulated gate electrode for a DMOSFET, which are insulated from the drain region, are spaced apart from each other on the drain region. And form
Insulated gate electrode forming step of forming a third insulated gate electrode for MOSFET which is spaced from the drain region and insulated from the semiconductor substrate on one semiconductor substrate, and gates of the first to third insulated gate electrodes A sidewall forming step of forming first to third sidewalls made of an insulating film on each side surface on the long side, and a second insulated gate electrode in the drain region using the second insulated gate electrode and the second sidewall as a mask. Since the drain contact region forming step of forming the drain contact region in a self-aligning manner is performed by doping the region on the side opposite to the first insulated gate electrode with a high concentration of the impurity of the first conductivity type, the DMOSFET is formed. The position of the end of the drain contact region on the source region side is restricted by the side surface of the second insulated gate electrode on the side opposite to the source region. It is possible to suppress the variation in the distance between the vinegar drain contact.

【００３０】さらに、ＤＭＯＳＦＥＴとＭＯＳＦＥＴと
を一の半導体基板上に形成する際に、ＤＭＯＳＦＥＴ用
の第１の絶縁ゲート電極及び第２の絶縁ゲート電極並び
にＭＯＳＦＥＴ用の第３の絶縁ゲート電極とを一の工程
で形成するため、半導体装置の製造に要するコストを増
すことなく、オン抵抗のばらつきが減少したＤＭＯＳＦ
ＥＴを製造でき、且つ、第２の絶縁ゲート電極はＭＯＳ
ＦＥＴの電気特性に影響を与えることはない。Further, when the DMOSFET and the MOSFET are formed on one semiconductor substrate, the first insulated gate electrode and the second insulated gate electrode for the DMOSFET and the third insulated gate electrode for the MOSFET are formed together. Since it is formed in the above process, the DMOSF has reduced on-resistance variation without increasing the cost required for manufacturing the semiconductor device.
ET can be manufactured, and the second insulated gate electrode is a MOS
It does not affect the electrical characteristics of the FET.

【００３１】第３又は第４の半導体装置の製造方法は、
一の半導体基板における第１の絶縁ゲート電極と第２の
絶縁ゲート電極との間の領域に、不純物濃度がドレイン
領域よりも大きく且つソース領域又はドレインコンタク
ト領域よりも小さい第１導電型の不純物をドープするこ
とにより、不純物拡散領域を第１の絶縁ゲート電極と第
２の絶縁ゲート電極との間の領域に形成する不純物拡散
領域形成工程をさらに備えていることが好ましい。The third or fourth semiconductor device manufacturing method is
Impurities of the first conductivity type having an impurity concentration higher than that of the drain region and lower than that of the source region or the drain contact region are provided in a region between the first insulated gate electrode and the second insulated gate electrode in the one semiconductor substrate. It is preferable that the method further includes an impurity diffusion region forming step of forming an impurity diffusion region in a region between the first insulated gate electrode and the second insulated gate electrode by doping.

【００３２】第３又は第４の半導体装置の製造方法にお
いて、不純物拡散領域形成工程は、一の半導体基板にお
けるボディ領域の上端部とソース領域の下端部との間の
領域と、ドレイン領域とドレインコンタクト領域の下端
部との間の領域とに、不純物濃度がドレイン領域よりも
大きく且つソース領域又はドレインコンタクト領域より
も小さい第１導電型の不純物をドープすることにより、
不純物拡散領域をボディ領域の上端部とソース領域の下
端部との間及びドレイン領域とドレインコンタクト領域
の下端部との間の各領域にそれぞれ形成する工程と、一
の半導体基板における第１のソース・ドレイン領域の下
端部側の領域と第２のソース・ドレイン領域の下端部側
の領域とに、不純物濃度が第１及び第２のソース・ドレ
イン領域よりも小さい第１導電型の不純物をドープする
ことにより、不純物拡散領域を第１のソース・ドレイン
領域の下端部側の領域と第２のソース・ドレイン領域の
下端部側の領域とにそれぞれ形成する工程とを含むこと
が好ましい。In the third or fourth method for manufacturing a semiconductor device, the impurity diffusion region forming step includes the region between the upper end of the body region and the lower end of the source region, the drain region and the drain region in one semiconductor substrate. By doping a region between the lower end of the contact region and the first conductivity type impurity having an impurity concentration higher than that of the drain region and lower than that of the source region or the drain contact region,
Forming an impurity diffusion region in each region between the upper end of the body region and the lower end of the source region and between the drain region and the lower end of the drain contact region, and the first source in one semiconductor substrate. Doping the region of the lower end of the drain region and the region of the lower end of the second source / drain region with an impurity of the first conductivity type having an impurity concentration lower than that of the first and second source / drain regions. Therefore, it is preferable that the method further includes the step of forming the impurity diffusion regions in the region on the lower end side of the first source / drain region and the region on the lower end side of the second source / drain region, respectively.

【００３３】第１〜第４の半導体装置の製造方法は、第
１の絶縁ゲート電極と第２の絶縁ゲート電極とを電気的
に接続する工程をさらに備えていることが好ましい。It is preferable that the first to fourth semiconductor device manufacturing methods further include a step of electrically connecting the first insulated gate electrode and the second insulated gate electrode.

【００３４】[0034]

【発明の実施の形態】DETAILED DESCRIPTION OF THE INVENTION

（第１の実施形態）本発明の第１の実施形態について図
面を参照しながら説明する。(First Embodiment) A first embodiment of the present invention will be described with reference to the drawings.

【００３５】図１は本発明の第１の実施形態に係る半導
体装置の断面構成を示している。図１において、不純物
の導電型がＰ型で且つ面方位が（１００）のシリコン単
結晶よりなる半導体基板１１に、ＤＭＯＳＦＥＴ１とＭ
ＯＳＦＥＴ２とが所定の間隔をおいて形成されている。
ＤＭＯＳＦＥＴ１において、半導体基板１１の上部に
は、Ｎ型のドレイン領域１３が形成され、半導体基板１
１の主面上には、ドレイン領域１３の上面との間にゲー
ト絶縁膜がそれぞれ介在され、第１の絶縁ゲート電極１
４Ａとドレインコンタクト領域位置規制部材としての第
２の絶縁ゲート電極１４Ｂとが互いに間隔をおいて形成
されている。ドレイン領域１３の上部における第１の絶
縁ゲート電極１４Ａの第２の絶縁ゲート電極１４Ｂに対
して反対側の領域にはＰ型のボディ領域１６が第１の絶
縁ゲート電極１４Ａに対して自己整合的に形成されてお
り、該ボディ領域１６はＮチャネルＭＯＳＦＥＴの場合
のＰ型基板に相当する。ボディ領域１６の上部には、ド
レイン領域１３よりも不純物濃度が大きいＮ型の低濃度
のソース側不純物拡散領域１８Ａが第１の絶縁ゲート電
極１４Ａに対して自己整合的に且つボディ領域１６の周
辺部と間隔をおいて形成されており、ドレイン領域１３
の上部における第２の絶縁ゲート電極１４Ｂの第１の絶
縁ゲート電極１４Ａに対して反対側の領域には、ドレイ
ン領域１３よりも不純物濃度が大きいＮ型の低濃度のド
レインコンタクト側不純物拡散領域１８Ｂが第２の絶縁
ゲート電極１４Ｂに対して自己整合的に形成されてお
り、ドレイン領域１３の上部における第１の絶縁ゲート
電極１４Ａと第２の絶縁ゲート電極１４Ｂとの間の領域
には、ソース側不純物拡散領域１８Ａ及びドレインコン
タクト側不純物拡散領域１８Ｂと同様の不純物濃度であ
るＮ型の低抵抗領域１８Ｃが形成されている。ソース側
不純物拡散領域１８Ａの上部には、ソース側不純物拡散
領域１８Ａよりも高濃度のソース領域２０Ａが第１の絶
縁ゲート電極１４Ａに対して自己整合的に且つソース側
不純物拡散領域１８Ａの周辺部と間隔をおいて形成され
ており、ドレインコンタクト側不純物拡散領域１８Ｂの
上部には、ドレインコンタクト側不純物拡散領域１８Ｂ
よりも高濃度のドレインコンタクト領域２０Ｂが第２の
絶縁ゲート電極１４Ｂに対して自己整合的に且つドレイ
ンコンタクト側不純物拡散領域１８Ｂの周辺部と間隔を
おいて形成されている。半導体基板１１の上には、層間
絶縁膜としてのＮＳＧ膜２１が堆積され、該ＮＳＧ膜２
１には、ソース領域２０Ａと電気的に接続するためのソ
ース配線２２Ａ、第１の絶縁ゲート電極１４Ａと電気的
に接続するための第１のゲート配線２２Ｂ及びドレイン
コンタクト領域２０Ｂと電気的に接続するためのドレイ
ン配線２２Ｃがそれぞれ形成されている。FIG. 1 shows a sectional structure of a semiconductor device according to the first embodiment of the present invention. In FIG. 1, a DMOSFET 1 and an MMOSFET are formed on a semiconductor substrate 11 made of a silicon single crystal having an impurity conductivity type of P type and a plane orientation of (100).
The OSFET 2 is formed at a predetermined interval.
In the DMOSFET 1, the N-type drain region 13 is formed on the semiconductor substrate 11, and the semiconductor substrate 1
A gate insulating film is interposed between the first insulating gate electrode 1 and the upper surface of the drain region 13.
4A and the second insulated gate electrode 14B as a drain contact region position restricting member are formed at a distance from each other. A P-type body region 16 is self-aligned with the first insulated gate electrode 14A in a region of the upper portion of the drain region 13 opposite to the second insulated gate electrode 14B of the first insulated gate electrode 14A. The body region 16 corresponds to a P-type substrate in the case of an N-channel MOSFET. An N-type low-concentration source-side impurity diffusion region 18A having an impurity concentration higher than that of the drain region 13 is self-aligned with the first insulated gate electrode 14A and around the body region 16 above the body region 16. And the drain region 13 is formed at a distance from the
In a region of the upper part of the second insulated gate electrode 14B opposite to the first insulated gate electrode 14A, an N type low concentration drain contact side impurity diffusion region 18B having an impurity concentration higher than that of the drain region 13 is formed. Are formed in a self-aligned manner with respect to the second insulated gate electrode 14B, and in the region between the first insulated gate electrode 14A and the second insulated gate electrode 14B above the drain region 13, the source is formed. An N-type low resistance region 18C having the same impurity concentration as that of the side impurity diffusion region 18A and the drain contact side impurity diffusion region 18B is formed. Above the source-side impurity diffusion region 18A, a source region 20A having a higher concentration than the source-side impurity diffusion region 18A is self-aligned with the first insulated gate electrode 14A and in the peripheral portion of the source-side impurity diffusion region 18A. And the drain contact side impurity diffusion region 18B is formed above the drain contact side impurity diffusion region 18B.
The drain contact region 20B having a higher concentration than that is formed in self-alignment with the second insulated gate electrode 14B and at a distance from the peripheral portion of the drain contact side impurity diffusion region 18B. An NSG film 21 as an interlayer insulating film is deposited on the semiconductor substrate 11, and the NSG film 2 is formed.
1, a source wiring 22A for electrically connecting to the source region 20A, a first gate wiring 22B for electrically connecting to the first insulated gate electrode 14A, and a drain contact region 20B. 22C for drain wiring are formed respectively.

【００３６】ＭＯＳＦＥＴ２において、半導体基板１１
の主面には、ＤＭＯＳＦＥＴ１のドレイン領域１３と所
定の間隔をおいて第３の絶縁ゲート電極１４Ｃが形成さ
れている。半導体基板１１の上部における第３の絶縁ゲ
ート電極１４Ｃの第２の絶縁ゲート電極１４Ｂ側の領域
には、ドレイン領域１３よりも不純物濃度が大きいＮ型
の第１の低濃度拡散領域１８Ｄが第３の絶縁ゲート電極
１４Ｃに対して自己整合的に且つＤＭＯＳＦＥＴ１のド
レイン領域１３と所定の間隔をおいて形成されており、
半導体基板１１の上部における第３の絶縁ゲート電極１
４Ｃの反第２の絶縁ゲート電極１４Ｂ側の領域には、ド
レイン領域１３よりも不純物濃度が大きいＮ型の第２の
低濃度拡散領域１８Ｅが第３の絶縁ゲート電極１４Ｃに
対して自己整合的に形成されている。第１の低濃度拡散
領域１８Ｄの上部には、高不純物濃度の第１のソース・
ドレイン領域２０Ｃが第３の絶縁ゲート電極１４Ｃに対
して自己整合的に且つ第１の低濃度拡散領域１８Ｄの周
辺部と間隔をおいて形成されており、第２の低濃度拡散
領域１８Ｅの上部には、高濃度の第２のソース・ドレイ
ン領域２０Ｄが第３の絶縁ゲート電極１４Ｃに対して自
己整合的に且つ第２の低濃度拡散領域１８Ｅの周辺部と
間隔をおいて形成されている。ＮＳＧ膜２１には、第１
のソース・ドレイン領域２０Ｃと電気的に接続するため
の第１のソース・ドレイン配線２２Ｄ、第３の絶縁ゲー
ト電極１４Ｃと電気的に接続するための第２のゲート配
線２２Ｅ及び第２のソース・ドレイン領域２０Ｄと電気
的に接続するための第２のソース・ドレイン配線２２Ｆ
がそれぞれ形成されている。In MOSFET 2, semiconductor substrate 11
A third insulated gate electrode 14C is formed on the main surface of the DMOSFET 1 at a predetermined distance from the drain region 13 of the DMOSFET 1. In the region on the second insulated gate electrode 14B side of the third insulated gate electrode 14C in the upper part of the semiconductor substrate 11, the N-type first low concentration diffusion region 18D having an impurity concentration higher than that of the drain region 13 is formed. Is formed in a self-aligned manner with respect to the insulated gate electrode 14C of the DMOSFET 1 and at a predetermined distance from the drain region 13 of the DMOSFET 1.
Third insulated gate electrode 1 on top of semiconductor substrate 11
An N-type second low-concentration diffusion region 18E having an impurity concentration higher than that of the drain region 13 is self-aligned with the third insulated gate electrode 14C in the region on the anti-second insulated gate electrode 14B side of 4C. Is formed in. On the upper part of the first low-concentration diffusion region 18D, the first source of high impurity concentration
The drain region 20C is formed in self-alignment with the third insulated gate electrode 14C and at a distance from the peripheral portion of the first low-concentration diffusion region 18D, and above the second low-concentration diffusion region 18E. A high-concentration second source / drain region 20D is formed in self-alignment with the third insulated gate electrode 14C and at a distance from the periphery of the second low-concentration diffusion region 18E. . The NSG film 21 has a first
A first source / drain wiring 22D for electrically connecting to the source / drain region 20C, a second gate wiring 22E for electrically connecting to the third insulated gate electrode 14C, and a second source / drain area. Second source / drain wiring 22F for electrically connecting to the drain region 20D
Are formed respectively.

【００３７】このように、本実施形態によると、ＤＭＯ
ＳＦＥＴ１において、第１の絶縁ゲート電極と同様の構
成を有し、ダミーである第２の絶縁ゲート電極１４Ｂ
が、半導体基板１１に主面における第１の絶縁ゲート電
極１４Ａとドレインコンタクト領域２０Ｂとの間の領域
に形成されているため、ソース領域２０Ａとドレインコ
ンタクト領域２０Ｂとの距離が第２の絶縁ゲート電極１
４Ｂのドレインコンタクト領域２０Ｂ側の端部の位置に
よって自己整合的に規制されるので、オン抵抗を決定す
るソース・ドレインコンタクト間の距離のばらつきを抑
制することができる。As described above, according to this embodiment, the DMO
In the SFET1, the second insulated gate electrode 14B which has the same structure as the first insulated gate electrode and is a dummy
Are formed in the region of the main surface of the semiconductor substrate 11 between the first insulated gate electrode 14A and the drain contact region 20B, the distance between the source region 20A and the drain contact region 20B is the second insulated gate. Electrode 1
Since it is regulated in a self-aligned manner by the position of the end portion of the 4B on the drain contact region 20B side, it is possible to suppress the variation in the distance between the source and drain contacts that determines the ON resistance.

【００３８】さらに、本実施形態においては、半導体基
板１１の上部における第１の絶縁ゲート電極１４Ａと第
２の絶縁ゲート電極１４Ｂとの間の領域に、Ｎ型の不純
物濃度がドレイン領域よりも大きい低抵抗領域１８Ｃが
設けられているため、半導体基板１１の上部におけるソ
ース・ドレインコンタクト間で該低抵抗領域１８Ｃ分の
抵抗が小さくなるので、オン抵抗が低減する。Further, in this embodiment, the N-type impurity concentration in the region between the first insulated gate electrode 14A and the second insulated gate electrode 14B in the upper portion of the semiconductor substrate 11 is higher than that in the drain region. Since the low resistance region 18C is provided, the resistance of the low resistance region 18C between the source / drain contacts in the upper portion of the semiconductor substrate 11 becomes small, so that the on-resistance is reduced.

【００３９】また、ソース領域２０Ａ、ドレインコンタ
クト領域２０Ｂ、第１のソース・ドレイン領域２０Ｃ及
び第２のソース・ドレイン領域２０Ｄの各高濃度不純物
領域は、それぞれ低濃度の不純物領域１８Ａ，１８Ｂ，
１８Ｄ，１８Ｅにより囲まれ、いわゆるＤＤＤ構造を有
しているため、各高濃度不純物領域に高電界が印加され
たとしても、各高濃度不純物領域の周辺部の電界が緩和
されるので、ＤＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２の両
装置の耐圧がさらに向上する。The high-concentration impurity regions of the source region 20A, the drain contact region 20B, the first source / drain region 20C and the second source / drain region 20D are low-concentration impurity regions 18A, 18B, respectively.
Since it is surrounded by 18D and 18E and has a so-called DDD structure, even if a high electric field is applied to each high-concentration impurity region, the electric field in the peripheral portion of each high-concentration impurity region is relaxed, so that DMOSFET 1 and The breakdown voltage of both devices of MOSFET 2 is further improved.

【００４０】以下、本実施形態に係る半導体装置の製造
方法について図面を参照しながら説明する。The method of manufacturing the semiconductor device according to this embodiment will be described below with reference to the drawings.

【００４１】図２及び図３は本実施形態に係る半導体装
置の製造方法における工程順の断面構成を示している。
まず、図２（ａ）に示すように、例えば、比抵抗が１０
〜２０Ω・ｃｍで面方位の（１００）面を主面とするＰ
型の半導体基板１１上に、ＤＭＯＳＦＥＴ１用のドレイ
ン形成領域に開口部を有する第１のレジストパターン１
２を形成した後、該第１のレジストパターン１２をマス
クとして、例えば、注入エネルギーが１００ｋｅＶ、ド
ーズ量が２×１０¹²ｃｍ^-2程度の低濃度のＮ型不純物イ
オンとしてのリンイオンを半導体基板１１に注入し、そ
の後、該半導体基板１１に対して熱処理を行なってリン
イオンを活性化させることにより、ドレイン領域１３を
形成する。2 and 3 show sectional structures in the order of steps in the method of manufacturing a semiconductor device according to this embodiment.
First, as shown in FIG. 2A, for example, the specific resistance is 10
P having a (100) plane with a plane orientation of about 20 Ω · cm as the principal plane
Resist pattern 1 having an opening in a drain formation region for DMOSFET 1 on a semiconductor substrate 11 of
2 is formed, the first resist pattern 12 is used as a mask, and phosphorus ions as low-concentration N-type impurity ions having an implantation energy of 100 keV and a dose of about 2 × 10 ¹² cm ⁻² are used as the semiconductor substrate 11. Then, the semiconductor substrate 11 is heat-treated to activate phosphorus ions to form the drain region 13.

【００４２】次に、図２（ｂ）に示すように、半導体基
板１１に対して、例えば温度が９００℃の熱酸化を行な
って、半導体基板１１の上部に厚さが１５ｎｍ程度のゲ
ート酸化膜２４を形成した後、半導体基板１１の上に全
面にわたって多結晶シリコン膜２５を堆積する。その
後、多結晶シリコン膜２５に対して選択的にエッチング
を行なって、半導体基板１１上のドレイン領域１３に互
いに間隔をおいて、ゲート酸化膜２４と多結晶シリコン
膜２５とからなり、ＤＭＯＳＦＥＴ１用の第１の絶縁ゲ
ート電極１４Ａ及びダミーの第２の絶縁ゲート電極形成
１４Ｂ並びにＭＯＳＦＥＴ２用の第３の絶縁ゲート電極
１４Ｃを形成する。Next, as shown in FIG. 2B, the semiconductor substrate 11 is thermally oxidized, for example, at a temperature of 900 ° C., and a gate oxide film having a thickness of about 15 nm is formed on the semiconductor substrate 11. After forming 24, a polycrystalline silicon film 25 is deposited on the entire surface of the semiconductor substrate 11. After that, the polycrystalline silicon film 25 is selectively etched to form a gate oxide film 24 and a polycrystalline silicon film 25 in the drain region 13 on the semiconductor substrate 11 with a space between each other. A first insulated gate electrode 14A, a dummy second insulated gate electrode formation 14B, and a third insulated gate electrode 14C for the MOSFET 2 are formed.

【００４３】次に、図２（ｃ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のボディ形成領域に開
口部を有する第２のレジストパターン１５を形成した
後、該第２のレジストパターン１５及び第１の絶縁ゲー
ト電極１４Ａの反第２の絶縁ゲート電極側の端部をマス
クとして、例えば、注入エネルギーが１４０ｋｅＶ、ド
ーズ量が１×１０¹⁴ｃｍ^-2程度のＰ型不純物イオンとし
てのボロンイオンを半導体基板１１のドレイン領域１３
に注入し、その後、該半導体基板１１に対して熱処理を
行なってボロンイオンを活性化させることにより、第１
の絶縁ゲート電極１４Ａに対して自己整合的にボディ領
域１６を形成する。Next, as shown in FIG. 2C, after forming a second resist pattern 15 having an opening in the body forming region for the DMOSFET 1 on the semiconductor substrate 11, the second resist pattern 15 is formed. 15 and the end of the first insulated gate electrode 14A on the side opposite to the second insulated gate electrode is used as a mask, for example, as implantation energy of 140 keV and a dose of about 1 × 10 ¹⁴ cm ⁻² as P-type impurity ions. Boron ions are added to the drain region 13 of the semiconductor substrate 11.
And then heat-treating the semiconductor substrate 11 to activate boron ions.
The body region 16 is formed in self-alignment with the insulated gate electrode 14A.

【００４４】次に、図２（ｄ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のＮ型低濃度不純物拡
散形成領域及びＭＯＳＦＥＴ２用のＮ型低濃度拡散形成
領域にそれぞれ開口部を有する第３のレジストパターン
１７を形成した後、該第３のレジストパターン１７及び
第１〜第３の絶縁ゲート電極１４Ａ，１４Ｂ，１４Ｃの
各ゲート長方向の端部をマスクとして、例えば、注入エ
ネルギーが３０ｋｅＶ、ドーズ量が１×１０¹³ｃｍ^-2程
度の低濃度のＮ型不純物イオンとしてのリンイオンを半
導体基板１１の上部に注入し、その後、該半導体基板１
１に対して熱処理を行なってリンイオンを活性化させる
ことにより、ＤＭＯＳＦＥＴ１におけるソース側不純物
拡散領域１８Ａ、ドレインコンタクト側不純物拡散領域
１８Ｂ及び低抵抗領域１８Ｃ、並びにＭＯＳＦＥＴ２に
おける第１の低濃度拡散領域１８Ｄ及び第２の低濃度拡
散領域１８Ｅを各絶縁ゲート電極１４Ａ，１４Ｂ，１４
Ｃに対してそれぞれ自己整合的に形成する。Next, as shown in FIG. 2D, openings are formed on the semiconductor substrate 11 in the N-type low-concentration impurity diffusion forming region for the DMOSFET 1 and the N-type low-concentration diffusion forming region for the MOSFET 2, respectively. After the third resist pattern 17 is formed, the end portions of the third resist pattern 17 and the first to third insulated gate electrodes 14A, 14B, and 14C in the gate length direction are used as masks, and the implantation energy is Phosphorus ions as low-concentration N-type impurity ions having a dose of 30 keV and a dose of about 1 × 10 ¹³ cm ⁻² are implanted into the upper portion of the semiconductor substrate 11, and then the semiconductor substrate 1
1 is heat-treated to activate phosphorus ions, so that the source side impurity diffusion region 18A, the drain contact side impurity diffusion region 18B and the low resistance region 18C in the DMOSFET 1 and the first low concentration diffusion region 18D in the MOSFET 2 and The second low-concentration diffusion region 18E is formed on each of the insulated gate electrodes 14A, 14B, 14
It is formed in self-alignment with respect to each of C.

【００４５】次に、図３（ａ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のソース形成領域及び
ドレインコンタクト形成領域、並びにＭＯＳＦＥＴ２用
のソース・ドレイン形成領域にそれぞれ開口部を有する
第４のレジストパターン１９を形成した後、該第４のレ
ジストパターン１９及び第１〜第３の絶縁ゲート電極１
４Ａ，１４Ｂ，１４Ｃのゲート長方向の各端部をマスク
として、例えば、注入エネルギーが３０ｋｅＶ、ドーズ
量が１×１０¹⁶ｃｍ^-2程度の高濃度のＮ型不純物イオン
としてのヒ素イオンを半導体基板１１の上部に注入し、
その後、該半導体基板１１に対して熱処理を行なってヒ
素イオンを活性化させることにより、ＤＭＯＳＦＥＴ１
におけるソース領域２０Ａ及びドレインコンタクト領域
２０Ｂ、並びにＭＯＳＦＥＴ２における第１のソース・
ドレイン領域２０Ｃ及び第２のソース・ドレイン領域２
０Ｄを各絶縁ゲート電極１４Ａ，１４Ｂ，１４Ｃに対し
てそれぞれ自己整合的に形成する。Next, as shown in FIG. 3A, on the semiconductor substrate 11, a source forming region and a drain contact forming region for the DMOSFET 1 and a source / drain forming region for the MOSFET 2 are provided with openings. After forming the fourth resist pattern 19, the fourth resist pattern 19 and the first to third insulated gate electrodes 1 are formed.
Arsenic ions as high-concentration N-type impurity ions having an implantation energy of 30 keV and a dose of about 1 × 10 ¹⁶ cm ^-2 are used as a semiconductor substrate by using the end portions of 4A, 14B, and 14C in the gate length direction as masks. Inject on the top of 11,
Then, the semiconductor substrate 11 is heat-treated to activate arsenic ions, whereby the DMOSFET 1
Source region 20A and drain contact region 20B in the MOSFET, and the first source
Drain region 20C and second source / drain region 2
0D is formed in self-alignment with each of the insulated gate electrodes 14A, 14B and 14C.

【００４６】次に、図３（ｂ）に示すように、半導体基
板１１の上に、例えば、減圧ＣＶＤ法を用いて、厚さが
８００ｎｍ程度のＮＳＧ膜２１を層間絶縁膜として全面
にわたって堆積する。その後、該ＮＳＧ膜２１の上に、
ＤＭＯＳＦＥＴ１におけるソース領域２０Ａ、第１の絶
縁ゲート電極１４Ａ及びドレインコンタクト領域２０
Ｂ、並びにＭＯＳＦＥＴ２における第１のソース・ドレ
イン領域２０Ｃ、第３の絶縁ゲート電極１４Ｃ及び第２
のソース・ドレイン領域２０Ｄの各上面の一部を露出す
るレジストパターン（図示せず）を形成し、該レジスト
パターンをマスクとしてＮＳＧ膜２１に対してドライエ
ッチングを行なうことにより、コンタクトホールをそれ
ぞれ形成する。その後、例えば、スパッタリング法を用
いて、半導体基板１１の上に全面にわたってアルミニウ
ム等よりなる金属膜（図示せず）を堆積した後、該金属
膜の上に所定のレジストパターン（図示せず）を形成
し、該レジストパターンをマスクとして該金属膜に対し
てエッチングを行なうことにより、ＤＭＯＳＦＥＴ１に
おけるソース配線２２Ａ、第１のゲート配線２２Ｂ及び
ドレイン配線２２Ｃ、並びにＭＯＳＦＥＴ２における第
１のソース・ドレイン配線２２Ｄ、第２のゲート配線２
２Ｅ及び第２のソース・ドレイン配線２２Ｆをそれぞれ
形成する。Next, as shown in FIG. 3B, an NSG film 21 having a thickness of about 800 nm is deposited as an interlayer insulating film on the entire surface of the semiconductor substrate 11 by using, for example, the low pressure CVD method. . Then, on the NSG film 21,
The source region 20A, the first insulated gate electrode 14A, and the drain contact region 20 in the DMOSFET 1
B, the first source / drain region 20C in the MOSFET 2, the third insulated gate electrode 14C, and the second
Forming a resist pattern (not shown) exposing a part of the upper surface of each of the source / drain regions 20D, and using the resist pattern as a mask to dry-etch the NSG film 21 to form contact holes, respectively. To do. Then, a metal film (not shown) made of aluminum or the like is deposited on the entire surface of the semiconductor substrate 11 by using, for example, a sputtering method, and then a predetermined resist pattern (not shown) is formed on the metal film. By forming and etching the metal film using the resist pattern as a mask, the source wiring 22A, the first gate wiring 22B and the drain wiring 22C in the DMOSFET 1, and the first source / drain wiring 22D in the MOSFET 2, Second gate wiring 2
2E and the second source / drain wiring 22F are formed respectively.

【００４７】このように、本実施形態に係る製造方法に
よると、ＤＭＯＳＦＥＴ１の第１の絶縁ゲート電極１４
Ａを形成する工程において、ドレインコンタクト領域位
置規制部材であるダミーの第２の絶縁ゲート電極１４Ｂ
を形成し、該第２の絶縁ゲート電極１４Ｂの反第１の絶
縁ゲート電極側の端部を用いてドレインコンタクト領域
２０Ｂを自己整合的に形成している。これにより、従
来、レジスト膜を用いたドレインコンタクト領域と異な
り、レジスト膜形成時のレジスト膜の寸法のマージンを
見込む必要がなくなるため、ソース・ドレインコンタク
ト間の距離にばらつきが生じにくくなるので、その結
果、ＤＭＯＳＦＥＴ１におけるオン抵抗のばらつきが減
少する。その上、ドレインコンタクト領域位置規制部材
を第１の絶縁ゲート電極１４Ａと同様の構成としてお
り、新たな工程を設ける必要がないので、ドレインコン
タクト領域位置規制部材を形成するコストをほとんど無
視できる。As described above, according to the manufacturing method of this embodiment, the first insulated gate electrode 14 of the DMOSFET 1 is formed.
In the step of forming A, the dummy second insulated gate electrode 14B, which is a drain contact region position regulating member, is formed.
And the drain contact region 20B is formed in a self-aligned manner by using the end of the second insulated gate electrode 14B on the side opposite to the first insulated gate electrode. As a result, unlike the conventional drain contact region using a resist film, it is not necessary to consider the margin of the dimension of the resist film at the time of forming the resist film, so that the distance between the source and drain contacts is less likely to vary. As a result, variations in on-resistance in the DMOSFET 1 are reduced. Moreover, since the drain contact region position regulating member has the same structure as the first insulated gate electrode 14A and no new step is required, the cost of forming the drain contact region position regulating member can be almost ignored.

【００４８】さらに、ＭＯＳＦＥＴ２における各低濃度
拡散領域１８Ｄ，１８Ｅを形成する工程において、半導
体基板１１における第１の絶縁ゲート電極１４Ａと第２
の絶縁ゲート電極１４Ｂとの間の領域にドレイン領域１
３よりも不純物濃度が大きい低抵抗領域１８Ｃを設けて
いるため、新たな工程を付加することなくＤＭＯＳＦＥ
Ｔ１のオン抵抗が低減するという効果が生じる。なお、
いうまでもなく、このドレインコンタクト領域位置規制
部材である第２の絶縁ゲート電極１４Ｂと低抵抗領域１
８Ｃとは、ＭＯＳＦＥＴ２に対して何ら特性に影響を与
えることがない。Furthermore, in the step of forming the low concentration diffusion regions 18D and 18E in the MOSFET 2, the first insulated gate electrode 14A and the second insulated gate electrode 14A in the semiconductor substrate 11 are formed.
The drain region 1 in the region between the insulated gate electrode 14B and
Since the low resistance region 18C having an impurity concentration higher than that of 3 is provided, DMOSFE can be performed without adding a new process.
The effect that the ON resistance of T1 is reduced occurs. In addition,
Needless to say, the second insulating gate electrode 14B, which is the drain contact region position regulating member, and the low resistance region 1
8C does not affect the characteristics of MOSFET 2 at all.

【００４９】（第１の実施形態の第１変形例）以下、本
実施形態の第１変形例について図面を参照しながら説明
する。(First Modification of First Embodiment) A first modification of the present embodiment will be described below with reference to the drawings.

【００５０】図４は第１の実施形態の第１変形例に係る
半導体装置の断面構成を示している。図４において、図
１の構成要素と同一の構成要素には同一の符号を付すこ
とにより説明を省略する。図４に示すように、本変形例
の特徴として、ＤＭＯＳＦＥＴ１において、半導体基板
１１の主面における第１の絶縁ゲート電極１４Ａと第２
の絶縁ゲート電極１４Ｂとの間の領域に形成され、ダミ
ーの第２の絶縁ゲート電極１４Ｂと同様の構成を有する
ソース・ドレイン間拡張部材としての第４の絶縁ゲート
電極１４Ｄを備え、さらに、半導体基板１１の上部にお
ける第１の絶縁ゲート電極１４Ａと第４の絶縁ゲート電
極１４Ｄとの間の領域には、低抵抗領域１８Ｃと同様の
Ｎ型の不純物濃度を有する低抵抗領域１８Ｆが形成され
ている。FIG. 4 shows a cross-sectional structure of a semiconductor device according to a first modification of the first embodiment. 4, the same components as those of FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted. As shown in FIG. 4, as a characteristic of this modification, in the DMOSFET 1, the first insulated gate electrode 14A and the second insulated gate electrode 14A on the main surface of the semiconductor substrate 11 are provided.
And a fourth insulated gate electrode 14D as a source-drain extension member having a structure similar to that of the dummy second insulated gate electrode 14B. A low resistance region 18F having an N-type impurity concentration similar to that of the low resistance region 18C is formed in a region between the first insulated gate electrode 14A and the fourth insulated gate electrode 14D on the substrate 11. There is.

【００５１】このように、本変形例によると、第１の絶
縁ゲート電極１４Ａと第２の絶縁ゲート電極１４Ｂとの
間の距離を大きくすることにより、耐圧の向上を図って
いる。As described above, according to this modification, the breakdown voltage is improved by increasing the distance between the first insulated gate electrode 14A and the second insulated gate electrode 14B.

【００５２】ここで、第１の絶縁ゲート電極１４Ａと第
２の絶縁ゲート電極１４Ｂとの間の距離を大きくし、且
つ、ソース・ドレイン間拡張部材としての第４の絶縁ゲ
ート電極１４Ｄ、低抵抗領域１８Ｃ，１８Ｆをいずれも
設けない場合を考察する。この場合には、第１の絶縁ゲ
ート電極１４Ａと第２の絶縁ゲート電極１４Ｂとの間の
距離が大きくなるため耐圧が向上するものの、ソース・
ドレインコンタクト間のオン抵抗は増加する。そのた
め、半導体基板１１の上部における第１の絶縁ゲート電
極１４Ａと第２の絶縁ゲート電極１４Ｂとの間の領域に
ドレイン領域１３よりも不純物濃度が大きい低抵抗領域
を連続して形成することも考えられる。Here, the distance between the first insulated gate electrode 14A and the second insulated gate electrode 14B is increased, and the fourth insulated gate electrode 14D as a source-drain extension member has a low resistance. Consider a case where neither of the regions 18C and 18F is provided. In this case, the breakdown voltage is improved because the distance between the first insulated gate electrode 14A and the second insulated gate electrode 14B is increased, but
The on-resistance between the drain contacts increases. Therefore, it may be possible to continuously form a low resistance region having an impurity concentration higher than that of the drain region 13 in a region between the first insulated gate electrode 14A and the second insulated gate electrode 14B on the semiconductor substrate 11. To be

【００５３】しかしながら、一般に、ＤＭＯＳＦＥＴ１
において、ドレインコンタクト領域２０Ｂに電圧が印加
されると、Ｐ型のボディ領域１６における第１の絶縁ゲ
ート電極１４Ａ下のＮ型のドレイン領域１３との界面、
すなわち、ボディ領域１６とドレイン領域１３とからな
るＰＮ接合面に発生する空乏層はゲート長方向の双方向
に広がっていくため、Ｎ型のソース側不純物拡散領域１
８Ａと接触してしまい、いわゆるパンチスルーが発生し
て第１の絶縁ゲート電極１４Ａでキャリアを制御できな
くなる。ここで、パンチスルーを生じにくくするには、
空乏層がドレインコンタクト領域２０Ｂ側に広がるよう
に、半導体基板１１の上部におけるボディ領域１６のド
レインコンタクト領域２０Ｂ側の濃度を小さくすればよ
いことが分かっている。However, in general, the DMOSFET 1
In, when a voltage is applied to the drain contact region 20B, an interface with the N type drain region 13 below the first insulated gate electrode 14A in the P type body region 16,
That is, since the depletion layer generated on the PN junction surface composed of the body region 16 and the drain region 13 spreads in both directions in the gate length direction, the N-type source side impurity diffusion region 1 is formed.
8A, so-called punch-through occurs, and carriers cannot be controlled by the first insulated gate electrode 14A. Here, to prevent punch through,
It is known that the concentration of the body region 16 in the upper part of the semiconductor substrate 11 on the drain contact region 20B side may be reduced so that the depletion layer spreads to the drain contact region 20B side.

【００５４】従って、前述のように、半導体基板１１の
上部における第１の絶縁ゲート電極１４Ａと第２の絶縁
ゲート電極１４Ｂとの間の領域に連続して広がる、ドレ
イン領域１３よりも不純物濃度が大きい低抵抗領域を形
成したのでは、ドレインコンタクト領域２０Ｂ側の不純
物濃度を小さくできないため、パンチスルーを抑制でき
ない。Therefore, as described above, the impurity concentration is higher than that of the drain region 13 which continuously spreads over the region between the first insulated gate electrode 14A and the second insulated gate electrode 14B in the upper portion of the semiconductor substrate 11. If a large low resistance region is formed, the impurity concentration on the drain contact region 20B side cannot be reduced, and punch through cannot be suppressed.

【００５５】そこで、本変形例においては、半導体基板
１１の上部における、第１の絶縁ゲート電極１４Ａと第
４の絶縁ゲート電極１４Ｄとの間の領域及び第２の絶縁
ゲート電極１４Ｂと第４の絶縁ゲート電極１４Ｄとの間
の領域にそれぞれ低抵抗領域１８Ｃ，１８Ｆが形成さ
れ、各低抵抗領域の間に該低抵抗領域よりも不純物濃度
が小さいドレイン領域１３が介在しているため、空乏層
がよりドレインコンタクト領域２０Ｂ側に広がりやすく
なる。その結果、パンチスルーが生じにくくなり、耐圧
を向上させることができる。Therefore, in the present modification, the region between the first insulated gate electrode 14A and the fourth insulated gate electrode 14D and the second insulated gate electrode 14B and the fourth insulated gate electrode on the upper portion of the semiconductor substrate 11 are formed. The low resistance regions 18C and 18F are formed in the regions between the insulated gate electrodes 14D, and the drain region 13 having a lower impurity concentration than the low resistance regions is interposed between the low resistance regions. Are more likely to spread toward the drain contact region 20B side. As a result, punch through is less likely to occur and the breakdown voltage can be improved.

【００５６】逆に、第２の絶縁ゲート電極１４Ｂと第４
の絶縁ゲート電極１４Ｄとを一体に形成した場合には、
低抵抗領域が形成できなくなるのでオン抵抗が増大する
ことになる。On the contrary, the second insulated gate electrode 14B and the fourth
When the insulated gate electrode 14D of is integrally formed,
Since the low resistance region cannot be formed, the on-resistance increases.

【００５７】以上のことから、本変形例は、半導体基板
１１の主面におけるソース領域とドレインコンタクト領
域との間に、ソース・ドレイン間拡張部材とドレインコ
ンタクト位置規制部材とを互いに間隔をおいて、いわば
格子状に設け、且つ、半導体基板１１の上部におけるこ
れらの部材の間の領域にドレイン領域１３よりも不純物
濃度が大きい低抵抗領域を格子状に設けることより、耐
圧の向上とオン抵抗の低減との両立を図っている。From the above, in the present modification, the source-drain expansion member and the drain contact position restricting member are spaced from each other between the source region and the drain contact region on the main surface of the semiconductor substrate 11. By providing a low resistance region having an impurity concentration higher than that of the drain region 13 in a grid pattern in a region between these members in the upper part of the semiconductor substrate 11 in a grid pattern, the breakdown voltage is improved and the on-resistance is improved. We are trying to achieve both reductions.

【００５８】なお、図４のＤＭＯＳＦＥＴ１において、
１つのソース・ドレイン間拡張部材を設けたが、耐圧と
オン抵抗との関係が良好となる範囲で複数のソース・ド
レイン間拡張部材を設けてもよい。In the DMOSFET 1 of FIG. 4,
Although one source / drain extension member is provided, a plurality of source / drain extension members may be provided within a range in which the relationship between breakdown voltage and on-resistance is good.

【００５９】（第１の実施形態の第２変形例）以下、本
実施形態の第２変形例について図面を参照しながら説明
する。(Second Modification of First Embodiment) A second modification of the present embodiment will be described below with reference to the drawings.

【００６０】図５は第１の実施形態の第２変形例に係る
半導体装置の断面構成を示している。図５において、図
１の構成要素と同一の構成要素には同一の符号を付すこ
とにより説明を省略する。図５に示すように、本変形例
の特徴として、第１の絶縁ゲート電極１４Ａと第２の絶
縁ゲート電極１４Ｂとが同電位に制御できるように第１
のゲート配線２２Ｇを用いて、第１の絶縁ゲート電極１
４Ａと第２の絶縁ゲート電極１４Ｂとの配線が電気的に
接続されている。FIG. 5 shows a cross-sectional structure of a semiconductor device according to a second modification of the first embodiment. In FIG. 5, the same components as those of FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. As shown in FIG. 5, a feature of this modification is that the first insulated gate electrode 14A and the second insulated gate electrode 14B can be controlled to have the same potential.
Of the first insulated gate electrode 1 using the gate wiring 22G of
The wiring between 4A and the second insulated gate electrode 14B is electrically connected.

【００６１】これにより、第１のゲート配線に電圧を印
加すると、半導体基板１１の上部における第２の絶縁ゲ
ート電極１４Ｂの下側の領域にキャリアが集中するた
め、オン抵抗がさらに低減する。また、新たな工程を必
要としないため、ＤＭＯＳＦＥＴ１の製造に要するコス
トが増大することもなく、ＭＯＳＦＥＴ２の特性に何ら
影響を与えることもない。As a result, when a voltage is applied to the first gate wiring, carriers are concentrated in a region below the second insulated gate electrode 14B in the upper part of the semiconductor substrate 11, so that the on-resistance is further reduced. Moreover, since no new process is required, the cost required for manufacturing the DMOSFET 1 does not increase, and the characteristics of the MOSFET 2 are not affected at all.

【００６２】なお、前記の第１変形例のように、第１の
絶縁ゲート電極１４Ａと第２の絶縁ゲート電極１４Ｂと
の間に第４の絶縁ゲート電極１４Ｄを設け、第１の絶縁
ゲート電極１４Ａ、第２の絶縁ゲート電極１４Ｂ及び第
４の絶縁ゲート電極１４Ｄとを電気的に接続しても同様
の効果を得られることはいうまでもない。As in the first modification, the fourth insulated gate electrode 14D is provided between the first insulated gate electrode 14A and the second insulated gate electrode 14B, and the first insulated gate electrode 14D is provided. It goes without saying that the same effect can be obtained by electrically connecting 14A, the second insulated gate electrode 14B, and the fourth insulated gate electrode 14D.

【００６３】（第２の実施形態）本発明の第２の実施形
態について図面を参照しながら説明する。(Second Embodiment) A second embodiment of the present invention will be described with reference to the drawings.

【００６４】図６は本発明の第２の実施形態に係る半導
体装置の断面構成を示している。図６において、図１に
示した構成要素同一の構成要素には同一の符号を付すこ
とにより説明を省略する。第１の実施形態においては、
ＤＭＯＳＦＥＴ１のソース領域２０Ａ及びドレインコン
タクト領域２０Ｂ、並びにＭＯＳＦＥＴ２の第１及び第
２のソース・ドレイン領域２０Ｃ，２０ＤはいずれもＤ
ＤＤ構造としているが、本実施形態においては各領域を
いずれもＬＤＤ構造としている点に特徴がある。従っ
て、ＤＭＯＳＦＥＴ１において、第１の絶縁ゲート電極
１４Ａのゲート長方向の両側面には第１の側壁である第
１のサイドウォール３１Ａが形成され、第２の絶縁ゲー
ト電極１４Ｂのゲート長方向の両側面には第２の側壁で
ある第２のサイドウォール３１Ｂが形成され、ＭＯＳＦ
ＥＴ２において、第３の絶縁ゲート電極１４Ｃのゲート
長方向の両側面には第３の側壁である第３のサイドウォ
ール３１Ｃが形成されている。ＤＭＯＳＦＥＴ１におい
て、３２Ａは第１の絶縁ゲート電極１４Ａの反第２の絶
縁ゲート電極１４Ｂ側の第１のサイドウォール３１Ａを
用いて自己整合的に形成されたＮ型の高濃度のソース領
域であり、３２Ｂは第２の絶縁ゲート電極１４Ｂの反第
１の絶縁ゲート電極１４Ａ側の第２のサイドウォール３
１Ｂを用いて自己整合的に形成されたＮ型の高濃度のド
レインコンタクト領域である。同様に、ＭＯＳＦＥＴ２
において、３２Ｃは第３の絶縁ゲート電極１４Ｃの第２
の絶縁ゲート電極１４Ｂ側の第３のサイドウォール３１
Ｃを用いて自己整合的に形成されたＮ型の高濃度の第１
のソース・ドレイン領域であり、３２Ｄは第３の絶縁ゲ
ート電極１４Ｃの反第２の絶縁ゲート電極側の第３のサ
イドウォール３１Ｃを用いて自己整合的に形成されたＮ
型の高濃度の第２のソース・ドレイン領域である。FIG. 6 shows a sectional structure of a semiconductor device according to the second embodiment of the present invention. 6, the same components as those shown in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted. In the first embodiment,
The source region 20A and the drain contact region 20B of the DMOSFET 1 and the first and second source / drain regions 20C and 20D of the MOSFET 2 are both D.
Although it has a DD structure, the present embodiment is characterized in that each region has an LDD structure. Therefore, in the DMOSFET 1, the first sidewalls 31A, which are the first sidewalls, are formed on both side surfaces of the first insulated gate electrode 14A in the gate length direction, and both sides of the second insulated gate electrode 14B in the gate length direction are formed. A second sidewall 31B, which is a second sidewall, is formed on the surface of the MOSF.
In ET2, third sidewalls 31C, which are third sidewalls, are formed on both side surfaces of the third insulated gate electrode 14C in the gate length direction. In the DMOSFET 1, 32A is an N-type high-concentration source region formed in a self-aligned manner by using the first sidewall 31A on the side opposite to the second insulated gate electrode 14B of the first insulated gate electrode 14A, 32B is the second sidewall 3 on the side opposite to the first insulated gate electrode 14A of the second insulated gate electrode 14B.
1B is a self-aligned N-type high-concentration drain contact region. Similarly, MOSFET2
32C is the second of the third insulated gate electrode 14C.
Third sidewall 31 on the insulated gate electrode 14B side of
N-type high-concentration first formed in a self-aligned manner using C
And 32D are N regions formed in a self-aligned manner by using the third sidewall 31C on the side opposite to the second insulated gate electrode 14C of the third insulated gate electrode 14C.
It is a high concentration second source / drain region of the mold.

【００６５】これらの各高濃度不純物領域はサイドウォ
ールが形成されている分だけ各領域が小さくなってお
り、逆に、低濃度の不純物拡散領域１８Ａ，１８Ｂ，１
８Ｄ，１８Ｅがそれぞれ大きくなっているため、高濃度
不純物領域の周縁部の電界が一層緩和されるので、耐圧
がさらに向上する。Each of these high-concentration impurity regions is smaller by the amount of the side wall formed, and conversely, the low-concentration impurity diffusion regions 18A, 18B, 1 are formed.
Since each of 8D and 18E is large, the electric field at the peripheral portion of the high concentration impurity region is further relaxed, and the breakdown voltage is further improved.

【００６６】以下、本実施形態に係る半導体装置の製造
方法について図面を参照しながら説明する。The method of manufacturing the semiconductor device according to this embodiment will be described below with reference to the drawings.

【００６７】図７及び図８は本実施形態に係る半導体装
置の製造方法における工程順の断面構成を示している。
まず、図７（ａ）に示すように、例えば、比抵抗が１０
〜２０Ω・ｃｍで面方位の（１００）面を主面とするＰ
型の半導体基板１１上に、ＤＭＯＳＦＥＴ１用のドレイ
ン形成領域に開口部を有する第１のレジストパターン１
２を形成した後、該第１のレジストパターン１２をマス
クとして、例えば、注入エネルギーが１００ｋｅＶ、ド
ーズ量が２×１０¹²ｃｍ^-2程度の低濃度のリンイオンを
半導体基板１１に注入し、その後、該半導体基板１１に
対して熱処理を行なってリンイオンを活性化させること
により、Ｎ型のドレイン領域１３を形成する。FIG. 7 and FIG. 8 show sectional structures in the order of steps in the method of manufacturing a semiconductor device according to this embodiment.
First, as shown in FIG. 7A, for example, the specific resistance is 10
P having a (100) plane with a plane orientation of about 20 Ω · cm as the principal plane
Resist pattern 1 having an opening in a drain formation region for DMOSFET 1 on a semiconductor substrate 11 of
2 is formed, using the first resist pattern 12 as a mask, low-concentration phosphorus ions having an implantation energy of 100 keV and a dose of about 2 × 10 ¹² cm ⁻² are implanted into the semiconductor substrate 11, and thereafter, The N-type drain region 13 is formed by performing heat treatment on the semiconductor substrate 11 to activate phosphorus ions.

【００６８】次に、図７（ｂ）に示すように、半導体基
板１１に対して、例えば温度が９００℃の熱酸化を行な
って、半導体基板１１の上部に厚さが１５ｎｍ程度のゲ
ート酸化膜２４を形成した後、半導体基板１１の上に全
面にわたって多結晶シリコン膜２５を堆積する。その
後、多結晶シリコン膜２５に対して選択的にエッチング
を行なって、半導体基板１１上のドレイン領域１３と間
隔をおいて、ゲート酸化膜２４と多結晶シリコン膜２５
とからなり、ＤＭＯＳＦＥＴ１用の第１の絶縁ゲート電
極１４Ａ及び第２の絶縁ゲート電極形成１４Ｂ並びにＭ
ＯＳＦＥＴ２用の第３の絶縁ゲート電極１４Ｃを形成す
る。Next, as shown in FIG. 7B, the semiconductor substrate 11 is thermally oxidized, for example, at a temperature of 900 ° C., and a gate oxide film having a thickness of about 15 nm is formed on the semiconductor substrate 11. After forming 24, a polycrystalline silicon film 25 is deposited on the entire surface of the semiconductor substrate 11. After that, the polycrystalline silicon film 25 is selectively etched to be spaced apart from the drain region 13 on the semiconductor substrate 11 by a gate oxide film 24 and the polycrystalline silicon film 25.
And a first insulated gate electrode 14A for the DMOSFET 1 and a second insulated gate electrode formation 14B and M
A third insulated gate electrode 14C for OSFET2 is formed.

【００６９】次に、図７（ｃ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のボディ形成領域に開
口部を有する第２のレジストパターン１５を形成した
後、該第２のレジストパターン１５及び第１の絶縁ゲー
ト電極１４Ａの反第２の絶縁ゲート電極側の端部をマス
クとして、例えば、注入エネルギーが１４０ｋｅＶ、ド
ーズ量が１×１０¹⁴ｃｍ^-2程度のボロンイオンを半導体
基板１１のドレイン領域１３に注入し、その後、該半導
体基板１１に対して熱処理を行なってボロンイオンを活
性化させることにより、第１の絶縁ゲート電極１４Ａに
対して自己整合的にＰ型のボディ領域１６を形成する。Next, as shown in FIG. 7C, after forming a second resist pattern 15 having an opening in the body forming region for the DMOSFET 1 on the semiconductor substrate 11, the second resist pattern 15 is formed. 15 and the end of the first insulated gate electrode 14A on the side opposite to the second insulated gate electrode is used as a mask, for example, boron ions having an implantation energy of 140 keV and a dose of about 1 × 10 ¹⁴ cm ⁻² are applied to the semiconductor substrate 11. Of the P type body region 16 in a self-aligned manner with respect to the first insulated gate electrode 14A by implanting it in the drain region 13 of the semiconductor substrate 11 and then heat treating the semiconductor substrate 11 to activate boron ions. To form.

【００７０】次に、図７（ｄ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のＮ型低濃度不純物拡
散形成領域及びＭＯＳＦＥＴ２用の低濃度拡散形成領域
にそれぞれ開口部を有する第３のレジストパターン１７
を形成した後、該第３のレジストパターン１７及び第１
〜第３の絶縁ゲート電極１４Ａ，１４Ｂ，１４Ｃの各ゲ
ート長方向の端部をマスクとして、例えば、注入エネル
ギーが３０ｋｅＶ、ドーズ量が１×１０¹³ｃｍ^-2程度の
低濃度のリンイオンを半導体基板１１の上部に注入し、
その後、該半導体基板１１に対して熱処理を行なってリ
ンイオンを活性化させることにより、ＤＭＯＳＦＥＴ１
におけるＮ型のソース側不純物拡散領域１８Ａ、Ｎ型の
ドレインコンタクト側不純物拡散領域１８Ｂ及びｎ型の
低抵抗領域１８Ｃ、並びにＭＯＳＦＥＴ２におけるＮ型
の第１の低濃度拡散領域１８Ｄ及びＮ型の第２の低濃度
拡散領域１８Ｅを各絶縁ゲート電極１４Ａ，１４Ｂ，１
４Ｃに対してそれぞれ自己整合的に形成する。Next, as shown in FIG. 7 (d), on the semiconductor substrate 11, a third N-type low-concentration impurity diffusion forming region for the DMOSFET 1 and a third low-concentration diffusion forming region for the MOSFET 2 respectively have openings. Resist pattern 17
After forming the third resist pattern 17 and the first resist pattern 17
-Using the end portions of the third insulated gate electrodes 14A, 14B, and 14C in the gate length direction as masks, for example, low-concentration phosphorus ions with an implantation energy of 30 keV and a dose of about 1 × 10 ¹³ cm ^-2 are used as a semiconductor substrate. Inject on the top of 11,
Then, the semiconductor substrate 11 is heat-treated to activate phosphorus ions, whereby the DMOSFET 1
N-type source side impurity diffusion region 18A, N-type drain contact side impurity diffusion region 18B and n-type low resistance region 18C, and N-type first low concentration diffusion region 18D and N-type second region in MOSFET 2. Of the low-concentration diffusion region 18E of each of the insulated gate electrodes 14A, 14B, 1
4C is formed in a self-aligned manner.

【００７１】次に、図８（ａ）に示すように、半導体基
板１１の上に全面にわたって、例えば厚さが１６０ｎｍ
程度のシリコン酸化膜（図示せず）を堆積し、その後、
該シリコン酸化膜に対して等方性のエッチングを行なう
ことにより、第１の絶縁ゲート電極１４Ａのゲート長方
向側の両側面に第１のサイドウォール３１Ａを形成し、
第２の絶縁ゲート電極１４Ｂのゲート長方向側の両側面
に第２のサイドウォール３１Ｂを形成し、第３の絶縁ゲ
ート電極１４Ｃのゲート長方向側の両側面に第３のサイ
ドウォール３１Ｃを形成する。ここで、図８（ａ）に示
すように、第１の絶縁ゲート電極１４Ａと第２の絶縁ゲ
ート電極１４Ｂとの間隔が狭い場合には、第１の絶縁ゲ
ート電極１４Ａと第２の絶縁ゲート電極１４Ｂとの間に
形成される第１のサイドウォール３１Ａと第２のサイド
ウォール３１Ｂとは一体に形成される。Next, as shown in FIG. 8A, the entire surface of the semiconductor substrate 11 is, for example, 160 nm thick.
Deposition of silicon oxide film (not shown)
Isotropic etching is performed on the silicon oxide film to form first sidewalls 31A on both side surfaces of the first insulated gate electrode 14A on the gate length direction side,
Second sidewalls 31B are formed on both sides of the second insulated gate electrode 14B on the gate length direction side, and third sidewalls 31C are formed on both sides of the third insulated gate electrode 14C on the gate length direction side. To do. Here, as shown in FIG. 8A, when the distance between the first insulated gate electrode 14A and the second insulated gate electrode 14B is narrow, the first insulated gate electrode 14A and the second insulated gate electrode The first sidewall 31A and the second sidewall 31B formed between the electrode 14B and the electrode 14B are integrally formed.

【００７２】次に、図８（ｂ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のソース形成領域及び
ドレインコンタクト形成領域、並びにＭＯＳＦＥＴ２用
のソース・ドレイン形成領域にそれぞれ開口部を有する
第４のレジストパターン１９を形成した後、該第４のレ
ジストパターン１９及び第１〜第３の絶縁ゲート電極１
４Ａ，１４Ｂ，１４Ｃのゲート長方向の各サイドウォー
ル３１Ａ，３１Ｂ，３１Ｃをマスクとして、例えば、注
入エネルギーが３０ｋｅＶ、ドーズ量が１×１０¹⁶ｃｍ
^-2程度の高濃度のヒ素イオンを半導体基板１１の上部に
注入し、その後、該半導体基板１１に対して熱処理を行
なってヒ素イオンを活性化させることにより、ＤＭＯＳ
ＦＥＴ１におけるＮ型のソース領域３２Ａ及びＮ型のド
レインコンタクト領域３２Ｂ、並びにＭＯＳＦＥＴ２に
おけるＮ型の第１のソース・ドレイン領域３２Ｃ及びＮ
型の第２のソース・ドレイン領域３２Ｄを各サイドウォ
ール３１Ａ，３１Ｂ，３１Ｃに対してそれぞれ自己整合
的に形成する。Next, as shown in FIG. 8B, on the semiconductor substrate 11, a source forming region and a drain contact forming region for the DMOSFET 1 and a source / drain forming region for the MOSFET 2 are provided with openings. After forming the fourth resist pattern 19, the fourth resist pattern 19 and the first to third insulated gate electrodes 1 are formed.
Using the sidewalls 31A, 31B and 31C of 4A, 14B and 14C in the gate length direction as a mask, for example, the implantation energy is 30 keV and the dose is 1 × 10 ¹⁶ cm.
^By implanting arsenic ions with a high concentration of about ^-2 into the upper portion of the semiconductor substrate 11 and then heat-treating the semiconductor substrate 11 to activate the arsenic ions, the DMOS
N-type source region 32A and N-type drain contact region 32B in FET1, and N-type first source / drain region 32C and N in MOSFET2
The second source / drain regions 32D of the mold are formed in self-alignment with the sidewalls 31A, 31B, 31C, respectively.

【００７３】次に、図８（ｃ）に示すように、半導体基
板１１の上に、例えば、減圧ＣＶＤ法を用いて厚さが８
００ｎｍ程度のＮＳＧ膜２１を層間絶縁膜として全面に
わたって堆積する。その後、該ＮＳＧ膜２１の上に、Ｄ
ＭＯＳＦＥＴ１におけるソース領域３２Ａ、第１の絶縁
ゲート電極１４Ａ及びドレインコンタクト領域３２Ｂ、
並びにＭＯＳＦＥＴ２における第１のソース・ドレイン
領域３２Ｃ、第３の絶縁ゲート電極１４Ｃ及び第２のソ
ース・ドレイン領域３２Ｄの各上面の一部を露出するレ
ジストパターン（図示せず）を形成し、該レジストパタ
ーンをマスクとして、ＮＳＧ膜２１に対してドライエッ
チングを行なうことにより、コンタクトホールをそれぞ
れ形成する。その後、例えば、スパッタリング法を用い
て、半導体基板１１の上に全面にわたってアルミニウム
等よりなる金属膜（図示せず）を堆積した後、該金属膜
の上に所定のレジストパターン（図示せず）を形成し、
該レジストパターンをマスクとして該金属膜に対してエ
ッチングを行なうことにより、ＤＭＯＳＦＥＴ１におけ
るソース配線２２Ａ、第１のゲート配線２２Ｂ及びドレ
イン配線２２Ｃ、並びにＭＯＳＦＥＴ２における第１の
ソース・ドレイン配線２２Ｄ、第２のゲート配線２２Ｅ
及び第２のソース・ドレイン配線２２Ｆをそれぞれ形成
する。Next, as shown in FIG. 8C, a semiconductor substrate 11 having a thickness of 8 is formed by using, for example, a low pressure CVD method.
The NSG film 21 of about 00 nm is deposited over the entire surface as an interlayer insulating film. Then, on the NSG film 21, D
The source region 32A, the first insulated gate electrode 14A and the drain contact region 32B in the MOSFET 1,
Also, a resist pattern (not shown) is formed to expose a part of each upper surface of the first source / drain region 32C, the third insulated gate electrode 14C and the second source / drain region 32D in the MOSFET 2, and the resist is formed. Using the pattern as a mask, the NSG film 21 is dry-etched to form contact holes. Then, a metal film (not shown) made of aluminum or the like is deposited on the entire surface of the semiconductor substrate 11 by using, for example, a sputtering method, and then a predetermined resist pattern (not shown) is formed on the metal film. Formed,
By etching the metal film using the resist pattern as a mask, the source wiring 22A, the first gate wiring 22B and the drain wiring 22C in the DMOSFET 1, and the first source / drain wiring 22D and the second wiring in the MOSFET 2 are formed. Gate wiring 22E
And a second source / drain wiring 22F are formed respectively.

【００７４】このように、本実施形態によると、ＤＭＯ
ＳＦＥＴ１の第１の絶縁ゲート電極１４Ａを形成する工
程において、ドレインコンタクト領域位置規制部材であ
るダミーの第２の絶縁ゲート電極１４Ｂを形成し、該第
２の絶縁ゲート電極１４Ｂの反第１の絶縁ゲート電極側
の第２のサイドウォール３１Ｂを用いてドレインコンタ
クト領域３２Ｂを自己整合的に形成している。これによ
り、従来、レジスト膜を用いたドレインコンタクト領域
と異なり、レジスト膜形成時のレジスト膜の寸法のマー
ジンを見込む必要がなくなるため、ソース・ドレインコ
ンタクト間の距離にばらつきが生じにくくなるので、そ
の結果、ＤＭＯＳＦＥＴ１におけるオン抵抗のばらつき
が抑制される。その上、ドレインコンタクト領域位置規
制部材を第１の絶縁ゲート電極１４Ａと同様の構成とし
ており、新たな工程を設ける必要がないので、ドレイン
コンタクト領域位置規制部材を形成するコストをほとん
ど無視できる。As described above, according to this embodiment, the DMO
In the step of forming the first insulated gate electrode 14A of the SFET1, a dummy second insulated gate electrode 14B which is a drain contact region position regulating member is formed, and an anti-first insulation of the second insulated gate electrode 14B is performed. The drain contact region 32B is formed in a self-aligned manner by using the second sidewall 31B on the gate electrode side. As a result, unlike the conventional drain contact region using a resist film, it is not necessary to consider the margin of the dimension of the resist film at the time of forming the resist film, so that the distance between the source and drain contacts is less likely to vary. As a result, variations in on-resistance in the DMOSFET 1 are suppressed. Moreover, since the drain contact region position regulating member has the same structure as the first insulated gate electrode 14A and no new step is required, the cost of forming the drain contact region position regulating member can be almost ignored.

【００７５】さらに、ＭＯＳＦＥＴ２における各低濃度
拡散領域１８Ｄ，１８Ｅを形成する工程において、半導
体基板１１における第１の絶縁ゲート電極１４Ａと第２
の絶縁ゲート電極１４Ｂとの間の領域にドレイン領域１
３よりも不純物濃度が大きい低抵抗領域１８Ｃを設けて
いるため、新たな工程を付加することなくＤＭＯＳＦＥ
Ｔ１のオン抵抗が低減するという効果が生じる。なお、
いうまでもなく、このドレインコンタクト領域位置規制
部材である第２の絶縁ゲート電極１４Ｂと低抵抗領域１
８Ｃとは、ＭＯＳＦＥＴ２に対して何ら特性に影響を与
えることがない。Further, in the step of forming the low concentration diffusion regions 18D and 18E in the MOSFET 2, the first insulated gate electrode 14A and the second insulated gate electrode 14A in the semiconductor substrate 11 are formed.
The drain region 1 in the region between the insulated gate electrode 14B and
Since the low resistance region 18C having an impurity concentration higher than that of 3 is provided, DMOSFE can be performed without adding a new process.
The effect that the ON resistance of T1 is reduced occurs. In addition,
Needless to say, the second insulating gate electrode 14B, which is the drain contact region position regulating member, and the low resistance region 1
8C does not affect the characteristics of MOSFET 2 at all.

【００７６】また、第１の実施形態の第１変形例と同様
に、半導体基板１１の主面における第１の絶縁ゲート電
極１４Ａと第２の絶縁ゲート電極１４Ｂとの間の領域
に、ダミーの第２の絶縁ゲート電極１４Ｂと同様の構成
を有するソース・ドレイン間拡張部材を設けてもよい。Further, similarly to the first modification of the first embodiment, dummy regions are formed in the area between the first insulated gate electrode 14A and the second insulated gate electrode 14B on the main surface of the semiconductor substrate 11. A source-drain extension member having the same structure as the second insulated gate electrode 14B may be provided.

【００７７】（第２の実施形態の第１変形例）以下、本
実施形態の第１変形例について図面を参照しながら説明
する。(First Modification of Second Embodiment) A first modification of the present embodiment will be described below with reference to the drawings.

【００７８】図９は第２の実施形態の第１変形例に係る
半導体装置の断面構成を示している。図９において、図
６の構成要素と同一の構成要素には同一の符号を付すこ
とにより説明を省略する。図９に示すように、本変形例
の特徴として、第１の絶縁ゲート電極１４Ａと第２の絶
縁ゲート電極１４Ｂとが同電位に制御できるように第１
のゲート配線２２Ｇを用いて、第１の絶縁ゲート電極１
４Ａと第２の絶縁ゲート電極１４Ｂとの配線が電気的に
接続されている。FIG. 9 shows a sectional structure of a semiconductor device according to a first modification of the second embodiment. In FIG. 9, the same components as those of FIG. 6 are designated by the same reference numerals and the description thereof will be omitted. As shown in FIG. 9, a feature of this modification is that the first insulated gate electrode 14A and the second insulated gate electrode 14B are controlled to have the same potential.
Of the first insulated gate electrode 1 using the gate wiring 22G of
The wiring between 4A and the second insulated gate electrode 14B is electrically connected.

【００７９】これにより、第１のゲート配線に電圧を印
加すると、半導体基板１１の上部における第２の絶縁ゲ
ート電極１４Ｂの下側の領域にキャリアが集中するた
め、オン抵抗がさらに低減する。また、新たな工程を必
要としないため、ＤＭＯＳＦＥＴ１の製造に要するコス
トが増大することもなく、ＭＯＳＦＥＴ２の特性に何ら
影響を与えることもない。As a result, when a voltage is applied to the first gate wiring, carriers are concentrated in a region below the second insulated gate electrode 14B in the upper part of the semiconductor substrate 11, so that the on-resistance is further reduced. Moreover, since no new process is required, the cost required for manufacturing the DMOSFET 1 does not increase, and the characteristics of the MOSFET 2 are not affected at all.

【００８０】なお、第１及び第２の実施形態及び各変形
例においては、ＤＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２の
チャネルの型をいずれもＮチャネル型としたが、Ｐチャ
ネル型であっても同様の効果を有することは明らかであ
る。Although the channel types of the DMOSFET 1 and MOSFET 2 are both N-channel type in the first and second embodiments and each modification, the same effect can be obtained even if they are P-channel type. Is clear.

【００８１】また、ソース・ドレイン間拡張部材及びド
レインコンタクト位置規制部材に絶縁ゲート電極と同様
の形状及び同様の部材を用いたが、これに限らず、半導
体基板の主面と接する面が絶縁体であって、耐圧とオン
抵抗との関係が良好となる範囲であれば形状を問わな
い。Further, the source-drain expansion member and the drain contact position regulating member have the same shape and the same member as the insulated gate electrode, but the present invention is not limited to this, and the surface contacting the main surface of the semiconductor substrate is made of an insulator. The shape is not limited as long as the relationship between the breakdown voltage and the on-resistance is good.

【００８２】また、第１の絶縁ゲート電極１４Ａと第２
の絶縁ゲート電極１４ＢとはＤＭＯＳＦＥＴ１形成領域
の外部で接続されていてもよい。The first insulated gate electrode 14A and the second insulated gate electrode 14A
The insulated gate electrode 14B may be connected to the outside of the DMOSFET 1 formation region.

【００８３】[0083]

【発明の効果】本発明の半導体装置によると、ドレイン
コンタクト領域におけるソース領域側の端部の位置は、
ドレインコンタクト領域位置規制部材のソース領域と反
対側の側面によって自己整合的に規制されているため、
ソース・ドレインコンタクト間の距離のばらつきが抑え
られているので、ソース・ドレインコンタクト間の距離
で規定されるオン抵抗のばらつきが減少する。According to the semiconductor device of the present invention, the position of the end portion on the source region side in the drain contact region is
Anti the source region of the drain contact region position regulating member
Because it is regulated in a self-aligned manner by the opposite side ,
Since the variation in the distance between the source and drain contacts is suppressed, the variation in the ON resistance defined by the distance between the source and drain contacts is reduced.

【００８４】本発明の半導体装置が、半導体基板の上部
における絶縁ゲート電極とドレインコンタクト領域位置
規制部材との間の領域に形成され、第１導電型の不純物
がその不純物濃度がドレイン領域よりも大きく且つソー
ス領域又はドレインコンタクト領域よりも小さくドープ
されてなる低抵抗領域をさらに備えていると、半導体基
板における絶縁ゲート電極とドレインコンタクト領域位
置規制部材との間の領域の抵抗が小さくなるので、オン
抵抗が低減し、特性がさらに向上する。The semiconductor device of the present invention is formed in a region between the insulated gate electrode and the drain contact region position regulating member on the upper part of the semiconductor substrate, and the impurity concentration of the first conductivity type impurity is higher than that of the drain region. Further, when the semiconductor device further includes a low resistance region which is smaller than the source region or the drain contact region and is doped, the resistance of the region between the insulated gate electrode and the drain contact region position regulating member in the semiconductor substrate decreases, so that the on The resistance is reduced and the characteristics are further improved.

【００８５】本発明の半導体装置において、絶縁ゲート
電極が第１の絶縁ゲート電極であり、ドレインコンタク
ト領域位置規制部材が半導体基板と絶縁されて形成され
た第２の絶縁ゲート電極であると、ドレインコンタクト
領域位置規制部材が確実に形成される。In the semiconductor device of the present invention, when the insulated gate electrode is the first insulated gate electrode and the drain contact region position regulating member is the second insulated gate electrode formed so as to be insulated from the semiconductor substrate, the drain The contact area position regulating member is reliably formed.

【００８６】本発明の半導体装置において、第１の絶縁
ゲート電極と第２の絶縁ゲート電極とが電気的に接続さ
れていると、半導体基板における第２の絶縁ゲート電極
下のソース・ドレインコンタクト間の抵抗が小さくなる
ので、さらにオン抵抗が低減する。In the semiconductor device of the present invention, when the first insulated gate electrode and the second insulated gate electrode are electrically connected to each other, between the source and drain contacts below the second insulated gate electrode in the semiconductor substrate. Since the resistance of is reduced, the on-resistance is further reduced.

【００８７】本発明の半導体装置が、半導体基板の上に
おける絶縁ゲート電極とドレインコンタクト領域位置規
制部材との間の領域にそれぞれ間隔をおいて形成され、
少なくとも半導体基板と接する部分が絶縁体よりなるソ
ース・ドレイン間拡張部材と、半導体基板における絶縁
ゲート電極とソース・ドレイン間拡張部材との間の領域
及びソース・ドレイン間拡張部材とドレインコンタクト
領域位置規制部材との間の領域にそれぞれ形成され、第
１導電型の不純物がその不純物濃度がドレイン領域より
も大きく且つソース領域又はドレインコンタクト領域よ
りも小さくドープされてなる低抵抗領域とをさらに備え
ていると、ソース領域とドレインコンタクト領域との間
の領域に、ソース・ドレイン間拡張部材とドレインコン
タクト領域位置規制部材とが形成されるため、ソース・
ドレインコンタクト間が拡張されるので、耐圧が向上す
ると共に、半導体基板における絶縁ゲート電極、拡張部
材及び位置規制部材の間の領域に、不純物濃度がドレイ
ン領域よりも大きい低抵抗領域が形成されているため、
半導体基板における絶縁ゲート電極とドレインコンタク
ト領域位置規制部材との間の領域の抵抗が小さくなるの
で、オン抵抗の増加が抑制される。The semiconductor device of the present invention is formed on the semiconductor substrate in a region between the insulated gate electrode and the drain contact region position regulating member with a space therebetween.
Position control of the source / drain extension member made of an insulator at least in a portion in contact with the semiconductor substrate, the region between the insulated gate electrode and the source / drain extension member in the semiconductor substrate, and the source / drain extension member and the drain contact region position regulation And a low resistance region formed in a region between the member and the first conductivity type impurity, the impurity concentration of which is higher than that of the drain region and lower than that of the source region or the drain contact region. And the source-drain expansion member and the drain contact region position regulating member are formed in the region between the source region and the drain contact region,
Since the drain contacts are expanded, the breakdown voltage is improved, and a low resistance region having an impurity concentration higher than that of the drain region is formed in a region between the insulated gate electrode, the expansion member and the position regulating member in the semiconductor substrate. For,
Since the resistance of the region between the insulated gate electrode and the drain contact region position restricting member on the semiconductor substrate becomes small, an increase in ON resistance is suppressed.

【００８８】本発明の半導体装置において、絶縁ゲート
電極が第１の絶縁ゲート電極であり、ドレインコンタク
ト領域位置規制部材が半導体基板と絶縁されて形成され
た第２の絶縁ゲート電極であり、ソース・ドレイン間拡
張部材が半導体基板と絶縁されて形成された第３の絶縁
ゲート電極であると、ドレインコンタクト領域位置規制
部材及びソース・ドレイン間拡張部材が確実に形成され
る。In the semiconductor device of the present invention, the insulated gate electrode is the first insulated gate electrode, the drain contact region position restricting member is the second insulated gate electrode formed insulated from the semiconductor substrate, If the drain-drain expansion member is the third insulated gate electrode formed by being insulated from the semiconductor substrate, the drain contact region position restricting member and the source-drain expansion member are reliably formed.

【００８９】本発明の半導体装置において、第１の絶縁
ゲート電極と第２の絶縁ゲート電極と第３の絶縁ゲート
電極とが電気的に接続されていると、半導体基板におけ
る第２及び第３の絶縁ゲート電極下のソース・ドレイン
コンタクト間の抵抗が小さくなるので、さらにオン抵抗
が低減する。In the semiconductor device of the present invention, when the first insulated gate electrode, the second insulated gate electrode and the third insulated gate electrode are electrically connected, the second and third insulated gate electrodes in the semiconductor substrate are formed. Since the resistance between the source and drain contacts under the insulated gate electrode is reduced, the on-resistance is further reduced.

【００９０】本発明の半導体装置が、半導体基板におけ
るボディ領域の上端部側とソース領域の下端部側との間
の領域に形成され、低抵抗領域と同様の不純物濃度プロ
ファイルを有するソース側不純物拡散領域と、半導体基
板におけるドレイン領域とドレインコンタクト領域の下
端部側との間の領域に形成され、低抵抗領域と同様の不
純物濃度プロファイルを有するドレインコンタクト側不
純物拡散領域とをさらに備えていると、ソース領域とボ
ディ領域との界面及びドレインコンタクト領域とドレイ
ン領域との界面において電界が緩和されるため、さらに
耐圧が向上する。A semiconductor device of the present invention is formed in a region between an upper end side of a body region and a lower end side of a source region in a semiconductor substrate, and has a source side impurity diffusion having an impurity concentration profile similar to that of a low resistance region. And a drain contact side impurity diffusion region having an impurity concentration profile similar to that of the low resistance region, the region being formed in a region between the drain region and the lower end side of the drain contact region in the semiconductor substrate. Since the electric field is relaxed at the interface between the source region and the body region and the interface between the drain contact region and the drain region, the breakdown voltage is further improved.

【００９１】本発明の半導体装置において、絶縁ゲート
電極及びドレインコンタクト領域位置規制部材のゲート
長方向の両側面には、それぞれ絶縁膜よりなる側壁が密
着して形成されており、ソース領域におけるドレインコ
ンタクト領域側の端部の位置は、絶縁ゲート電極の反ド
レインコンタクト領域側の側壁により自己整合的に規制
されていると共に、ドレインコンタクト領域におけるソ
ース領域側の端部の位置は、ドレインコンタクト領域位
置規制部材の反ソース領域側の側壁により自己整合的に
規制されていると、ソース領域及びドレインコンタクト
領域はＬＤＤ構造となるので、耐圧がさらに向上する。In the semiconductor device of the present invention, the insulating gate electrode and the drain contact region position regulating member are formed with side walls made of an insulating film in close contact with both side faces in the gate length direction. The position of the end on the region side is regulated in a self-aligned manner by the side wall of the insulated gate electrode on the side opposite to the drain contact region, and the position of the end on the source region side in the drain contact region is regulated on the drain contact region position. When the source region and the drain contact region have the LDD structure when they are regulated in a self-aligned manner by the side wall of the member opposite to the source region, the breakdown voltage is further improved.

【００９２】本発明の第１の半導体装置の製造方法によ
ると、ドレインコンタクト領域におけるソース領域側の
端部の位置が、第２の絶縁ゲート電極の反ソース領域側
の側面によって規制されるため、ソース・ドレインコン
タクト間の距離のばらつきを抑えることができるので、
オン抵抗のばらつきを減少させることができる。According to the first method for manufacturing a semiconductor device of the present invention, the position of the end portion of the drain contact region on the source region side is restricted by the side surface of the second insulated gate electrode on the side opposite to the source region. Since the variation in the distance between the source and drain contacts can be suppressed,
It is possible to reduce variations in on-resistance.

【００９３】本発明の第２の半導体装置の製造方法によ
ると、ドレインコンタクト領域におけるソース領域側の
端部の位置が第２の絶縁ゲート電極の反ソース領域側の
第２の側壁によって規制されるため、ソース・ドレイン
コンタクト間の距離のばらつきを抑えることができるの
で、オン抵抗のばらつきを減少させることができる。According to the second method of manufacturing the semiconductor device of the present invention, the position of the end portion of the drain contact region on the source region side is regulated by the second sidewall of the second insulated gate electrode on the side opposite to the source region. Therefore, variations in the distance between the source / drain contacts can be suppressed, and variations in on-resistance can be reduced.

【００９４】さらに、ソース領域及びドレインコンタク
ト領域がそれぞれＬＤＤ構造を有するため耐圧が一層向
上する。Furthermore, since the source region and the drain contact region each have an LDD structure, the breakdown voltage is further improved.

【００９５】本発明の第１又は第２の半導体装置の製造
方法が、半導体基板における第１の絶縁ゲート電極と第
２の絶縁ゲート電極との間の領域に、不純物濃度がドレ
イン領域よりも大きく且つソース領域又はドレインコン
タクト領域よりも小さい第１導電型の不純物をドープす
ることにより、不純物拡散領域を第１の絶縁ゲート電極
と第２の絶縁ゲート電極との間の領域に形成する不純物
拡散領域形成工程をさらに備えていると、１の絶縁ゲー
ト電極と第２の絶縁ゲート電極との間に形成された不純
物拡散領域は、不純物濃度がドレイン領域よりも大きい
ため、ドレイン領域よりも抵抗が小さくなるので、オン
抵抗を低減させることができる。According to the first or second method of manufacturing a semiconductor device of the present invention, the impurity concentration in the region of the semiconductor substrate between the first insulated gate electrode and the second insulated gate electrode is higher than that of the drain region. An impurity diffusion region is formed in a region between the first insulated gate electrode and the second insulated gate electrode by doping an impurity of the first conductivity type smaller than the source region or the drain contact region. If the formation step is further provided, the impurity concentration of the impurity diffusion region formed between the first insulated gate electrode and the second insulated gate electrode is higher than that of the drain region, and thus the resistance is lower than that of the drain region. Therefore, the on-resistance can be reduced.

【００９６】本発明の第１又は第２の半導体装置の製造
方法において、不純物拡散領域形成工程が、半導体基板
におけるボディ領域の上端部とソース領域の下端部との
間の領域と、ドレイン領域とドレインコンタクト領域の
下端部との間の領域とに、不純物濃度がドレイン領域よ
りも大きく且つソース領域又はドレインコンタクト領域
よりも小さい第１導電型の不純物をドープすることによ
り、不純物拡散領域をボディ領域の上端部とソース領域
の下端部との間及びドレイン領域とドレインコンタクト
領域の下端部との間の各領域にそれぞれ形成する工程を
含むと、ソース領域とボディ領域との界面及びドレイン
コンタクト領域とドレイン領域との界面において電界が
緩和されるため、さらに耐圧が向上する。In the method for manufacturing a semiconductor device according to the first or second aspect of the present invention, the impurity diffusion region forming step includes forming a region between the upper end of the body region and the lower end of the source region in the semiconductor substrate, and a drain region. The region between the drain contact region and the lower end is doped with an impurity of the first conductivity type having an impurity concentration higher than that of the drain region and lower than that of the source region or the drain contact region, so that the impurity diffusion region is formed into the body region. And the lower end of the source region and the drain region and the lower end of the drain contact region, respectively, including the interface between the source region and the body region and the drain contact region. Since the electric field is relaxed at the interface with the drain region, the breakdown voltage is further improved.

【００９７】本発明の第３の半導体装置の製造方法によ
ると、第１の半導体装置の製造方法の効果が得られる上
に、ＤＭＯＳＦＥＴ用の第１の絶縁ゲート電極及びダミ
ーの第２の絶縁ゲート電極並びにＭＯＳＦＥＴ用の第３
の絶縁ゲート電極とを一の工程で形成するため、半導体
装置の製造に要するコストが増すことなく且つＭＯＳＦ
ＥＴの電気特性に影響を与えることなく、オン抵抗のば
らつきが抑制されたＤＭＯＳＦＥＴを製造できる。According to the third method of manufacturing a semiconductor device of the present invention, the effects of the method of manufacturing the first semiconductor device can be obtained, and the first insulated gate electrode for the DMOSFET and the dummy second insulated gate can be obtained. Third for electrodes and MOSFET
And the insulated gate electrode of the MOSF are formed in one step, the cost required for manufacturing the semiconductor device does not increase and the MOSF
It is possible to manufacture a DMOSFET in which variations in on-resistance are suppressed without affecting the electrical characteristics of ET.

【００９８】本発明の第４の半導体装置の製造方法によ
ると、第３の半導体装置の製造方法の効果が得られる上
に、ＤＭＯＳＦＥＴ用の第１の絶縁ゲート電極及びダミ
ーの第２の絶縁ゲート電極並びにＭＯＳＦＥＴ用の第３
の絶縁ゲート電極とを一の工程で形成するため、半導体
装置の製造に要するコストが増すことなく且つＭＯＳＦ
ＥＴの電気特性に影響を与えることなく、オン抵抗のば
らつきが抑制されたＤＭＯＳＦＥＴを製造できる。ま
た、ソース領域及びドレインコンタクト領域がそれぞれ
ＬＤＤ構造を有するため耐圧が一層向上する。According to the fourth method of manufacturing a semiconductor device of the present invention, the effects of the third method of manufacturing a semiconductor device are obtained, and the first insulated gate electrode for the DMOSFET and the dummy second insulated gate are obtained. Third for electrodes and MOSFET
And the insulated gate electrode of the MOSF are formed in one step, the cost required for manufacturing the semiconductor device does not increase and the MOSF
It is possible to manufacture a DMOSFET in which variations in on-resistance are suppressed without affecting the electrical characteristics of ET. Further, since the source region and the drain contact region each have an LDD structure, the breakdown voltage is further improved.

【００９９】本発明の第３又は第４の半導体装置の製造
方法が、半導体基板における第１の絶縁ゲート電極と第
２の絶縁ゲート電極との間の領域に、不純物濃度がドレ
イン領域よりも大きく且つソース領域又はドレインコン
タクト領域よりも小さい第１導電型の不純物をドープす
ることにより、不純物拡散領域を第１の絶縁ゲート電極
と第２の絶縁ゲート電極との間の領域に形成する不純物
拡散領域形成工程をさらに備えていると、１の絶縁ゲー
ト電極と第２の絶縁ゲート電極との間に形成された不純
物拡散領域は、不純物濃度がドレイン領域よりも大きい
ため、ドレイン領域よりも抵抗が小さくなるので、オン
抵抗を低減させることができる。According to the third or fourth semiconductor device manufacturing method of the present invention, the impurity concentration in the region between the first insulated gate electrode and the second insulated gate electrode in the semiconductor substrate is higher than that in the drain region. An impurity diffusion region is formed in a region between the first insulated gate electrode and the second insulated gate electrode by doping an impurity of the first conductivity type smaller than the source region or the drain contact region. If the formation step is further provided, the impurity concentration of the impurity diffusion region formed between the first insulated gate electrode and the second insulated gate electrode is higher than that of the drain region, and thus the resistance is lower than that of the drain region. Therefore, the on-resistance can be reduced.

【０１００】本発明の第３又は第４の半導体装置の製造
方法において、不純物拡散領域形成工程は、不純物拡散
領域を、ボディ領域の上端部とソース領域の下端部との
間及びドレイン領域とドレインコンタクト領域の下端部
との間の各領域にそれぞれ形成する工程と、第１のソー
ス・ドレイン領域の下端部側の領域と第２のソース・ド
レイン領域の下端部側の領域とにそれぞれ形成する工程
とを含むため、ＤＭＯＳＦＥＴ及びＭＯＳＦＥＴのＬＤ
Ｄ構造を一の工程で確実に形成することができる。In the method for manufacturing a semiconductor device according to the third or fourth aspect of the present invention, in the impurity diffusion region forming step, the impurity diffusion region is formed between the upper end of the body region and the lower end of the source region and between the drain region and the drain. Forming in each of the regions between the lower end of the contact region and in the region of the lower end of the first source / drain region and in the region of the lower end of the second source / drain region. Since it includes a process, DMOSFET and LD of MOSFET
The D structure can be reliably formed in one step.

【０１０１】本発明の第１〜４の半導体装置の製造方法
が、第１の絶縁ゲート電極と第２の絶縁ゲート電極とを
電気的に接続する工程をさらに備えていると、半導体基
板における第２の絶縁ゲート電極下のソース・ドレイン
コンタクト間の抵抗が小さくなるので、さらにオン抵抗
が低減する。If the first to fourth semiconductor device manufacturing methods of the present invention further include the step of electrically connecting the first insulated gate electrode and the second insulated gate electrode, Since the resistance between the source and drain contacts under the second insulated gate electrode is reduced, the on-resistance is further reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施形態に係る半導体装置を示
す構成断面図である。FIG. 1 is a configuration cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.

【図２】本発明の第１の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。2A to 2D are sectional views in order of the steps, showing the method for manufacturing the semiconductor device according to the first embodiment of the invention.

【図３】本発明の第１の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。3A to 3C are sectional views in order of the steps, showing the method for manufacturing the semiconductor device according to the first embodiment of the invention.

【図４】本発明の第１の実施形態の第１変形例に係る半
導体装置を示す構成断面図である。FIG. 4 is a configuration cross-sectional view showing a semiconductor device according to a first modification of the first embodiment of the present invention.

【図５】本発明の第１の実施形態の第２変形例に係る半
導体装置を示す構成断面図である。FIG. 5 is a configuration cross-sectional view showing a semiconductor device according to a second modification of the first embodiment of the present invention.

【図６】本発明の第２の実施形態に係る半導体装置を示
す構成断面図である。FIG. 6 is a structural cross-sectional view showing a semiconductor device according to a second embodiment of the present invention.

【図７】本発明の第２の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。FIG. 7 is a step-by-step cross-sectional view showing the method of manufacturing a semiconductor device according to the second embodiment of the present invention.

【図８】本発明の第２の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。FIG. 8 is a step-by-step cross-sectional view showing the method of manufacturing the semiconductor device according to the second embodiment of the invention.

【図９】本発明の第２の実施形態の第１変形例に係る半
導体装置を示す構成断面図である。FIG. 9 is a configuration sectional view showing a semiconductor device according to a first modification of the second embodiment of the present invention.

【図１０】従来のＤＭＯＳＦＥＴの製造方法を示す工程
順断面図である。FIG. 10 is a cross-sectional view in order of the steps, showing a method for manufacturing a conventional DMOSFET.

【符号の説明】[Explanation of symbols]

１ ＤＭＯＳＦＥＴ ２ ＭＯＳＦＥＴ １１ 半導体基板 １２ 第１のレジストパターン １３ ドレイン領域 １４Ａ 第１の絶縁ゲート電極 １４Ｂ 第２の絶縁ゲート電極（ドレインコンタクト領
域位置規制部材） １４Ｃ 第３の絶縁ゲート電極 １４Ｄ 第４の絶縁ゲート電極（ソース・ドレイン間拡
張部材） １５ 第２のレジストパターン １６ ボディ領域 １７ 第３のレジストパターン １８Ａ ソース側不純物拡散領域 １８Ｂ ドレインコンタクト側不純物拡散領域 １８Ｃ 低抵抗領域 １８Ｄ 第１の低濃度拡散領域 １８Ｅ 第２の低濃度拡散領域 １９ 第４のレジストパターン ２０Ａ ソース領域 ２０Ｂ ドレインコンタクト領域 ２０Ｃ 第１のソース・ドレイン領域 ２０Ｄ 第２のソース・ドレイン領域 ２１ ＮＳＧ膜 ２２Ａ ソース配線 ２２Ｂ 第１のゲート配線 ２２Ｃ ドレイン配線 ２２Ｄ 第１のソース・ドレイン配線 ２２Ｅ 第２のゲート配線 ２２Ｆ 第２のソース・ドレイン配線 ２２Ｇ 第１のゲート配線 ２４ ゲート酸化膜 ２５ 多結晶シリコン膜 ３１Ａ 第１のサイドウォール ３１Ｂ 第２のサイドウォール ３１Ｃ 第３のサイドウォール ３２Ａ ソース領域 ３２Ｂ ドレインコンタクト領域 ３２Ｃ 第１のソース・ドレイン領域 ３２Ｄ 第２のソース・ドレイン領域DESCRIPTION OF SYMBOLS 1 DMOSFET 2 MOSFET 11 Semiconductor substrate 12 First resist pattern 13 Drain region 14A First insulated gate electrode 14B Second insulated gate electrode (drain contact region position regulating member) 14C Third insulated gate electrode 14D Fourth insulation Gate electrode (extending member between source and drain) 15 Second resist pattern 16 Body region 17 Third resist pattern 18A Source side impurity diffusion region 18B Drain contact side impurity diffusion region 18C Low resistance region 18D First low concentration diffusion region 18E Second low-concentration diffusion region 19 Fourth resist pattern 20A Source region 20B Drain contact region 20C First source / drain region 20D Second source / drain region 21 NSG film 22A Source wiring 22B First gate wiring 2 C drain wiring 22D first source / drain wiring 22E second gate wiring 22F second source / drain wiring 22G first gate wiring 24 gate oxide film 25 polycrystalline silicon film 31A first sidewall 31B second Side wall 31C Third side wall 32A Source region 32B Drain contact region 32C First source / drain region 32D Second source / drain region

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−198174（ＪＰ，Ａ) 特開 平１−199468（ＪＰ，Ａ) 特開 昭62−265765（ＪＰ，Ａ) 特開 平５−110071（ＪＰ，Ａ) 特開 平８−70122（ＪＰ，Ａ) 特開 平９−120995（ＪＰ，Ａ) 特公 昭54−381（ＪＰ，Ｂ１) 国際公開96／10267（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-2-198174 (JP, A) JP-A-1-199468 (JP, A) JP-A-62-265765 (JP, A) JP-A-5- 110071 (JP, A) JP 8-70122 (JP, A) JP 9-120995 (JP, A) JP 54-381 (JP, B1) International publication 96/10267 (WO, A1) (JP, A1) 58) Fields investigated (Int.Cl. ⁷ , DB name) H01L 29/78 H01L 21/336

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体基板に形成され、第１導電型の低
濃度不純物がドープされてなるドレイン領域と、 前記ドレイン領域の上に前記半導体基板と絶縁されて形
成された絶縁ゲート電極と、 前記ドレイン領域の上に前記絶縁ゲート電極と間隔をお
いて形成され、少なくとも前記半導体基板と接する部分
が絶縁体よりなるドレインコンタクト領域位置規制部材
と、 前記ドレイン領域における前記絶縁ゲート電極に対する
前記ドレインコンタクト領域位置規制部材の反対側の領
域に形成され、第２導電型の不純物がドープされてなる
ボディ領域と、 前記ボディ領域に該ボディ領域の周辺部と間隔をおいて
形成され、第１導電型の高濃度不純物がドープされてな
るソース領域と、 前記ドレイン領域における前記ドレインコンタクト領域
位置規制部材に対する前記絶縁ゲート電極の反対側の領
域に形成され、第１導電型の高濃度不純物がドープされ
てなるドレインコンタクト領域とを備え、 前記ドレインコンタクト領域におけるソース領域側の端
部の位置は、前記ドレインコンタクト領域位置規制部材
のソース領域と反対側の側面により自己整合的に規制さ
れており、 前記半導体基板の上における前記絶縁ゲート電極と前記
ドレインコンタクト領域位置規制部材との間の領域に前
記絶縁ゲート電極及び前記ドレインコンタクト領域位置
規制部材とそれぞれ間隔をおいて形成され、少なくとも
前記半導体基板と接する部分が絶縁体よりなるソース・
ドレイン間拡張部材と、 前記半導体基板における前記絶縁ゲート電極と前記ソー
ス・ドレイン間拡張部材との間の領域及び前記ソース・
ドレイン間拡張部材と前記ドレインコンタクト領域位置
規制部材との間の領域にそれぞれ形成され、第１導電型
の不純物がその不純物濃度が前記ドレイン領域よりも大
きく且つ前記ソース領域又は前記ドレインコンタクト領
域よりも小さくドープされてなる低抵抗領域とをさらに
備えていることを特徴とする半導体装置。1. A drain region formed on a semiconductor substrate and doped with a low-concentration impurity of the first conductivity type; an insulated gate electrode formed on the drain region and insulated from the semiconductor substrate; A drain contact region position regulating member which is formed on the drain region at a distance from the insulated gate electrode and at least a portion in contact with the semiconductor substrate is made of an insulator; and the drain contact region for the insulated gate electrode in the drain region. A body region formed in a region on the opposite side of the position regulating member and doped with impurities of a second conductivity type; and a body region formed in the body region at a distance from a peripheral portion of the body region. A source region doped with high-concentration impurities, and the drain contact region position restricting portion in the drain region A drain contact region which is formed in a region opposite to the insulated gate electrode with respect to, and is doped with a high-concentration impurity of the first conductivity type, and a position of an end portion on the source region side in the drain contact region is The drain contact region position regulating member is regulated in a self-aligned manner by a side surface opposite to the source region, and the insulation is provided in a region on the semiconductor substrate between the insulated gate electrode and the drain contact region position regulating member. A gate electrode and the drain contact region position regulating member are formed at a distance from each other, and at least a portion in contact with the semiconductor substrate is made of an insulator.
An inter-drain extension member, a region between the insulated gate electrode and the source-drain extension member in the semiconductor substrate, and the source / drain extension member.
The impurity of the first conductivity type is formed in each of the regions between the inter-drain expansion member and the drain contact region position restricting member, and has an impurity concentration higher than that of the drain region and higher than that of the source region or the drain contact region. A semiconductor device further comprising a low-resistance region lightly doped. 【請求項２】 前記絶縁ゲート電極が第１の絶縁ゲート
電極であり、 前記ドレインコンタクト領域位置規制部材は、前記半導
体基板と絶縁されて形成された第２の絶縁ゲート電極で
あり、 前記ソース・ドレイン間拡張部材は、前記半導体基板と
絶縁されて形成された第３の絶縁ゲート電極であること
を特徴とする請求項１に記載の半導体装置。2. The insulated gate electrode is a first insulated gate electrode, the drain contact region position regulating member is a second insulated gate electrode formed to be insulated from the semiconductor substrate, The semiconductor device according to claim 1 , wherein the inter-drain extension member is a third insulated gate electrode formed to be insulated from the semiconductor substrate. 【請求項３】 前記第１の絶縁ゲート電極と前記第２の
絶縁ゲート電極と前記第３の絶縁ゲート電極とは電気的
に接続されていることを特徴とする請求項２に記載の半
導体装置。3. The semiconductor device according to claim 2 , wherein the first insulated gate electrode, the second insulated gate electrode, and the third insulated gate electrode are electrically connected to each other. .