JP3383933B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造において、ゲート電極
と拡散層との接続は、ゲート電極と拡散層とをシリサイ
ド化することで接続する方法（ダイレクト・ストラップ
法）により行われている。
と拡散層との接続は、ゲート電極と拡散層とをシリサイ
ド化することで接続する方法（ダイレクト・ストラップ
法）により行われている。
【０００３】従来、このダイレクト・ストラップ法によ
るゲート電極と拡散層との接続は以下のようにして行わ
れていた（特願平９−２４５３８７号）。
るゲート電極と拡散層との接続は以下のようにして行わ
れていた（特願平９−２４５３８７号）。
【０００４】まず、図１１（ａ）に示すように、公知の
方法によってシリコン酸化膜からなる素子分離領域２が
既に形成されているシリコン半導体基板１上に、ゲート
絶縁膜３を介してゲート電極４を形成する。次いで、イ
オン注入法により半導体基板上にＬＤＤ（Lightly Dope
d Drain）１４を形成する。
方法によってシリコン酸化膜からなる素子分離領域２が
既に形成されているシリコン半導体基板１上に、ゲート
絶縁膜３を介してゲート電極４を形成する。次いで、イ
オン注入法により半導体基板上にＬＤＤ（Lightly Dope
d Drain）１４を形成する。
【０００５】次に、図１１（ｂ）に示すように、公知の
方法でシリコン酸化膜からなるゲート側壁６ａ、６ｂを
形成する。
方法でシリコン酸化膜からなるゲート側壁６ａ、６ｂを
形成する。
【０００６】その後、図１１（ｃ）に示すように、フォ
トリソグラフィ技術によってパターニングされたフォト
レジスト７をマスクとしてエッチングによりゲート側壁
６ａの一部を除去する。その際、基板をエッチングしな
いように行い、ゲート電極と拡散層の接続面は互いに垂
直となる。
トリソグラフィ技術によってパターニングされたフォト
レジスト７をマスクとしてエッチングによりゲート側壁
６ａの一部を除去する。その際、基板をエッチングしな
いように行い、ゲート電極と拡散層の接続面は互いに垂
直となる。
【０００７】次いで、マスクの除去後に、拡散層８を形
成し、シリサイド化を行ってシリサイド層１０を形成
し、ダイレクト・ストラップを形成する（図１１
（ｄ））。
成し、シリサイド化を行ってシリサイド層１０を形成
し、ダイレクト・ストラップを形成する（図１１
（ｄ））。
【０００８】図１４に、従来の製造方法の別の例を示す
（特開平５−９０５４０号公報）。
（特開平５−９０５４０号公報）。
【０００９】まず、公知の方法により半導体基板上に素
子分離領域２、ゲート絶縁膜３、ゲート電極４、ＬＤＤ
領域１４、ゲート側壁を形成する。
子分離領域２、ゲート絶縁膜３、ゲート電極４、ＬＤＤ
領域１４、ゲート側壁を形成する。
【００１０】次に、拡散層８を形成し、続いてゲート電
極の露出部分と拡散層のシリサイド化を行う。その後、
ＣＶＤ法により、厚さ６００ｎｍ程度の層間絶縁膜２１
を形成し、次いで図示していないレジストをマスクにし
て、ＲＩＥにより層間絶縁膜２１とゲート側壁とを除去
し、コンタクト孔２０を開ける（図１４（ａ））。
極の露出部分と拡散層のシリサイド化を行う。その後、
ＣＶＤ法により、厚さ６００ｎｍ程度の層間絶縁膜２１
を形成し、次いで図示していないレジストをマスクにし
て、ＲＩＥにより層間絶縁膜２１とゲート側壁とを除去
し、コンタクト孔２０を開ける（図１４（ａ））。
【００１１】次に、図１４（ｂ）に示すように、イオン
注入によりイオン注入領域１９を形成し、続いて、ゲー
ト電極と拡散層をまたぐように高融点金属等の導電性材
料プラグ２２を埋め込み、ゲート電極と拡散層とを接続
する。ここで、図１４（ｂ）のバリアメタル２３は、導
電性材料プラグ２２が半導体基板１と好ましくない反応
をするのを防ぐために存在する。
注入によりイオン注入領域１９を形成し、続いて、ゲー
ト電極と拡散層をまたぐように高融点金属等の導電性材
料プラグ２２を埋め込み、ゲート電極と拡散層とを接続
する。ここで、図１４（ｂ）のバリアメタル２３は、導
電性材料プラグ２２が半導体基板１と好ましくない反応
をするのを防ぐために存在する。
【００１２】
【発明が解決しようとする課題】しかしながら、図１１
に示す従来の製造方法では、ゲート電極と拡散層との接
続部の角の内側のシリサイド層が薄くなり、その結果、
ダイレクト・ストラップの抵抗が高くなったり、歩留ま
りが悪くなるといった問題があった。これは、ゲート電
極と拡散層の接続面が互いに垂直であり、且つそこにゲ
ート絶縁膜３があるため、接続されるべき領域でシリサ
イド層が薄くなってしまうからである。
に示す従来の製造方法では、ゲート電極と拡散層との接
続部の角の内側のシリサイド層が薄くなり、その結果、
ダイレクト・ストラップの抵抗が高くなったり、歩留ま
りが悪くなるといった問題があった。これは、ゲート電
極と拡散層の接続面が互いに垂直であり、且つそこにゲ
ート絶縁膜３があるため、接続されるべき領域でシリサ
イド層が薄くなってしまうからである。
【００１３】また、図１４に示す従来の製造方法では、
層間絶縁膜を貫く際のオーバーエッチ量が大きいため素
子分離領域の埋め込み絶縁膜を深く掘り込んでしまった
り、層間絶縁膜が厚く、アスペクト比が大きいためプラ
グの埋め込みが困難であるといった問題があった。
層間絶縁膜を貫く際のオーバーエッチ量が大きいため素
子分離領域の埋め込み絶縁膜を深く掘り込んでしまった
り、層間絶縁膜が厚く、アスペクト比が大きいためプラ
グの埋め込みが困難であるといった問題があった。
【００１４】そこで本発明の目的は、ダイレクト・スト
ラップ法によりゲート電極と拡散層がより歩留まり良く
接続できる製造方法を提供し、また、ゲート電極と拡散
層との接続抵抗が低い半導体装置を提供することであ
る。
ラップ法によりゲート電極と拡散層がより歩留まり良く
接続できる製造方法を提供し、また、ゲート電極と拡散
層との接続抵抗が低い半導体装置を提供することであ
る。
【００１５】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。
を達成するために種々の検討を重ねた結果、本発明を完
成した。
【００１６】 本発明は、半導体基板上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にゲート電極を
形成する工程と、前記半導体基板の一部に不純物を注入
する工程と、前記ゲート電極の側壁にゲート側壁を形成
する工程と、前記ゲート側壁の一部を除去する工程と、
ゲート電極側面と半導体基板の彫り込み部側面の一部と
が同一平面となるように前記ゲート側壁が除去された前
記ゲート電極の前記側壁に沿って前記半導体基板の一部
分を彫り込む工程と、前記半導体基板のうち掘り込まれ
た領域の一部に拡散層を形成する工程と、前記ゲート電
極表面の一部と、前記ゲート側壁が除去された前記ゲー
ト電極の前記側壁の表面と、前記拡散層が形成された領
域の上に高融点金属層を形成する工程と、熱処理によっ
て前記ゲート電極表面の一部と、前記ゲート側壁が除去
された前記ゲート電極の前記側壁の表面と、前記拡散層
が形成された領域のうち前記高融点金属層と接する各々
の領域をシリサイド化する工程とを有することを特徴と
する半導体装置の製造方法に関する。
を形成する工程と、前記ゲート絶縁膜上にゲート電極を
形成する工程と、前記半導体基板の一部に不純物を注入
する工程と、前記ゲート電極の側壁にゲート側壁を形成
する工程と、前記ゲート側壁の一部を除去する工程と、
ゲート電極側面と半導体基板の彫り込み部側面の一部と
が同一平面となるように前記ゲート側壁が除去された前
記ゲート電極の前記側壁に沿って前記半導体基板の一部
分を彫り込む工程と、前記半導体基板のうち掘り込まれ
た領域の一部に拡散層を形成する工程と、前記ゲート電
極表面の一部と、前記ゲート側壁が除去された前記ゲー
ト電極の前記側壁の表面と、前記拡散層が形成された領
域の上に高融点金属層を形成する工程と、熱処理によっ
て前記ゲート電極表面の一部と、前記ゲート側壁が除去
された前記ゲート電極の前記側壁の表面と、前記拡散層
が形成された領域のうち前記高融点金属層と接する各々
の領域をシリサイド化する工程とを有することを特徴と
する半導体装置の製造方法に関する。
【００１７】
【００１８】
【００１９】
【００２０】 また、本発明は、半導体基板上に、ゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記半導体基板に不純物を注
入する工程と、前記ゲート電極にゲート側壁を形成する
工程と前記ゲート電極及び前記ゲート側壁を覆うように
シリコン窒化膜を形成する工程と、前記シリコン窒化膜
の一部を除去して開口部を形成する工程と、前記開口部
内のゲート側壁を除去する工程と、少なくとも前記開口
部を埋め込むように多結晶シリコン層を形成する工程
と、前記開口部に埋め込まれた前記多結晶シリコン以外
の前記多結晶シリコンを除去する工程と、前記シリコン
窒化膜を除去する工程と、シリコン酸化膜を形成した後
に前記ゲート電極表面の一部と、前記ゲート側壁が除去
された前記ゲート電極の前記側壁の表面と、前記拡散層
が形成された領域に拡散層を形成する工程と、シリコン
基板とゲート電極上面と埋め込んだ多結晶シリコンとが
露出するように前記シリコン酸化膜を除去した後、前記
前記拡散層上に高融点金属層を形成する工程と、熱処理
によって前記拡散層が形成された領域のうち前記高融点
金属層と接する領域をシリサイド化する工程とを有する
ことを特徴とする半導体装置の製造方法に関する。
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記半導体基板に不純物を注
入する工程と、前記ゲート電極にゲート側壁を形成する
工程と前記ゲート電極及び前記ゲート側壁を覆うように
シリコン窒化膜を形成する工程と、前記シリコン窒化膜
の一部を除去して開口部を形成する工程と、前記開口部
内のゲート側壁を除去する工程と、少なくとも前記開口
部を埋め込むように多結晶シリコン層を形成する工程
と、前記開口部に埋め込まれた前記多結晶シリコン以外
の前記多結晶シリコンを除去する工程と、前記シリコン
窒化膜を除去する工程と、シリコン酸化膜を形成した後
に前記ゲート電極表面の一部と、前記ゲート側壁が除去
された前記ゲート電極の前記側壁の表面と、前記拡散層
が形成された領域に拡散層を形成する工程と、シリコン
基板とゲート電極上面と埋め込んだ多結晶シリコンとが
露出するように前記シリコン酸化膜を除去した後、前記
前記拡散層上に高融点金属層を形成する工程と、熱処理
によって前記拡散層が形成された領域のうち前記高融点
金属層と接する領域をシリサイド化する工程とを有する
ことを特徴とする半導体装置の製造方法に関する。
【００２１】
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を挙げ
て詳細に説明する。
て詳細に説明する。
【００２３】第１の実施の形態
まず、図１（ａ）に示すように、公知の方法によりシリ
コン酸化膜からなる素子分離領域２が既に形成されてい
るｐ型シリコン半導体基板１上に、熱酸化によってゲー
ト絶縁膜３を５ｎｍ程度形成する。その上に、化学的気
相成長（ＣＶＤ）法によって多結晶シリコンを１５０ｎ
ｍ程度堆積し、更に減圧ＣＶＤ法によりシリコン窒化膜
を５０ｎｍ程度堆積する。次いで、フォトリソグラフィ
技術によりパターニングされたフォトレジストをマスク
として反応性イオンエッチング（ＲＩＥ）によって、シ
リコン窒化膜と多結晶シリコン層をエッチングし、シリ
コン窒化膜５を上部に有するシリコンゲート電極４を形
成する。次いで、イオン注入によって半導体基板上にＬ
ＤＤ１４を形成する。例えば、注入イオン種はリン、注
入エネルギーは３０ｋｅＶ、注入濃度は３Ｅ１２ｃｍ-2
で行う。
コン酸化膜からなる素子分離領域２が既に形成されてい
るｐ型シリコン半導体基板１上に、熱酸化によってゲー
ト絶縁膜３を５ｎｍ程度形成する。その上に、化学的気
相成長（ＣＶＤ）法によって多結晶シリコンを１５０ｎ
ｍ程度堆積し、更に減圧ＣＶＤ法によりシリコン窒化膜
を５０ｎｍ程度堆積する。次いで、フォトリソグラフィ
技術によりパターニングされたフォトレジストをマスク
として反応性イオンエッチング（ＲＩＥ）によって、シ
リコン窒化膜と多結晶シリコン層をエッチングし、シリ
コン窒化膜５を上部に有するシリコンゲート電極４を形
成する。次いで、イオン注入によって半導体基板上にＬ
ＤＤ１４を形成する。例えば、注入イオン種はリン、注
入エネルギーは３０ｋｅＶ、注入濃度は３Ｅ１２ｃｍ-2
で行う。
【００２４】次に、ＣＶＤ法によってシリコン酸化膜を
平坦部の厚さで８０ｎｍ程度堆積する。次いで、ＲＩＥ
によりエッチバックし、図１（ｂ）に示すように、ゲー
ト電極４にシリコン酸化膜からなるゲート側壁６ａ、６
ｂを形成する。
平坦部の厚さで８０ｎｍ程度堆積する。次いで、ＲＩＥ
によりエッチバックし、図１（ｂ）に示すように、ゲー
ト電極４にシリコン酸化膜からなるゲート側壁６ａ、６
ｂを形成する。
【００２５】次に、図１（ｃ）に示すように、フォトリ
ソグラフィ技術によってパターニングされたフォトレジ
スト７をマスクとしてＲＩＥによりゲート側壁６ａの一
部を除去し、更にレジスト７とゲート電極とをマスクと
して半導体基板１を４０ｎｍ程度彫り込む。これによ
り、ゲート電極側面と半導体基板の彫り込み部側面の一
部とが同一平面になる。ゲート電極上のシリコン窒化膜
は、この時、ゲート電極が基板とともにエッチングされ
て無くなってしまうのを防ぐために存在する。
ソグラフィ技術によってパターニングされたフォトレジ
スト７をマスクとしてＲＩＥによりゲート側壁６ａの一
部を除去し、更にレジスト７とゲート電極とをマスクと
して半導体基板１を４０ｎｍ程度彫り込む。これによ
り、ゲート電極側面と半導体基板の彫り込み部側面の一
部とが同一平面になる。ゲート電極上のシリコン窒化膜
は、この時、ゲート電極が基板とともにエッチングされ
て無くなってしまうのを防ぐために存在する。
【００２６】その後、レジスト７の除去およびシリコン
窒化膜５の除去を行い、次いでイオン注入によって半導
体基板１上に拡散層８を形成する。例えば、注入イオン
種は砒素、注入エネルギーは５０ｋｅＶ、注入濃度は３
Ｅ１５ｃｍ-2で行う。その後、コバルトをスパッタして
コバルト層９を形成する（図１（ｄ））。
窒化膜５の除去を行い、次いでイオン注入によって半導
体基板１上に拡散層８を形成する。例えば、注入イオン
種は砒素、注入エネルギーは５０ｋｅＶ、注入濃度は３
Ｅ１５ｃｍ-2で行う。その後、コバルトをスパッタして
コバルト層９を形成する（図１（ｄ））。
【００２７】続いて、７００℃で１分程度の熱処理によ
ってゲート電極４の表面と拡散層８の表面をシリサイド
化し、その他の部位のコバルトを除去する。ゲート側壁
６ａが除去されたゲート電極の側面と半導体基板の彫り
込み部の拡散層８とはシリサイド層１０によって電気的
に接続される（図１（ｅ））。
ってゲート電極４の表面と拡散層８の表面をシリサイド
化し、その他の部位のコバルトを除去する。ゲート側壁
６ａが除去されたゲート電極の側面と半導体基板の彫り
込み部の拡散層８とはシリサイド層１０によって電気的
に接続される（図１（ｅ））。
【００２８】なお、本発明は、ｎ型半導体においても同
様であるし、シリサイド化にはコバルトに限らずチタニ
ウムを用いてもよい。
様であるし、シリサイド化にはコバルトに限らずチタニ
ウムを用いてもよい。
【００２９】第２の実施の形態
上記第１の実施の形態では、電気的に接続すべきゲート
電極４と拡散層８との間にゲート絶縁膜３が存在するた
め、その部分でのシリサイド層１０が薄くなり抵抗が高
くなる（接続歩留まりが悪くなる）ことがあり、改善の
余地がある。
電極４と拡散層８との間にゲート絶縁膜３が存在するた
め、その部分でのシリサイド層１０が薄くなり抵抗が高
くなる（接続歩留まりが悪くなる）ことがあり、改善の
余地がある。
【００３０】そこで第２の実施の形態では、電気的に接
続すべきゲート電極４と拡散層８との間のゲート絶縁膜
３を後退させて、その隙間にコバルトをスパッタするこ
とでシリサイド化しやすくし、接続部の抵抗を下げ、接
続歩留まりを向上させる。
続すべきゲート電極４と拡散層８との間のゲート絶縁膜
３を後退させて、その隙間にコバルトをスパッタするこ
とでシリサイド化しやすくし、接続部の抵抗を下げ、接
続歩留まりを向上させる。
【００３１】具体的には、第１の実施の形態の図１
（ｃ）に示す状態を形成した後、フッ酸（ＨＦ）によっ
て１分程度ゲート絶縁膜３をウェットエッチングし、図
２（ａ）に示すように、電気的に接続すべきゲート電極
４と拡散層８との間のゲート絶縁膜３を後退させる。次
に、図２（ｂ）に示すように、ゲート絶縁膜３を後退さ
せた後に形成された隙間を埋め込むようにして、コバル
トをスパッタしてコバルト層９を形成する。続いて、第
１の実施の形態と同様に、７００℃で１分程度の熱処理
によってゲート電極４の表面と拡散層８の表面をシリサ
イド化し、その他の部位のコバルトを除去する（図２
（ｃ））。
（ｃ）に示す状態を形成した後、フッ酸（ＨＦ）によっ
て１分程度ゲート絶縁膜３をウェットエッチングし、図
２（ａ）に示すように、電気的に接続すべきゲート電極
４と拡散層８との間のゲート絶縁膜３を後退させる。次
に、図２（ｂ）に示すように、ゲート絶縁膜３を後退さ
せた後に形成された隙間を埋め込むようにして、コバル
トをスパッタしてコバルト層９を形成する。続いて、第
１の実施の形態と同様に、７００℃で１分程度の熱処理
によってゲート電極４の表面と拡散層８の表面をシリサ
イド化し、その他の部位のコバルトを除去する（図２
（ｃ））。
【００３２】第３の実施の形態
上記第１の実施の形態の図１（ｃ）に示す状態を形成す
る工程においてレジスト７が目ズレしていると、素子分
離領域２のシリコン酸化膜を深くエッチングしてしまう
ことになり、素子分離特性を悪化させてしまう。第３の
実施の形態はこの点を改善するものである。ここで、図
３に、素子分離領域２とレジスト７とレジスト孔１１の
位置関係を示す構成図を示す。図３（ａ）は図３（ｂ）
のＡ−Ａ’線断面図であり、図１（ｃ）と同じ図であ
る。図３（ｂ）は平面図であり、図３（ｃ）は図３
（ｂ）のＢ−Ｂ’線断面図である。図３（ｂ）に示すレ
ジスト孔１１の形成位置がズレると、図３（ａ）におい
てレジスト７が目ズレすることになる。
る工程においてレジスト７が目ズレしていると、素子分
離領域２のシリコン酸化膜を深くエッチングしてしまう
ことになり、素子分離特性を悪化させてしまう。第３の
実施の形態はこの点を改善するものである。ここで、図
３に、素子分離領域２とレジスト７とレジスト孔１１の
位置関係を示す構成図を示す。図３（ａ）は図３（ｂ）
のＡ−Ａ’線断面図であり、図１（ｃ）と同じ図であ
る。図３（ｂ）は平面図であり、図３（ｃ）は図３
（ｂ）のＢ−Ｂ’線断面図である。図３（ｂ）に示すレ
ジスト孔１１の形成位置がズレると、図３（ａ）におい
てレジスト７が目ズレすることになる。
【００３３】そこで第３の実施形態では、レジストの形
成前に半導体基板の全面をエッチバックすることで、ゲ
ート電極側面と半導体基板の接続面を同一平面にすると
同時に、素子分離領域２のシリコン酸化膜をエッチバッ
クする。次いで、ゲート電極の両側にシリコン窒化膜の
側壁を形成すると同時に素子分離領域７の端の段差にも
シリコン窒化膜の側壁を形成して、コンタクトが外抜け
しないように防止する。以下、図４を用いて説明する。
成前に半導体基板の全面をエッチバックすることで、ゲ
ート電極側面と半導体基板の接続面を同一平面にすると
同時に、素子分離領域２のシリコン酸化膜をエッチバッ
クする。次いで、ゲート電極の両側にシリコン窒化膜の
側壁を形成すると同時に素子分離領域７の端の段差にも
シリコン窒化膜の側壁を形成して、コンタクトが外抜け
しないように防止する。以下、図４を用いて説明する。
【００３４】まず、図４（ａ）に示すように、公知のシ
ャロートレンチ分離法によって素子分離領域２が既に形
成されているｐ型半導体基板１上に、熱酸化によってゲ
ート絶縁膜３を５ｎｍ程度形成する。その上に、化学的
気相成長（ＣＶＤ）法によって多結晶シリコンを１５０
ｎｍ程度堆積する。次いで、フォトリソグラフィ技術に
よってパターニングされたフォトレジストをマスクとし
て反応性イオンエッチング（ＲＩＥ）によって、多結晶
シリコン層をエッチングし、ゲート電極４を形成する。
次いで、イオン注入によって半導体基板上にＬＤＤ１４
を形成する。例えば、注入イオン種はリン、注入エネル
ギーは３０ｋｅＶ、注入濃度は３Ｅ１２ｃｍ-2で行う。
ャロートレンチ分離法によって素子分離領域２が既に形
成されているｐ型半導体基板１上に、熱酸化によってゲ
ート絶縁膜３を５ｎｍ程度形成する。その上に、化学的
気相成長（ＣＶＤ）法によって多結晶シリコンを１５０
ｎｍ程度堆積する。次いで、フォトリソグラフィ技術に
よってパターニングされたフォトレジストをマスクとし
て反応性イオンエッチング（ＲＩＥ）によって、多結晶
シリコン層をエッチングし、ゲート電極４を形成する。
次いで、イオン注入によって半導体基板上にＬＤＤ１４
を形成する。例えば、注入イオン種はリン、注入エネル
ギーは３０ｋｅＶ、注入濃度は３Ｅ１２ｃｍ-2で行う。
【００３５】次に、図４（ｂ）に示すように、シリコン
とシリコン酸化膜のエッチングレートが１：２程度のＲ
ＩＥによりシリコン基板を４０ｎｍ程度エッチバックす
る。これにより、ゲート電極４の側面とゲート絶縁膜３
を介した半導体基板１の側面とが同一平面になる。その
際、半導体基板１のゲート電極下の半導体基板の垂直面
とそれに隣接する水平面との境目は丸みを帯びているよ
うに形成することが望ましい。
とシリコン酸化膜のエッチングレートが１：２程度のＲ
ＩＥによりシリコン基板を４０ｎｍ程度エッチバックす
る。これにより、ゲート電極４の側面とゲート絶縁膜３
を介した半導体基板１の側面とが同一平面になる。その
際、半導体基板１のゲート電極下の半導体基板の垂直面
とそれに隣接する水平面との境目は丸みを帯びているよ
うに形成することが望ましい。
【００３６】次に、減圧ＣＶＤ法によってシリコン窒化
膜を８０ｎｍ程度堆積し、次いで、ＲＩＥによりエッチ
バックし、図４（ｃ）に示すように、ゲート電極４と素
子分離領域２の端に側壁１２ａ、１２ｂ、１３を形成す
る。
膜を８０ｎｍ程度堆積し、次いで、ＲＩＥによりエッチ
バックし、図４（ｃ）に示すように、ゲート電極４と素
子分離領域２の端に側壁１２ａ、１２ｂ、１３を形成す
る。
【００３７】続いて、図４（ｄ）に示すように、フォト
リソグラフィ技術によってパターニングされたフォトレ
ジスト７をマスクとして、ＲＩＥによりゲート側壁１２
ａの一部を除去する。
リソグラフィ技術によってパターニングされたフォトレ
ジスト７をマスクとして、ＲＩＥによりゲート側壁１２
ａの一部を除去する。
【００３８】その後、レジスト７の除去を行い、次いで
イオン注入によって半導体基板１上に拡散層８を形成す
る。例えば、注入イオン種は砒素、注入エネルギーは５
０ｋｅＶ、注入濃度は３Ｅ１５ｃｍ-2で行う。その後、
コバルトをスパッタしてコバルト層９を形成する（図４
（ｅ））。
イオン注入によって半導体基板１上に拡散層８を形成す
る。例えば、注入イオン種は砒素、注入エネルギーは５
０ｋｅＶ、注入濃度は３Ｅ１５ｃｍ-2で行う。その後、
コバルトをスパッタしてコバルト層９を形成する（図４
（ｅ））。
【００３９】続いて、７００℃１分程度の熱処理によっ
てゲート電極４の表面と拡散層８の表面をシリサイド化
し、その他の部位のコバルトを除去する。ゲート側壁１
２ａが除去されたゲート電極の側面とゲート絶縁膜を介
した半導体基板の拡散層８とはシリサイド層１０によっ
て電気的に接続される（図５）。
てゲート電極４の表面と拡散層８の表面をシリサイド化
し、その他の部位のコバルトを除去する。ゲート側壁１
２ａが除去されたゲート電極の側面とゲート絶縁膜を介
した半導体基板の拡散層８とはシリサイド層１０によっ
て電気的に接続される（図５）。
【００４０】なお、本発明は、ｎ型半導体においても同
様であるし、シリサイド化にはコバルトに限らずチタニ
ウムを用いてもよい。
様であるし、シリサイド化にはコバルトに限らずチタニ
ウムを用いてもよい。
【００４１】第４の実施の形態
上記第３の実施の形態では、電気的に接続するべきゲー
ト電極４と拡散層８との間にゲート絶縁膜３が存在する
ため、その部分でのシリサイド層１０が薄くなり抵抗が
高くなる（接続歩留まりが悪くなる）ことがあり、改善
の余地がある。
ト電極４と拡散層８との間にゲート絶縁膜３が存在する
ため、その部分でのシリサイド層１０が薄くなり抵抗が
高くなる（接続歩留まりが悪くなる）ことがあり、改善
の余地がある。
【００４２】そこで第４の実施の形態では、電気的に接
続すべきゲート電極４と拡散層８との間のゲート絶縁膜
３を後退させて、その隙間にコバルトをスパッタするこ
とでシリサイド化しやすくし、接続部の抵抗を下げ、接
続歩留まりを向上させる。
続すべきゲート電極４と拡散層８との間のゲート絶縁膜
３を後退させて、その隙間にコバルトをスパッタするこ
とでシリサイド化しやすくし、接続部の抵抗を下げ、接
続歩留まりを向上させる。
【００４３】具体的には、第３の実施の形態の図４
（ｄ）に示す状態を形成した後、フッ酸（ＨＦ）によっ
て１分程度ゲート絶縁膜３をウェットエッチングし、図
６（ａ）に示すように、電気的に接続すべきゲート電極
４と拡散層８との間のゲート絶縁膜３を後退させる。次
に、図６（ｂ）に示すように、ゲート絶縁膜３を後退さ
せた後に形成された隙間を埋め込むようにして、コバル
トをスパッタしてコバルト層９を形成する。続いて、第
３の実施の形態と同様に、７００℃で１分程度の熱処理
によってゲート電極４の表面と拡散層８の表面をシリサ
イド化し、その他の部位のコバルトを除去する（図６
（ｃ））。
（ｄ）に示す状態を形成した後、フッ酸（ＨＦ）によっ
て１分程度ゲート絶縁膜３をウェットエッチングし、図
６（ａ）に示すように、電気的に接続すべきゲート電極
４と拡散層８との間のゲート絶縁膜３を後退させる。次
に、図６（ｂ）に示すように、ゲート絶縁膜３を後退さ
せた後に形成された隙間を埋め込むようにして、コバル
トをスパッタしてコバルト層９を形成する。続いて、第
３の実施の形態と同様に、７００℃で１分程度の熱処理
によってゲート電極４の表面と拡散層８の表面をシリサ
イド化し、その他の部位のコバルトを除去する（図６
（ｃ））。
【００４４】第５の実施の形態
まず、図７（ａ）に示すように、既知のシャロートレン
チ分離法によって素子分離領域２が既に形成されている
ｐ型半導体基板１上に、熱酸化によってゲート絶縁膜３
を５ｎｍ程度形成する。その上に、化学的気相成長（Ｃ
ＶＤ）法によって多結晶シリコンを１５０ｎｍ程度堆積
する。次いで、フォトリソグラフィ技術によりパターニ
ングされたフォトレジストをマスクとして反応性イオン
エッチング（ＲＩＥ）によって多結晶シリコン層をエッ
チングし、シリコンゲート電極４を形成する。続いて、
イオン注入によって半導体基板上にＬＤＤ１４を形成す
る。例えば、注入イオン種はリン、注入エネルギーは３
０ｋｅＶ、注入濃度は３Ｅ１２ｃｍ-2で行う。
チ分離法によって素子分離領域２が既に形成されている
ｐ型半導体基板１上に、熱酸化によってゲート絶縁膜３
を５ｎｍ程度形成する。その上に、化学的気相成長（Ｃ
ＶＤ）法によって多結晶シリコンを１５０ｎｍ程度堆積
する。次いで、フォトリソグラフィ技術によりパターニ
ングされたフォトレジストをマスクとして反応性イオン
エッチング（ＲＩＥ）によって多結晶シリコン層をエッ
チングし、シリコンゲート電極４を形成する。続いて、
イオン注入によって半導体基板上にＬＤＤ１４を形成す
る。例えば、注入イオン種はリン、注入エネルギーは３
０ｋｅＶ、注入濃度は３Ｅ１２ｃｍ-2で行う。
【００４５】次に、図７（ｂ）に示すように、シリコン
酸化膜１５を１００ｎｍ程度堆積する。
酸化膜１５を１００ｎｍ程度堆積する。
【００４６】次に、図７（ｃ）に示すように、フォトリ
ソグラフィ技術によってパターニングされたフォトレジ
スト７をマスクとしてＲＩＥによりシリコン酸化膜１５
をエッチングする。
ソグラフィ技術によってパターニングされたフォトレジ
スト７をマスクとしてＲＩＥによりシリコン酸化膜１５
をエッチングする。
【００４７】フォトレジスト７の除去後、図７（ｄ）に
示すように、ＲＩＥ又はウェットエッチングによって多
結晶シリコンをエッチングし、ゲート電極４の高さを３
０ｎｍ程度にする。続いて、図８（ａ）に示すように、
ＲＩＥによりシリコン酸化膜１５を全面エッチバックす
る。以上の工程の後、ゲート電極の高さは、シリサイド
層の厚さと同程度であることが好ましく、具体的には２
０〜４０ｎｍの範囲が好ましい。また、ゲート電極の側
面と基板面とのなす角αは好ましくは９０度を超える角
度であり、１２０度以上がより好ましく、１３５度以上
がさらに好ましい。
示すように、ＲＩＥ又はウェットエッチングによって多
結晶シリコンをエッチングし、ゲート電極４の高さを３
０ｎｍ程度にする。続いて、図８（ａ）に示すように、
ＲＩＥによりシリコン酸化膜１５を全面エッチバックす
る。以上の工程の後、ゲート電極の高さは、シリサイド
層の厚さと同程度であることが好ましく、具体的には２
０〜４０ｎｍの範囲が好ましい。また、ゲート電極の側
面と基板面とのなす角αは好ましくは９０度を超える角
度であり、１２０度以上がより好ましく、１３５度以上
がさらに好ましい。
【００４８】次に、図８（ｂ）に示すように、ＣＶＤ法
によりシリコン酸化膜１６を１０ｎｍ程度体積する。次
いで、イオン注入法によって半導体基板１上に拡散層８
を形成する。例えば、注入イオン種は砒素、注入エネル
ギーは５０ｋｅＶ、注入濃度は３Ｅ１５ｃｍ-2で行う。
によりシリコン酸化膜１６を１０ｎｍ程度体積する。次
いで、イオン注入法によって半導体基板１上に拡散層８
を形成する。例えば、注入イオン種は砒素、注入エネル
ギーは５０ｋｅＶ、注入濃度は３Ｅ１５ｃｍ-2で行う。
【００４９】図８（ｃ）に示すように、シリコン酸化膜
１６をフッ酸でウェットエッチングし、ゲート電極４と
拡散層８を露出させ、その後、コバルトをスパッタす
る。このとき、ゲート電極４と拡散層８との間のゲート
絶縁膜３がやや後退するようにウェットエッチングを行
うことが好ましい。続いて、７００℃、１分程度の熱処
理によってゲート電極４と拡散酸層８の表面をシリサイ
ド化し、その他の部位のコバルトを除去する。側壁が除
去されていたゲート電極と、この電極とゲート絶縁膜を
介した半導体基板の拡散層とは、シリサイド層１０によ
って電気的に接続される。
１６をフッ酸でウェットエッチングし、ゲート電極４と
拡散層８を露出させ、その後、コバルトをスパッタす
る。このとき、ゲート電極４と拡散層８との間のゲート
絶縁膜３がやや後退するようにウェットエッチングを行
うことが好ましい。続いて、７００℃、１分程度の熱処
理によってゲート電極４と拡散酸層８の表面をシリサイ
ド化し、その他の部位のコバルトを除去する。側壁が除
去されていたゲート電極と、この電極とゲート絶縁膜を
介した半導体基板の拡散層とは、シリサイド層１０によ
って電気的に接続される。
【００５０】なお、第１〜第４の実施の形態において、
本実施の形態のようにゲート電極の両側で拡散層と接続
させてもよい。
本実施の形態のようにゲート電極の両側で拡散層と接続
させてもよい。
【００５１】第６の実施の形態
本実施の形態は、上記第５の実施の形態において、ゲー
ト電極の片側の側壁だけを拡散層と電気的に接続するも
のである。
ト電極の片側の側壁だけを拡散層と電気的に接続するも
のである。
【００５２】まず、図７（ａ）に示すように、既知のシ
ャロートレンチ分離法によって素子分離領域２が既に形
成されているｐ型半導体基板１上に、熱酸化によってゲ
ート絶縁膜３を５ｎｍ程度形成する。その上に、化学的
気相成長（ＣＶＤ）法によって多結晶シリコンを１５０
ｎｍ程度堆積する。次いで、フォトリソグラフィ技術に
よりパターニングされたフォトレジストをマスクとして
反応性イオンエッチング（ＲＩＥ）によって多結晶シリ
コン層をエッチングし、シリコンゲート電極４を形成す
る。続いて、イオン注入によって半導体基板上にＬＤＤ
１４を形成する。例えば、注入イオン種はリン、注入エ
ネルギーは３０ｋｅＶ、注入濃度は３Ｅ１２ｃｍ-2で行
う。
ャロートレンチ分離法によって素子分離領域２が既に形
成されているｐ型半導体基板１上に、熱酸化によってゲ
ート絶縁膜３を５ｎｍ程度形成する。その上に、化学的
気相成長（ＣＶＤ）法によって多結晶シリコンを１５０
ｎｍ程度堆積する。次いで、フォトリソグラフィ技術に
よりパターニングされたフォトレジストをマスクとして
反応性イオンエッチング（ＲＩＥ）によって多結晶シリ
コン層をエッチングし、シリコンゲート電極４を形成す
る。続いて、イオン注入によって半導体基板上にＬＤＤ
１４を形成する。例えば、注入イオン種はリン、注入エ
ネルギーは３０ｋｅＶ、注入濃度は３Ｅ１２ｃｍ-2で行
う。
【００５３】次に、図７（ｂ）に示すように、シリコン
酸化膜１５を１００ｎｍ程度堆積する。
酸化膜１５を１００ｎｍ程度堆積する。
【００５４】次に、図９（ａ）に示すように、フォトリ
ソグラフィ技術によってパターニングされたフォトレジ
スト７をマスクとしてＲＩＥによりシリコン酸化膜１５
をエッチングする。
ソグラフィ技術によってパターニングされたフォトレジ
スト７をマスクとしてＲＩＥによりシリコン酸化膜１５
をエッチングする。
【００５５】フォトレジスト７の除去後、図９（ｂ）に
示すように、ＲＩＥ又はウェットエッチングによって多
結晶シリコンをエッチングし、拡散層と接続する側のゲ
ート電極４の高さを３０ｎｍ程度にする。続いて、ＲＩ
Ｅによりシリコン酸化膜１５を、図９（ｃ）に示すよう
に、ゲート電極が拡散層と接続される側とは反対側の側
壁部を残してエッチバックする。
示すように、ＲＩＥ又はウェットエッチングによって多
結晶シリコンをエッチングし、拡散層と接続する側のゲ
ート電極４の高さを３０ｎｍ程度にする。続いて、ＲＩ
Ｅによりシリコン酸化膜１５を、図９（ｃ）に示すよう
に、ゲート電極が拡散層と接続される側とは反対側の側
壁部を残してエッチバックする。
【００５６】次に、図９（ｄ）に示すように、ＣＶＤ法
によりシリコン酸化膜１６を１０ｎｍ程度体積する。次
いで、イオン注入法によって半導体基板１上に拡散層８
を形成する。例えば、注入イオン種は砒素、注入エネル
ギーは５０ｋｅＶ、注入濃度は３Ｅ１５ｃｍ-2で行う。
によりシリコン酸化膜１６を１０ｎｍ程度体積する。次
いで、イオン注入法によって半導体基板１上に拡散層８
を形成する。例えば、注入イオン種は砒素、注入エネル
ギーは５０ｋｅＶ、注入濃度は３Ｅ１５ｃｍ-2で行う。
【００５７】図１０に示すように、シリコン酸化膜１６
をフッ酸でウェットエッチングし、ゲート電極４と拡散
層８を露出させ、その後、コバルトをスパッタする。こ
のとき、ゲート電極４と拡散層８との間のゲート絶縁膜
３がやや後退するようにウェットエッチングを行うこと
が好ましい。続いて、７００℃、１分程度の熱処理によ
ってゲート電極４と拡散酸層８の表面をシリサイド化
し、その他の部位のコバルトを除去する。ゲート電極
と、この電極とゲート絶縁膜を介した半導体基板の拡散
層とは、シリサイド層１０によってゲート電極の片側に
おいて電気的に接続される。
をフッ酸でウェットエッチングし、ゲート電極４と拡散
層８を露出させ、その後、コバルトをスパッタする。こ
のとき、ゲート電極４と拡散層８との間のゲート絶縁膜
３がやや後退するようにウェットエッチングを行うこと
が好ましい。続いて、７００℃、１分程度の熱処理によ
ってゲート電極４と拡散酸層８の表面をシリサイド化
し、その他の部位のコバルトを除去する。ゲート電極
と、この電極とゲート絶縁膜を介した半導体基板の拡散
層とは、シリサイド層１０によってゲート電極の片側に
おいて電気的に接続される。
【００５８】第７の実施の形態
まず、図１２（ａ）に示すように、公知の方法により半
導体基板上に素子分離領域２、ゲート絶縁膜３、ゲート
電極４、ＬＤＤ領域１４、ゲート側壁６ａ、６ｂを形成
する。例えば、基板はｐ型シリコン半導体、素子分離領
域は深さ４００ｎｍ程度の浅溝分離、ゲート絶縁膜は６
ｎｍ程度の熱シリコン酸化膜、ゲート電極は化学的気相
成長（ＣＶＤ）法による膜厚１５０ｎｍ程度の多結晶シ
リコン、ＬＤＤ領域は１０ｋｅＶ程度のエネルギーで１
Ｅ１４ｃｍ-2程度のヒ素をイオン注入したもの、ゲート
側壁はＣＶＤ法によって堆積された後にエッチバックす
ることで形成されたシリコン酸化膜である。
導体基板上に素子分離領域２、ゲート絶縁膜３、ゲート
電極４、ＬＤＤ領域１４、ゲート側壁６ａ、６ｂを形成
する。例えば、基板はｐ型シリコン半導体、素子分離領
域は深さ４００ｎｍ程度の浅溝分離、ゲート絶縁膜は６
ｎｍ程度の熱シリコン酸化膜、ゲート電極は化学的気相
成長（ＣＶＤ）法による膜厚１５０ｎｍ程度の多結晶シ
リコン、ＬＤＤ領域は１０ｋｅＶ程度のエネルギーで１
Ｅ１４ｃｍ-2程度のヒ素をイオン注入したもの、ゲート
側壁はＣＶＤ法によって堆積された後にエッチバックす
ることで形成されたシリコン酸化膜である。
【００５９】次に、減圧ＣＶＤ法でシリコン窒化膜１７
をゲート電極の厚さ程度（ここでは１５０ｎｍ程度）に
成長させ、次いでフォトリソグラフィによってパターニ
ングした図示しないレジストをマスクに異方性の反応性
イオンエッチング（ＲＩＥ）でこのシリコン窒化膜をエ
ッチングする（図１２（ｂ））。ここでは、多結晶シリ
コン、シリコン酸化膜、シリコン基板に対するエッチン
グ速度がシリコン窒化膜に対するエッチング速度より小
さいＲＩＥを用いる。シリコン窒化膜の厚さはゲート電
極の厚さ程度に薄くすることで、アスペクト比が小さく
なり、後の工程の多結晶シリコン層１８の埋め込みを良
好に行うことができる。また、オーバーエッチ量も小さ
くなる。
をゲート電極の厚さ程度（ここでは１５０ｎｍ程度）に
成長させ、次いでフォトリソグラフィによってパターニ
ングした図示しないレジストをマスクに異方性の反応性
イオンエッチング（ＲＩＥ）でこのシリコン窒化膜をエ
ッチングする（図１２（ｂ））。ここでは、多結晶シリ
コン、シリコン酸化膜、シリコン基板に対するエッチン
グ速度がシリコン窒化膜に対するエッチング速度より小
さいＲＩＥを用いる。シリコン窒化膜の厚さはゲート電
極の厚さ程度に薄くすることで、アスペクト比が小さく
なり、後の工程の多結晶シリコン層１８の埋め込みを良
好に行うことができる。また、オーバーエッチ量も小さ
くなる。
【００６０】続いて、図１２（ｃ）に示すように、エッ
チングにより露出した部分のゲート側壁６ａをＲＩＥに
より除去する。ここでは、多結晶シリコンに対するエッ
チング速度がシリコン酸化膜のエッチング速度よりも小
さいＲＩＥを用いる。
チングにより露出した部分のゲート側壁６ａをＲＩＥに
より除去する。ここでは、多結晶シリコンに対するエッ
チング速度がシリコン酸化膜のエッチング速度よりも小
さいＲＩＥを用いる。
【００６１】次いで、シリコン窒化膜１７とゲート電極
４をマスクにし、露出したシリコン基板に５０ｋｅＶ程
度のエネルギーで１Ｅ１５ｃｍ-2程度のヒ素をイオン注
入してイオン注入領域１９を形成する（図１２
（ｃ））。
４をマスクにし、露出したシリコン基板に５０ｋｅＶ程
度のエネルギーで１Ｅ１５ｃｍ-2程度のヒ素をイオン注
入してイオン注入領域１９を形成する（図１２
（ｃ））。
【００６２】次に、図１２（ｄ）に示すように、その基
板の露出した部分に、ゲート電極４とシリコン窒化膜１
７との間が丁度埋まるような厚さ（例えば４０ｎｍ程
度）の多結晶シリコン層１８をＣＶＤ法で成長させる。
板の露出した部分に、ゲート電極４とシリコン窒化膜１
７との間が丁度埋まるような厚さ（例えば４０ｎｍ程
度）の多結晶シリコン層１８をＣＶＤ法で成長させる。
【００６３】次に、図１２（ｅ）に示すように、多結晶
シリコン層１８をＲＩＥでシリコン窒化膜１７が露出
し、且つシリコン基板１が露出しない程度エッチバック
する。この時のＲＩＥは、ゲート電極上のシリコン窒化
膜の側壁に多結晶シリコンが残り易いので等方性である
方が望ましい。
シリコン層１８をＲＩＥでシリコン窒化膜１７が露出
し、且つシリコン基板１が露出しない程度エッチバック
する。この時のＲＩＥは、ゲート電極上のシリコン窒化
膜の側壁に多結晶シリコンが残り易いので等方性である
方が望ましい。
【００６４】次に、図１２（ｆ）に示すように、リン酸
等によりシリコン窒化膜１７を除去した後、ＣＶＤ法で
シリコン酸化膜を１０ｎｍ程度成長（図示せず）させ、
そのシリコン酸化膜越しに５０ｋｅＶ程度のエネルギー
で１Ｅ１５ｃｍ-2程度のヒ素をイオン注入し、ソース・
ドレイン拡散層８を形成する。続いて、シリコン基板と
ゲート電極上面と埋め込んだ多結晶シリコンとが露出す
るように、シリコン酸化膜を弗酸で除去し、コバルトな
どの高融点金属をスパッタして高融点金属層を形成し、
次いで露出した基板とゲート電極上面と埋め込んだ多結
晶シリコンのシリサイド化を行いシリサイド層１０を形
成する。これにより、ゲート電極４と拡散層８とが埋め
込んだ多結晶シリコン１８により電気的に接続される。
等によりシリコン窒化膜１７を除去した後、ＣＶＤ法で
シリコン酸化膜を１０ｎｍ程度成長（図示せず）させ、
そのシリコン酸化膜越しに５０ｋｅＶ程度のエネルギー
で１Ｅ１５ｃｍ-2程度のヒ素をイオン注入し、ソース・
ドレイン拡散層８を形成する。続いて、シリコン基板と
ゲート電極上面と埋め込んだ多結晶シリコンとが露出す
るように、シリコン酸化膜を弗酸で除去し、コバルトな
どの高融点金属をスパッタして高融点金属層を形成し、
次いで露出した基板とゲート電極上面と埋め込んだ多結
晶シリコンのシリサイド化を行いシリサイド層１０を形
成する。これにより、ゲート電極４と拡散層８とが埋め
込んだ多結晶シリコン１８により電気的に接続される。
【００６５】第８の実施の形態
図１３（ａ）・（ｄ）は、第７の実施の形態の図１２
（ｂ）に相応する。この状態は、シリコン窒化膜１７の
開口部がゲート電極４からシリコン基板１までに渡って
いる場合であり、この場合は第７の実施の形態のように
ＲＩＥによりゲート側壁６ａを除去すればよい。
（ｂ）に相応する。この状態は、シリコン窒化膜１７の
開口部がゲート電極４からシリコン基板１までに渡って
いる場合であり、この場合は第７の実施の形態のように
ＲＩＥによりゲート側壁６ａを除去すればよい。
【００６６】しかしながら、実際の製造工程では、シリ
コン窒化膜１７の開口部がフォトリソグラフィ時の位置
ズレや寸法変動によって、シリコン基板が露出しない場
合（図１３（ｂ）、（ｅ））や、ゲート電極が露出しな
い場合（図１３（ｃ）、（ｆ））が起こる虞がある。こ
うした場合は、第７の実施の形態のようなＲＩＥでは、
ゲート電極と拡散層を接続できるように、ゲート側壁６
ａを十分に除去することが困難になる。
コン窒化膜１７の開口部がフォトリソグラフィ時の位置
ズレや寸法変動によって、シリコン基板が露出しない場
合（図１３（ｂ）、（ｅ））や、ゲート電極が露出しな
い場合（図１３（ｃ）、（ｆ））が起こる虞がある。こ
うした場合は、第７の実施の形態のようなＲＩＥでは、
ゲート電極と拡散層を接続できるように、ゲート側壁６
ａを十分に除去することが困難になる。
【００６７】そこで本実施の形態は、このような場合で
あってもゲート電極と拡散層とを接続できる方法であ
る。
あってもゲート電極と拡散層とを接続できる方法であ
る。
【００６８】すなわち、ゲート側壁を除去する工程にお
いて、レジストをマスクに弗酸等によって等方的にエッ
チングする。その結果、図１３（ｂ）・（ｅ）や図１３
（ｃ）・（ｆ）のような場合でも、シリコン酸化膜から
なるゲート側壁６ａがレジスト寸法よりも大きく除去さ
れる（図１３（ｈ）、（ｉ））。これにより、ゲート電
極と基板とを接続することが可能になる。なお、図１３
（ａ）・（ｄ）に示す場合でも図１３（ｇ）のような状
態になるが、良好にゲート電極と拡散層とを接続でき
る。
いて、レジストをマスクに弗酸等によって等方的にエッ
チングする。その結果、図１３（ｂ）・（ｅ）や図１３
（ｃ）・（ｆ）のような場合でも、シリコン酸化膜から
なるゲート側壁６ａがレジスト寸法よりも大きく除去さ
れる（図１３（ｈ）、（ｉ））。これにより、ゲート電
極と基板とを接続することが可能になる。なお、図１３
（ａ）・（ｄ）に示す場合でも図１３（ｇ）のような状
態になるが、良好にゲート電極と拡散層とを接続でき
る。
【００６９】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ダイレクト・ストラップ法により、ゲート電極
と拡散層とがより歩留まり良く接続でき、また、ゲート
電極と拡散層との接続抵抗が低い半導体装置が作製でき
る。これは、サリサイド化が均一にゲート電極と拡散層
の接続領域内へ進行するからである。
よれば、ダイレクト・ストラップ法により、ゲート電極
と拡散層とがより歩留まり良く接続でき、また、ゲート
電極と拡散層との接続抵抗が低い半導体装置が作製でき
る。これは、サリサイド化が均一にゲート電極と拡散層
の接続領域内へ進行するからである。
【図１】本発明の半導体装置の製造方法の第１の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図２】本発明の半導体装置の製造方法の第２の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図３】本発明の半導体装置の製造方法を説明するため
の構成図である。
の構成図である。
【図４】本発明の半導体装置の製造方法の第３の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図５】本発明の第３の実施の形態の製造方法により作
製された半導体装置の断面図である。
製された半導体装置の断面図である。
【図６】本発明の半導体装置の製造方法の第４の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図７】本発明の半導体装置の製造方法の第５の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図８】本発明の半導体装置の製造方法の第５の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図９】本発明の半導体装置の製造方法の第６の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図１０】本発明の第６の実施の形態の製造方法により
作製された半導体装置の断面図である。
作製された半導体装置の断面図である。
【図１１】従来の半導体装置の製造方法の工程断面図で
ある。
ある。
【図１２】本発明の半導体装置の製造方法の第７の実施
の形態を示す工程断面図である。
の形態を示す工程断面図である。
【図１３】本発明の半導体装置の製造方法の第８の実施
の形態の説明図である。
の形態の説明図である。
【図１４】従来の半導体装置の製造方法の工程断面図で
ある。
ある。
１ 半導体基板
２ 素子分離領域
３ ゲート絶縁膜
４ ゲート電極
５、１７ シリコン窒化膜
６ａ、６ｂ ゲート側壁
７ レジスト
８ 拡散層
９ コバルト層
１０ シリサイド層
１１ レジスト孔
１２ａ、１２ｂ ゲート側壁
１３ 素子分離領域側壁
１４ ＬＤＤ
１５、１６ シリコン酸化膜
１８ 多結晶シリコン層
１９ イオン注入領域
２０ コンタクト孔
２１ 層間絶縁膜
２２ プラグ
２３ バリアメタル
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/78
H01L 21/28
Claims (7)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記半導体基板の一部に不純物を注入する工程と、 前記ゲート電極の側壁にゲート側壁を形成する工程と、 前記ゲート側壁の一部を除去する工程と、ゲート電極側面と半導体基板の彫り込み部側面の一部と
が同一平面となるように 前記ゲート側壁が除去された前
記ゲート電極の前記側壁に沿って前記半導体基板の一部
分を彫り込む工程と、 前記半導体基板のうち掘り込まれた領域の一部に拡散層
を形成する工程と、 前記ゲート電極表面の一部と、前記ゲート側壁が除去さ
れた前記ゲート電極の前記側壁の表面と、前記拡散層が
形成された領域の上に高融点金属層を形成する工程と、 熱処理によって前記ゲート電極表面の一部と、前記ゲー
ト側壁が除去された前記ゲート電極の前記側壁の表面
と、前記拡散層が形成された領域のうち前記高融点金属
層と接する各々の領域をシリサイド化する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体基板に拡散層を形成する工程
と、前記高融点金属層を形成する工程との間に、前記ゲ
ート電極と前記拡散層との間の前記ゲート絶縁膜の一部
をエッチングする工程を有することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート側壁が除去された前記ゲート
電極の前記側壁に沿って前記半導体基板の一部分を彫り
込む工程において、前記ゲート電極上にはレジストが形
成されていることを特徴とする請求項１又は２記載の半
導体装置の製造方法。 - 【請求項４】 前記レジストの形成前に前記半導体基板
の全面をエッチバックする工程を有することを特徴とす
る請求項３記載の半導体装置の製造方法。 - 【請求項５】 半導体基板上に、ゲート絶縁膜を形成す
る工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記半導体基板に不純物を注入する工程と、 前記ゲート電極にゲート側壁を形成する工程と前記ゲー
ト電極及び前記ゲート側壁を覆うようにシリコン窒化膜
を形成する工程と、 前記シリコン窒化膜の一部を除去して開口部を形成する
工程と、 前記開口部内のゲート側壁を除去する工程と、 少なくとも前記開口部を埋め込むように多結晶シリコン
層を形成する工程と、 前記開口部に埋め込まれた前記多結晶シリコン以外の前
記多結晶シリコンを除去する工程と、 前記シリコン窒化膜を除去する工程と、シリコン酸化膜を形成した後に 前記ゲート電極表面の一
部と、前記ゲート側壁が除去された前記ゲート電極の前
記側壁の表面と、前記拡散層が形成された領域に拡散層
を形成する工程と、シリコン基板とゲート電極上面と埋め込んだ多結晶シリ
コンとが露出するように前記シリコン酸化膜を除去した
後、 前記拡散層上に高融点金属層を形成する工程と、 熱処理によって前記拡散層が形成された領域のうち前記
高融点金属層と接する領域をシリサイド化する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記シリコン窒化膜の厚さが前記ゲート
電極の厚さと同等であることを特徴とする請求項５記載
の半導体装置の製造方法。 - 【請求項７】 前記ゲート側壁の除去を等方性エッチン
グにより行うことを特徴とする請求項５記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04780398A JP3383933B2 (ja) | 1997-11-20 | 1998-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-319952 | 1997-11-20 | ||
| JP31995297 | 1997-11-20 | ||
| JP04780398A JP3383933B2 (ja) | 1997-11-20 | 1998-02-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214688A JPH11214688A (ja) | 1999-08-06 |
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Family
ID=26387978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04780398A Expired - Fee Related JP3383933B2 (ja) | 1997-11-20 | 1998-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3383933B2 (ja) |
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|---|---|---|---|---|
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| KR101669470B1 (ko) * | 2009-10-14 | 2016-10-26 | 삼성전자주식회사 | 금속 실리사이드층을 포함하는 반도체 소자 |
-
1998
- 1998-02-27 JP JP04780398A patent/JP3383933B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPH11214688A (ja) | 1999-08-06 |
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