JP3383933B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3383933B2 JP3383933B2 JP04780398A JP4780398A JP3383933B2 JP 3383933 B2 JP3383933 B2 JP 3383933B2 JP 04780398 A JP04780398 A JP 04780398A JP 4780398 A JP4780398 A JP 4780398A JP 3383933 B2 JP3383933 B2 JP 3383933B2
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Description
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。
の製造方法に関する。
【0002】
【従来の技術】半導体装置の製造において、ゲート電極
と拡散層との接続は、ゲート電極と拡散層とをシリサイ
ド化することで接続する方法(ダイレクト・ストラップ
法)により行われている。
と拡散層との接続は、ゲート電極と拡散層とをシリサイ
ド化することで接続する方法(ダイレクト・ストラップ
法)により行われている。
【0003】従来、このダイレクト・ストラップ法によ
るゲート電極と拡散層との接続は以下のようにして行わ
れていた(特願平9−245387号)。
るゲート電極と拡散層との接続は以下のようにして行わ
れていた(特願平9−245387号)。
【0004】まず、図11(a)に示すように、公知の
方法によってシリコン酸化膜からなる素子分離領域2が
既に形成されているシリコン半導体基板1上に、ゲート
絶縁膜3を介してゲート電極4を形成する。次いで、イ
オン注入法により半導体基板上にLDD(Lightly Dope
d Drain)14を形成する。
方法によってシリコン酸化膜からなる素子分離領域2が
既に形成されているシリコン半導体基板1上に、ゲート
絶縁膜3を介してゲート電極4を形成する。次いで、イ
オン注入法により半導体基板上にLDD(Lightly Dope
d Drain)14を形成する。
【0005】次に、図11(b)に示すように、公知の
方法でシリコン酸化膜からなるゲート側壁6a、6bを
形成する。
方法でシリコン酸化膜からなるゲート側壁6a、6bを
形成する。
【0006】その後、図11(c)に示すように、フォ
トリソグラフィ技術によってパターニングされたフォト
レジスト7をマスクとしてエッチングによりゲート側壁
6aの一部を除去する。その際、基板をエッチングしな
いように行い、ゲート電極と拡散層の接続面は互いに垂
直となる。
トリソグラフィ技術によってパターニングされたフォト
レジスト7をマスクとしてエッチングによりゲート側壁
6aの一部を除去する。その際、基板をエッチングしな
いように行い、ゲート電極と拡散層の接続面は互いに垂
直となる。
【0007】次いで、マスクの除去後に、拡散層8を形
成し、シリサイド化を行ってシリサイド層10を形成
し、ダイレクト・ストラップを形成する(図11
(d))。
成し、シリサイド化を行ってシリサイド層10を形成
し、ダイレクト・ストラップを形成する(図11
(d))。
【0008】図14に、従来の製造方法の別の例を示す
(特開平5−90540号公報)。
(特開平5−90540号公報)。
【0009】まず、公知の方法により半導体基板上に素
子分離領域2、ゲート絶縁膜3、ゲート電極4、LDD
領域14、ゲート側壁を形成する。
子分離領域2、ゲート絶縁膜3、ゲート電極4、LDD
領域14、ゲート側壁を形成する。
【0010】次に、拡散層8を形成し、続いてゲート電
極の露出部分と拡散層のシリサイド化を行う。その後、
CVD法により、厚さ600nm程度の層間絶縁膜21
を形成し、次いで図示していないレジストをマスクにし
て、RIEにより層間絶縁膜21とゲート側壁とを除去
し、コンタクト孔20を開ける(図14(a))。
極の露出部分と拡散層のシリサイド化を行う。その後、
CVD法により、厚さ600nm程度の層間絶縁膜21
を形成し、次いで図示していないレジストをマスクにし
て、RIEにより層間絶縁膜21とゲート側壁とを除去
し、コンタクト孔20を開ける(図14(a))。
【0011】次に、図14(b)に示すように、イオン
注入によりイオン注入領域19を形成し、続いて、ゲー
ト電極と拡散層をまたぐように高融点金属等の導電性材
料プラグ22を埋め込み、ゲート電極と拡散層とを接続
する。ここで、図14(b)のバリアメタル23は、導
電性材料プラグ22が半導体基板1と好ましくない反応
をするのを防ぐために存在する。
注入によりイオン注入領域19を形成し、続いて、ゲー
ト電極と拡散層をまたぐように高融点金属等の導電性材
料プラグ22を埋め込み、ゲート電極と拡散層とを接続
する。ここで、図14(b)のバリアメタル23は、導
電性材料プラグ22が半導体基板1と好ましくない反応
をするのを防ぐために存在する。
【0012】
【発明が解決しようとする課題】しかしながら、図11
に示す従来の製造方法では、ゲート電極と拡散層との接
続部の角の内側のシリサイド層が薄くなり、その結果、
ダイレクト・ストラップの抵抗が高くなったり、歩留ま
りが悪くなるといった問題があった。これは、ゲート電
極と拡散層の接続面が互いに垂直であり、且つそこにゲ
ート絶縁膜3があるため、接続されるべき領域でシリサ
イド層が薄くなってしまうからである。
に示す従来の製造方法では、ゲート電極と拡散層との接
続部の角の内側のシリサイド層が薄くなり、その結果、
ダイレクト・ストラップの抵抗が高くなったり、歩留ま
りが悪くなるといった問題があった。これは、ゲート電
極と拡散層の接続面が互いに垂直であり、且つそこにゲ
ート絶縁膜3があるため、接続されるべき領域でシリサ
イド層が薄くなってしまうからである。
【0013】また、図14に示す従来の製造方法では、
層間絶縁膜を貫く際のオーバーエッチ量が大きいため素
子分離領域の埋め込み絶縁膜を深く掘り込んでしまった
り、層間絶縁膜が厚く、アスペクト比が大きいためプラ
グの埋め込みが困難であるといった問題があった。
層間絶縁膜を貫く際のオーバーエッチ量が大きいため素
子分離領域の埋め込み絶縁膜を深く掘り込んでしまった
り、層間絶縁膜が厚く、アスペクト比が大きいためプラ
グの埋め込みが困難であるといった問題があった。
【0014】そこで本発明の目的は、ダイレクト・スト
ラップ法によりゲート電極と拡散層がより歩留まり良く
接続できる製造方法を提供し、また、ゲート電極と拡散
層との接続抵抗が低い半導体装置を提供することであ
る。
ラップ法によりゲート電極と拡散層がより歩留まり良く
接続できる製造方法を提供し、また、ゲート電極と拡散
層との接続抵抗が低い半導体装置を提供することであ
る。
【0015】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。
を達成するために種々の検討を重ねた結果、本発明を完
成した。
【0016】 本発明は、半導体基板上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にゲート電極を
形成する工程と、前記半導体基板の一部に不純物を注入
する工程と、前記ゲート電極の側壁にゲート側壁を形成
する工程と、前記ゲート側壁の一部を除去する工程と、
ゲート電極側面と半導体基板の彫り込み部側面の一部と
が同一平面となるように前記ゲート側壁が除去された前
記ゲート電極の前記側壁に沿って前記半導体基板の一部
分を彫り込む工程と、前記半導体基板のうち掘り込まれ
た領域の一部に拡散層を形成する工程と、前記ゲート電
極表面の一部と、前記ゲート側壁が除去された前記ゲー
ト電極の前記側壁の表面と、前記拡散層が形成された領
域の上に高融点金属層を形成する工程と、熱処理によっ
て前記ゲート電極表面の一部と、前記ゲート側壁が除去
された前記ゲート電極の前記側壁の表面と、前記拡散層
が形成された領域のうち前記高融点金属層と接する各々
の領域をシリサイド化する工程とを有することを特徴と
する半導体装置の製造方法に関する。
を形成する工程と、前記ゲート絶縁膜上にゲート電極を
形成する工程と、前記半導体基板の一部に不純物を注入
する工程と、前記ゲート電極の側壁にゲート側壁を形成
する工程と、前記ゲート側壁の一部を除去する工程と、
ゲート電極側面と半導体基板の彫り込み部側面の一部と
が同一平面となるように前記ゲート側壁が除去された前
記ゲート電極の前記側壁に沿って前記半導体基板の一部
分を彫り込む工程と、前記半導体基板のうち掘り込まれ
た領域の一部に拡散層を形成する工程と、前記ゲート電
極表面の一部と、前記ゲート側壁が除去された前記ゲー
ト電極の前記側壁の表面と、前記拡散層が形成された領
域の上に高融点金属層を形成する工程と、熱処理によっ
て前記ゲート電極表面の一部と、前記ゲート側壁が除去
された前記ゲート電極の前記側壁の表面と、前記拡散層
が形成された領域のうち前記高融点金属層と接する各々
の領域をシリサイド化する工程とを有することを特徴と
する半導体装置の製造方法に関する。
【0017】
【0018】
【0019】
【0020】 また、本発明は、半導体基板上に、ゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記半導体基板に不純物を注
入する工程と、前記ゲート電極にゲート側壁を形成する
工程と前記ゲート電極及び前記ゲート側壁を覆うように
シリコン窒化膜を形成する工程と、前記シリコン窒化膜
の一部を除去して開口部を形成する工程と、前記開口部
内のゲート側壁を除去する工程と、少なくとも前記開口
部を埋め込むように多結晶シリコン層を形成する工程
と、前記開口部に埋め込まれた前記多結晶シリコン以外
の前記多結晶シリコンを除去する工程と、前記シリコン
窒化膜を除去する工程と、シリコン酸化膜を形成した後
に前記ゲート電極表面の一部と、前記ゲート側壁が除去
された前記ゲート電極の前記側壁の表面と、前記拡散層
が形成された領域に拡散層を形成する工程と、シリコン
基板とゲート電極上面と埋め込んだ多結晶シリコンとが
露出するように前記シリコン酸化膜を除去した後、前記
前記拡散層上に高融点金属層を形成する工程と、熱処理
によって前記拡散層が形成された領域のうち前記高融点
金属層と接する領域をシリサイド化する工程とを有する
ことを特徴とする半導体装置の製造方法に関する。
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記半導体基板に不純物を注
入する工程と、前記ゲート電極にゲート側壁を形成する
工程と前記ゲート電極及び前記ゲート側壁を覆うように
シリコン窒化膜を形成する工程と、前記シリコン窒化膜
の一部を除去して開口部を形成する工程と、前記開口部
内のゲート側壁を除去する工程と、少なくとも前記開口
部を埋め込むように多結晶シリコン層を形成する工程
と、前記開口部に埋め込まれた前記多結晶シリコン以外
の前記多結晶シリコンを除去する工程と、前記シリコン
窒化膜を除去する工程と、シリコン酸化膜を形成した後
に前記ゲート電極表面の一部と、前記ゲート側壁が除去
された前記ゲート電極の前記側壁の表面と、前記拡散層
が形成された領域に拡散層を形成する工程と、シリコン
基板とゲート電極上面と埋め込んだ多結晶シリコンとが
露出するように前記シリコン酸化膜を除去した後、前記
前記拡散層上に高融点金属層を形成する工程と、熱処理
によって前記拡散層が形成された領域のうち前記高融点
金属層と接する領域をシリサイド化する工程とを有する
ことを特徴とする半導体装置の製造方法に関する。
【0021】
【0022】
【発明の実施の形態】以下、本発明の実施の形態を挙げ
て詳細に説明する。
て詳細に説明する。
【0023】第1の実施の形態
まず、図1(a)に示すように、公知の方法によりシリ
コン酸化膜からなる素子分離領域2が既に形成されてい
るp型シリコン半導体基板1上に、熱酸化によってゲー
ト絶縁膜3を5nm程度形成する。その上に、化学的気
相成長(CVD)法によって多結晶シリコンを150n
m程度堆積し、更に減圧CVD法によりシリコン窒化膜
を50nm程度堆積する。次いで、フォトリソグラフィ
技術によりパターニングされたフォトレジストをマスク
として反応性イオンエッチング(RIE)によって、シ
リコン窒化膜と多結晶シリコン層をエッチングし、シリ
コン窒化膜5を上部に有するシリコンゲート電極4を形
成する。次いで、イオン注入によって半導体基板上にL
DD14を形成する。例えば、注入イオン種はリン、注
入エネルギーは30keV、注入濃度は3E12cm-2
で行う。
コン酸化膜からなる素子分離領域2が既に形成されてい
るp型シリコン半導体基板1上に、熱酸化によってゲー
ト絶縁膜3を5nm程度形成する。その上に、化学的気
相成長(CVD)法によって多結晶シリコンを150n
m程度堆積し、更に減圧CVD法によりシリコン窒化膜
を50nm程度堆積する。次いで、フォトリソグラフィ
技術によりパターニングされたフォトレジストをマスク
として反応性イオンエッチング(RIE)によって、シ
リコン窒化膜と多結晶シリコン層をエッチングし、シリ
コン窒化膜5を上部に有するシリコンゲート電極4を形
成する。次いで、イオン注入によって半導体基板上にL
DD14を形成する。例えば、注入イオン種はリン、注
入エネルギーは30keV、注入濃度は3E12cm-2
で行う。
【0024】次に、CVD法によってシリコン酸化膜を
平坦部の厚さで80nm程度堆積する。次いで、RIE
によりエッチバックし、図1(b)に示すように、ゲー
ト電極4にシリコン酸化膜からなるゲート側壁6a、6
bを形成する。
平坦部の厚さで80nm程度堆積する。次いで、RIE
によりエッチバックし、図1(b)に示すように、ゲー
ト電極4にシリコン酸化膜からなるゲート側壁6a、6
bを形成する。
【0025】次に、図1(c)に示すように、フォトリ
ソグラフィ技術によってパターニングされたフォトレジ
スト7をマスクとしてRIEによりゲート側壁6aの一
部を除去し、更にレジスト7とゲート電極とをマスクと
して半導体基板1を40nm程度彫り込む。これによ
り、ゲート電極側面と半導体基板の彫り込み部側面の一
部とが同一平面になる。ゲート電極上のシリコン窒化膜
は、この時、ゲート電極が基板とともにエッチングされ
て無くなってしまうのを防ぐために存在する。
ソグラフィ技術によってパターニングされたフォトレジ
スト7をマスクとしてRIEによりゲート側壁6aの一
部を除去し、更にレジスト7とゲート電極とをマスクと
して半導体基板1を40nm程度彫り込む。これによ
り、ゲート電極側面と半導体基板の彫り込み部側面の一
部とが同一平面になる。ゲート電極上のシリコン窒化膜
は、この時、ゲート電極が基板とともにエッチングされ
て無くなってしまうのを防ぐために存在する。
【0026】その後、レジスト7の除去およびシリコン
窒化膜5の除去を行い、次いでイオン注入によって半導
体基板1上に拡散層8を形成する。例えば、注入イオン
種は砒素、注入エネルギーは50keV、注入濃度は3
E15cm-2で行う。その後、コバルトをスパッタして
コバルト層9を形成する(図1(d))。
窒化膜5の除去を行い、次いでイオン注入によって半導
体基板1上に拡散層8を形成する。例えば、注入イオン
種は砒素、注入エネルギーは50keV、注入濃度は3
E15cm-2で行う。その後、コバルトをスパッタして
コバルト層9を形成する(図1(d))。
【0027】続いて、700℃で1分程度の熱処理によ
ってゲート電極4の表面と拡散層8の表面をシリサイド
化し、その他の部位のコバルトを除去する。ゲート側壁
6aが除去されたゲート電極の側面と半導体基板の彫り
込み部の拡散層8とはシリサイド層10によって電気的
に接続される(図1(e))。
ってゲート電極4の表面と拡散層8の表面をシリサイド
化し、その他の部位のコバルトを除去する。ゲート側壁
6aが除去されたゲート電極の側面と半導体基板の彫り
込み部の拡散層8とはシリサイド層10によって電気的
に接続される(図1(e))。
【0028】なお、本発明は、n型半導体においても同
様であるし、シリサイド化にはコバルトに限らずチタニ
ウムを用いてもよい。
様であるし、シリサイド化にはコバルトに限らずチタニ
ウムを用いてもよい。
【0029】第2の実施の形態
上記第1の実施の形態では、電気的に接続すべきゲート
電極4と拡散層8との間にゲート絶縁膜3が存在するた
め、その部分でのシリサイド層10が薄くなり抵抗が高
くなる(接続歩留まりが悪くなる)ことがあり、改善の
余地がある。
電極4と拡散層8との間にゲート絶縁膜3が存在するた
め、その部分でのシリサイド層10が薄くなり抵抗が高
くなる(接続歩留まりが悪くなる)ことがあり、改善の
余地がある。
【0030】そこで第2の実施の形態では、電気的に接
続すべきゲート電極4と拡散層8との間のゲート絶縁膜
3を後退させて、その隙間にコバルトをスパッタするこ
とでシリサイド化しやすくし、接続部の抵抗を下げ、接
続歩留まりを向上させる。
続すべきゲート電極4と拡散層8との間のゲート絶縁膜
3を後退させて、その隙間にコバルトをスパッタするこ
とでシリサイド化しやすくし、接続部の抵抗を下げ、接
続歩留まりを向上させる。
【0031】具体的には、第1の実施の形態の図1
(c)に示す状態を形成した後、フッ酸(HF)によっ
て1分程度ゲート絶縁膜3をウェットエッチングし、図
2(a)に示すように、電気的に接続すべきゲート電極
4と拡散層8との間のゲート絶縁膜3を後退させる。次
に、図2(b)に示すように、ゲート絶縁膜3を後退さ
せた後に形成された隙間を埋め込むようにして、コバル
トをスパッタしてコバルト層9を形成する。続いて、第
1の実施の形態と同様に、700℃で1分程度の熱処理
によってゲート電極4の表面と拡散層8の表面をシリサ
イド化し、その他の部位のコバルトを除去する(図2
(c))。
(c)に示す状態を形成した後、フッ酸(HF)によっ
て1分程度ゲート絶縁膜3をウェットエッチングし、図
2(a)に示すように、電気的に接続すべきゲート電極
4と拡散層8との間のゲート絶縁膜3を後退させる。次
に、図2(b)に示すように、ゲート絶縁膜3を後退さ
せた後に形成された隙間を埋め込むようにして、コバル
トをスパッタしてコバルト層9を形成する。続いて、第
1の実施の形態と同様に、700℃で1分程度の熱処理
によってゲート電極4の表面と拡散層8の表面をシリサ
イド化し、その他の部位のコバルトを除去する(図2
(c))。
【0032】第3の実施の形態
上記第1の実施の形態の図1(c)に示す状態を形成す
る工程においてレジスト7が目ズレしていると、素子分
離領域2のシリコン酸化膜を深くエッチングしてしまう
ことになり、素子分離特性を悪化させてしまう。第3の
実施の形態はこの点を改善するものである。ここで、図
3に、素子分離領域2とレジスト7とレジスト孔11の
位置関係を示す構成図を示す。図3(a)は図3(b)
のA−A’線断面図であり、図1(c)と同じ図であ
る。図3(b)は平面図であり、図3(c)は図3
(b)のB−B’線断面図である。図3(b)に示すレ
ジスト孔11の形成位置がズレると、図3(a)におい
てレジスト7が目ズレすることになる。
る工程においてレジスト7が目ズレしていると、素子分
離領域2のシリコン酸化膜を深くエッチングしてしまう
ことになり、素子分離特性を悪化させてしまう。第3の
実施の形態はこの点を改善するものである。ここで、図
3に、素子分離領域2とレジスト7とレジスト孔11の
位置関係を示す構成図を示す。図3(a)は図3(b)
のA−A’線断面図であり、図1(c)と同じ図であ
る。図3(b)は平面図であり、図3(c)は図3
(b)のB−B’線断面図である。図3(b)に示すレ
ジスト孔11の形成位置がズレると、図3(a)におい
てレジスト7が目ズレすることになる。
【0033】そこで第3の実施形態では、レジストの形
成前に半導体基板の全面をエッチバックすることで、ゲ
ート電極側面と半導体基板の接続面を同一平面にすると
同時に、素子分離領域2のシリコン酸化膜をエッチバッ
クする。次いで、ゲート電極の両側にシリコン窒化膜の
側壁を形成すると同時に素子分離領域7の端の段差にも
シリコン窒化膜の側壁を形成して、コンタクトが外抜け
しないように防止する。以下、図4を用いて説明する。
成前に半導体基板の全面をエッチバックすることで、ゲ
ート電極側面と半導体基板の接続面を同一平面にすると
同時に、素子分離領域2のシリコン酸化膜をエッチバッ
クする。次いで、ゲート電極の両側にシリコン窒化膜の
側壁を形成すると同時に素子分離領域7の端の段差にも
シリコン窒化膜の側壁を形成して、コンタクトが外抜け
しないように防止する。以下、図4を用いて説明する。
【0034】まず、図4(a)に示すように、公知のシ
ャロートレンチ分離法によって素子分離領域2が既に形
成されているp型半導体基板1上に、熱酸化によってゲ
ート絶縁膜3を5nm程度形成する。その上に、化学的
気相成長(CVD)法によって多結晶シリコンを150
nm程度堆積する。次いで、フォトリソグラフィ技術に
よってパターニングされたフォトレジストをマスクとし
て反応性イオンエッチング(RIE)によって、多結晶
シリコン層をエッチングし、ゲート電極4を形成する。
次いで、イオン注入によって半導体基板上にLDD14
を形成する。例えば、注入イオン種はリン、注入エネル
ギーは30keV、注入濃度は3E12cm-2で行う。
ャロートレンチ分離法によって素子分離領域2が既に形
成されているp型半導体基板1上に、熱酸化によってゲ
ート絶縁膜3を5nm程度形成する。その上に、化学的
気相成長(CVD)法によって多結晶シリコンを150
nm程度堆積する。次いで、フォトリソグラフィ技術に
よってパターニングされたフォトレジストをマスクとし
て反応性イオンエッチング(RIE)によって、多結晶
シリコン層をエッチングし、ゲート電極4を形成する。
次いで、イオン注入によって半導体基板上にLDD14
を形成する。例えば、注入イオン種はリン、注入エネル
ギーは30keV、注入濃度は3E12cm-2で行う。
【0035】次に、図4(b)に示すように、シリコン
とシリコン酸化膜のエッチングレートが1:2程度のR
IEによりシリコン基板を40nm程度エッチバックす
る。これにより、ゲート電極4の側面とゲート絶縁膜3
を介した半導体基板1の側面とが同一平面になる。その
際、半導体基板1のゲート電極下の半導体基板の垂直面
とそれに隣接する水平面との境目は丸みを帯びているよ
うに形成することが望ましい。
とシリコン酸化膜のエッチングレートが1:2程度のR
IEによりシリコン基板を40nm程度エッチバックす
る。これにより、ゲート電極4の側面とゲート絶縁膜3
を介した半導体基板1の側面とが同一平面になる。その
際、半導体基板1のゲート電極下の半導体基板の垂直面
とそれに隣接する水平面との境目は丸みを帯びているよ
うに形成することが望ましい。
【0036】次に、減圧CVD法によってシリコン窒化
膜を80nm程度堆積し、次いで、RIEによりエッチ
バックし、図4(c)に示すように、ゲート電極4と素
子分離領域2の端に側壁12a、12b、13を形成す
る。
膜を80nm程度堆積し、次いで、RIEによりエッチ
バックし、図4(c)に示すように、ゲート電極4と素
子分離領域2の端に側壁12a、12b、13を形成す
る。
【0037】続いて、図4(d)に示すように、フォト
リソグラフィ技術によってパターニングされたフォトレ
ジスト7をマスクとして、RIEによりゲート側壁12
aの一部を除去する。
リソグラフィ技術によってパターニングされたフォトレ
ジスト7をマスクとして、RIEによりゲート側壁12
aの一部を除去する。
【0038】その後、レジスト7の除去を行い、次いで
イオン注入によって半導体基板1上に拡散層8を形成す
る。例えば、注入イオン種は砒素、注入エネルギーは5
0keV、注入濃度は3E15cm-2で行う。その後、
コバルトをスパッタしてコバルト層9を形成する(図4
(e))。
イオン注入によって半導体基板1上に拡散層8を形成す
る。例えば、注入イオン種は砒素、注入エネルギーは5
0keV、注入濃度は3E15cm-2で行う。その後、
コバルトをスパッタしてコバルト層9を形成する(図4
(e))。
【0039】続いて、700℃1分程度の熱処理によっ
てゲート電極4の表面と拡散層8の表面をシリサイド化
し、その他の部位のコバルトを除去する。ゲート側壁1
2aが除去されたゲート電極の側面とゲート絶縁膜を介
した半導体基板の拡散層8とはシリサイド層10によっ
て電気的に接続される(図5)。
てゲート電極4の表面と拡散層8の表面をシリサイド化
し、その他の部位のコバルトを除去する。ゲート側壁1
2aが除去されたゲート電極の側面とゲート絶縁膜を介
した半導体基板の拡散層8とはシリサイド層10によっ
て電気的に接続される(図5)。
【0040】なお、本発明は、n型半導体においても同
様であるし、シリサイド化にはコバルトに限らずチタニ
ウムを用いてもよい。
様であるし、シリサイド化にはコバルトに限らずチタニ
ウムを用いてもよい。
【0041】第4の実施の形態
上記第3の実施の形態では、電気的に接続するべきゲー
ト電極4と拡散層8との間にゲート絶縁膜3が存在する
ため、その部分でのシリサイド層10が薄くなり抵抗が
高くなる(接続歩留まりが悪くなる)ことがあり、改善
の余地がある。
ト電極4と拡散層8との間にゲート絶縁膜3が存在する
ため、その部分でのシリサイド層10が薄くなり抵抗が
高くなる(接続歩留まりが悪くなる)ことがあり、改善
の余地がある。
【0042】そこで第4の実施の形態では、電気的に接
続すべきゲート電極4と拡散層8との間のゲート絶縁膜
3を後退させて、その隙間にコバルトをスパッタするこ
とでシリサイド化しやすくし、接続部の抵抗を下げ、接
続歩留まりを向上させる。
続すべきゲート電極4と拡散層8との間のゲート絶縁膜
3を後退させて、その隙間にコバルトをスパッタするこ
とでシリサイド化しやすくし、接続部の抵抗を下げ、接
続歩留まりを向上させる。
【0043】具体的には、第3の実施の形態の図4
(d)に示す状態を形成した後、フッ酸(HF)によっ
て1分程度ゲート絶縁膜3をウェットエッチングし、図
6(a)に示すように、電気的に接続すべきゲート電極
4と拡散層8との間のゲート絶縁膜3を後退させる。次
に、図6(b)に示すように、ゲート絶縁膜3を後退さ
せた後に形成された隙間を埋め込むようにして、コバル
トをスパッタしてコバルト層9を形成する。続いて、第
3の実施の形態と同様に、700℃で1分程度の熱処理
によってゲート電極4の表面と拡散層8の表面をシリサ
イド化し、その他の部位のコバルトを除去する(図6
(c))。
(d)に示す状態を形成した後、フッ酸(HF)によっ
て1分程度ゲート絶縁膜3をウェットエッチングし、図
6(a)に示すように、電気的に接続すべきゲート電極
4と拡散層8との間のゲート絶縁膜3を後退させる。次
に、図6(b)に示すように、ゲート絶縁膜3を後退さ
せた後に形成された隙間を埋め込むようにして、コバル
トをスパッタしてコバルト層9を形成する。続いて、第
3の実施の形態と同様に、700℃で1分程度の熱処理
によってゲート電極4の表面と拡散層8の表面をシリサ
イド化し、その他の部位のコバルトを除去する(図6
(c))。
【0044】第5の実施の形態
まず、図7(a)に示すように、既知のシャロートレン
チ分離法によって素子分離領域2が既に形成されている
p型半導体基板1上に、熱酸化によってゲート絶縁膜3
を5nm程度形成する。その上に、化学的気相成長(C
VD)法によって多結晶シリコンを150nm程度堆積
する。次いで、フォトリソグラフィ技術によりパターニ
ングされたフォトレジストをマスクとして反応性イオン
エッチング(RIE)によって多結晶シリコン層をエッ
チングし、シリコンゲート電極4を形成する。続いて、
イオン注入によって半導体基板上にLDD14を形成す
る。例えば、注入イオン種はリン、注入エネルギーは3
0keV、注入濃度は3E12cm-2で行う。
チ分離法によって素子分離領域2が既に形成されている
p型半導体基板1上に、熱酸化によってゲート絶縁膜3
を5nm程度形成する。その上に、化学的気相成長(C
VD)法によって多結晶シリコンを150nm程度堆積
する。次いで、フォトリソグラフィ技術によりパターニ
ングされたフォトレジストをマスクとして反応性イオン
エッチング(RIE)によって多結晶シリコン層をエッ
チングし、シリコンゲート電極4を形成する。続いて、
イオン注入によって半導体基板上にLDD14を形成す
る。例えば、注入イオン種はリン、注入エネルギーは3
0keV、注入濃度は3E12cm-2で行う。
【0045】次に、図7(b)に示すように、シリコン
酸化膜15を100nm程度堆積する。
酸化膜15を100nm程度堆積する。
【0046】次に、図7(c)に示すように、フォトリ
ソグラフィ技術によってパターニングされたフォトレジ
スト7をマスクとしてRIEによりシリコン酸化膜15
をエッチングする。
ソグラフィ技術によってパターニングされたフォトレジ
スト7をマスクとしてRIEによりシリコン酸化膜15
をエッチングする。
【0047】フォトレジスト7の除去後、図7(d)に
示すように、RIE又はウェットエッチングによって多
結晶シリコンをエッチングし、ゲート電極4の高さを3
0nm程度にする。続いて、図8(a)に示すように、
RIEによりシリコン酸化膜15を全面エッチバックす
る。以上の工程の後、ゲート電極の高さは、シリサイド
層の厚さと同程度であることが好ましく、具体的には2
0〜40nmの範囲が好ましい。また、ゲート電極の側
面と基板面とのなす角αは好ましくは90度を超える角
度であり、120度以上がより好ましく、135度以上
がさらに好ましい。
示すように、RIE又はウェットエッチングによって多
結晶シリコンをエッチングし、ゲート電極4の高さを3
0nm程度にする。続いて、図8(a)に示すように、
RIEによりシリコン酸化膜15を全面エッチバックす
る。以上の工程の後、ゲート電極の高さは、シリサイド
層の厚さと同程度であることが好ましく、具体的には2
0〜40nmの範囲が好ましい。また、ゲート電極の側
面と基板面とのなす角αは好ましくは90度を超える角
度であり、120度以上がより好ましく、135度以上
がさらに好ましい。
【0048】次に、図8(b)に示すように、CVD法
によりシリコン酸化膜16を10nm程度体積する。次
いで、イオン注入法によって半導体基板1上に拡散層8
を形成する。例えば、注入イオン種は砒素、注入エネル
ギーは50keV、注入濃度は3E15cm-2で行う。
によりシリコン酸化膜16を10nm程度体積する。次
いで、イオン注入法によって半導体基板1上に拡散層8
を形成する。例えば、注入イオン種は砒素、注入エネル
ギーは50keV、注入濃度は3E15cm-2で行う。
【0049】図8(c)に示すように、シリコン酸化膜
16をフッ酸でウェットエッチングし、ゲート電極4と
拡散層8を露出させ、その後、コバルトをスパッタす
る。このとき、ゲート電極4と拡散層8との間のゲート
絶縁膜3がやや後退するようにウェットエッチングを行
うことが好ましい。続いて、700℃、1分程度の熱処
理によってゲート電極4と拡散酸層8の表面をシリサイ
ド化し、その他の部位のコバルトを除去する。側壁が除
去されていたゲート電極と、この電極とゲート絶縁膜を
介した半導体基板の拡散層とは、シリサイド層10によ
って電気的に接続される。
16をフッ酸でウェットエッチングし、ゲート電極4と
拡散層8を露出させ、その後、コバルトをスパッタす
る。このとき、ゲート電極4と拡散層8との間のゲート
絶縁膜3がやや後退するようにウェットエッチングを行
うことが好ましい。続いて、700℃、1分程度の熱処
理によってゲート電極4と拡散酸層8の表面をシリサイ
ド化し、その他の部位のコバルトを除去する。側壁が除
去されていたゲート電極と、この電極とゲート絶縁膜を
介した半導体基板の拡散層とは、シリサイド層10によ
って電気的に接続される。
【0050】なお、第1〜第4の実施の形態において、
本実施の形態のようにゲート電極の両側で拡散層と接続
させてもよい。
本実施の形態のようにゲート電極の両側で拡散層と接続
させてもよい。
【0051】第6の実施の形態
本実施の形態は、上記第5の実施の形態において、ゲー
ト電極の片側の側壁だけを拡散層と電気的に接続するも
のである。
ト電極の片側の側壁だけを拡散層と電気的に接続するも
のである。
【0052】まず、図7(a)に示すように、既知のシ
ャロートレンチ分離法によって素子分離領域2が既に形
成されているp型半導体基板1上に、熱酸化によってゲ
ート絶縁膜3を5nm程度形成する。その上に、化学的
気相成長(CVD)法によって多結晶シリコンを150
nm程度堆積する。次いで、フォトリソグラフィ技術に
よりパターニングされたフォトレジストをマスクとして
反応性イオンエッチング(RIE)によって多結晶シリ
コン層をエッチングし、シリコンゲート電極4を形成す
る。続いて、イオン注入によって半導体基板上にLDD
14を形成する。例えば、注入イオン種はリン、注入エ
ネルギーは30keV、注入濃度は3E12cm-2で行
う。
ャロートレンチ分離法によって素子分離領域2が既に形
成されているp型半導体基板1上に、熱酸化によってゲ
ート絶縁膜3を5nm程度形成する。その上に、化学的
気相成長(CVD)法によって多結晶シリコンを150
nm程度堆積する。次いで、フォトリソグラフィ技術に
よりパターニングされたフォトレジストをマスクとして
反応性イオンエッチング(RIE)によって多結晶シリ
コン層をエッチングし、シリコンゲート電極4を形成す
る。続いて、イオン注入によって半導体基板上にLDD
14を形成する。例えば、注入イオン種はリン、注入エ
ネルギーは30keV、注入濃度は3E12cm-2で行
う。
【0053】次に、図7(b)に示すように、シリコン
酸化膜15を100nm程度堆積する。
酸化膜15を100nm程度堆積する。
【0054】次に、図9(a)に示すように、フォトリ
ソグラフィ技術によってパターニングされたフォトレジ
スト7をマスクとしてRIEによりシリコン酸化膜15
をエッチングする。
ソグラフィ技術によってパターニングされたフォトレジ
スト7をマスクとしてRIEによりシリコン酸化膜15
をエッチングする。
【0055】フォトレジスト7の除去後、図9(b)に
示すように、RIE又はウェットエッチングによって多
結晶シリコンをエッチングし、拡散層と接続する側のゲ
ート電極4の高さを30nm程度にする。続いて、RI
Eによりシリコン酸化膜15を、図9(c)に示すよう
に、ゲート電極が拡散層と接続される側とは反対側の側
壁部を残してエッチバックする。
示すように、RIE又はウェットエッチングによって多
結晶シリコンをエッチングし、拡散層と接続する側のゲ
ート電極4の高さを30nm程度にする。続いて、RI
Eによりシリコン酸化膜15を、図9(c)に示すよう
に、ゲート電極が拡散層と接続される側とは反対側の側
壁部を残してエッチバックする。
【0056】次に、図9(d)に示すように、CVD法
によりシリコン酸化膜16を10nm程度体積する。次
いで、イオン注入法によって半導体基板1上に拡散層8
を形成する。例えば、注入イオン種は砒素、注入エネル
ギーは50keV、注入濃度は3E15cm-2で行う。
によりシリコン酸化膜16を10nm程度体積する。次
いで、イオン注入法によって半導体基板1上に拡散層8
を形成する。例えば、注入イオン種は砒素、注入エネル
ギーは50keV、注入濃度は3E15cm-2で行う。
【0057】図10に示すように、シリコン酸化膜16
をフッ酸でウェットエッチングし、ゲート電極4と拡散
層8を露出させ、その後、コバルトをスパッタする。こ
のとき、ゲート電極4と拡散層8との間のゲート絶縁膜
3がやや後退するようにウェットエッチングを行うこと
が好ましい。続いて、700℃、1分程度の熱処理によ
ってゲート電極4と拡散酸層8の表面をシリサイド化
し、その他の部位のコバルトを除去する。ゲート電極
と、この電極とゲート絶縁膜を介した半導体基板の拡散
層とは、シリサイド層10によってゲート電極の片側に
おいて電気的に接続される。
をフッ酸でウェットエッチングし、ゲート電極4と拡散
層8を露出させ、その後、コバルトをスパッタする。こ
のとき、ゲート電極4と拡散層8との間のゲート絶縁膜
3がやや後退するようにウェットエッチングを行うこと
が好ましい。続いて、700℃、1分程度の熱処理によ
ってゲート電極4と拡散酸層8の表面をシリサイド化
し、その他の部位のコバルトを除去する。ゲート電極
と、この電極とゲート絶縁膜を介した半導体基板の拡散
層とは、シリサイド層10によってゲート電極の片側に
おいて電気的に接続される。
【0058】第7の実施の形態
まず、図12(a)に示すように、公知の方法により半
導体基板上に素子分離領域2、ゲート絶縁膜3、ゲート
電極4、LDD領域14、ゲート側壁6a、6bを形成
する。例えば、基板はp型シリコン半導体、素子分離領
域は深さ400nm程度の浅溝分離、ゲート絶縁膜は6
nm程度の熱シリコン酸化膜、ゲート電極は化学的気相
成長(CVD)法による膜厚150nm程度の多結晶シ
リコン、LDD領域は10keV程度のエネルギーで1
E14cm-2程度のヒ素をイオン注入したもの、ゲート
側壁はCVD法によって堆積された後にエッチバックす
ることで形成されたシリコン酸化膜である。
導体基板上に素子分離領域2、ゲート絶縁膜3、ゲート
電極4、LDD領域14、ゲート側壁6a、6bを形成
する。例えば、基板はp型シリコン半導体、素子分離領
域は深さ400nm程度の浅溝分離、ゲート絶縁膜は6
nm程度の熱シリコン酸化膜、ゲート電極は化学的気相
成長(CVD)法による膜厚150nm程度の多結晶シ
リコン、LDD領域は10keV程度のエネルギーで1
E14cm-2程度のヒ素をイオン注入したもの、ゲート
側壁はCVD法によって堆積された後にエッチバックす
ることで形成されたシリコン酸化膜である。
【0059】次に、減圧CVD法でシリコン窒化膜17
をゲート電極の厚さ程度(ここでは150nm程度)に
成長させ、次いでフォトリソグラフィによってパターニ
ングした図示しないレジストをマスクに異方性の反応性
イオンエッチング(RIE)でこのシリコン窒化膜をエ
ッチングする(図12(b))。ここでは、多結晶シリ
コン、シリコン酸化膜、シリコン基板に対するエッチン
グ速度がシリコン窒化膜に対するエッチング速度より小
さいRIEを用いる。シリコン窒化膜の厚さはゲート電
極の厚さ程度に薄くすることで、アスペクト比が小さく
なり、後の工程の多結晶シリコン層18の埋め込みを良
好に行うことができる。また、オーバーエッチ量も小さ
くなる。
をゲート電極の厚さ程度(ここでは150nm程度)に
成長させ、次いでフォトリソグラフィによってパターニ
ングした図示しないレジストをマスクに異方性の反応性
イオンエッチング(RIE)でこのシリコン窒化膜をエ
ッチングする(図12(b))。ここでは、多結晶シリ
コン、シリコン酸化膜、シリコン基板に対するエッチン
グ速度がシリコン窒化膜に対するエッチング速度より小
さいRIEを用いる。シリコン窒化膜の厚さはゲート電
極の厚さ程度に薄くすることで、アスペクト比が小さく
なり、後の工程の多結晶シリコン層18の埋め込みを良
好に行うことができる。また、オーバーエッチ量も小さ
くなる。
【0060】続いて、図12(c)に示すように、エッ
チングにより露出した部分のゲート側壁6aをRIEに
より除去する。ここでは、多結晶シリコンに対するエッ
チング速度がシリコン酸化膜のエッチング速度よりも小
さいRIEを用いる。
チングにより露出した部分のゲート側壁6aをRIEに
より除去する。ここでは、多結晶シリコンに対するエッ
チング速度がシリコン酸化膜のエッチング速度よりも小
さいRIEを用いる。
【0061】次いで、シリコン窒化膜17とゲート電極
4をマスクにし、露出したシリコン基板に50keV程
度のエネルギーで1E15cm-2程度のヒ素をイオン注
入してイオン注入領域19を形成する(図12
(c))。
4をマスクにし、露出したシリコン基板に50keV程
度のエネルギーで1E15cm-2程度のヒ素をイオン注
入してイオン注入領域19を形成する(図12
(c))。
【0062】次に、図12(d)に示すように、その基
板の露出した部分に、ゲート電極4とシリコン窒化膜1
7との間が丁度埋まるような厚さ(例えば40nm程
度)の多結晶シリコン層18をCVD法で成長させる。
板の露出した部分に、ゲート電極4とシリコン窒化膜1
7との間が丁度埋まるような厚さ(例えば40nm程
度)の多結晶シリコン層18をCVD法で成長させる。
【0063】次に、図12(e)に示すように、多結晶
シリコン層18をRIEでシリコン窒化膜17が露出
し、且つシリコン基板1が露出しない程度エッチバック
する。この時のRIEは、ゲート電極上のシリコン窒化
膜の側壁に多結晶シリコンが残り易いので等方性である
方が望ましい。
シリコン層18をRIEでシリコン窒化膜17が露出
し、且つシリコン基板1が露出しない程度エッチバック
する。この時のRIEは、ゲート電極上のシリコン窒化
膜の側壁に多結晶シリコンが残り易いので等方性である
方が望ましい。
【0064】次に、図12(f)に示すように、リン酸
等によりシリコン窒化膜17を除去した後、CVD法で
シリコン酸化膜を10nm程度成長(図示せず)させ、
そのシリコン酸化膜越しに50keV程度のエネルギー
で1E15cm-2程度のヒ素をイオン注入し、ソース・
ドレイン拡散層8を形成する。続いて、シリコン基板と
ゲート電極上面と埋め込んだ多結晶シリコンとが露出す
るように、シリコン酸化膜を弗酸で除去し、コバルトな
どの高融点金属をスパッタして高融点金属層を形成し、
次いで露出した基板とゲート電極上面と埋め込んだ多結
晶シリコンのシリサイド化を行いシリサイド層10を形
成する。これにより、ゲート電極4と拡散層8とが埋め
込んだ多結晶シリコン18により電気的に接続される。
等によりシリコン窒化膜17を除去した後、CVD法で
シリコン酸化膜を10nm程度成長(図示せず)させ、
そのシリコン酸化膜越しに50keV程度のエネルギー
で1E15cm-2程度のヒ素をイオン注入し、ソース・
ドレイン拡散層8を形成する。続いて、シリコン基板と
ゲート電極上面と埋め込んだ多結晶シリコンとが露出す
るように、シリコン酸化膜を弗酸で除去し、コバルトな
どの高融点金属をスパッタして高融点金属層を形成し、
次いで露出した基板とゲート電極上面と埋め込んだ多結
晶シリコンのシリサイド化を行いシリサイド層10を形
成する。これにより、ゲート電極4と拡散層8とが埋め
込んだ多結晶シリコン18により電気的に接続される。
【0065】第8の実施の形態
図13(a)・(d)は、第7の実施の形態の図12
(b)に相応する。この状態は、シリコン窒化膜17の
開口部がゲート電極4からシリコン基板1までに渡って
いる場合であり、この場合は第7の実施の形態のように
RIEによりゲート側壁6aを除去すればよい。
(b)に相応する。この状態は、シリコン窒化膜17の
開口部がゲート電極4からシリコン基板1までに渡って
いる場合であり、この場合は第7の実施の形態のように
RIEによりゲート側壁6aを除去すればよい。
【0066】しかしながら、実際の製造工程では、シリ
コン窒化膜17の開口部がフォトリソグラフィ時の位置
ズレや寸法変動によって、シリコン基板が露出しない場
合(図13(b)、(e))や、ゲート電極が露出しな
い場合(図13(c)、(f))が起こる虞がある。こ
うした場合は、第7の実施の形態のようなRIEでは、
ゲート電極と拡散層を接続できるように、ゲート側壁6
aを十分に除去することが困難になる。
コン窒化膜17の開口部がフォトリソグラフィ時の位置
ズレや寸法変動によって、シリコン基板が露出しない場
合(図13(b)、(e))や、ゲート電極が露出しな
い場合(図13(c)、(f))が起こる虞がある。こ
うした場合は、第7の実施の形態のようなRIEでは、
ゲート電極と拡散層を接続できるように、ゲート側壁6
aを十分に除去することが困難になる。
【0067】そこで本実施の形態は、このような場合で
あってもゲート電極と拡散層とを接続できる方法であ
る。
あってもゲート電極と拡散層とを接続できる方法であ
る。
【0068】すなわち、ゲート側壁を除去する工程にお
いて、レジストをマスクに弗酸等によって等方的にエッ
チングする。その結果、図13(b)・(e)や図13
(c)・(f)のような場合でも、シリコン酸化膜から
なるゲート側壁6aがレジスト寸法よりも大きく除去さ
れる(図13(h)、(i))。これにより、ゲート電
極と基板とを接続することが可能になる。なお、図13
(a)・(d)に示す場合でも図13(g)のような状
態になるが、良好にゲート電極と拡散層とを接続でき
る。
いて、レジストをマスクに弗酸等によって等方的にエッ
チングする。その結果、図13(b)・(e)や図13
(c)・(f)のような場合でも、シリコン酸化膜から
なるゲート側壁6aがレジスト寸法よりも大きく除去さ
れる(図13(h)、(i))。これにより、ゲート電
極と基板とを接続することが可能になる。なお、図13
(a)・(d)に示す場合でも図13(g)のような状
態になるが、良好にゲート電極と拡散層とを接続でき
る。
【0069】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ダイレクト・ストラップ法により、ゲート電極
と拡散層とがより歩留まり良く接続でき、また、ゲート
電極と拡散層との接続抵抗が低い半導体装置が作製でき
る。これは、サリサイド化が均一にゲート電極と拡散層
の接続領域内へ進行するからである。
よれば、ダイレクト・ストラップ法により、ゲート電極
と拡散層とがより歩留まり良く接続でき、また、ゲート
電極と拡散層との接続抵抗が低い半導体装置が作製でき
る。これは、サリサイド化が均一にゲート電極と拡散層
の接続領域内へ進行するからである。
【図1】本発明の半導体装置の製造方法の第1の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図2】本発明の半導体装置の製造方法の第2の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図3】本発明の半導体装置の製造方法を説明するため
の構成図である。
の構成図である。
【図4】本発明の半導体装置の製造方法の第3の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図5】本発明の第3の実施の形態の製造方法により作
製された半導体装置の断面図である。
製された半導体装置の断面図である。
【図6】本発明の半導体装置の製造方法の第4の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図7】本発明の半導体装置の製造方法の第5の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図8】本発明の半導体装置の製造方法の第5の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図9】本発明の半導体装置の製造方法の第6の実施の
形態を示す工程断面図である。
形態を示す工程断面図である。
【図10】本発明の第6の実施の形態の製造方法により
作製された半導体装置の断面図である。
作製された半導体装置の断面図である。
【図11】従来の半導体装置の製造方法の工程断面図で
ある。
ある。
【図12】本発明の半導体装置の製造方法の第7の実施
の形態を示す工程断面図である。
の形態を示す工程断面図である。
【図13】本発明の半導体装置の製造方法の第8の実施
の形態の説明図である。
の形態の説明図である。
【図14】従来の半導体装置の製造方法の工程断面図で
ある。
ある。
1 半導体基板
2 素子分離領域
3 ゲート絶縁膜
4 ゲート電極
5、17 シリコン窒化膜
6a、6b ゲート側壁
7 レジスト
8 拡散層
9 コバルト層
10 シリサイド層
11 レジスト孔
12a、12b ゲート側壁
13 素子分離領域側壁
14 LDD
15、16 シリコン酸化膜
18 多結晶シリコン層
19 イオン注入領域
20 コンタクト孔
21 層間絶縁膜
22 プラグ
23 バリアメタル
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/336
H01L 29/78
H01L 21/28
Claims (7)
- 【請求項1】 半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記半導体基板の一部に不純物を注入する工程と、 前記ゲート電極の側壁にゲート側壁を形成する工程と、 前記ゲート側壁の一部を除去する工程と、ゲート電極側面と半導体基板の彫り込み部側面の一部と
が同一平面となるように 前記ゲート側壁が除去された前
記ゲート電極の前記側壁に沿って前記半導体基板の一部
分を彫り込む工程と、 前記半導体基板のうち掘り込まれた領域の一部に拡散層
を形成する工程と、 前記ゲート電極表面の一部と、前記ゲート側壁が除去さ
れた前記ゲート電極の前記側壁の表面と、前記拡散層が
形成された領域の上に高融点金属層を形成する工程と、 熱処理によって前記ゲート電極表面の一部と、前記ゲー
ト側壁が除去された前記ゲート電極の前記側壁の表面
と、前記拡散層が形成された領域のうち前記高融点金属
層と接する各々の領域をシリサイド化する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項2】 前記半導体基板に拡散層を形成する工程
と、前記高融点金属層を形成する工程との間に、前記ゲ
ート電極と前記拡散層との間の前記ゲート絶縁膜の一部
をエッチングする工程を有することを特徴とする請求項
1記載の半導体装置の製造方法。 - 【請求項3】 前記ゲート側壁が除去された前記ゲート
電極の前記側壁に沿って前記半導体基板の一部分を彫り
込む工程において、前記ゲート電極上にはレジストが形
成されていることを特徴とする請求項1又は2記載の半
導体装置の製造方法。 - 【請求項4】 前記レジストの形成前に前記半導体基板
の全面をエッチバックする工程を有することを特徴とす
る請求項3記載の半導体装置の製造方法。 - 【請求項5】 半導体基板上に、ゲート絶縁膜を形成す
る工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記半導体基板に不純物を注入する工程と、 前記ゲート電極にゲート側壁を形成する工程と前記ゲー
ト電極及び前記ゲート側壁を覆うようにシリコン窒化膜
を形成する工程と、 前記シリコン窒化膜の一部を除去して開口部を形成する
工程と、 前記開口部内のゲート側壁を除去する工程と、 少なくとも前記開口部を埋め込むように多結晶シリコン
層を形成する工程と、 前記開口部に埋め込まれた前記多結晶シリコン以外の前
記多結晶シリコンを除去する工程と、 前記シリコン窒化膜を除去する工程と、シリコン酸化膜を形成した後に 前記ゲート電極表面の一
部と、前記ゲート側壁が除去された前記ゲート電極の前
記側壁の表面と、前記拡散層が形成された領域に拡散層
を形成する工程と、シリコン基板とゲート電極上面と埋め込んだ多結晶シリ
コンとが露出するように前記シリコン酸化膜を除去した
後、 前記拡散層上に高融点金属層を形成する工程と、 熱処理によって前記拡散層が形成された領域のうち前記
高融点金属層と接する領域をシリサイド化する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項6】 前記シリコン窒化膜の厚さが前記ゲート
電極の厚さと同等であることを特徴とする請求項5記載
の半導体装置の製造方法。 - 【請求項7】 前記ゲート側壁の除去を等方性エッチン
グにより行うことを特徴とする請求項5記載の半導体装
置の製造方法。
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---|---|---|---|
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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JP9-319952 | 1997-11-20 | ||
JP31995297 | 1997-11-20 | ||
JP04780398A JP3383933B2 (ja) | 1997-11-20 | 1998-02-27 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JPH11214688A JPH11214688A (ja) | 1999-08-06 |
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KR100958625B1 (ko) | 2007-12-26 | 2010-05-20 | 주식회사 동부하이텍 | 반도체 소자의 모니터링 패턴 및 그의 제조방법 |
KR101669470B1 (ko) * | 2009-10-14 | 2016-10-26 | 삼성전자주식회사 | 금속 실리사이드층을 포함하는 반도체 소자 |
-
1998
- 1998-02-27 JP JP04780398A patent/JP3383933B2/ja not_active Expired - Fee Related
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