JP3383451B2 - 半導体装置 - Google Patents
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Description
tal Oxide Semiconductor )型ゲート構造を有する半導
体チップを備えてなる半導体装置、特に電流検出端子付
き(センス型)の絶縁ゲート型バイポーラトランジスタ
を用いてなる電力用素子に使用されるものである。
縁ゲート型バイポーラトランジスタ(IGBT)を用い
てなる電力用素子の構成の要部を概略的に示すものであ
る。すなわち、この電力用素子は、たとえばケース樹脂
101に取り付けられたセラミック基板102上に、ド
レイン用Cu電極パターン103aを介して、MOS型
半導体ペレット(IGBTペレット)104およびダイ
オードペレット105,105が搭載された構成とされ
ている。
4の表面に設けられた、ゲート制御電極取り出し領域1
04aが、上記ケース樹脂101上に設けられた、ゲー
ト端子電極105aを介してゲート端子115aに、ま
た、電流検出電極取り出し領域104bが、電流検出端
子電極105bを介して電流検出端子115bに、さら
に、複数の共通ソース電極104cのうちの1つが、ソ
ース電位引き出し端子電極105cを介してソース電位
引き出し端子115cに、それぞれ接続されている。
上記ゲート制御電極取り出し領域104aとの間は、ボ
ンディング・ワイヤ125a、上記セラミック基板10
2上に配されたゲート用Cu電極パターン103b、こ
の電極パターン103b上に配置された抵抗ペレット1
06、およびボンディング・ワイヤ135aをそれぞれ
介して接続されている。
検出電極取り出し領域104bとの間は、ボンディング
・ワイヤ125bを介して接続されている。上記ソース
電位引き出し端子電極105cと上記共通ソース電極1
04cとの間は、ボンディング・ワイヤ125cを介し
て接続されている。
極107が設けられており、ボンディング・ワイヤ10
8を介して、上記ドレイン用Cu電極パターン103a
と接続されている。
体ペレット104を構成する、そのいくつかのセルのエ
ミッタに流れる電流を電流検出電極取り出し領域104
bより取り出し、電流検出端子115bを介して検出す
ることで、セル全体の電流検出が行えるようになってい
る。
ループを介して上記ソース電位引き出し端子115cに
導かれ、さらに、ソース電位引き出し端子電極105
c、ボンディング・ワイヤ125c、共通ソース電極1
04cを経て後、MOS型半導体ペレット104内のセ
ルのコレクタに与えられる。
ット104は、製造上の容易さなどから、電流検出電極
取り出し領域104bがペレット104の角部に設けら
れていた。また、ゲート制御電極取り出し領域104a
は、特性上の問題などから、ペレット104のほぼ中心
部に設けられていた。
04aからゲート端子115aまでの配線(ボンディン
グ・ワイヤ125a,135a)と、共通ソース電極1
04cからソース電位引き出し端子115cまでの配線
(ボンディング・ワイヤ125c)との間に大きな隔た
り(エリア109の存在)があった。
ス電位引き出し端子115cまでの配線と、電流検出電
極取り出し領域104bから電流検出端子115bまで
の配線(ボンディング・ワイヤ125b)との間に大き
な隔たり(エリア110の存在)があった。
およびボンディング・ワイヤ125c間の配線の隔た
り、ボンディング・ワイヤ125cおよびボンディング
・ワイヤ125b間の配線の隔たり、特にエリア110
の存在は、上記検出電流を増減させる原因となってい
る。
検出電流は、素子自身の主電流や外部装置の電流などの
周囲磁界による影響(誘導)を受けるが、周囲磁界の大
きさは配線間のエリア110の面積に大きく左右され
る。
が大きい従来の電力用素子にあっては、電流を正確に検
出するのが難しく、これは後段の検出電流増幅回路や過
電流防止負帰還回路(いずれも図示していない)を誤動
作させる結果となっている。
においては、検出電流が素子自身の主電流や外部装置の
電流などの周囲磁界による影響を受けやすく、電流を正
確に検出するのが難しいという問題があった。そこで、
この発明は、電流を正確に検出でき、後段の回路が誤動
作するのを防止することが可能な半導体装置を提供する
ことを目的としている。
めに、この発明の半導体装置にあっては、MOS型ゲー
ト構造を有する半導体チップを外囲器上に搭載してなる
ものにおいて、前記半導体チップの表面に、ゲート制御
電極取り出し領域、ソース制御電極取り出し領域、ソー
ス主電流通電電極取り出し領域、および電流検出電極取
り出し領域のうち、少なくとも前記ソース制御電極取り
出し領域および前記電流検出電極取り出し領域が近接し
て配置され、かつ、前記ソース制御電極取り出し領域と
前記外囲器のソース制御外部端子との間、および前記電
流検出電極取り出し領域と前記外囲器の電流検出外部端
子との間をそれぞれ接続する配線が、ほぼ同じ長さで平
行に近接して配置されてなる構成とされている。
ゲート制御電極取り出し領域、ソース制御電極取り出し
領域、ソース主電流通電電極取り出し領域、および電流
検出電極取り出し領域を表面に備え、かつ、前記ゲート
制御電極取り出し領域、前記ソース制御電極取り出し領
域および前記電流検出電極取り出し領域が近接して配置
されてなるMOS型ゲート構造を有する半導体チップ
と、前記ゲート制御電極取り出し領域が電気的に接続さ
れるゲート外部端子、前記ソース制御電極取り出し領域
が電気的に接続されるソース制御外部端子、および前記
電流検出電極取り出し領域が電気的に接続される電流検
出外部端子を備え、前記ゲート制御電極取り出し領域と
前記ゲート外部端子との間、前記ソース制御電極取り出
し領域と前記ソース制御外部端子との間、および前記電
流検出電極取り出し領域と前記電流検出外部端子との間
をそれぞれ接続する、ほぼ同じ長さで平行に近接して配
置された配線部を設けてなる外囲器とから構成されてい
る。
極取り出し領域と外囲器の電流検出外部端子との間、お
よびソース制御電極取り出し領域と外囲器のソース制御
外部端子との間をそれぞれ接続する配線によって形成さ
れるエリアの面積を減少できるようになるため、検出電
流に影響する周囲磁界を小さくすることが可能となるも
のである。
照して説明する。図1〜図3は、本発明にかかる電力用
素子の構成を概略的に示すものである。なお、図1は電
力用素子を斜め方向から示す構成図(斜視図)、図2は
同じく上方向から示す構成図、図3(a)は同じく要部
の拡大図、図3(b)は同じくA−A線に沿う要部の断
面図である。
上には、ドレイン電極12、ソース電極13、セラミッ
ク基板14、および3層ガラス・エポキシ樹脂系基板
(多層配線構造を有する回路基板)15が設けられてい
る。
用Cu電極パターン16を介して、たとえば2つのMO
S型半導体ペレット(半導体チップ)17A,17Bが
設けられるとともに、ペレット17A,17Bのそれぞ
れに2つずつダイオードペレット18が配置されて設け
られている。
とえば複数のIGBT(InsulatedGate Bipolar Transi
stor )セルが並列に接続されてなり、そのいくつかの
セルのエミッタに流れる電流を検出することで、セル全
体の電流検出が可能なセンス型のIGBT(電流検出端
子付きの絶縁ゲート型バイポーラトランジスタ)ペレッ
トである。
の表面に、ゲート制御電極取り出し領域21、ソース制
御電極取り出し領域22、電流検出電極取り出し領域2
3、およびソース主電流通電電極取り出し領域としての
複数(この場合、4個)の共通ソース電極24が設けら
れている。
(a)に示すように、ソース制御電極取り出し領域22
に対して、ゲート制御電極取り出し領域21と電流検出
電極取り出し領域23とが近接され、かつ、それぞれが
平行に配置されている。
とえば複数のIGBTセルが並列に接続されてなり、電
流検出端子を有しない通常のIGBTペレットである。
上記MOS型半導体ペレット17Bは、その表面に、ゲ
ート制御電極取り出し領域21、ソース制御電極取り出
し領域22、および複数(この場合、4個)の共通ソー
ス電極24が設けられている。
極取り出し領域22に対して、ゲート制御電極取り出し
領域21が近接され、かつ、それぞれが平行に配置され
ている。
場合においても、上記ゲート制御電極取り出し領域2
1、ソース制御電極取り出し領域22、およびペレット
17Aにおける電流検出電極取り出し領域23は、それ
ぞれに接続されるボンディング・ワイヤ(後述する)の
相互間の距離が、たとえば0.5mmとなるように近接
して設けられる。
には、上記MOS型半導体ペレット17Aの各領域2
1,22,23に対応するそれぞれの位置に、ゲート端
子電極31、ソース電位引き出し端子電極32、電流検
出端子電極33が、また、上記MOS型半導体ペレット
17Bの各領域21,22に対応するそれぞれの位置
に、ゲート端子電極31、ソース電位引き出し端子電極
32が配設されている。
それぞれに接続されるボンディング・ワイヤ(後述す
る)の相互間の距離が、たとえば0.5mmとなるよう
に近接して、かつ、それぞれが平行に設けられる。
31,32,33からほぼ等距離の位置に、ゲート外部
端子としてのゲート端子41、ソース制御外部端子とし
てのソース電位引き出し端子42、および電流検出外部
端子としての電流検出端子43が、それぞれに隣接し
て、かつ、平行に設けられている。
電極31と上記ゲート端子41との間、上記ソース電位
引き出し端子電極32と上記ソース電位引き出し端子4
2との間、および上記電流検出端子電極33と上記電流
検出端子43との間が、それぞれゲート配線51、ソー
ス電位引き出し配線52、検出電流配線53によって接
続されてなる構成とされている。
図3(b)に示すように、絶縁層54の相互間にそれぞ
れ配置され、かつ、各異層間の配線51,52,53が
互いに平行となるように少しずつ位置がずらされて設け
られている。これらの各配線51,52,53は、たと
えば相互間の距離がそれぞれ0.5mm以下となるよう
に近接して設けられる。
示していない抵抗ペレットが配設されている。上記3層
ガラス・エポキシ樹脂系基板15における一方のゲート
端子電極31、ソース電位引き出し端子電極32、およ
び電流検出端子電極33は、配線としてのボンディング
・ワイヤ61,62,63をそれぞれ介して、上記MO
S型半導体ペレット17Aのゲート制御電極取り出し領
域21、ソース制御電極取り出し領域22、および電流
検出電極取り出し領域23と個々に接続されている。
それぞれは、たとえばワイヤ長が約40mmとされ、相
互間の距離が、たとえば0.5mmに保たれるように配
線されている。
領域21と上記ゲート端子41との間、上記ソース制御
電極取り出し領域22と上記ソース電位引き出し端子4
2との間、および上記電流検出電極取り出し領域23と
上記電流検出端子43との間が、近接する、平行で、か
つ、ほぼ同じ長さの配線によってそれぞれ接続されるこ
とになる。
基板15における他方のゲート端子電極31、およびソ
ース電位引き出し端子電極32は、配線としてのボンデ
ィング・ワイヤ61,62をそれぞれ介して、上記MO
S型半導体ペレット17Bのゲート制御電極取り出し領
域21、およびソース制御電極取り出し領域22と個々
に接続されている。
れは、たとえばワイヤ長が約40mmとされ、相互間の
距離が、たとえば0.5mmに保たれるように配線され
ている。
領域21と上記ゲート端子41との間、および上記ソー
ス制御電極取り出し領域22と上記ソース電位引き出し
端子42との間が、近接する、平行で、かつ、ほぼ同じ
長さの配線によってそれぞれ接続されることになる。
71が設けられるとともに、複数本(ここでは、10
本)のボンディング・ワイヤ72を介して、上記セラミ
ック基板14上のドレイン用Cu電極パターン16が接
続されている。
が設けられるとともに、ボンディング・ワイヤ74をそ
れぞれ介して、上記MOS型半導体ペレット17A,1
7B上の共通ソース電極24が接続されている。
有するMOS型半導体ペレット17Aにおいては、上記
ソース制御電極取り出し領域22から上記ソース電位引
き出し端子電極32までの配線(ボンディング・ワイヤ
62)と、上記電流検出電極取り出し領域23から上記
電流検出端子電極33までの配線(ボンディング・ワイ
ヤ63)との間のエリア75の面積を0.2cm2 程度
に抑えることができる。これにより、周囲磁界との積に
より、上記電流検出端子43に現れる検出電流を増減さ
せる原因となるエリア75の面積を大幅に減少すること
が可能となる。したがって、周囲磁界による検出電流へ
の影響を小さくできるものである。
22から上記ソース電位引き出し端子電極32までの配
線(ボンディング・ワイヤ62)と、上記ゲート制御電
極取り出し領域21から上記ゲート端子電極31までの
配線(ボンディング・ワイヤ61)との間のエリア76
の面積を減少でき、このエリア76の面積との積でゲー
ト入出力電流を増減させる、周囲磁界によるゲート電位
に対する影響を小さくできるものである。
に限らず、電流検出端子を有しないMOS型半導体ペレ
ット17Bにおいては、上記ソース制御電極取り出し領
域22から上記ソース電位引き出し端子電極32までの
配線と、上記ゲート制御電極取り出し領域21から上記
ゲート端子電極31までの配線との間のエリアについて
同様のことがいえる。
バイポーラトランジスタのターンオフ時の検出電流を、
本発明品と従来品とを比較して示すものである。すなわ
ち、従来品(図5参照)におけるエリア110の面積を
2cm2 としたとき、検出電流には図4(e)に示すよ
うなリップル77が現れる。
ア75の面積を0.2cm2 まで減少できることによ
り、図4(f)に示すように、検出電流のリップル78
を小さく抑えることが可能となる。
域と電流検出端子電極との間、およびソース制御電極取
り出し領域とソース電位引き出し端子電極との間をそれ
ぞれ接続する配線によって形成されるエリアの面積を減
少できるようにしている。
に、電流検出電極取り出し領域とソース制御電極取り出
し領域とを近接させ、かつ、平行に設けるとともに、3
層ガラス・エポキシ樹脂系基板に、電流検出端子電極と
ソース電位引き出し端子電極とを近接させ、かつ、平行
に配置し、電流検出電極取り出し領域と電流検出端子電
極との間、およびソース制御電極取り出し領域とソース
電位引き出し端子電極との間を、直接、最短長のボンデ
ィング・ワイヤによってそれぞれ接続するようにしてい
る。
領域および上記ソース電位引き出し端子電極間を接続す
るボンディング・ワイヤと、上記電流検出電極取り出し
領域および上記電流検出端子電極間を接続するボンディ
ング・ワイヤとで形成されるエリアの面積を減少できる
ようになるため、検出電流に影響する周囲磁界を小さく
することが可能となる。
正しく検出できるようになり、後段の検出電流増幅回路
や過電流防止負帰還回路が誤動作するのを簡単に防止で
きるようになるものである。
電極取り出し領域とゲート端子との間、ソース制御電極
取り出し領域とソース電位引き出し端子との間、および
電流検出電極取り出し領域と電流検出端子との間をそれ
ぞれに接続する、各配線の相互間距離を0.5mm以下
に保つようにした場合について説明したが、これに限ら
ず、たとえば1.5mm以下となるようにするのが望ま
しい。
ト端子との間、ソース制御電極取り出し領域とソース電
位引き出し端子との間、および電流検出電極取り出し領
域と電流検出端子との間をそれぞれに接続する、各配線
の一部、つまりゲート端子電極とゲート端子との間、ソ
ース電位引き出し端子電極とソース電位引き出し端子と
の間、および電流検出端子電極と電流検出端子との間の
各配線を、各配線の間隔を狭めることが容易で、しか
も、方向性をもった磁界に対して強い、3層ガラス・エ
ポキシ樹脂系基板を用いて形成する場合に限らず、たと
えばセラミック系基板を用いて形成するようにしても良
いし、基板を用いることなく、直に配線を形成するよう
にしても良い。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
ば、電流を正確に検出でき、後段の回路が誤動作するの
を防止することが可能な半導体装置を提供できる。
を概略的に示す斜視図。
ランジスタを例に、ターンオフ時の検出電流について本
発明品と従来品とを比較して示す図。
力用素子の概略構成図。
電極、14…セラミック基板、15…3層ガラス・エポ
キシ樹脂系基板、16…ドレイン用Cu電極パターン、
17A,17B…MOS型半導体ペレット、18…ダイ
オードペレット、21…ゲート制御電極取り出し領域、
22…ソース制御電極取り出し領域、23…電流検出電
極取り出し領域、24…共通ソース電極、31…ゲート
端子電極、32…ソース電位引き出し端子電極、33…
電流検出端子電極、41…ゲート端子、42…ソース電
位引き出し端子、43…電流検出端子、51…ゲート配
線、52…ソース電位引き出し配線、53…検出電流配
線、61,62,63,72,74…ボンディング・ワ
イヤ、71…ドレイン端子、73…ソース端子、75,
76…エリア、77,78…リップル。
Claims (4)
- 【請求項1】 MOS型ゲート構造を有する半導体チッ
プを外囲器上に搭載してなる半導体装置において、 前記半導体チップの表面に、ゲート制御電極取り出し領
域、ソース制御電極取り出し領域、ソース主電流通電電
極取り出し領域、および電流検出電極取り出し領域のう
ち、少なくとも前記ソース制御電極取り出し領域および
前記電流検出電極取り出し領域が近接して配置され、 かつ、前記ソース制御電極取り出し領域と前記外囲器の
ソース制御外部端子との間、および前記電流検出電極取
り出し領域と前記外囲器の電流検出外部端子との間をそ
れぞれ接続する配線が、ほぼ同じ長さで平行に近接して
配置されてなることを特徴とする半導体装置。 - 【請求項2】 ゲート制御電極取り出し領域、ソース制
御電極取り出し領域、ソース主電流通電電極取り出し領
域、および電流検出電極取り出し領域を表面に備え、か
つ、前記ゲート制御電極取り出し領域、前記ソース制御
電極取り出し領域および前記電流検出電極取り出し領域
が近接して配置されてなるMOS型ゲート構造を有する
半導体チップと、 前記ゲート制御電極取り出し領域が電気的に接続される
ゲート外部端子、前記ソース制御電極取り出し領域が電
気的に接続されるソース制御外部端子、および前記電流
検出電極取り出し領域が電気的に接続される電流検出外
部端子を備え、前記ゲート制御電極取り出し領域と前記
ゲート外部端子との間、前記ソース制御電極取り出し領
域と前記ソース制御外部端子との間、および前記電流検
出電極取り出し領域と前記電流検出外部端子との間をそ
れぞれ接続する、ほぼ同じ長さで平行に近接して配置さ
れた配線部を設けてなる外囲器とを具備したことを特徴
とする半導体装置。 - 【請求項3】 前記電流検出電極取り出し領域は、前記
ソース主電流通電電極取り出し領域を形成するソース主
電流素子とは異なる2つ以上のユニットセルにより構成
される電流検出素子によって形成されることを特徴とす
る請求項2に記載の半導体装置。 - 【請求項4】 前記配線部は、配線の一部に多層配線構
造を有する回路基板を用いてなることを特徴とする請求
項2に記載の半導体装置。
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---|---|---|---|
JP01240995A JP3383451B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置 |
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JPH08203921A JPH08203921A (ja) | 1996-08-09 |
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