JP3381721B2 - Semiconductor memory device, test method therefor, and test circuit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体記憶装置
およびそのテスト方法並びに該半導体記憶装置に内蔵さ
れたテスト回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, a method for testing the same, and a test circuit built in the semiconductor memory device.

【０００２】[0002]

【従来の技術】半導体記憶装置は、出荷前において種々
のテストが必要であり、このため、内部に予めテスト回
路が設けられる場合が多い。図７は、このようなテスト
回路を有する半導体記憶装置、具体的には、疑似ＳＲＡ
Ｍ（疑似スタティックランダムアクセスメモリ）の構成
例を示すブロック図である。この従来の半導体記憶装置
の構成は、例えば特開平１−１２５７９６号に開示され
る。この半導体記憶装置は、以下の構成を有する。メモ
リアレイ１は、データを記憶する複数のメモリセルを有
する。センスアンプ２は、メモリアレイ１に接続され、
メモリアレイ１からのデータを増幅する。列Ｉ／Ｏ回路
３は、メモリアレイ１中のメモリセルのビット線に接続
され、このビット線を選択的にアクティブにする。列デ
コーダ４は、外部アドレスＡ8〜Ａ15の入力を受けると
共に、列Ｉ／Ｏ回路３に接続され、この外部アドレスを
列Ｉ／Ｏ回路３に入力することで、列Ｉ／Ｏ回路３は、
この外部アドレスに基づきビット線を選択的にアクティ
ブにする。更に、データ書き込みまたは読み出し用のメ
インアンプ／書込バッファ５が設けられる。また、マル
チプレクサ８は、リフレッシュ制御回路１２の出力側に
接続されると共に、アドレスカウンタ９の出力側に接続
され、リフレッシュ制御回路１２からの出力信号に従っ
て、外部入力された外部アドレスＡ0〜Ａ7またはアドレ
スカウンタ９から出力されたリフレッシュアドレスのい
ずれかを選択して出力する。マルチプレクサ８の出力側
は、行デコーダ７に接続され、選択した外部アドレスＡ
0〜Ａ7またはリフレッシュアドレスのいずれかが行デコ
ーダ７に入力される。行デコーダ７は、ワードドライバ
６に接続され、外部アドレスＡ0〜Ａ7またはリフレッシ
ュアドレスのいずれかが、ワードドライバ６に入力され
る。ワードドライバ６は、メモリアレイ１中のメモリセ
ルのワード線に接続され、外部アドレスＡ0〜Ａ7または
リフレッシュアドレスに基づき、このワード線を選択的
にアクティブにする。2. Description of the Related Art A semiconductor memory device requires various tests before it is shipped. Therefore, a test circuit is often provided in advance inside the semiconductor memory device. FIG. 7 shows a semiconductor memory device having such a test circuit, specifically, a pseudo SRA.
It is a block diagram which shows the structural example of M (pseudo static random access memory). The configuration of this conventional semiconductor memory device is disclosed in, for example, Japanese Patent Application Laid-Open No. 1-125796. This semiconductor memory device has the following configuration. The memory array 1 has a plurality of memory cells that store data. The sense amplifier 2 is connected to the memory array 1,
Amplify the data from the memory array 1. The column I / O circuit 3 is connected to the bit line of the memory cell in the memory array 1 and selectively activates this bit line. The column decoder 4 receives the external addresses A8 to A15 and is connected to the column I / O circuit 3, and by inputting this external address to the column I / O circuit 3, the column I / O circuit 3
The bit line is selectively activated based on this external address. Further, a main amplifier / write buffer 5 for writing or reading data is provided. The multiplexer 8 is connected to the output side of the refresh control circuit 12 and also to the output side of the address counter 9, and according to the output signal from the refresh control circuit 12, externally input external addresses A0 to A7 or addresses. One of the refresh addresses output from the counter 9 is selected and output. The output side of the multiplexer 8 is connected to the row decoder 7, and the selected external address A
Either 0 to A7 or the refresh address is input to the row decoder 7. The row decoder 7 is connected to the word driver 6, and either the external address A0 to A7 or the refresh address is input to the word driver 6. The word driver 6 is connected to the word line of the memory cell in the memory array 1 and selectively activates this word line based on the external address A0 to A7 or the refresh address.

【０００３】テストモード判定回路１０は、／ＣＥ信号
（／は負論理の信号を示す）および／ＲＦＳＨ信号の入
力を受け、テストモードか否かを判定し、この判定結果
をテスト信号として出力する。出力コントロール回路１
４は、該テストモード判定回路１０の出力側に接続さ
れ、該テストモード判定回路１０から出力されたテスト
信号により制御され、Ｉ／Ｏ出力切換信号を出力する。
更に、出力コントロール回路１４は、タイマ回路１１お
よびＩ／Ｏ出力切換回路１５に接続され、テスト時に
は、Ｉ／Ｏ出力切換回路１５を制御して、タイマ回路１
１から出力された分周信号をＩ／Ｏ出力切換回路１５を
介しＩ／Ｏ7端子から出力する。リフレッシュ制御回路
１２は、／ＣＥ信号および／ＲＦＳＨ信号の入力を受
け、これら信号が一定の条件を満たす時、メモリセルの
リフレッシュ動作を行わせる回路である。上記タイマ回
路１１は、一定時間毎にリフレッシュ要求信号を出力す
ると共に、リフレッシュ制御回路１２に接続され、リフ
レッシュ要求信号がリフレッシュ制御回路１２に入力さ
れる。タイミング発生回路１３は、このリフレッシュ制
御回路１２に接続され、リフレッシュ制御回路１２から
出力されたリフレッシュ制御信号の入力を受けると共
に、／ＲＥ信号、／ＯＥ信号、およびＣＳ信号の外部入
力を受け、内部同期信号を出力し回路全体の動作を制御
する。The test mode determination circuit 10 receives inputs of a / CE signal (/ indicates a signal of negative logic) and a / RFSH signal, determines whether or not it is in the test mode, and outputs the determination result as a test signal. . Output control circuit 1
Reference numeral 4 is connected to the output side of the test mode determination circuit 10, is controlled by the test signal output from the test mode determination circuit 10, and outputs an I / O output switching signal.
Further, the output control circuit 14 is connected to the timer circuit 11 and the I / O output switching circuit 15, and controls the I / O output switching circuit 15 at the time of a test so that the timer circuit 1
The frequency-divided signal output from 1 is output from the I / O7 terminal via the I / O output switching circuit 15. The refresh control circuit 12 is a circuit which receives inputs of the / CE signal and the / RFSH signal and causes the memory cell to perform a refresh operation when these signals satisfy certain conditions. The timer circuit 11 outputs a refresh request signal at regular time intervals, is connected to the refresh control circuit 12, and the refresh request signal is input to the refresh control circuit 12. The timing generation circuit 13 is connected to the refresh control circuit 12, receives the refresh control signal output from the refresh control circuit 12, and receives the / RE signal, the / OE signal, and the CS signal from the outside, and receives the internal signals. It outputs a synchronization signal and controls the operation of the entire circuit.

【０００４】このような構成において、／ＣＥ信号がハ
イレベル（Ｈ）からロウレベル（Ｌ）に変化した時、／
ＲＦＳＨ信号がロウレベル（Ｌ）であれば、テストモー
ド判定回路１０によってテストモードであると判定され
る。この時、テストモード判定回路１０は、出力コント
ロール回路１４を介して信号を出力し、タイマ回路１１
を発振させる。これにより、リフレッシュ制御回路１２
はアドレスカウンタ９を動作させると共に、マルチプレ
クサ８を制御して該アドレスカウンタ９のリフレッシュ
アドレス（ｎ番地）をメモリセルのロウアドレスとして
マルチプレクサ８から出力させる。なお、カラムアドレ
スとしては、外部アドレスＡ8〜Ａ15が列デコーダ４に
入力される。In such a configuration, when the / CE signal changes from the high level (H) to the low level (L),
If the RFSH signal is low level (L), the test mode determination circuit 10 determines that the test mode is set. At this time, the test mode determination circuit 10 outputs a signal via the output control circuit 14, and the timer circuit 11
To oscillate. As a result, the refresh control circuit 12
Operates the address counter 9 and controls the multiplexer 8 to output the refresh address (address n) of the address counter 9 from the multiplexer 8 as the row address of the memory cell. External addresses A8 to A15 are input to the column decoder 4 as column addresses.

【０００５】このようにして、ロウアドレスがｎ番地、
カラムアドレスがＡ8〜Ａ15によって指定される所定の
番地のメモリセルが選択され、該セルのデータ内容の読
み出が行われる。従って、予めこれらの番地のセルに特
定のデータを書き込んでおき、テストモード時に直接セ
ルの内容を読み出すことにより、正しくデータが書き込
まれかつ読み出されているか否かを正確に判定すること
ができる。すなわち、タイマ回路１１およびアドレスカ
ウンタ９が正常に動作しているか否かを正確に判定する
ことができる。また、テストモードに設定されるとき、
タイマ回路１１が発振するが、該タイマ回路１１の分周
出力が出力切換回路１５を介してＩ／Ｏ7端子から出力
される。従って、この分周出力をチェックすることによ
り、タイマ回路１１が正常に動作しているか否かを正確
に判断することができる。In this way, the row address is the address n,
A memory cell at a predetermined address whose column address is designated by A8 to A15 is selected, and the data content of the cell is read. Therefore, by writing specific data in the cells of these addresses in advance and directly reading the contents of the cells in the test mode, it is possible to accurately determine whether or not the data has been correctly written and read. . That is, it is possible to accurately determine whether the timer circuit 11 and the address counter 9 are operating normally. Also, when set to test mode,
Although the timer circuit 11 oscillates, the divided output of the timer circuit 11 is output from the I / O7 terminal via the output switching circuit 15. Therefore, by checking the divided output, it is possible to accurately determine whether the timer circuit 11 is operating normally.

【０００６】[0006]

【発明が解決しようとする課題】上述した疑似ＳＲＡＭ
は、ＤＲＡＭ（ダイナミックラム）と同様のメモリセル
構造を有し、ＳＲＡＭと同様の使用条件を有する半導体
記憶装置であり、内部において一定時間が経過する毎に
メモリセルのセルフリフレッシュをする必要がある。と
ころで、このセルフリフレッシュを行うメモリセルのア
ドレスすなわちリフレッシュアドレスは、回路内部にお
いて生成される。したがって、外部から供給される読出
／書込アドレスと全く関係がない。このため、ワースト
ケースとして、例えば、ビット線を共通とし、相隣り合
う２本のワード線が連続して活性化される場合も発生す
る。そして、このような場合に、プリチャージ不足や、
フィールド絶縁膜下のわずかなリーク電流の影響で、記
憶動作に誤動作を生じる場合がある。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
Is a semiconductor memory device having a memory cell structure similar to that of a DRAM (dynamic RAM) and having usage conditions similar to that of an SRAM, and it is necessary to perform self-refreshing of the memory cell every time a fixed time elapses. . By the way, the address of the memory cell for which this self-refresh is performed, that is, the refresh address is generated inside the circuit. Therefore, it has nothing to do with the read / write address supplied from the outside. Therefore, as a worst case, for example, a case where two bit lines which are adjacent to each other and which are adjacent to each other are continuously activated may occur. And in such a case, shortage of precharge,
The memory operation may malfunction due to a slight leak current under the field insulating film.

【０００７】しかしながら、上述した半導体記憶装置が
行うテストは、単に、タイマ回路１１の動作チェックを
すると共に、アドレスカウンタ９のカウント値を順次変
えてメモリセルのデータを読み出してみることを行うだ
けであり、上述した誤動作を生じる恐れのあるワースト
ケースにおける動作チェックすなわちテストを意図的に
行うことができない欠点があった。すなわち、上述した
半導体記憶装置は、ワーストケースに限らず任意の条件
下において、動作チェックすなわちテストを確実に行う
ことができない欠点があった。However, the test performed by the semiconductor memory device described above is performed by simply checking the operation of the timer circuit 11 and reading the data in the memory cell by sequentially changing the count value of the address counter 9. However, there is a drawback that the operation check, that is, the test cannot be intentionally performed in the worst case where the above-described malfunction may occur. That is, the above-described semiconductor memory device has a drawback that the operation check, that is, the test cannot be reliably performed under any condition, not limited to the worst case.

【０００８】本発明は、上述した事情を考慮してなされ
たもので、その目的は、任意の条件下における動作チェ
ックを行うことができる半導体記憶装置を提供すること
にある。更に、本発明の目的は、半導体記憶装置に内蔵
され、任意の条件下における動作チェックを行うことが
できるテスト回路を提供することにある。更に、本発明
の目的は、任意の条件下における半導体記憶装置の動作
チェックを行うことができるテスト方法を提供すること
にある。The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor memory device capable of performing an operation check under arbitrary conditions. A further object of the present invention is to provide a test circuit built in a semiconductor memory device and capable of performing an operation check under arbitrary conditions. A further object of the present invention is to provide a test method capable of checking the operation of a semiconductor memory device under arbitrary conditions.

【０００９】[0009]

【課題を解決するための手段】本発明は上記の課題を解
決すべくなされたもので、リフレッシュを必要とする複
数のメモリセルを有する半導体記憶装置のテスト方法に
おいて、外部入力された第1のアドレスに基づき前記メ
モリセルの読出または書込を行う読出/書込処理と、外
部入力された第２のアドレスに基づき前記メモリセルの
リフレッシュを行うリフレッシュ処理との組み合わせ
を、テスト動作中に少なくとも１回行うことを特徴とす
る半導体記憶装置のテスト方法を提供する。The present invention has been made to solve the above problems, and in a method of testing a semiconductor memory device having a plurality of memory cells that need refreshing, a first externally input A combination of a read / write process for reading or writing the memory cell based on an address and a refresh process for refreshing the memory cell based on an externally input second address is at least 1 during a test operation. Provided is a method for testing a semiconductor memory device, which is characterized by performing the operation once.

【００１０】選択事項として、前記２つの処理の組み合
わせは、前記リフレッシュ処理の後に、前記読出/書込
処理を行うことが可能である。更に、選択事項として、
前記２つの処理の組み合わせは、前記読出/書込処理の
後に、前記リフレッシュ処理を行うことが可能である。
更に、選択事項として、前記２つの処理の組み合わせ
は、1サイクル中に行うことが可能である。更に、選択
事項として、前記読出/書込処理の後、前記リフレッシ
ュ処理を行い、その後さらに前記読出/書込処理を1サイ
クル中に行うことが可能である。As a matter of choice, with the combination of the two processes, the read / write process can be performed after the refresh process. Furthermore, as an option,
With the combination of the two processes, the refresh process can be performed after the read / write process.
Furthermore, as a matter of choice, the combination of the two processes can be performed in one cycle. Furthermore, as a matter of choice, it is possible to perform the refresh process after the read / write process, and then perform the read / write process in one cycle.

【００１１】更に、選択事項として、前記２つの処理
は、カラムアドレスを共通にし、ロウアドレスは互いに
近接することが可能である。更に、選択事項として、前
記２つの処理は、カラムアドレスを共通にし、ロウアド
レスは互いに隣接することが可能である。更に、選択事
項として、前記半導体記憶装置がノーマル動作モードか
らテストモードに切り替わったことに応答して、前記半
導体記憶装置の内部で生成された第３のアドレスに基づ
く前記メモリセルのリフレッシュを停止する処理を更に
含むことが可能である。Further, as a matter of choice, the two processes can share a column address in common, and row addresses can be close to each other. Furthermore, as a matter of choice, the two processes can share a column address and row addresses can be adjacent to each other. Further, as selection item, the semiconductor memory device in response to the switching from the normal operation mode to the test mode, stop the note Lise Le refresh based on the third address generated inside the semiconductor memory device The processing may be further included.

【００１２】更に、選択事項として、外部入力されたモ
ード切り替え信号に基づき、前記半導体記憶装置がノー
マル動作モードからテストモードに切り替わることが可
能である。更に、選択事項として、外部入力されたモー
ド切り替え信号に基づき、ノーマル動作モードからテス
トモードに切り替わる際、前記第３のアドレスおよびテ
ストアドレスのうちテストアドレスを選択して第３のア
ドレスに基づく前記メモリセルのリフレッシュを停止す
ることが可能である。Further, as a matter of choice, the semiconductor memory device can be switched from the normal operation mode to the test mode based on an externally inputted mode switching signal. Further, as a selection item, when the normal operation mode is switched to the test mode based on the externally input mode switching signal, a test address is selected from the third address and the test address, and the memory based on the third address is selected. refresh Lise Le can be stopped.

【００１３】更に、選択事項として、前記テスト動作
は、カラムアドレスを固定し、ロウアドレスを順に変え
ることにより、複数のロウアドレスの組を、リフレッシ
ュ動作の対象とすることが可能である。更に、選択事項
として、前記テスト動作は、カラムアドレスを固定し、
ロウアドレスを順に変えることにより、全てのロウアド
レスの組を、その対象とすることが可能である。更に、
選択事項として、前記テスト動作は、カラムアドレスを
固定し、ロウアドレスを順に変えることにより、メモリ
セルアレイの分割された複数のブロックの各々において
全てのロウアドレスの組合せをその対象とすることが可
能である。Further, as a matter of choice, in the test operation, a set of a plurality of row addresses can be set as a target of the refresh operation by fixing the column address and changing the row address in order. Further, as an option, the test operation fixes the column address,
By changing the row addresses in order, it is possible to target all row address groups. Furthermore,
As a selection item, the test operation can target all combinations of row addresses in each of the plurality of divided blocks of the memory cell array by fixing the column address and sequentially changing the row address. is there.

【００１４】更に、選択事項として、ロウアドレスを変
更する毎に、前記第１のアドレス及び前記第２のアドレ
スの双方を外部入力することが可能である。更に、選択
事項として、前記第１のアドレスは、ロウアドレスを変
更する毎に外部入力し、一方、前記第２のアドレスは、
最初のアドレスのみを外部入力した後、予め定められた
一定の規則に従いロウアドレスを変更する毎に内部で自
動的に変更することが可能である。更に、選択事項とし
て、前記第２のアドレスを予め定められたインクリーメ
ントをロウアドレスを変更する毎に行うことが可能であ
る。更に、選択事項として、テストの対象となるメモリ
セルについて、予めホールド試験を行い、所定のテスト
パターンを書込んだ後に、前記２つの処理を行うことが
可能である。Further, as a selection item, it is possible to externally input both the first address and the second address each time the row address is changed. Furthermore, as a matter of choice, the first address is externally input every time the row address is changed, while the second address is
After externally inputting only the first address, it is possible to automatically change the row address internally every time the row address is changed according to a predetermined rule. Furthermore, as a matter of choice, it is possible to perform a predetermined increment of the second address each time the row address is changed. Furthermore, as a matter of choice, it is possible to perform a hold test in advance on a memory cell to be tested, write a predetermined test pattern, and then perform the above two processes.

【００１５】また、本発明は、リフレッシュを必要とす
る複数のメモリセルと、第１のアドレスを供給する手段
と、アドレスに基づいて前記メモリセルのリフレッシュ
を行うアクセスアドレス制御手段とを有する半導体記憶
装置において、外部入力された第２のアドレスを保持す
る手段と、前記第１のアドレスを供給する手段と前記第
２のアドレスを保持する手段とに電気的に結合され、ノ
ーマル動作モードでは前記第１のアドレスを前記アクセ
スアドレス制御手段に供給し、テストモードでは前記第
２のアドレスを前記アクセスアドレス制御手段に供給す
るリフレッシュアドレス切換手段とを更に有することを
特徴とする半導体記憶装置を提供する。Further, the present invention is a semiconductor memory having a plurality of memory cells that need refreshing, means for supplying a first address, and access address control means for refreshing the memory cells based on the addresses. In the device, electrically connected to a means for holding an externally input second address, a means for supplying the first address and a means for holding the second address, and in the normal operation mode the first address is connected to the second address. A semiconductor memory device further comprising refresh address switching means for supplying an address of 1 to the access address control means and for supplying the second address to the access address control means in a test mode.

【００１６】選択事項として、前記リフレッシュアドレ
ス切換手段は、前記第１のアドレスを供給する手段と前
記データ保持手段とに電気的に結合され、ノーマル動作
モードでは前記第１のアドレスを選択し、テストモード
では前記第２のアドレスを選択する選択手段から構成し
ても良い。更に、選択事項として、前記選択手段は、前
記第１のアドレスを供給する手段と前記データ保持手段
とに電気的に結合されたマルチプレクサから構成しても
良い。更に、選択事項として、前記リフレッシュアドレ
ス切換手段に電気的に結合され、ノーマル動作モードと
テストモードとを切り替える制御信号を前記リフレッシ
ュアドレス切換手段に供給する制御手段を更に有するよ
う構成しても良い。As a matter of choice, the refresh address switching means is electrically coupled to the means for supplying the first address and the data holding means, and in the normal operation mode, selects the first address and performs a test. In the mode, it may be composed of selecting means for selecting the second address. Further, as a selection item, the selecting means may be composed of a multiplexer electrically coupled to the means for supplying the first address and the data holding means. Further, as a selection item, a control means electrically connected to the refresh address switching means and supplying a control signal for switching between the normal operation mode and the test mode to the refresh address switching means may be further provided.

【００１７】更に、選択事項として、前記制御手段は、
所定の外部信号に応答してノーマル動作モードとテスト
モードとを切り替えるテストエントリ手段からなるよう
構成しても良い。更に、選択事項として、前記第２のア
ドレスを保持する手段は、前記リフレッシュアドレス切
換手段に電気的に結合されるデータ記憶手段からなるよ
う構成しても良い。更に、選択事項として、前記データ
保持手段と前記リフレッシュアドレス切換手段との間に
電気的に結合され、前記データ記憶手段から出力された
第２のアドレスを反転して、前記リフレッシュアドレス
切換手段に供給するアドレス反転手段を更に有するよう
構成しても良い。更に、選択事項として、前記第１のア
ドレスを供給する手段は、前記リフレッシュアドレス切
換手段に接続されたリフレッシュアドレス発生回路から
なるよう構成しても良い。Further, as a selection item, the control means is
The test entry means may be configured to switch between the normal operation mode and the test mode in response to a predetermined external signal. Further, as a matter of choice, the means for holding the second address may be constituted by a data storage means electrically coupled to the refresh address switching means. Further, as a selection item, the second address outputted from the data storage means is electrically coupled between the data holding means and the refresh address switching means, inverted, and supplied to the refresh address switching means. It may be configured to further include address reversing means for performing the above. Further, as a matter of choice, the means for supplying the first address may be constituted by a refresh address generating circuit connected to the refresh address switching means.

【００１８】また、本発明は、リフレッシュを必要とす
る複数のメモリセルと、内部信号に基づき第１のアドレ
スを供給する手段とを有する半導体記憶装置のテストを
行うためのテスト回路において、前記テスト回路は、外
部入力された第２のアドレスを保持する手段と、前記第
１のアドレスを供給する手段と前記第２のアドレスを保
持する手段とに電気的に結合され、ノーマル動作モード
では前記第１のアドレスを前記アクセスアドレス制御手
段に供給し、テストモードでは前記第２のアドレスを前
記アクセスアドレス制御手段に供給するリフレッシュア
ドレス切換手段とを有することを特徴とするテスト回路
を提供する。Further, the present invention provides a test circuit for testing a semiconductor memory device having a plurality of memory cells requiring refreshing and means for supplying a first address based on an internal signal. The circuit is electrically coupled to the means for holding the externally input second address, the means for supplying the first address and the means for holding the second address, and in the normal operation mode, the circuit is connected to the first address. And a refresh address switching means for supplying the second address to the access address control means in the test mode.

【００１９】選択事項として、前記リフレッシュアドレ
ス切換手段は、前記第１のアドレスを供給する手段と前
記データ保持手段とに電気的に結合され、ノーマル動作
モードでは前記第１のアドレスを選択し、テストモード
では前記第２のアドレスを選択する選択手段からなるこ
とを特徴とする請求項２３に記載のテスト回路を提供す
る。更に、選択事項として、前記選択手段は、前記第１
のアドレスを供給する手段と前記データ保持手段とに電
気的に結合されたマルチプレクサからなるよう構成して
も良い。更に、選択事項として、前記リフレッシュアド
レス切換手段に電気的に結合され、ノーマル動作モード
とテストモードとを切り替える制御信号を前記リフレッ
シュアドレス切換手段に供給する制御手段を更に有する
よう構成しても良い。As a matter of choice, the refresh address switching means is electrically coupled to the means for supplying the first address and the data holding means, and selects the first address in the normal operation mode to perform a test. 24. The test circuit according to claim 23, further comprising a selection unit that selects the second address in the mode. Further, as a selection item, the selection means is the first
It may be constituted by a multiplexer electrically connected to the means for supplying the address and the data holding means. Further, as a selection item, a control means electrically connected to the refresh address switching means and supplying a control signal for switching between the normal operation mode and the test mode to the refresh address switching means may be further provided.

【００２０】更に、選択事項として、前記制御手段は、
所定の外部信号に応答してノーマル動作モードとテスト
モードとを切り替えるテストエントリ手段からなるよう
構成しても良い。更に、選択事項として、前記第２のア
ドレスを保持する手段は、前記リフレッシュアドレス切
換手段に電気的に結合されるデータ記憶手段からなるよ
う構成しても良い。更に、選択事項として、前記データ
保持手段と前記リフレッシュアドレス切換手段との間に
電気的に結合され、前記データ記憶手段から出力された
第２のアドレスを反転して、前記リフレッシュアドレス
切換手段に供給するアドレス反転手段を更に有するよう
構成しても良い。更に、選択事項として、前記テスト回
路は、半導体記憶装置に内蔵してもよく、また半導体記
憶装置とは分離して同一チップ上に搭載しても良い。い
ずれの構成でも、テスト回路が半導体記憶装置に電気的
に結合されて信号やアドレスがテスト回路と半導体記憶
装置との間での受け取りが可能であれば問題無い。Further, as a selection item, the control means is
The test entry means may be configured to switch between the normal operation mode and the test mode in response to a predetermined external signal. Further, as a matter of choice, the means for holding the second address may be constituted by a data storage means electrically coupled to the refresh address switching means. Further, as a selection item, the second address outputted from the data storage means is electrically coupled between the data holding means and the refresh address switching means, inverted, and supplied to the refresh address switching means. It may be configured to further include address reversing means for performing the above. Further, as a matter of choice, the test circuit may be built in the semiconductor memory device, or may be mounted on the same chip separately from the semiconductor memory device. In either configuration, there is no problem as long as the test circuit is electrically coupled to the semiconductor memory device and signals and addresses can be received between the test circuit and the semiconductor memory device.

【００２１】[0021]

【発明の実施の形態】以下、図面を参照しこの発明の一
実施の形態について説明する。以下の実施の形態では、
テスト回路を半導体記憶装置に内蔵した場合の1構成例
を示す。図１は同実施の形態による半導体記憶装置（疑
似ＳＲＡＭ）の回路構成を示すブロック図である。図２
は、図１に示す半導体記憶装置の各回路からの出力信号
のタイミングチャートである。図１を参照して半導体記
憶装置（疑似ＳＲＡＭ）の回路構成を、図２を参照して
各回路からの出力信号を以下説明する。外部から読出／
書込アドレスＡｄｄがアドレス端子２１に印加される。
端子２２には、外部から第一のテスト信号ＴＥ１が印加
される。端子２３には、外部から第二のテスト信号ＴＥ
２が印加される。ここで、端子２２のみがテスト専用端
子であり、端子２１はノーマル動作時に読出／書込アド
レスデータＡｄｄが印加される端子である。また、端子
２３はノーマル動作時にアウトプットイネーブル信号Ｏ
Ｅが印加される端子であり、テスト信号用の端子と兼用
している。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings. In the following embodiments,
An example of the configuration when the test circuit is built in the semiconductor memory device is shown. FIG. 1 is a block diagram showing a circuit configuration of a semiconductor memory device (pseudo SRAM) according to the same embodiment. Figure 2
3 is a timing chart of output signals from each circuit of the semiconductor memory device shown in FIG. The circuit configuration of the semiconductor memory device (pseudo SRAM) will be described below with reference to FIG. 1, and the output signals from each circuit will be described below with reference to FIG. Read from outside /
The write address Add is applied to the address terminal 21.
A first test signal TE1 is externally applied to the terminal 22. A second test signal TE is externally applied to the terminal 23.
2 is applied. Here, only the terminal 22 is a test-dedicated terminal, and the terminal 21 is a terminal to which the read / write address data Add is applied during the normal operation. Also, the terminal 23 outputs the output enable signal O during normal operation.
It is a terminal to which E is applied and also serves as a terminal for a test signal.

【００２２】アドレスデータ回路（ＡＴＤ回路）２５
は、端子２１に接続され、外部から端子２１に印加され
た読出／書込アドレスＡｄｄの入力を受け、このアドレ
スデータＡｄｄに含まれるロウアドレスデータＡｄｄＲ
（図２参照）の変化を検出する。ロウアドレスデータＡ
ｄｄＲの全ビットの内の少なくとも１ビットでも変化す
ると、アドレスデータ回路（ＡＴＤ回路）２５が、その
変化を検出してパルス信号ＡＴＤを出力する。ロウ制御
回路２６は、アドレスデータ回路（ＡＴＤ回路）２５の
出力側に接続され、アドレスデータ回路（ＡＴＤ回路）
２５から出力されたパルス信号ＡＴＤに基づいて、ロウ
イネーブル信号ＲＥ、センスイネーブル信号ＳＥおよび
カラム制御信号ＣＣを生成し出力する。ここで、ロウイ
ネーブル信号ＲＥは、図２に示すように、パルス信号Ａ
ＴＤの立ち上がり時点および立ち下がり時点において各
々立ち上がり、これら時点から一定時間後に立ち下がる
パルス信号である。また、センスイネーブル信号ＳＥ
は、ロウイネーブル信号ＲＥを一定時間遅延させた信号
である。また、図示していないが、カラム制御信号ＣＣ
は、ロウイネーブル信号ＲＥの連続する２個のパルス信
号の内の後者のパルス信号、すなわち、信号ＡＴＤの立
ち下がりに基づくパルス信号を一定時間遅延させた信号
である。なお、このロウ制御回路２６は、第二のテスト
信号ＴＥ２が”０”すなわちロウレベルの時は上述した
ロウイネーブル信号ＲＥの出力を行わない。カラム制御
回路２７は、ロウ制御回路２６に接続され、ロウ制御回
路２６から出力されたカラム制御信号ＣＣを受け、この
カラム制御信号ＣＣをさらに遅延し、カラムイネーブル
信号ＣＥとして出力する。Address data circuit (ATD circuit) 25
Is connected to the terminal 21, receives an input of the read / write address Add applied to the terminal 21 from the outside, and receives the row address data AddR included in the address data Add.
(See FIG. 2) changes are detected. Row address data A
When at least one bit of all bits of ddR changes, the address data circuit (ATD circuit) 25 detects the change and outputs the pulse signal ATD. The row control circuit 26 is connected to the output side of the address data circuit (ATD circuit) 25, and is connected to the address data circuit (ATD circuit).
A row enable signal RE, a sense enable signal SE, and a column control signal CC are generated and output based on the pulse signal ATD output from 25. Here, the row enable signal RE is a pulse signal A as shown in FIG.
It is a pulse signal that rises at the rising time and the falling time of TD and falls after a certain time from these times. In addition, the sense enable signal SE
Is a signal obtained by delaying the row enable signal RE for a predetermined time. Although not shown, the column control signal CC
Is a pulse signal of the latter of two continuous pulse signals of the row enable signal RE, that is, a signal obtained by delaying the pulse signal based on the fall of the signal ATD for a certain time. The row control circuit 26 does not output the above-described row enable signal RE when the second test signal TE2 is "0", that is, the low level. The column control circuit 27 is connected to the row control circuit 26, receives the column control signal CC output from the row control circuit 26, further delays this column control signal CC, and outputs it as a column enable signal CE.

【００２３】メモリセルアレイ３０は、ＤＲＡＭのメモ
リセルアレイと同様の構成を有する。メモリセルアレイ
３０のワード線に接続されるロウデコーダ３１は、ロウ
制御回路２６にも接続され、このロウ制御回路２６から
出力されたロウイネーブル信号ＲＥが”１”となるタイ
ミングにおいて、マルチプレクサ（ＭＵＸ）３２から出
力されるロウアドレスデータＲＡ１に対応するメモリセ
ルアレイ３０のワード線を選択的に活性化する。メモリ
セルアレイ３０の各ビット線に接続されるセンスアンプ
３３は、ロウ制御回路２６にも接続され、このロウ制御
回路２６から出力されたセンスイネーブル信号ＳＥが”
１”となるタイミングにおいて、メモリセルアレイ３０
の各ビット線を活性化する。カラムデコーダ３５は、前
述の端子２１およびカラム制御回路２７に接続され、カ
ラム制御回路２７から出力されたカラムイネーブル信号
ＣＥが”１”となるタイミングにおいて、端子２１に印
加されたアドレスデータＡｄｄに含まれるカラムアドレ
スデータＡｄｄＣをデコードし、このデコード結果に応
じたセンスアンプをＩ／Ｏバッファ３６を介してインプ
ット／アウトプットデータ端子３７に接続する。The memory cell array 30 has a structure similar to that of a DRAM memory cell array. The row decoder 31 connected to the word line of the memory cell array 30 is also connected to the row control circuit 26, and at the timing when the row enable signal RE output from the row control circuit 26 becomes “1”, the multiplexer (MUX). The word line of the memory cell array 30 corresponding to the row address data RA1 output from 32 is selectively activated. The sense amplifier 33 connected to each bit line of the memory cell array 30 is also connected to the row control circuit 26, and the sense enable signal SE output from the row control circuit 26 is "
At the timing of 1 ”, the memory cell array 30
Each bit line of is activated. The column decoder 35 is connected to the terminal 21 and the column control circuit 27 described above, and is included in the address data Add applied to the terminal 21 at the timing when the column enable signal CE output from the column control circuit 27 becomes “1”. The column address data AddC to be generated is decoded, and a sense amplifier corresponding to the decoded result is connected to the input / output data terminal 37 via the I / O buffer 36.

【００２４】リフレッシュ制御回路４０は、メモリセル
アレイ３０のセルフリフレッシュを行うための回路であ
る。このリフレッシュ制御回路４０は、アドレスデータ
回路（ＡＴＤ回路）２５の出力側に接続され、パルス信
号ＡＴＤを受け、その立ち下がり時においてパルス信号
およびリセット信号を出力する。リフレッシュ制御回路
４０は、更に、タイマ４２およびリフレッシュアドレス
発生回路４１に接続され、パルス信号ＡＴＤの立ち下が
り時にリフレッシュ制御回路４０が出力したパルス信号
は、リフレッシュアドレス発生回路４１へ入力されると
共に、リセット信号がタイマ４２へ入力される。リフレ
ッシュアドレス発生回路４１は、このパルス信号を受
け、リフレッシュアドレスＲＦＡＤを１つ進める。ま
た、上記リフレッシュ制御回路４０は、アドレスデータ
回路（ＡＴＤ回路）２５からのパルス信号ＡＴＤの出力
が一定時間なかったことを、タイマ４０からの計時信号
に基づき検知し、セルフリフレッシュ信号ＲＦを出力す
る。リフレッシュ制御回路４０の出力側は、ロウ制御回
路２６へ接続され、出力したセルフリフレッシュ信号Ｒ
Ｆをロウ制御回路２６へ入力する。更に、出荷前の完成
品テストを行うためのテスト回路５０は、端子２２、２
３にそれぞれ印加された第一及び第二のテスト信号の入
力を受け、出力信号Ｔ３およびリフレッシュアドレスＲ
Ａを出力する。リフレッシュ制御回路４０は、このテス
ト回路５０に接続されて出力信号Ｔ３の入力を受けて、
信号Ｍおよびセルフリフレッシュ信号ＲＦを出力する。
これにより、メモリセルアレイ３０のセルフリフレッシ
ュが行われる。The refresh control circuit 40 is a circuit for self-refreshing the memory cell array 30. The refresh control circuit 40 is connected to the output side of the address data circuit (ATD circuit) 25, receives the pulse signal ATD, and outputs a pulse signal and a reset signal at the falling edge thereof. The refresh control circuit 40 is further connected to the timer 42 and the refresh address generation circuit 41, and the pulse signal output by the refresh control circuit 40 at the fall of the pulse signal ATD is input to the refresh address generation circuit 41 and reset. The signal is input to the timer 42. The refresh address generation circuit 41 receives this pulse signal and advances the refresh address RFAD by one. Further, the refresh control circuit 40 detects that the pulse signal ATD from the address data circuit (ATD circuit) 25 has not been output for a certain period of time based on the clock signal from the timer 40, and outputs the self-refresh signal RF. . The output side of the refresh control circuit 40 is connected to the row control circuit 26 and outputs the self refresh signal R
F is input to the row control circuit 26. Furthermore, the test circuit 50 for performing a finished product test before shipping is provided with terminals 22, 2
3 receives the input of the first and second test signals applied respectively to the output signal T3 and the refresh address R
Output A. The refresh control circuit 40 is connected to the test circuit 50 and receives the input of the output signal T3,
It outputs the signal M and the self-refresh signal RF.
As a result, the self refresh of the memory cell array 30 is performed.

【００２５】テスト回路５０は、データストア回路５１
と、インバータ回路５２と、テストエントリ回路５３と
マルチプレクサ５４とから構成されている。データスト
ア回路５１は、端子２１に印加されたアドレスデータＡ
ｄｄに含まれるロウアドレスデータＡｄｄＲを、テスト
エントリ回路５３から出力される信号Ｔ１の立ち上がり
において取り込み、出力する。出力したロウアドレスデ
ータＡｄｄＲは、インバータ回路５２へ入力され、イン
バータ回路５２はデータストア回路５１の出力の各ビッ
トを反転し、テストアドレスＴＡとして出力する。テス
トエントリ回路５３は、端子２２及び２３に接続され、
これら端子にそれぞれ印加された第一及び第二のテスト
信号ＴＥ１、ＴＥ２に基づいて、信号Ｔ１〜Ｔ３を出力
する。マルチプレクサ５４は、インバータ回路５２から
のテストアドレスＴＡまたはリフレッシュアドレス発生
回路４１からのリフレッシュアドレスＲＦＡＤのいずれ
か一方を、テストエントリ回路５３からの信号Ｔ２に基
づいて選択し、信号ＲＡを出力する。この信号ＲＡは、
前述したマルチプレクサ３２に入力される。The test circuit 50 includes a data store circuit 51.
, An inverter circuit 52, a test entry circuit 53, and a multiplexer 54. The data store circuit 51 uses the address data A applied to the terminal 21.
The row address data AddR included in dd is taken in and output at the rising edge of the signal T1 output from the test entry circuit 53. The output row address data AddR is input to the inverter circuit 52, and the inverter circuit 52 inverts each bit of the output of the data store circuit 51 and outputs it as the test address TA. The test entry circuit 53 is connected to the terminals 22 and 23,
The signals T1 to T3 are output based on the first and second test signals TE1 and TE2 respectively applied to these terminals. The multiplexer 54 selects either the test address TA from the inverter circuit 52 or the refresh address RFAD from the refresh address generation circuit 41 based on the signal T2 from the test entry circuit 53, and outputs the signal RA. This signal RA is
It is input to the multiplexer 32 described above.

【００２６】次に、上述した半導体記憶装置のテストモ
ード動作、およびノーマル動作を分けて説明する。最初
に、ノーマル動作を図２を参照して説明する。この場
合、テスト信号ＴＥ１が”０”に設定され、これによ
り、テストエントリ回路５３から出力される信号Ｔ１〜
Ｔ３がいずれも”０”となる。すなわち、ノーマル動作
時には、テスト回路５０は、動作しないので、テスト回
路を内蔵しない半導体記憶装置の動作と実質的に同じで
ある。この状態において、ロウアドレスデータＡｄｄＲ
としてデータ”Ａ１”が端子２１へ印加されると、ＡＴ
Ｄ回路２５が、データ”Ａ１”が印加されたことを検知
し、パルス信号ＡＴＤ（”１”）がロウ制御回路２６お
よびマルチプレクサ３２へ入力される。マルチプレクサ
３２はパルス信号ＡＴＤ（”１”）を受け、マルチプレ
クサ５４からのデータＲＡをロウアドレスデータＲＡ１
として出力する。そして、このロウアドレスデータＲＡ
１は、ロウデコーダ３１へ入力される。ここで、信号Ｔ
２が”０”であることから、マルチプレクサ５４は、リ
フレッシュアドレスＲＦＡＤを出力し、このリフレッシ
ュアドレスＲＦＡＤがマルチプレクサ３２を介してロウ
デコーダ３１へ印加される。このリフレッシュアドレス
ＲＦＡＤは、”Ｒ１”であったとする。Next, the test mode operation and the normal operation of the above-mentioned semiconductor memory device will be described separately. First, the normal operation will be described with reference to FIG. In this case, the test signal TE1 is set to "0", whereby the signals T1 to T1 output from the test entry circuit 53 are output.
Both T3 are "0". That is, since the test circuit 50 does not operate during the normal operation, the operation is substantially the same as that of the semiconductor memory device having no built-in test circuit. In this state, the row address data AddR
When data “A1” is applied to the terminal 21 as
The D circuit 25 detects that the data “A1” is applied, and the pulse signal ATD (“1”) is input to the row control circuit 26 and the multiplexer 32. The multiplexer 32 receives the pulse signal ATD (“1”) and transfers the data RA from the multiplexer 54 to the row address data RA1.
Output as. Then, this row address data RA
1 is input to the row decoder 31. Where the signal T
Since 2 is “0”, the multiplexer 54 outputs the refresh address RFAD, and this refresh address RFAD is applied to the row decoder 31 via the multiplexer 32. It is assumed that the refresh address RFAD is "R1".

【００２７】一方、ロウ制御回路２６は、パルス信号Ａ
ＴＤを受け、ロウイネーブル信号ＲＥを出力し、このロ
ウイネーブル信号ＲＥは、ロウデコーダ３１へ入力され
る。ロウデコーダ３１は、このロウイネーブル信号ＲＥ
を受け、上述したロウアドレスデータ”Ｒ１”が指定す
るワード線を活性化する。次いで、ロウ制御回路２６が
センスイネーブル信号ＳＥを出力すると、この信号ＳＥ
がセンスアンプ３３へ供給され、これにより、センスア
ンプ３３が活性化される。そして、センスアンプ３３が
活性化されると、上述したロウアドレスデータ”Ｒ１”
が指定するワード線に接続されたメモリセルがリフレ
ッシュされる。On the other hand, the row control circuit 26 outputs the pulse signal A
Upon receiving TD, a row enable signal RE is output, and the row enable signal RE is input to the row decoder 31. The row decoder 31 uses the row enable signal RE
In response, the word line designated by the row address data "R1" described above is activated. Next, when the row control circuit 26 outputs the sense enable signal SE, this signal SE
Is supplied to the sense amplifier 33, which activates the sense amplifier 33. Then, when the sense amplifier 33 is activated, the above-mentioned row address data "R1"
The memory cells connected to the word line designated by are refreshed.

【００２８】次に、パルス信号ＡＴＤが立ち下がると、
リフレッシュ制御回路４０からリフレッシュアドレス発
生回路４１へパルス信号が供給され、これにより、リフ
レッシュアドレスＲＦＡＤがインクリメントされ、”Ｒ
１＋１”となる。同時に、タイマ４２がリセットされ
る。また、パルス信号ＡＴＤが立ち下がると、マルチプ
レクサ３２がデータＡｄｄＲ（この時点でデータ”Ａ
１”）をロウアドレスデータＲＡ１としてロウデコーダ
３１へ供給する。また、パルス信号ＡＴＤが立ち下がる
と、ロウ制御回路２６が再びロウイネーブル信号ＲＥを
ロウデコーダ３１へ供給する。ロウデコーダ３１は、こ
のロウイネーブル信号ＲＥを受け、マルチプレクサ３２
から出力されているロウアドレスデータ”Ａ１”が指定
するメモリセルアレイ３０のワード線を活性化する。次
いで、ロウ制御回路２６がセンスイネーブル信号ＳＥを
出力すると、この信号ＳＥがセンスアンプ３３へ供給さ
れ、これにより、センスアンプ３３のアドレスデータ”
Ａ１”に対応するワード線が活性化される。Next, when the pulse signal ATD falls,
A pulse signal is supplied from the refresh control circuit 40 to the refresh address generation circuit 41, whereby the refresh address RFAD is incremented and "R" is supplied.
At the same time, the timer 42 is reset. Further, when the pulse signal ATD falls, the multiplexer 32 outputs the data AddR (data "A" at this point).
1 ") is supplied as row address data RA1 to the row decoder 31. When the pulse signal ATD falls, the row control circuit 26 supplies the row enable signal RE again to the row decoder 31. The multiplexer 32 receives the row enable signal RE.
Activates the word line of the memory cell array 30 designated by the row address data "A1" output from Next, when the row control circuit 26 outputs the sense enable signal SE, this signal SE is supplied to the sense amplifier 33, whereby the address data “of the sense amplifier 33”.
The word line corresponding to A1 "is activated.

【００２９】次に、カラム制御回路２７がカラムイネー
ブル信号ＣＥをカラムデコーダ３５へ出力する。カラム
デコーダ３５は、このカラムイネーブル信号ＣＥを受
け、カラムアドレスデータＡｄｄＣをデコードし、この
デコード結果に応じたセンスアンプをＩ／Ｏバッファ３
６を介してインプット／アウトプットデータ端子３７に
接続する。これにより、読み出し動作の場合は、メモリ
セルアレイ３０に記憶されたデータが、センスアンプ３
３、Ｉ／Ｏバッファ３６を介してデータ端子３７に送信
され、また、書き込み動作の場合は、データ端子３７の
データがメモリセルアレイ３０に書き込まれる。Next, the column control circuit 27 outputs the column enable signal CE to the column decoder 35. The column decoder 35 receives the column enable signal CE, decodes the column address data AddC, and outputs a sense amplifier corresponding to the decoding result to the I / O buffer 3
6 to the input / output data terminal 37. As a result, in the case of the read operation, the data stored in the memory cell array 30 becomes the sense amplifier 3
3, transmitted to the data terminal 37 via the I / O buffer 36, and in the case of a write operation, the data of the data terminal 37 is written in the memory cell array 30.

【００３０】このように、図１の半導体記憶装置は、読
出／書込アドレスデータＡｄｄがアドレス端子２１へ印
加されると、まず、リフレッシュアドレスＲＦＡＤに基
づいて指定されるワード線に接続されたメモリセルのリ
フレッシュが行われ、次いで、アドレスデータＡｄｄに
基づくメモリセルアレイ３０の読出／書込が行われる。As described above, in the semiconductor memory device of FIG. 1, when the read / write address data Add is applied to the address terminal 21, first, the memory connected to the word line designated based on the refresh address RFAD. Lise Le refresh is performed, then the read / write of the memory cell array 30 based on the address data Add is executed.

【００３１】予め決められている一定時間内にメモリセ
ルアレイ３０の読出／書込動作が行われなかった場合、
タイマ４２からパルス信号がリフレッシュ制御回路４０
へ供給される。そして、リフレッシュ制御回路４０はこ
のパルス信号を受け、セルフリフレッシュを行う。すな
わち、リフレッシュ信号ＲＦをロウ制御回路２６へ供給
すると共に、信号Ｍとして”１”をマルチプレクサ３２
へ供給する。マルチプレクサ３２はこの信号Ｍを受け、
リフレッシュアドレスＲＦＡＤ（データ”Ｒ１＋１”と
する）をロウアドレスデータＲＡ１としてロウデコーダ
３１へ供給する。一方、リフレッシュ信号ＲＦがロウ制
御回路２６へ供給されると、ロウ制御回路２６がロウイ
ネーブル信号ＲＥをロウデコーダ３１へ供給し、次いで
センスイネーブル信号ＳＥをセンスアンプ３３へ供給す
る。これにより、前述した場合と同様にして、ロウアド
レスデータ”Ｒ１＋１”に対応するワード線に接続され
たメモリセルがリフレッシュされる。When the read / write operation of the memory cell array 30 is not performed within a predetermined time,
The pulse signal from the timer 42 is the refresh control circuit 40.
Is supplied to. Then, the refresh control circuit 40 receives this pulse signal and performs self refresh. That is, the refresh signal RF is supplied to the row control circuit 26, and at the same time, “1” is supplied as the signal M to the multiplexer 32.
Supply to. The multiplexer 32 receives this signal M,
The refresh address RFAD (data "R1 + 1") is supplied to the row decoder 31 as row address data RA1. On the other hand, when the refresh signal RF is supplied to the row control circuit 26, the row control circuit 26 supplies the row enable signal RE to the row decoder 31 and then the sense enable signal SE to the sense amplifier 33. Thus, in the same manner as described above, connected Note Lise Le is refreshed word line corresponding to the row address data "R1 + 1".

【００３２】以上が図１に示す半導体記憶装置のノーマ
ル動作である。次に、テスト回路５０を用いた出荷前テ
スト動作について図３を参照して説明する。図３は、テ
スト時の動作を説明するためのタイミングチャートであ
る。この出荷前テストのテストパターンとしては様々な
パターンが考えられるが、その1例として、読出或いは
書込の“アドレスＢ”を“Ｘ１”とし、“リフレッシュ
アドレスＡ”を“Ｘ１”の反転アドレス“／Ｘ１”で行
うことが要求される場合がある。以下の説明は、このよ
うに読出或いは書込みの“アドレスＢ”を“Ｘ１”と
し、“リフレッシュアドレスＡ”を反転アドレス“／Ｘ
１”とする場合を例にとり説明する。この出荷前テスト
においては、まず、時刻ｔ１においてテスト信号ＴＥ１
を”１”に立ち上げる。これにより、テストエントリ回
路５３がテストモードとなり、以後、端子２３に印加さ
れた信号を第二のテスト信号ＴＥ２として認識する。次
に、アドレスデータ“Ｘ１”を端子２１へ印加する。そ
して、時刻ｔ２において、端子２３へ印加する第二のテ
スト信号ＴＥ２を”０”に立ち下げる。The above is the normal operation of the semiconductor memory device shown in FIG. Next, a pre-shipment test operation using the test circuit 50 will be described with reference to FIG. FIG. 3 is a timing chart for explaining the operation during the test. Various patterns can be considered as the test pattern of the pre-shipment test. As one example, the read or write “address B” is set to “X1”, and the “refresh address A” is the inverted address of “X1”. / X1 ″ may be required. In the following description, the read or write "address B" is set to "X1" and the "refresh address A" is set to the inverted address "/ X".
1 "will be described as an example. In the pre-shipment test, first, the test signal TE1 at time t1.
Is set to "1". As a result, the test entry circuit 53 enters the test mode, and thereafter, the signal applied to the terminal 23 is recognized as the second test signal TE2. Next, the address data “X1” is applied to the terminal 21. Then, at time t2, the second test signal TE2 applied to the terminal 23 is lowered to "0".

【００３３】第二のテスト信号ＴＥ２が”０”に立ち下
がると、テストエントリ回路５３がこれを検知し、信号
Ｔ１を”１”に立ち上げる。信号Ｔ１が”１”に立ち上
がると、この立ち上がりを受けて、データストア回路５
１がアドレス端子２１に印加されたアドレスデータＡｄ
ｄＲ、すなわちアドレスデータ”Ｘ１”を取り込み、こ
のアドレスデータ”Ｘ１”をインバータ回路５２へ供給
する。インバータ回路５２は、このアドレスデータ“Ｘ
１”を反転し、データ”／Ｘ１”として出力する。この
反転アドレスデータ”／Ｘ１”がテストアドレスデータ
ＴＡとしてマルチプレクサ５４へ供給される。When the second test signal TE2 falls to "0", the test entry circuit 53 detects this and raises the signal T1 to "1". When the signal T1 rises to "1", the data store circuit 5 receives this rise.
1 is the address data Ad applied to the address terminal 21
dR, that is, the address data "X1" is fetched and this address data "X1" is supplied to the inverter circuit 52. The inverter circuit 52 uses the address data “X
1 "is inverted and output as data" / X1 ". The inverted address data" / X1 "is supplied to the multiplexer 54 as the test address data TA.

【００３４】上記実施形態において、前述したように、
データストア回路５１とマルチプレクサ５４との間にイ
ンバータ５２を挿入している。従って、アドレス端子２
１へ印加するアドレスデータ“Ｘ１”を変更せずに、反
転アドレス”／Ｘ１”でリフレッシュを行い、アドレス
“Ｘ１”で読出し或いは書込みを行うことが可能とな
る。すなわち、読出し或いは書込み動作時には、マルチ
プレクサ３２は、アドレス端子２１を介し入力されたア
ドレス“Ｘ１”を選択し、アドレス“Ｘ１”で読出し或
いは書込み動作を行い、一方リフレッシュ動作時には、
マルチプレクサ３２は、アドレス端子２１を介し入力さ
れたアドレス“Ｘ１”をインバータ５２で反転した反転
アドレス”／Ｘ１”を選択するので、反転アドレス”／
Ｘ１”でリフレッシュ動作が行われる。In the above embodiment, as described above,
An inverter 52 is inserted between the data store circuit 51 and the multiplexer 54. Therefore, the address terminal 2
It is possible to perform refresh at the inverted address "/ X1" and read or write at the address "X1" without changing the address data "X1" applied to 1. That is, during the read or write operation, the multiplexer 32 selects the address “X1” input through the address terminal 21 and performs the read or write operation at the address “X1”, while during the refresh operation,
Since the multiplexer 32 selects the inverted address “/ X1” obtained by inverting the address “X1” input via the address terminal 21 by the inverter 52, the inverted address “/ X1”
The refresh operation is performed at X1 ″.

【００３５】よって、外部テスタから供給される1つの
アドレスデータ“Ｘ１”は、読出し或いは書込み動作と
フレッシュ動作とに共通に使用することができるので、
テストパターンの作成を容易にすると共に、テストプロ
グラムをシンプルにすることが可能となる。もし、イン
バータ５２を設けない場合は、リフレッシュアドレスと
して反転アドレスデータ”／Ｘ１”をアドレス端子２１
へ印加することが必要となる。そして、読出し或いは書
込みアドレスを変える度に、それに合わせリフレッシュ
アドレスとして、反転アドレスをアドレス端子２１へ印
加することが必要となる。その結果、テストプログラム
が複雑になる傾向にある。そしてこのことは、メモリセ
ルアレイの規模が大きくなるほどより顕著になる。Therefore, one address data "X1" supplied from the external tester can be commonly used for the read or write operation and the fresh operation.
This makes it easy to create a test pattern and simplify the test program. If the inverter 52 is not provided, the inverted address data “/ X1” is used as the refresh address for the address terminal 21.
Need to be applied to. Then, every time the read or write address is changed, it is necessary to apply an inverted address to the address terminal 21 as a refresh address in accordance with the change. As a result, test programs tend to be complex. This becomes more remarkable as the scale of the memory cell array increases.

【００３６】従って、インバータ５２を設けてアドレス
端子２１へ印加する1つのアドレスデータを読出し或い
は書込み動作とフレッシュ動作とに共通に使用すること
が好ましいが、インバータ５２は、あくまで回路設計上
の選択事項であって、上記テスト回路に必須のものでは
ない。例えば、テストパターンによっては、読出し或い
は書込みのアドレスＢを“Ｘ１”、リフレッシュアドレ
スＡを“Ｘ１”の反転アドレス“／Ｘ１”とする必要が
ないことがある。このような場合には、インバータ５２
をあえて設ける必要はない。Therefore, it is preferable that the inverter 52 is provided and one address data applied to the address terminal 21 is commonly used for the read operation or the write operation and the fresh operation. It is a matter of circuit design choice and is not essential for the test circuit. For example, depending on the test pattern, it may not be necessary to set the read or write address B to "X1" and the refresh address A to the inverted address "/ X1" of "X1". In such a case, the inverter 52
Need not be provided.

【００３７】次に、時刻ｔ３において、アドレス端子２
１へアドレスデータＡｄｄＲとして読出／書込アドレ
ス”Ｂ”としてのアドレスデータ“Ｘ１”を印加する。
アドレス端子２１へアドレスデータ”Ｘ１”が印加され
ると、前述したように、ＡＴＤ回路２５からパルス信号
ＡＴＤが出力され、この出力されたパルス信号ＡＴＤが
ロウ制御回路２６へ入力される。しかし、この時テスト
信号ＴＥ２が”０”にあることから、ロウ制御回路２６
からロウイネーブル信号ＲＥおよびセンスアンプイネー
ブル信号ＳＥが出力されることはない。Next, at time t3, the address terminal 2
The address data “X1” as the read / write address “B” is applied to 1 as the address data AddR.
When the address data “X1” is applied to the address terminal 21, the pulse signal ATD is output from the ATD circuit 25, and the output pulse signal ATD is input to the row control circuit 26, as described above. However, since the test signal TE2 is "0" at this time, the row control circuit 26
Does not output the row enable signal RE and the sense amplifier enable signal SE.

【００３８】次に、アドレスデータ”Ｘ１”を端子２１
へ印加した時刻ｔ３から一定時間（パルス信号ＡＴＤの
パルス幅より僅かに長い時間）が経過した時刻ｔ４にお
いて、第二のテスト信号ＴＥ２を”１”に立ち上げる。
テスト信号ＴＥ２が”１”に立ち上がると、テストエン
トリ回路５３がこれを検知し、信号Ｔ２および信号Ｔ３
を”１”に立ち上げる。信号Ｔ２が”１”に立ち上がる
と、マルチプレクサ５４がテストアドレスデータＴＡを
アドレスデータＲＡとして出力する。Next, the address data "X1" is sent to the terminal 21.
The second test signal TE2 is raised to "1" at a time t4 when a fixed time (a time slightly longer than the pulse width of the pulse signal ATD) has elapsed from the time t3 applied to the signal.
When the test signal TE2 rises to "1", the test entry circuit 53 detects this and the signals T2 and T3 are detected.
Is set to "1". When the signal T2 rises to "1", the multiplexer 54 outputs the test address data TA as the address data RA.

【００３９】また、この時刻ｔ４において、信号Ｔ３が
立ち上がると、リフレッシュ制御回路４０がこれを検知
し、セルフリフレッシュ信号ＲＦをロウ制御回路２６へ
供給すると共に、信号Ｍをマルチプレクサ３２へ供給す
る。信号Ｍがマルチプレクサ３２へ入力されると、マル
チプレクサ３２がアドレスデータＡｄｄＲ（この時デー
タ”Ｘ１”）をロウデコーダ３１へ供給する。また、信
号ＲＦがロウ制御回路２６へ入力された時、第二のテス
ト信号ＴＥ２が既に”１”に立ち上がっていることか
ら、ロウ制御回路２６からロウイネーブル信号ＲＥが出
力され、このロウイネーブル信号ＲＥがロウデコーダ３
１へ入力される。これにより、アドレスデータ”Ｘ１”
によって指定されるワード線が活性化される。次いで、
ロウ制御回路２６からセンスアンプイネーブル信号ＳＥ
が出力されると、センスアンプ３３が活性化され、アド
レスデータ”Ｘ１” によって指定されるワード線の読
出／書込が行われる。At the time t4, when the signal T3 rises, the refresh control circuit 40 detects it and supplies the self-refresh signal RF to the row control circuit 26 and the signal M to the multiplexer 32. When the signal M is input to the multiplexer 32, the multiplexer 32 supplies the address data AddR (data “X1” at this time) to the row decoder 31. Further, when the signal RF is input to the row control circuit 26, the second test signal TE2 has already risen to "1", so that the row control circuit 26 outputs the row enable signal RE. RE is the row decoder 3
Input to 1. As a result, the address data “X1”
The word line designated by is activated. Then
The sense amplifier enable signal SE from the row control circuit 26
Is output, the sense amplifier 33 is activated, and the reading / writing of the word line designated by the address data "X1" is performed.

【００４０】次に、時刻ｔ５において、アドレス端子２
１へアドレスデータ”Ｃ”を印加する。アドレスデー
タ”Ｃ”が端子２１へ印加されると、ＡＴＤ回路２５が
これを検知し、パルス信号ＡＴＤ（”１”）をマルチプ
レクサ３２およびロウ制御回路２６へ供給する。これに
より、マルチプレクサ３２がマルチプレクサ５４の出
力、すなわち、テストアドレスＴＡ（この時リフレッシ
ュアドレスＡとしてのアドレスデータ”／Ｘ１”）を選
択し、ロウデコーダ３１へ供給する。また、パルス信号
ＡＴＤがロウ制御回路２６へ供給されると、この時第二
のテスト信号ＴＥ２が”１”であることから、ロウ制御
回路２６からロウイネーブル信号ＲＥが出力され、この
出力されたロウイネーブル信号ＲＥがロウデコーダ３１
へ入力される。これにより、アドレスデータ”／Ｘ１”
によって指定されるワード線が活性化される。次いで、
ロウ制御回路２６からセンスアンプイネーブル信号ＳＥ
が出力されると、センスアンプ３３が活性化され、アド
レスデータ” ／Ｘ１”が指定するワード線に接続され
たメモリセルがリフレッシュされる。Next, at time t5, address terminal 2
The address data “C” is applied to 1. When the address data “C” is applied to the terminal 21, the ATD circuit 25 detects this and supplies the pulse signal ATD (“1”) to the multiplexer 32 and the row control circuit 26. As a result, the multiplexer 32 selects the output of the multiplexer 54, that is, the test address TA (at this time, the address data “/ X1” as the refresh address A) and supplies it to the row decoder 31. When the pulse signal ATD is supplied to the row control circuit 26, the second test signal TE2 is "1" at this time, so the row control circuit 26 outputs the row enable signal RE. The row enable signal RE is the row decoder 31.
Is input to. As a result, the address data "/ X1"
The word line designated by is activated. Then
The sense amplifier enable signal SE from the row control circuit 26
There the output, the sense amplifier 33 is activated, the address data "/ X1" is connected to a word line to specify Note Lise Le is refreshed.

【００４１】次に、時刻ｔ６において、パルス信号ＡＴ
Ｄが”０”に立ち下がると、マルチプレクサ３２がアド
レスデータＡｄｄＲ（この時データ”Ｃ”）をロウデコ
ーダ３１へ供給する。また、パルス信号ＡＴＤが”０”
に立ち下がると、ロウ制御回路２６からロウイネーブル
信号ＲＥが出力され、この出力されたロウイネーブル信
号ＲＥがロウデコーダ３１へ入力される。これにより、
アドレスデータ”Ｃ”によって指定されるワード線が活
性化される。次いで、ロウ制御回路２６からセンスアン
プイネーブル信号ＳＥが出力されると、センスアンプ３
３が活性化され、アドレスデータ”Ｃ”のワード線の読
出／書込が行われる。Next, at time t6, the pulse signal AT
When D falls to "0", the multiplexer 32 supplies the address data AddR (data "C" at this time) to the row decoder 31. Also, the pulse signal ATD is "0".
Then, the row control circuit 26 outputs a row enable signal RE, and the output row enable signal RE is input to the row decoder 31. This allows
The word line designated by the address data "C" is activated. Next, when the sense amplifier enable signal SE is output from the row control circuit 26, the sense amplifier 3
3 is activated, and the word line of the address data "C" is read / written.

【００４２】このように、図１に示すテスト回路５０
は、テスト用のリフレッシュアドレス（上記アドレスデ
ータ”Ａ”）をデータストア回路５１内に予め設定して
おくことができる。したがって、データストア回路５１
内に予め設定しておくリフレッシュアドレス”Ａ”が予
め認識できているため、このリフレッシュアドレスに近
接するテスト用読出／書込アドレス（上記アドレスデー
タ”Ｂ”、”Ｃ”）を外部から入力することにより、任
意の条件下、例えばワースト条件における試験を意図的
にかつ確実に行うことが可能となる。すなわち、リフレ
ッシュアドレス”Ａ”に基づきワード線を指定してメモ
リセルのリフレッシュ動作を行い、続いて、テスト用読
出／書込アドレスに基づき上記ワード線に隣接するワー
ド線を指定してテスト用読出／書込動作を行うことで、
ビット線を共通とし、相隣り合う２本のワード線が連続
して活性化される場合を想定して試験を意図的に行うこ
とで、任意の条件下、例えばワースト条件におけるプリ
チャージ不足や、フィールド絶縁膜下のわずかなリーク
電流の影響で、記憶動作に誤動作が生じるか否かを確認
することが可能となる。Thus, the test circuit 50 shown in FIG.
The test refresh address (address data “A”) can be preset in the data store circuit 51. Therefore, the data store circuit 51
Since the preset refresh address "A" has been recognized in advance, the test read / write address (the above address data "B", "C") adjacent to this refresh address is input from the outside. This makes it possible to intentionally and reliably perform a test under arbitrary conditions, for example, the worst conditions. In other words, specify the word line based on the refresh address "A" and make a memo.
Performs the refresh operation Lise Le, then, by performing a test read / write operations by specifying the word line adjacent to the word line on the basis of the test the read / write address,
By intentionally conducting a test assuming that two adjacent word lines are continuously activated with a common bit line, a precharge shortage under arbitrary conditions, for example, the worst condition, It is possible to confirm whether or not the memory operation malfunctions due to the influence of a slight leak current under the field insulating film.

【００４３】次に、上記テスト回路５０を用いた出荷前
テストについて図４に示すフローチャートを参照して説
明する。まず、チップに元々固定的な不良があったり、
ホールド特性の悪いメモリセルがあったりすると、リフ
レッシュ動作のテストを実施する意味がなくなるので、
事前にホールド試験を実施しておく（ステップＳ１）。
ホールド試験そのものは汎用ＤＲＡＭで実施されている
試験と同様の既知のテスト手順に従って行えばよい。す
なわち、メモリセルアレイ３０のメモリセルへのデータ
書き込みを行い、リフレッシュを禁止した状態を所定時
間継続した後、このメモリセルからのデータ読み出しを
行った時に、読み出されたデータが書き込んだデータと
一致するように当該所定時間（すなわち、リフレッシュ
サイクル）を調整することで、このメモリセルのホール
ド時間が決まる。この試験を全てのメモリセルに対し行
うことで、ホールド時間の最も短いメモリセルに合わせ
たリフレッシュサイクルの値が決まることになる。な
お、リフレッシュ動作の禁止は、リフレッシュ制御回路
４０に外部から制御信号を入力することにより行う。Next, a pre-shipment test using the test circuit 50 will be described with reference to the flowchart shown in FIG. First of all, the chip originally had a fixed defect,
If there are memory cells with poor hold characteristics, it makes no sense to perform a refresh operation test.
A hold test is performed in advance (step S1).
The hold test itself may be performed according to a known test procedure similar to the test performed on the general-purpose DRAM. That is, when the data is written in the memory cell of the memory cell array 30 and the state in which the refresh is prohibited is continued for a predetermined time and then the data is read from this memory cell, the read data matches the written data. The hold time of the memory cell is determined by adjusting the predetermined time (that is, the refresh cycle) so that By performing this test on all memory cells, the value of the refresh cycle that matches the memory cell with the shortest hold time is determined. The refresh operation is prohibited by inputting a control signal from the outside to the refresh control circuit 40.

【００４４】次に、メモリセルのリフレッシュ動作およ
び読出／書込動作が正しく行われたか否かをテストの後
に判定するため、メモリセルアレイ３０に予めテストパ
ターンを書き込んでおく（ステップＳ２）。ここでは、
リフレッシュ動作および読出／書込動作の正常性を検証
するのが目的であることから、全てのビットが”１”の
テストパターンを用いる。次に、任意のホールド時間を
設定し（ステップＳ３）、次いで、第一のテスト信号Ｔ
Ｅ１を”１”に立ち上げることにより回路をテストモー
ドに設定する（ステップＳ４）。Next, a test pattern is written in advance in the memory cell array 30 in order to determine after the test whether or not the refresh operation and the read / write operation of the memory cell are correctly performed (step S2). here,
Since the purpose is to verify the normality of the refresh operation and the read / write operation, a test pattern in which all bits are "1" is used. Next, an arbitrary hold time is set (step S3), and then the first test signal T
The circuit is set to the test mode by raising E1 to "1" (step S4).

【００４５】次に、リフレッシュアドレスデータ（”
Ａ”とする）をアドレス端子２１へ印加し、そして、テ
スト信号ＴＥ２を”０”に立ち下げる。これにより、ア
ドレスデータ”Ａ”がデータストア回路５１に書き込ま
れる（ステップＳ５）。次に、アドレスデータ”Ａ”が
指定するワード線とセンスアンプを同じくするワード線
を指示する任意のアドレスデータ（”Ｂ”とする）をア
ドレス端子２１へ印加する（ステップＳ６）。次に、一
定時間の経過後、上記と同様に、アドレスデータ”Ａ”
が指定するワード線とセンスアンプを同じくするワード
線を指示する任意のアドレスデータ（”Ｃ”とする）を
アドレス端子２１へ印加する（ステップＳ７）。以上の
過程によって、図３に示すアドレスＢへのノーマルアク
セス、アドレス”Ａ”でのリフレッシュ動作、アドレス
Ｃへのノーマルアクセスが順次行われる。Next, refresh address data ("
"A") is applied to the address terminal 21, and the test signal TE2 is lowered to "0", whereby the address data "A" is written in the data store circuit 51 (step S5). Arbitrary address data (referred to as "B") designating a word line designated by the address data "A" and a word line that is the same as the sense amplifier is applied to the address terminal 21 (step S6). After the lapse of time, the address data "A" is returned in the same manner as above.
Any address data (referred to as "C") designating a word line designated by the same word line as the sense amplifier is applied to the address terminal 21 (step S7). Through the above process, the normal access to the address B shown in FIG. 3, the refresh operation at the address "A", and the normal access to the address C are sequentially performed.

【００４６】次に、上記アドレス”Ａ”，”Ｂ”，”
Ｃ”が指定する各ワード線に接続されたメモリセルのデ
ータを読み出し、データチェックを行う（ステップＳ
８）。そして、チェック結果が「ＮＧ」であった場合は
（ステップＳ９）、テストを終了しチップを破棄する
（ステップＳ１０）。また、チェック結果が「ＰＡＳ
Ｓ」であった場合は（ステップＳ９）、テストの全てが
終了したか否かを判断し（ステップＳ１１）、この判断
結果が「ＮＯ」であった場合はステップＳ５へ戻る。以
後、テストの全てが終了したか否かの判断結果が「ＹＥ
Ｓ」となるまで、ステップＳ５〜Ｓ８が繰り返し実行さ
れ、これにより、センスアンプを共通とする全てのロウ
アドレスの組合せがテストされる。この全てのロウアド
レスの組合せをテストする方法としては、例えば、ある
ワード線をリフレッシュワード線として固定し、当該リ
フレッシュの前後でノーマルアクセスするワード線を順
次変えてテストする。例えば、あるワード線をリフレッ
シュワード線として固定し、当該リフレッシュの前後で
ノーマルアクセスするワード線を、一番上のワード線か
ら一番下のワード線まで順番に変えてテストする。そし
て、このテスト動作を、別のワード線を新たなリフレッ
シュワード線として固定して、前記動作を繰り返す。以
上のテスト動作を、全てのワード線がリフレッシュワー
ド線として選択されるまで繰り返し行うことで、全ての
パターンをテストする。Next, the above addresses "A", "B", "
The data of the memory cell connected to each word line designated by C "is read and data check is performed (step S
8). When the check result is "NG" (step S9), the test is terminated and the chip is discarded (step S10). In addition, the check result is "PAS
If it is "S" (step S9), it is judged whether or not all the tests are completed (step S11), and if this judgment result is "NO", the process returns to step S5. After that, the result of the judgment as to whether or not all the tests are completed is "YE
Steps S5 to S8 are repeatedly executed until "S" is reached, whereby all row address combinations having the common sense amplifier are tested. As a method of testing the combination of all the row addresses, for example, a certain word line is fixed as a refresh word line, and the word line to be normally accessed before and after the refresh is sequentially changed and tested. For example, a certain word line is fixed as a refresh word line, and the normally accessed word line before and after the refresh is changed from the top word line to the bottom word line in order and tested. Then, this test operation is fixed with another word line as a new refresh word line, and the above operation is repeated. All the patterns are tested by repeating the above test operation until all word lines are selected as refresh word lines.

【００４７】なお、メモリセルアレイ３０が複数のブロ
ックに分割されていて、各ブロック毎にセンスアンプが
設けられているものの場合は、各ブロック内において全
てのロウアドレスの組合せをテストすればよい。また、
実際には、全パターンについてテストするとかなりの時
間がかかることから、規則性を持たせてテストすること
も可能である。すなわち、最初は全パターンを調べて、
ある傾向が出てくれば省略した形でテストを行う。ＤＲ
ＡＭに限らず通常のメモリテスト技術において、不良を
見つけ易いパターンと呼ばれるものがあるので、マーチ
ングやギャロップといったテスト手法を組み合わせてテ
ストを行っても良い。ただし、勿論、全てのパターンを
テストすることが望ましい。If the memory cell array 30 is divided into a plurality of blocks and a sense amplifier is provided for each block, all row address combinations may be tested in each block. Also,
In practice, testing all patterns takes a considerable amount of time, so it is possible to test with regularity. That is, first examine all patterns,
If there is a tendency, the test is omitted. DR
Not only AM but also a usual memory test technique has a pattern called a pattern in which a defect can be easily found. Therefore, a test may be performed by combining a test method such as marching or gallop. However, of course, it is desirable to test all patterns.

【００４８】また、上記の実施形態はロウアドレスを様
々に変えてテストを行うようになっており、カラムアド
レスは基本的には関係ない。しかし、ノーマルアクセス
の場合にはカラムスイッチを通じてビット線とデータバ
スがつながるため、ビット線の開き方やプリチャージの
され方によってメモリセルのデータに影響を与える可能
性がある。したがって、カラムアドレスも変えてテスト
することがより望ましい。In the above embodiment, the row address is changed variously to perform the test, and the column address is basically irrelevant. However, in the case of normal access, since the bit line and the data bus are connected through the column switch, there is a possibility that the data in the memory cell may be affected by how the bit line is opened and how it is precharged. Therefore, it is more desirable to test by changing the column address.

【００４９】この場合、図４において、ステップＳ５の
次に任意のカラムアドレスデータＡｄｄＣを設定する処
理を加えればよい。図５は、ロウアドレスに加え、カラ
ムアドレスも変えてテストする際のフローチャートであ
る。すなわち、ステップＳ１乃至ステップＳ５は、前述
と同様に行う。その後、カラムアドレスデータＡｄｄＣ
としてデータ“Ｄ”をアドレス端子２１へ印加し、カラ
ムデコーダ３５により、カラムアドレスデータＡｄｄＣ
をデコードし、このデコード結果に応じたセンスアンプ
をＩ／Ｏバッファ３６を介してインプット／アウトプッ
トデータ端子３７に接続する。すなわち、カラムアドレ
スデータＡｄｄＣに基づきビット線を指定する。（ステ
ップＳ１２）。In this case, in FIG. 4, processing for setting arbitrary column address data AddC may be added after step S5. FIG. 5 is a flowchart when a test is performed by changing the column address in addition to the row address. That is, steps S1 to S5 are performed in the same manner as described above. After that, the column address data AddC
As a result, the data “D” is applied to the address terminal 21, and the column decoder 35 causes the column address data AddC to be applied.
Is decoded and a sense amplifier corresponding to the decoding result is connected to the input / output data terminal 37 via the I / O buffer 36. That is, the bit line is designated based on the column address data AddC. (Step S12).

【００５０】次に、アドレスデータ”Ａ”が指定するワ
ード線とセンスアンプを同じくするワード線を指定する
任意のアドレスデータ（”Ｂ”とする）をアドレス端子
２１へ印加する（ステップＳ６）。次に、一定時間の経
過後、上記と同様に、アドレスデータ”Ａ”が指定する
ワード線とセンスアンプを同じくするワード線を指示す
る任意のアドレスデータ（”Ｃ”とする）をアドレス端
子２１へ印加する（ステップＳ７）。Next, arbitrary address data (referred to as "B") designating a word line designated by the address data "A" and a word line having the same sense amplifier are applied to the address terminal 21 (step S6). Next, after a lapse of a certain period of time, in the same manner as above, arbitrary address data (referred to as "C") designating a word line designated by the address data "A" and a word line having the same sense amplifier as the address line 21 is sent. (Step S7).

【００５１】以上の過程によって、カラムアドレスデー
タＡｄｄＣに基づき指定されたビット線を固定し、ロウ
アドレスＢへのノーマルアクセス、ロウアドレス”Ａ”
でのリフレッシュ動作、ロウアドレスＣへのノーマルア
クセスが順次行われる。そして、指定するビット線を変
え、同様のテストを繰り返す。すなわち、リフレッシュ
ロウアドレスに加え、カラムアドレスも変えてテスト
し、ビット線の開き方やプリチャージのされ方によって
メモリセルのデータに影響無いか調べる。Through the above process, the bit line designated based on the column address data AddC is fixed, the normal access to the row address B and the row address "A" are performed.
The refresh operation and the normal access to the row address C are sequentially performed. Then, the designated bit line is changed and the same test is repeated. That is, in addition to the refresh row address, the column address is also changed and tested, and it is checked whether the data of the memory cell is affected by how the bit line is opened or how it is precharged.

【００５２】また、上記実施形態のように、アドレスを
チップ外部から任意に設定可能とすることで自由度が高
くなるが、逆に言うと全てのアドレスの指定を外部から
行うため手間がかかる。そこで、前記ノーマルアクセス
アドレスＢ，Ｃのみを外部から与え、一方、リフレッシ
ュアドレスＡは回路内部で自動的にインクリメントする
よう構成することも可能である。これにより、テストプ
ログラムのプログラミングの手間が軽減される。この場
合、リフレッシュアドレス発生回路４１内のアドレスカ
ウンタを利用してリフレッシュアドレスのインクリメン
トを行うことが可能である。Further, as in the above embodiment, the degree of freedom is increased by arbitrarily setting the address from outside the chip, but conversely, it takes time and labor to specify all the addresses from the outside. Therefore, it is possible to provide only the normal access addresses B and C from the outside while the refresh address A is automatically incremented inside the circuit. This reduces the programming effort of the test program. In this case, the refresh address can be incremented by using the address counter in the refresh address generation circuit 41.

【００５３】このように、テスト回路５０の内部で、テ
スト用のリフレッシュアドレス（上記アドレスデータ”
Ａ”）を自動的にインクリメントするよう構成した場合
であっても、予め定められた規則に従いインクリメント
されるため、インクリメントされたリフレッシュアドレ
ス（アドレスデータ“Ａ+１”）を予め認識できる。よ
って、このインクリメントされたリフレッシュアドレス
に近接するテスト用読出／書込アドレス（上記アドレス
データ”Ｂ”、”Ｃ”）を外部から入力することが可能
となり、前述した方法により、任意の条件下、例えばワ
ースト条件における試験を意図的にかつ確実に行うこと
が可能となる。As described above, inside the test circuit 50, the refresh address for the test (the address data "
Even if A ″) is configured to be automatically incremented, since it is incremented according to a predetermined rule, the incremented refresh address (address data “A + 1”) can be recognized in advance. A test read / write address (address data "B", "C") near the incremented refresh address can be input from the outside, and the method described above can be used under any condition, for example, the worst. It is possible to intentionally and surely perform the test under the conditions.

【００５４】すなわち、自動的にインクリメントされた
リフレッシュアドレスに基づきワード線を指定してメモ
リセルのリフレッシュ動作を行い、続いて、テスト用読
出／書込アドレスに基づき上記ワード線に隣接するワー
ド線を指定してテスト用読出／書込動作を行うことで、
全てのアドレスの指定を外部から行わなくても、任意の
条件下、例えばワースト条件でのテストを可能とする。That is, the word line is specified based on the refresh address that is automatically incremented, and a memo is written.
Performs the refresh operation Lise Le, then, by performing a test read / write operations by specifying the word line adjacent to the word line on the basis of the test the read / write address,
It is possible to perform a test under arbitrary conditions, for example, the worst conditions, without designating all addresses externally.

【００５５】また、上記実施形態では、マルチプレクサ
５４は、リフレッシュアドレス発生回路４１から出力し
たリフレッシュアドレスＲＦＡＤと、データストア回路
５１から出力したテストアドレスＴＡとの入力を受け、
テストエントリ回路５３からの制御信号Ｔ２に基づき、
ノーマル動作モードでは回路の内部で発生したリフレッ
シュアドレスＲＦＡＤを選択し、テストモードでは外部
入力されたテストアドレスＴＡを選択することで、ノー
マル動作モードからテストモードへの変更に応答し、回
路の内部で発生したリフレッシュアドレスＲＦＡＤの供
給を停止することで、テストモードでは、回路の内部で
発生したリフレッシュアドレスＲＦＡＤに基づきリフレ
ッシュ動作が行われることを防止する。In the above embodiment, the multiplexer 54 receives the refresh address RFAD output from the refresh address generation circuit 41 and the test address TA output from the data store circuit 51,
Based on the control signal T2 from the test entry circuit 53,
In the normal operation mode, the refresh address RFAD generated inside the circuit is selected, and in the test mode, the externally input test address TA is selected, thereby responding to the change from the normal operation mode to the test mode, and inside the circuit. By stopping the supply of the generated refresh address RFAD, in the test mode, the refresh operation is prevented from being performed based on the refresh address RFAD generated inside the circuit.

【００５６】上記マルチプレクサ５４の回路構成の1例
を図６に示す。マルチプレクサ５４は、第一のＮ型トラ
ンジスタＮ１及び第一のＰ型トランジスタＰ１とからな
る第一のゲートと、第二のＮ型トランジスタＮ２及び第
二のＰ型トランジスタＰ２とからなる第二のゲートと、
インバータＩＮＶ１とを有する。さらに、マルチプレク
サ５４は、データストア回路５１から出力され、インバ
ータ５２を介し入力されるテストアドレスＴＡを受ける
テストアドレス入力部と、リフレッシュアドレス発生回
路４１から出力されたリフレッシュアドレスＲＦＡＤの
入力を受けるリフレッシュアドレス入力部と、テストエ
ントリ回路５３から出力された信号Ｔ２の入力を受ける
制御信号入力部と、回路の出力部とを有する。FIG. 6 shows an example of the circuit configuration of the multiplexer 54. The multiplexer 54 has a first gate including a first N-type transistor N1 and a first P-type transistor P1 and a second gate including a second N-type transistor N2 and a second P-type transistor P2. When,
It has an inverter INV1. Further, the multiplexer 54 has a test address input section that receives the test address TA that is output from the data store circuit 51 and that is input through the inverter 52, and a refresh address that receives the refresh address RFAD that is output from the refresh address generation circuit 41. It has an input section, a control signal input section for receiving the signal T2 output from the test entry circuit 53, and an output section of the circuit.

【００５７】上記第一のＮ型トランジスタＮ１及び第一
のＰ型トランジスタＰ１とからなる第一のゲートは、テ
ストアドレス入力部と出力部との間に設けられる。一
方、第二のＮ型トランジスタＮ２及び第二のＰ型トラン
ジスタＰ２とからなる第二のゲートは、リフレッシュア
ドレス入力部と出力部との間に設けられる。更に、制御
信号入力部は、第一のＮ型トランジスタＮ１のゲート、
及び第二のＰ型トランジスタＰ２のゲート、並びにイン
バータＩＮＶ１の入力側に接続される。インバータＩＮ
Ｖ１の出力側は、第一のＰ型トランジスタＰ１のゲー
ト、及び第二のＮ型トランジスタＮ２のゲートに接続さ
れる。よって、テストエントリ回路５３から出力された
信号Ｔ２は、第一のＮ型トランジスタＮ１のゲート、及
び第二のＰ型トランジスタＰ２のゲートに入力され、信
号Ｔ２の反転信号が第一のＰ型トランジスタＰ１のゲー
ト、及び第二のＮ型トランジスタＮ２のゲートに入力さ
れる。The first gate composed of the first N-type transistor N1 and the first P-type transistor P1 is provided between the test address input section and the output section. On the other hand, the second gate including the second N-type transistor N2 and the second P-type transistor P2 is provided between the refresh address input section and the output section. Further, the control signal input section is a gate of the first N-type transistor N1,
And the gates of the second P-type transistor P2 and the input side of the inverter INV1. Inverter IN
The output side of V1 is connected to the gate of the first P-type transistor P1 and the gate of the second N-type transistor N2. Therefore, the signal T2 output from the test entry circuit 53 is input to the gate of the first N-type transistor N1 and the gate of the second P-type transistor P2, and the inverted signal of the signal T2 is the first P-type transistor. It is input to the gate of P1 and the gate of the second N-type transistor N2.

【００５８】従って、ノーマル動作モードにおいて、信
号Ｔ２はインアクティブ状態すなわちロウレベル“Ｌ”
であり、第一のＮ型トランジスタＮ１及び第一のＰ型ト
ランジスタＰ１とからなる第一のゲートが閉じ、第二の
Ｎ型トランジスタＮ２及び第二のＰ型トランジスタＰ２
とからなる第二のゲートが開くことで、テストアドレス
ＴＡは出力されず、リフレッシュアドレスＲＦＡＤが出
力され、ノーマル動作モードでの回路内部で発生したリ
フレッシュアドレスＲＦＡＤに基づくメモリセルのリフ
レッシュが行われる。一方、テストモードにおいて、信
号Ｔ２はアクティブ状態すなわちハイレベル“Ｈ”であ
り、第一のＮ型トランジスタＮ１及び第一のＰ型トラン
ジスタＰ１とからなる第一のゲートが開き、第二のＮ型
トランジスタＮ２及び第二のＰ型トランジスタＰ２とか
らなる第二のゲートが閉じることで、リフレッシュアド
レスＲＦＡＤは出力されず、テストアドレスＴＡが出力
され、テストモードでの回路外部から入力したテストア
ドレスＴＡに基づくメモリセルのリフレッシュが前述の
ワースト条件下で行われる。Therefore, in the normal operation mode, the signal T2 is in the inactive state, that is, the low level "L".
And the first gate composed of the first N-type transistor N1 and the first P-type transistor P1 is closed, and the second N-type transistor N2 and the second P-type transistor P2 are
When the second gate consisting of and is opened, the test address TA is not output but the refresh address RFAD is output, and the memory cell is refreshed based on the refresh address RFAD generated inside the circuit in the normal operation mode. On the other hand, in the test mode, the signal T2 is in the active state, that is, at the high level “H”, the first gate including the first N-type transistor N1 and the first P-type transistor P1 is opened, and the second N-type transistor is opened. By closing the second gate composed of the transistor N2 and the second P-type transistor P2, the refresh address RFAD is not output, but the test address TA is output, and the test address TA is input from the outside of the circuit in the test mode. The refresh of the memory cell based on the above is performed under the above-mentioned worst condition.

【００５９】尚、上記マルチプレクサ５４は、ノーマル
動作モード及びテストモード間の変更に伴い発生する制
御信号に基づき、テストアドレスＴＡとリフレッシュア
ドレスＲＦＡＤのいずれか１方を選択する機能を有する
手段すなわち回路の一例であり、かならずしもこれに限
定する必要は無い。すなわち、テストモード中の読出し
または書込みでアクセスするロウアドレス及びリフレッ
シュ動作でアクセスするロウアドレスが、回路外部から
確実に制御できるよう構成すれば問題無い。The multiplexer 54 is a means or circuit having a function of selecting one of the test address TA and the refresh address RFAD based on the control signal generated by the change between the normal operation mode and the test mode. This is just an example, and the present invention is not necessarily limited to this. That is, there is no problem if the row address accessed by the read or write in the test mode and the row address accessed by the refresh operation can be surely controlled from outside the circuit.

【００６０】また、上記実施形態では、リフレッシュを
行った後、読出／書込を行う場合を説明したが、本発明
は、読出／書込を行った後リフレッシュを行う場合にも
適用することが可能である。前述したように、テスト用
のリフレッシュアドレス（上記アドレスデータ”Ａ”）
をデータストア回路５１内に予め設定しておくことがで
きるので、リフレッシュアドレス”Ａ”が予め認識でき
ているため、このリフレッシュアドレスに近接するテス
ト用読出／書込アドレス（上記アドレスデータ”
Ｂ”、”Ｃ”）を外部から入力することにより、テスト
用読出／書込アドレスに基づき、リフレッシュアドレ
ス”Ａ”が指定するワード線に隣接するワード線を指定
してテスト用読出／書込動作を行い、続いて、リフレッ
シュアドレス”Ａ” に基づきワード線を指定してメモ
リセルのリフレッシュ動作を行うことで、例えば、ビッ
ト線を共通とし、相隣り合う２本のワード線が連続して
活性化される場合を想定して、ワースト条件における試
験を意図的にかつ確実に行うことが可能となる。In the above embodiment, the case where the reading / writing is performed after the refreshing is described, but the present invention can be applied to the case where the refreshing is performed after the reading / writing. It is possible. As described above, the refresh address for the test (the above address data "A")
Since the refresh address "A" can be recognized in advance because the data can be preset in the data store circuit 51, the test read / write address (address data "above") adjacent to the refresh address can be recognized.
B "," C ") is externally input to specify the word line adjacent to the word line specified by the refresh address" A "on the basis of the test read / write address and read / write for the test. Perform the operation, then specify the word line based on the refresh address "A" and make a memo.
Lise by performing Le refresh operation, for example, a common bit line, on the assumption that the two word lines adjacent phases are consecutively activated, intentionally and reliably test the worst conditions It becomes possible to do it.

【００６１】尚、上記説明において、ワースト条件の1
例として、ビット線を共通とし、且つ相隣り合う２本の
ワード線が連続して活性化される場合を想定したが、必
ずしもこの場合がワースト条件になるとは限らない。例
えば、ビット線は共通とするが、２本のワード線は隣接
しない場合がワースト条件になることもある。また。ビ
ット線が異なる場合でも、ワースト条件になることもあ
る。更に、ワースト条件のみでなく、その他の悪条件下
でのテストが必要になることもある。従って、本発明の
ように、テスト動作時におけるリフレッシュアドレスが
外部のテスタ側で制御できるように構成すれば、如何な
る条件下でもテスト動作を確実に行うことが可能とな
る。In the above description, the worst condition 1
As an example, it is assumed that two word lines which are common to each other and are adjacent to each other are continuously activated, but this case is not always the worst condition. For example, the worst condition may be the case where the bit lines are common but the two word lines are not adjacent. Also. Even if the bit lines are different, the worst condition may occur. Furthermore, it may be necessary to test under other bad conditions as well as the worst conditions. Therefore, if the refresh address during the test operation can be controlled by the external tester side as in the present invention, the test operation can be surely performed under any condition.

【００６２】更に、上記実施形態では、テスト回路が半
導体記憶装置に内蔵された場合の1例を示したが、必要
に応じ、テスト回路を半導体記憶装置とは分離して同一
チップ上に搭載しても良い。いずれの構成でも、テスト
回路が半導体記憶装置に電気的に結合されて信号やアド
レスがテスト回路と半導体記憶装置との間での受け取り
が可能であれば問題無い。また、本発明は、上記実施形
態の構成に限定されるものではなく、本発明の要旨を逸
脱しない範囲で種々の変形が可能である。Further, in the above embodiment, an example in which the test circuit is built in the semiconductor memory device has been shown. However, if necessary, the test circuit may be separated from the semiconductor memory device and mounted on the same chip. May be. In either configuration, there is no problem as long as the test circuit is electrically coupled to the semiconductor memory device and signals and addresses can be received between the test circuit and the semiconductor memory device. Further, the present invention is not limited to the configuration of the above embodiment, and various modifications can be made without departing from the gist of the present invention.

【００６３】[0063]

【発明の効果】以上説明したように、この発明によれ
ば、テスト時において、内部のデータ記憶手段内にテス
ト用リフレッシュアドレスを記憶させる。そして、この
テスト用リフレッシュアドレスが指定するワード線に隣
接するワード線に対応するテスト用アドレスを、アドレ
ス端子へ印加して、テスト用アドレスに基づく読出また
は書込を行い、次に、データ記憶手段に記憶されたテス
ト用リフレッシュアドレスに基づくメモリセルのリフレ
ッシュを行う。あるいは、先にメモリセルのリフレッシ
ュを行い、続いて読出または書込を行うようにしたの
で、任意のアドレスの組合せについてテストをすること
ができ、これにより、ワーストケースにおける動作チェ
ックが可能になる。As described above, according to the present invention, the test refresh address is stored in the internal data storage means during the test. Then, the test address corresponding to the word line adjacent to the word line designated by the test refresh address is applied to the address terminal to perform reading or writing based on the test address, and then the data storage means. The memory cell is refreshed based on the test refresh address stored in. Alternatively, since the memory cell is refreshed first and then the reading or writing is performed, it is possible to test for an arbitrary combination of addresses, which enables an operation check in the worst case.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施形態の構成を示すブロック図
である。FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.

【図２】同実施形態のノーマル動作を説明するためのタ
イミングチャートである。FIG. 2 is a timing chart for explaining a normal operation of the same embodiment.

【図３】同実施形態のテスト時の動作を説明するための
タイミングチャートである。FIG. 3 is a timing chart for explaining an operation during a test of the same embodiment.

【図４】同実施形態のテスト時の動作を説明するための
フローチャートである。FIG. 4 is a flowchart for explaining an operation during a test of the same embodiment.

【図５】同実施形態のテスト時の動作を説明するための
フローチャートである。FIG. 5 is a flowchart for explaining an operation during a test of the same embodiment.

【図６】図１の回路構成に含まれるマルチプレクサの回
路構成の1例を示す回路図である。6 is a circuit diagram showing an example of a circuit configuration of a multiplexer included in the circuit configuration of FIG.

【図７】従来の半導体記憶装置の構成例を示すブロック
図である。FIG. 7 is a block diagram showing a configuration example of a conventional semiconductor memory device.

【符号の説明】[Explanation of symbols]

２１〜２３ 端子 ２５ ＡＴＤ回路 ２６ ロウ制御回路 ３０ メモリセルアレイ ３１ ロウデコーダ ４０ リフレッシュ制御回路 ５０ テスト回路 ５１ データストア回路 ５２ インバータ回路 ５３ テストエントリ回路 ５４ マルチプレクサ 21-23 terminals 25 ATD circuit 26 Row control circuit 30 memory cell array 31 Row Decoder 40 Refresh control circuit 50 test circuit 51 Data store circuit 52 Inverter circuit 53 Test entry circuit 54 multiplexer

───────────────────────────────────────────────────── フロントページの続き (72)発明者 内田 祥三 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 園田 正俊 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平４−372790（ＪＰ，Ａ) 特開 平10−69800（ＪＰ，Ａ) 特開 平５−217366（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G01R 31/28 G11C 11/401 - 11/4099 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Shozo Uchida 5-7 Shiba, Minato-ku, Tokyo NEC Electric Co., Ltd. (72) Inventor Masatoshi Sonoda 5-7-1 Shiba, Minato-ku, Tokyo NEC (56) References JP-A-4-372790 (JP, A) JP-A-10-69800 (JP, A) JP-A-5-217366 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) G11C 29/00 G01R 31/28 G11C 11/401-11/4099

Claims (34)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 リフレッシュを必要とする複数のメモリ
セルを有する半導体記憶装置のテスト方法において、 外部入力された第1のアドレスに基づき前記メモリセル
の読出または書込を行う読出/書込処理と、 外部入力された第２のアドレスに基づき前記メモリセル
のリフレッシュを行うリフレッシュ処理との組み合わせ
を、テスト動作中に少なくとも１回行うことを特徴とす
る半導体記憶装置のテスト方法。1. A test method for a semiconductor memory device having a plurality of memory cells requiring refresh, comprising a read / write process for reading or writing the memory cells based on a first address externally input. A method for testing a semiconductor memory device, characterized in that a combination with a refresh process for refreshing the memory cell based on a second address inputted externally is performed at least once during a test operation. 【請求項２】 前記２つの処理の組み合わせは、前記リ
フレッシュ処理の後に、前記読出/書込処理を行うこと
を特徴とする請求項１に記載の半導体記憶装置のテスト
方法。2. The method of testing a semiconductor memory device according to claim 1, wherein, in the combination of the two processes, the read / write process is performed after the refresh process. 【請求項３】 前記２つの処理の組み合わせは、前記読
出/書込処理の後に、前記リフレッシュ処理を行うこと
を特徴とする請求項１に記載の半導体記憶装置のテスト
方法。3. The method of testing a semiconductor memory device according to claim 1, wherein, in the combination of the two processes, the refresh process is performed after the read / write process. 【請求項４】 前記２つの処理の組み合わせは、1サイ
クル中に行うことを特徴とする請求項１乃至３のいずれ
かに記載の半導体記憶装置のテスト方法。4. The method for testing a semiconductor memory device according to claim 1, wherein the combination of the two processes is performed in one cycle. 【請求項５】 前記読出/書込処理の後、前記リフレッ
シュ処理を行い、その後さらに前記読出/書込処理を1サ
イクル中に行うことを特徴とする請求項１に記載の半導
体記憶装置のテスト方法。5. The test of the semiconductor memory device according to claim 1, wherein the refresh process is performed after the read / write process, and then the read / write process is further performed in one cycle. Method. 【請求項６】 前記２つの処理は、カラムアドレスを共
通にし、ロウアドレスは互いに近接することを特徴とす
る請求項１乃至５のいずれかに記載の半導体記憶装置の
テスト方法。6. The method of testing a semiconductor memory device according to claim 1, wherein the two processes have a common column address and row addresses are close to each other. 【請求項７】 前記２つの処理は、カラムアドレスを共
通にし、ロウアドレスは互いに隣接することを特徴とす
る請求項６に記載の半導体記憶装置のテスト方法。7. The method of testing a semiconductor memory device according to claim 6, wherein the two processes share a column address in common and row addresses are adjacent to each other. 【請求項８】 前記半導体記憶装置がノーマル動作モー
ドからテストモードに切り替わったことに応答して、前
記半導体記憶装置の内部で生成された第３のアドレスに
基づく前記メモリセルのリフレッシュを停止する処理を
更に含むことを特徴とする請求項１乃至７のいずれかに
記載の半導体記憶装置のテスト方法。8. In response to the semiconductor memory device is switched from the normal operation mode to the test mode, to stop the refresh of the notes Lise Le based on the third address generated inside the semiconductor memory device 8. The semiconductor memory device testing method according to claim 1, further comprising processing. 【請求項９】 外部入力されたモード切り替え信号に基
づき、前記半導体記憶装置がノーマル動作モードからテ
ストモードに切り替わることを特徴とする請求項１乃至
８のいずれかに記載の半導体記憶装置のテスト方法。9. The method of testing a semiconductor memory device according to claim 1, wherein the semiconductor memory device is switched from a normal operation mode to a test mode based on a mode switching signal externally input. . 【請求項１０】 外部入力されたモード切り替え信号に
基づき、ノーマル動作モードからテストモードに切り替
わる際、前記第３のアドレスおよびテストアドレスのう
ちテストアドレスを選択して前記第３のアドレスに基づ
く前記メモリセルのリフレッシュを停止することを特徴
とする請求項８に記載の半導体記憶装置のテスト方法。 10. The memory based on the third address when a test address is selected from the third address and the test address when switching from the normal operation mode to the test mode based on an externally input mode switching signal. test method of the semiconductor memory device according to claim 8, characterized in that stopping the refreshing of Lise Le. 【請求項１１】 前記テスト動作は、カラムアドレスを
固定し、ロウアドレスを順に変えることにより、複数の
ロウアドレスの組を、リフレッシュ動作の対象とするこ
とを特徴とする請求項１乃至１０のいずれかに記載の半
導体記憶装置のテスト方法。11. The test operation according to claim 1, wherein a set of a plurality of row addresses is set as a refresh operation target by fixing a column address and sequentially changing row addresses. A method for testing a semiconductor memory device according to claim 1. 【請求項１２】 前記テスト動作は、カラムアドレスを
固定し、ロウアドレスを順に変えることにより、全ての
ロウアドレスの組を、その対象とすることを特徴とする
請求項１１に記載の半導体記憶装置のテスト方法。12. The semiconductor memory device according to claim 11, wherein the test operation targets all row address groups by fixing column addresses and changing row addresses in order. Test method. 【請求項１３】 前記テスト動作は、カラムアドレスを
固定し、ロウアドレスを順に変えることにより、メモリ
セルアレイの分割された複数のブロックの各々において
全てのロウアドレスの組合せをその対象とすることを特
徴とする請求項１１に記載の半導体記憶装置のテスト方
法。13. The test operation targets a combination of all row addresses in each of a plurality of divided blocks of a memory cell array by fixing a column address and sequentially changing row addresses. The method for testing a semiconductor memory device according to claim 11. 【請求項１４】 ロウアドレスを変更する毎に、前記第
１のアドレス及び前記第２のアドレスの双方を外部入力
することを特徴とする請求項１乃至１３のいずれかに記
載の半導体記憶装置のテスト方法。14. Each time the row address is changed, the first
14. The method for testing a semiconductor memory device according to claim 1, wherein both the first address and the second address are externally input. 【請求項１５】 前記第１のアドレスは、ロウアドレス
を変更する毎に外部入力し、一方、前記第２のアドレス
は、最初のアドレスのみを外部入力した後、予め定めら
れた一定の規則に従いロウアドレスを変更する毎に内部
で自動的に変更することを特徴とする請求項１乃至１３
のいずれかに記載の半導体記憶装置のテスト方法。15. The first address is externally input every time a row address is changed, while the second address is externally input only at a first address, and then according to a predetermined rule. 14. Automatically changing the row address every time the row address is changed.
A method for testing a semiconductor memory device according to any one of 1. 【請求項１６】 前記第２のアドレスを予め定められた
インクリーメントをロウアドレスを変更する毎に行うこ
とを特徴とする請求項１５に記載の半導体記憶装置のテ
スト方法。16. The method of testing a semiconductor memory device according to claim 15, wherein the second address is subjected to a predetermined increment each time a row address is changed. 【請求項１７】 テストの対象となるメモリセルについ
て、予めホールド試験を行い、所定のテストパターンを
書込んだ後に、前記２つの処理を行うことを特徴とする
請求項１乃至１６のいずれかに記載の半導体記憶装置の
テスト方法。17. The memory cell to be tested is subjected to a hold test in advance, and after writing a predetermined test pattern, the two processes are performed. A method for testing a semiconductor memory device according to claim 1. 【請求項１８】 リフレッシュを必要とする複数のメモ
リセルと、第１のアドレスを供給する手段と、アドレス
に基づいて前記メモリセルのリフレッシュを行うアクセ
スアドレス制御手段とを有する半導体記憶装置におい
て、 外部入力された第２のアドレスを保持する手段と、 前記第１のアドレスを供給する手段と前記第２のアドレ
スを保持する手段とに電気的に結合され、ノーマル動作
モードでは前記第１のアドレスを前記アクセスアドレス
制御手段に供給し、テストモードでは前記第２のアドレ
スを前記アクセスアドレス制御手段に供給するリフレッ
シュアドレス切換手段とを更に有することを特徴とする
半導体記憶装置。18. A semiconductor memory device comprising a plurality of memory cells requiring refreshing, means for supplying a first address, and access address control means for refreshing the memory cells based on the addresses, Means for holding the input second address, means for supplying the first address and means for holding the second address are electrically coupled, and in the normal operation mode, the first address is stored. A semiconductor memory device further comprising refresh address switching means for supplying the second address to the access address control means in the test mode. 【請求項１９】 前記リフレッシュアドレス切換手段
は、前記第１のアドレスを供給する手段とデータ保持手
段とに電気的に結合され、ノーマル動作モードでは前記
第１のアドレスを選択し、テストモードでは前記第２の
アドレスを選択する選択手段からなることを特徴とする
請求項１８に記載の半導体記憶装置。19. The refresh address switching means, said first electrically coupled to the means and data holding means for supplying an address, in the normal operation mode to select the first address, test mode 19. The semiconductor memory device according to claim 18, further comprising selection means for selecting the second address. 【請求項２０】 前記選択手段は、前記第１のアドレス
を供給する手段と前記データ保持手段とに電気的に結合
されたマルチプレクサからなることを特徴とする請求項
１９に記載の半導体記憶装置。20. The semiconductor memory device according to claim 19, wherein the selecting means comprises a multiplexer electrically coupled to the means for supplying the first address and the data holding means. 【請求項２１】 前記リフレッシュアドレス切換手段に
電気的に結合され、ノーマル動作モードとテストモード
とを切り替える制御信号を前記リフレッシュアドレス切
換手段に供給する制御手段を更に有することを特徴とす
る請求項１８乃至２０のいずれかに記載の半導体記憶装
置。21. The control circuit further comprises control means electrically connected to the refresh address switching means and supplying a control signal for switching between the normal operation mode and the test mode to the refresh address switching means. 21. The semiconductor memory device according to any one of 20 to 20. 【請求項２２】 前記制御手段は、所定の外部信号に応
答してノーマル動作モードとテストモードとを切り替え
るテストエントリ手段からなることを特徴とする請求項
２１に記載の半導体記憶装置。22. The semiconductor memory device according to claim 21, wherein said control means comprises test entry means for switching between a normal operation mode and a test mode in response to a predetermined external signal. 【請求項２３】 前記第２のアドレスを保持する手段
は、前記リフレッシュアドレス切換手段に電気的に結合
されるデータ記憶手段からなることを特徴とする請求項
１８乃至２２のいずれかに記載の半導体記憶装置。23. The semiconductor device according to claim 18, wherein the means for holding the second address comprises a data storage means electrically coupled to the refresh address switching means. Storage device. 【請求項２４】 データ保持手段と前記リフレッシュア
ドレス切換手段との間に電気的に結合され、前記データ
記憶手段から出力された第２のアドレスを反転して、前
記リフレッシュアドレス切換手段に供給するアドレス反
転手段を更に有することを特徴とする請求項２３に記載
の半導体記憶装置。24. is electrically coupled between the data holding means and the refresh address switching means inverts the second address output from said data storage means, supplied to the refresh address switching means 24. The semiconductor memory device according to claim 23, further comprising address inverting means for performing the above. 【請求項２５】 前記第１のアドレスを供給する手段
は、前記リフレッシュアドレス切換手段に接続されたリ
フレッシュアドレス発生回路からなる請求項１８乃至２
４のいずれかに記載の半導体記憶装置。25. The refresh address generating circuit connected to the refresh address switching means, as the means for supplying the first address.
5. The semiconductor memory device according to any one of 4 above. 【請求項２６】 リフレッシュを必要とする複数のメモ
リセルと、内部信号に基づき第１のアドレスを供給する
手段とを有する半導体記憶装置のテストを行うためのテ
スト回路において、 前記テスト回路は、外部入力された第２のアドレスを保
持する手段と、 前記第１のアドレスを供給する手段と前記第２のアドレ
スを保持する手段とに電気的に結合され、ノーマル動作
モードでは前記第１のアドレスをアクセスアドレス制御
手段に供給し、テストモードでは前記第２のアドレスを
前記アクセスアドレス制御手段に供給するリフレッシュ
アドレス切換手段とを有することを特徴とするテスト回
路。26. A test circuit for testing a semiconductor memory device, comprising: a plurality of memory cells that need to be refreshed; and means for supplying a first address based on an internal signal. means for holding the input second address, electrically coupled to the means for holding the unit and the second address for supplying the first address, the first address in normal operation mode supplied to access address control means, the test circuit in the test mode, characterized in that it comprises a refresh address switching means for supplying the second address to the access address control means. 【請求項２７】 前記リフレッシュアドレス切換手段
は、前記第１のアドレスを供給する手段とデータ保持手
段とに電気的に結合され、ノーマル動作モードでは前記
第１のアドレスを選択し、テストモードでは前記第２の
アドレスを選択する選択手段からなることを特徴とする
請求項２６に記載のテスト回路。27. The refresh address switching means, said first electrically coupled to the means and data holding means for supplying an address, in the normal operation mode to select the first address, test mode 27. The test circuit according to claim 26, further comprising selection means for selecting the second address. 【請求項２８】 前記選択手段は、前記第１のアドレス
を供給する手段と前記データ保持手段とに電気的に結合
されたマルチプレクサからなることを特徴とする請求項
２７に記載のテスト回路。28. The test circuit according to claim 27, wherein the selecting means comprises a multiplexer electrically coupled to the means for supplying the first address and the data holding means. 【請求項２９】 前記リフレッシュアドレス切換手段に
電気的に結合され、ノーマル動作モードとテストモード
とを切り替える制御信号を前記リフレッシュアドレス切
換手段に供給する制御手段を更に有することを特徴とす
る請求項２６乃至２８のいずれかに記載のテスト回路。29. The control circuit further comprises control means electrically connected to the refresh address switching means and supplying a control signal for switching between the normal operation mode and the test mode to the refresh address switching means. 29. The test circuit according to any one of claims 28 to 28. 【請求項３０】 前記制御手段は、所定の外部信号に応
答してノーマル動作モードとテストモードとを切り替え
るテストエントリ手段からなることを特徴とする請求項
２９に記載のテスト回路。30. The test circuit according to claim 29, wherein the control means comprises test entry means for switching between a normal operation mode and a test mode in response to a predetermined external signal. 【請求項３１】 前記第２のアドレスを保持する手段
は、前記リフレッシュアドレス切換手段に電気的に結合
されるデータ記憶手段からなることを特徴とする請求項
２６乃至３０のいずれかに記載のテスト回路。31. The test according to claim 26, wherein the means for holding the second address comprises a data storage means electrically coupled to the refresh address switching means. circuit. 【請求項３２】 データ保持手段と前記リフレッシュア
ドレス切換手段との間に電気的に結合され、データ記憶
手段から出力された第２のアドレスを反転して、前記リ
フレッシュアドレス切換手段に供給するアドレス反転手
段を更に有することを特徴とする請求項２６乃至３１の
いずれかに記載のテスト回路。32. is electrically coupled between the data holding means and the refresh address switching means inverts the second address output from the data storage means, to the refresh address switching means 32. The test circuit according to claim 26, further comprising an address inverting means for supplying. 【請求項３３】 前記テスト回路は、前記半導体記憶装
置に内蔵されることを特徴とする請求項２６乃至３２の
いずれかに記載のテスト回路。33. The test circuit according to claim 26, wherein the test circuit is incorporated in the semiconductor memory device. 【請求項３４】 前記テスト回路は、前記半導体記憶装
置とは分離して同一チップ上に搭載されることを特徴と
する請求項２６乃至３２のいずれかに記載のテスト回
路。34. The test circuit according to claim 26, wherein the test circuit is mounted on the same chip separately from the semiconductor memory device.