JP3381083B2 - Logical level conversion circuit for nonvolatile memory - Google Patents
Logical level conversion circuit for nonvolatile memoryInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、不揮発性メモリの論理
レベル変換回路に関し、特に不揮発性メモリに用いる高
電圧系の論理レベルの論理信号を低電圧系の論理レベル
の論理信号へ変換する論理レベル変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic level conversion circuit for a non-volatile memory, and more particularly to a logic circuit for converting a high voltage type logic level logic signal used in the non-volatile memory into a low voltage type logic level logic signal. A level conversion circuit.
【０００２】[0002]
【従来の技術】フラッシュメモリやＥＰＲＯＭ等の不揮
発性メモリのプログラム動作には、１０Ｖ〜２０Ｖ程度
の高電圧系（以下、ＶPP系と称する）の論理レベルの論
理パルスが必要である。このＶPP系の論理パルスは、一
般に、３Ｖ〜５Ｖ程度の低電圧系（以下、ＶCC系と称す
る）の論理レベルの論理信号を増幅することによって生
成される。このＶCC系からＶPP系への論理レベル変換回
路の従来例を図４に示す。同図において、ＶPP系の電源
と接地（ＧＮＤ）間には、Ｃ‐ＭＯＳからなるドライブ
能力が大なるインバータ４１が接続され、さらにインバ
ータ４１の出力端に入力端が、インバータ４１の入力端
に出力端が共通接続されたドライブ能力が小なるインバ
ータ４２が接続されている。インバータ４１の入力端に
は、ＳＬスイッチ４３を介してＶCC系の論理レベルの論
理信号が選択的に印加される。2. Description of the Related Art A program pulse of a non-volatile memory such as a flash memory or an EPROM requires a logic pulse of a high voltage system (hereinafter referred to as V PP system) of about 10V to 20V. The V PP system logic pulse is generally generated by amplifying a logic signal of a logic level of a low voltage system of about 3 V to 5 V (hereinafter, referred to as V CC system). FIG. 4 shows a conventional example of the logic level conversion circuit from the V CC system to the V PP system. In the figure, an inverter 41 composed of a C-MOS and having a large drive capability is connected between the V PP system power supply and the ground (GND), and the output terminal of the inverter 41 is connected to the input terminal of the inverter 41. An inverter 42 having a low drive capability, whose output terminals are commonly connected, is connected to. A logic signal of a V CC system logic level is selectively applied to the input terminal of the inverter 41 via the SL switch 43.
【０００３】次に、この論理レベル変換回路の回路動作
について、図５の波形図に基づいて説明する。なお、本
例では、ＶCC＝３Ｖ，ＶPP＝１０Ｖとする。今、ＳＬス
イッチ４３にＶCC系の論理“１”信号が印加されると、
Ｄ1 入力であるＶCCレベルがＳＬスイッチ４３を介して
ノードに印加される。インバータ４１の論理閾値Ｖth
はＶCC／２付近に設定されていることから、インバータ
４１，４２のラッチ動作によってノードがＶPPレベ
ル、ノードがＧＮＤレベルとなって安定する。Next, the circuit operation of this logic level conversion circuit will be described with reference to the waveform diagram of FIG. In this example, V CC = 3V and V PP = 10V. Now, when a V CC system logic "1" signal is applied to the SL switch 43,
The V CC level which is the D 1 input is applied to the node via the SL switch 43. Logical threshold value V th of the inverter 41
Is set near V CC / 2, the latch operation of the inverters 41 and 42 stabilizes the node at the V PP level and the node at the GND level.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記構
成の従来の論理レベル変換回路では、ノードの電位が
インバータ４１の論理閾値Ｖthに達してからＶPPレベル
に安定するまでの過渡状態において、インバータ４１を
通して大きな貫通電流がＶPP系電源からＧＮＤへ流れる
ことになる。フラッシュメモリやＥＰＲＯＭ等の不揮発
性メモリにおいては、今後、単一低電源電圧化の傾向に
あり、ＶPP系電源はＶCC系電源から昇圧して作られるこ
とから電流供給能力が低いため、ＶPP系電源からＧＮＤ
へ大きな貫通電流が流れることは好ましくなく、低電圧
の単一電源化の妨げとなる。However, in the conventional logic level conversion circuit having the above-mentioned configuration, the inverter in the transient state from when the potential of the node reaches the logic threshold value V th of the inverter 41 until it stabilizes at the V PP level. A large through current flows from the V PP system power supply to GND through 41. Nonvolatile memories such as flash memories and EPROMs will tend to have a single low power supply voltage in the future, and since the V PP system power supply is boosted from the V CC system power supply, the current supply capability is low, so V From PP system power supply to GND
It is not preferable that a large through-current flows to the device, which hinders a low voltage single power supply.
【０００５】そこで、本発明は、ＶPP系電源の貫通電流
を防止し、低消費電力化及びより低電圧の単一電源のデ
バイスの実現を可能とした不揮発性メモリの論理レベル
変換回路を提供することを目的とする。Therefore, the present invention provides a logic level conversion circuit for a non-volatile memory, which can prevent a through current of a V PP system power supply, reduce power consumption and realize a device of a single power supply of lower voltage. The purpose is to do.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
に、本発明による不揮発性メモリの論理レベル変換回路
においては、一方の電極がＶPP系の電源に接続されかつ
他方の電極を出力端とする第１導電型の第１のトランジ
スタと、この第１のトランジスタの他方の電極と基準電
位点間に接続されかつＶCC系の論理レベルの論理信号を
制御入力とする第２導電型の第２のトランジスタと、第
１及び第２のトランジスタの各制御電極間に接続された
クランプ用コンデンサと、一方の電極が第１のトランジ
スタの制御電極に接続されかつ制御電極が第１及び第２
のトランジスタの電極共通接続点に接続された第１導電
型の第３のトランジスタと、この第３のトランジスタの
他方の電極とＶPP系の電源間に接続された第１導電型の
第４のトランジスタと、この第４のトランジスタの制御
電極に印加するバイアス信号を発生するバイアス回路と
を備えた構成となっている。In order to achieve the above object, in the logic level conversion circuit of the non-volatile memory according to the present invention, one electrode is connected to a V PP system power source and the other electrode is an output terminal. Of the first conductivity type and a second conductivity type of the second transistor which is connected between the other electrode of the first transistor and the reference potential point and which receives a logic signal of V CC system logic level as a control input. A second transistor, a clamping capacitor connected between the control electrodes of the first and second transistors, and one electrode connected to the control electrode of the first transistor and the control electrodes of the first and second control electrodes.
Third transistor of the first conductivity type connected to the common electrode connection point of the transistor, and a fourth transistor of the first conductivity type connected between the other electrode of the third transistor and the power source of the V PP system. The configuration includes a transistor and a bias circuit that generates a bias signal applied to the control electrode of the fourth transistor.
【０００７】[0007]
【作用】ＶCC系の論理レベルの論理信号が第２のトラン
ジスタの制御電極に印加されると、この論理信号がクラ
ンプ用コンデンサによってＶPP付近の電位にレベルシフ
トされて第１のトランジスタの制御電極に印加される。
したがって、第１のトランジスタがオンのときは第２の
トランジスタが必ずオフとなり、第２のトランジスタが
オンのときは第１のトランジスタが必ずオフとなるた
め、ＶPP系の電源から基準電位点へ貫通電流が流れるこ
となく、プログラム信号等のＶCC系の論理信号をＶPP系
の論理信号へ増幅できる。When a logic signal of V CC system logic level is applied to the control electrode of the second transistor, this logic signal is level-shifted to a potential near V PP by the clamping capacitor to control the first transistor. Applied to the electrodes.
Therefore, when the first transistor is ON becomes the second transistor is always off, because when the second transistor is turned on the first transistor is always turned off, the reference potential point from a power supply V PP system A V CC system logic signal such as a program signal can be amplified to a V PP system logic signal without a through current flowing.
【０００８】[0008]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す回路図で
ある。図において、ＶPP系の電源と接地（ＧＮＤ）間に
は、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジス
タＭ２が直列に接続され、これらＭＯＳトランジスタＭ
１，Ｍ２のゲート間にはクランプ用コンデンサＣが接続
されている。ＮＭＯＳトランジスタＭ２のゲートとコン
デンサＣとの接続点であるノードには、Ｄi (n) 入力
であるＶCC系（例えば、３Ｖ〜５Ｖ）の論理レベルの論
理信号が印加される。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of the present invention. In the figure, a PMOS transistor M1 and an NMOS transistor M2 are connected in series between a V PP system power supply and ground (GND).
A clamp capacitor C is connected between the gates of 1 and M2. A logic signal having a logic level of V CC system (for example, 3V to 5V) which is a D i (n) input is applied to a node which is a connection point between the gate of the NMOS transistor M2 and the capacitor C.
【０００９】一方、ＰＭＯＳトランジスタＭ１及びＮＭ
ＯＳトランジスタＭ２のドレイン共通接続点であるノー
ドからは、ＶCC系の論理レベルの論理信号を増幅する
ことによって得られるＶPP系（例えば、１０Ｖ〜２０
Ｖ）の論理レベルの論理信号がＤ0 (n) 出力として導出
される。ＰＭＯＳトランジスタＭ１のゲートとコンデン
サＣとの接続点であるノードとＶPP系電源間には、ク
ランプ用コンデンサＣへの充電を制御するＰＭＯＳトラ
ンジスタＭ３と、このＰＭＯＳトランジスタＭ３に流れ
る電流を制御するＰＭＯＳトランジスタＭ４が直列に接
続されており、ＰＭＯＳトランジスタＭ３のゲートはノ
ードに接続されている。ＰＭＯＳトランジスタＭ４の
ゲートには、バイアス回路１０で発生されるバイアス信
号が印加される。On the other hand, the PMOS transistors M1 and NM
From a node that is a common drain connection point of the OS transistor M2, a V PP system (for example, 10V to 20V) obtained by amplifying a logic signal of a logic level of the V CC system.
A logic signal of logic level V) is derived as the D 0 (n) output. Between the node, which is the connection point between the gate of the PMOS transistor M1 and the capacitor C, and the V PP system power supply, a PMOS transistor M3 that controls the charging of the clamping capacitor C and a PMOS that controls the current flowing through the PMOS transistor M3. The transistor M4 is connected in series, and the gate of the PMOS transistor M3 is connected to the node. A bias signal generated by the bias circuit 10 is applied to the gate of the PMOS transistor M4.
【００１０】バイアス回路１０において、ＶPP系電源と
ＰＭＯＳトランジスタＭ４のゲート間には、ＰＭＯＳト
ランジスタＭ４０が接続されている。このＰＭＯＳトラ
ンジスタＭ４０のゲートとドレイン及びソース間には、
ＰＭＯＳトランジスタＭ１１及びＭ１２がそれぞれ接続
されている。ＰＭＯＳトランジスタＭ１１のドレインと
接地間には、ＮＭＯＳトランジスタＭ１３が接続されて
いる。In the bias circuit 10, a PMOS transistor M40 is connected between the V PP system power source and the gate of the PMOS transistor M4. Between the gate, drain and source of this PMOS transistor M40,
The PMOS transistors M11 and M12 are connected to each other. The NMOS transistor M13 is connected between the drain of the PMOS transistor M11 and the ground.
【００１１】一方、ＰＭＯＳトランジスタＭ４０のドレ
インと接地間には、ＮＭＯＳトランジスタＭ１４が接続
されている。このＮＭＯＳトランジスタＭ１４は、ダイ
オード接続のＮＭＯＳトランジスタＭ１５と共に電流ミ
ラー回路を構成している。このＮＭＯＳトランジスタＭ
１５には、ゲートが接地されたＮＭＯＳトランジスタＭ
１６によってＶCC系電源から定電流が供給される。これ
らＭＯＳトランジスタＭ１４〜Ｍ１６により、ＰＭＯＳ
トランジスタＭ４０に所定の定電流を流す定電流源１１
が構成されている。On the other hand, an NMOS transistor M14 is connected between the drain of the PMOS transistor M40 and the ground. The NMOS transistor M14 constitutes a current mirror circuit together with the diode-connected NMOS transistor M15. This NMOS transistor M
15 is an NMOS transistor M whose gate is grounded
A constant current is supplied from the V CC system power source by 16. With these MOS transistors M14 to M16, the PMOS
Constant current source 11 for supplying a predetermined constant current to the transistor M40
Is configured.
【００１２】次に、上記構成の本発明による論理レベル
変換回路の回路動作について、図２の波形図に基づいて
説明する。先ず時刻ｔ0 において、ノードにＤi (n)
入力としてＶCCレベルが印加されると、ＮＭＯＳトラン
ジスタＭ２がオン状態となる。このとき、ＭＯＳトラン
ジスタＭ１，Ｍ２のサイズ選定により、ノードの電位
をＶPP−｜Ｖth｜よりも低い電位になるように設定して
おくと、ＰＭＯＳトランジスタＭ３がオン状態になる。
一方、ＰＭＯＳトランジスタＭ４は、バイアス回路１０
から所定のバイアス信号が印加されることにより、高イ
ンピーダンス状態にある。Next, the circuit operation of the logic level conversion circuit according to the present invention having the above configuration will be described with reference to the waveform diagram of FIG. First, at time t 0 , the node receives D i (n)
When the V CC level is applied as an input, the NMOS transistor M2 is turned on. At this time, if the potential of the node is set to a potential lower than V PP − | V th | by selecting the sizes of the MOS transistors M1 and M2, the PMOS transistor M3 is turned on.
On the other hand, the PMOS transistor M4 is connected to the bias circuit 10
When a predetermined bias signal is applied from, the high impedance state is established.
【００１３】すると、クランプ用コンデンサＣはＶPPレ
ベルに充電されていき、ノードの電位が上昇すること
によってＰＭＯＳトランジスタＭ１はオフ状態となる。
このとき、ＮＭＯＳトランジスタＭ２はオン状態にある
ので、ノードの電位はＧＮＤレベルまで下がる。した
がって、時刻ｔ0 の少し後の安定状態では、ノードの
電位がＶPPレベル、ノードの電位がＧＮＤレベルとな
る。次に、時刻ｔ1 でノードの電位がＶCCレベルから
ＧＮＤレベルに下がると、ＮＭＯＳトランジスタＭ２は
オフ状態となり、ノードの電位はコンデンサＣによっ
てレベルシフトされて（ＶPP−ＶCC）となる。これによ
り、ＰＭＯＳトランジスタＭ１はオン状態となる。Then, the clamping capacitor C is charged to the V PP level and the potential of the node rises, so that the PMOS transistor M1 is turned off.
At this time, since the NMOS transistor M2 is in the ON state, the potential of the node drops to the GND level. Therefore, in the stable state slightly after time t 0 , the potential of the node becomes the V PP level and the potential of the node becomes the GND level. Next, when the potential of the node drops from the V CC level to the GND level at time t 1 , the NMOS transistor M2 is turned off, and the potential of the node is level-shifted by the capacitor C to become (V PP -V CC ). As a result, the PMOS transistor M1 is turned on.
【００１４】したがって、ノードはＰＭＯＳトランジ
スタＭ１に流れる電流によってＶPPレベルへ充電され
る。なお、ＰＭＯＳトランジスタＭ４は高インピーダン
ス状態にあるので、ノードがＧＮＤレベルからＶPPレ
ベルへ充電される間、ＰＭＯＳトランジスタＭ４，Ｍ３
を介して流れる電流は小さく、ノードの電位はほぼ
（ＶPP−ＶCC）レベルのままである。そして、ノード
がＶPPレベルまで充電されると、ＰＭＯＳトランジスタ
Ｍ３がオフ状態となる。Therefore, the node is charged to the V PP level by the current flowing through the PMOS transistor M1. Since the PMOS transistor M4 is in a high impedance state, the PMOS transistors M4 and M3 are provided while the node is charged from the GND level to the V PP level.
The current flowing through the node is small, and the potential of the node remains at the (V PP -V CC ) level. Then, when the node is charged to the V PP level, the PMOS transistor M3 is turned off.
【００１５】上述したように、ＶCC系の論理レベルの論
理信号Ｄi (n) がＮＭＯＳトランジスタＭ２のゲートに
印加されると、この論理信号がクランプ用コンデンサＣ
によってＶPP付近の電位にレベルシフトされてＰＭＯＳ
トランジスタＭ１のゲートに印加され、ＰＭＯＳトラン
ジスタＭ１がオンのときはＮＭＯＳトランジスタＭ２が
必ずオフとなり、ＮＭＯＳトランジスタＭ２がオンのと
きはＰＭＯＳトランジスタＭ１が必ずオフとなるため、
ＶPP系の電源からＧＮＤへ貫通電流が流れることなく、
プログラム信号等のＶCC系の論理信号Ｄi (n) をＶPP系
の論理信号Ｄ0(n) へ増幅できることになる。このよう
に、ＶPP系の電源の貫通電流を防止できたことにより、
低消費電力化が図れ、これに伴いＶCC系電源から昇圧し
てＶPP系電源を得る昇圧回路のチップ面積を縮小できる
とともに、低コスト化が図れる。また、チップの貫通電
流による雑音も低減できる。As described above, when the logic signal D i (n) of V CC system logic level is applied to the gate of the NMOS transistor M2, this logic signal is applied to the clamping capacitor C.
Level-shifted to a potential near V PP by the PMOS
It is applied to the gate of the transistor M1, and when the PMOS transistor M1 is on, the NMOS transistor M2 is always off, and when the NMOS transistor M2 is on, the PMOS transistor M1 is always off.
Through current does not flow from V PP power supply to GND,
This means that the V CC system logic signal D i (n) such as a program signal can be amplified to the V PP system logic signal D 0 (n). In this way, by preventing the through current of the V PP power supply,
The power consumption can be reduced, and accordingly, the chip area of the booster circuit for boosting from the V CC system power supply to obtain the V PP system power supply can be reduced and the cost can be reduced. Also, noise due to the through current of the chip can be reduced.
【００１６】ところで、Ｄi (n) 入力がＶCCレベルから
ＧＮＤレベルに変化すると、ＮＭＯＳトランジスタＭ２
がオフ状態、ＰＭＯＳトランジスタＭ１がオン状態とな
り、ノードの電位がＧＮＤレベルからＶPPレベルへ変
化する。この過渡状態において、ノードの電位がＶCC
レベルからＧＮＤレベルになったとき、即ちノードの
電位がＶPPレベルから（ＶPP−ＶCC）レベルになったと
き、ノードの電位はまだＧＮＤレベルからＶPPレベル
へ向けての上昇過程にあり、ＰＭＯＳトランジスタＭ３
はオン状態にある。このとき、ノードの電位を（ＶPP
−ＶCC）レベルからＶPPレベルへ上昇させようとする電
流が、ＰＭＯＳトランジスタＭ３を介してコンデンサＣ
へ流れる。この電流が大きいと、ＰＭＯＳトランジスタ
Ｍ１をオフさせ、誤動作が発生する場合がある。When the D i (n) input changes from the V CC level to the GND level, the NMOS transistor M2
Is turned off, the PMOS transistor M1 is turned on, and the potential of the node changes from the GND level to the V PP level. In this transient state, the potential of the node is V CC
When the level changes from the level to the GND level, that is, when the node potential changes from the V PP level to the (V PP −V CC ) level, the node potential is still in the process of rising from the GND level to the V PP level. , PMOS transistor M3
Is on. At this time, the potential of the node is changed to (V PP
The current that tries to rise from the −V CC ) level to the V PP level passes through the PMOS transistor M3 to the capacitor C.
Flows to. If this current is large, the PMOS transistor M1 may be turned off and a malfunction may occur.
【００１７】バイアス回路１０は、この誤動作を防止す
るために設けられたものであり、ＰＭＯＳトランジスタ
Ｍ３に対して直列に接続されたＰＭＯＳトランジスタＭ
４に流れる電流を制限することにより、所要のクランプ
動作に支障を来さないようにしている。すなわち、ＰＭ
ＯＳトランジスタＭ４のチャネル幅Ｗ1 に対し、ＰＭＯ
ＳトランジスタＭ４０のチャネル幅Ｗ2 を非常に大きく
設定し（Ｗ1 ≪Ｗ2 ）、ＮＭＯＳトランジスタＭ１４に
流れる電流を絞り込むことにより、ＰＭＯＳトランジス
タＭ４に流れる電流を極めて小さくし、クランプ動作に
誤動作を生じないようにしている。The bias circuit 10 is provided in order to prevent this malfunction, and is connected to the PMOS transistor M3 in series with the PMOS transistor M3.
By restricting the current flowing through No. 4, the required clamp operation is not hindered. That is, PM
For the channel width W 1 of the OS transistor M4, the PMO
By setting the channel width W 2 of the S-transistor M40 to be very large (W 1 << W 2 ) and narrowing the current flowing through the NMOS transistor M14, the current flowing through the PMOS transistor M4 is made extremely small, and the clamp operation malfunctions. I try not to.
【００１８】ＮＭＯＳトランジスタＭ１４とＭ１５は電
流ミラー回路を構成しており、今、ＮＭＯＳトランジス
タＭ１４のチャネル幅Ｗを１、ＮＭＯＳトランジスタＭ
１５のチャネル幅Ｗをｍと仮定し、ＰＭＯＳトランジス
タＭ１６によってＮＭＯＳトランジスタＭ１５にＩなる
定電流が供給されたとすると、ＮＭＯＳトランジスタＭ
１４にはＩ／ｍの小なる定電流が流れることになる。な
お、定電流源１１において、電流ミラー回路の段数を増
やすことにより、定電流Ｉの電流値をより小さく設定で
きるため、ＶCC系の電源の負担を軽減できることにな
る。The NMOS transistors M14 and M15 form a current mirror circuit. Now, the channel width W of the NMOS transistor M14 is 1, and the NMOS transistor M14 is
Assuming that the channel width W of 15 is m, and a constant current of I is supplied to the NMOS transistor M15 by the PMOS transistor M16, the NMOS transistor M15
A constant current with a small I / m flows through 14. In the constant current source 11, the current value of the constant current I can be set smaller by increasing the number of stages of the current mirror circuit, so that the load on the V CC system power supply can be reduced.
【００１９】一方、ＰＭＯＳトランジスタＭ４０のゲー
トとドレイン間に接続されたＰＭＯＳトランジスタＭ１
１及びＰＭＯＳトランジスタＭ１１のドレインと接地間
に接続されたＮＭＯＳトランジスタＭ１３は制御信号φ
によって動作し、ＰＭＯＳトランジスタＭ４０のゲート
とソース間に接続されたＰＭＯＳトランジスタＭ１２は
制御信号φと逆相の制御信号によって動作するようにな
っている。この制御信号φは、図３に示すように、電源
投入等による初期設定時（若しくは、フラッシュメモリ
ではプログラムモードへのモード切換え時）にＶPP系の
論理“１”となり、初期値設定期間が終了した後の論理
レベル変換の動作期間で論理“０”となる。On the other hand, the PMOS transistor M1 connected between the gate and drain of the PMOS transistor M40.
1 and the NMOS transistor M13 connected between the drain of the PMOS transistor M11 and the ground is a control signal φ.
The PMOS transistor M12 connected between the gate and source of the PMOS transistor M40 is operated by a control signal having a phase opposite to that of the control signal φ. As shown in FIG. 3, this control signal φ becomes a logic "1" of the V PP system at the time of initial setting due to power-on or the like (or at the time of mode switching to the program mode in the flash memory), and the initial value setting period is It becomes logic "0" in the operation period of the logic level conversion after the end.
【００２０】初期設定時、若しくはモード切換え時に制
御信号φが論理“１”となると、ＮＭＯＳトランジスタ
Ｍ１３がオン状態となるため、ノードがＧＮＤレベル
となる。これにより、ＰＭＯＳトランジスタＭ４が低イ
ンピーダンス状態となり、ＰＭＯＳトランジスタＭ４を
通して大電流がＰＭＯＳトランジスタＭ３に流れ込むた
め、ノードの電位は短時間でＶPPレベルとなる。一
方、論理レベル変換の動作状態では、制御信号φが論理
“０”となることにより、ＮＭＯＳトランジスタＭ１３
がオフ状態となってＰＭＯＳトランジスタＭ４を高イン
ピーダンス状態にするとともに、ＰＭＯＳトランジスタ
Ｍ１１がオン状態となることによってＰＭＯＳトランジ
スタＭ４０のゲートとドレイン間を短絡する。When the control signal φ becomes logic "1" at the time of initial setting or mode switching, the NMOS transistor M13 is turned on, so that the node becomes the GND level. As a result, the PMOS transistor M4 enters a low impedance state, and a large current flows into the PMOS transistor M3 through the PMOS transistor M4, so that the potential of the node becomes the V PP level in a short time. On the other hand, in the operation state of the logic level conversion, the control signal φ becomes the logic “0”, so that the NMOS transistor M13
Is turned off to bring the PMOS transistor M4 into a high impedance state, and the PMOS transistor M11 is turned on to short-circuit the gate and drain of the PMOS transistor M40.
【００２１】これにより、ＰＭＯＳトランジスタＭ４０
はダイオード接続となり、ＰＭＯＳトランジスタＭ４と
電流ミラー回路を構成する。ここで、ＰＭＯＳトランジ
スタＭ４，Ｍ４０の各チャネル幅Ｗ1 ，Ｗ2 が、先述し
たＷ1 ≪Ｗ2 の関係を前提に、１：ｎの関係にあるもの
と仮定すると、ＰＭＯＳトランジスタＭ４にはＰＭＯＳ
トランジスタＭ４０に流れる定電流Ｉ／ｍの１／ｎ、即
ちＩ／ｍ・ｎなる極めて小さい電流が流れる。したがっ
て、論理レベル変換の動作状態時には、ＰＭＯＳトラン
ジスタＭ３を介して流れこむ電流が極めて小さいため、
クランプ動作に誤動作を生じさせることがないのであ
る。As a result, the PMOS transistor M40
Are diode-connected and form a current mirror circuit with the PMOS transistor M4. Here, assuming that the channel widths W 1 and W 2 of the PMOS transistors M4 and M40 are in the relationship of 1: n on the assumption of the above-described relationship of W 1 << W 2 , the PMOS transistor M4 has a PMOS
1 / n of the constant current I / m flowing through the transistor M40, that is, an extremely small current of I / m · n flows. Therefore, in the operation state of the logic level conversion, the current flowing through the PMOS transistor M3 is extremely small,
The clamp operation does not malfunction.
【００２２】[0022]
【発明の効果】以上説明したように、本発明によれば、
ＶCC系の論理レベルの論理信号が第２のトランジスタの
制御電極に印加されると、この論理信号がクランプ用コ
ンデンサによってＶPP付近の電位にレベルシフトされて
第１のトランジスタの制御電極に印加され、第１のトラ
ンジスタがオンのときは第２のトランジスタが必ずオフ
となり、第２のトランジスタがオンのときは第１のトラ
ンジスタが必ずオフとなるため、ＶPP系電源から基準電
位点へ貫通電流がながれることなく、プログラム信号等
のＶCC系の論理信号をＶPP系の論理信号へ増幅できるこ
とになる。As described above, according to the present invention,
When a logic signal of V CC system logic level is applied to the control electrode of the second transistor, this logic signal is level-shifted to a potential near V PP by the clamping capacitor and applied to the control electrode of the first transistor. is, when the first transistor is oN becomes the second transistor is always off, because when the second transistor is turned on the first transistor is always turned off, through the V PP system power source to the reference potential point This means that a V CC system logic signal such as a program signal can be amplified to a V PP system logic signal without a current flow.
【００２３】このように、ＶPP系電源の貫通電流を防止
できたことにより、低消費電力化が図れ、これに伴いＶ
CC系電源から昇圧してＶPP系電源を得る昇圧回路のチッ
プ面積を縮小でき、かつ低コスト化が図れるとともに、
より低い電圧の単一電源のデバイスを実現できることに
なる。また、チップの貫通電流による雑音も低減できる
ことになる。As described above, since the through current of the V PP power supply can be prevented, the power consumption can be reduced, and the V power can be reduced accordingly.
It is possible to reduce the chip area of the booster circuit that obtains the V PP power supply by boosting it from the CC power supply, and at the same time, reduce the cost.
It will be possible to realize lower voltage single power supply devices. Further, noise due to the through current of the chip can be reduced.
【００２４】さらに、クランプ用コンデンサに対する充
電制御をなす第３のトランジスタに対しＶPP系電源との
間に第４のトランジスタを配するとともに、この第４の
トランジスタの制御電極に印加するバイアス信号を発生
するバイアス回路を設け、このバイアス信号によって論
理レベル変換動作時には第４のトランジスタが高インピ
ーダンス状態となるように制御する構成としたことによ
り、第３のトランジスタを介して流れこむ電流を極めて
小さく抑えることができるため、クランプ動作に誤動作
を生じさせることもない。Further, a fourth transistor is arranged between the third transistor for controlling the charging of the clamping capacitor and the V PP system power source, and a bias signal applied to the control electrode of the fourth transistor is applied. By providing a bias circuit for generating and controlling the fourth transistor to be in a high impedance state during the logic level conversion operation by this bias signal, the current flowing through the third transistor is suppressed to an extremely small value. Therefore, the clamp operation does not malfunction.
【図１】本発明による論理レベル変換回路の一実施例を
示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a logic level conversion circuit according to the present invention.
【図２】論理レベル変換動作時の動作説明のための波形
図である。FIG. 2 is a waveform diagram for explaining an operation during a logic level conversion operation.
【図３】バイアス回路の回路動作を説明するための波形
図である。FIG. 3 is a waveform diagram for explaining a circuit operation of a bias circuit.
【図４】論理レベル変換回路の従来例を示す回路図であ
る。FIG. 4 is a circuit diagram showing a conventional example of a logic level conversion circuit.
【図５】従来例の回路動作を説明するための波形図であ
る。FIG. 5 is a waveform diagram for explaining a circuit operation of a conventional example.
１０ バイアス回路 １１ 定電流源 Ｃ クランプ用コンデンサ Ｍ１ 第１のトランジスタ Ｍ２ 第２のトランジスタ Ｍ３ 第３のトランジスタ Ｍ４ 第４のトランジスタ 10 Bias circuit 11 constant current source C clamp capacitor M1 first transistor M2 second transistor M3 Third transistor M4 fourth transistor
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06 H03K 17/16 H03K 19/0185 Front page continuation (58) Fields surveyed (Int.Cl. 7 , DB name) G11C 16/06 H03K 17/16 H03K 19/0185
Claims (4)
かつ他方の電極を出力端とする第１導電型の第１のトラ
ンジスタと、 前記第１のトランジスタの他方の電極と基準電位点間に
接続されかつ低電圧系の論理レベルの論理信号を制御入
力とする第２導電型の第２のトランジスタと、 前記第１及び第２のトランジスタの各制御電極間に接続
されたクランプ用コンデンサと、 一方の電極が前記第１のトランジスタの制御電極に接続
されかつ制御電極が前記第１及び第２のトランジスタの
電極共通接続点に接続された第１導電型の第３のトラン
ジスタと、 前記第３のトランジスタの他方の電極と高電圧系の電源
間に接続された第１導電型の第４のトランジスタと、 前記第４のトランジスタの制御電極に印加するバイアス
信号を発生するバイアス回路とを備えたことを特徴とす
る不揮発性メモリの論理レベル変換回路。1. A first-conductivity-type first transistor having one electrode connected to a high-voltage power supply and having the other electrode as an output terminal, and the other electrode of the first transistor and a reference potential point. A second transistor of a second conductivity type, which is connected in between and has a logic signal of a logic level of a low voltage system as a control input, and a clamping capacitor connected between the control electrodes of the first and second transistors. A third transistor of a first conductivity type, one electrode of which is connected to a control electrode of the first transistor and the control electrode of which is connected to an electrode common connection point of the first and second transistors; A fourth transistor of the first conductivity type connected between the other electrode of the third transistor and the high-voltage power supply, and a bias for generating a bias signal applied to the control electrode of the fourth transistor. Logic level converter of the non-volatile memory, characterized in that a road.
作時には、前記第４のトランジスタを高インピーダンス
状態とするバイアス信号を発生することを特徴とする請
求項１記載の不揮発性メモリの論理レベル変換回路。2. The logic level conversion circuit for a non-volatile memory according to claim 1, wherein the bias circuit generates a bias signal for bringing the fourth transistor into a high impedance state during a logic level conversion operation. .
はモード切換え時には、前記第４のトランジスタを低イ
ンピーダンス状態とするバイアス信号を発生することを
特徴とする請求項１記載の不揮発性メモリの論理レベル
変換回路。3. The logic level of the non-volatile memory according to claim 1, wherein the bias circuit generates a bias signal that puts the fourth transistor into a low impedance state at the time of initial setting or mode switching. Conversion circuit.
圧系の電源に接続されかつ他方の電極が前記第４のトラ
ンジスタの制御電極に接続された第１導電型の第５のト
ランジスタと、前記第５のトランジスタの制御電極とそ
の他方の電極間に接続されかつ所定の制御信号を制御入
力とする第１導電型の第６のトランジスタと、高電圧系
の電源と前記第５のトランジスタの制御電極間に接続さ
れかつ前記所定の制御信号と逆相の制御信号を制御入力
とする第１導電型の第７のトランジスタと、前記第５の
トランジスタの他方の電極と基準電位点間に接続されか
つ前記所定の制御信号を制御入力とする第２導電型の第
８のトランジスタと、前記第５のトランジスタに所定の
定電流を流す定電流源とからなることを特徴とする請求
項１，２又は３記載の不揮発性メモリの論理レベル変換
回路。4. The fifth circuit of the first conductivity type, wherein the bias circuit has one electrode connected to a high-voltage power supply and the other electrode connected to a control electrode of the fourth transistor, A sixth transistor of the first conductivity type which is connected between the control electrode of the fifth transistor and the other electrode and which receives a predetermined control signal as a control input; a high-voltage power supply; and the fifth transistor. A seventh transistor of the first conductivity type, which is connected between control electrodes and has a control signal of a phase opposite to the predetermined control signal as a control input, and the other electrode of the fifth transistor and a reference potential point 2. An eighth transistor of the second conductivity type, which receives the predetermined control signal as a control input, and a constant current source for supplying a predetermined constant current to the fifth transistor. 2 or 3 description Non-volatile memory logic level conversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10054493A JP3381083B2 (en) | 1993-04-02 | 1993-04-02 | Logical level conversion circuit for nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10054493A JP3381083B2 (en) | 1993-04-02 | 1993-04-02 | Logical level conversion circuit for nonvolatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06290595A JPH06290595A (en) | 1994-10-18 |
| JP3381083B2 true JP3381083B2 (en) | 2003-02-24 |
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Country Status (1)
| Country | Link |
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| JP (1) | JP3381083B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI502890B (en) | 2009-07-02 | 2015-10-01 | Advanced Risc Mach Ltd | Voltage level shifter and method for shifting voltage level |
-
1993
- 1993-04-02 JP JP10054493A patent/JP3381083B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06290595A (en) | 1994-10-18 |
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