JP3380836B2 - MIS semiconductor device and method of manufacturing the same - Google Patents
MIS semiconductor device and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＩＳトランジス
タを配置したＭＩＳ半導体装置の構造に関するものであ
り、特にドライエッチングの際におけるゲート絶縁膜へ
の電荷の注入に起因するＭＩＳ半導体装置の特性の悪化
を防止するための対策に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a MIS semiconductor device in which MIS transistors are arranged, and in particular, deterioration of characteristics of the MIS semiconductor device due to charge injection into a gate insulating film during dry etching. Regarding measures to prevent
【０００２】[0002]
【従来の技術】本発明は、ゲート電極，ゲート酸化膜及
びソース・ドレイン領域からなるＭＩＳトランジスタを
配置したＭＩＳ半導体装置の構造に関するものであり、
特にドライエッチングの際におけるゲート酸化膜への電
荷の注入に起因するＭＩＳ半導体装置の特性の悪化を防
止するための対策に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of a MIS semiconductor device in which a MIS transistor composed of a gate electrode, a gate oxide film and a source / drain region is arranged.
In particular, the present invention relates to measures for preventing deterioration of characteristics of the MIS semiconductor device due to injection of charges into the gate oxide film during dry etching.
【０００３】近年、半導体集積回路の高集積化が大きく
進展してきており、半導体集積回路を構成するためのＭ
ＩＳ半導体装置においても、ＭＩＳトランジスタ等の半
導体素子が微細化されてきている。そして、ＭＩＳトラ
ンジスタの微細化に伴って、ゲート絶縁膜が薄膜化され
てきており、その結果、具体的には０．２５μｍデザイ
ンルールでは６〜８ｎｍの薄いゲート絶縁膜が使用され
ることになりつつある。In recent years, the high integration of semiconductor integrated circuits has made great progress, and M for forming a semiconductor integrated circuit has been developed.
Also in IS semiconductor devices, semiconductor elements such as MIS transistors have been miniaturized. The gate insulating film has been thinned along with the miniaturization of MIS transistors. As a result, specifically, a thin gate insulating film of 6 to 8 nm is used in the 0.25 μm design rule. It's starting.
【０００４】ここで、ゲート絶縁膜が薄くなると、半導
体装置の使用中にゲート絶縁膜に注入される電荷量が増
え、ゲート絶縁膜中にトラップ等の欠陥を生ぜしめるこ
とによって、ゲート絶縁膜の寿命が短くなるなどの不具
合を生じる虞れがある。そこで、例えば電源電圧を５Ｖ
から３．３Ｖへと引き下げることにより、ＴＤＤＢ等の
絶縁膜の耐圧特性への悪影響を緩和するようなことも考
えられている。Here, when the gate insulating film becomes thin, the amount of charges injected into the gate insulating film during use of the semiconductor device increases, and defects such as traps are generated in the gate insulating film. There is a risk that problems such as shortened life may occur. Therefore, for example, the power supply voltage is 5V
It is also considered that the adverse effect on the breakdown voltage characteristics of the insulating film such as TDDB is alleviated by lowering the voltage from 3.3V to 3.3V.
【０００５】一方、半導体装置の製造工程中において
も、ゲート絶縁膜に対して電源電圧以上の電圧が印加さ
れる場合がある。例えば、ゲート電極に接続される金属
配線を形成するためにはドライエッチングを行なって金
属膜を選択的に除去することが必要となるが、その際、
プラズマ領域から金属膜に注入された電荷や、金属膜の
除去の際に生じる電荷が金属配線に蓄積される。そし
て、この電荷の蓄積によって、１０Ｖ以上の非常に高い
電圧がゲート絶縁膜に印加され、極端な場合にはゲート
絶縁膜が破壊されてしまうことがある。また、ゲート絶
縁膜の破壊にまで至らなくても、トランジスタ特性の劣
化（しきい値電圧変動、飽和電流値減少）を生じること
があり、微細化にともなって大きな問題となってくる。
このような現象はアンテナ効果と呼ばれ、絶縁膜が薄膜
化されるに従って大きな問題となってくる。On the other hand, a voltage higher than the power supply voltage may be applied to the gate insulating film even during the manufacturing process of the semiconductor device. For example, in order to form the metal wiring connected to the gate electrode, it is necessary to perform dry etching to selectively remove the metal film. At that time,
The charges injected from the plasma region into the metal film and the charges generated when the metal film is removed are accumulated in the metal wiring. Then, due to the accumulation of the charges, a very high voltage of 10 V or more is applied to the gate insulating film, and in extreme cases, the gate insulating film may be destroyed. Even if the gate insulating film is not destroyed, transistor characteristics may be deteriorated (threshold voltage fluctuation, saturation current value decrease), which becomes a serious problem with miniaturization.
Such a phenomenon is called an antenna effect, and becomes a serious problem as the insulating film becomes thinner.
【０００６】上記のアンテナ効果を抑制するためには、
（Ａ）第１に、電荷集中の原因となる配線長を極力短く
すること
（Ｂ）第２に、ドライエッチング中にプラズマから配線
中に注入される電荷量を低減すること
（Ｃ）第３に、配線中に蓄積される電荷を即時に取り除
くこと等の対策が考えられる。In order to suppress the above-mentioned antenna effect, (A) firstly, the wiring length which causes the electric charge concentration is made as short as possible. (B) Secondly, from the plasma to the wiring during the dry etching. Reducing the amount of injected charges (C) Thirdly, measures such as immediately removing charges accumulated in the wiring can be considered.
【０００７】第１の方法（Ａ）は、素子の高集積化にも
関連し非常に重要である。しかしながら、ＬＳＩチップ
をカスタム設計する場合は別であるが、殆どの場合、配
置配線は従来のＣＡＤツールを用い自動的に行っている
ので、回路が複雑化している。その結果、ＭＩＳ半導体
装置中の半導体素子数が増加するにしたがって、配線長
はかえって長くなる方向に進んでいる。この方法を用い
るためには、さらなるＣＡＤツールの技術革新が必要で
ある。The first method (A) is very important as it relates to high integration of devices. However, except in the case of custom designing the LSI chip, in most cases, the layout and wiring are automatically performed using the conventional CAD tool, and therefore the circuit is complicated. As a result, as the number of semiconductor elements in the MIS semiconductor device increases, the wiring length tends to become longer. Further CAD tool innovation is required to use this method.
【０００８】第２の方法（Ｂ）は、半導体素子の微細化
に対するプロセス技術の進む方向と逆行するものであ
る。例えば、形成される配線パターンが微細になればな
るほど、エッチング工程時におけるプラズマの密度を上
昇させなければならないので、電荷が多量に発生するこ
とになる。そのため、実質上この方法を採用することは
困難である。The second method (B) runs counter to the direction of progress of process technology for miniaturization of semiconductor devices. For example, as the wiring pattern to be formed becomes finer, the density of plasma in the etching process must be increased, so that a large amount of electric charges are generated. Therefore, it is practically difficult to adopt this method.
【０００９】一方、第３の方法（Ｃ）については、半導
体装置に与える悪影響もほとんど生じないので、実用価
値が高いと考えられる。この方法の例について、以下、
図９〜図１１を参照しながら説明する。On the other hand, the third method (C) is considered to be of high practical value because it has almost no adverse effect on the semiconductor device. For an example of this method,
This will be described with reference to FIGS. 9 to 11.
【００１０】図９は、従来の半導体装置の製造工程にお
ける状態を示す断面図である。ｎ型半導体基板１１の上
に素子分離であるＬＯＣＯＳ膜１２が形成されており、
ＬＯＣＯＳ膜１２で囲まれる第１の領域Ｒe1には、ゲー
ト酸化膜１３，ソース・ドレイン領域（図示せず）及び
ゲート電極１４からなるｐチャネルＭＯＳトランジスタ
が形成されている。また、ＬＯＣＯＳ膜で囲まれる第２
の領域Ｒe2にｐ型不純物拡散層１５が形成されていて、
ｎ型半導体基板１１の一部との間にダイオードが形成さ
れている。そして、基板上に層間絶縁膜１６が堆積され
た後、層間絶縁膜１６を貫通してゲート電極１３に到達
する接続孔を埋めるコンタクトプラグを介してゲート電
極に接続されるアンテナ配線２１が形成される。その
際、層間絶縁膜１６及びゲート絶縁膜１３を貫通してｐ
型不純物拡散層１５に到達する接続孔をも形成してお
き、アンテナ配線２１がｐ型不純物拡散層１５を介して
つまりダイオードを介して半導体基板１１に接続される
ようにしている。すなわち、ドライエッチング中にアン
テナ配線２１に注入されあるいは発生する電荷をｐ型不
純物拡散層１５を介して半導体基板１１内に逃すように
している。FIG. 9 is a sectional view showing a state in a manufacturing process of a conventional semiconductor device. A LOCOS film 12 for element isolation is formed on an n-type semiconductor substrate 11,
In the first region Re1 surrounded by the LOCOS film 12, a p-channel MOS transistor including a gate oxide film 13, source / drain regions (not shown) and a gate electrode 14 is formed. In addition, the second surrounded by the LOCOS film
The region Re2 of the p-type impurity diffusion layer 15 is formed,
A diode is formed between the n-type semiconductor substrate 11 and a part thereof. Then, after the interlayer insulating film 16 is deposited on the substrate, the antenna wiring 21 connected to the gate electrode is formed through the contact plug penetrating the interlayer insulating film 16 and filling the connection hole reaching the gate electrode 13. It At that time, p is penetrated through the interlayer insulating film 16 and the gate insulating film 13.
A connection hole reaching the type impurity diffusion layer 15 is also formed so that the antenna wiring 21 is connected to the semiconductor substrate 11 via the p type impurity diffusion layer 15, that is, a diode. That is, the charges injected or generated in the antenna wiring 21 during the dry etching are allowed to escape into the semiconductor substrate 11 via the p-type impurity diffusion layer 15.
【００１１】図１０は、図９に対応する従来のｐチャネ
ルＭＯＳトランジスタの回路図、図１１は図９に対応す
る従来のｐチャネルＭＯＳトランジスタの配線２１の配
列状態を示す平面図である。FIG. 10 is a circuit diagram of a conventional p-channel MOS transistor corresponding to FIG. 9, and FIG. 11 is a plan view showing an arrangement state of wirings 21 of the conventional p-channel MOS transistor corresponding to FIG.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、図９に
示すような従来の半導体装置においては、ゲート電極１
４に接続される配線２１のうちｐ型不純物拡散層１５に
接続されるバイパス部分の容量が配線容量に付加される
こととなり、回路動作の高速化が妨げられる虞れがあ
る。さらに、半導体基板１１内のダイオードに生じるリ
ーク電流によって配線２１の電位が変動し、配線２１内
を伝達する信号に変動を与えてしまうという問題があっ
た。However, in the conventional semiconductor device as shown in FIG. 9, the gate electrode 1
The capacitance of the bypass portion connected to the p-type impurity diffusion layer 15 of the wiring 21 connected to 4 is added to the wiring capacitance, which may hinder the speeding up of the circuit operation. Further, there is a problem that the potential of the wiring 21 changes due to the leak current generated in the diode in the semiconductor substrate 11 and the signal transmitted through the wiring 21 also changes.
【００１３】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ゲート電極に接続されるアンテナ配
線の配線容量の増大や半導体基板内におけるリークの影
響に起因する配線電位の変動を回避しうるＭＩＳ半導体
装置及びその製造方法の提供を図ることにある。The present invention has been made in view of the above problems, and an object thereof is to increase the wiring capacitance of the antenna wiring connected to the gate electrode and to change the wiring potential due to the influence of leakage in the semiconductor substrate. An object of the present invention is to provide a MIS semiconductor device and a manufacturing method thereof that can avoid the above problem.
【００１４】[0014]
【課題を解決するための手段】本発明の第１のＭＩＳ半
導体装置は、半導体基板と、上記半導体基板の第１の領
域に形成され、ゲート電極，ゲート絶縁膜及びソース・
ドレイン領域を有するＭＩＳトランジスタと、上記半導
体基板及びＭＩＳトランジスタの上方に形成された層間
絶縁膜と、上記層間絶縁膜の上に形成され、かつ上記Ｍ
ＩＳトランジスタのゲート電極に接続された外部パッド
と、上記半導体基板の第２の領域に形成された不純物拡
散層と、上記層間絶縁膜の上に形成され、かつ上記不純
物拡散層に接続された上記外部パッドを取り囲むリング
状の電荷逃し用配線とを備え、上記外部パッドと上記電
荷逃し用配線とは、同一導電膜から形成されており、か
つ間隔が１．０μｍ以下で隣接して形成されている。 The first MIS half of the present invention
The conductor device is formed on the semiconductor substrate and the first region of the semiconductor substrate, and includes a gate electrode, a gate insulating film, and a source.
An MIS transistor having a drain region; an interlayer insulating film formed above the semiconductor substrate and the MIS transistor; and an M insulating film formed on the interlayer insulating film.
The external pad connected to the gate electrode of the IS transistor and the impurity spread formed in the second region of the semiconductor substrate.
And goldenrod, is formed on the interlayer insulating film, and the impure
A ring surrounding the outer pad connected to the diffusion layer
-Like electric charge escape wiring,
The unloading wiring is made of the same conductive film.
Are formed adjacent to each other with a gap of 1.0 μm or less .
【００１５】この構成により、第１及び第２の配線を形
成する際に、両者を構成する導電膜がドライエッチング
によって選択的に除去される間、電荷が第２の配線を介
して半導体基板に移動する。また、ドライエッチングが
終了して、両配線が切り離されてオーバーエッチングを
行なう間でも、プラズマイオン源からの電荷の注入に対
するポテンシャルが第１の配線よりも第２の配線のほう
が低くなるので、第２の配線に多くの電荷が注入され
る。したがって、第１の配線に接続されるゲート電極の
電荷の蓄積量が低減され、電荷の注入に起因するゲート
絶縁膜の劣化も抑制される。しかも、第１の配線が第２
の配線とは切り離されているので、寄生容量が小さくな
り、かつＭＩＳトランジスタが第２の配線と半導体基板
との接続部におけるリークの影響を受けることもない。With this structure, when the first and second wirings are formed, electric charges are selectively transferred to the semiconductor substrate through the second wirings while the conductive films forming the first and second wirings are selectively removed by dry etching. Moving. In addition, even after the dry etching is completed and both wirings are separated and over-etching is performed, the potential for injecting charges from the plasma ion source is lower in the second wiring than in the first wiring. A lot of charges are injected into the second wiring. Therefore, the amount of charge accumulated in the gate electrode connected to the first wiring is reduced, and deterioration of the gate insulating film due to charge injection is suppressed. Moreover, the first wiring is the second
Since it is separated from the wiring of No. 3, the parasitic capacitance is reduced, and the MIS transistor is not affected by the leak in the connection portion between the second wiring and the semiconductor substrate.
【００１６】上記外部パッド及び電荷逃し用配線が同じ
材料で構成され、かつ同じ厚みを有していることが好ま
しい。を特徴とするＭＩＳ半導体装置。 The external pad and the charge releasing wiring are the same.
It is preferable that they are composed of materials and have the same thickness.
Good A MIS semiconductor device characterized by:
【００１７】上記半導体基板と上記不純物拡散層とは、
上記半導体基板に対して順方向の保護ダイオードとなっ
ていることが好ましい。 The semiconductor substrate and the impurity diffusion layer are
It becomes a forward protection diode for the semiconductor substrate.
Preferably.
【００１８】本発明の第２のＭＩＳ半導体装置は、半導
体基板と、上記半導体基板の第１の領域に形成され、第
１の下層膜と第１の上層膜とからなるゲート電極，ゲー
ト絶縁膜及びソース・ドレイン領域を有するＭＩＳトラ
ンジスタと、上記半導体基板の第２の領域の上方に形成
され、上記第１の下層膜と同一の導電膜から形成された
第２の下層膜と、上記第２の下層膜に形成され、上記第
２の領域の上記半導体基板に到達する開口部と、上記開
口部を埋めるように上記第２の下層膜上に形成され、上
記第１の上層膜と同一の導電膜から形成された第２の上
層膜とを備え、上記第２の下層膜と上記第２の上層膜と
により構成されるダミー電極と上記ゲート電極とが隣接
して形成されている。The second MIS semiconductor device of the present invention includes a semiconductor substrate, is formed on the first region of the semiconductor substrate, the
A lower layer film and a first upper layer film , a MIS transistor having a gate electrode , a gate insulating film and a source / drain region, and the first lower layer film formed above the second region of the semiconductor substrate. Formed from the same conductive film as
A second lower layer film and the second lower layer film,
The opening reaching the semiconductor substrate in the region 2;
Is formed on the second lower layer film so as to fill the mouth,
A second upper layer formed of the same conductive film as the first upper layer film
And a second upper layer film and a second upper layer film.
The dummy electrode composed of
Is formed .
【００１９】これにより、ゲート電極を形成する際や、
層間絶縁膜にアンテナ配線−ゲート電極間及び電荷逃し
用配線−ダミー電極間を接続する２つの接続孔を形成す
るために必要なドライエッチング工程においても、ゲー
ト電極を介してゲート絶縁膜に注入される電荷量を低減
することができる構造となり、特に信頼性の高いＭＩＳ
型半導体装置を構成することができる。 Thereby , when forming the gate electrode,
Even in the dry etching process required to form two connection holes for connecting the antenna wiring-gate electrode and the charge escape wiring-dummy electrode in the interlayer insulating film, the interlayer insulating film is injected into the gate insulating film through the gate electrode. Has a structure capable of reducing the amount of electric charge that is generated, and is particularly reliable.
Type semiconductor device can be configured.
【００２０】上記第２の上層膜は、上記開口部下の上記
半導体基板に形成された不純物拡散層に接続されている
ことが好ましい。 The second upper layer film is formed under the opening.
Connected to the impurity diffusion layer formed on the semiconductor substrate
It is preferable.
【００２１】本発明の第１のＭＩＳ半導体装置の製造方
法は、半導体基板の第１の領域に、ゲート絶縁膜，ゲー
ト電極及びソース・ドレイン領域を有するＭＩＳトラン
ジスタを形成する第１の工程と、上記半導体基板の第２
の領域に、上記半導体基板の導電型とは逆導電型となる
不純物拡散層を形成する第２の工程と、上記第２の工程
の後に、上記半導体基板の上方に層間絶縁膜を形成する
第３の工程と、上記層間絶縁膜を貫通して上記ゲート電
極に到達する第１の接続孔と、少なくとも上記層間絶縁
膜を貫通して上記不純物拡散層に到達する第２の接続孔
とを形成する第４の工程と、上記第１接続孔を埋める第
１の埋め込み層と上記第２の接続孔を埋める第２の埋め
込み層とを形成する第５の工程と、上記層間絶縁膜の上
に、上記第１及び第２の埋め込み層に接触する導電膜を
堆積する第６の工程と、上記導電膜の上に、配線を形成
しようとする領域を覆うフォトレジスト膜を形成する第
７の工程と、上記フォトレジスト膜をマスクとするドラ
イエッチングにより上記導電膜を選択的に除去して、上
記第１の埋め込み層に接続される第１の配線と、上記第
２の埋め込み層に接続され上記第１の配線に近接する第
２の配線とを形成する第８の工程とを備え、上記第１の
配線と上記第２の配線とは、間隔が１．０μｍ以下で隣
接して形成されており、上記半導体基板と上記不純物拡
散層とは、上記半導体基板に対して順方向の保護ダイオ
ードとなる方法である。 The first MIS semiconductor device manufacturing method of the present invention comprises: a first step of forming a MIS transistor having a gate insulating film, a gate electrode, and source / drain regions in a first region of a semiconductor substrate; Second of the semiconductor substrate
Area has a conductivity type opposite to that of the semiconductor substrate.
Second step of forming an impurity diffusion layer and the second step
After, a third step of forming an interlayer insulating film above the semiconductor substrate, a first connection hole penetrating the interlayer insulating film to reach the gate electrode, and penetrating at least the interlayer insulating film. A fourth step of forming a second contact hole reaching the impurity diffusion layer , a first buried layer filling the first contact hole, and a second buried layer filling the second contact hole. Forming a conductive film in contact with the first and second buried layers on the interlayer insulating film, and forming a wiring on the conductive film. A seventh step of forming a photoresist film covering the intended region, and the conductive film is selectively removed by dry etching using the photoresist film as a mask to connect to the first buried layer. The first wiring and the second buried layer E Bei and an eighth step of forming a second wiring is continued in proximity to the first wiring, the first
The wiring and the second wiring are adjacent to each other with a space of 1.0 μm or less.
Are formed in contact with each other, and the semiconductor substrate and the impurity diffusion
The diffusion layer is a protective diode in the forward direction with respect to the semiconductor substrate.
It is a method of becoming a mode.
【００２２】この方法により、第８の工程において、導
電膜を除去する際にプラズマ領域から導電膜に注入さ
れ、あるいは導電膜の除去により導電膜に発生する電荷
が第２の配線を介して半導体基板側に逃される。しか
も、導電膜のパターニングが終了した時点では第１の配
線と第２の配線とは切り離されているので、ＭＩＳ半導
体装置の形成後において第１の配線の寄生容量の増大を
招くこともなく、ＭＩＳトランジスタが第２の配線と半
導体基板との接続部におけるリークの影響を受けること
もない。したがって、動作速度の高い，信頼性の高い，
かつ特性の良好なＭＩＳ半導体装置が形成される。According to this method, in the eighth step, charges are injected from the plasma region into the conductive film when the conductive film is removed, or charges generated in the conductive film due to the removal of the conductive film are transferred to the semiconductor through the second wiring. It is escaped to the board side. Moreover, since the first wiring and the second wiring are separated when the patterning of the conductive film is completed, the parasitic capacitance of the first wiring is not increased after the formation of the MIS semiconductor device. The MIS transistor is not affected by the leak at the connection between the second wiring and the semiconductor substrate. Therefore, high operating speed, high reliability,
In addition, a MIS semiconductor device having excellent characteristics is formed.
【００２３】上記第８の工程では、上記第１の配線と上
記第２の配線との間隔が最小デザインルール以下になる
ように上記各配線を形成することができる。[0023] In the above SL eighth step may be the distance between the first wiring and the second wiring to form the respective wires to be less than the minimum design rule.
【００２４】この方法により、第８の工程において電荷
を半導体基板に逃す作用が向上するので、特に信頼性の
高いＭＩＳ半導体装置を得ることができる。According to this method, the action of releasing charges to the semiconductor substrate in the eighth step is improved, so that a particularly reliable MIS semiconductor device can be obtained.
【００２５】上記第２の工程は、上記半導体基板の導電
型と逆導電型の不純物イオンを半導体基板内に注入する
ことにより、上記ＭＩＳトランジスタのソース・ドレイ
ン領域の形成と同時に行なうことにより、工程が簡略化
されることになる。[0025] The second step, the impurity ions conductivity type opposite conductivity type of the semiconductor substrate by injecting into the semiconductor substrate, simultaneously rows that Ukoto the formation of source and drain regions of the MIS transistor This simplifies the process.
【００２６】本発明の第２のＭＩＳ半導体装置の製造方
法は、ＭＩＳトランジスタを形成しようとする第１の領
域と電荷を逃すための第２の領域とを有する半導体基板
の上記第１及び第２の領域の上に絶縁膜を形成する第１
の工程と、上記絶縁膜の上に第１の導電膜を形成する第
２の工程と、上記第１の導電膜及び上記絶縁膜を貫通し
て上記第２の領域に到達する開口部を形成する第３の工
程と、上記開口部が形成された上記第１の導電膜をマス
クとしてイオン注入を行い、上記半導体基板内に不純物
拡散層を形成する第４の工程と、上記第４の工程の後
に、上記開口部及び上記第１の導電膜の上に第２の導電
膜を形成する第５の工程と、上記第１及び第２の導電膜
をパターニングして、上記第１及び第２の導電膜によ
り、上記第１の領域の上には上記ゲート電極を、上記第
２の領域の上には上記ダミー電極を互いに切り離して形
成する第６の工程と、上記半導体基板の上方に層間絶縁
膜を形成する第７の工程と、上記層間絶縁膜を貫通して
上記ゲート電極に到達する第１の接続孔と、上記層間絶
縁膜を貫通して上記ダミー電極に到達する第２の接続孔
とを形成する第８の工程と、上記第１接続孔を埋める第
１の埋め込み層と上記第２の接続孔を埋める第２の埋め
込み層とを形成する第９の工程と、上記層間絶縁膜の上
に、上記第１及び第２の埋め込み層に接触する導電膜を
堆積する第１０の工程と、上記導電膜の上に、配線を形
成しようとする領域を覆うフォトレジスト膜を形成する
第１１の工程と、上記フォトレジスト膜をマスクとする
ドライエッチングにより上記導電膜を選択的に除去し
て、上記第１の埋め込み層に接続される第１の配線と、
上記第２の埋め込み層に接続され上記第１の配線に近接
する第２の配線とを形成する第１２の工程とを備えてい
る。A second method of manufacturing a MIS semiconductor device according to the present invention comprises the first and second semiconductor substrates having a first region for forming a MIS transistor and a second region for releasing charges. First forming an insulating film on the region of
And a second step of forming a first conductive film on the insulating film, and forming an opening penetrating the first conductive film and the insulating film to reach the second region. And a third step of forming the first conductive film in which the opening is formed.
Ion implantation as impurities
A fourth step of forming the diffusion layer and after the fourth step
A fifth step of forming a second conductive film on the opening and the first conductive film, and patterning the first and second conductive films to form the first and second conductive films. A sixth step of forming the gate electrode above the first region and the dummy electrode above the second region by a conductive film, and an interlayer insulating film above the semiconductor substrate. A seventh step of forming a film, a first connecting hole penetrating the interlayer insulating film to reach the gate electrode, and a second connecting hole penetrating the interlayer insulating film to reach the dummy electrode. eighth and step, and a ninth step of forming a second buried layer to fill the first buried layer and the second connection hole to fill the first contact hole, the interlayer insulating film forming the bets on the 10th Engineering of depositing a conductive layer in contact with said first and second buried layer If, on the conductive film, the eleventh step of forming a photoresist film covering a region to form the wiring by dry etching using as a mask the photoresist film is selectively removed the conductive film A first wiring connected to the first buried layer,
A twelfth step of forming a second wiring connected to the second burying layer and adjacent to the first wiring.
【００２７】この方法により、アンテナ配線と電荷逃し
用配線とを形成する前の工程におけるゲート絶縁膜への
電荷の注入量を低減することができる。すなわち、ゲー
ト電極を形成するための第１及び第２の導電膜のパター
ニング工程（第６の工程）では第１及び第２導電膜を介
して電荷が導電層つまり半導体基板に逃される。また、
層間絶縁膜に第１，第２の接続孔を形成する工程（第８
の工程）においても、接続孔の深さがほぼ同じとなって
オーバーエッチングがほとんど不要となることから、ゲ
ート絶縁膜への電荷の注入量が少なくなる。[0027] By this method, it is possible to reduce the injection amount of charges into the gate insulating film before the step of forming the wiring relief charge as antenna wires. Ie, escapes to the first and second conductive patterning step (sixth step), the first and second charge through a conductive film conductive layers, i.e. a semiconductor substrate of a film for forming the gate electrode. Also,
Step of forming first and second connection holes in the interlayer insulating film ( eighth
Also in step (1), since the depth of the connection hole is almost the same and overetching is almost unnecessary, the amount of charges injected into the gate insulating film is reduced.
【００２８】[0028]
【発明の実施の形態】（第１の実施形態）
図１は第１の実施形態におけるｐチャネルＭＯＳトラン
ジスタ部の断面図、図２は図１に対応するｐチャネルＭ
ＯＳトランジスタ部の平面図、図３は図２のIII −III
線における断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG. 1 is a sectional view of a p-channel MOS transistor portion in the first embodiment, and FIG. 2 is a p-channel M corresponding to FIG.
FIG. 3 is a plan view of the OS transistor portion, and FIG.
It is sectional drawing in a line.
【００２９】図１に示すように、ｎ型半導体基板１１上
には各半導体素子を分離するためのＬＯＣＯＳ膜１２が
形成されている。また、ＬＯＣＯＳ膜１２で囲まれる第
１の領域Ｒe1及び第２の領域Ｒe2内の半導体基板１１上
にはゲート酸化膜１３が形成され、第１の領域Ｒe1内の
ゲート酸化膜１３及びＬＯＣＯＳ膜１２に跨ってゲート
電極１４が形成されている。つまり、第１の領域Ｒe1に
おいて、半導体基板１１，ゲート酸化膜１３及びゲート
電極１４によって、ＭＯＳキャパシタが構成されてい
る。一方、第２の領域Ｒe2には、半導体基板１１内にｐ
型不純物を注入してｐ型不純物拡散層１５が形成されて
いる。そして、ゲート電極１４の上には層間絶縁膜１６
が形成されており、さらに、層間絶縁膜１６の上に、第
１の金属配線であるアンテナ配線１７と、第２の金属配
線である電荷逃し用配線１８とが形成されている。アン
テナ配線１７は、層間絶縁膜１６に開口された接続孔を
埋めてゲート電極１４に接続されている。電荷逃し用配
線１８は、層間絶縁膜１６及びゲート酸化膜１３に開口
された接続孔を埋めて、第２の領域Ｒe2内のｐ型不純物
拡散層１５に接続されている。As shown in FIG. 1, a LOCOS film 12 for separating each semiconductor element is formed on an n-type semiconductor substrate 11. Further, the gate oxide film 13 is formed on the semiconductor substrate 11 in the first region Re1 and the second region Re2 surrounded by the LOCOS film 12, and the gate oxide film 13 and the LOCOS film 12 in the first region Re1 are formed. The gate electrode 14 is formed across That is, in the first region Re1, the semiconductor substrate 11, the gate oxide film 13, and the gate electrode 14 form a MOS capacitor. On the other hand, in the second region Re2, p is formed in the semiconductor substrate 11.
A p-type impurity diffusion layer 15 is formed by implanting a type impurity. The interlayer insulating film 16 is formed on the gate electrode 14.
Further, the antenna wiring 17 which is the first metal wiring and the charge escape wiring 18 which is the second metal wiring are formed on the interlayer insulating film 16. The antenna wiring 17 fills the connection hole opened in the interlayer insulating film 16 and is connected to the gate electrode 14. The charge releasing wiring 18 is connected to the p-type impurity diffusion layer 15 in the second region Re2 by filling the connection hole formed in the interlayer insulating film 16 and the gate oxide film 13.
【００３０】図２に示すように、上記電荷逃し用配線１
８は、各アンテナ配線１７間の空間を利用して形成され
ており、この電荷逃し用配線１８の存在によって半導体
装置の占有面積の増大を招くことがないようになされて
いる。As shown in FIG. 2, the charge escape wiring 1 is provided.
8 is formed by utilizing the space between the antenna wirings 17, and the existence of the charge escape wirings 18 does not cause an increase in the area occupied by the semiconductor device.
【００３１】なお、図示しないが、第１の領域Ｒe1にお
いて、図１に示す断面に直交する縦断面内では、ゲート
電極１４の両側方に位置する半導体基板１１内にソース
・ドレイン領域となる高濃度のｐ型不純物拡散層が形成
されており、ｐチャネルＭＯＳトランジスタ（電界効果
型トランジスタ）が形成されている。Although not shown, in the first region Re1, in the vertical cross section orthogonal to the cross section shown in FIG. 1, the height of the source / drain regions is formed in the semiconductor substrate 11 located on both sides of the gate electrode 14. A p-type impurity diffusion layer having a high concentration is formed, and a p-channel MOS transistor (field effect transistor) is formed.
【００３２】以上のように構成されたｐチャネルＭＯＳ
トランジスタの製造工程について説明する。P-channel MOS configured as described above
The manufacturing process of the transistor will be described.
【００３３】まず、ｎ型半導体基板１１の表面を選択的
に酸化してＬＯＣＯＳ膜１２を形成した後、ＬＯＣＯＳ
膜で囲まれるゲート酸化膜１３を形成し、さらにポリシ
リコン膜を堆積した後、これをパターニングしてゲート
電極１４を形成する。次に、基板上に層間絶縁膜１６を
堆積した後、層間絶縁膜１６及びゲート酸化膜１３を開
口してゲート電極１４に到達する接続孔とｎ型拡散層１
５に到達する接続孔とを形成する。その後、各接続孔を
埋め層間絶縁膜１６の上に亘る金属膜（例えばアルミニ
ウム合金膜）を堆積してから、この金属膜をドライエッ
チングにより選択的に除去して第１，電荷逃し用配線１
７，１８を形成する。First, the surface of the n-type semiconductor substrate 11 is selectively oxidized to form the LOCOS film 12, and then the LOCOS film is formed.
A gate oxide film 13 surrounded by the film is formed, and a polysilicon film is further deposited and then patterned to form a gate electrode 14. Next, after depositing the inter-layer insulating film 16 on the substrate, the inter-layer insulating film 16 and the gate oxide film 13 are opened and the connection hole reaching the gate electrode 14 and the n-type diffusion layer 1 are formed.
And a connection hole reaching 5 are formed. After that, a metal film (for example, an aluminum alloy film) is deposited over the interlayer insulating film 16 filling the respective connection holes, and then the metal film is selectively removed by dry etching to remove the first charge escape wiring 1
7 and 18 are formed.
【００３４】そのとき、金属膜に対するドライエッチン
グを行なう工程において、以下のような作用が生じる。
すなわち、基板の上方に生じるプラズマ領域からのイオ
ン衝突と金属膜の除去に伴う電荷の発生とによって、除
去されつつある金属膜中に電荷が蓄積される。そして、
金属膜の除去が終了してからもある時間の間オーバーエ
ッチングが行なわれ、金属膜中に電荷が注入される。し
たがって、金属膜の除去が終了した状態で、アンテナ配
線１７が電気的に浮遊した状態となっているので、アン
テナ配線１７に接続されるゲート電極１４と半導体基板
１１との間の電圧が上昇する。その結果、ゲート電極１
４中の電荷がゲート酸化膜１３に注入されてゲート酸化
膜１３の膜質が劣化してしまう。At that time, in the step of performing dry etching on the metal film, the following actions occur.
That is, charges are accumulated in the metal film which is being removed due to the collision of ions from the plasma region generated above the substrate and the generation of charges accompanying the removal of the metal film. And
Over-etching is performed for a certain period of time after the removal of the metal film, and charges are injected into the metal film. Therefore, since the antenna wiring 17 is in an electrically floating state after the removal of the metal film is completed, the voltage between the gate electrode 14 connected to the antenna wiring 17 and the semiconductor substrate 11 increases. . As a result, the gate electrode 1
The charges in 4 are injected into the gate oxide film 13 and the film quality of the gate oxide film 13 deteriorates.
【００３５】ここで、本実施形態では、アンテナ配線１
７に隣接して電荷逃し用配線１８が形成され、この電荷
逃し用配線１８は浮遊状態ではなく半導体基板１１のｐ
型拡散層１５に接続されている。そして、プラズマ領域
に対してアンテナ配線１７と電荷逃し用配線１８とが並
列的に接続された状態となっている。したがって、アン
テナ配線１７と半導体基板１１との間の電圧が上昇する
と、プラズマ領域からの電荷のほとんどは電荷逃し用配
線１８を介して半導体基板１１に流れるようになる。ま
た、電荷逃し用配線１８がアンテナ配線１７に隣接して
いるので、アンテナ配線１７に蓄積された電荷も電荷逃
し用配線１８に移動しやすくなる。すなわち、図３に示
すような電流パスが生じることになる。その結果、ゲー
ト酸化膜１３への電荷の注入量を低減することができ、
ゲート酸化膜１３の劣化を抑制することができる。Here, in the present embodiment, the antenna wiring 1
7 is formed adjacent to the charge releasing wiring 18, the charge releasing wiring 18 is not in a floating state,
It is connected to the mold diffusion layer 15. The antenna wiring 17 and the charge releasing wiring 18 are connected in parallel to the plasma region. Therefore, when the voltage between the antenna wiring 17 and the semiconductor substrate 11 rises, most of the charges from the plasma region flow into the semiconductor substrate 11 via the charge escape wiring 18. Further, since the electric charge releasing wiring 18 is adjacent to the antenna wiring 17, the electric charge accumulated in the antenna wiring 17 also easily moves to the electric charge releasing wiring 18. That is, a current path as shown in FIG. 3 is generated. As a result, the amount of charges injected into the gate oxide film 13 can be reduced,
The deterioration of the gate oxide film 13 can be suppressed.
【００３６】図４は、ゲート酸化膜のＴＤＤＢ耐圧特
性，具体的にはストレス時間−蓄積欠陥量（％）につい
て、従来の方法と本実施形態の方法とを比較して示す図
である。同図において、直線Ｄ１〜Ｄ３は、測定データ
から最小２乗法によって得られるストレス時間−蓄積欠
陥量間の関係を示し、直線Ｄ１は従来の保護ダイオード
がない場合，直線Ｄ２は保護ダイオードがある場合，直
線Ｄ３は本実施形態の場合のゲート酸化膜の耐圧特性を
それぞれ示す。従来の保護ダイオードを設けた試料につ
いては、図６に示すアンテナ配線を直接基板に接続した
試料を用いている。図４に示すように、アンテナ効果に
対して全く保護措置を施していない試料（直線Ｄ１参
照）に対して、本発明の試料（直線Ｄ３参照）は、従来
の保護ダイオードを設けた試料（直線Ｄ２参照）と同等
の高信頼性を得ることができる。FIG. 4 is a diagram showing the TDDB breakdown voltage characteristics of the gate oxide film, specifically, stress time-accumulated defect amount (%), comparing the conventional method with the method of the present embodiment. In the figure, straight lines D1 to D3 show the relationship between the stress time and the accumulated defect amount obtained by the least squares method from the measured data, the straight line D1 does not have a conventional protection diode, and the straight line D2 has a protection diode. , A straight line D3 shows the withstand voltage characteristics of the gate oxide film in the case of the present embodiment, respectively. As the sample provided with the conventional protection diode, the sample in which the antenna wiring shown in FIG. 6 is directly connected to the substrate is used. As shown in FIG. 4, the sample of the present invention (see the straight line D3) is different from the sample (the straight line D3) in which the protection effect is not applied to the antenna effect (see the straight line D3). It is possible to obtain high reliability equivalent to that of D2).
【００３７】以上のように、本実施形態によれば、ゲー
トに接続されるアンテナ配線１７に隣接して、半導体基
板１１に接地された電荷逃し用配線１８を設けるように
したので、金属膜をパターニングするためのドライエッ
チング工程において、プラズマ領域からアンテナ配線１
７に注入される電荷を電荷逃し用配線１８を介して半導
体基板１１に流すことができ、ゲート電極１４への電荷
の注入量を低減することができる。よって、ゲート酸化
膜１３中におけるダメージの発生を抑制することができ
るのである。しかも、アンテナ配線１７と電荷逃し用配
線１８とが切り離されているので、図６に示す従来のＭ
ＩＳ半導体装置のごとくアンテナ配線１７の寄生容量の
増大や、ｐ型不純物拡散層１５と半導体基板１１の一部
とで構成される保護ダイオードにおけるリークの影響を
受けることもない。As described above, according to the present embodiment, the charge escape wiring 18 grounded to the semiconductor substrate 11 is provided adjacent to the antenna wiring 17 connected to the gate. In the dry etching process for patterning, the antenna wiring 1 from the plasma region
The charges injected into the gate electrode 7 can be made to flow to the semiconductor substrate 11 via the charge escape wiring 18, and the amount of charges injected into the gate electrode 14 can be reduced. Therefore, the occurrence of damage in the gate oxide film 13 can be suppressed. Moreover, since the antenna wiring 17 and the electric charge releasing wiring 18 are separated, the conventional M shown in FIG.
Unlike the IS semiconductor device, the parasitic capacitance of the antenna wiring 17 is not increased, and the influence of leakage in the protection diode formed by the p-type impurity diffusion layer 15 and a part of the semiconductor substrate 11 is not affected.
【００３８】なお、本実施形態では、図２に示すように
浮遊状態にあるアンテナ配線１７は電荷逃し用配線１８
の存在により局所的に直線的に形成されていない部分が
あるが、現在の段階では、このような屈曲した領域を形
成するための領域は十分に確保することができる。In this embodiment, as shown in FIG. 2, the antenna wiring 17 in the floating state is the charge releasing wiring 18
Although there is a portion which is not locally formed linearly due to the existence of the above, at the present stage, it is possible to sufficiently secure a region for forming such a bent region.
【００３９】（第２の実施形態）
次に、第２の実施形態について、図５（ａ），（ｂ）を
参照しながら説明する。図５（ａ）は、第２の実施形態
に係るｐチャネルＭＯＳトランジスタの図５（ｂ）に示
すVa−Va線における断面図であり、図５（ｂ）はその平
面図である。(Second Embodiment) Next, a second embodiment will be described with reference to FIGS. 5 (a) and 5 (b). 5A is a cross-sectional view of the p-channel MOS transistor according to the second embodiment taken along the line Va-Va shown in FIG. 5B, and FIG. 5B is a plan view thereof.
【００４０】図５（ａ），（ｂ）に示すように、本実施
形態では、層間絶縁膜１６の上には、第１の金属配線に
相当するほぼ正方形の外部パッド１９と、この外部パッ
ド１９を取り囲む四角リング状の第２の金属配線である
電荷逃し用配線２０とが形成されていて、上記外部パッ
ド１９はゲート電極１４に接続され、上記電荷逃し用配
線２０はｐ型不純物拡散層１５に接続されている。その
他の点は、上記第１の実施形態における図１に示す半導
体装置の構造と同じである。As shown in FIGS. 5A and 5B, in the present embodiment, a substantially square external pad 19 corresponding to the first metal wiring is provided on the interlayer insulating film 16, and this external pad. A square ring-shaped second metal wiring that surrounds 19 is formed, and a charge escape wiring 20 is formed. The external pad 19 is connected to the gate electrode 14, and the charge escape wiring 20 is a p-type impurity diffusion layer. It is connected to 15. The other points are the same as the structure of the semiconductor device shown in FIG. 1 in the first embodiment.
【００４１】本実施形態のような外部パッド１９を有す
る半導体装置では、この外部パッド１９の面積が非常に
大きいので、従来のような構造では、アンテナ効果によ
る酸化膜ダメージも相当大きいと考えられている。ここ
で、本実施形態では、上述の第１の実施形態と同じ作用
により、外部パッド１９を形成するためのドライエッチ
ング工程において、電荷逃し用配線２０を介してプラズ
マ領域からの電荷を半導体基板１１内に流すことがで
き、外部パッド１９に接続されるゲート電極１４への電
荷の注入量を低減することができる。また、外部パッド
１９に蓄積された電荷は、電荷逃し用配線２０を介して
半導体基板１１に逃がされる。このことから、アンテナ
効果の抑制と共に、外部から注入される電荷のパスとす
ることができ、ゲート酸化膜中におけるダメージの発生
を効果的に抑制することができる。In the semiconductor device having the external pad 19 as in this embodiment, since the area of the external pad 19 is very large, it is considered that the oxide film damage due to the antenna effect is considerably large in the conventional structure. There is. Here, in the present embodiment, due to the same action as that of the above-described first embodiment, in the dry etching process for forming the external pad 19, charges from the plasma region are transferred through the charge escape wiring 20 to the semiconductor substrate 11. The amount of charges injected into the gate electrode 14 connected to the external pad 19 can be reduced. Further, the charges accumulated in the external pad 19 are released to the semiconductor substrate 11 via the charge releasing wiring 20. As a result, the antenna effect can be suppressed, and a path for charges injected from the outside can be provided, and the occurrence of damage in the gate oxide film can be effectively suppressed.
【００４２】なお、第１及び第２の実施形態において、
アンテナ配線や外部パッドから電荷逃し用配線への電流
パスは、そのメカニズムは明らかではないものの、実験
結果からは生じていることがほぼ確実と思われる実験結
果が得られている。特に、電荷逃し用配線とアンテナ配
線や外部パッドとの間隔が小さい場合に効果が大きいと
いう事実から、エッチング残渣によるパス、あるいは両
配線間の層間絶縁膜の表面を介したリーク等が考えられ
る。このことから、アンテナ配線又は外部パッドと電荷
逃し用配線との間隔が１μｍ以下であれば、各配線の形
成が終了して各配線が分離されてからオーバーエッチン
グを行なう際にも、アンテナ配線又は外部パッドから電
荷逃し用配線に電荷を移動させる効果が大きいことが実
験的に確認されている。もっとも、この間隔は小さいほ
ど電荷を逃す機能が高くなるので、ＭＩＳトランジスタ
のデザインルールがどんどん微細化されている現状にお
いては、最小デザインルール以下で解像度の限界以上の
間隔とすることで、著効を発揮することができる。In the first and second embodiments,
Although the mechanism of the current path from the antenna wiring or the external pad to the charge escape wiring is not clear, the experimental results that are almost certain to be generated from the experimental results have been obtained. In particular, due to the fact that the effect is great when the distance between the charge escape wiring and the antenna wiring or the external pad is small, a path due to an etching residue, a leak through the surface of the interlayer insulating film between both wirings, and the like are considered. Therefore, if the distance between the antenna wiring or the external pad and the charge escape wiring is 1 μm or less, the antenna wiring or the antenna wiring or the wiring may be over-etched after the formation of each wiring and the separation of each wiring. It has been experimentally confirmed that the effect of moving the charges from the external pad to the charge releasing wiring is large. However, the smaller the interval, the higher the function of releasing charges. Therefore, in the current situation where the design rules of MIS transistors are becoming finer and finer, by setting the interval below the minimum design rule and above the resolution limit, it is effective. Can be demonstrated.
【００４３】なお、第１および第２の実施形態におい
て、ｐチャネルＭＯＳトランジスタを例として挙げた
が、ｎチャネルＭＯＳトランジスタにおいても同様な効
果が得られる。さらに、電荷逃し用配線が接続される領
域をｐ型不純物拡散層として、このｐ型不純物拡散層と
ｎ型半導体基板との間でダイオードを構成するようにし
たが、電荷逃し用配線を直接ｎ型半導体基板と接続して
もよい。Although the p-channel MOS transistor is taken as an example in the first and second embodiments, the same effect can be obtained also in the n-channel MOS transistor. Further, the region to which the charge escape wiring is connected is used as a p-type impurity diffusion layer to form a diode between this p-type impurity diffusion layer and the n-type semiconductor substrate. It may be connected to the semiconductor substrate.
【００４４】また、上記第１，第２実施形態において、
アンテナ配線又は外部パッドと電荷逃し用配線とを同じ
工程で同じ材料により同時に形成する必要は必ずしもな
いが、上記各実施形態のように同時に形成することで製
造コストを低減できる。In the first and second embodiments,
Although it is not always necessary to simultaneously form the antenna wiring or the external pad and the charge releasing wiring in the same process using the same material, it is possible to reduce the manufacturing cost by forming them simultaneously as in the above embodiments.
【００４５】（第３の実施形態）
次に、第３の実施形態について説明する。図６（ａ）〜
（ｄ）は、第３の実施形態における半導体装置のゲート
電極の形成工程を示す断面図である。(Third Embodiment) Next, a third embodiment will be described. FIG. 6 (a)-
FIG. 7D is a sectional view showing a step of forming a gate electrode of the semiconductor device in the third embodiment.
【００４６】図６（ａ）に示すように、ＬＯＣＯＳ膜１
２が形成されたｎ型半導体基板５０上に、厚み６ｎｍ程
度のシリコン酸化膜からなるゲート酸化膜１３を形成
し、その上にゲート電極となる厚み１００ｎｍ程度のｎ
型ポリシリコン膜５１を形成した後、ｎ型ポリシリコン
膜５１の上に、フォトリソグラフィー工程により、電荷
逃し領域を形成しようとする第２の領域Ｒe2の上を開口
したフォトレジスト膜Ｒm1を形成する。As shown in FIG. 6A, the LOCOS film 1
2 is formed on the n-type semiconductor substrate 50, a gate oxide film 13 made of a silicon oxide film having a thickness of about 6 nm is formed, and an n film having a thickness of about 100 nm serving as a gate electrode is formed thereon.
After forming the type polysilicon film 51, a photoresist film Rm1 is formed on the n-type polysilicon film 51 by a photolithography process, the photoresist film Rm1 having an opening above the second region Re2 where the charge escape region is to be formed. .
【００４７】次に、図６（ｂ）に示すように、フォトレ
ジスト膜Ｒm1をマスクとして、ドライエッチングを行な
い、ポリシリコン膜５１およびゲート酸化膜１３を選択
的に除去して、第２の領域Ｒe2に到達する開口部６１を
形成する。Next, as shown in FIG. 6B, dry etching is performed using the photoresist film Rm1 as a mask to selectively remove the polysilicon film 51 and the gate oxide film 13 to form the second region. An opening 61 reaching Re2 is formed.
【００４８】次に、図６（ｃ）に示す工程では、フォト
レジスト膜Ｒm1を除去した後、開口部６１が形成された
ポリシリコン膜５１ａをマスクとして、例えば砒素イオ
ンを注入エネルギが３０ＫｅＶでドーズ量が５Ｅ15／ｃ
ｍ2 程度の条件で注入し、ｎ型半導体基板５０内に高濃
度のｎ型不純物が導入されたｎ型不純物拡散層５３を形
成する。このとき、ポリシリコン膜５１ａにも砒素イオ
ンが注入される。その後、基板の全面上に２００ｎｍ程
度の厚みのタングステンシリサイド膜５２を堆積する。
このとき、タングステンシリサイド膜５２は、開口部６
１をも埋めており、この部分が埋め込み層５２ａとなっ
ている。Next, in the step shown in FIG. 6C, after removing the photoresist film Rm1, for example, arsenic ions are implanted at a dose of 30 KeV with the polysilicon film 51a having the opening 61 formed as a mask. The amount is 5E15 / c
An n-type impurity diffusion layer 53 in which a high concentration of n-type impurities is introduced is formed in the n-type semiconductor substrate 50 by implanting under the condition of about m 2. At this time, arsenic ions are also implanted into the polysilicon film 51a. Then, a tungsten silicide film 52 having a thickness of about 200 nm is deposited on the entire surface of the substrate.
At this time, the tungsten silicide film 52 is formed in the opening 6
1 is also buried, and this portion becomes the buried layer 52a.
【００４９】次いで、図６（ｄ）に示す工程では、タン
グステンシリサイド膜５２の上に、フォトリソグラフィ
ー工程により、ゲート電極を形成しようとする第１の領
域Ｒe1及びダミー電極を形成しようとする領域を除く領
域を開口したフォトレジスト膜Ｒm2を形成し、このフォ
トレジスト膜Ｒm2をマスクとしてドライエッチングを行
ない、タングステンシリサイド膜５２およびポリシリコ
ン膜５１ａをパターニングする。この工程によって、第
１の領域Ｒe1の上方には、ポリシリコン膜からなる下層
膜５１ｂとタングステンシリサイド膜からなる上層膜５
２ｂとで構成されるゲート電極１４が形成され、第２の
領域Ｒe2の上方には、ポリシリコン膜からなる下層膜５
１ｃとタングステンシリサイド膜からなる上層膜５２ｃ
とにより構成されるダミー電極５４が形成される。Next, in a step shown in FIG. 6D, a first region Re1 for forming a gate electrode and a region for forming a dummy electrode are formed on the tungsten silicide film 52 by a photolithography process. A photoresist film Rm2 having an opening in the region to be removed is formed, and dry etching is performed using the photoresist film Rm2 as a mask to pattern the tungsten silicide film 52 and the polysilicon film 51a. Through this step, the lower layer film 51b made of a polysilicon film and the upper layer film 5 made of a tungsten silicide film are formed above the first region Re1.
2b is formed, and the lower layer film 5 made of a polysilicon film is formed above the second region Re2.
1c and an upper layer film 52c composed of a tungsten silicide film
To form a dummy electrode 54.
【００５０】その後、図示は省略するが、周知の方法に
よって、ソース・ドレイン電極、配線等を形成すること
により、ＭＯＳトランジスタの形成を終了する。After that, although not shown, the formation of the MOS transistor is completed by forming the source / drain electrodes, the wiring, etc. by a known method.
【００５１】図８に示すように、上述の工程中のゲート
電極を形成するためのドライエッチング工程において、
ゲート電極となる上記タングステンシリサイド膜５２お
よびポリシリコン膜５１ａが高濃度のｎ型不純物拡散層
５３を介してｎ型半導体基板５０と電気的に導通してい
るので、各膜５１ａ，５２内の電荷の多くは、ｎ型半導
体基板５０に移動する。しかも、本実施形態では、図８
に示すように、ダミー電極５４の部分ではポリシリコン
膜５１ａ及びタングステンシリサイド膜５２内に電荷の
流れＣurが生じる。したがって、ダミー電極５４が存在
することによって、各膜５２，５１ａに注入された電荷
が流れるパスの抵抗値Ｒest が小さくなるので、発生す
る電荷によるゲート電極の局所的な電位上昇を低減する
ことができる。ゲート電極の局所的な電位に応じてその
直下のゲート酸化膜１３に流れるＦＮトンネル電流値が
決定されるため、ダミー電極５３を設けることによっ
て、ゲート電極１４の形成工程においても、ゲート酸化
膜１３中への電荷の注入をより効果的に抑制することが
できる。As shown in FIG. 8, in the dry etching process for forming the gate electrode in the above process,
Since the tungsten silicide film 52 and the polysilicon film 51a, which will be the gate electrodes, are electrically connected to the n-type semiconductor substrate 50 through the high-concentration n-type impurity diffusion layer 53, the charges in the respective films 51a and 52 are Most of them move to the n-type semiconductor substrate 50. Moreover, in this embodiment, as shown in FIG.
As shown in FIG. 5, a charge flow Cur occurs in the polysilicon film 51a and the tungsten silicide film 52 at the dummy electrode 54. Therefore, the presence of the dummy electrode 54 reduces the resistance value Rest of the path through which the charges injected into the films 52 and 51a flow, and thus the local potential rise of the gate electrode due to the generated charges can be suppressed. it can. Since the value of the FN tunnel current flowing through the gate oxide film 13 immediately below the gate electrode is determined according to the local potential of the gate electrode, the dummy electrode 53 is provided so that the gate oxide film 13 can be formed even in the step of forming the gate electrode 14. The injection of charges into the inside can be suppressed more effectively.
【００５２】次に、上記ダミー電極５３を電荷逃し用配
線１８との接続用の引き出し電極として利用する工程に
ついて、図７（ａ），（ｂ）を参照しながら説明する。Next, a process of using the dummy electrode 53 as a lead electrode for connection with the charge escape wiring 18 will be described with reference to FIGS. 7 (a) and 7 (b).
【００５３】まず、図７（ａ）に示すように、ゲート電
極１４及びダミー電極５４が形成された基板の全面上に
層間絶縁膜５５を形成し、各電極１４，５４の上方に開
口部を有するフォトレジスト膜Ｒm3を形成する。そし
て、フォトレジスト膜Ｒm3をマスクとしてドライエッチ
ングを行ない、層間絶縁膜５５に、ゲート電極１４に到
達するコンタクトホール６２と、ダミー電極５４に到達
するコンタクトホール６３とを形成する。First, as shown in FIG. 7A, an interlayer insulating film 55 is formed on the entire surface of the substrate on which the gate electrode 14 and the dummy electrode 54 are formed, and openings are formed above the electrodes 14 and 54. A photoresist film Rm3 having is formed. Then, dry etching is performed using the photoresist film Rm3 as a mask to form a contact hole 62 reaching the gate electrode 14 and a contact hole 63 reaching the dummy electrode 54 in the interlayer insulating film 55.
【００５４】その後、図７（ｂ）に示すように、コンタ
クトホール６２を埋めてゲート電極１４に接続されるア
ンテナ配線１７と、コンタクトホール６３を埋めてダミ
ー電極５４に接続される電荷逃し用配線１８とを形成す
る。このとき、第１の実施形態で説明したと同じ作用に
より、アンテナ配線１７及びゲート電極１４を介してゲ
ート酸化膜１３に注入される電荷量を低減することがで
き、信頼性の向上を図ることができる。After that, as shown in FIG. 7B, the antenna wiring 17 that fills the contact hole 62 and is connected to the gate electrode 14, and the charge escape wiring that fills the contact hole 63 and is connected to the dummy electrode 54. 18 and 18 are formed. At this time, due to the same operation as described in the first embodiment, the amount of charges injected into the gate oxide film 13 via the antenna wiring 17 and the gate electrode 14 can be reduced, and reliability can be improved. You can
【００５５】したがって、本実施形態では、アンテナ配
線の形成工程においては上記第１の実施形態と同様の効
果を発揮することができるに加えて、ゲート電極を形成
するための工程においても、ゲート絶縁膜に注入される
電荷量を低減することができるという著効を、新たな電
荷逃し用領域を形成することなく、発揮することができ
る。Therefore, in this embodiment, in addition to the effect similar to that of the first embodiment being exhibited in the step of forming the antenna wiring, the gate insulation is also performed in the step of forming the gate electrode. The remarkable effect that the amount of charges injected into the film can be reduced can be exhibited without forming a new charge escape region.
【００５６】なお、本実施形態においては、ｐ型半導体
基板中にｎ型不純物拡散層５３を形成することによって
保護ダイオードを形成しているが、ｎ型半導体基板中に
ｐ型不純物拡散層を形成することによって保護ダイオー
ドを形成した場合についても、ゲート電極に注入される
正電荷をｎ型半導体基板中に流すことができるため、ゲ
ート電極への正電荷注入に対して同様の効果が得られ
る。Although the protection diode is formed by forming the n-type impurity diffusion layer 53 in the p-type semiconductor substrate in the present embodiment, the p-type impurity diffusion layer is formed in the n-type semiconductor substrate. Also in the case where the protection diode is formed by doing so, the positive charge injected into the gate electrode can be made to flow in the n-type semiconductor substrate, so that the same effect can be obtained with respect to the positive charge injection into the gate electrode.
【００５７】また、上記実施形態では、ゲート絶縁膜を
シリコン酸化膜で構成したが、本発明は斯かる実施形態
に限定されるものではなく、ゲート絶縁膜としてシリコ
ン酸窒化膜やシリコン窒化膜等の他の材料で構成される
絶縁膜を使用することができる。Further, although the gate insulating film is made of a silicon oxide film in the above-mentioned embodiment, the present invention is not limited to such an embodiment, and a silicon oxynitride film, a silicon nitride film or the like is used as the gate insulating film. Insulating films composed of other materials can be used.
【００５８】[0058]
【発明の効果】本発明のＭＩＳ型半導体装置によれば、
ゲート電極に接続される第１の配線に近接した第２の配
線を設け、この第２の配線を半導体基板に接続する構成
としたので、信頼性寿命が長く，動作速度が速く，かつ
特性が良好なＭＩＳ半導体装置の提供を図ることができ
る。 According to the MIS type semiconductor device of the present invention,
Since the second wiring adjacent to the first wiring connected to the gate electrode is provided and the second wiring is connected to the semiconductor substrate, the reliability life is long, the operation speed is fast, and the characteristics are high. It is possible to provide a good MIS semiconductor device.
【００５９】本発明のＭＩＳ半導体装置の製造方法によ
れば、信頼性が高く，動作速度が速く，かつ特性の良好
なＭＩＳ半導体装置を形成することができる。According to the method of manufacturing the MIS semiconductor device of the present invention,
If so, it is possible to form a MIS semiconductor device having high reliability, high operating speed, and good characteristics.
【図１】第１の実施形態のＭＯＳ型半導体装置の断面図
である。FIG. 1 is a cross-sectional view of a MOS semiconductor device according to a first embodiment.
【図２】第１の実施形態のＭＯＳ型半導体装置の平面図
である。FIG. 2 is a plan view of the MOS semiconductor device according to the first embodiment.
【図３】第１の実施形態のＭＯＳ型半導体装置の図２に
示すIII −III 線における断面図である。FIG. 3 is a cross-sectional view taken along line III-III shown in FIG. 2 of the MOS semiconductor device according to the first embodiment.
【図４】第１の実施形態のＭＯＳトランジスタのゲート
酸化膜のＴＤＤＢ特性を示す図である。FIG. 4 is a diagram showing TDDB characteristics of a gate oxide film of the MOS transistor of the first embodiment.
【図５】第２の実施形態のＭＯＳ型半導体装置の断面図
及び平面図である。5A and 5B are a cross-sectional view and a plan view of a MOS semiconductor device according to a second embodiment.
【図６】第３の実施形態のＭＯＳ型半導体装置のゲート
電極の形成工程を示す断面図である。FIG. 6 is a cross-sectional view showing a step of forming a gate electrode of a MOS semiconductor device according to a third embodiment.
【図７】第３の実施形態のＭＯＳ型半導体装置のアンテ
ナ配線の形成工程を示す断面図である。FIG. 7 is a cross-sectional view showing a process of forming an antenna wiring of a MOS semiconductor device according to a third embodiment.
【図８】第３の実施形態のゲート電極形成のためのドラ
イエッチング時における電荷の流れを説明するための暖
園酢である。FIG. 8 is a warm vinegar for explaining the flow of charges during dry etching for forming the gate electrode according to the third embodiment.
【図９】従来のＭＯＳ型半導体装置の断面図である。FIG. 9 is a cross-sectional view of a conventional MOS semiconductor device.
【図１０】従来のＭＯＳ型半導体装置の回路図である。FIG. 10 is a circuit diagram of a conventional MOS semiconductor device.
【図１１】従来のＭＯＳ型半導体装置の平面図である。FIG. 11 is a plan view of a conventional MOS semiconductor device.
１１ 半導体基板 １２ ＬＯＣＯＳ膜（素子分離） １３ ゲート酸化膜（ゲート絶縁膜） １４ ゲート電極 １５ ｐ型不純物拡散層 １６ 層間絶縁膜 １７ アンテナ配線（第１の配線） １８ 電荷逃し用配線（第２の配線） 11 Semiconductor substrate 12 LOCOS film (element isolation) 13 Gate oxide film (gate insulating film) 14 Gate electrode 15 p-type impurity diffusion layer 16 Interlayer insulation film 17 Antenna wiring (first wiring) 18 Charge escape wiring (second wiring)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 薮 俊樹 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 江利口 浩二 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平７−78829（ＪＰ，Ａ) 特開 平５−166946（ＪＰ，Ａ) 特開 昭58−30146（ＪＰ，Ａ) 特開 平６−5849（ＪＰ，Ａ) 特開 平７−321118（ＪＰ，Ａ) 特開 平５−267461（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/3205 H01L 21/822 H01L 27/04 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Toshiki Yabu 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Koji Eriguchi 1006 Kadoma, Kadoma City, Osaka Matsushita Electric Industrial Co., Ltd. In-house (56) Reference JP-A-7-78829 (JP, A) JP-A-5-166946 (JP, A) JP-A-58-30146 (JP, A) JP-A-6-5849 (JP, A) ) JP-A-7-321118 (JP, A) JP-A-5-267461 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 29/78 H01L 21/336 H01L 21 / 3205 H01L 21/822 H01L 27/04
Claims (9)
ゲート絶縁膜及びソース・ドレイン領域を有するＭＩＳ
トランジスタと、 上記半導体基板及びＭＩＳトランジスタの上方に形成さ
れた層間絶縁膜と、 上記層間絶縁膜の上に形成され、かつ上記ＭＩＳトラン
ジスタのゲート電極に接続された外部パッドと、 上記半導体基板の第２の領域に形成された不純物拡散層
と、上記層間絶縁膜の上に形成され、かつ上記不純物拡散層
に接続された上記外部パッドを取り囲むリング状の電荷
逃し用配線とを備え、 上記外部パッドと上記電荷逃し用配線とは、同一導電膜
から形成されており、かつ間隔が１．０μｍ以下で隣接
して形成されている ことを特徴とするＭＩＳ半導体装
置。1. A semiconductor substrate, a gate electrode formed in a first region of the semiconductor substrate,
MIS having gate insulating film and source / drain regions
A transistor; an interlayer insulating film formed above the semiconductor substrate and the MIS transistor; an external pad formed on the interlayer insulating film and connected to a gate electrode of the MIS transistor; Impurity diffusion layer formed in the second region, and the impurity diffusion layer formed on the interlayer insulating film.
A ring-shaped charge surrounding the external pad connected to
And a relief wire, the above external pad and the charge relief wire, the same conductive film
Are adjacent to each other with a gap of 1.0 μm or less
An MIS semiconductor device characterized by being formed in the following manner .
て、hand, 上記外部パッド及び電荷逃し用配線が同じ材料で構成さThe external pad and charge escape wiring are made of the same material.
れ、かつ同じ厚みを有していることを特徴とするＭＩＳAnd having the same thickness, the MIS
半導体装置。Semiconductor device.
において、At 上記半導体基板と上記不純物拡散層とは、上記半導体基The semiconductor substrate and the impurity diffusion layer are the semiconductor substrate.
板に対して順方向の保護ダイオードとなっていることをThat it is a forward protection diode for the board
特徴とするＭＩＳ半導体装置。Characteristic MIS semiconductor device.
と第１の上層膜とからなるゲート電極，ゲート絶縁膜及
びソース・ドレイン領域を有するＭＩＳトランジスタ
と、 上記半導体基板の第２の領域の上方に形成され、上記第
１の下層膜と同一の導電膜から形成された第２の下層膜
と、上記第２の下層膜に形成され、上記第２の領域の上記半
導体基板に到達する開口部と、 上記開口部を埋めるように上記第２の下層膜上に形成さ
れ、上記第１の上層膜と同一の導電膜から形成された第
２の上層膜と を備え、上記第２の下層膜と上記第２の上層膜とにより構成され
るダミー電極と上記ゲート電極とが隣接して形成されて
いる ことを特徴とするＭＩＳ半導体装置。4. A semiconductor substrate and a first underlayer film formed in the first region of the semiconductor substrate.
When the gate electrode composed of the first upper layer, the MIS transistor having a gate insulating film and the source and drain regions, are formed above the second region of the semiconductor substrate, said first
Second lower layer film formed of the same conductive film as the first lower layer film and the second lower layer film formed in the second region.
An opening reaching the conductor substrate and formed on the second underlayer film so as to fill the opening.
And formed of the same conductive film as the first upper layer film.
2 upper layer film, and is constituted by the second lower layer film and the second upper layer film.
The dummy electrode and the gate electrode are formed adjacent to each other.
MIS semiconductor device, characterized in that there.
て、hand, 上記第２の上層膜は、上記開口部下の上記半導体基板にThe second upper layer film is formed on the semiconductor substrate below the opening.
形成された不純物拡散層に接続されていることを特徴とCharacterized in that it is connected to the formed impurity diffusion layer
するＭＩＳ半導体装置。MIS semiconductor device.
膜，ゲート電極及びソース・ドレイン領域を有するＭＩ
Ｓトランジスタを形成する第１の工程と、 上記半導体基板の第２の領域に、上記半導体基板の導電
型とは逆導電型となる不純物拡散層を形成する第２の工
程と、上記第２の工程の後に、 上記半導体基板の上方に層間絶
縁膜を形成する第３の工程と、 上記層間絶縁膜を貫通して上記ゲート電極に到達する第
１の接続孔と、少なくとも上記層間絶縁膜を貫通して上
記不純物拡散層に到達する第２の接続孔とを形成する第
４の工程と、 上記第１接続孔を埋める第１の埋め込み層と上記第２の
接続孔を埋める第２の埋め込み層とを形成する第５の工
程と、 上記層間絶縁膜の上に、上記第１及び第２の埋め込み層
に接触する導電膜を堆積する第６の工程と、 上記導電膜の上に、配線を形成しようとする領域を覆う
フォトレジスト膜を形成する第７の工程と、 上記フォトレジスト膜をマスクとするドライエッチング
により上記導電膜を選択的に除去して、上記第１の埋め
込み層に接続される第１の配線と、上記第２の埋め込み
層に接続され上記第１の配線に近接する第２の配線とを
形成する第８の工程とを備え、 上記第１の配線と上記第２の配線とは、間隔が１．０μ
ｍ以下で隣接して形成されており、 上記半導体基板と上記不純物拡散層とは、上記半導体基
板に対して順方向の保 護ダイオードとなる ことを特徴と
するＭＩＳ半導体装置の製造方法。6. An MI having a gate insulating film, a gate electrode, and source / drain regions in a first region of a semiconductor substrate.
A first step of forming an S-transistor, and a second region of the semiconductor substrate, a conductive layer of the semiconductor substrate.
A second step of forming an impurity diffusion layer having a conductivity type opposite to that of the mold, a third step of forming an interlayer insulating film above the semiconductor substrate after the second step, and the interlayer insulating film. A fourth step of forming a first connection hole penetrating to reach the gate electrode and a second connection hole penetrating at least the interlayer insulating film to reach the impurity diffusion layer ; No. 1 fifth step of forming a first burying layer filling the connection hole and a second burying layer filling the second connection hole, and the first and second burying on the interlayer insulating film. A sixth step of depositing a conductive film in contact with the layer; a seventh step of forming a photoresist film on the conductive film to cover a region where wiring is to be formed; and a mask of the photoresist film. Selectively remove the conductive film by dry etching Te, Bei an eighth step of forming the first wiring connected to the first buried layer and a second wiring adjacent to the second is connected to the buried layer of the first wiring The distance between the first wiring and the second wiring is 1.0 μm.
m adjacent to each other, the semiconductor substrate and the impurity diffusion layer are formed of the semiconductor substrate.
Method of manufacturing a MIS semiconductor device is characterized in that the forward direction of the protection diode to the plate.
方法において、 上記第８の工程では、上記第１の配線と上記第２の配線
との間隔が最小デザインルール以下になるように上記各
配線を形成することを特徴とするＭＩＳ半導体装置の製
造方法。7. The method for manufacturing a MIS semiconductor device according to claim 6 , wherein in the eighth step, the distance between the first wiring and the second wiring is equal to or less than a minimum design rule. A method of manufacturing a MIS semiconductor device, which comprises forming wiring.
の製造方法において、 上記第２の工程は、上記半導体基板の導電型と逆導電型
の不純物イオンを半導体基板内に注入することにより、
上記ＭＩＳトランジスタのソース・ドレイン領域の形成
と同時に行なうことを特徴とするＭＩＳ半導体装置の製
造方法。8. The method for manufacturing a MIS semiconductor device according to claim 6 , wherein in the second step, impurity ions of a conductivity type opposite to that of the semiconductor substrate are implanted into the semiconductor substrate.
A method for manufacturing a MIS semiconductor device, which is performed simultaneously with the formation of the source / drain regions of the MIS transistor.
第１の領域と電荷を逃すための第２の領域とを有する半
導体基板の上記第１及び第２の領域の上に絶縁膜を形成
する第１の工程と、 上記絶縁膜の上に第１の導電膜を形成する第２の工程
と、 上記第１の導電膜及び上記絶縁膜を貫通して上記第２の
領域に到達する開口部を形成する第３の工程と、上記開口部が形成された上記第１の導電膜をマスクとし
てイオン注入を行い、上記半導体基板内に不純物拡散層
を形成する第４の工程と、 上記第４の工程の後に、 上記開口部及び上記第１の導電
膜の上に第２の導電膜を形成する第５の工程と、 上記第１及び第２の導電膜をパターニングして、上記第
１及び第２の導電膜により、上記第１の領域の上には上
記ゲート電極を、上記第２の領域の上には上記ダミー電
極を互いに切り離して形成する第６の工程と、 上記半導体基板の上方に層間絶縁膜を形成する第７の工
程と、 上記層間絶縁膜を貫通して上記ゲート電極に到達する第
１の接続孔と、上記層間絶縁膜を貫通して上記ダミー電
極に到達する第２の接続孔とを形成する第８の工程と、 上記第１接続孔を埋める第１の埋め込み層と上記第２の
接続孔を埋める第２の埋め込み層とを形成する第９の工
程と、 上記層間絶縁膜の上に、上記第１及び第２の埋め込み層
に接触する導電膜を堆積する第１０の工程と、 上記導電膜の上に、配線を形成しようとする領域を覆う
フォトレジスト膜を形成する第１１の工程と、 上記フォトレジスト膜をマスクとするドライエッチング
により上記導電膜を選択的に除去して、上記第１の埋め
込み層に接続される第１の配線と、上記第２の埋め込み
層に接続され上記第１の配線に近接する第２の配線とを
形成する第１２の工程とを備えていることを特徴とする
ＭＩＳ半導体装置の製造方法。9. A first formation of an insulating film on the first and second regions of a semiconductor substrate having a first region for forming a MIS transistor and a second region for releasing charges. And a second step of forming a first conductive film on the insulating film, and forming an opening penetrating the first conductive film and the insulating film to reach the second region. And the third conductive film in which the opening is formed as a mask
Ion implantation is performed to form an impurity diffusion layer in the semiconductor substrate.
A fourth step of forming a, after the fourth step, a fifth step of forming a second conductive film on said opening and said first conductive film, said first and second The conductive film is patterned to form the gate electrode above the first region and the dummy electrode above the second region by the first and second conductive films. 6 and steps, a seventh step of forming an interlayer insulating film above the semiconductor substrate, a first contact hole reaching said gate electrode through the interlayer insulating film, the interlayer insulating film An eighth step of forming a second connection hole penetrating through to reach the dummy electrode, a first burying layer filling the first connection hole, and a second burying filling the second connection hole. a ninth step of forming a layer on top of the interlayer insulating film, said first and second A tenth step of depositing a conductive film which is in contact in order inclusive layer, on said conductive film, and the eleventh step of forming a photoresist film covering a region to form the wiring, the photoresist film The conductive film is selectively removed by dry etching using a mask, and the first wiring connected to the first burying layer and the first wiring connected to the second burying layer are adjacent to the first wiring. A twelfth step of forming a second wiring, and a MIS semiconductor device manufacturing method.
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