JP3377080B2 - Method and circuit for driving display device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、表示装置を駆動す
る方法および回路に関し、特に、ＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）素子などを用いた能動
行列型液晶表示装置に含まれるデータ線に印加される電
圧の平均の変動が表示品位に及ぼす影響を低減するもの
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and a circuit for driving a display device, and more particularly to a TFT (Thin F
The present invention relates to a display device that reduces the influence of fluctuations in the average voltage applied to the data lines included in an active matrix type liquid crystal display device using an ilmm transistor element or the like on the display quality.

【０００２】[0002]

【従来の技術】はじめに、従来のデジタル駆動器の基本
的な構成および動作原理を説明する。2. Description of the Related Art First, the basic structure and operating principle of a conventional digital driver will be described.

【０００３】図１（ａ）は、従来の３ビットデジタル駆
動器の１出力対応の回路部分を示す。この回路部分は、
液晶表示パネルに含まれる複数のデータ線のうちの１つ
に対応する。以下の説明では、この回路部分を「単位駆
動回路」という。従来の３ビットデジタル駆動器は、液
晶表示パネルに含まれる複数のデータ線の数と同じ数の
単位駆動回路を有している。FIG. 1A shows a circuit portion corresponding to one output of a conventional 3-bit digital driver. This circuit part
It corresponds to one of the plurality of data lines included in the liquid crystal display panel. In the following description, this circuit portion will be referred to as a “unit driving circuit”. A conventional 3-bit digital driver has the same number of unit driving circuits as the number of data lines included in the liquid crystal display panel.

【０００４】図１（ａ）に示されるように、単位駆動回
路は、標本化メモリＭ_SMPと保持メモリＭ_Hと出力回路部
ＯＰＣとを含んでいる。As shown in FIG. 1A, the unit driving circuit includes a sampling memory M _SMP , a holding memory M _H, and an output circuit unit OPC.

【０００５】標本化メモリＭ_SMPは、３ビットのデジタ
ル画像データを標本化パルスＴ_SMPの立ち上がりタイミ
ングでサンプリングする。The sampling memory M _SMP samples 3-bit digital image data at the rising timing of the sampling pulse T _SMP .

【０００６】保持メモリＭ_Hは、水平同期信号に同期し
た出力パルスＬＳの立ち上がりタイミングで、標本化メ
モリＭ_SMPから画像データを取り込み保持する。The holding memory M _H takes in and holds the image data from the sampling memory M _SMP at the rising timing of the output pulse LS synchronized with the horizontal synchronizing signal.

【０００７】出力回路部ＯＰＣは、保持メモリＭ_Hに保
持されている画像データの値に応じて、８種類の異なる
階調電圧Ｖ₀〜Ｖ₇のうちの１つをデータ線ＤＬ_nに選択
的に出力する。ここで、データ線ＤＬ_nはｎ列目のデー
タ線を示す。階調電圧Ｖ₀〜Ｖ₇は、単位駆動回路の外部
から出力回路部ＯＰＣに供給される。出力パルスＬＳ
は、デジタル駆動器に含まれるすべての単位駆動回路に
おいてデータの標本化が終了した後に保持メモリＭ_Hに
与えられる。ここで、データの標本化とは、標本化パル
スＴ_SMPの立ち上がりタイミングで画像データが標本化
メモリＭ_SMPに取り込まれることをいう。The output circuit section OPC selects one of eight different gradation voltages V _{0 to} V ₇ for the data line DL _n according to the value of the image data held in the holding memory M _H. Output. Here, the data line DL _n indicates the data line in the _n- th column. The gradation voltages V _{0 to} V ₇ are supplied to the output circuit unit OPC from outside the unit drive circuit. Output pulse LS
Is supplied to the holding memory M _H after data sampling is completed in all the unit drive circuits included in the digital driver. Here, the data sampling means that the image data is taken into the sampling memory M _SMP at the rising timing of the sampling pulse T _SMP .

【０００８】図１（ｂ）は、図１（ａ）に示される出力
回路部ＯＰＣの具体的な構成を示す。FIG. 1B shows a specific structure of the output circuit section OPC shown in FIG.

【０００９】出力回路部ＯＰＣは、３ビットの画像デー
タを８個のスイッチ制御信号Ｓ₀〜Ｓ₇に変換するデコー
ダＤＥＣと、スイッチ制御信号Ｓ₀〜Ｓ₇を受け取り、ス
イッチ制御信号Ｓ₀〜Ｓ₇に対応する階調電圧Ｖ₀〜Ｖ₇を
データ線ＤＬ_nに出力するアナログスイッチＡＳＷ₀〜Ａ
ＳＷ₇とを含んでいる。The output circuit section OPC receives a decoder DEC for converting 3-bit image data into eight switch control signals S _{0 to} S ₇ , and switch control signals S _{0 to} S _7, and receives the switch control signals S ₀ to S _7. Analog switches ASW _{0 to} A that output the gradation voltages V _{0 to} V ₇ corresponding to S ₇ to the data lines DL _n
It includes SW ₇ .

【００１０】例えば、保持メモリＭ_Hに保持されている
画像データの値が［４］である場合には、デコーダＤＥ
Ｃから出力される８個のスイッチ制御信号Ｓ₀〜Ｓ₇のう
ちスイッチ制御信号Ｓ₄のみが能動状態となる。その結
果、８個のアナログスイッチＡＳＷ₀〜ＡＳＷ₇のうちア
ナログスイッチＡＳＷ₄のみがオンとなる。このように
して、アナログスイッチＡＳＷ₄に入力されている階調
電圧Ｖ₄がデータ線ＤＬ_nに出力される。For example, when the value of the image data held in the holding memory M _H is [4], the decoder DE
Of the eight switch control signals S _{0 to} S ₇ output from C, only the switch control signal S ₄ is in the active state. As a result, of the eight analog switches ASW _{0 to} ASW ₇ , only the analog switch ASW ₄ is turned on. In this way, the grayscale voltage V ₄ input to the analog switch ASW ₄ is output to the data line DL _n .

【００１１】図２は、液晶表示パネルを交流駆動する場
合における各信号の波形を示す。図２において、Ｈｓｙ
ｎｃは、水平同期信号を示す。ＰＯＬは、画素電極の電
位を共通電極の印加電圧Ｖ_COMに対して正に充電する時
限（これを正の駆動時限と呼ぶ。）であるか、負に充電
する時限（これを負の駆動時限と呼ぶ。）であるかを示
す信号を示す。信号ＰＯＬは極性信号と呼ばれる。FIG. 2 shows the waveform of each signal when the liquid crystal display panel is AC driven. In FIG. 2, Hsy
nc indicates a horizontal sync signal. POL is a time period in which the potential of the pixel electrode is positively charged with respect to the applied voltage V _COM of the common electrode (this is referred to as a positive drive time period) or a time period in which it is negatively charged (this is a negative drive time period). Signal) indicating whether or not). The signal POL is called a polarity signal.

【００１２】Ｖ₀、Ｖ₂、Ｖ₅、Ｖ₇は、階調電圧Ｖ₀、
Ｖ₂、Ｖ₅、Ｖ₇の正の駆動時限における電位を示し、−
Ｖ₀、−Ｖ₂、−Ｖ₅、−Ｖ₇は、階調電圧Ｖ₀、Ｖ₂、
Ｖ₅、Ｖ₇の負の駆動時限における電位を示す。ここで、
図２では、階調電圧Ｖ₀〜Ｖ₇のうち、共通電極電圧Ｖ
_COMとの電位差が最大である階調電圧Ｖ₀（階調データ
「０」に対応する）と、最小である階調電圧Ｖ₇（階調
データ「７」に対応する）と、これらの中間の階調デー
タ「２」、階調データ「５」に対応する階調電圧Ｖ₂、
Ｖ₅のみを示し、その他の階調電圧Ｖ₁、Ｖ₃、Ｖ₄、Ｖ₆
については省略している。V ₀ , V ₂ , V ₅ and V ₇ are gradation voltages V ₀ ,
The potentials of V ₂ , V ₅ , and V _{7 in} the positive driving time period are shown.
_{V 0, -V 2, -V 5} , -V 7 is gradation voltages V _0, V _2,
The potentials of the negative drive time periods of V ₅ and V ₇ are shown. here,
In FIG. 2, among the gradation voltages V _{0 to} V ₇ , the common electrode voltage V
_The gradation voltage V ₀ (corresponding to the gradation data “0”) having the largest potential difference from _COM , the minimum gradation voltage V ₇ (corresponding to the gradation data “7”), and the intermediate of these. Gradation data V ₂ corresponding to gradation data “2” and gradation data “5” of
Only V ₅ is shown, and other gradation voltages V ₁ , V ₃ , V ₄ , V _{6 are shown.}
Are omitted.

【００１３】ＬＳは、水平同期信号Ｈｓｙｎｃに同期し
た出力パルスであるラッチストローブ信号を示す。信号
ＬＳに応答して、標本化メモリＭ_SMPの画像データが保
持メモリＭ_Hに取り込まれるとともに、出力回路部ＯＰ
Ｃに出力される。LS represents a latch strobe signal which is an output pulse synchronized with the horizontal synchronizing signal Hsync. In response to the signal LS, the image data of the sampling memory M _SMP is taken into the holding memory M _H and the output circuit OP
It is output to C.

【００１４】また、図２に示される交流駆動は、液晶表
示パネルの１行（１ゲート線）毎に正負の駆動時限を交
代する行反転駆動法（ライン反転駆動法ともいう）に従
っている。この場合、各行に着目すれば、フレーム（垂
直期間）毎に各階調電圧の正負の極性が反転するように
各階調電圧の波形が決定される。すなわち、各階調電圧
の波形は、水平同期信号Ｈｓｙｎｃと垂直同期信号Ｖｓ
ｙｎｃの両方に同期して反転される。The AC drive shown in FIG. 2 is based on a row inversion drive method (also referred to as a line inversion drive method) in which positive and negative drive time periods are alternated for each row (one gate line) of the liquid crystal display panel. In this case, if attention is paid to each row, the waveform of each gradation voltage is determined so that the positive and negative polarities of each gradation voltage are inverted every frame (vertical period). That is, the waveform of each grayscale voltage has a horizontal sync signal Hsync and a vertical sync signal Vs.
It is inverted in synchronism with both sync.

【００１５】図３は、階調電圧Ｖ₀の２フレームに渡る
波形を示す。垂直同期信号Ｖｓｙｎｃは、１フレーム
（垂直期間）を規定するために使用される。水平同期信
号Ｈｓｙｎｃは、１水平期間を規定するために使用され
る。図３から、１フレーム内の水平期間毎に階調電圧Ｖ
₀の極性が反転し、かつ、２つの連続するフレームにお
ける対応する水平期間において階調電圧Ｖ₀の極性が反
転していることが分かる。FIG. 3 shows a waveform of the gradation voltage V ₀ over two frames. The vertical synchronization signal Vsync is used to define one frame (vertical period). The horizontal synchronization signal Hsync is used to define one horizontal period. From FIG. 3, the gray scale voltage V is calculated for each horizontal period within one frame.
Polarity ₀ is inverted, and it is understood that the polarity of the gray scale voltage V ₀ in the corresponding horizontal period in two consecutive frames is reversed.

【００１６】従来の駆動方法によれば、図２に示される
ように、出力パルスＬＳと階調電圧が変化するタイミン
グとは一致している。これは、出力パルスＬＳによって
新しいデータの出力が開始されることから必然的に定ま
る条件である。これにより、正負の駆動時限に対して、
駆動器からデータ線に所望の電圧が出力される期間を最
大とすることができる。According to the conventional driving method, as shown in FIG. 2, the output pulse LS and the timing at which the gradation voltage changes coincides with each other. This is a condition that is inevitably determined because output of new data is started by the output pulse LS. By this, for positive and negative drive time limit,
The period in which a desired voltage is output from the driver to the data line can be maximized.

【００１７】図４は、画素に表示データ［０］を書き込
む場合に単位駆動回路からデータ線に出力される電圧Ｗ
₀の波形と、画素に表示データ［０］と表示データ
［７］を交互に書き込む場合に単位駆動回路からデータ
線に出力される電圧Ｗ₀₇の波形とを、２フレーム（垂直
期間）に渡って水平同期信号Ｈｓｙｎｃおよび垂直同期
信号Ｖｓｙｎｃとともに示す。FIG. 4 shows the voltage W output from the unit drive circuit to the data line when the display data [0] is written in the pixel.
The waveform of _{0 and} the waveform of the voltage W ₀₇ output from the unit drive circuit to the data line when the display data [0] and the display data [7] are alternately written in the pixel are set for two frames (vertical period). The horizontal synchronization signal Hsync and the vertical synchronization signal Vsync are shown together.

【００１８】図４において、Ｖａは、１フレーム期間に
おける出力電圧Ｗ₀の平均電圧を示す。このように、画
素に表示データ［０］を書き込む場合には、隣接するい
ずれのフレームにおいても平均電圧Ｖａは一定である。In FIG. 4, Va represents the average voltage of the output voltage W ₀ in one frame period. As described above, when the display data [0] is written to the pixel, the average voltage Va is constant in any adjacent frames.

【００１９】また、図４において、Ｖａ１は、２つの連
続するフレームのうち１つ目のフレームにおける出力波
形Ｗ₀₇の平均電圧を示す。Ｖａ２は、２つの連続するフ
レームのうち２つ目のフレームにおける出力電圧Ｗ₀₇の
平均電圧を示す。このように、画素に表示データ［０］
と表示データ［７］とを交互に書き込む場合には、隣接
するフレーム間で平均電圧が異なる。なお、△Ｖａ
（＋）は、出力電圧Ｗ₀の平均電圧Ｖａに対する、出力
電圧Ｗ₀₇の平均電圧Ｖａ１の正方向へのずれの大きさを
示し、△Ｖａ（−）は、出力電圧Ｗ₀の平均電圧Ｖａに
対する、出力電圧Ｗ₀₇の平均電圧Ｖａ２の負方向へのず
れの大きさを示す。このように、画素に表示データ
［０］と表示データ［７］とを交互に書き込む場合に
は、出力電圧の平均電圧が平均電圧Ｖａを中心としてフ
レーム毎に正側と負側との間で変動する。Further, in FIG. 4, Va1 indicates the average voltage of the output waveform W ₀₇ in the first frame of the two consecutive frames. Va2 represents the average voltage of the output voltage W ₀₇ in the second frame of the two consecutive frames. In this way, the display data [0] is displayed on the pixel.
When alternately writing and display data [7], the average voltage is different between adjacent frames. In addition, ΔVa
(+) Is, with respect to the average voltage Va of the output voltage W _0, represents the magnitude of displacement in the positive direction of the average voltage Va1 of the output voltage W _07, △ Va (-), the average voltage Va of the output voltage W ₀ , The magnitude of the deviation of the average voltage Va2 of the output voltage W ₀₇ in the negative direction is shown. As described above, when the display data [0] and the display data [7] are alternately written in the pixel, the average voltage of the output voltages is centered around the average voltage Va and is between the positive side and the negative side for each frame. fluctuate.

【００２０】図５（ａ）は、画素の等価回路を示す。図
５（ａ）において、Ｃ_LCは、画素電極、共通電極および
これらの間に存在する誘電体である液晶によって決定さ
れる容量を示す。Ｃ_LCは画素容量と呼ばれる。画素容量
Ｃ_LCの電極間の電位差が液晶に実際に印加される電圧と
なる。Ｃ_Sは、補助容量を示す。Ｃ_gdは、スイッチ素子
であるＴＦＴのゲート電極とドレイン電極とによって生
じる浮遊容量を示す。なお、補助容量Ｃ_Sを形成するた
めの構造には種々のものがある。例えば、画素電極に接
続された電極と共通電極電位にある電極とによって補助
容量Ｃ_Sを形成することができる。FIG. 5A shows an equivalent circuit of the pixel. In FIG. 5A, C _LC represents the capacitance determined by the pixel electrode, the common electrode, and the liquid crystal that is a dielectric substance existing between them. C _LC is called a pixel capacity. The potential difference between the electrodes of the pixel capacitance C _LC becomes the voltage actually applied to the liquid crystal. C _S represents the auxiliary capacitance. C _gd represents a stray capacitance generated by the gate electrode and the drain electrode of the TFT which is a switching element. There are various structures for forming the auxiliary capacitance C _S. For example, the auxiliary capacitance C _S can be formed by the electrode connected to the pixel electrode and the electrode at the common electrode potential.

【００２１】液晶の透過率は、画素電極と共通電極との
電圧差によって決定される。従って、液晶に実際に電圧
が印加されている期間であるＴＦＴのオフ期間中には、
容量Ｃ_LCの電荷は一定である必要がある。図５（ａ）に
示される画素の等価回路では、容量Ｃ_LCの電荷に影響を
与えるのは、共通電極と当該画素のゲート線の電位とい
うことになる。このことは、データ線の電位は、表示品
位に影響を与える要素からは除外されていることを意味
する。The transmittance of the liquid crystal is determined by the voltage difference between the pixel electrode and the common electrode. Therefore, during the OFF period of the TFT, which is the period when the voltage is actually applied to the liquid crystal,
The charge of the capacitor C _LC needs to be constant. In the equivalent circuit of the pixel shown in FIG. 5A, it is the potential of the common electrode and the gate line of the pixel that affects the charge of the capacitor C _LC . This means that the potential of the data line is excluded from the factors that affect the display quality.

【００２２】従って、理想的なＴＦＴのオフ期間に関す
る議論では、連続したフレームにおいてデータ線に出力
される電圧の平均電圧が一定である場合（例えば、図４
の出力電圧Ｗ₀の場合）でも、連続したフレーム間でデ
ータ線に出力される電圧の平均電圧が異なる場合（例え
ば、図４の出力電圧Ｗ₀₇の場合）でも、データ線の電位
が表示品位に影響を与えることはないと言えるのであ
る。Therefore, in the discussion on the ideal OFF period of the TFT, when the average voltage of the voltages output to the data lines in a continuous frame is constant (eg, FIG. 4).
Output voltage W ₀ ) and the average voltage output to the data line between consecutive frames is different (for example, the output voltage W _{07 in} FIG. 4), the potential of the data line is It can be said that it does not affect.

【００２３】[0023]

【発明が解決しようとする課題】以上のように、従来の
駆動方法では、データ線の電位は、ＴＦＴがオフとなっ
た後の画素電極の電位には影響を与えないものと見なし
ていた。これは、言い換えると、スイッチ素子であるＴ
ＦＴのオフ抵抗は無限大、かつ、ＴＦＴの容量成分は零
と見なしていたことを意味する。勿論、現実のＴＦＴは
そのような理想的な状態であることはあり得ない。現実
のＴＦＴでは、オフ抵抗および容量成分は有限な値をと
るからである。このような現実のＴＦＴの使用は、表示
品位に影響を与え得る。表示品位に影響を与える程度
は、ＴＦＴの材料や構造などに依存する。表示品位に影
響を与える程度が大きい場合は、図５（ａ）の等価回路
を前提として決定された駆動タイミング、駆動波形など
に何らかの補正を行う必要が生じる。As described above, in the conventional driving method, it was considered that the potential of the data line does not affect the potential of the pixel electrode after the TFT is turned off. In other words, this is the switching element T
This means that the off resistance of the FT is infinite and the capacitance component of the TFT is regarded as zero. Of course, an actual TFT cannot be in such an ideal state. This is because in an actual TFT, the off resistance and the capacitance component have finite values. The use of such a real TFT can affect the display quality. The degree of affecting display quality depends on the material and structure of the TFT. When the degree of affecting display quality is large, it is necessary to perform some correction on the drive timing, drive waveform, etc. determined on the assumption of the equivalent circuit of FIG.

【００２４】図５（ｂ）は、ＴＦＴ自体のオフ抵抗とソ
ース・ドレイン間容量を考慮した場合における画素の等
価回路を示す。図５（ｂ）から、オフ抵抗Ｒｏｆｆとソ
ース・ドレイン間容量Ｃ_sdを通して、データ線の電位
が、容量Ｃ_LCのＴＦＴ側の電極（画素電極）の電荷量に
影響を及ぼすことが分かる。オフ抵抗Ｒｏｆｆの大きさ
がどの程度以下であり、またソース・ドレイン間容量Ｃ
_sdがどの程度以上であれば、間題となる程度の表示品位
の劣化をもたらし始めるかは一概には言えない。FIG. 5B shows an equivalent circuit of a pixel when the off resistance of the TFT itself and the capacitance between the source and drain are taken into consideration. From FIG. 5B, it can be seen that the potential of the data line affects the charge amount of the TFT-side electrode (pixel electrode) of the capacitance C _LC through the off resistance Roff and the source-drain capacitance C _sd . The magnitude of the off resistance Roff is less than or equal to the value, and the source-drain capacitance C
It is impossible to say unequivocally if the _sd is more than what level it will start to bring about a deterioration in display quality.

【００２５】その劣化の程度は、表示体の液晶材料、表
示し得る階調数のみならず、表示パターンにも依存す
る。それゆえに、表示装置としての使用目的にまで依存
し、絶対的な基準というものは存在しないのである。The degree of deterioration depends not only on the liquid crystal material of the display body and the number of gradations that can be displayed, but also on the display pattern. Therefore, there is no absolute standard that depends on the purpose of use as a display device.

【００２６】以下、図６（ａ）および（ｂ）を参照し
て、従来の駆動方法によって生じる、ＴＦＴのソース・
ドレイン間容量Ｃ_sdに基づく不具合の例を説明する。Hereinafter, referring to FIGS. 6A and 6B, the source of the TFT generated by the conventional driving method will be described.
An example of a problem based on the drain capacitance C _sd will be described.

【００２７】図６（ａ）は、ＴＦＴのソース・ドレイン
間容量Ｃ_sdに基づく無視できない不具合が生じる表示パ
ターンが表示されている画面を示している。中央の窓領
域Ｅには、表示データ［７］に対応する輝度を有する均
一な表示パターンが表示され、窓領域Ｅの周辺領域Ａ、
Ｂ、Ｃ、Ｄのそれぞれには、図６（ｂ）に示されるよう
に、表示データ［０］に対応する輝度を有する表示パタ
ーンと表示データ［７］に対応する輝度を有する表示パ
ターンとが画素毎に交互に現れる市松模様が表示され
る。FIG. 6A shows a screen on which a display pattern which causes a non-negligible defect based on the source-drain capacitance C _sd of the TFT is displayed. A uniform display pattern having a brightness corresponding to the display data [7] is displayed in the central window area E, and a peripheral area A of the window area E,
As shown in FIG. 6B, each of B, C, and D has a display pattern having a brightness corresponding to the display data [0] and a display pattern having a brightness corresponding to the display data [7]. A checkerboard pattern that alternately appears for each pixel is displayed.

【００２８】このような表示を行うと、窓領域Ｅの上下
に位置する周辺領域Ｃ、Ｄの輝度が全体的に変化してし
まう。これは、窓領域Ｅの内部と窓領域Ｅの外部との間
でデータ線の電位の平均値が異なってしまうことから、
画素電極の電位に与える影響が異なってしまうからであ
る。If such a display is performed, the brightness of the peripheral areas C and D located above and below the window area E will change as a whole. This is because the average value of the potential of the data line differs between the inside of the window area E and the outside of the window area E.
This is because the influence on the potential of the pixel electrode is different.

【００２９】図７は、図６（ａ）に示される表示状態に
おいて、単位駆動回路からデータ線ＤＬに出力される電
圧の波形と、その電圧の平均値の変動とを２フレーム期
間に渡って示したものである。データ線ＤＬは、窓領域
Ｅと周辺領域Ｃ、Ｄとを通っている。ここで、単位駆動
回路は、帰線期間において同一の階調に対応する正負の
電圧を交互にデータ線ＤＬに出力すると仮定する。図７
では、帰線期間において単位駆動回路からデータ線ＤＬ
に出力される電圧の波形は省略されており、その電圧の
平均値のみが示されている。FIG. 7 shows, in the display state shown in FIG. 6A, the waveform of the voltage output from the unit drive circuit to the data line DL and the fluctuation of the average value of the voltage over the two frame periods. It is shown. The data line DL passes through the window area E and the peripheral areas C and D. Here, it is assumed that the unit driving circuit alternately outputs positive and negative voltages corresponding to the same gradation to the data line DL in the blanking period. Figure 7
Then, from the unit drive circuit to the data line DL in the blanking period.
The waveform of the voltage output to is omitted and only the average value of the voltage is shown.

【００３０】各画素に対してデータ線ＤＬの電位の影響
が異なることを評価するためには、期間ｔ１〜期間ｔ
４’の全期間における電位の差を評価すればよい。In order to evaluate that the influence of the potential of the data line DL is different for each pixel, the period t1 to the period t is evaluated.
It suffices to evaluate the potential difference in the entire period 4 ′.

【００３１】はじめに、図６（ａ）に示される領域Ｃに
おける位置Ｘに位置する画素（以下、画素Ｘという）に
着目する。画素Ｘがあるフレームに含まれる水平期間ｘ
（図７）において第１の極性に充電されるとすると、画
素Ｘは、次のフレームに含まれる水平期間ｘ’（図７）
において第１の極性とは逆の第２の極性に充電される。First, attention is paid to the pixel located at the position X in the area C shown in FIG. 6A (hereinafter referred to as the pixel X). Horizontal period x included in a frame with pixel X
Assuming that the pixel X is charged to the first polarity in (FIG. 7), the pixel X has a horizontal period x ′ included in the next frame (FIG. 7).
At, a second polarity opposite to the first polarity is charged.

【００３２】期間ｔ１のうち水平期間ｘ以降の期間と期
間ｔ３では、データ線ＤＬの平均電位と画素Ｘの電位と
の差は小さい。従って、この期間中、データ線ＤＬの電
位の影響は小さい。また、期間ｔ１’のうち水平期間
ｘ’より前の期間では、データ線ＤＬの平均電位と画素
Ｘの電位との差は大きい。従って、この期間中、データ
線ＤＬの電位の影響は大きい。In the period after the horizontal period x and the period t3 in the period t1, the difference between the average potential of the data line DL and the potential of the pixel X is small. Therefore, during this period, the influence of the potential of the data line DL is small. In the period before the horizontal period x ′ in the period t1 ′, the difference between the average potential of the data line DL and the potential of the pixel X is large. Therefore, the influence of the potential of the data line DL is large during this period.

【００３３】期間ｔ１（ただし、水平期間ｘ以降の期
間）と期間ｔ３と期間ｔ１’（ただし、水平期間ｘ’よ
り前の期間）では、共通電極の電位に対する画素Ｘの電
位の低下は、画素Ｘと同一走査線上に位置する領域Ａ、
Ｂの画素（図４のＷ₀₇を参照）の電位の低下と同じであ
る。従って、画素Ｘと領域Ａ、Ｂの画素との間で、デー
タ線ＤＬの電位の影響も同じである。In the period t1 (however, after the horizontal period x), the period t3, and the period t1 '(however before the horizontal period x'), the decrease in the potential of the pixel X with respect to the potential of the common electrode is caused by the pixel Area A located on the same scan line as X,
This is the same as the decrease in the potential of the B pixel (see W ₀₇ in FIG. 4). Therefore, the influence of the potential of the data line DL is the same between the pixel X and the pixels in the regions A and B.

【００３４】期間ｔ２では、データ線ＤＬの平均電位は
正負の階調電圧の中心電位である。従って、期間ｔ２で
は、共通電極の電位に対する画素Ｘの電位の低下は、画
素Ｘと同一走査線上に位置する領域Ａ、Ｂの画素の電位
の低下に比べると大きくなる。領域Ａ、Ｂでは、期間ｔ
２におけるデータ線の平均電位は、期間ｔ１および期間
ｔ３におけるデータ線の平均電位に等しいからである。In the period t2, the average potential of the data line DL is the center potential of positive and negative gradation voltages. Therefore, in the period t2, the decrease in the potential of the pixel X with respect to the potential of the common electrode is larger than the decrease in the potentials of the pixels in the regions A and B located on the same scanning line as the pixel X. In the regions A and B, the period t
This is because the average potential of the data line in 2 is equal to the average potential of the data line in the periods t1 and t3.

【００３５】期間ｔ４は、帰線期間である。期間ｔ４で
は、共通電極の電位に対する画素Ｘの電位の低下は、画
素Ｘと同一走査線上に位置する領域Ａ、Ｂの画素の電位
の低下と同じである。従って、画素Ｘと領域Ａ、Ｂの画
秦との間で、データ線ＤＬの電位の影響も同じである。The period t4 is a blanking period. In the period t4, the decrease in the potential of the pixel X with respect to the potential of the common electrode is the same as the decrease in the potential of the pixels in the regions A and B located on the same scanning line as the pixel X. Therefore, the influence of the potential of the data line DL is the same between the pixel X and the regions A and B.

【００３６】以上の理由から、水平期間ｘから水平期間
ｘ’までの期間において、窓領域Ｅの上側の領域Ｃで
は、領域Ａ、Ｂに比べて階調が薄くなるように観測され
る。以上の説明は、水平期間ｘ’から水平期間ｘまでの
期間についてもあてはまる。From the above reason, in the period C from the horizontal period x to the horizontal period x ', it is observed that the gradation is lighter in the region C above the window region E than in the regions A and B. The above description also applies to the period from the horizontal period x ′ to the horizontal period x.

【００３７】次に、図６（ａ）に示される領域Ｄにおけ
る位置Ｙに位置する画素（以下、画素Ｙという）に着目
する。Next, pay attention to the pixel located at the position Y in the area D shown in FIG. 6A (hereinafter referred to as the pixel Y).

【００３８】期間ｔ１’と期間ｔ３’のうち水平期間
ｙ’より前の期間では、データ線ＤＬの平均電位と画素
Ｙの電位との差は大きい。従って、この期間中、データ
線ＤＬの電位の影響は大きい。また、期間ｔ３のうち水
平期間ｙ以降の期間では、データ線ＤＬの平均電位と画
素Ｙの電位との差は小さい。従って、この期間中、デー
タ線ＤＬの電位の影響は小さい。In the period before the horizontal period y'in the period t1 'and the period t3', the difference between the average potential of the data line DL and the potential of the pixel Y is large. Therefore, the influence of the potential of the data line DL is large during this period. In the period after the horizontal period y in the period t3, the difference between the average potential of the data line DL and the potential of the pixel Y is small. Therefore, during this period, the influence of the potential of the data line DL is small.

【００３９】期間ｔ３（ただし、水平期間ｙ以降の期
間）と期間ｔ１’と期間ｔ３’（ただし、水平期間ｙ’
より前の期間）では、共通電極の電位に対する画素Ｙの
電位の低下は、画素Ｙと同一走査線上に位置する領域
Ａ、Ｂの画素の電位の低下と同じである。従って、画素
Ｙと領域Ａ、Ｂの画素との間で、データ線ＤＬの電位の
影響も同じである。Period t3 (however, after horizontal period y), period t1 'and period t3' (however, horizontal period y ')
In the previous period), the decrease in the potential of the pixel Y with respect to the potential of the common electrode is the same as the decrease in the potential of the pixels in the regions A and B located on the same scanning line as the pixel Y. Therefore, the influence of the potential of the data line DL is the same between the pixel Y and the pixels in the regions A and B.

【００４０】期間ｔ２’では、データ線ＤＬの平均電位
は正負の階調電圧の中心電位である。従って、期間ｔ
２’では、共通電極の電位に対する画素Ｙの電位の低下
は、画素Ｙと同一走査線上に位置する領域Ａ、Ｂの画素
の電位の低下に比べると小さくなる。領域Ａ、Ｂでは、
期間ｔ２’におけるデータ線の平均電位は、期間ｔ１’
および期間ｔ３’におけるデータ線の平均電位に等しい
からである。In the period t2 ', the average potential of the data line DL is the center potential of the positive and negative gradation voltages. Therefore, the period t
In 2 ′, the decrease in the potential of the pixel Y with respect to the potential of the common electrode is smaller than the decrease in the potential of the pixels in the regions A and B located on the same scanning line as the pixel Y. In areas A and B,
The average potential of the data line in the period t2 ′ is equal to the period t1 ′.
And is equal to the average potential of the data line in the period t3 ′.

【００４１】期間ｔ４は、帰線期間である。期間ｔ４で
は、共通電極の電位に対する画素Ｙの電位の低下は、画
素Ｙと同一走査線上に位置する領域Ａ、Ｂの画素の電位
の低下と同じである。従って、画素Ｙと領域Ａ、Ｂの画
素との間で、データ線ＤＬの電位の影響も同じである。The period t4 is a blanking period. In the period t4, the decrease in the potential of the pixel Y with respect to the potential of the common electrode is the same as the decrease in the potential of the pixels in the regions A and B located on the same scanning line as the pixel Y. Therefore, the influence of the potential of the data line DL is the same between the pixel Y and the pixels in the regions A and B.

【００４２】以上の理由から、水平期間ｙから水平期間
ｙ’までの期間において、窓領域Ｅの下側の領域Ｄで
は、領域Ａ、Ｂに比べて階調が濃くなるように観測され
る。以上の説明は、水平期間ｙ’から水平期間ｙまでの
期間についてもあてはまる。For the above reason, in the period from the horizontal period y to the horizontal period y ', it is observed that the gradation is darker in the area D below the window area E than in the areas A and B. The above description also applies to the period from the horizontal period y ′ to the horizontal period y.

【００４３】このような機構によって、領域Ｃ、Ｄにお
いて階調変化が発生する。Due to such a mechanism, gradation changes occur in the areas C and D.

【００４４】本発明は、上記課題を解決するためになさ
れたものであり、データ線の平均電位の変動を一定の範
囲内に抑えることにより、ＴＦＴのオフ抵抗やソース・
ドレイン間容量が有限な値を取ることによって生じる表
示品位の劣化を回避することができ、これにより、より
高品位な画像表示を行うことのできる表示装置を駆動す
る方法および回路を提供することを目的とする。The present invention has been made in order to solve the above problems, and suppresses the fluctuation of the average potential of the data line within a certain range, so that the off resistance of the TFT and the source.
(EN) It is possible to provide a method and a circuit for driving a display device capable of avoiding deterioration of display quality caused by a drain drain capacitance having a finite value and thereby performing higher quality image display. To aim.

【００４５】[0045]

【課題を解決するための手段】本発明の方法は、画素と
該画素に接続されたデータ線とを有する表示パネルを含
む表示装置を駆動する方法であって、画像データを標本
化することにより、画像データの値に応じた値の出力デ
ータを生成するステップと、階調の中央値に対して該出
力データの値と相補的な値を有するように該出力データ
の補正値を生成するステップと、１出力期間の前半部に
は、該補正値に対応する電圧を該データ線に出力するス
テップと、該１出力期間の後半部には、該出力データの
値に対応する電圧を該データ線に出力するステップとを
包含し、該データ線に出力される電圧が１出力期間毎に
正負の極性が切り替えられて、連続する２つの出力期間
にわたって該データ線に印加される電圧の平均が、各出
力期間における出力データの値にかかわらず、一定にな
っていることを特徴とし、そのことにより上記目的が達
成される。SUMMARY OF THE INVENTION The method of the present invention is a method of driving a display device including a display panel having pixels and data lines connected to the pixels by sampling image data. and generating an output data value corresponding to the value of the image data, the output data so as to have a value complementary to the value of the output data to the center value of the gradation
Of generating the correction value , outputting the voltage corresponding to the correction value to the data line in the first half of one output period, and outputting the voltage of the output data in the second half of the one output period .
Outputting a voltage corresponding to the value to the data line, wherein the voltage output to the data line is
Two consecutive output periods with positive and negative polarities switched
The average voltage applied to the data line over
Constant regardless of the value of the output data during the power
The above object is achieved by that.

【００４６】前記出力データの値を補正する前記ステッ
プは、該出力データの少なくとも１ビットを反転させる
ステップを包含してもよい。The step of correcting the value of the output data may include the step of inverting at least one bit of the output data.

【００４７】本発明の回路は、画素と該画素に接続され
たデータ線とを有する表示パネルを含む表示装置を駆動
する回路であって、ある水平期間において画像データを
標本化して記憶する標本化メモリと、出力パルスに応答
して、該標本化メモリに記憶された画像データを該標本
化メモリからの出力データとして記憶する保持メモリ
と、階調の中央値に対して該出力データと相補的な値を
有するように、該保持メモリに記憶された該出力データ
の補正値を生成する補正回路部と、１出力期間の前半部
には、該出力データの該補正値に対応する電圧を該デー
タ線に出力し、該１出力期間の後半部には、該出力デー
タの値に対応する電圧を該データ線に出力する出力回路
部とを備え、該出力回路部は、１データ線に出力される
電圧を１出力期間毎に正負の極性を切り替えて、連続す
る２つの出力期間にわたって該データ線に印加される電
圧の平均が、各出力期間における出力データの値にかか
わらず、一定になっていることを特徴とし、そのことに
より上記目的が達成される。The circuit of the present invention is a circuit for driving a display device including a display panel having pixels and data lines connected to the pixels, and sampling for storing image data in a certain horizontal period. A memory and the image data stored in the sampling memory in response to the output pulse;
A holding memory for storing as output data from the memories, so as to have complementary values and output data to the central value of the gradation, the output data stored in the holding memory
And a correction circuit unit that generates a correction value of the output data, a voltage corresponding to the correction value of the output data is output to the data line in the first half of one output period, and Output data
Output circuit for outputting a voltage corresponding to the value of the data to the data line
And the output circuit section is output to one data line.
The voltage is switched continuously between positive and negative polarities for each output period.
Voltage applied to the data line over two output periods.
Is the average of the pressure the value of the output data in each output period?
Nonetheless, it is characterized by being constant, whereby the above object is achieved.

【００４８】前記補正回路部は、前記出力データの少な
くとも１ビットを反転させることにより、該出力データ
の値を補正してもよい。The correction circuit section may correct the value of the output data by inverting at least one bit of the output data.

【００４９】前記補正回路部は、受け取る補正パルスの
レベルに応じて前記出力データの値を補正するか否かを
決定し、該補正パルスのレベルは、前記１出力期間の途
中で切り替わってもよい。The correction circuit section determines whether or not to correct the value of the output data according to the level of the correction pulse received , and the level of the correction pulse may be switched during the one output period. .

【００５０】前記補正回路部は、第１補正パルスと第２
補正パルスのうち選択された補正パルスを受け取り、該
第１補正パルスを受け取る場合には、該第１補正パルス
のレベルに応じて前記出力データの値を補正するか否か
を決定するとともに、該第１補正パルスのレベルが前記
１出力期間の途中で切り替わり、該第２補正パルスを受
け取る場合には、前記出力データの値を補正しない構成
であってもよい。The correction circuit section includes a first correction pulse and a second correction pulse.
Receive correction selected pulses selected from the correction pulse, the
When receiving the first correction pulse, the first correction pulse
Whether to correct the value of the output data according to the level of
And the level of the first correction pulse is
It switches in the middle of one output period and receives the second correction pulse.
In case of scraping, the value of the output data is not corrected
May be

【００５１】[0051]

【発明の実施の形態】はじめに、本発明の基本原理を説
明する。First, the basic principle of the present invention will be described.

【００５２】単位駆動回路は、出力データに対応する電
圧をデータ線ＤＬ_nに出力する。その出力データは一定
の期間毎に更新され、更新された出力データに対応する
電圧がデータ線ＤＬ_nに出力される。その一定の期間を
「１出力期間」という。The unit drive circuit outputs the voltage corresponding to the output data to the data line DL _n . The output data is updated at regular intervals, and the voltage corresponding to the updated output data is output to the data line DL _n . The certain period is called "one output period".

【００５３】本発明の特徴の１つは、１出力期間の前半
部には出力データの補正された値に対応する電圧がデー
タ線ＤＬ_nに出力され、１出力期間の後半部には出力デ
ータの値に対応する電圧がデータ線ＤＬ_nに出力される
ことにある。出力データの補正された値は、階調の中央
値に対して相補的な値を有するように出力データの値を
補正することによって得られる。ここで、１出力期間の
前半部は、例えば、１出力期間の１／２の期間である。One of the features of the present invention is that the voltage corresponding to the corrected value of the output data is output to the data line DL _n in the first half of one output period, and the output data is output in the latter half of the one output period. The voltage corresponding to the value of is output to the data line DL _n . The corrected value of the output data is obtained by correcting the value of the output data so as to have a value complementary to the median value of gradation. Here, the first half of one output period is, for example, a half period of one output period.

【００５４】１出力期間の前半部において、出力データ
の補正された値に対応する電圧をデータ線ＤＬ_nに出力
することにより、図７に示す従来の出力電圧の波形は、
図８に示すように変更される。By outputting the voltage corresponding to the corrected value of the output data to the data line DL _n in the first half of one output period, the waveform of the conventional output voltage shown in FIG.
It is changed as shown in FIG.

【００５５】図８に示される例では、１出力期間は１水
平期間に等しいと仮定している。図８に示されるよう
に、ある水平期間の前半部には出力データの補正された
値に対応する電圧がデータ線ＤＬ_nに出力され、その水
平期間の後半部には出力データの値に対応する電圧がデ
ータ線ＤＬ_nに出力される。さらに、データ線ＤＬ_nに印
加される電圧の正負の極性は、１水平期間毎に切り替え
られる。In the example shown in FIG. 8, it is assumed that one output period is equal to one horizontal period. As shown in FIG. 8, the voltage corresponding to the corrected value of the output data is output to the data line DL _n in the first half of a certain horizontal period, and the voltage of the output data corresponds to the second half of the horizontal period. The applied voltage is output to the data line DL _n . Further, the positive and negative polarities of the voltage applied to the data line DL _n are switched every horizontal period.

【００５６】出力データの値は、階調の中央値に対して
相補的な値となるように補正される。例えば、６４階調
の表示を実現する場合には、出力データの値は０〜６３
のいずれかである。この場合、出力データの値「０」は
相補的な値「６３」に補正される。同様にして、出力デ
ータの値「１」は相補的な値「６２」に、出力データの
値「２」は相補的な値「６１」に補正される。The value of the output data is corrected to be a value complementary to the median value of gradation. For example, when displaying 64 gradations, the output data values are 0 to 63.
Is one of. In this case, the value "0" of the output data is corrected to the complementary value "63". Similarly, the value "1" of the output data is corrected to the complementary value "62", and the value "2" of the output data is corrected to the complementary value "61".

【００５７】このように、１水平期間の前半部と後半部
とにおいて出力される出力データの値は階調の中央値に
対して互いに相補的である。従って、１水平期間中のデ
ータ線ＤＬ_nの平均電位は、画像データの値にかかわら
ず、階調の中央値に等しくなる。その結果、連続する２
つの水平期間にわたるデータ線ＤＬ_nの平均電位は、画
像データの値にかかわらず、常に一定となる。これによ
り、上述した表示の不具合は回避される。As described above, the values of the output data output in the first half and the second half of one horizontal period are complementary to the median value of gradation. Therefore, the average potential of the data line DL _n during one horizontal period becomes equal to the median value of gradation regardless of the value of image data. As a result, two consecutive
The average potential of the data line DL _n over one horizontal period is always constant regardless of the value of the image data. This avoids the above-mentioned display problems.

【００５８】なお、データ駆動器以外の駆動タイミング
と信号波形は基本的には従来と同一である。図８におい
て、Ｇ（ｎ）、Ｇ（ｎ＋１）、Ｇ（ｎ＋２）、・・・、
Ｇ（ｎ＋ｋ）は、ゲート駆動器から出力されるゲートパ
ルスのタイミングを示している。The drive timing and signal waveforms other than those of the data driver are basically the same as the conventional ones. In FIG. 8, G (n), G (n + 1), G (n + 2), ...
G (n + k) indicates the timing of the gate pulse output from the gate driver.

【００５９】図８に示される本発明の駆動方法によれ
ば、１水平期間の前半部（すなわち、ゲートが開いてい
る期間の前半部）において、画素には目的の電圧とは異
なる電圧が印加される。しかし、１水平期間の前半部に
おいて、画素には共通電極の電位からみて目的の電圧と
同一の極性を有する電圧が印加されており、画素は少な
くとも目的の電圧に近づくように動作する。１水平期間
の後半において、画素は、目的の電圧にまで充電され
る。なお、共通電極の電位は、ＤＣレベルに固定されて
いてもよい。あるいは、共通電極の電位の極性が一定の
周期で反転するようにしてもよい。According to the driving method of the present invention shown in FIG. 8, a voltage different from the target voltage is applied to the pixel in the first half of one horizontal period (that is, the first half of the period in which the gate is open). To be done. However, in the first half of one horizontal period, a voltage having the same polarity as the target voltage in view of the potential of the common electrode is applied to the pixel, and the pixel operates at least close to the target voltage. In the latter half of one horizontal period, the pixel is charged to the target voltage. The potential of the common electrode may be fixed at the DC level. Alternatively, the polarity of the potential of the common electrode may be inverted at a constant cycle.

【００６０】（実施の形態１）図９は、本発明による６
ビットデジタル駆動器の１出力対応の回路部分（単位駆
動回路９０）の構成を示す。単位駆動回路９０は、６４
階調の表示を実現する。すなわち、単位駆動回路９０
は、画像データの値に応じて階調電圧Ｖ₀〜Ｖ₆₃のうち
の１つを選択し、その選択された電圧をデータ線ＤＬ_n
に出力する。(Embodiment 1) FIG. 9 shows a sixth embodiment of the present invention.
The structure of the circuit part (unit drive circuit 90) corresponding to 1 output of a bit digital driver is shown. The unit drive circuit 90 has 64
Realizes gradation display. That is, the unit drive circuit 90
Selects one of the grayscale voltages V _{0 to} V ₆₃ according to the value of the image data and sets the selected voltage to the data line DL _n.
Output to.

【００６１】単位駆動回路９０は、液晶表示パネルに含
まれる複数のデータ線のうちの１つに対応する。６ビッ
トデジタル駆動器は、液晶表示パネルに含まれる複数の
データ線の数と同じ数の単位駆動回路９０を有してい
る。The unit drive circuit 90 corresponds to one of the plurality of data lines included in the liquid crystal display panel. The 6-bit digital driver has the same number of unit drive circuits 90 as the number of data lines included in the liquid crystal display panel.

【００６２】単位駆動回路９０は、標本化メモリＭ_SMP
と保持メモリＭ_Hと補正回路部Ｃｏｒと出力回路部ＯＰ
Ｃとを含んでいる。The unit drive circuit 90 includes a sampling memory M _SMP.
And holding memory M _H , correction circuit Cor and output circuit OP
Includes C and.

【００６３】標本化メモリＭ_SMPは、標本化パルスＴ_SMP
に応答して、６ビットのデジタル画像データをサンプリ
ングする。The sampling memory M _SMP has a sampling pulse T _SMP.
In response to, the 6-bit digital image data is sampled.

【００６４】保持メモリＭ_Hは、出力パルスＬＳに応答
して、標本化メモリＭ_SMPから画像データを取り込み記
憶する。出力パルスＬＳは、ある水平期間においてデジ
タル駆動器に含まれるすべての単位駆動回路９０におい
てデータの標本化が終了した時刻から、その水平期間の
次の水平期間においてデジタル駆動器に含まれる少なく
とも１つの単位駆動回路９０においてデータの標本化が
開始される時刻に至る期間中に保持メモリＭ_Hに与えら
れる。出力パルスＬＳは、そのような期間中の任意の時
点で保持メモリＭ_Hに与えられ得る。ここで、データの
標本化とは、標本化パルスＴ_SMPに応答して画像データ
が標本化メモリＭ_SMPに取り込まれることをいう。この
ようなタイミングで出力パルスＬＳを保持メモリＭ_Hに
与えることにより、次の水平期間においてデータの標本
化が始まった時点では、先に標本化されたデータは保持
メモリＭ_Hに保存されている。従って、次の水平期間に
おけるデータの標本化によって保持メモリＭ_Hに保存さ
れたデータが破壊されることはない。The holding memory M _H receives and stores the image data from the sampling memory M _SMP in response to the output pulse LS. The output pulse LS includes at least one output pulse LS included in the digital driver in a horizontal period subsequent to the horizontal period from the time when data sampling is completed in all the unit drive circuits 90 included in the digital driver in a certain horizontal period. The data is supplied to the holding memory M _H during the period up to the time when the sampling of data in the unit drive circuit 90 is started. The output pulse LS can be provided to the holding memory M _H at any point during such a period. Here, the data sampling means that the image data is taken into the sampling memory M _SMP in response to the sampling pulse T _SMP . By applying the output pulse LS to the holding memory M _H at such a timing, the data sampled earlier is stored in the holding memory M _H when the data sampling starts in the next horizontal period. . Therefore, the data stored in the holding memory M _H is not destroyed by sampling the data in the next horizontal period.

【００６５】１出力期間は、ある出力パルスＬＳの立ち
上がりエッジ（または立ち下がりエッジ）から次の出力
パルスＬＳの立ち上がりエッジ（または立ち下がりエッ
ジ）に至るまでの期間として定義される。保持メモリＭ
_Hに記憶されたデータは、出力パルスＬＳに応答して１
出力期間毎に更新される。このように、１出力期間毎に
更新されるデータを出力データという。One output period is defined as a period from a rising edge (or a falling edge) of a certain output pulse LS to a rising edge (or a falling edge) of the next output pulse LS. Holding memory M
_The data stored in _H is 1 in response to the output pulse LS.
Updated every output period. Data that is updated every one output period is called output data.

【００６６】補正回路部Ｃｏｒは、保持メモリＭ_Hに記
憶されたデータ（すなわち、出力データ）の値を補正す
る。補正回路部Ｃｏｒの動作は、補正パルスＴ_mによっ
て制御される。The correction circuit section Cor corrects the value of the data (that is, output data) stored in the holding memory M _H. The operation of the correction circuit unit Cor is controlled by the correction pulse T _m .

【００６７】補正パルスＴ_mがハイレベル（例えば、値
「１」）である場合には、補正回路部Ｃｏｒは、出力デ
ータが階調の中央値に対して相補的な値を有するように
出力データの値を補正する。その結果、出力データの補
正された値が出力回路部ＯＰＣに供給される。このよう
な補正は、例えば、出力データの各ビットを反転するこ
とによって達成される。ビット反転により、出力データ
の値「０」は値「６３」に補正される。同様にして、出
力データの値「１」は値「６２」に、値「２」は値「６
１」に、・・・、値「６１」は値「２」に、値「６２」
は値「１」に、値「６３」は値「０」にそれぞれ補正さ
れる。When the correction pulse T _m is at a high level (for example, the value "1"), the correction circuit Cor outputs so that the output data has a value complementary to the median value of gradation. Correct the data value. As a result, the corrected value of the output data is supplied to the output circuit unit OPC. Such a correction is achieved, for example, by inverting each bit of the output data. By bit inversion, the value "0" of the output data is corrected to the value "63". Similarly, the value "1" of the output data is "62" and the value "2" is "6".
1 ", ..., Value" 61 "is value" 2 ", Value" 62 "
Is corrected to the value "1" and the value "63" is corrected to the value "0".

【００６８】補正パルスＴ_mがローレベル（例えば、値
「０」）である場合には、補正回路部Ｃｏｒは、出力デ
ータの値を補正しない。その結果、出力データの値がそ
のまま出力回路部ＯＰＣに供給される。When the correction pulse T _m is at a low level (for example, the value "0"), the correction circuit section Cor does not correct the value of the output data. As a result, the value of the output data is directly supplied to the output circuit unit OPC.

【００６９】補正パルスＴ_mのレベルは、１出力期間の
途中で切り替わる。補正パルスＴ_mは、１出力期間の前
半部では第１レベル（例えば、ハイレベル）となり、１
出力期間の後半部では第１レベルとは異なる第２レベル
（例えば、ローレベル）となる。１出力期間の前半部
は、例えば、１出力期間の前半の１／２期間である。１
出力期間の後半部は、例えば、１出力期間の後半の１／
２期間である。The level of the correction pulse T _m is switched in the middle of one output period. The correction pulse T _m becomes the first level (for example, high level) in the first half of one output period, and
In the latter half of the output period, the level becomes a second level (for example, low level) different from the first level. The first half of one output period is, for example, a half period of the first half of one output period. 1
The second half of the output period is, for example, 1 / the second half of one output period.
It is two periods.

【００７０】出力回路部ＯＰＣは、補正回路部Ｃｏｒか
らの出力値に応じて、６４種類の異なる階調電圧Ｖ₀〜
Ｖ₆₃のうちの１つを選択し、その選択された電圧をデー
タ線ＤＬ_nに出力する。ここで、データ線ＤＬ_nはｎ列目
のデータ線を示す。階調電圧Ｖ₀〜Ｖ₆₃は、単位駆動回
路９０の外部から出力回路部ＯＰＣに供給される。例え
ば、出力回路部ＯＰＣは、図１（ｂ）に示す構成と同様
の構成を有し得る。しかし、出力回路部ＯＰＣの構成は
これに限定されない。補正回路部Ｃｏｒからの出力値に
対応する電圧を出力する限り、出力回路部ＯＰＣは任意
の構成をとり得る。The output circuit section OPC has 64 different gradation voltages V ₀ to V in accordance with the output value from the correction circuit section Cor.
One of V ₆₃ is selected and the selected voltage is output to the data line DL _n . Here, the data line DL _n indicates the data line in the _n- th column. The gradation voltages V _{0 to} V ₆₃ are supplied to the output circuit unit OPC from outside the unit drive circuit 90. For example, the output circuit unit OPC can have the same configuration as the configuration shown in FIG. However, the configuration of the output circuit unit OPC is not limited to this. The output circuit unit OPC may have any configuration as long as it outputs a voltage corresponding to the output value from the correction circuit unit Cor.

【００７１】このように、１出力期間の前半部には出力
データの補正された値に対応する電圧がデータ線ＤＬ_n
に出力され、１出力期間の後半部には出力データの値に
対応する電圧がデータ線ＤＬ_nに出力される。１出力期
間の前半部と後半部とにおいて出力される出力データの
値は階調の中央値に対して互いに相補的である。従っ
て、１出力期間中のデータ線ＤＬ_nの平均電位は、画像
データの値にかかわらず、階調の中央値に等しくなる。
その結果、連続する２つの出力期間にわたるデータ線Ｄ
Ｌ_nの平均電位は、画像データの値にかかわらず、常に
一定となる。As described above, in the first half of one output period, the voltage corresponding to the corrected value of the output data is applied to the data line DL _n.
The voltage corresponding to the value of the output data is output to the data line DL _n in the latter half of one output period. The values of the output data output in the first half and the second half of one output period are complementary to the median value of gradation. Therefore, the average potential of the data line DL _n during one output period becomes equal to the median value of gradation regardless of the value of the image data.
As a result, the data line D over two consecutive output periods
The average potential of L _n is always constant regardless of the value of image data.

【００７２】図１０は、ｎ列目のデータ線ＤＬ_nに電圧
を出力する単位駆動回路９０の動作に関連する信号の波
形を示す。ここで、ｎは１以上Ｎ以下の整数である。Ｎ
はデータ線の数を示す。FIG. 10 shows waveforms of signals related to the operation of the unit drive circuit 90 which outputs a voltage to the data line DL _n of the nth column. Here, n is an integer of 1 or more and N or less. N
Indicates the number of data lines.

【００７３】図１０において、ＤＡＴＡは、１水平期間
毎に単位駆動回路９０に入力されるデータを簡略化して
示す。以下、１水平期間毎に単位駆動回路９０に入力さ
れるデータをデータ、、、…と表す。In FIG. 10, DATA is a simplified representation of the data input to the unit drive circuit 90 for each horizontal period. Hereinafter, the data input to the unit drive circuit 90 for each horizontal period is represented as data.

【００７４】データは、ｎ列目の標本化パルスＴ_SMP
（ｎ）により標本化メモリＭ_SMPに記憶され、出力パル
スＬＳにより保持メモリＭ_Hに移される。保持メモリＭ_H
に記憶されたデータは、出力データとして補正回路部
Ｃｏｒに供給される。補正パルスＴ_mがハイレベル（例
えば、値「１」）である場合には、出力回路部ＯＰＣ
は、データの補正された値に対応する電圧をデータ線
ＤＬ_nに出力する。データの補正された値は、データ
の６ビットＤ₀〜Ｄ₅をすべて反転することによって得
られる。補正パルスＴ_mがローレベル（例えば、値
「０」）である場合には、出力回路部ＯＰＣは、データ
の値に対応する電圧をデータ線ＤＬ_nに出力する。The data is the sampling pulse T _SMP of the n-th column.
It is stored in the sampling memory M _SMP by (n) and transferred to the holding memory M _H by the output pulse LS. Holding memory M _H
The data stored in is supplied to the correction circuit unit Cor as output data. When the correction pulse T _m is at a high level (for example, the value “1”), the output circuit unit OPC
Outputs a voltage corresponding to the corrected value of the data to the data line DL _n . The corrected value of the data is obtained by inverting all 6 bits D ₀ -D ₅ of the data. When the correction pulse T _m is at a low level (for example, the value “0”), the output circuit unit OPC outputs the voltage corresponding to the data value to the data line DL _n .

【００７５】図１０では、データの値に対応する出力
電圧をＶ、データの補正された値に対応する出力電
圧をＶバーと表している。ここで、Ｖバーという表
記はＶのの上に横線を付した表記と同義であるとす
る。Ｖバー、Ｖバーという表記も同様である。In FIG. 10, the output voltage corresponding to the data value is represented by V, and the output voltage corresponding to the corrected value of the data is represented by V bar. Here, the notation V bar is synonymous with the notation in which a horizontal line is added above V. The same applies to the notations V bar and V bar.

【００７６】データが保持メモリＭ_Hに移された後
に、データが標本化パルスＴ_SMP（ｎ）により標本化
メモリＭ_SMPに記憶される。以後、この手順が繰り返さ
れる。After the data is transferred to the holding memory M _H , the data is stored in the sampling memory M _SMP by the sampling pulse T _SMP (n). After that, this procedure is repeated.

【００７７】このようにして、データの値に対応する
出力電圧をＶ、データの補正された値に対応する出
力電圧Ｖバー、データの値に対応する出力電圧をＶ
、データの補正された値に対応する出力電圧Ｖバ
ーが順次データ線ＤＬ_nに出力される。In this way, the output voltage corresponding to the data value is V, the output voltage V bar corresponding to the corrected value of the data, and the output voltage corresponding to the data value is V.
, The output voltage V bar corresponding to the corrected value of the data is sequentially output to the data line DL _n .

【００７８】図１０に示す例では、出力パルスＬＳは、
水平同期信号Ｈｓｙｎｃに同期し、かつ、同一のタイミ
ングで保持メモリＭ_Hに与えられる。しかし、出力パル
スＬＳを保持メモリＭ_Hに与えるタイミングはこれに限
定されない。上述したように、出力パルスＬＳは、ある
水平期間においてデータの標本化が終了してからその次
の水平期間においてデータの標本化が開始されるまでの
期間の任意の時点で保持メモリＭ_Hに与えられ得る。In the example shown in FIG. 10, the output pulse LS is
It is supplied to the holding memory M _H in synchronization with the horizontal synchronizing signal Hsync and at the same timing. However, the timing of giving the output pulse LS to the holding memory M _H is not limited to this. As described above, the output pulse LS is stored in the holding memory M _H at an arbitrary time point during the period from the end of data sampling in a certain horizontal period to the start of data sampling in the next horizontal period. Can be given.

【００７９】図１０に示す例では、補正パルスＴ_mは、
水平同期信号Ｈｓｙｎｃに同期する。補正パルスＴ
_mは、１水平期間の前半部には値「１」をとり、１水平
期間の後半部には値「０」をとる。補正パルスＴ_mの値
を切り換えるタイミングは、１水平期間の中点であって
もよい。In the example shown in FIG. 10, the correction pulse T _m is
It is synchronized with the horizontal synchronization signal Hsync. Correction pulse T
_m has a value "1" in the first half of one horizontal period and a value "0" in the second half of one horizontal period. The timing of switching the value of the correction pulse T _m may be the midpoint of one horizontal period.

【００８０】極性信号ＰＯＬは、正の駆動時限と負の駆
動時限とを規定するために使用される。正の駆動時限と
負の駆動時限とは１水平期間毎に交代する。The polarity signal POL is used to define a positive drive time limit and a negative drive time limit. The positive drive time period and the negative drive time period alternate every horizontal period.

【００８１】出力回路部ＯＰＣは、正の駆動時限には、
共通電極電圧Ｖ_COMに対して正の電圧をデータ線ＤＬ_nに
出力し、負の駆動時限には、共通電極電圧Ｖ_COMに対し
て負の電圧をデータ線ＤＬ_nに出力する。The output circuit section OPC has
A positive voltage is output to the data line DL _n with respect to the common electrode voltage V _COM, the negative drive time period, and outputs a negative voltage to the data line DL _n with respect to the common electrode voltage V _COM.

【００８２】このようにして、１出力期間の前半部に
は、データの補正された値に対応する正の電圧＋Ｖ
バーがデータ線ＤＬ_nに出力され、その１出力期間の後
半部には、データの値に対応する正の電圧＋Ｖがデ
ータ線ＤＬ_nに出力される。続いて、次の出力期間の前
半部には、データの補正された値に対応する負の電圧
−Ｖバーがデータ線ＤＬ_nに出力され、その出力期間
の後半部には、データの値に対応する負の電圧−Ｖ
がデータ線ＤＬ_nに出力される。In this way, in the first half of one output period, the positive voltage + V corresponding to the corrected value of the data is obtained.
Bar is output to the data line DL _n, in the second half portion of the one output period, a positive voltage corresponding to the value of the data + V is output to the data line DL _n. Then, in the first half of the next output period, the negative voltage −V bar corresponding to the corrected value of the data is output to the data line DL _n, and in the latter half of the output period, the value of the data is changed. Corresponding negative voltage -V
Is output to the data line DL _n .

【００８３】以降、このような電圧の出力が繰り返され
る。１出力期間の前半部と後半部とにおいて出力される
出力データの値は階調の中央値に対して互いに相補的で
ある。従って、１出力期間中のデータ線ＤＬ_nの平均電
位は、画像データの値にかかわらず、階調の中央値に等
しくなる。その結果、連続する２つの出力期間にわたる
データ線ＤＬ_nの平均電位は、画像データの値にかかわ
らず、常に一定となる。このことは、全体の期間とし
て、データ線ＤＬ_nの平均電位を一定とすることができ
ることを意味する。Thereafter, the output of such a voltage is repeated. The values of the output data output in the first half and the second half of one output period are complementary to the median value of gradation. Therefore, the average potential of the data line DL _n during one output period becomes equal to the median value of gradation regardless of the value of the image data. As a result, the average potential of the data line DL _n over two consecutive output periods is always constant regardless of the value of the image data. This means that the average potential of the data line DL _n can be kept constant for the entire period.

【００８４】なお、本実施の形態では、補正回路部Ｃｏ
ｒは、アンド回路とオア回路とを組み合わせたものとし
て表されている。しかし、補正回路部Ｃｏｒの構成はこ
れに限定されない。また、本実施の形態では、補正回路
部Ｃｏｒは、出力回路部ＯＰＣの外部に設けられるよう
に表されている。しかし、補正回路部Ｃｏｒを出力回路
部ＯＰＣの内部に設けるようにしてもよい。あるいは、
補正回路部Ｃｏｒの一部を出力回路部ＯＰＣの内部に設
け、補正回路部Ｃｏｒの残りの部分を出力回路部ＯＰＣ
の外部に設けるようにしてもよい。In this embodiment, the correction circuit unit Co
r is represented as a combination of an AND circuit and an OR circuit. However, the configuration of the correction circuit unit Cor is not limited to this. Further, in the present embodiment, the correction circuit unit Cor is shown to be provided outside the output circuit unit OPC. However, the correction circuit unit Cor may be provided inside the output circuit unit OPC. Alternatively,
A part of the correction circuit unit Cor is provided inside the output circuit unit OPC, and the remaining part of the correction circuit unit Cor is output circuit unit OPC.
It may be provided outside.

【００８５】（実施の形態２）図１１は、本発明による
６ビットデジタル駆動器の１出力対応の回路部分（単位
駆動回路１１０）の構成を示す。単位駆動回路１１０
は、単位駆動回路９０（図９）の変形例である。(Second Embodiment) FIG. 11 shows a configuration of a circuit portion (unit drive circuit 110) corresponding to one output of a 6-bit digital driver according to the present invention. Unit drive circuit 110
Is a modification of the unit drive circuit 90 (FIG. 9).

【００８６】単位駆動回路１１０は、６ビットの出力デ
ータのうち上位３ビットＤ₃〜Ｄ₅に対してのみ補正を行
なうように構成されている点で、単位駆動回路９０と異
なっている。上位３ビットに対してのみ補正を行なうこ
とにより、補正回路部Ｃｏｒを簡易に構成することがで
きるという利点がある。The unit drive circuit 110 differs from the unit drive circuit 90 in that the unit drive circuit 110 is configured to correct only the upper 3 bits D _{3 to} D ₅ of the 6-bit output data. There is an advantage that the correction circuit unit Cor can be easily configured by correcting only the upper 3 bits.

【００８７】図１２は、ｎ列目のデータ線ＤＬ_nに電圧
を出力する単位駆動回路１１０の動作に関連する信号の
波形を示す。ここで、ｎは１以上Ｎ以下の整数である。
Ｎはデータ線の数を示す。FIG. 12 shows the waveforms of signals related to the operation of the unit drive circuit 110 that outputs a voltage to the data line DL _n in the nth column. Here, n is an integer of 1 or more and N or less.
N indicates the number of data lines.

【００８８】図１２において、ＤＡＴＡは、１水平期間
毎に単位駆動回路１１０に入力されるデータを簡略化し
て示す。以下、１水平期間毎に単位駆動回路１１０に入
力されるデータをデータ、、、…と表す。In FIG. 12, DATA is a simplified representation of data input to the unit drive circuit 110 for each horizontal period. Hereinafter, the data input to the unit drive circuit 110 for each horizontal period is represented as data.

【００８９】データは、ｎ列目の標本化パルスＴ_SMP
（ｎ）により標本化メモリＭ_SMPに記憶され、出力パル
スＬＳにより保持メモリＭ_Hに移される。保持メモリＭ_H
に記憶されたデータは、出力データとして補正回路部
Ｃｏｒに供給される。補正パルスＴ_mがハイレベル（例
えば、値「１」）である場合には、出力回路部ＯＰＣ
は、データの補正された値に対応する電圧をデータ線
ＤＬ_nに出力する。データの補正された値は、データ
の上位３ビットＤ₃〜Ｄ₅のみを反転することによって
得られる。補正パルスＴ_mがローレベル（例えば、値
「０」）である場合には、出力回路部ＯＰＣは、データ
の値に対応する電圧をデータ線ＤＬ_nに出力する。The data is the sampling pulse T _SMP of the n-th column.
It is stored in the sampling memory M _SMP by (n) and transferred to the holding memory M _H by the output pulse LS. Holding memory M _H
The data stored in is supplied to the correction circuit unit Cor as output data. When the correction pulse T _m is at a high level (for example, the value “1”), the output circuit unit OPC
Outputs a voltage corresponding to the corrected value of the data to the data line DL _n . Corrected values of the data is obtained by inverting only the upper 3 bits D ₃ to D ₅ data. When the correction pulse T _m is at a low level (for example, the value “0”), the output circuit unit OPC outputs the voltage corresponding to the data value to the data line DL _n .

【００９０】データが保持メモリＭ_Hに移された後
に、データが標本化パルスＴ_SMP（ｎ）により標本化
メモリＭ_SMPに記憶される。以後、この手順が繰り返さ
れる。After the data is transferred to the holding memory M _H , the data is stored in the sampling memory M _SMP by the sampling pulse T _SMP (n). After that, this procedure is repeated.

【００９１】図１２に示す例では、出力パルスＬＳは、
水平同期信号Ｈｓｙｎｃに同期し、かつ、同一のタイミ
ングで保持メモリＭ_Hに与えられる。しかし、出力パル
スＬＳを保持メモリＭ_Hに与えるタイミングはこれに限
定されない。上述したように、出力パルスＬＳは、ある
水平期間においてデータの標本化が終了してからその次
の水平期間においてデータの標本化が開始されるまでの
期間の任意の時点で保持メモリＭ_Hに与えられ得る。In the example shown in FIG. 12, the output pulse LS is
It is supplied to the holding memory M _H in synchronization with the horizontal synchronizing signal Hsync and at the same timing. However, the timing of giving the output pulse LS to the holding memory M _H is not limited to this. As described above, the output pulse LS is stored in the holding memory M _H at an arbitrary time point during the period from the end of data sampling in a certain horizontal period to the start of data sampling in the next horizontal period. Can be given.

【００９２】図１２に示す例では、補正パルスＴ_mは、
水平同期信号Ｈｓｙｎｃに同期する。補正パルスＴ
_mは、１水平期間の前半部には値「１」をとり、１水平
期間の後半部には値「０」をとる。補正パルスＴ_mの値
が切り換わるタイミングは、１水平期間の中点であって
もよい。In the example shown in FIG. 12, the correction pulse T _m is
It is synchronized with the horizontal synchronization signal Hsync. Correction pulse T
_m has a value "1" in the first half of one horizontal period and a value "0" in the second half of one horizontal period. The timing at which the value of the correction pulse T _m switches may be at the midpoint of one horizontal period.

【００９３】極性信号ＰＯＬは、正の駆動時限と負の駆
動時限とを規定するために使用される。正の駆動時限と
負の駆動時限とは１水平期間毎に交代する。The polarity signal POL is used to define a positive drive time limit and a negative drive time limit. The positive drive time period and the negative drive time period alternate every horizontal period.

【００９４】出力回路部ＯＰＣは、正の駆動時限には、
共通電極電圧Ｖ_COMに対して正の電圧をデータ線ＤＬ_nに
出力し、負の駆動時限には、共通電極電圧Ｖ_COMに対し
て負の電圧をデータ線ＤＬ_nに出力する。The output circuit section OPC is
A positive voltage is output to the data line DL _n with respect to the common electrode voltage V _COM, the negative drive time period, and outputs a negative voltage to the data line DL _n with respect to the common electrode voltage V _COM.

【００９５】このようにして、１出力期間の前半部に
は、データの補正された値（データの上位ビットを
反転させ、下位ビットを反転させないことによって得ら
れる値）に対応する正の電圧＋Ｖ’バーがデータ線Ｄ
Ｌ_nに出力され、その１出力期間の後半部には、データ
の値に対応する正の電圧＋Ｖがデータ線ＤＬ_nに出
力される。続いて、次の１出力期間の前半部には、デー
タの補正された値（データの上位ビットを反転さ
せ、下位ビットを反転させないことによって得られる
値）に対応する負の電圧−Ｖ’バーがデータ線ＤＬ_n
に出力され、その１出力期間の後半部には、データの
値に対応する負の電圧−Ｖがデータ線ＤＬ_nに出力さ
れる。Thus, in the first half of one output period, the positive voltage + V corresponding to the corrected value of the data (the value obtained by inverting the upper bit of the data and not inverting the lower bit). 'Bar is data line D
Is output to L _n, in the second half portion of the one output period, a positive voltage corresponding to the value of the data + V is output to the data line DL _n. Then, in the first half of the next one output period, a negative voltage −V ′ bar corresponding to the corrected value of the data (the value obtained by inverting the upper bit of the data and not inverting the lower bit). Is the data line DL _n
The negative voltage −V corresponding to the data value is output to the data line DL _n in the latter half of the one output period.

【００９６】以降、このような電圧の出力が繰り返され
る。１出力期間の前半部と後半部とにおいて出力される
出力データの値は階調の中央値に対して互いにほぼ相補
的である。しかし、厳密にいうと、連続する２つの出力
期間にわたるデータ線ＤＬ_nの平均電位は、一定ではな
い。１出力期間の前半部において、出力データの下位ビ
ットが反転されないからである。しかし、このことは、
表示品位上はそれほど間題とならない。１出力期間の前
半部と後半部とにおいて、同一の上位ビットに対応する
電圧がデータ線ＤＬ_nに出力されているからである。Thereafter, the output of such a voltage is repeated. The values of the output data output in the first half and the second half of one output period are almost complementary to the median value of the gradation. However, strictly speaking, the average potential of the data line DL _n over two consecutive output periods is not constant. This is because the lower bits of the output data are not inverted in the first half of one output period. But this is
The display quality is not so much a problem. This is because the voltage corresponding to the same upper bit is output to the data line DL _n in the first half and the second half of one output period.

【００９７】特に、画像データの上位ビットの方が下位
ビットよりも表示階調を決定するのに大きな影響力を有
している場合には、本実施の形態は有効である。例え
ば、画像データの上位ビットに応じて第１の階調電圧と
第２の階調電圧とを特定し、画像データの下位ビットに
応じて第１の階調電圧と第２の階調電圧との間を補間す
る中間電圧を生成する場合がこの場合に該当する。This embodiment is particularly effective when the upper bits of the image data have a greater influence in determining the display gradation than the lower bits. For example, the first grayscale voltage and the second grayscale voltage are specified according to the upper bit of the image data, and the first grayscale voltage and the second grayscale voltage are specified according to the lower bit of the image data. This case corresponds to the case of generating an intermediate voltage that interpolates between the two.

【００９８】なお、本実施の形態では、画像データの上
位３ビットのみを補正するように補正回路部Ｃｏｒを構
成した。しかし、補正回路部Ｃｏｒの構成はこれに限定
されない。画像データの上位１ビット（あるいは上位２
ビット）のみを補正するように補正回路部Ｃｏｒを構成
してもよい。あるいは、画像データの上位４ビット（あ
るいは上位５ビット）のみを補正するように補正回路部
Ｃｏｒを構成してもよい。あるいは、６ビットの画像デ
ータ中の任意の数ビットを補正するように補正回路部Ｃ
ｏｒを構成してもよい。In this embodiment, the correction circuit unit Cor is configured to correct only the upper 3 bits of the image data. However, the configuration of the correction circuit unit Cor is not limited to this. Upper 1 bit (or upper 2) of image data
The correction circuit unit Cor may be configured to correct only (bit). Alternatively, the correction circuit unit Cor may be configured to correct only the upper 4 bits (or the upper 5 bits) of the image data. Alternatively, the correction circuit unit C is configured to correct an arbitrary number of bits in the 6-bit image data.
or may be configured.

【００９９】また、画像データの上位ビットを補正する
補正回路部Ｃｏｒ１と、画像データの下位ビットを補正
する補正回路部Ｃｏｒ２とを設けるようにしてもよい。
補正回路部Ｃｏｒ１による補正の態様は、補正回路部Ｃ
ｏｒ２による補正の態様と異なる。この実施の形態は、
１出力期間の前半部と後半部とにおいて、同一の上位ビ
ットに対応する電圧がデータ線ＤＬ_nに出力されている
点で、実施の形態２と共通する。A correction circuit unit Cor1 for correcting the upper bits of the image data and a correction circuit unit Cor2 for correcting the lower bits of the image data may be provided.
The correction mode by the correction circuit unit Cor1 is as follows.
This is different from the mode of correction by or2. In this embodiment,
In the first half and the latter half of one output period, the voltage corresponding to the same upper bit is output to the data line DL _n , which is common to the second embodiment.

【０１００】図１３は、６ビットデジタル駆動器の１出
力対応の回路部分（単位駆動回路１３０）の構成を示
す。単位駆動回路１３０は、画像データの上位３ビット
Ｄ₃〜Ｄ₅を補正する補正回路部Ｃｏｒ１と、画像データ
の下位３ビットＤ₀〜Ｄ₂を補正する補正回路部Ｃｏｒ２
とを有している。FIG. 13 shows the configuration of a circuit portion (unit drive circuit 130) corresponding to one output of the 6-bit digital driver. Unit driver circuit 130 includes a correction circuit unit Cor1 for correcting the upper 3 bits D ₃ to D ₅ of the image data, correcting circuit for correcting the lower three bits D ₀ to D ₂ of the image data Cor2
And have.

【０１０１】さらに、画像データの上位ビットを補正す
る補正回路部Ｃｏｒ１と、画像データの下位ビットの一
部を補正する補正回路部Ｃｏｒ２とを設けるようにして
もよい。画像データの下位ビットの残りの部分に対する
補正は行われない。この実施の形態は、１出力期間の前
半部と後半部とにおいて、同一の上位ビットに対応する
電圧がデータ線ＤＬ_nに出力されている点で、実施の形
態２と共通する。Further, a correction circuit unit Cor1 for correcting the upper bits of the image data and a correction circuit unit Cor2 for correcting a part of the lower bits of the image data may be provided. No correction is made to the rest of the lower bits of the image data. This embodiment is common to the second embodiment in that the voltage corresponding to the same upper bit is output to the data line DL _n in the first half and the second half of one output period.

【０１０２】図１４は、６ビットデジタル駆動器の１出
力対応の回路部分（単位駆動回路１４０）の構成を示
す。単位駆動回路１４０は、画像データの上位３ビット
Ｄ₃〜Ｄ₅を補正する補正回路部Ｃｏｒ１と、画像データ
の下位２ビットＤ₁〜Ｄ₂を補正する補正回路部Ｃｏｒ２
とを有している。画像データの最下位ビットＤ₀に対す
る補正は行われない。FIG. 14 shows the configuration of a circuit portion (unit drive circuit 140) corresponding to one output of the 6-bit digital driver. Unit driving circuit 140, a correction circuit unit Cor1 for correcting the upper 3 bits D ₃ to D ₅ of the image data, correcting circuit for correcting the lower two bits D ₁ to D ₂ of the image data Cor2
And have. The least significant bit D ₀ of the image data is not corrected.

【０１０３】なお、本実施の形態では、補正回路部Ｃｏ
ｒ（またはＣｏｒ１、Ｃｏｒ２）は、アンド回路とオア
回路とを組み合わせたものとして表されている。しか
し、補正回路部Ｃｏｒの構成はこれに限定されない。ま
た、本実施の形態では、補正回路部Ｃｏｒは、出力回路
部ＯＰＣの外部に設けられるように表されている。しか
し、補正回路部Ｃｏｒを出力回路部ＯＰＣの内部に設け
るようにしてもよい。あるいは、補正回路部Ｃｏｒの一
部を出力回路部ＯＰＣの内部に設け、補正回路部Ｃｏｒ
の残りの部分を出力回路部ＯＰＣの外部に設けるように
してもよい。In the present embodiment, the correction circuit unit Co
r (or Cor1, Cor2) is represented as a combination of an AND circuit and an OR circuit. However, the configuration of the correction circuit unit Cor is not limited to this. Further, in the present embodiment, the correction circuit unit Cor is shown to be provided outside the output circuit unit OPC. However, the correction circuit unit Cor may be provided inside the output circuit unit OPC. Alternatively, a part of the correction circuit unit Cor is provided inside the output circuit unit OPC, and the correction circuit unit Cor is provided.
The rest of the above may be provided outside the output circuit unit OPC.

【０１０４】上述したように、本実施の形態によれば、
実施の形態１と比較して、表示品位を実質的に損なうこ
となく、単位駆動回路の規模を削減することができる。As described above, according to this embodiment,
Compared with the first embodiment, the scale of the unit drive circuit can be reduced without substantially impairing the display quality.

【０１０５】（実施の形態３）図１５は、本発明による
６ビットデジタル駆動器の１出力対応の回路部分（単位
駆動回路１５０）の構成を示す。(Embodiment 3) FIG. 15 shows the configuration of a circuit portion (unit drive circuit 150) corresponding to one output of a 6-bit digital driver according to the present invention.

【０１０６】単位駆動回路１５０は、補正パルスＴ_m1と
補正パルスＴ_m2の一方を選択的に使用する点で、単位駆
動回路９０と異なっている。The unit drive circuit 150 is different from the unit drive circuit 90 in that one of the correction pulse T _m1 and the correction pulse T _m2 is selectively used.

【０１０７】補正パルスＴ_m1は、単位駆動回路９０にお
いて使用される補正パルスＴ_mと同一である。従って、
補正パルスＴ_m1が選択された場合には、単位駆動回路１
５０は、単位駆動回路９０と同様に動作する。The correction pulse T _m1 is the same as the correction pulse T _m used in the unit drive circuit 90. Therefore,
When the correction pulse T _m1 is selected, the unit drive circuit 1
The unit 50 operates similarly to the unit drive circuit 90.

【０１０８】補正パルスＴ_m2は、常にローレベル（例え
ば、値「０」）である。補正パルスＴ_m2が選択された場
合には、補正回路部Ｃｏｒによる出力データの補正は行
われない。従って、補正パルスＴ_m2が選択された場合に
は、単位駆動回路１５０は、従来の単位駆動回路と同様
に動作する。The correction pulse T _m2 is always at a low level (for example, the value "0"). When the correction pulse T _m2 is selected, the correction circuit unit Cor does not correct the output data. Therefore, when the correction pulse T _m2 is selected, the unit drive circuit 150 operates similarly to the conventional unit drive circuit.

【０１０９】補正パルスＴ_m1と補正パルスＴ_m2とを切り
替えることにより、実施の形態１や実施の形態２で行な
うようなことと、従来の形態で行っていたこととが選択
可能となる。By switching between the correction pulse T _m1 and the correction pulse T _m2 , it is possible to select between what is performed in the first and second embodiments and what is performed in the conventional form.

【０１１０】本来は、実施の形態１や実施の形態２は、
従来の形態より劣ることはないため、切替端子を設ける
必要はない。しかし、液晶表示パネルが高精細なものと
なり、液晶への書き込み時間が十分取れなくなってくる
と、課題が生じる可能性がある。実施の形態１や実施の
形態２では、１出力期間の前半部には、目的の電圧と同
一の極性を有する電圧ではあるが、目的の電圧とは異な
る電圧が画素に印加され、１出力期間の後半部には、目
的の電圧が印加される。通常はこれで問題ないはずだ
が、液晶への書き込み時間が十分取れないときは、目的
の電圧まで電圧が到達しない可能性がある。このような
場合には、表示の不具合の間題は度外視しても１出力期
間中に目的の電圧を印加するべきである。補正パルスＴ
_m1と補正パルスＴ_m2とを切り替えることにより、いずれ
の場合にも適用できるという利点を有する。Originally, in the first and second embodiments,
Since it is not inferior to the conventional form, it is not necessary to provide a switching terminal. However, if the liquid crystal display panel becomes high definition and it becomes impossible to sufficiently write the liquid crystal, a problem may occur. In the first and second embodiments, a voltage having the same polarity as the target voltage but different from the target voltage is applied to the pixel in the first half of the one output period, and one output period A target voltage is applied to the latter half of the. Normally, this should be no problem, but if you do not have enough time to write to the liquid crystal, the voltage may not reach the target voltage. In such a case, the target voltage should be applied during one output period even if the display problem is ignored. Correction pulse T
Switching between _m1 and the correction pulse T _m2 has the advantage that it can be applied in any case.

【０１１１】[0111]

【発明の効果】以上のように、本発明によれば、液晶表
示パネルにおけるＴＦＴのソース・ドレイン間の抵抗と
容量とを原因として、その表示パネルのデータ線の電位
が画素電極の電位（電荷）に与える影響によって生じる
表示の不具合の発生を防止することができる。これによ
り、表示品位が格段に向上する。As described above, according to the present invention, due to the resistance and capacitance between the source and drain of the TFT in the liquid crystal display panel, the potential of the data line of the display panel is the potential of the pixel electrode (charge). It is possible to prevent the occurrence of a display defect caused by the influence on (). As a result, the display quality is significantly improved.

【０１１２】また、表示品位を実質的に損なうことな
く、画像データの通過の制御を行なう手段の規模を削減
することができる。その結果、駆動回路のコストを削減
し、駆動回路の簡素化を図ることができる。Further, the scale of the means for controlling the passage of image data can be reduced without substantially impairing the display quality. As a result, the cost of the drive circuit can be reduced and the drive circuit can be simplified.

【０１１３】さらに、液晶表示パネルが高精細なものと
なり、液晶への書き込み時間が十分取れなくなってくる
場合にも適用できるという利点を有する。Further, there is an advantage that the liquid crystal display panel becomes high-definition and can be applied even when it becomes difficult to sufficiently write the liquid crystal.

【図面の簡単な説明】[Brief description of drawings]

【図１】（ａ）は従来の３ビットデジタル駆動器の１出
力に対応した回路部分（単位駆動回路）の構成を示す
図、（ｂ）は３ビットデジタル駆動器に含まれる出力回
路部ＯＰＣの構成を示す図である。FIG. 1A is a diagram showing a configuration of a circuit portion (unit drive circuit) corresponding to one output of a conventional 3-bit digital driver, and FIG. 1B is an output circuit unit OPC included in the 3-bit digital driver. It is a figure which shows the structure of.

【図２】液晶表示パネルを交流駆動する場合における各
信号の波形を示す図である。FIG. 2 is a diagram showing waveforms of respective signals when a liquid crystal display panel is AC-driven.

【図３】階調電圧Ｖ₀の２フレームに渡る波形を示す図
である。FIG. 3 is a diagram showing a waveform of a gradation voltage V ₀ over two frames.

【図４】画素に表示データ［０］を書き込む場合に３ビ
ットデジタル駆動器からデータ線に出力される電圧Ｗ₀
の波形と、画素に表示データ［０］と表示データ［７］
を交互に書き込む場合に３ビットデジタル駆動器からデ
ータ線に出力される電圧Ｗ₀₇の波形とを示す図である。FIG. 4 is a voltage W ₀ output from a 3-bit digital driver to a data line when writing display data [0] to a pixel.
Waveform, and display data [0] and display data [7] on the pixel
FIG. ₇ is a diagram showing a waveform of a voltage W ₀₇ output from a 3-bit digital driver to a data line when writing is alternately performed.

【図５】（ａ）および（ｂ）は、画素の等価回路を示す
図である。5A and 5B are diagrams showing an equivalent circuit of a pixel.

【図６】（ａ）および（ｂ）は、従来の駆動方法によっ
て生じる、ＴＦＴのソース・ドレイン間容量Ｃ_sdに基づ
く不具合の例を説明するための図である。6A and 6B are diagrams for explaining an example of a defect caused by a source-drain capacitance C _sd of a TFT, which is caused by a conventional driving method.

【図７】従来の単位駆動回路からデータ線ＤＬに出力さ
れる電圧の波形と、その電圧の平均値の変動とを２フレ
ーム期間に渡って示す図である。FIG. 7 is a diagram showing a waveform of a voltage output from a conventional unit drive circuit to a data line DL and a variation of an average value of the voltage over two frame periods.

【図８】本発明の基本原理を説明するための図である。FIG. 8 is a diagram for explaining the basic principle of the present invention.

【図９】本発明による６ビットデジタル駆動器の１出力
対応の回路部分（単位駆動回路９０）の構成を示す図で
ある。FIG. 9 is a diagram showing a configuration of a circuit portion (unit drive circuit 90) corresponding to one output of the 6-bit digital driver according to the present invention.

【図１０】データ線ＤＬ_nに電圧を出力する単位駆動回
路９０の動作に関連する信号の波形を示す図である。FIG. 10 is a diagram showing waveforms of signals related to the operation of the unit drive circuit 90 that outputs a voltage to the data line DL _n .

【図１１】本発明による６ビットデジタル駆動器の１出
力対応の回路部分（単位駆動回路１１０）の構成を示す
図である。FIG. 11 is a diagram showing a configuration of a circuit portion (unit drive circuit 110) corresponding to one output of the 6-bit digital driver according to the present invention.

【図１２】データ線ＤＬ_nに電圧を出力する単位駆動回
路１１０の動作に関連する信号の波形を示す図である。FIG. 12 is a diagram showing waveforms of signals related to the operation of the unit drive circuit 110 that outputs a voltage to the data line DL _n .

【図１３】本発明による６ビットデジタル駆動器の１出
力対応の回路部分（単位駆動回路１３０）の構成を示す
図である。FIG. 13 is a diagram showing a configuration of a circuit portion (unit drive circuit 130) corresponding to one output of the 6-bit digital driver according to the present invention.

【図１４】本発明による６ビットデジタル駆動器の１出
力対応の回路部分（単位駆動回路１４０）の構成を示す
図である。FIG. 14 is a diagram showing a configuration of a circuit portion (unit drive circuit 140) corresponding to one output of a 6-bit digital driver according to the present invention.

【図１５】本発明による６ビットデジタル駆動器の１出
力対応の回路部分（単位駆動回路１５０）の構成を示す
図である。FIG. 15 is a diagram showing a configuration of a circuit portion (unit drive circuit 150) corresponding to one output of a 6-bit digital driver according to the present invention.

【符号の説明】[Explanation of symbols]

Ｔ_SMP 標本化パルス ＬＳ 出力パルス Ｔ_m、Ｔ_m1、Ｔ_m2 補正パルス Ｍ_SMP 標本化メモリ Ｍ_H 保持メモリ Ｃｏｒ、Ｃｏｒ１、Ｃｏｒ２ 補正回路部 ＯＰＣ 出力回路部 Ｖ₀〜Ｖ₆₃ 階調電圧 ＤＬ データ線 ＤＬ_n ｎ列目のデータ線 Ｈｓｙｎｃ 水平同期信号 Ｖｓｙｎｃ 垂直同期信号 Ｖ_COM 共通電極電圧T _SMP sampling pulse LS output pulse T _m , T _m1 , T _m2 correction pulse M _SMP sampling memory M _H holding memory Cor, Cor1, Cor2 correction circuit section OPC output circuit section V _{0 to} V ₆₃ gradation voltage DL data line DL _n nth data line Hsync horizontal sync signal Vsync vertical sync signal V _COM common electrode voltage

フロントページの続き (56)参考文献 特開 平５−257123（ＪＰ，Ａ) 特開 平８−129365（ＪＰ，Ａ) 特開 平６−18850（ＪＰ，Ａ) 特開 平８−160394（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133 Continuation of the front page (56) Reference JP-A-5-257123 (JP, A) JP-A-8-129365 (JP, A) JP-A-6-18850 (JP, A) JP-A-8-160394 (JP , A) (58) Fields surveyed (Int.Cl. ⁷ , DB name) G09G 3/36 G02F 1/133

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 画素と該画素に接続されたデータ線とを
有する表示パネルを含む表示装置を駆動する方法であっ
て、 画像データを標本化することにより、画像データの値に
応じた値の出力データを生成するステップと、階調 の中央値に対して該出力データの値と相補的な値を
有するように該出力データの補正値を生成するステップ
と、 １出力期間の前半部には、該補正値に対応する電圧を該
データ線に出力するステップと、 該１出力期間の後半部には、該出力データの値に対応す
る電圧を該データ線に出力するステップとを包含し、該データ線に出力される電圧が１出力期間毎に正負の極
性が切り替えられて、連続する２つの出力期間にわたっ
て該データ線に印加される電圧の平均が、各出力期間に
おける出力データの値にかかわらず、一定になっている
ことを特徴とする 方法。1. A method of driving a display device including a display panel having a pixel and a data line connected to the pixel, wherein the image data is sampled to obtain a value of the image data.
And generating output data corresponding value, and generating a correction value of the output data to have a value complementary to the value of the output data to the center value of the gradation, the one output period the front half portion, and outputting a voltage corresponding to the correction value to the data line, the second half portion of said one output period, and outputting a voltage corresponding to the value of the output data to the data line And the voltage output to the data line has positive and negative polarities for each output period.
The sex is switched, and the output is continued for two consecutive output periods.
The average voltage applied to the data line is
Is constant regardless of the value of the output data in
A method characterized by the following . 【請求項２】 前記出力データの値を補正する前記ステ
ップは、該出力データの少なくとも１ビットを反転させ
るステップを包含する、請求項１に記載の方法。2. The method of claim 1, wherein correcting the value of the output data comprises inverting at least one bit of the output data. 【請求項３】 画素と該画素に接続されたデータ線とを
有する表示パネルを含む表示装置を駆動する回路であっ
て、 ある水平期間において画像データを標本化して記憶する
標本化メモリと、 出力パルスに応答して、該標本化メモリに記憶された画
像データを該標本化メモリからの出力データとして記憶
する保持メモリと、階調 の中央値に対して該出力データと相補的な値を有す
るように、該保持メモリに記憶された該出力データの補
正値を生成する補正回路部と、 １出力期間の前半部には、該出力データの該補正値に対
応する電圧を該データ線に出力し、該１出力期間の後半
部には、該出力データの値に対応する電圧を該データ線
に出力する出力回路部とを備え、 該出力回路部は、１データ線に出力される電圧を１出力
期間毎に正負の極性を 切り替えて、連続する２つの出力
期間にわたって該データ線に印加される電圧の平均が、
各出力期間における出力データの値にかかわらず、一定
になっていることを特徴とする 回路。3. A circuit for driving a display device including a display panel having pixels and data lines connected to the pixels, the sampling memory storing and sampling image data in a certain horizontal period, and an output. The image stored in the sampling memory in response to the pulse.
A holding memory that stores image data as output data from the sampling memory, and a value of the output data stored in the holding memory that has a value complementary to the output data with respect to the median value of gradation . Supplement
A correction circuit for generating a positive value, the first half of the one output period, a voltage corresponding to the correction value of the output data is output to the data line, in the second half portion of said one output period, the output An output circuit section for outputting a voltage corresponding to a data value to the data line, wherein the output circuit section outputs one voltage output to one data line.
Two consecutive outputs by switching positive / negative polarity for each period
The average of the voltage applied to the data line over a period is
Constant regardless of the output data value in each output period
A circuit characterized by: 【請求項４】 前記補正回路部は、前記出力データの少
なくとも１ビットを反転させることにより、該出力デー
タの値を補正する、請求項３に記載の回路。4. The circuit according to claim 3, wherein the correction circuit unit corrects the value of the output data by inverting at least one bit of the output data. 【請求項５】 前記補正回路部は、受け取る補正パルス
のレベルに応じて前記出力データの値を補正するか否か
を決定し、該補正パルスのレベルは、前記１出力期間の
途中で切り替わる、請求項３に記載の回路。5. The correction circuit unit determines whether to correct the value of the output data according to the level of a correction pulse received , and the level of the correction pulse is switched in the middle of the one output period. The circuit according to claim 3. 【請求項６】 前記補正回路部は、第１補正パルスと第
２補正パルスのうち選択された補正パルスを受け取り、
該第１補正パルスを受け取る場合には、該第１補正パル
スのレベルに応じて前記出力データの値を補正するか否
かを決定するとともに、該第１補正パルスのレベルが前
記１出力期間の途中で切り替わり、該第２補正パルスを
受け取る場合には、前記出力データの値を補正しない請
求項３に記載の回路。6. The correction circuit section receives a correction pulse selected from a first correction pulse and a second correction pulse,
When receiving the first correction pulse, the first correction pulse
Whether to correct the value of the output data according to the output level
And the level of the first correction pulse is
Note that the second correction pulse is switched in the middle of one output period.
The circuit according to claim 3 , wherein when the value is received, the value of the output data is not corrected .