JP3375359B2

JP3375359B2 - Electronic clock with time information receiving function

Info

Publication number: JP3375359B2
Application number: JP02072693A
Authority: JP
Inventors: 正八宗岡; 憲二藤田
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1993-01-14
Filing date: 1993-01-14
Publication date: 2003-02-10
Anticipated expiration: 2018-02-10
Also published as: JPH06214055A

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、パルス幅変調受信装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse width modulation receiver.

【０００２】[0002]

【従来の技術】デジタルのデータを単路の伝送経路を使
用して伝送する方式は各方面で使用されている。特に電
波を伝送媒体に使用しデジタルのデータを通信する場合
には、移動電話の制御チャンネル等当たり前の方式であ
る。デジタル信号の電波による伝送は近年ではＰｈａｓ
ｅＳｈｉｆｔＫｅｙｉｎｇ（ＰＳＫ）やＦｒｅｑｕ
ｅｎｃｙＳｈｉｆｔＫｅｙｉｎｇ（ＦＳＫ）が一般
的な方式である。しかし長波の標準電波のタイムコード
のように搬送波の周波数が低く、データコードの伝送ス
ピードが１データ／秒というような遅い伝送スピードで
はパルス幅変調方式が用いられている。このタイムコー
ドはパルスの幅によってデジタルの信号を表し、例えば
ドイツの標準電波局のＤＣＦ７７の信号は図４のように
３パターンあり、いずれも立ち下がりのタイミングが正
秒のタイミングで”０”の信号幅は１００ｍＳ、”１”
の信号幅は２００ｍＳ、立ち下がらないのが”Ｍ”であ
る。この”０””１””Ｍ”の３パターンでＢＣＤコー
ドとマーカーを構成し、ＢＣＤコードは時、分、年、
月、日、曜のタイムコードとなっている。2. Description of the Related Art A method of transmitting digital data using a single transmission path is used in various fields. In particular, when digital data is communicated using radio waves as a transmission medium, it is a standard method such as a control channel of a mobile phone. In recent years, the transmission of digital signals by radio waves is Phase
e Shift Keying (PSK) and Frequ
The general method is "energy shift keying" (FSK). However, the pulse width modulation method is used at a low transmission speed such as a time code of a long-wave standard radio wave having a low carrier frequency and a data code transmission speed of 1 data / second. This time code represents a digital signal according to the pulse width. For example, the signal of DCF77 of the German standard radio station has three patterns as shown in FIG. 4, and the fall timing is "0" at the timing of the positive second. Signal width is 100mS, "1"
Has a signal width of 200 mS, and does not fall is "M". The BCD code and the marker are composed of these three patterns of "0", "1", and "M". The BCD code is the hour, minute, year, and
The time code is month, day, and day.

【０００３】以下図面により本発明の従来例を説明す
る。図２はパルス幅変調受信装置の一従来例を示す電波
時計のブロック図であり、図４（ａ）、図４（ｂ）、図
５（ａ）、図５（ｂ）は従来の電波時計の動作のタイム
チャートで、図４（ｂ）、図５（ｂ）はそれぞれ図４
（ａ）図５（ａ）を一部拡大したものである。この電波
時計は前記ＤＣＦ７７を受信してデコードし時計の時刻
データを修正するものである。図２で１は前記ＤＣＦ７
７の長波電波をとらえるアンテナ、２ａは該アンテナ１
に接続され電波を復調し復調信号Ｓｄを出力する受信回
路で、２ｂは復調信号Ｓｄをパルス幅変調信号Ｓｐに変
換し出力するコンバータである。３は該コンバータ２ｂ
の前記パルス幅変調信号Ｓｐを入力しパルス幅変調信号
Ｓｐの立ち下がりを検出し、立ち下がり検出信号Ｓｕを
出力する立ち下がり検出回路、４は発振信号Ｓｘを出力
する水晶振動子による発振回路、５は該発振回路４に接
続され発振信号Ｓｘを分周してサンプリングクロック信
号Ｓｃを出力するサンプリングクロック発生回路であ
る。６は前記立ち下がり検出信号Ｓｕのタイミングでス
タートし、前記サンプリングクロック信号Ｓｃをカウン
トしてサンプリングトリガ信号Ｓｔを発生するサンプリ
ングトリガ発生手段でスイッチ信号ＳｓがＶＤＤレベル
のとき動作する。７は前記コンバータ２ｂからのパルス
幅変調信号Ｓｐとサンプリングトリガ発生手段６からの
前記サンプリングトリガ信号Ｓｔを入力し、パルス幅変
調信号Ｓｐを前記サンプリングトリガ信号Ｓｔに従って
デコードし、デコード信号Ｓｘを出力するサンプリング
デコード手段である。８は該サンプリングデコード手段
７からの前記デコード信号Ｓｘを入力して整理するとと
もにタイムコード信号Ｓｗを作成して出力するタイムコ
ード作成手段でスイッチ信号ＳｓがＶＤＤレベルのとき
動作する。９は計時回路で前記タイムコード作成手段８
からのタイムコード信号Ｓｗと前記立ち下がり検出信号
Ｓｕを入力し時刻データの修正をおこなう。１０は時刻
表示手段で前記計時回路９からの時刻信号Ｓｚに従って
時刻の表示をおこなう。１５はスイッチ手段で一端がマ
イナス電位であるＶＳＳに接続されているプルダウン抵
抗１５ａと、一端がプラス電位であるＶＤＤに接続さ
れ、もう一端が前記プルダウン抵抗１５ａと接続してい
るスイッチ１５ｂとで構成され、プルダウン抵抗１５ａ
とスイッチ１５ｂとの接続点がスイッチ信号Ｓｓとして
出力される。A conventional example of the present invention will be described below with reference to the drawings. FIG. 2 is a block diagram of a radio-controlled timepiece showing a conventional example of a pulse width modulation receiver, and FIGS. 4 (a), 4 (b), 5 (a) and 5 (b) are conventional radio-controlled timepieces. 4B and 5B are time charts of the operation of FIG.
5A is a partially enlarged view of FIG. This radio-controlled timepiece receives the DCF77 and decodes it to correct the time data of the timepiece. In FIG. 2, 1 is the DCF7
7 is an antenna for capturing long-wave radio waves, 2a is the antenna 1
The receiving circuit 2b is connected to and demodulates a radio wave and outputs a demodulation signal Sd. Reference numeral 2b is a converter that converts the demodulation signal Sd into a pulse width modulation signal Sp and outputs it. 3 is the converter 2b
A falling edge detection circuit for inputting the pulse width modulation signal Sp, detecting a falling edge of the pulse width modulation signal Sp, and outputting a falling edge detection signal Su, 4 is an oscillation circuit by a crystal oscillator for outputting an oscillation signal Sx, Reference numeral 5 denotes a sampling clock generation circuit which is connected to the oscillation circuit 4 and which divides the oscillation signal Sx and outputs a sampling clock signal Sc. Reference numeral 6 denotes a sampling trigger generating means which starts at the timing of the fall detection signal Su and counts the sampling clock signal Sc to generate a sampling trigger signal St, which operates when the switch signal Ss is at the VDD level. Reference numeral 7 inputs the pulse width modulation signal Sp from the converter 2b and the sampling trigger signal St from the sampling trigger generating means 6, decodes the pulse width modulation signal Sp according to the sampling trigger signal St, and outputs a decoding signal Sx. It is a sampling and decoding means. Numeral 8 is a time code generating means for inputting and organizing the decode signal Sx from the sampling / decoding means 7 and for generating and outputting the time code signal Sw, which operates when the switch signal Ss is at the VDD level. Reference numeral 9 is a time counting circuit, which is the time code creating means 8
The time code signal Sw from and the fall detection signal Su are input to correct the time data. Reference numeral 10 is a time display means for displaying the time in accordance with the time signal Sz from the clock circuit 9. Reference numeral 15 is a switch means, and is composed of a pull-down resistor 15a whose one end is connected to VSS which is a negative potential, and a switch 15b whose one end is connected to VDD which is a positive potential and whose other end is connected to the pull-down resistor 15a. And pull-down resistor 15a
The connection point between the switch 15b and the switch 15b is output as a switch signal Ss.

【０００４】次に図４を用いて図２の電波時計の動作を
説明する。アンテナ１によって受信された長波電波のＤ
ＣＦ７７の信号は、受信回路２ａでＤＣＦ７７の信号の
み抽出し増幅されて検波される。検波動作はＤＣＦ７７
の信号から搬送波の周波数成分を除去し、変調信号であ
る包絡線を抽出する。この包絡線が図４の前記復調信号
Ｓｄである。該復調信号Ｓｄはコンバータ２ｂで直流レ
ベルＶｔと比較され、デジタル信号であるパルス幅変調
信号Ｓｐに変換される。ここで図４のパルス幅変調信号
Ｓｐの１つ目と２つ目のＳｐ１１、Ｓｐ１２の間隔はＤ
ＣＦ７７の信号が１秒おきに立ち下がるので約１秒であ
る。またパルス幅変調信号Ｓｐ１１は”０”のコードで
１００ｍＳ間ＶＳＳレベルで、パルス幅変調信号Ｓｐ１
２は”１”のコードで２００ｍＳ間ＶＳＳレベルで、パ
ルス幅変調信号Ｓｐ１３は”Ｍ”のコードでＶＳＳレベ
ルにはならない。つぎに前記パルス幅変調信号Ｓｐを入
力した立ち下がり検出回路３は、パルス幅変調信号Ｓｐ
１１の立ち下がりに対しては立ち下がり検出信号Ｓｕ１
１を、パルス幅変調信号Ｓｐ１２の立ち下がりに対して
は立ち下がり検出信号Ｓｕ１２をそれぞれ出力する。前
記サンプリングクロック発生回路５は図４のようにタイ
ムコードの伝送速度である１Ｈｚの４０倍の４０Ｈｚの
立ち上がりパルスをサンプリングクロック信号Ｓｃとし
て発生する。Next, the operation of the radio-controlled timepiece shown in FIG. 2 will be described with reference to FIG. D of longwave radio waves received by antenna 1
The CF77 signal is detected by amplifying and amplifying only the DCF77 signal in the receiving circuit 2a. DCF77 detection operation
The frequency component of the carrier wave is removed from the signal of, and the envelope which is the modulated signal is extracted. This envelope is the demodulated signal Sd in FIG. The demodulated signal Sd is compared with the DC level Vt by the converter 2b and converted into a pulse width modulation signal Sp which is a digital signal. Here, the interval between the first and second Sp11 and Sp12 of the pulse width modulation signal Sp of FIG. 4 is D
It takes about 1 second since the CF77 signal falls every 1 second. Further, the pulse width modulation signal Sp11 has a code of "0" and is at the VSS level for 100 mS.
2 is a code of "1" and has a VSS level for 200 mS, and the pulse width modulation signal Sp13 is a code of "M" and does not have a VSS level. Next, the fall detection circuit 3 to which the pulse width modulation signal Sp has been input, receives the pulse width modulation signal Sp.
For the fall of 11, the fall detection signal Su1
1 and outputs the fall detection signal Su12 for the fall of the pulse width modulation signal Sp12. As shown in FIG. 4, the sampling clock generation circuit 5 generates a rising pulse of 40 Hz, which is 40 times as high as 1 Hz which is the transmission rate of the time code, as the sampling clock signal Sc.

【０００５】前記スイッチ手段１５をＯＮ状態にすると
スイッチ信号ＳｓがＶＤＤレベルになり、前記サンプリ
ングトリガ発生手段６は、図４の立ち下がり検出信号Ｓ
ｕ１１のタイミングで前記サンプリングクロック信号Ｓ
ｃのカウント開始して、５０ｍＳ後である２発目でサン
プリングトリガ信号Ｓｔａ１１を発生し、１５０ｍＳ後
である６発目でサンプリングトリガ信号Ｓｔｂ１１を発
生する。以下サンプリングトリガ発生手段６は前記サン
プリングトリガ信号Ｓｔａ１１から前記サンプリングク
ロック信号Ｓｃを４０発カウントするたびにサンプリン
グトリガ信号Ｓｔａ１２、Ｓｔａ１３を発生しその後も
継続する。このときサンプリングトリガ信号Ｓｔａ１１
とＳｔａ１２とＳｔａ１３の間隔Ｔ１は１秒である。同
様に前記サンプリングトリガ信号Ｓｔｂ１１から前記サ
ンプリングクロック信号Ｓｃを４０発カウントするたび
にサンプリングトリガ信号Ｓｔｂ１２、Ｓｔｂ１３を発
生しその後も継続する。前記パルス幅変調信号Ｓｐの立
ち下がりのタイミングから最初のタイミングで繰り返し
発生するサンプリングトリガ信号Ｓｔのパルスをサンプ
リングトリガ信号Ｓｔａ、次のタイミングで繰り返し発
生するサンプリングトリガ信号Ｓｔのパルスをサンプリ
ングトリガ信号Ｓｔｂと呼ぶ。前記サンプリングトリガ
発生手段６が立ち下がり検出信号Ｓｕでカウントを開始
するのは、スイッチ手段１５がＯＮ状態になりスイッチ
信号ＳｓがＶＤＤレベルになって最初の立ち下がり検出
信号Ｓｕ１１のみで、図４の立ち下がり検出信号Ｓｕ１
２以降は無視する。When the switch means 15 is turned on, the switch signal Ss becomes VDD level, and the sampling trigger generating means 6 causes the falling detection signal S of FIG.
The sampling clock signal S at the timing u11
After the counting of c is started, the sampling trigger signal Sta11 is generated in the second shot 50 mS later, and the sampling trigger signal Stb11 is generated in the sixth shot 150 mS later. Hereinafter, the sampling trigger generating means 6 generates sampling trigger signals Sta12 and Sta13 every time the sampling clock signal Sc is counted 40 times from the sampling trigger signal Sta11, and continues thereafter. At this time, the sampling trigger signal Sta11
And the interval T1 between Sta12 and Sta13 is 1 second. Similarly, every time the sampling clock signal Sc is counted 40 times from the sampling trigger signal Stb11, sampling trigger signals Stb12 and Stb13 are generated and continue thereafter. A pulse of the sampling trigger signal St that is repeatedly generated at the first timing from the falling timing of the pulse width modulation signal Sp is a sampling trigger signal Sta, and a pulse of the sampling trigger signal St that is repeatedly generated at the next timing is a sampling trigger signal Stb. Call. The sampling trigger generating means 6 starts counting with the fall detection signal Su only when the switch means 15 is turned on and the switch signal Ss becomes VDD level and only the first fall detection signal Su11 is generated. Fall detection signal Su1
Ignore after 2.

【０００６】前記サンプリングデコード手段７はパルス
幅変調信号Ｓｐを入力して前記サンプリングトリガ信号
ＳｔのパルスのタイミングでＶＤＤレベル（以下Ｈレベ
ルとする）かＶＳＳレベル（以下Ｌレベルとする）かを
判断する。図４でサンプリングトリガ信号Ｓｔａ１１の
タイミングでパルス幅変調信号Ｓｐ１１はＬレベルで、
サンプリングトリガ信号Ｓｔｂ１１のタイミングではパ
ルス幅変調信号ＳｐはＨレベルである。このようにパル
ス幅変調信号Ｓｐが前記サンプリングトリガ信号Ｓｔａ
のタイミングでＬレベルでサンプリングトリガ信号Ｓｔ
ｂのタイミングでＨレベルのときはパルス幅変調信号Ｓ
ｐを”０”とデコードし、前記サンプリングトリガ信号
Ｓｔａ、ＳｔｂのタイミングでＬレベルのときはパルス
幅変調信号Ｓｐを”１”とデコードし、前記サンプリン
グトリガ信号Ｓｔａ、ＳｔｂのタイミングでもＨレベル
のときはパルス幅変調信号Ｓｐは”Ｍ”とデコードされ
る。よってサンプリングトリガ信号Ｓｔａ１２のタイミ
ングでパルス幅変調信号Ｓｐ１２はＬレベルで、サンプ
リングトリガ信号Ｓｔｂ１２のタイミングでもパルス幅
変調信号ＳｐはＬレベルであるから”１”のコードであ
る。またサンプリングトリガ信号Ｓｔａ１３のタイミン
グでパルス幅変調信号Ｓｐ１３はＨレベルで、サンプリ
ングトリガ信号Ｓｔｂ１３のタイミングでもパルス幅変
調信号ＳｐはＨレベルであるから”Ｍ”のコードであ
る。これらのコードがデコード信号Ｓｘとして出力され
る。タイムコード作成手段８はスイッチ信号ＳｓがＶＤ
Ｄレベルであるから、前記デコード信号Ｓｘを入力して
前記ＤＣＦ７７のタイムコードデータとして整理を開始
する。整理が完了したタイムコードはタイムコード信号
Ｓｗとして出力され、前記計時回路９で時刻データとし
て現在の時刻データを修正する。また計時回路９は前記
立ち下がり検出信号Ｓｕによって秒のタイミングを修正
する。前記時刻表示手段１０は前記計時回路９からの時
刻信号Ｓｚに従って時刻の表示をおこなう。The sampling / decoding means 7 receives the pulse width modulation signal Sp and judges at the timing of the pulse of the sampling trigger signal St whether it is VDD level (hereinafter referred to as H level) or VSS level (hereinafter referred to as L level). To do. In FIG. 4, the pulse width modulation signal Sp11 is at the L level at the timing of the sampling trigger signal Sta11,
At the timing of the sampling trigger signal Stb11, the pulse width modulation signal Sp is at H level. In this way, the pulse width modulation signal Sp is the sampling trigger signal Sta.
Sampling trigger signal St at L level at the timing of
When it is at the H level at the timing of b, the pulse width modulation signal S
When p is decoded as "0", the pulse width modulation signal Sp is decoded as "1" when the sampling trigger signals Sta and Stb are at L level, and the sampling trigger signals Sta and Stb are also at H level. At this time, the pulse width modulation signal Sp is decoded as "M". Therefore, the pulse width modulation signal Sp12 is at the L level at the timing of the sampling trigger signal Sta12, and the pulse width modulation signal Sp is at the L level at the timing of the sampling trigger signal Stb12, which is a code of "1". Further, the pulse width modulation signal Sp13 is at the H level at the timing of the sampling trigger signal Sta13, and the pulse width modulation signal Sp is at the H level at the timing of the sampling trigger signal Stb13, so the code is "M". These codes are output as the decode signal Sx. In the time code creating means 8, the switch signal Ss is VD
Since it is at the D level, the decoding signal Sx is input and the sorting is started as the time code data of the DCF 77. The time code that has been sorted is output as a time code signal Sw, and the time circuit 9 corrects the current time data as time data. Further, the clock circuit 9 corrects the timing of seconds by the fall detection signal Su. The time display means 10 displays the time according to the time signal Sz from the clock circuit 9.

【０００７】以上のように従来の電波時計では、前記サ
ンプリングトリガ発生手段６が図４のサンプリングトリ
ガ信号Ｓｔａ１１やサンプリングトリガ信号Ｓｔｂ１１
のごとく、あらかじめ決まった時間タイミングにパルス
を発生する。たとえば特開昭６４−２５０９１のごとく
秒の正時から決まった長さの時間後（例えば０．１５
Ｓ、０．４５Ｓ等）に復調信号を調べに行くことが行わ
れていた。As described above, in the conventional radio-controlled timepiece, the sampling trigger generating means 6 causes the sampling trigger signal Sta11 and the sampling trigger signal Stb11 shown in FIG.
, A pulse is generated at a predetermined time timing. For example, as disclosed in Japanese Patent Laid-Open No. 64-25091, after a fixed length of time (for example, 0.15
S, 0.45S, etc.) to check the demodulated signal.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、受信を
開始したときなど受信状況が変化すると当然パルス幅変
調信号Ｓｐの信号の変化点も変動してしまう。例えば前
記受信回路２ａから出力される復調信号Ｓｄを前記コン
バータ２ｂでパルス幅変調信号Ｓｐに変換すると必ずし
も図４のようにもとのパルス幅に変換できず、図５のよ
うにパルス幅が変化してしまう。このようにパルス幅が
一定にならないのは、前記受信回路２ａが図５のように
復調信号Ｓｄの立ち上がり立ち下がり時に波形が緩やか
に変化し、コンバータ２ｂの変換用の直流レベルＶｔと
の比較で一定のパルス幅にならないためである。この時
受信回路２ａは適切な増幅率が決定されていないで動作
している。しかしパルス幅変調信号Ｓｐのパルス幅は受
信装置を移動したりして、電波の受信強度が変化した
り、アンテナの指向性による受信能力が変化しないかぎ
り短期的には変化しない。 However, the reception
If the reception status changes, such as when the
The change point of the signal of the adjustment signal Sp also changes. For example, if the demodulated signal Sd output from the receiving circuit 2a is converted into the pulse width modulated signal Sp by the converter 2b, the pulse width cannot be converted to the original pulse width as shown in FIG. The pulse width changes. The reason why the pulse width is not constant in this way is that the waveform of the receiving circuit 2a changes gently when the demodulated signal Sd rises and falls as shown in FIG. 5, and is compared with the conversion DC level Vt of the converter 2b. This is because the pulse width does not become constant. At this time, the receiving circuit 2a is operating without determining an appropriate amplification factor. However, the pulse width of the pulse width modulation signal Sp does not change in the short term unless the reception intensity of the radio wave changes or the reception ability due to the directivity of the antenna changes when the receiving device is moved.

【０００９】図５の復調信号Ｓｐはパルス幅がもとのパ
ルス幅よりそれぞれ１００ｍＳ大きい場合である。図５
のパルス幅変調信号Ｓｐ２１は”０”のコードで２００
ｍＳ間ＶＳＳレベルで、パルス幅変調信号Ｓｐ２２は”
１”のコードで３００ｍＳ間ＶＳＳレベルで、パルス幅
変調信号Ｓｐ２３は”Ｍ”のコードでＶＳＳレベルには
ならない。まずスイッチ手段１５がＯＮ状態になってス
イッチ信号ＳｓがＶＤＤレベルになり、最初の立ち下が
り検出信号Ｓｕ２１でサンプリングトリガ発生手段６
は、サンプリングクロック信号Ｓｃをカウント開始す
る。そして図４のサンプリングトリガ信号Ｓｔａ１１、
Ｓｔｂ１１と同様にサンプリングトリガ信号Ｓｔａ２
１、Ｓｔｂ２１を発生する。前記サンプリングデコード
手段７は図５でサンプリングトリガ信号Ｓｔａ２１のタ
イミングでパルス幅変調信号Ｓｐ２１はＬレベルで、サ
ンプリングトリガ信号Ｓｔｂ２１のタイミングでもパル
ス幅変調信号ＳｐはＬレベルである。よって本来”０”
のコードであるのに”１”にデコードしてしまう。よっ
て本来、デコード信号Ｓｘは”０”のコードであるの
に”１”のコードとして出力される。よってタイムコー
ド作成手段８はＤＣＦ７７のタイムコードデータとして
整理しても、送信された時刻データと異なっていてタイ
ムコードとして成り立たない。よって前記計時回路９で
の時刻データの修正はできない。The demodulated signal Sp of FIG. 5 has a pulse width larger than the original pulse width by 100 mS. Figure 5
The pulse width modulation signal Sp21 of is 200 with the code of "0".
The pulse width modulation signal Sp22 is at VSS level during mS
The pulse width modulation signal Sp23 does not reach the VSS level with the code of "M" at the VSS level for 300 mS with the code of 1 ". First, the switch means 15 is turned on and the switch signal Ss becomes the VDD level, and the first Sampling trigger generating means 6 with the fall detection signal Su21
Starts counting the sampling clock signal Sc. The sampling trigger signal Sta11 of FIG.
As with Stb11, the sampling trigger signal Sta2
1, Stb21 is generated. In the sampling / decoding means 7, the pulse width modulation signal Sp21 is at the L level at the timing of the sampling trigger signal Sta21 in FIG. 5, and the pulse width modulation signal Sp is at the L level at the timing of the sampling trigger signal Stb21. Therefore, it is originally "0"
Even though it is a code of, it will be decoded as "1". Therefore, although the decode signal Sx is originally a code of "0", it is output as a code of "1". Therefore, even if the time code creating means 8 sorts out the time code data of the DCF 77, it does not hold as a time code because it is different from the transmitted time data. Therefore, the time data in the time counting circuit 9 cannot be corrected.

【００１０】以上のように従来のパルス幅変調受信装置
である電波時計では、受信装置を移動して電波の受信強
度が変化したり、アンテナの指向性による受信能力が変
化して、前記受信回路２ａの増幅率がその度に変化した
ときに一定の形のパルス幅変調信号Ｓｐを出力できず、
コンバータ２ｂの出力である復調信号Ｓｄのパルス幅が
一定にならない場合がある。このとき上述のごとく前記
サンプリングトリガ信号Ｓｔが最初の立ち下がり検出信
号Ｓｕからあらかじめ決まったタイミングで発生されて
いるため、前記サンプリングデコード手段７はタイムコ
ードデータを正しくデコードできない結果となり、電波
時計としては正しい時刻修正機能が行えなくなるという
問題があった。本発明は上記問題を解決し、新たな受信
の開始などに伴い受信状況が変化してもパルス幅変調信
号の信号変化点を正確に特定できる時刻情報受信機能付
電子時計を提供することを目的とする。 As described above, in the radio-controlled timepiece which is the conventional pulse width modulation receiving device, the receiving device is moved to change the reception intensity of the radio wave, or the receiving ability due to the directivity of the antenna is changed, so that the receiving circuit is changed. When the amplification factor of 2a changes each time, the pulse width modulation signal Sp having a constant shape cannot be output,
The pulse width of the demodulated signal Sd output from the converter 2b may not be constant. At this time, as described above, the sampling trigger signal St is generated at a predetermined timing from the first falling detection signal Su, so that the sampling decoding means 7 cannot correctly decode the time code data, and as a radio-controlled timepiece. There was a problem that the correct time adjustment function could not be performed. The present invention solves the above-mentioned problems and provides a new reception.
Even if the reception status changes due to the start of
With time information reception function that can accurately identify the signal change point of the signal
The purpose is to provide an electronic watch.

【００１１】[0011]

【課題を解決するための手段】上記目的を達成するため
本発明は、時刻情報を表した一定周期の複数のパルス信
号を受信する受信回路と、前記パルス信号をサンプリン
グするサンプリングクロックを発生するサンプリングク
ロック発生手段と、前記サンプリングクロックのサンプ
リングタイミングで前記パルス信号のレベルを判定する
判定手段と、前記複数のパルス信号の各サンプリングク
ロックに対応したアドレス毎に前記判定手段からの判定
結果に基づき累積的に加算したデータを記憶するメモリ
手段と、前記サンプリングクロック発生手段と前記判定
手段と前記メモリ手段とを用いて、前記複数のパルス信
号の一定周期を所定回数繰り返し複数周期分サンプリン
グし各周期分のサンプリングタイミング毎の前記判定結
果に基づく前記メモリ手段の加算結果により前記パルス
信号のレベル変化を判別し、この判別結果から前記パル
ス信号の種別を識別する識別手段と、前記識別手段から
の出力により時刻情報を作成する時刻情報作成手段と、
前記時刻情報に基づき時刻を表示する時刻表示手段とを
有する事を特徴とする。In order to achieve the above object, the present invention provides a receiving circuit for receiving a plurality of pulse signals having a constant cycle and representing time information, and a sampling circuit for generating a sampling clock for sampling the pulse signals. a clock generating means, determination means for determining the level of the pulse signal at a sampling timing of the sampling clock, judging from the determination means for each address corresponding to each sampling clock of the plurality of pulse signals
Memory means for storing data that is cumulatively added based on the result, the sampling clock generating means, and the determination
Means and the memory means are used to generate the plurality of pulse signals.
Repeat a fixed number of cycles for a predetermined number of times.
The judgment result for each sampling timing for each cycle
Time to determine a more level change of the pulse signal to the sum of said memory means based on the result, to create identifying means for identifying a type of the pulse signal from the determination result, the time information by an output from said identification means Information creation means,
A time display means for displaying the time based on the time information.

【００１２】[0012]

【実施例】以下図面により本発明の実施例を説明する。
図１は本発明のパルス幅変調受信装置の一実施例を示す
電波時計のブロック図であり図２に示す従来例と同一要
素には同一番号を付し説明を省略する。図３(ａ)、図３
(ｂ)は図１に示す本発明の電波時計の動作のタイムチャ
ートで、図３(ｂ)は図３(ａ)を一部拡大したものであ
る。パルス幅変調信号Ｓｐのパルス幅は図５のものと同
様である。１１ａは前記コンバータ２ｂからのパルス幅
変調信号Ｓｐと、前記サンプリングクロック発生回路５
からのサンプリングクロック信号Ｓｃを入力し、パルス
幅検出信号Ｓｋを出力するパルス幅検出手段で、前記パ
ルス幅変調信号Ｓｐを前記サンプリングクロック信号Ｓ
ｃのタイミングでレベルを検出し、パルス幅変調信号Ｓ
ｐが立ち上がってＬレベルからＨレベルに変化したらパ
ルス幅検出信号Ｓｋを出力する。１１ｂはサンプリング
アドレス発生手段で、前記立ち下がり検出回路３からの
立ち下がり検出信号Ｓｕと、前記サンプリングクロック
発生回路５からのサンプリングクロック信号Ｓｃと前記
スイッチ手段１５からのスイッチ信号Ｓｓを入力し、サ
ンプリングアドレス信号Ｓａを出力すると共に、メモリ
終了信号Ｓｅを出力する。そしてスイッチ信号ＳｓがＶ
ＤＤレベルのとき、最初の立ち下がり検出信号Ｓｕのタ
イミングで前記サンプリングクロック信号Ｓｃをサンプ
リングクロック計数値Ｃｃにカウントし、該サンプリン
グクロック計数値Ｃｃが奇数の時、図示しない２０進カ
ウンタにより１から２０までのサンプリングアドレス計
数値Ｃａをカウントする。該サンプリングアドレス計数
値Ｃａをサンプリングアドレス信号Ｓａとして出力し、
また前記サンプリングクロック計数値Ｃｃの値からメモ
リ終了信号Ｓｅを出力する。１１ｃは２０個のメモリで
構成されたパルス幅メモリ手段で、前記パルス幅検出手
段１１ａからのパルス幅検出信号Ｓｋと、前記サンプリ
ングアドレス発生手段１１ｂからのサンプリングアドレ
ス信号Ｓａと、前記スイッチ手段１５からのスイッチ信
号Ｓｓと、サンプリングトリガ選択手段１１ｄからのメ
モリ呼び出し信号Ｓｙを入力しメモリ信号Ｓｍを出力す
る。そして前記パルス幅検出信号Ｓｋが入力されると、
前記サンプリングアドレス信号Ｓａのアドレスに対応し
たメモリの値を加算し、メモリ呼び出し信号Ｓｙに従っ
て、メモリ内容をメモリ信号Ｓｍとして出力する。１１
ｄはサンプリングトリガ選択手段で、前記立ち下がり検
出信号Ｓｕと、前記サンプリングクロック信号Ｓｃと、
前記サンプリングアドレス発生手段１１ｂからのメモリ
終了信号Ｓｅと、前記パルス幅メモリ手段１１ｃからの
メモリ信号Ｓｍを入力し、サンプリングトリガ信号Ｓｔ
と、メモリ呼び出し信号Ｓｙを出力する。そして前記メ
モリ終了信号Ｓｅを入力すると、前記メモリ呼び出し信
号Ｓｙを出力して前記パルス幅メモリ手段１１ｃからの
メモリ信号Ｓｍを入力し、該メモリ信号Ｓｍの値から前
記サンプリングクロック信号Ｓｃに同期した適当なサン
プリングトリガ信号Ｓｔを選択し出力する。以上のパル
ス幅検出手段１１ａと、サンプリングアドレス発生手段
１１ｂと、パルス幅メモリ手段１１ｃと、サンプリング
トリガ選択手段１１ｄでサンプリングトリガ発生手段１
１を構成している。Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram of a radio-controlled timepiece showing an embodiment of the pulse width modulation receiving apparatus of the present invention. The same elements as those of the conventional example shown in FIG. 3 (a), FIG.
FIG. 3B is a time chart of the operation of the radio-controlled timepiece of the invention shown in FIG. 1, and FIG. 3B is a partially enlarged view of FIG. The pulse width of the pulse width modulation signal Sp is similar to that of FIG. Reference numeral 11a denotes the pulse width modulation signal Sp from the converter 2b and the sampling clock generation circuit 5
The pulse width modulation signal Sp is input to the sampling clock signal Sc by the pulse width detection means that outputs the pulse width detection signal Sk.
The level is detected at the timing of c, and the pulse width modulation signal S is detected.
When p rises and changes from the L level to the H level, the pulse width detection signal Sk is output. Reference numeral 11b is a sampling address generating means, which receives the falling detection signal Su from the falling detection circuit 3, the sampling clock signal Sc from the sampling clock generating circuit 5 and the switch signal Ss from the switching means 15 to perform sampling. The address signal Sa is output and the memory end signal Se is output. And the switch signal Ss is V
At the DD level, the sampling clock signal Sc is counted as the sampling clock count value Cc at the timing of the first falling detection signal Su, and when the sampling clock count value Cc is an odd number, a decimal notation (not shown) is shown.
The counter counts the sampling address count value Ca from 1 to 20. The sampling address count value Ca is output as a sampling address signal Sa,
The memory end signal Se is output from the value of the sampling clock count value Cc. Reference numeral 11c is a pulse width memory means composed of 20 memories. The pulse width detection signal Sk from the pulse width detection means 11a, the sampling address signal Sa from the sampling address generation means 11b, and the switch means 15 are provided. The switch signal Ss and the memory call signal Sy from the sampling trigger selecting means 11d are input and the memory signal Sm is output. When the pulse width detection signal Sk is input,
The memory value corresponding to the address of the sampling address signal Sa is added, and the memory content is output as the memory signal Sm in accordance with the memory call signal Sy. 11
Reference numeral d denotes a sampling trigger selecting means, which includes the falling detection signal Su, the sampling clock signal Sc,
The memory end signal Se from the sampling address generating means 11b and the memory signal Sm from the pulse width memory means 11c are inputted, and the sampling trigger signal St is inputted.
And a memory call signal Sy is output. When the memory end signal Se is input, the memory call signal Sy is output to input the memory signal Sm from the pulse width memory means 11c, and the value of the memory signal Sm is synchronized with the sampling clock signal Sc. The sampling trigger signal St is selected and output. The above-mentioned pulse width detection means 11a, sampling address generation means 11b, pulse width memory means 11c, and sampling trigger selection means 11d are used as sampling trigger generation means 1
Make up one.

【００１３】図６は図１に示す本発明のパルス幅変調受
信装置の一実施例を示す電波時計の動作を示すフローチ
ャートである。前記スイッチ１５ｂがＯＮ（ステップＳ
１）し、前記スイッチ信号ＳｓがＶＤＤレベルになる
と、前記サンプリングアドレス発生手段１１ｂは、前記
立ち下がり検出信号Ｓｕの最初のタイミングで前記サン
プリングクロックＳｃのカウントを開始する状態になる
とともに前記サンプリングアドレス発生手段１１ｂのサ
ンプリングクロック計数値Ｃｃとサンプリングアドレス
計数値Ｃａをリセットする。ここで図３の”０”のコー
ドの前記パルス幅変調信号Ｓｐ１０１が立ち下がると、
前記立ち下がり検出回路３は立ち下がり検出信号Ｓｕ１
０１を出力（ステップＳ２）する。サンプリングアドレ
ス発生手段１１ｂはサンプリングクロックＳｃをサンプ
リングクロック計数値Ｃｃでカウント（ステップＳ３）
し、前記サンプリングクロック計数値Ｃｃが４００未満
であるかを判断（ステップＳ４）する。そして（ステッ
プＳ４）でＹＥＳであれば前記サンプリングクロック計
数値Ｃｃが奇数かどうか判断（ステップＳ５）し、奇数
でなければ（ステップＳ３）へもどる。（ステップＳ
５）で奇数ならばサンプリングアドレス発生手段１１ｂ
はサンプリングアドレス計数値Ｃａをカウント（ステッ
プＳ６）し、前記サンプリングアドレス信号Ｓａにサン
プリングアドレス計数値Ｃａを出力する。該サンプリン
グアドレス計数値Ｃａは２０までであり２０の次は１に
戻る。（ステップＳ６）のタイミングで、前記パルス幅
検出手段１１ａは前記パルス幅変調信号Ｓｐのレベルを
入力しＬレベルからＨレベルに変化したかを判断（ステ
ップＳ７）する。前記パルス幅変調信号Ｓｐのレベルが
Ｈレベルでなければ（ステップＳ３）へもどり、（ステ
ップＳ７）で図３のパルス幅変調信号Ｓｐ１０１のよう
にＨレベルならばパルス幅検出信号Ｓｋ１０１を出力
（ステップＳ８）する。前記パルス幅メモリ手段１１ｃ
は前記パルス幅検出信号Ｓｋ１０１を入力すると、前記
サンプリングアドレス信号Ｓａのサンプリングアドレス
計数値Ｃａの値５に対応したメモリＭ５に１を加算（ス
テップＳ９）する。そして（ステップＳ３）へ戻る。前
記サンプリングクロック計数値Ｃｃが４００未満という
のは、繰り返して受信されるパルス幅変調信号Ｓｐのパ
ルス幅の変化点を前記パルス幅検出手段１１ａで検出し
て、その検出されたタイミングのサンプリングアドレス
計数値Ｃａに対応したパルス幅メモリ手段１１ｃに検出
数を加算する動作が１０秒間ということである。FIG. 6 is a flowchart showing the operation of the radio-controlled timepiece showing an embodiment of the pulse width modulation receiving apparatus of the present invention shown in FIG. The switch 15b is turned on (step S
1) Then, when the switch signal Ss reaches the VDD level, the sampling address generating means 11b enters a state of starting the counting of the sampling clock Sc at the first timing of the falling detection signal Su and the sampling address generation. The sampling clock count value Cc and the sampling address count value Ca of the means 11b are reset. Here, when the pulse width modulation signal Sp101 of the code "0" in FIG. 3 falls,
The fall detection circuit 3 uses the fall detection signal Su1.
01 is output (step S2). The sampling address generating means 11b counts the sampling clock Sc with the sampling clock count value Cc (step S3).
Then, it is determined whether the sampling clock count value Cc is less than 400 (step S4). If YES in step S4, it is determined whether the sampling clock count value Cc is an odd number (step S5). If it is not an odd number, the process returns to step S3. (Step S
If it is odd in 5), the sampling address generating means 11b
Counts the sampling address count value Ca (step S6) and outputs the sampling address count value Ca to the sampling address signal Sa. The sampling address count value Ca is up to 20, and after 20 returns to 1. At the timing of (step S6), the pulse width detecting means 11a inputs the level of the pulse width modulation signal Sp and judges whether the level has changed from L level to H level (step S7). If the level of the pulse width modulation signal Sp is not the H level, the process returns to (step S3), and if it is the H level as in the pulse width modulation signal Sp101 of FIG. 3 in the step S7, the pulse width detection signal Sk101 is output (step). S8). The pulse width memory means 11c
Receives the pulse width detection signal Sk101, adds 1 to the memory M5 corresponding to the value 5 of the sampling address count value Ca of the sampling address signal Sa (step S9). Then, the process returns to (step S3). The sampling clock count value Cc being less than 400 means that the pulse width change means 11a detects the change point of the pulse width of the pulse width modulation signal Sp that is repeatedly received, and the sampling address meter at the detected timing. It means that the operation of adding the detection number to the pulse width memory means 11c corresponding to the numerical value Ca is 10 seconds.

【００１４】前記（ステップＳ９）の後、前記（ステッ
プＳ３）へもどり、前記（ステップＳ４）で前記サンプ
リングクロック計数値Ｃｃは４００未満であるから、前
記（ステップＳ５）を経て前記（ステップＳ６）を実行
する。ここでサンプリングアドレス計数値Ｃａのカウン
ト前の値が２０の時は、次のサンプリングアドレス計数
値Ｃａは１となる。次に図３の”１”のコードのパルス
幅変調信号Ｓｐ１０２の立ち上がりを入力すると、前記
パルス幅検出手段１１ａは前記（ステップＳ７）でＨレ
ベルに変化したことを判断し、前記（ステップＳ８）で
パルス幅検出信号Ｓｋ１０２を出力する。前記（ステッ
プＳ９）で前記パルス幅メモリ手段１１ｃが前記パルス
幅検出信号Ｓｋ１０２を入力すると、前記サンプリング
アドレス信号Ｓａのサンプリングアドレス計数値Ｃａの
値７に対応したメモリＭ７に１を加算する。そして前記
（ステップＳ３）へもどる。再び以上のように前記（ス
テップＳ３）から前記（ステップＳ９）のフローを繰り
返すことにより、繰り返して受信されるパルス幅変調信
号Ｓｐのパルス幅の変化点を前記パルス幅検出手段１１
ａで検出して、その検出されたタイミングのサンプリン
グアドレス計数値Ｃａに対応したパルス幅メモリ手段１
１ｃに検出数を加算する動作を繰り返す。After the (step S9), the process returns to the (step S3), and the sampling clock count value Cc is less than 400 in the (step S4). Therefore, after the (step S5), the (step S6). To execute. Here, when the value before the counting of the sampling address count value Ca is 20, the next sampling address count value Ca becomes 1. Next, when the rising edge of the pulse width modulation signal Sp102 of the code of "1" in FIG. 3 is input, the pulse width detecting means 11a judges that it has changed to the H level in the above (step S7) and the above (step S8). Outputs the pulse width detection signal Sk102. When the pulse width memory means 11c inputs the pulse width detection signal Sk102 in the above (step S9), 1 is added to the memory M7 corresponding to the value 7 of the sampling address count value Ca of the sampling address signal Sa. Then, the process returns to the above (step S3). Again, by repeating the flow of (step S3) to (step S9) as described above, the pulse width change means 11 detects the change point of the pulse width of the pulse width modulated signal Sp that is repeatedly received.
Pulse width memory means 1 detected by a and corresponding to the sampling address count value Ca at the detected timing
The operation of adding the detection number to 1c is repeated.

【００１５】次に図３の前記パルス幅変調信号Ｓｐ１０
１から約９秒後の”０”のコードのパルス幅変調信号Ｓ
ｐ１１０の立ち上がりを入力すると、前記パルス幅検出
手段１１ａは前記（ステップＳ７）でＨレベルに変化し
たことを判断し、前記（ステップＳ８）でパルス幅検出
信号Ｓｋ１１０を出力する。前記（ステップＳ９）で前
記パルス幅メモリ手段１１ｃが前記パルス幅検出信号Ｓ
ｋ１１０を入力すると、前記サンプリングアドレス信号
Ｓａのサンプリングアドレス計数値Ｃａの値５に対応し
たメモリＭ５に１を加算する。そして前記（ステップＳ
３）へ戻り、前記パルス幅変調信号Ｓｐが変化しないの
で前記（ステップＳ３）から前記（ステップＳ７）を繰
り返す。Next, the pulse width modulation signal Sp10 shown in FIG.
Pulse width modulation signal S of "0" code about 9 seconds after 1
When the rising edge of p110 is input, the pulse width detection means 11a determines that it has changed to the H level in (step S7), and outputs the pulse width detection signal Sk110 in (step S8). In step S9, the pulse width memory means 11c causes the pulse width detection signal S to be output.
When k110 is input, 1 is added to the memory M5 corresponding to the value 5 of the sampling address count value Ca of the sampling address signal Sa. And the above (step S
Returning to 3), since the pulse width modulation signal Sp does not change, the above (step S3) to (step S7) are repeated.

【００１６】次に図３の前記サンプリングクロックＳｃ
４００のタイミングでは、前記（ステップＳ４）におい
て前記サンプリングクロック計数値Ｃｃが４００である
からＮＯと判断され、前記サンプリングアドレス発生手
段１１ｂは前記メモリ終了信号Ｓｅ１を出力する。前記
サンプリングトリガ選択手段１１ｄは、前記メモリ終了
信号Ｓｅ１を受けて前記メモリ呼び出し信号Ｓｙを出力
し、前記パルス幅メモリ手段１１ｃのメモリ内容である
メモリ信号Ｓｍを入力して、メモリＭ１からＭ２０まで
で加算値が最多のメモリを探す（ステップＳ１０）。そ
して該（ステップＳ１０）で加算値が最多のメモリの２
つ前のアドレスのメモリの加算値が０かどうかを判断
（ステップＳ１１）する。Next, the sampling clock Sc of FIG.
The timing of 400, wherein the sampling clock count value Cc (Step S4) is determined as NO because it is 400, the sampling address generator 11b are you Outputs the memory completion signal Se1. The sampling trigger selecting means 11d receives the memory end signal Se1, outputs the memory calling signal Sy, inputs the memory signal Sm which is the memory content of the pulse width memory means 11c, and outputs the memory M1 to M20. added value is look for the largest number of memory (step S1 0). Then, in the (step S1 0 ), 2 of the memory with the largest added value
One additional value of the memory of the previous address to determine whether 0 (Step S1 1).

【００１７】該（ステップＳ１１）でＹＥＳならば加算
値が最多のメモリは”０”のコードの立ち上がりを検出
したと決定して、前記サンプリングトリガ信号Ｓｔａ
を、加算値が最多のメモリのサンプリングアドレス計数
値Ｃａのタイミングのサンプリングクロック計数値Ｃｃ
から−５のタイミングに決定（ステップＳ１２）する。
そしてさらに前記サンプリングトリガ信号Ｓｔｂを、加
算値が最多のメモリのサンプリングアドレス計数値Ｃａ
のタイミングのサンプリングクロック計数値Ｃｃから＋
１のタイミングに決定（ステップＳ１３）する。前記
（ステップＳ１１）でＮＯならば加算値が最多のメモリ
は”１”のコードの立ち上がりを検出したと決定して、
前記サンプリングトリガ信号Ｓｔａを、加算値が最多の
メモリのサンプリングアドレス計数値Ｃａのタイミング
のサンプリングクロック計数値Ｃｃから−９のタイミン
グに決定（ステップＳ１４）する。そしてさらに前記サ
ンプリングトリガ信号Ｓｔｂを、加算値が最多のメモリ
のサンプリングアドレス計数値Ｃａのタイミングのサン
プリングクロック計数値Ｃｃから−３のタイミングに決
定（ステップＳ１５）する。前記（ステップＳ１１）で
加算値が最多のメモリが”１”のコードの立ち上がりで
あると仮定するには、前記ＤＣＦ７７のコードのパター
ンが、１０秒間のうちに最低１個は”０”のコードが発
生することを前提としている。[0017] The memory if YES sum is largest at (Step S1 1) is determined to have detected the rising edge of the code "0", the sampling trigger signal Sta
Is the sampling clock count value Cc at the timing of the sampling address count value Ca of the memory having the largest addition value.
From the decision timing of -5 to (Step S1 2).
Further, the sampling trigger signal Stb is changed to the sampling address count value Ca of the memory having the largest addition value.
From the sampling clock count value Cc at the timing of +
The timing is determined to be 1 (step S1 3 ). If NO in the above step (step S1 1 ), it is determined that the memory having the largest addition value has detected the rising edge of the code “1”,
The sampling trigger signal Sta, determined to -9 timing from the sampling clock count value Cc of the timing of the sampling address count Ca of the sum is largest memory (Step S1 4). And further said sampling trigger signal Stb, determined to -3 timing from the sampling clock count value Cc of the timing of the sampling address count Ca of the sum is largest memory (Step S1 5). Assuming that the memory having the largest addition value in the above (step S1 1 ) is the rising edge of the code of "1", the code pattern of the DCF77 has at least one code of "0" within 10 seconds. It is assumed that code will be generated.

【００１８】図３の前記メモリ終了信号Ｓｅ１を受けて
前記サンプリングトリガ選択手段１１ｄは、前記（ステ
ップＳ１０）を実行し、メモリＭ１からＭ２０までで加
算値が最多のメモリであるＭ５を検出する。そして前記
（ステップＳ１１）で２つ前のアドレスのメモリのＭ３
の加算値が０であることを判断する。よって前記（ステ
ップＳ１２）で、”０”のコードの立ち上がりを検出し
たと決定して、前記サンプリングトリガ信号Ｓｔａを、
Ｍ５のメモリのサンプリングアドレス計数値Ｃａのタイ
ミングのサンプリングクロック計数値Ｃｃ１１１から−
５の、サンプリングクロック計数値Ｃｃ１１２のタイミ
ングのＳｔａ１０１に決定する。そしてさらに前記サン
プリングトリガ信号Ｓｔｂを、Ｍ５のメモリのサンプリ
ングアドレス計数値Ｃａのタイミングのサンプリングク
ロック計数値Ｃｃ１１１から＋１の、サンプリングクロ
ック計数値Ｃｃ１１３のタイミングのＳｔｂ１０１に決
定する。In response to the memory end signal Se1 shown in FIG. 3, the sampling trigger selecting means 11d executes the above (step S1 0 ) and detects the memory M5 having the largest sum of added values in the memories M1 to M20. . And said two memory of the previous address (Step S1 1) M3
It is determined that the addition value of is 0. Thus the in (Step S1 2), and determined to have detected the rising edge of the code "0", the sampling trigger signal Sta,
From the sampling clock count value Cc111 at the timing of the sampling address count value Ca of the M5 memory −
5, it is determined to be Sta 101 at the timing of the sampling clock count value Cc 112. Further, the sampling trigger signal Stb is determined to be Stb101 at the timing of the sampling clock count value Cc113 which is +1 from the sampling clock count value Cc111 at the timing of the sampling address count value Ca of the M5 memory.

【００１９】従来例の電波時計と同様に前記サンプリン
グトリガ選択手段１１ｄは、図３の前記サンプリングト
リガ信号Ｓｔａ１０１から前記サンプリングクロック信
号Ｓｃを４０発カウントするとサンプリングトリガ信号
Ｓｔａ１０２を発生しその後も継続する。このときサン
プリングトリガ信号Ｓｔａ１０１とＳｔａ１０２の間隔
Ｔ１は１秒である。同様に前記サンプリングトリガ信号
Ｓｔｂ１０１から前記サンプリングクロック信号Ｓｃを
４０発カウントするとサンプリングトリガ信号Ｓｔｂ１
０２を発生しその後も継続する。Similar to the conventional radio-controlled timepiece, the sampling trigger selecting means 11d generates the sampling trigger signal Sta102 when 40 sampling clock signals Sc from the sampling trigger signal Sta101 in FIG. 3 are generated, and continues thereafter. At this time, the interval T1 between the sampling trigger signals Sta101 and Sta102 is 1 second. Similarly, when 40 sampling clock signals Sc are counted from the sampling trigger signal Stb101, the sampling trigger signal Stb1
02 is generated and continues after that.

【００２０】以下従来例と同様に前記サンプリングデコ
ード手段７は、図３の前記サンプリングトリガ信号Ｓｔ
ａ１０１のタイミングでパルス幅変調信号Ｓｐ１１１は
Ｌレベルで、前記サンプリングトリガ信号Ｓｔｂ１０１
のタイミングではパルス幅変調信号ＳｐはＨレベルで、
前記パルス幅変調信号Ｓｐ１１１を”０”とデコードす
る。また前記サンプリングトリガ信号Ｓｔａ１０２、Ｓ
ｔｂ１０２のタイミングではのタイミングでパルス幅変
調信号Ｓｐ１１２はＬレベルで、前記パルス幅変調信号
Ｓｐ１１２を”１”とデコードする。これらのコードが
デコード信号Ｓｘとして出力される。タイムコード作成
手段８はスイッチ信号ＳｓがＶＤＤレベルであるから、
前記デコード信号Ｓｘを入力して前記ＤＣＦ７７のタイ
ムコードデータとして整理を開始する。整理が完了した
タイムコードはタイムコード信号Ｓｗとして出力され、
前記計時回路９で時刻データとして現在の時刻データを
修正する。また計時回路９は前記立ち下がり検出信号Ｓ
ｕによって秒のタイミングを修正する。前記時刻表示手
段１０は前記計時回路９からの時刻信号Ｓｚに従って時
刻の表示をおこなう。Thereafter, similarly to the conventional example, the sampling / decoding means 7 causes the sampling trigger signal St of FIG.
At the timing of a101, the pulse width modulation signal Sp111 is at L level, and the sampling trigger signal Stb101
At the timing of, the pulse width modulation signal Sp is at H level,
The pulse width modulation signal Sp111 is decoded as "0". Also, the sampling trigger signals Sta102, Sta
At the timing tb102, the pulse width modulation signal Sp112 is at the L level at the timing of, and the pulse width modulation signal Sp112 is decoded as "1". These codes are output as the decode signal Sx. Since the switch signal Ss is at the VDD level in the time code creating means 8,
The decoding signal Sx is input and the sorting is started as the time code data of the DCF 77. The organized time code is output as the time code signal Sw,
The clock circuit 9 corrects the current time data as the time data. In addition, the clock circuit 9 uses the fall detection signal S
Modify the timing of seconds with u. The time display means 10 displays the time according to the time signal Sz from the clock circuit 9.

【００２１】[0021]

【発明の効果】以上のように本発明における時刻情報受
信機能付電子時計では、サンプリングクロックに対応し
たアドレスを有するメモリ手段と、サンプリングクロッ
クのサンプリングタイミングでパルス信号のレベルを判
定する判定手段と、判定手段の判定結果に基づくデータ
をアドレスに加算するメモリ手段と、メモリ手段の加算
結果に基づきパルス信号のレベル変化を判別し、この判
別結果からパルス信号の種別を識別する識別手段とを設
けたので、パルス幅変調信号の信号変化点が変動しても
正確に変化点を特定可能な時刻情報受信機能付電子時計
を提供できる。特に受信装置を移動して電波の受信強度
が変化したり、アンテナの指向性による受信能力が変化
して、受信回路の増幅率がその度に変化したとき等、復
調信号のパルス幅が一定にならないような状況でも、復
調信号のパルス幅に適応できる理想的なデコードが可能
となる。よって電波時計の受信回路の増幅率が必ずしも
最適でない場合でもデコードが可能となる。また電波時
計は必ずしも最適の増幅率を決定する必要が無くなり、
増幅率決定回路が簡素化できるという効果がある。 As described above, the time information reception in the present invention is performed.
The electronic clock with a communication function supports the sampling clock.
Memory means having different addresses and a sampling clock
The pulse signal level at the sampling timing
Determination means to be determined and data based on the determination result of the determination means
Means for adding to the address and addition of the memory means
The level change of the pulse signal is determined based on the result, and this determination
An identification means for identifying the type of pulse signal from another result is set.
Therefore, even if the signal change point of the pulse width modulation signal changes,
Electronic timepiece with time information reception function that can accurately identify change points
Can be provided. Especially when moving the receiving device, the reception strength of the radio wave
Change or the receiving ability changes due to the directivity of the antenna
Then, when the amplification factor of the receiving circuit changes each time,
Even if the pulse width of the modulation signal is not constant,
Ideal decoding that can adapt to the pulse width of the modulated signal
Becomes Therefore, the amplification factor of the receiving circuit of the radio-controlled timepiece is not always
Decoding is possible even if it is not optimal. Also during radio wave
The meter does not necessarily have to determine the optimum amplification factor,
This has the effect of simplifying the amplification factor determination circuit.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のパルス幅変調受信装置である電波時計
を示すブロック図である。FIG. 1 is a block diagram showing a radio-controlled timepiece which is a pulse width modulation receiver of the present invention.

【図２】従来のパルス幅変調受信装置である電波時計を
示すブロック図である。FIG. 2 is a block diagram showing a radio clock that is a conventional pulse width modulation receiving device.

【図３】本発明のパルス幅変調受信装置である電波時計
の動作を示すタイムチャートである。FIG. 3 is a time chart showing the operation of the radio-controlled timepiece which is the pulse width modulation receiver of the present invention.

【図４】従来のパルス幅変調受信装置である電波時計の
動作を示すタイムチャートである。FIG. 4 is a time chart showing the operation of a radio-controlled timepiece which is a conventional pulse width modulation receiving device.

【図５】従来のパルス幅変調受信装置である電波時計の
動作を示すタイムチャートである。FIG. 5 is a time chart showing the operation of a radio-controlled timepiece which is a conventional pulse width modulation receiving device.

【図６】本発明のパルス幅変調受信装置である電波時計
の動作を示すフローチャートである。FIG. 6 is a flowchart showing an operation of the radio-controlled timepiece which is the pulse width modulation receiving apparatus of the present invention.

【符号の説明】[Explanation of symbols]

１アンテナ２受信回路３立ち下がり検出回路５サンプリングクロック発生回路６、１１サンプリングトリガ発生手段７サンプリングデコード手段８タイムコード作成手段９計時回路１１ａパルス幅検出手段１１ｂサンプリングアドレス発生手段１１ｃパルス幅メモリ手段１１ｄサンプリングトリガ選択手段 1 antenna 2 Receiver circuit 3 Fall detection circuit 5 Sampling clock generation circuit 6, 11 Sampling trigger generating means 7 Sampling decoding means 8 Time code creation means 9 clock circuit 11a Pulse width detection means 11b Sampling address generating means 11c pulse width memory means 11d Sampling trigger selection means

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G04G 1/00 - 15/00 G04C 9/00 - 9/08 Front page continuation (58) Fields surveyed (Int.Cl. ⁷ , DB name) G04G 1/00-15/00 G04C 9/00-9/08

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】時刻情報を表した一定周期の複数のパル
ス信号を受信する受信回路と、前記パルス信号をサンプリングするサンプリングクロッ
クを発生するサンプリングクロック発生手段と、前記サンプリングクロックのサンプリングタイミングで
前記パルス信号のレベルを判定する判定手段と、前記複数のパルス信号の各サンプリングクロックに対応
したアドレス毎に前記判定手段からの判定結果に基づき
累積的に加算したデータを記憶するメモリ手段と、前記サンプリングクロック発生手段と前記判定手段と前
記メモリ手段とを用いて、前記複数のパルス信号の一定
周期を所定回数繰り返し複数周期分サンプリングし各周
期分のサンプリングタイミング毎の前記判定結果に基づ
く前記メモリ手段の加算結果により前記パルス信号のレ
ベル変化を判別し、この判別結果から前記パルス信号の
種別を識別する識別手段と、前記識別手段からの出力により時刻情報を作成する時刻
情報作成手段と、前記時刻情報に基づき時刻を表示する時刻表示手段とを
有する事を特徴とする時刻情報受信機能付電子時計。A receiving circuit according to claim 1 for receiving a plurality of pulse <br/> scan signal of a fixed period representing the time information, the sampling clock generating means for generating a sampling clock for sampling the pulse signal, the sampling clock Determination means for determining the level of the pulse signal at the sampling timing, and based on the determination result from the determination means for each address corresponding to each sampling clock of the plurality of pulse signals
Memory means for storing the cumulatively added data , the sampling clock generating means, the judging means, and
The memory means is used to keep the plurality of pulse signals constant.
Cycle is repeated a predetermined number of times and sampled for multiple cycles for each cycle
Based on the above judgment results for each sampling timing
Ku to determine the change in level of more the pulse signal of the addition result said memory means, and identifying means for identifying a type of the pulse signal from the discrimination result, the output generation time information to create the time information by from the identification means An electronic timepiece having a time information receiving function, which has means and time display means for displaying time based on the time information.

【請求項２】前記識別手段は判別した前記パルス信号2. The pulse signal determined by the identification means
のレベル変化点に基づき少なくとも２つのサンプリングAt least two samplings based on the level change point of
トリガ信号を作成し、このサンプリングトリガ信号に基Create a trigger signal and base it on this sampling trigger signal.
づき前記パルス信号の種別を識別することを特徴とするBased on the above, the type of the pulse signal is identified.
請求項１記載の時刻情報受信機能付電子時計。An electronic timepiece with a time information receiving function according to claim 1.