JP3375359B2 - Electronic clock with time information receiving function - Google Patents
Electronic clock with time information receiving functionInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、パルス幅変調受信装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse width modulation receiver.
【0002】[0002]
【従来の技術】デジタルのデータを単路の伝送経路を使
用して伝送する方式は各方面で使用されている。特に電
波を伝送媒体に使用しデジタルのデータを通信する場合
には、移動電話の制御チャンネル等当たり前の方式であ
る。デジタル信号の電波による伝送は近年ではPhas
e Shift Keying(PSK)やFrequ
ency Shift Keying(FSK)が一般
的な方式である。しかし長波の標準電波のタイムコード
のように搬送波の周波数が低く、データコードの伝送ス
ピードが1データ/秒というような遅い伝送スピードで
はパルス幅変調方式が用いられている。このタイムコー
ドはパルスの幅によってデジタルの信号を表し、例えば
ドイツの標準電波局のDCF77の信号は図4のように
3パターンあり、いずれも立ち下がりのタイミングが正
秒のタイミングで”0”の信号幅は100mS、”1”
の信号幅は200mS、立ち下がらないのが”M”であ
る。この”0””1””M”の3パターンでBCDコー
ドとマーカーを構成し、BCDコードは時、分、年、
月、日、曜のタイムコードとなっている。2. Description of the Related Art A method of transmitting digital data using a single transmission path is used in various fields. In particular, when digital data is communicated using radio waves as a transmission medium, it is a standard method such as a control channel of a mobile phone. In recent years, the transmission of digital signals by radio waves is Phase
e Shift Keying (PSK) and Frequ
The general method is "energy shift keying" (FSK). However, the pulse width modulation method is used at a low transmission speed such as a time code of a long-wave standard radio wave having a low carrier frequency and a data code transmission speed of 1 data / second. This time code represents a digital signal according to the pulse width. For example, the signal of DCF77 of the German standard radio station has three patterns as shown in FIG. 4, and the fall timing is "0" at the timing of the positive second. Signal width is 100mS, "1"
Has a signal width of 200 mS, and does not fall is "M". The BCD code and the marker are composed of these three patterns of "0", "1", and "M". The BCD code is the hour, minute, year, and
The time code is month, day, and day.
【0003】以下図面により本発明の従来例を説明す
る。図2はパルス幅変調受信装置の一従来例を示す電波
時計のブロック図であり、図4(a)、図4(b)、図
5(a)、図5(b)は従来の電波時計の動作のタイム
チャートで、図4(b)、図5(b)はそれぞれ図4
(a)図5(a)を一部拡大したものである。この電波
時計は前記DCF77を受信してデコードし時計の時刻
データを修正するものである。図2で1は前記DCF7
7の長波電波をとらえるアンテナ、2aは該アンテナ1
に接続され電波を復調し復調信号Sdを出力する受信回
路で、2bは復調信号Sdをパルス幅変調信号Spに変
換し出力するコンバータである。3は該コンバータ2b
の前記パルス幅変調信号Spを入力しパルス幅変調信号
Spの立ち下がりを検出し、立ち下がり検出信号Suを
出力する立ち下がり検出回路、4は発振信号Sxを出力
する水晶振動子による発振回路、5は該発振回路4に接
続され発振信号Sxを分周してサンプリングクロック信
号Scを出力するサンプリングクロック発生回路であ
る。6は前記立ち下がり検出信号Suのタイミングでス
タートし、前記サンプリングクロック信号Scをカウン
トしてサンプリングトリガ信号Stを発生するサンプリ
ングトリガ発生手段でスイッチ信号SsがVDDレベル
のとき動作する。7は前記コンバータ2bからのパルス
幅変調信号Spとサンプリングトリガ発生手段6からの
前記サンプリングトリガ信号Stを入力し、パルス幅変
調信号Spを前記サンプリングトリガ信号Stに従って
デコードし、デコード信号Sxを出力するサンプリング
デコード手段である。8は該サンプリングデコード手段
7からの前記デコード信号Sxを入力して整理するとと
もにタイムコード信号Swを作成して出力するタイムコ
ード作成手段でスイッチ信号SsがVDDレベルのとき
動作する。9は計時回路で前記タイムコード作成手段8
からのタイムコード信号Swと前記立ち下がり検出信号
Suを入力し時刻データの修正をおこなう。10は時刻
表示手段で前記計時回路9からの時刻信号Szに従って
時刻の表示をおこなう。15はスイッチ手段で一端がマ
イナス電位であるVSSに接続されているプルダウン抵
抗15aと、一端がプラス電位であるVDDに接続さ
れ、もう一端が前記プルダウン抵抗15aと接続してい
るスイッチ15bとで構成され、プルダウン抵抗15a
とスイッチ15bとの接続点がスイッチ信号Ssとして
出力される。A conventional example of the present invention will be described below with reference to the drawings. FIG. 2 is a block diagram of a radio-controlled timepiece showing a conventional example of a pulse width modulation receiver, and FIGS. 4 (a), 4 (b), 5 (a) and 5 (b) are conventional radio-controlled timepieces. 4B and 5B are time charts of the operation of FIG.
5A is a partially enlarged view of FIG. This radio-controlled timepiece receives the DCF77 and decodes it to correct the time data of the timepiece. In FIG. 2, 1 is the DCF7
7 is an antenna for capturing long-wave radio waves, 2a is the antenna 1
The receiving circuit 2b is connected to and demodulates a radio wave and outputs a demodulation signal Sd. Reference numeral 2b is a converter that converts the demodulation signal Sd into a pulse width modulation signal Sp and outputs it. 3 is the converter 2b
A falling edge detection circuit for inputting the pulse width modulation signal Sp, detecting a falling edge of the pulse width modulation signal Sp, and outputting a falling edge detection signal Su, 4 is an oscillation circuit by a crystal oscillator for outputting an oscillation signal Sx, Reference numeral 5 denotes a sampling clock generation circuit which is connected to the oscillation circuit 4 and which divides the oscillation signal Sx and outputs a sampling clock signal Sc. Reference numeral 6 denotes a sampling trigger generating means which starts at the timing of the fall detection signal Su and counts the sampling clock signal Sc to generate a sampling trigger signal St, which operates when the switch signal Ss is at the VDD level. Reference numeral 7 inputs the pulse width modulation signal Sp from the converter 2b and the sampling trigger signal St from the sampling trigger generating means 6, decodes the pulse width modulation signal Sp according to the sampling trigger signal St, and outputs a decoding signal Sx. It is a sampling and decoding means. Numeral 8 is a time code generating means for inputting and organizing the decode signal Sx from the sampling / decoding means 7 and for generating and outputting the time code signal Sw, which operates when the switch signal Ss is at the VDD level. Reference numeral 9 is a time counting circuit, which is the time code creating means 8
The time code signal Sw from and the fall detection signal Su are input to correct the time data. Reference numeral 10 is a time display means for displaying the time in accordance with the time signal Sz from the clock circuit 9. Reference numeral 15 is a switch means, and is composed of a pull-down resistor 15a whose one end is connected to VSS which is a negative potential, and a switch 15b whose one end is connected to VDD which is a positive potential and whose other end is connected to the pull-down resistor 15a. And pull-down resistor 15a
The connection point between the switch 15b and the switch 15b is output as a switch signal Ss.
【0004】次に図4を用いて図2の電波時計の動作を
説明する。アンテナ1によって受信された長波電波のD
CF77の信号は、受信回路2aでDCF77の信号の
み抽出し増幅されて検波される。検波動作はDCF77
の信号から搬送波の周波数成分を除去し、変調信号であ
る包絡線を抽出する。この包絡線が図4の前記復調信号
Sdである。該復調信号Sdはコンバータ2bで直流レ
ベルVtと比較され、デジタル信号であるパルス幅変調
信号Spに変換される。ここで図4のパルス幅変調信号
Spの1つ目と2つ目のSp11、Sp12の間隔はD
CF77の信号が1秒おきに立ち下がるので約1秒であ
る。またパルス幅変調信号Sp11は”0”のコードで
100mS間VSSレベルで、パルス幅変調信号Sp1
2は”1”のコードで200mS間VSSレベルで、パ
ルス幅変調信号Sp13は”M”のコードでVSSレベ
ルにはならない。つぎに前記パルス幅変調信号Spを入
力した立ち下がり検出回路3は、パルス幅変調信号Sp
11の立ち下がりに対しては立ち下がり検出信号Su1
1を、パルス幅変調信号Sp12の立ち下がりに対して
は立ち下がり検出信号Su12をそれぞれ出力する。前
記サンプリングクロック発生回路5は図4のようにタイ
ムコードの伝送速度である1Hzの40倍の40Hzの
立ち上がりパルスをサンプリングクロック信号Scとし
て発生する。Next, the operation of the radio-controlled timepiece shown in FIG. 2 will be described with reference to FIG. D of longwave radio waves received by antenna 1
The CF77 signal is detected by amplifying and amplifying only the DCF77 signal in the receiving circuit 2a. DCF77 detection operation
The frequency component of the carrier wave is removed from the signal of, and the envelope which is the modulated signal is extracted. This envelope is the demodulated signal Sd in FIG. The demodulated signal Sd is compared with the DC level Vt by the converter 2b and converted into a pulse width modulation signal Sp which is a digital signal. Here, the interval between the first and second Sp11 and Sp12 of the pulse width modulation signal Sp of FIG. 4 is D
It takes about 1 second since the CF77 signal falls every 1 second. Further, the pulse width modulation signal Sp11 has a code of "0" and is at the VSS level for 100 mS.
2 is a code of "1" and has a VSS level for 200 mS, and the pulse width modulation signal Sp13 is a code of "M" and does not have a VSS level. Next, the fall detection circuit 3 to which the pulse width modulation signal Sp has been input, receives the pulse width modulation signal Sp.
For the fall of 11, the fall detection signal Su1
1 and outputs the fall detection signal Su12 for the fall of the pulse width modulation signal Sp12. As shown in FIG. 4, the sampling clock generation circuit 5 generates a rising pulse of 40 Hz, which is 40 times as high as 1 Hz which is the transmission rate of the time code, as the sampling clock signal Sc.
【0005】前記スイッチ手段15をON状態にすると
スイッチ信号SsがVDDレベルになり、前記サンプリ
ングトリガ発生手段6は、図4の立ち下がり検出信号S
u11のタイミングで前記サンプリングクロック信号S
cのカウント開始して、50mS後である2発目でサン
プリングトリガ信号Sta11を発生し、150mS後
である6発目でサンプリングトリガ信号Stb11を発
生する。以下サンプリングトリガ発生手段6は前記サン
プリングトリガ信号Sta11から前記サンプリングク
ロック信号Scを40発カウントするたびにサンプリン
グトリガ信号Sta12、Sta13を発生しその後も
継続する。このときサンプリングトリガ信号Sta11
とSta12とSta13の間隔T1は1秒である。同
様に前記サンプリングトリガ信号Stb11から前記サ
ンプリングクロック信号Scを40発カウントするたび
にサンプリングトリガ信号Stb12、Stb13を発
生しその後も継続する。前記パルス幅変調信号Spの立
ち下がりのタイミングから最初のタイミングで繰り返し
発生するサンプリングトリガ信号Stのパルスをサンプ
リングトリガ信号Sta、次のタイミングで繰り返し発
生するサンプリングトリガ信号Stのパルスをサンプリ
ングトリガ信号Stbと呼ぶ。前記サンプリングトリガ
発生手段6が立ち下がり検出信号Suでカウントを開始
するのは、スイッチ手段15がON状態になりスイッチ
信号SsがVDDレベルになって最初の立ち下がり検出
信号Su11のみで、図4の立ち下がり検出信号Su1
2以降は無視する。When the switch means 15 is turned on, the switch signal Ss becomes VDD level, and the sampling trigger generating means 6 causes the falling detection signal S of FIG.
The sampling clock signal S at the timing u11
After the counting of c is started, the sampling trigger signal Sta11 is generated in the second shot 50 mS later, and the sampling trigger signal Stb11 is generated in the sixth shot 150 mS later. Hereinafter, the sampling trigger generating means 6 generates sampling trigger signals Sta12 and Sta13 every time the sampling clock signal Sc is counted 40 times from the sampling trigger signal Sta11, and continues thereafter. At this time, the sampling trigger signal Sta11
And the interval T1 between Sta12 and Sta13 is 1 second. Similarly, every time the sampling clock signal Sc is counted 40 times from the sampling trigger signal Stb11, sampling trigger signals Stb12 and Stb13 are generated and continue thereafter. A pulse of the sampling trigger signal St that is repeatedly generated at the first timing from the falling timing of the pulse width modulation signal Sp is a sampling trigger signal Sta, and a pulse of the sampling trigger signal St that is repeatedly generated at the next timing is a sampling trigger signal Stb. Call. The sampling trigger generating means 6 starts counting with the fall detection signal Su only when the switch means 15 is turned on and the switch signal Ss becomes VDD level and only the first fall detection signal Su11 is generated. Fall detection signal Su1
Ignore after 2.
【0006】前記サンプリングデコード手段7はパルス
幅変調信号Spを入力して前記サンプリングトリガ信号
StのパルスのタイミングでVDDレベル(以下Hレベ
ルとする)かVSSレベル(以下Lレベルとする)かを
判断する。図4でサンプリングトリガ信号Sta11の
タイミングでパルス幅変調信号Sp11はLレベルで、
サンプリングトリガ信号Stb11のタイミングではパ
ルス幅変調信号SpはHレベルである。このようにパル
ス幅変調信号Spが前記サンプリングトリガ信号Sta
のタイミングでLレベルでサンプリングトリガ信号St
bのタイミングでHレベルのときはパルス幅変調信号S
pを”0”とデコードし、前記サンプリングトリガ信号
Sta、StbのタイミングでLレベルのときはパルス
幅変調信号Spを”1”とデコードし、前記サンプリン
グトリガ信号Sta、StbのタイミングでもHレベル
のときはパルス幅変調信号Spは”M”とデコードされ
る。よってサンプリングトリガ信号Sta12のタイミ
ングでパルス幅変調信号Sp12はLレベルで、サンプ
リングトリガ信号Stb12のタイミングでもパルス幅
変調信号SpはLレベルであるから”1”のコードであ
る。またサンプリングトリガ信号Sta13のタイミン
グでパルス幅変調信号Sp13はHレベルで、サンプリ
ングトリガ信号Stb13のタイミングでもパルス幅変
調信号SpはHレベルであるから”M”のコードであ
る。これらのコードがデコード信号Sxとして出力され
る。タイムコード作成手段8はスイッチ信号SsがVD
Dレベルであるから、前記デコード信号Sxを入力して
前記DCF77のタイムコードデータとして整理を開始
する。整理が完了したタイムコードはタイムコード信号
Swとして出力され、前記計時回路9で時刻データとし
て現在の時刻データを修正する。また計時回路9は前記
立ち下がり検出信号Suによって秒のタイミングを修正
する。前記時刻表示手段10は前記計時回路9からの時
刻信号Szに従って時刻の表示をおこなう。The sampling / decoding means 7 receives the pulse width modulation signal Sp and judges at the timing of the pulse of the sampling trigger signal St whether it is VDD level (hereinafter referred to as H level) or VSS level (hereinafter referred to as L level). To do. In FIG. 4, the pulse width modulation signal Sp11 is at the L level at the timing of the sampling trigger signal Sta11,
At the timing of the sampling trigger signal Stb11, the pulse width modulation signal Sp is at H level. In this way, the pulse width modulation signal Sp is the sampling trigger signal Sta.
Sampling trigger signal St at L level at the timing of
When it is at the H level at the timing of b, the pulse width modulation signal S
When p is decoded as "0", the pulse width modulation signal Sp is decoded as "1" when the sampling trigger signals Sta and Stb are at L level, and the sampling trigger signals Sta and Stb are also at H level. At this time, the pulse width modulation signal Sp is decoded as "M". Therefore, the pulse width modulation signal Sp12 is at the L level at the timing of the sampling trigger signal Sta12, and the pulse width modulation signal Sp is at the L level at the timing of the sampling trigger signal Stb12, which is a code of "1". Further, the pulse width modulation signal Sp13 is at the H level at the timing of the sampling trigger signal Sta13, and the pulse width modulation signal Sp is at the H level at the timing of the sampling trigger signal Stb13, so the code is "M". These codes are output as the decode signal Sx. In the time code creating means 8, the switch signal Ss is VD
Since it is at the D level, the decoding signal Sx is input and the sorting is started as the time code data of the DCF 77. The time code that has been sorted is output as a time code signal Sw, and the time circuit 9 corrects the current time data as time data. Further, the clock circuit 9 corrects the timing of seconds by the fall detection signal Su. The time display means 10 displays the time according to the time signal Sz from the clock circuit 9.
【0007】以上のように従来の電波時計では、前記サ
ンプリングトリガ発生手段6が図4のサンプリングトリ
ガ信号Sta11やサンプリングトリガ信号Stb11
のごとく、あらかじめ決まった時間タイミングにパルス
を発生する。たとえば特開昭64−25091のごとく
秒の正時から決まった長さの時間後(例えば0.15
S、0.45S等)に復調信号を調べに行くことが行わ
れていた。As described above, in the conventional radio-controlled timepiece, the sampling trigger generating means 6 causes the sampling trigger signal Sta11 and the sampling trigger signal Stb11 shown in FIG.
, A pulse is generated at a predetermined time timing. For example, as disclosed in Japanese Patent Laid-Open No. 64-25091, after a fixed length of time (for example, 0.15
S, 0.45S, etc.) to check the demodulated signal.
【0008】[0008]
【発明が解決しようとする課題】しかしながら、受信を
開始したときなど受信状況が変化すると当然パルス幅変
調信号Spの信号の変化点も変動してしまう。 例えば前
記受信回路2aから出力される復調信号Sdを前記コン
バータ2bでパルス幅変調信号Spに変換すると必ずし
も図4のようにもとのパルス幅に変換できず、図5のよ
うにパルス幅が変化してしまう。このようにパルス幅が
一定にならないのは、前記受信回路2aが図5のように
復調信号Sdの立ち上がり立ち下がり時に波形が緩やか
に変化し、コンバータ2bの変換用の直流レベルVtと
の比較で一定のパルス幅にならないためである。この時
受信回路2aは適切な増幅率が決定されていないで動作
している。しかしパルス幅変調信号Spのパルス幅は受
信装置を移動したりして、電波の受信強度が変化した
り、アンテナの指向性による受信能力が変化しないかぎ
り短期的には変化しない。 However, the reception
If the reception status changes, such as when the
The change point of the signal of the adjustment signal Sp also changes. For example, if the demodulated signal Sd output from the receiving circuit 2a is converted into the pulse width modulated signal Sp by the converter 2b, the pulse width cannot be converted to the original pulse width as shown in FIG. The pulse width changes. The reason why the pulse width is not constant in this way is that the waveform of the receiving circuit 2a changes gently when the demodulated signal Sd rises and falls as shown in FIG. 5, and is compared with the conversion DC level Vt of the converter 2b. This is because the pulse width does not become constant. At this time, the receiving circuit 2a is operating without determining an appropriate amplification factor. However, the pulse width of the pulse width modulation signal Sp does not change in the short term unless the reception intensity of the radio wave changes or the reception ability due to the directivity of the antenna changes when the receiving device is moved.
【0009】図5の復調信号Spはパルス幅がもとのパ
ルス幅よりそれぞれ100mS大きい場合である。図5
のパルス幅変調信号Sp21は”0”のコードで200
mS間VSSレベルで、パルス幅変調信号Sp22は”
1”のコードで300mS間VSSレベルで、パルス幅
変調信号Sp23は”M”のコードでVSSレベルには
ならない。まずスイッチ手段15がON状態になってス
イッチ信号SsがVDDレベルになり、最初の立ち下が
り検出信号Su21でサンプリングトリガ発生手段6
は、サンプリングクロック信号Scをカウント開始す
る。そして図4のサンプリングトリガ信号Sta11、
Stb11と同様にサンプリングトリガ信号Sta2
1、Stb21を発生する。前記サンプリングデコード
手段7は図5でサンプリングトリガ信号Sta21のタ
イミングでパルス幅変調信号Sp21はLレベルで、サ
ンプリングトリガ信号Stb21のタイミングでもパル
ス幅変調信号SpはLレベルである。よって本来”0”
のコードであるのに”1”にデコードしてしまう。よっ
て本来、デコード信号Sxは”0”のコードであるの
に”1”のコードとして出力される。よってタイムコー
ド作成手段8はDCF77のタイムコードデータとして
整理しても、送信された時刻データと異なっていてタイ
ムコードとして成り立たない。よって前記計時回路9で
の時刻データの修正はできない。The demodulated signal Sp of FIG. 5 has a pulse width larger than the original pulse width by 100 mS. Figure 5
The pulse width modulation signal Sp21 of is 200 with the code of "0".
The pulse width modulation signal Sp22 is at VSS level during mS
The pulse width modulation signal Sp23 does not reach the VSS level with the code of "M" at the VSS level for 300 mS with the code of 1 ". First, the switch means 15 is turned on and the switch signal Ss becomes the VDD level, and the first Sampling trigger generating means 6 with the fall detection signal Su21
Starts counting the sampling clock signal Sc. The sampling trigger signal Sta11 of FIG.
As with Stb11, the sampling trigger signal Sta2
1, Stb21 is generated. In the sampling / decoding means 7, the pulse width modulation signal Sp21 is at the L level at the timing of the sampling trigger signal Sta21 in FIG. 5, and the pulse width modulation signal Sp is at the L level at the timing of the sampling trigger signal Stb21. Therefore, it is originally "0"
Even though it is a code of, it will be decoded as "1". Therefore, although the decode signal Sx is originally a code of "0", it is output as a code of "1". Therefore, even if the time code creating means 8 sorts out the time code data of the DCF 77, it does not hold as a time code because it is different from the transmitted time data. Therefore, the time data in the time counting circuit 9 cannot be corrected.
【0010】以上のように従来のパルス幅変調受信装置
である電波時計では、受信装置を移動して電波の受信強
度が変化したり、アンテナの指向性による受信能力が変
化して、前記受信回路2aの増幅率がその度に変化した
ときに一定の形のパルス幅変調信号Spを出力できず、
コンバータ2bの出力である復調信号Sdのパルス幅が
一定にならない場合がある。このとき上述のごとく前記
サンプリングトリガ信号Stが最初の立ち下がり検出信
号Suからあらかじめ決まったタイミングで発生されて
いるため、前記サンプリングデコード手段7はタイムコ
ードデータを正しくデコードできない結果となり、電波
時計としては正しい時刻修正機能が行えなくなるという
問題があった。本発明は上記問題を解決し、新たな受信
の開始などに伴い受信状況が変化してもパルス幅変調信
号の信号変化点を正確に特定できる時刻情報受信機能付
電子時計を提供することを目的とする。 As described above, in the radio-controlled timepiece which is the conventional pulse width modulation receiving device, the receiving device is moved to change the reception intensity of the radio wave, or the receiving ability due to the directivity of the antenna is changed, so that the receiving circuit is changed. When the amplification factor of 2a changes each time, the pulse width modulation signal Sp having a constant shape cannot be output,
The pulse width of the demodulated signal Sd output from the converter 2b may not be constant. At this time, as described above, the sampling trigger signal St is generated at a predetermined timing from the first falling detection signal Su, so that the sampling decoding means 7 cannot correctly decode the time code data, and as a radio-controlled timepiece. There was a problem that the correct time adjustment function could not be performed. The present invention solves the above-mentioned problems and provides a new reception.
Even if the reception status changes due to the start of
With time information reception function that can accurately identify the signal change point of the signal
The purpose is to provide an electronic watch.
【0011】[0011]
【課題を解決するための手段】上記目的を達成するため
本発明は、時刻情報を表した一定周期の複数のパルス信
号を受信する受信回路と、前記パルス信号をサンプリン
グするサンプリングクロックを発生するサンプリングク
ロック発生手段と、前記サンプリングクロックのサンプ
リングタイミングで前記パルス信号のレベルを判定する
判定手段と、前記複数のパルス信号の各サンプリングク
ロックに対応したアドレス毎に前記判定手段からの判定
結果に基づき累積的に加算したデータを記憶するメモリ
手段と、前記サンプリングクロック発生手段と前記判定
手段と前記メモリ手段とを用いて、前記複数のパルス信
号の一定周期を所定回数繰り返し複数周期分サンプリン
グし各周期分のサンプリングタイミング毎の前記判定結
果に基づく前記メモリ手段の加算結果により前記パルス
信号のレベル変化を判別し、この判別結果から前記パル
ス信号の種別を識別する識別手段と、前記識別手段から
の出力により時刻情報を作成する時刻情報作成手段と、
前記時刻情報に基づき時刻を表示する時刻表示手段とを
有する事を特徴とする。In order to achieve the above object, the present invention provides a receiving circuit for receiving a plurality of pulse signals having a constant cycle and representing time information, and a sampling circuit for generating a sampling clock for sampling the pulse signals. a clock generating means, determination means for determining the level of the pulse signal at a sampling timing of the sampling clock, judging from the determination means for each address corresponding to each sampling clock of the plurality of pulse signals
Memory means for storing data that is cumulatively added based on the result, the sampling clock generating means, and the determination
Means and the memory means are used to generate the plurality of pulse signals.
Repeat a fixed number of cycles for a predetermined number of times.
The judgment result for each sampling timing for each cycle
Time to determine a more level change of the pulse signal to the sum of said memory means based on the result, to create identifying means for identifying a type of the pulse signal from the determination result, the time information by an output from said identification means Information creation means,
A time display means for displaying the time based on the time information.
【0012】[0012]
【実施例】以下図面により本発明の実施例を説明する。
図1は本発明のパルス幅変調受信装置の一実施例を示す
電波時計のブロック図であり図2に示す従来例と同一要
素には同一番号を付し説明を省略する。図3(a)、図3
(b)は図1に示す本発明の電波時計の動作のタイムチャ
ートで、図3(b)は図3(a)を一部拡大したものであ
る。パルス幅変調信号Spのパルス幅は図5のものと同
様である。11aは前記コンバータ2bからのパルス幅
変調信号Spと、前記サンプリングクロック発生回路5
からのサンプリングクロック信号Scを入力し、パルス
幅検出信号Skを出力するパルス幅検出手段で、前記パ
ルス幅変調信号Spを前記サンプリングクロック信号S
cのタイミングでレベルを検出し、パルス幅変調信号S
pが立ち上がってLレベルからHレベルに変化したらパ
ルス幅検出信号Skを出力する。11bはサンプリング
アドレス発生手段で、前記立ち下がり検出回路3からの
立ち下がり検出信号Suと、前記サンプリングクロック
発生回路5からのサンプリングクロック信号Scと前記
スイッチ手段15からのスイッチ信号Ssを入力し、サ
ンプリングアドレス信号Saを出力すると共に、メモリ
終了信号Seを出力する。そしてスイッチ信号SsがV
DDレベルのとき、最初の立ち下がり検出信号Suのタ
イミングで前記サンプリングクロック信号Scをサンプ
リングクロック計数値Ccにカウントし、該サンプリン
グクロック計数値Ccが奇数の時、図示しない20進カ
ウンタにより1から20までのサンプリングアドレス計
数値Caをカウントする。該サンプリングアドレス計数
値Caをサンプリングアドレス信号Saとして出力し、
また前記サンプリングクロック計数値Ccの値からメモ
リ終了信号Seを出力する。11cは20個のメモリで
構成されたパルス幅メモリ手段で、前記パルス幅検出手
段11aからのパルス幅検出信号Skと、前記サンプリ
ングアドレス発生手段11bからのサンプリングアドレ
ス信号Saと、前記スイッチ手段15からのスイッチ信
号Ssと、サンプリングトリガ選択手段11dからのメ
モリ呼び出し信号Syを入力しメモリ信号Smを出力す
る。そして前記パルス幅検出信号Skが入力されると、
前記サンプリングアドレス信号Saのアドレスに対応し
たメモリの値を加算し、メモリ呼び出し信号Syに従っ
て、メモリ内容をメモリ信号Smとして出力する。11
dはサンプリングトリガ選択手段で、前記立ち下がり検
出信号Suと、前記サンプリングクロック信号Scと、
前記サンプリングアドレス発生手段11bからのメモリ
終了信号Seと、前記パルス幅メモリ手段11cからの
メモリ信号Smを入力し、サンプリングトリガ信号St
と、メモリ呼び出し信号Syを出力する。そして前記メ
モリ終了信号Seを入力すると、前記メモリ呼び出し信
号Syを出力して前記パルス幅メモリ手段11cからの
メモリ信号Smを入力し、該メモリ信号Smの値から前
記サンプリングクロック信号Scに同期した適当なサン
プリングトリガ信号Stを選択し出力する。以上のパル
ス幅検出手段11aと、サンプリングアドレス発生手段
11bと、パルス幅メモリ手段11cと、サンプリング
トリガ選択手段11dでサンプリングトリガ発生手段1
1を構成している。Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram of a radio-controlled timepiece showing an embodiment of the pulse width modulation receiving apparatus of the present invention. The same elements as those of the conventional example shown in FIG. 3 (a), FIG.
FIG. 3B is a time chart of the operation of the radio-controlled timepiece of the invention shown in FIG. 1, and FIG. 3B is a partially enlarged view of FIG. The pulse width of the pulse width modulation signal Sp is similar to that of FIG. Reference numeral 11a denotes the pulse width modulation signal Sp from the converter 2b and the sampling clock generation circuit 5
The pulse width modulation signal Sp is input to the sampling clock signal Sc by the pulse width detection means that outputs the pulse width detection signal Sk.
The level is detected at the timing of c, and the pulse width modulation signal S is detected.
When p rises and changes from the L level to the H level, the pulse width detection signal Sk is output. Reference numeral 11b is a sampling address generating means, which receives the falling detection signal Su from the falling detection circuit 3, the sampling clock signal Sc from the sampling clock generating circuit 5 and the switch signal Ss from the switching means 15 to perform sampling. The address signal Sa is output and the memory end signal Se is output. And the switch signal Ss is V
At the DD level, the sampling clock signal Sc is counted as the sampling clock count value Cc at the timing of the first falling detection signal Su, and when the sampling clock count value Cc is an odd number, a decimal notation (not shown) is shown.
The counter counts the sampling address count value Ca from 1 to 20. The sampling address count value Ca is output as a sampling address signal Sa,
The memory end signal Se is output from the value of the sampling clock count value Cc. Reference numeral 11c is a pulse width memory means composed of 20 memories. The pulse width detection signal Sk from the pulse width detection means 11a, the sampling address signal Sa from the sampling address generation means 11b, and the switch means 15 are provided. The switch signal Ss and the memory call signal Sy from the sampling trigger selecting means 11d are input and the memory signal Sm is output. When the pulse width detection signal Sk is input,
The memory value corresponding to the address of the sampling address signal Sa is added, and the memory content is output as the memory signal Sm in accordance with the memory call signal Sy. 11
Reference numeral d denotes a sampling trigger selecting means, which includes the falling detection signal Su, the sampling clock signal Sc,
The memory end signal Se from the sampling address generating means 11b and the memory signal Sm from the pulse width memory means 11c are inputted, and the sampling trigger signal St is inputted.
And a memory call signal Sy is output. When the memory end signal Se is input, the memory call signal Sy is output to input the memory signal Sm from the pulse width memory means 11c, and the value of the memory signal Sm is synchronized with the sampling clock signal Sc. The sampling trigger signal St is selected and output. The above-mentioned pulse width detection means 11a, sampling address generation means 11b, pulse width memory means 11c, and sampling trigger selection means 11d are used as sampling trigger generation means 1
Make up one.
【0013】図6は図1に示す本発明のパルス幅変調受
信装置の一実施例を示す電波時計の動作を示すフローチ
ャートである。前記スイッチ15bがON(ステップS
1)し、前記スイッチ信号SsがVDDレベルになる
と、前記サンプリングアドレス発生手段11bは、前記
立ち下がり検出信号Suの最初のタイミングで前記サン
プリングクロックScのカウントを開始する状態になる
とともに前記サンプリングアドレス発生手段11bのサ
ンプリングクロック計数値Ccとサンプリングアドレス
計数値Caをリセットする。ここで図3の”0”のコー
ドの前記パルス幅変調信号Sp101が立ち下がると、
前記立ち下がり検出回路3は立ち下がり検出信号Su1
01を出力(ステップS2)する。サンプリングアドレ
ス発生手段11bはサンプリングクロックScをサンプ
リングクロック計数値Ccでカウント(ステップS3)
し、前記サンプリングクロック計数値Ccが400未満
であるかを判断(ステップS4)する。そして(ステッ
プS4)でYESであれば前記サンプリングクロック計
数値Ccが奇数かどうか判断(ステップS5)し、奇数
でなければ(ステップS3)へもどる。(ステップS
5)で奇数ならばサンプリングアドレス発生手段11b
はサンプリングアドレス計数値Caをカウント(ステッ
プS6)し、前記サンプリングアドレス信号Saにサン
プリングアドレス計数値Caを出力する。該サンプリン
グアドレス計数値Caは20までであり20の次は1に
戻る。(ステップS6)のタイミングで、前記パルス幅
検出手段11aは前記パルス幅変調信号Spのレベルを
入力しLレベルからHレベルに変化したかを判断(ステ
ップS7)する。前記パルス幅変調信号Spのレベルが
Hレベルでなければ(ステップS3)へもどり、(ステ
ップS7)で図3のパルス幅変調信号Sp101のよう
にHレベルならばパルス幅検出信号Sk101を出力
(ステップS8)する。前記パルス幅メモリ手段11c
は前記パルス幅検出信号Sk101を入力すると、前記
サンプリングアドレス信号Saのサンプリングアドレス
計数値Caの値5に対応したメモリM5に1を加算(ス
テップS9)する。そして(ステップS3)へ戻る。前
記サンプリングクロック計数値Ccが400未満という
のは、繰り返して受信されるパルス幅変調信号Spのパ
ルス幅の変化点を前記パルス幅検出手段11aで検出し
て、その検出されたタイミングのサンプリングアドレス
計数値Caに対応したパルス幅メモリ手段11cに検出
数を加算する動作が10秒間ということである。FIG. 6 is a flowchart showing the operation of the radio-controlled timepiece showing an embodiment of the pulse width modulation receiving apparatus of the present invention shown in FIG. The switch 15b is turned on (step S
1) Then, when the switch signal Ss reaches the VDD level, the sampling address generating means 11b enters a state of starting the counting of the sampling clock Sc at the first timing of the falling detection signal Su and the sampling address generation. The sampling clock count value Cc and the sampling address count value Ca of the means 11b are reset. Here, when the pulse width modulation signal Sp101 of the code "0" in FIG. 3 falls,
The fall detection circuit 3 uses the fall detection signal Su1.
01 is output (step S2). The sampling address generating means 11b counts the sampling clock Sc with the sampling clock count value Cc (step S3).
Then, it is determined whether the sampling clock count value Cc is less than 400 (step S4). If YES in step S4, it is determined whether the sampling clock count value Cc is an odd number (step S5). If it is not an odd number, the process returns to step S3. (Step S
If it is odd in 5), the sampling address generating means 11b
Counts the sampling address count value Ca (step S6) and outputs the sampling address count value Ca to the sampling address signal Sa. The sampling address count value Ca is up to 20, and after 20 returns to 1. At the timing of (step S6), the pulse width detecting means 11a inputs the level of the pulse width modulation signal Sp and judges whether the level has changed from L level to H level (step S7). If the level of the pulse width modulation signal Sp is not the H level, the process returns to (step S3), and if it is the H level as in the pulse width modulation signal Sp101 of FIG. 3 in the step S7, the pulse width detection signal Sk101 is output (step). S8). The pulse width memory means 11c
Receives the pulse width detection signal Sk101, adds 1 to the memory M5 corresponding to the value 5 of the sampling address count value Ca of the sampling address signal Sa (step S9). Then, the process returns to (step S3). The sampling clock count value Cc being less than 400 means that the pulse width change means 11a detects the change point of the pulse width of the pulse width modulation signal Sp that is repeatedly received, and the sampling address meter at the detected timing. It means that the operation of adding the detection number to the pulse width memory means 11c corresponding to the numerical value Ca is 10 seconds.
【0014】前記(ステップS9)の後、前記(ステッ
プS3)へもどり、前記(ステップS4)で前記サンプ
リングクロック計数値Ccは400未満であるから、前
記(ステップS5)を経て前記(ステップS6)を実行
する。ここでサンプリングアドレス計数値Caのカウン
ト前の値が20の時は、次のサンプリングアドレス計数
値Caは1となる。次に図3の”1”のコードのパルス
幅変調信号Sp102の立ち上がりを入力すると、前記
パルス幅検出手段11aは前記(ステップS7)でHレ
ベルに変化したことを判断し、前記(ステップS8)で
パルス幅検出信号Sk102を出力する。前記(ステッ
プS9)で前記パルス幅メモリ手段11cが前記パルス
幅検出信号Sk102を入力すると、前記サンプリング
アドレス信号Saのサンプリングアドレス計数値Caの
値7に対応したメモリM7に1を加算する。そして前記
(ステップS3)へもどる。再び以上のように前記(ス
テップS3)から前記(ステップS9)のフローを繰り
返すことにより、繰り返して受信されるパルス幅変調信
号Spのパルス幅の変化点を前記パルス幅検出手段11
aで検出して、その検出されたタイミングのサンプリン
グアドレス計数値Caに対応したパルス幅メモリ手段1
1cに検出数を加算する動作を繰り返す。After the (step S9), the process returns to the (step S3), and the sampling clock count value Cc is less than 400 in the (step S4). Therefore, after the (step S5), the (step S6). To execute. Here, when the value before the counting of the sampling address count value Ca is 20, the next sampling address count value Ca becomes 1. Next, when the rising edge of the pulse width modulation signal Sp102 of the code of "1" in FIG. 3 is input, the pulse width detecting means 11a judges that it has changed to the H level in the above (step S7) and the above (step S8). Outputs the pulse width detection signal Sk102. When the pulse width memory means 11c inputs the pulse width detection signal Sk102 in the above (step S9), 1 is added to the memory M7 corresponding to the value 7 of the sampling address count value Ca of the sampling address signal Sa. Then, the process returns to the above (step S3). Again, by repeating the flow of (step S3) to (step S9) as described above, the pulse width change means 11 detects the change point of the pulse width of the pulse width modulated signal Sp that is repeatedly received.
Pulse width memory means 1 detected by a and corresponding to the sampling address count value Ca at the detected timing
The operation of adding the detection number to 1c is repeated.
【0015】次に図3の前記パルス幅変調信号Sp10
1から約9秒後の”0”のコードのパルス幅変調信号S
p110の立ち上がりを入力すると、前記パルス幅検出
手段11aは前記(ステップS7)でHレベルに変化し
たことを判断し、前記(ステップS8)でパルス幅検出
信号Sk110を出力する。前記(ステップS9)で前
記パルス幅メモリ手段11cが前記パルス幅検出信号S
k110を入力すると、前記サンプリングアドレス信号
Saのサンプリングアドレス計数値Caの値5に対応し
たメモリM5に1を加算する。そして前記(ステップS
3)へ戻り、前記パルス幅変調信号Spが変化しないの
で前記(ステップS3)から前記(ステップS7)を繰
り返す。Next, the pulse width modulation signal Sp10 shown in FIG.
Pulse width modulation signal S of "0" code about 9 seconds after 1
When the rising edge of p110 is input, the pulse width detection means 11a determines that it has changed to the H level in (step S7), and outputs the pulse width detection signal Sk110 in (step S8). In step S9, the pulse width memory means 11c causes the pulse width detection signal S to be output.
When k110 is input, 1 is added to the memory M5 corresponding to the value 5 of the sampling address count value Ca of the sampling address signal Sa. And the above (step S
Returning to 3), since the pulse width modulation signal Sp does not change, the above (step S3) to (step S7) are repeated.
【0016】次に図3の前記サンプリングクロックSc
400のタイミングでは、前記(ステップS4)におい
て前記サンプリングクロック計数値Ccが400である
からNOと判断され、前記サンプリングアドレス発生手
段11bは前記メモリ終了信号Se1を出力する。前記
サンプリングトリガ選択手段11dは、前記メモリ終了
信号Se1を受けて前記メモリ呼び出し信号Syを出力
し、前記パルス幅メモリ手段11cのメモリ内容である
メモリ信号Smを入力して、メモリM1からM20まで
で加算値が最多のメモリを探す(ステップS10)。そ
して該(ステップS10)で加算値が最多のメモリの2
つ前のアドレスのメモリの加算値が0かどうかを判断
(ステップS11)する。Next, the sampling clock Sc of FIG.
The timing of 400, wherein the sampling clock count value Cc (Step S4) is determined as NO because it is 400, the sampling address generator 11b are you Outputs the memory completion signal Se1. The sampling trigger selecting means 11d receives the memory end signal Se1, outputs the memory calling signal Sy, inputs the memory signal Sm which is the memory content of the pulse width memory means 11c, and outputs the memory M1 to M20. added value is look for the largest number of memory (step S1 0). Then, in the (step S1 0 ), 2 of the memory with the largest added value
One additional value of the memory of the previous address to determine whether 0 (Step S1 1).
【0017】該(ステップS11)でYESならば加算
値が最多のメモリは”0”のコードの立ち上がりを検出
したと決定して、前記サンプリングトリガ信号Sta
を、加算値が最多のメモリのサンプリングアドレス計数
値Caのタイミングのサンプリングクロック計数値Cc
から−5のタイミングに決定(ステップS12)する。
そしてさらに前記サンプリングトリガ信号Stbを、加
算値が最多のメモリのサンプリングアドレス計数値Ca
のタイミングのサンプリングクロック計数値Ccから+
1のタイミングに決定(ステップS13)する。前記
(ステップS11)でNOならば加算値が最多のメモリ
は”1”のコードの立ち上がりを検出したと決定して、
前記サンプリングトリガ信号Staを、加算値が最多の
メモリのサンプリングアドレス計数値Caのタイミング
のサンプリングクロック計数値Ccから−9のタイミン
グに決定(ステップS14)する。そしてさらに前記サ
ンプリングトリガ信号Stbを、加算値が最多のメモリ
のサンプリングアドレス計数値Caのタイミングのサン
プリングクロック計数値Ccから−3のタイミングに決
定(ステップS15)する。前記(ステップS11)で
加算値が最多のメモリが”1”のコードの立ち上がりで
あると仮定するには、前記DCF77のコードのパター
ンが、10秒間のうちに最低1個は”0”のコードが発
生することを前提としている。[0017] The memory if YES sum is largest at (Step S1 1) is determined to have detected the rising edge of the code "0", the sampling trigger signal Sta
Is the sampling clock count value Cc at the timing of the sampling address count value Ca of the memory having the largest addition value.
From the decision timing of -5 to (Step S1 2).
Further, the sampling trigger signal Stb is changed to the sampling address count value Ca of the memory having the largest addition value.
From the sampling clock count value Cc at the timing of +
The timing is determined to be 1 (step S1 3 ). If NO in the above step (step S1 1 ), it is determined that the memory having the largest addition value has detected the rising edge of the code “1”,
The sampling trigger signal Sta, determined to -9 timing from the sampling clock count value Cc of the timing of the sampling address count Ca of the sum is largest memory (Step S1 4). And further said sampling trigger signal Stb, determined to -3 timing from the sampling clock count value Cc of the timing of the sampling address count Ca of the sum is largest memory (Step S1 5). Assuming that the memory having the largest addition value in the above (step S1 1 ) is the rising edge of the code of "1", the code pattern of the DCF77 has at least one code of "0" within 10 seconds. It is assumed that code will be generated.
【0018】図3の前記メモリ終了信号Se1を受けて
前記サンプリングトリガ選択手段11dは、前記(ステ
ップS10)を実行し、メモリM1からM20までで加
算値が最多のメモリであるM5を検出する。そして前記
(ステップS11)で2つ前のアドレスのメモリのM3
の加算値が0であることを判断する。よって前記(ステ
ップS12)で、”0”のコードの立ち上がりを検出し
たと決定して、前記サンプリングトリガ信号Staを、
M5のメモリのサンプリングアドレス計数値Caのタイ
ミングのサンプリングクロック計数値Cc111から−
5の、サンプリングクロック計数値Cc112のタイミ
ングのSta101に決定する。そしてさらに前記サン
プリングトリガ信号Stbを、M5のメモリのサンプリ
ングアドレス計数値Caのタイミングのサンプリングク
ロック計数値Cc111から+1の、サンプリングクロ
ック計数値Cc113のタイミングのStb101に決
定する。In response to the memory end signal Se1 shown in FIG. 3, the sampling trigger selecting means 11d executes the above (step S1 0 ) and detects the memory M5 having the largest sum of added values in the memories M1 to M20. . And said two memory of the previous address (Step S1 1) M3
It is determined that the addition value of is 0. Thus the in (Step S1 2), and determined to have detected the rising edge of the code "0", the sampling trigger signal Sta,
From the sampling clock count value Cc111 at the timing of the sampling address count value Ca of the M5 memory −
5, it is determined to be Sta 101 at the timing of the sampling clock count value Cc 112. Further, the sampling trigger signal Stb is determined to be Stb101 at the timing of the sampling clock count value Cc113 which is +1 from the sampling clock count value Cc111 at the timing of the sampling address count value Ca of the M5 memory.
【0019】従来例の電波時計と同様に前記サンプリン
グトリガ選択手段11dは、図3の前記サンプリングト
リガ信号Sta101から前記サンプリングクロック信
号Scを40発カウントするとサンプリングトリガ信号
Sta102を発生しその後も継続する。このときサン
プリングトリガ信号Sta101とSta102の間隔
T1は1秒である。同様に前記サンプリングトリガ信号
Stb101から前記サンプリングクロック信号Scを
40発カウントするとサンプリングトリガ信号Stb1
02を発生しその後も継続する。Similar to the conventional radio-controlled timepiece, the sampling trigger selecting means 11d generates the sampling trigger signal Sta102 when 40 sampling clock signals Sc from the sampling trigger signal Sta101 in FIG. 3 are generated, and continues thereafter. At this time, the interval T1 between the sampling trigger signals Sta101 and Sta102 is 1 second. Similarly, when 40 sampling clock signals Sc are counted from the sampling trigger signal Stb101, the sampling trigger signal Stb1
02 is generated and continues after that.
【0020】以下従来例と同様に前記サンプリングデコ
ード手段7は、図3の前記サンプリングトリガ信号St
a101のタイミングでパルス幅変調信号Sp111は
Lレベルで、前記サンプリングトリガ信号Stb101
のタイミングではパルス幅変調信号SpはHレベルで、
前記パルス幅変調信号Sp111を”0”とデコードす
る。また前記サンプリングトリガ信号Sta102、S
tb102のタイミングではのタイミングでパルス幅変
調信号Sp112はLレベルで、前記パルス幅変調信号
Sp112を”1”とデコードする。これらのコードが
デコード信号Sxとして出力される。タイムコード作成
手段8はスイッチ信号SsがVDDレベルであるから、
前記デコード信号Sxを入力して前記DCF77のタイ
ムコードデータとして整理を開始する。整理が完了した
タイムコードはタイムコード信号Swとして出力され、
前記計時回路9で時刻データとして現在の時刻データを
修正する。また計時回路9は前記立ち下がり検出信号S
uによって秒のタイミングを修正する。前記時刻表示手
段10は前記計時回路9からの時刻信号Szに従って時
刻の表示をおこなう。Thereafter, similarly to the conventional example, the sampling / decoding means 7 causes the sampling trigger signal St of FIG.
At the timing of a101, the pulse width modulation signal Sp111 is at L level, and the sampling trigger signal Stb101
At the timing of, the pulse width modulation signal Sp is at H level,
The pulse width modulation signal Sp111 is decoded as "0". Also, the sampling trigger signals Sta102, Sta
At the timing tb102, the pulse width modulation signal Sp112 is at the L level at the timing of, and the pulse width modulation signal Sp112 is decoded as "1". These codes are output as the decode signal Sx. Since the switch signal Ss is at the VDD level in the time code creating means 8,
The decoding signal Sx is input and the sorting is started as the time code data of the DCF 77. The organized time code is output as the time code signal Sw,
The clock circuit 9 corrects the current time data as the time data. In addition, the clock circuit 9 uses the fall detection signal S
Modify the timing of seconds with u. The time display means 10 displays the time according to the time signal Sz from the clock circuit 9.
【0021】[0021]
【発明の効果】以上のように本発明における時刻情報受
信機能付電子時計では、サンプリングクロックに対応し
たアドレスを有するメモリ手段と、サンプリングクロッ
クのサンプリングタイミングでパルス信号のレベルを判
定する判定手段と、判定手段の判定結果に基づくデータ
をアドレスに加算するメモリ手段と、メモリ手段の加算
結果に基づきパルス信号のレベル変化を判別し、この判
別結果からパルス信号の種別を識別する識別手段とを設
けたので、パルス幅変調信号の信号変化点が変動しても
正確に変化点を特定可能な時刻情報受信機能付電子時計
を提供できる。特に受信装置を移動して電波の受信強度
が変化したり、アンテナの指向性による受信能力が変化
して、受信回路の増幅率がその度に変化したとき等、復
調信号のパルス幅が一定にならないような状況でも、復
調信号のパルス幅に適応できる理想的なデコードが可能
となる。よって電波時計の受信回路の増幅率が必ずしも
最適でない場合でもデコードが可能となる。また電波時
計は必ずしも最適の増幅率を決定する必要が無くなり、
増幅率決定回路が簡素化できるという効果がある。 As described above, the time information reception in the present invention is performed.
The electronic clock with a communication function supports the sampling clock.
Memory means having different addresses and a sampling clock
The pulse signal level at the sampling timing
Determination means to be determined and data based on the determination result of the determination means
Means for adding to the address and addition of the memory means
The level change of the pulse signal is determined based on the result, and this determination
An identification means for identifying the type of pulse signal from another result is set.
Therefore, even if the signal change point of the pulse width modulation signal changes,
Electronic timepiece with time information reception function that can accurately identify change points
Can be provided. Especially when moving the receiving device, the reception strength of the radio wave
Change or the receiving ability changes due to the directivity of the antenna
Then, when the amplification factor of the receiving circuit changes each time,
Even if the pulse width of the modulation signal is not constant,
Ideal decoding that can adapt to the pulse width of the modulated signal
Becomes Therefore, the amplification factor of the receiving circuit of the radio-controlled timepiece is not always
Decoding is possible even if it is not optimal. Also during radio wave
The meter does not necessarily have to determine the optimum amplification factor,
This has the effect of simplifying the amplification factor determination circuit.
【図1】本発明のパルス幅変調受信装置である電波時計
を示すブロック図である。FIG. 1 is a block diagram showing a radio-controlled timepiece which is a pulse width modulation receiver of the present invention.
【図2】従来のパルス幅変調受信装置である電波時計を
示すブロック図である。FIG. 2 is a block diagram showing a radio clock that is a conventional pulse width modulation receiving device.
【図3】本発明のパルス幅変調受信装置である電波時計
の動作を示すタイムチャートである。FIG. 3 is a time chart showing the operation of the radio-controlled timepiece which is the pulse width modulation receiver of the present invention.
【図4】従来のパルス幅変調受信装置である電波時計の
動作を示すタイムチャートである。FIG. 4 is a time chart showing the operation of a radio-controlled timepiece which is a conventional pulse width modulation receiving device.
【図5】従来のパルス幅変調受信装置である電波時計の
動作を示すタイムチャートである。FIG. 5 is a time chart showing the operation of a radio-controlled timepiece which is a conventional pulse width modulation receiving device.
【図6】本発明のパルス幅変調受信装置である電波時計
の動作を示すフローチャートである。FIG. 6 is a flowchart showing an operation of the radio-controlled timepiece which is the pulse width modulation receiving apparatus of the present invention.
1 アンテナ 2 受信回路 3 立ち下がり検出回路 5 サンプリングクロック発生回路 6、11 サンプリングトリガ発生手段 7 サンプリングデコード手段 8 タイムコード作成手段 9 計時回路 11a パルス幅検出手段 11b サンプリングアドレス発生手段 11c パルス幅メモリ手段 11d サンプリングトリガ選択手段 1 antenna 2 Receiver circuit 3 Fall detection circuit 5 Sampling clock generation circuit 6, 11 Sampling trigger generating means 7 Sampling decoding means 8 Time code creation means 9 clock circuit 11a Pulse width detection means 11b Sampling address generating means 11c pulse width memory means 11d Sampling trigger selection means
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G04G 1/00 - 15/00 G04C 9/00 - 9/08 Front page continuation (58) Fields surveyed (Int.Cl. 7 , DB name) G04G 1/00-15/00 G04C 9/00-9/08
Claims (2)
ス信号を受信する受信回路と、 前記パルス信号をサンプリングするサンプリングクロッ
クを発生するサンプリングクロック発生手段と、 前記サンプリングクロックのサンプリングタイミングで
前記パルス信号のレベルを判定する判定手段と、前記複数のパルス信号の各 サンプリングクロックに対応
したアドレス毎に前記判定手段からの判定結果に基づき
累積的に加算したデータを記憶するメモリ手段と、前記サンプリングクロック発生手段と前記判定手段と前
記メモリ手段とを用いて、前記複数のパルス信号の一定
周期を所定回数繰り返し複数周期分サンプリングし各周
期分のサンプリングタイミング毎の前記判定結果に基づ
く 前記メモリ手段の加算結果により前記パルス信号のレ
ベル変化を判別し、この判別結果から前記パルス信号の
種別を識別する識別手段と、 前記識別手段からの出力により時刻情報を作成する時刻
情報作成手段と、 前記時刻情報に基づき時刻を表示する時刻表示手段とを
有する事を特徴とする時刻情報受信機能付電子時計。A receiving circuit according to claim 1 for receiving a plurality of pulse <br/> scan signal of a fixed period representing the time information, the sampling clock generating means for generating a sampling clock for sampling the pulse signal, the sampling clock Determination means for determining the level of the pulse signal at the sampling timing, and based on the determination result from the determination means for each address corresponding to each sampling clock of the plurality of pulse signals
Memory means for storing the cumulatively added data , the sampling clock generating means, the judging means, and
The memory means is used to keep the plurality of pulse signals constant.
Cycle is repeated a predetermined number of times and sampled for multiple cycles for each cycle
Based on the above judgment results for each sampling timing
Ku to determine the change in level of more the pulse signal of the addition result said memory means, and identifying means for identifying a type of the pulse signal from the discrimination result, the output generation time information to create the time information by from the identification means An electronic timepiece having a time information receiving function, which has means and time display means for displaying time based on the time information.
のレベル変化点に基づき少なくとも2つのサンプリングAt least two samplings based on the level change point of
トリガ信号を作成し、このサンプリングトリガ信号に基Create a trigger signal and base it on this sampling trigger signal.
づき前記パルス信号の種別を識別することを特徴とするBased on the above, the type of the pulse signal is identified.
請求項1記載の時刻情報受信機能付電子時計。An electronic timepiece with a time information receiving function according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02072693A JP3375359B2 (en) | 1993-01-14 | 1993-01-14 | Electronic clock with time information receiving function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP02072693A JP3375359B2 (en) | 1993-01-14 | 1993-01-14 | Electronic clock with time information receiving function |
Publications (2)
Publication Number | Publication Date |
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JPH06214055A JPH06214055A (en) | 1994-08-05 |
JP3375359B2 true JP3375359B2 (en) | 2003-02-10 |
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ID=12035189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP02072693A Expired - Fee Related JP3375359B2 (en) | 1993-01-14 | 1993-01-14 | Electronic clock with time information receiving function |
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Country | Link |
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JP (1) | JP3375359B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008304247A (en) * | 2007-06-06 | 2008-12-18 | Citizen Holdings Co Ltd | Radio-controlled timepiece |
-
1993
- 1993-01-14 JP JP02072693A patent/JP3375359B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2008304247A (en) * | 2007-06-06 | 2008-12-18 | Citizen Holdings Co Ltd | Radio-controlled timepiece |
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Publication number | Publication date |
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JPH06214055A (en) | 1994-08-05 |
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