JP3373641B2 - テスト系列生成装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はハードウェア設計言語で
設計されたシステムのテスト系列生成装置に関する。

【０００２】

【従来の技術】従来論理システムのハードウェア設計に
おいて、半導体技術の進歩に伴う設計工数の増大という
問題の一つの解決方法として、論理合成が盛んに行われ
るようになってきている。論理合成を用いることによ
り、ＲＴＬ記述（レジスタ転送レベルによるハードウェ
ア設計記述）からこれに対応するゲートレベルの論理回
路が自動的に合成されるようになった。

【０００３】このＲＴＬ記述を検証するテスト系列とし
て、レジスタやバスや演算器がクロックや制御信号のも
とで動作し、決めされたサイクルに正しい結果が得られ
るかどうかを検証するパターンが用いられる。それは入
力ポートに印加する入力テストパターンと、出力ポート
における期待値パターンと、回路の内部を検証するため
のレジスタに印加するテストパターン、レジスタにおけ
る期待値パターンからなる。

【０００４】前述のように入力となるＲＴＬの入力テス
トパターンについては設計者が人手で作成していた。ま
た期待値パターンについては、設計者がテスト系列を用
いてＲＴＬのシミュレーションを行った後、得られた結
果が仕様通りかどうかを確かめ、正しい場合にその結果
を期待値としていた。

【０００５】一方、より抽象度の高いビヘイビア記述か
ら高位合成装置で生成されたＲＴＬ記述に関する検証用
テスト系列を作成するためには、設計者はまず合成され
たＲＴＬ記述を理解する必要があった。例えば、すべて
の入力ポートに印加するテストパターンのタイミング
と、出力ポートに現れる演算結果のタイミング情報を、
ＲＴＬ記述から読み取る必要があった。１メガゲート規
模のＬＳＩのＲＴＬ記述は、記述の行数が数万、ポート
数が数百にもなり、設計者が１ポートずつそのタイミン
グを調べるのは大変時間の要する作業だった。

【０００６】ポートには整数型をはじめとして浮動少数
型、ビット型等のさまざまなデータタイプが存在するた
め、ビヘイビア記述のポートのデータタイプと、レジス
タ転送記述のデータタイプが異なる場合には、それを考
慮してテストパターンの値を変換する必要があった。そ
のうえ、ポート毎に異ったデータタイプが使用されてい
ると、タイプ変換に伴う作業が大変繁雑で大変時間を要
していた。このように、設計者はＲＴＬ記述の入力また
は出力のスケージューリング情報の獲得、パターンの値
の変換を人手で行いながら入力テスト系列を作成してい
た。

【０００７】又、大規模な論理システムのＲＴＬ記述は
数万〜数十万行にもなり、この記述のテスト系列はそれ
と同等の行もしくはそれ以上となり、人手で作成するの
は大変な作業であった。

【０００８】一方、設計の効率向上のために、すでに他
の目的で設計された回路を別の大規模システムの部品と
して再利用する場合がある。設計の対象となるシステム
が大規模になるにつれこのような機会は多くなる。この
ような場合、たとえ再利用される回路の動作がそれ自身
で正しいと保証されていても、システムの整合性をチェ
ックするためにもその回路を組み込んでシステム全体で
動作を検証する必要がある。

【０００９】大規模なシステム全体をシミュレーション
により検証するには、ＲＴＬよりもさらに抽象度を高め
た高位の記述レベルである、ビヘイビアレベルで行なう
方が効率が良い。抽象度が高いため詳細な部分まではシ
ミュレーションできないが、シミュレーション自体は高
速に行なうことができる。しかし、回路内部の動作をよ
り詳細に検証したい場合は、ＲＴＬでのシミュレーショ
ンの方が適している。このことから、前記のような既設
計の回路モジュールをいくつか含んだ大規模システムを
検証するには、新たに作成した回路モジュールは詳細に
検証を必要とするためＲＴＬで、既設計の回路モジュー
ルは他モジュールとのインターフェイスに関わる部分が
主に必要なためビヘイビアレベルで記述し、両レベルの
モジュール間のタイミング等の調整をとりながら全体を
シミュレーションしたいという要求が強くなってきてい
る。

【００１０】

【発明が解決しようとする課題】しかし、既設計の回路
の多くはＲＴＬで設計されているため、前記のような検
証方法をとるためには、既設計回路をＲＴＬ記述からビ
ヘイビア記述に書き直す必要がある。このとき、書き直
したビヘイビア記述がもとのＲＴＬ記述の仕様として正
しいかどうかという検証を行わなければならない。この
検証は、ＲＴＬ記述の既設計回路を検証する時に用いた
ＲＴＬテスト系列と等価なビヘイビアレベルのテスト系
列を作成し、ＲＴＬ記述のシミュレーション結果と、ビ
ヘイビア・テスト系列によりビヘイビア記述をシミュレ
ーション結果とを比較することができれば可能となる。

【００１１】ところが、上記のようなＲＴＬ記述をシミ
ュレーションするためのＲＴＬテスト系列から、それと
等価なビヘイビア記述をシミュレーションするためのビ
ヘイビア・テスト系列を作成することは、以下に述べる
ようにＲＴＬとビヘイビアのレベルにおいて、時間、デ
ータ等に関して抽象度が異なるため、容易にはＲＴＬテ
スト系列と等価なビヘイビア・テスト系列は作成できな
いという問題があった。

【００１２】データに関しては、例えば、ＲＴＬではデ
ータ型として、整数を扱う場合もあるが多くの場合はビ
ット列や多値論理が主である。これに対しビヘイビアレ
ベルでは、前記のデータ型に加え、リテラルや構造体の
ような抽象的なデータを扱うこともある。

【００１３】時間に関しては、ＲＴＬではクロックに同
期した状態という概念があり、このため時系列に沿った
テスト系列を作成する時は、各状態毎、あるいはクロッ
クのサイクル単位時間毎にテストベクトルを指定するこ
とになる。また各状態での回路動作が決定しているた
め、入力値を変化させる時刻もそれに合わせて決定しな
ければならない。

【００１４】これに対しビヘイビアのレベルでは、ＲＴ
Ｌのようなロックに同期した状態という概念はなく、個
々の動作の順序関係が時間的概念として考えらられるた
め、単位時間毎に入力ベクトルを指定するのではなく、
ビヘイビア記述の出力変数に変化がみられる可能性のあ
る入力ベクトルを逐次的に指定することになる。

【００１５】このように、ＲＴＬとビヘイビアレベルで
はデータや時間等に関して抽象度が異なるため、ＲＴＬ
のテスト系列からそれと等価なビヘイビアレベルのテス
ト系列を作成し、ビヘイビア記述を検証することは困難
であった。

【００１６】また、ＲＴＬのテスト系列とは独立にビヘ
イビア・テスト系列を作成し、それを用いてビヘイビア
記述のシミュレーションを行ない、検証する方法も考え
られる。これにより、ビヘイビア記述の正しさは検証で
きる。しかしながらこの手法では、ＲＴＬ記述より回路
の動作仕様を解釈してビヘイビア記述を作成する作業の
解釈段階で誤りがあると、その誤りは検出されず、もと
のＲＴＬ記述と等価なビヘイビア記述であることは保証
されないという問題があった。

【００１７】このように、ＲＴＬで記述された回路をビ
ヘイビア記述に書き直したとしてもそれが等価であると
いう検証を行なうことは困難であるという問題があっ
た。このため、ＲＴＬで記述された回路モジュールをビ
ヘイビア記述に書き直し、その部分はビヘイビアレベル
でシミュレーションを行い、システム全体の検証の効率
を上げようとしても、書き直したビヘイビア記述がもと
のＲＴＬ記述と等価でない場合が生じるため、検証結果
の信頼性が低下し、システム検証時にビヘイビア記述の
修正がたびたび必要となり、結局は設計全体の効率向上
にはならないという問題があった。

【００１８】本発明の第１の様相による目的は、ビヘイ
ビア記述の検証用テスト系列がすでに存在し、かつＲＴ
Ｌ記述が人手で設計された場合に、ＲＴＬの検証用テス
ト系列と期待値系列の生成を自動化することにより、Ｒ
ＴＬの記述の設計検証時間を短縮することと、高位合成
で生成されたＲＴＬ記述のテスト系列の作成に際し、設
計者が高位合成されたＲＴＬ記述から回路の機能を理解
するのが困難なために、ＲＴＬ記述の検証用テスト系列
の作成にかかっていた時間を大幅に削減することと、Ｒ
ＴＬの回路の機能を誤解してテスト系列を作成したり、
ＲＴＬ記述の変更に伴って必要なテスト系列を修正を、
人手で行うことから発生する不具合の混入を防ぐため
に、ＲＴＬ記述のテスト系列の作成を自動化することで
ある。

【００１９】又、前記のビヘイビア記述とＲＴＬ記述と
を混在させたシステム全体のシミュレーションを適用し
ても設計の効率向上にはつながらないという問題は、Ｒ
ＴＬ記述からビヘイビア記述を作成した時、ビヘイビア
記述がＲＴＬ記述と等価であるかどうかを検証する手段
であれば、解決することが可能である。一般に記述の検
証としてシミュケーションが有効であるが、テスト系列
も等価なものを使用する必要がある。しかし、ＲＴＬテ
スト系列からそれと等価なビヘイビア系列を作成するこ
とは、両レベルの抽象度の違いなどから困難であった。

【００２０】このため本発明の第２の様相によれば、Ｒ
ＴＬテスト系列からそれと等価なビヘイビア・テスト系
列を生成する機能を実現することを目的とする。これに
より、ＲＴＬテスト系列によるＲＴＬ記述のシミュレー
ション結果とビヘイビア・テスト系列によるビヘイビア
記述のシミュレーション結果が比較可能となり、ビヘイ
ビア記述とＲＴＬ記述とが等価であるかどうかを検証す
ることができ、前記の問題も解決される。

【００２１】

【課題を解決するための手段】本発明の第１の様相によ
れば、テスト系列生成装置は、論理システムのビヘイビ
アレベルの仕様記述と、前記仕様記述に対応したレジス
タ転送レベルの記述とから、前記レジスタ転送レベルの
状態の遷移に対応する制御ステップの各ステップにおい
て、レジスタ転送レベルの記述及びビヘイビアレベルの
仕様記述の信号名及びポートの対応付けを行うことによ
って、前記仕様記述と前記レジスタ転送レベルの記述と
の対応をとる対応作成部と、前記仕様記述を検証するた
めのテスト系列データをもとに、前記対応作成部によっ
て得られた、前記仕様記述と前記レジスタ転送レベルの
記述との対応関係に基づいて、レジスタ転送レベルのテ
スト系列データを自動で生成するテスト系列生成部とを
有する。

【００２２】本発明の上記課題の第２の様相によるテス
ト系列生成装置は、ＲＴＬ記述の状態遷移の情報を解析
するＲＴＬ解析部と、前記ＲＴＬ解析部の生成した状態
遷移情報をもとにＲＴＬテスト系列（ＲＴＬテストパタ
ーン）を必要とするステップ数に加工するテスト系列
（テストパターン）加工部と、ＲＴＬ−ビヘイビア記述
の対応情報を基にＲＴＬ記述とビヘイビア記述にそれぞ
れ存在するファシリティと変数と、それらのデータ型の
対応づけを行い、テスト系列の形態を変更してビヘイビ
アレベルのテスト系列を生成するテスト表現形態変更部
からなる。

【００２３】

【作用】本発明の第１の様相によれば、ビヘイビアレベ
ルの仕様記述とレジスタ転送レベルの記述との対応作成
部は、ビヘイビアレベルの記述データと、ＲＴＬの記述
データと、ＲＴＬのファシリティとビヘイビア記述の信
号名との対応情報から、ＲＴＬのファシリティやビヘイ
ビアの信号のデータタイプや、ＲＴＬのファシリティに
対してなされるテストパターンの印加または観測時間、
ＲＴＬ記述に付加されたファシリティのパターンの値か
らなるＲＴＬのテスト系列情報を生成する。ＲＴＬの検
証用テスト系列を生成するテスト生成部は、上記ビヘイ
ビアレベルの入力テスト系列と期待値系列のデータを取
り込み、上記対応作成部が生成したテスト系列情報を用
いて、ＲＴＬ記述の入力テスト系列と期待値系列を生成
する。

【００２４】本発明の第２の様相によれば、まずＲＴＬ
解析部がＲＴＬ記述の状態遷移の情報を解析し、ＲＴＬ
記述の状態数、状態遷移の条件、各状態において参照さ
れる入力ポート、値の設定される出力ポートの情報を生
成する。これらの情報をもとに、テストパターン加工部
は、ＲＴＬテスト系列の各ステップがＲＴＬ記述のどの
状態にあるかを調査し、ＲＴＬテスト系列において有効
な値を抽出し、テストパターンのステップの併合や削除
を行ない、ビヘイビア・テスト系列と同数のステップの
テスト系列を生成する。テスト表現形態変更部は、ビヘ
イビア記述の情報を基にＲＴＬ記述とビヘイビア記述の
間のファシリティと変数、データ型の対応づけを行な
い、前記テスト系列加工部の生成したテストパターンに
おいても、同様にファシリティと変数のエントリィの対
応付けを行ない、一つのＲＴＬファシリティが複数のビ
ヘイビア変数で記述されている場合には、テスト系列の
前記ＲＴＬファシリティの列を変数の列に分け、ファシ
リティのＲＴＬでのデータの値をビヘイビアレヘルでの
より抽象的表現形態に変更する。また、テスト表現形態
変更部において、ファシリティを複数の変数に対応させ
ることによるテストの列数に変更があった場合、テスト
パターン加工部において新たにテスト系列のステップの
併合が可能かどうかを調べ、可能であれば変更を行な
う。

【００２５】

【実施例】一般に、対象となる論理システムが大規模に
なり、対応するＲＴＬ記述が数万から数十万となってく
ると、それをテストするテストパターンを人手で作成す
ることは極めて困難になる。その場合に、抽象化された
ビヘイビアレベルでのテストパターンから、ＲＴＬ記述
のためのテストパターンを自動的に生成できれば、大規
模論理システムのＲＴＬ記述用のテストパターンの作成
が極めて容易になる。その為の装置が、本発明の第１実
施例として以下に示される。

【００２６】第１実施例の説明は次の順序で行う。第１
に本発明のテスト系列生成装置の構成図を説明する。第
２にビヘイビアレベルのテスト系列について説明する。
第３に、生成されたＲＴＬのテスト系列を説明する。第
４にビヘイビアレベルの仕様記述とレジスタ転送レベル
の記述との対応作成部に与えるコマンドと、該作成部が
作成するデータと、該作成部の処理フローを説明する。
第５にテスト系列生成装置の処理フローを説明する。最
後に簡単なモチーフ回路を用いてテスト系列生成の処理
フローを詳細に説明する。

【００２７】図１は、本発明のテスト系列生成装置の一
実施例の構成を示すブロック図である。

【００２８】ビヘイビアレベルの仕様記述データ１とレ
ジスタ転送レベル（ＲＴＬ）の記述データ２は、それぞ
れのレベルのハードウェア設計記述をコンパイルした後
の中間回路データである。回路の動作や機能を表す演算
子そのもののデータと演算子間の接続情報が格納されて
いる。これらの記述は設計者が人手で設計したり、合成
装置を用いて設計したものである。

【００２９】ビヘイビアレベルの仕様記述とＲＴＬ記述
との対応作成部３は、ＲＴＬ記述のファシリティとビヘ
イビア記述の信号名との対応情報からなるコマンドと、
ビヘイビアレベルの記述データと、ＲＴＬの記述データ
とから、ファシリティや信号のデータタイプやＲＴＬの
ファシリティに対して行われるテストパターンの印加ス
テップ（サイクル）や、演算結果を観測する観測ステッ
プ、ＲＴＬ記述に印加されたファシリティのパターン値
の情報を生成する。

【００３０】ビヘイビアレベルの記述を検証するテスト
系列のデータを格納する格納部４は、入力テスト系列及
び期待値系列を記述するテスト専用記述や、テスト系列
も記述可能なハードウェアの設計記述などからコンパイ
ルされた後の、またはビヘイビアレベルのシミュレーシ
ョン装置のコマンドで与えられたパターン記述を翻訳装
置を用いて変換した後の、入力テスト系列及び期待値テ
スト系列の中間データを格納している。

【００３１】ＲＴＬ記述の入力及び期待値テスト系列を
生成するテスト系列生成部５は、ビヘイビア記述を検証
する入力テスト系列と期待値系列を格納する格納部４か
ら、テスト系列を、ビヘイビアレベルの仕様記述とＲＴ
Ｌ記述との対応作成部３が生成したＲＴＬ記述の入力ポ
ートにテストパターンが印加される制御ステップと、Ｒ
ＴＬ記述の内部の演算が実行され結果が観測される制御
ステップの情報を用いて、テストパターンのフレームデ
ータを作成し、該フレームをもとにテスト系列の変換を
行いＲＴＬのテスト系列を生成する。

【００３２】ＲＴＬ記述の入力及び期待値テスト系列デ
ータ４６は、テスト系列生成部で生成されたＲＴＬのテ
スト系列と期待値データである。

【００３３】図２は、ビヘイビアレベルのテスト系列の
データ４と、ＲＴＬのテスト系列データ６を説明する図
である。

【００３４】まずビヘイビアレベルのテストパターンが
如何なるものかを説明する。ビヘイビアレベルの記述か
らなる回路は、テストパターンを印加すると記述内の手
続きに従ってデータの演算を行い、遅延無しで出力ポー
トから結果を出力する。演算の動作とその順序だけで時
間の概念が導入されていない。従ってテスト系列も時間
の概念がなく、ビヘイビアの回路モデルに入力すれば同
時に出力が得られる。

【００３５】図２（ａ）は、ビヘイビアレベルのテスト
系列に関するデータを説明する図である。実際には多数
のテスト系列が存在するが、簡単のため本実施例では３
つのテスト系列を示している。この表にはテスト系列を
識別するテスト系列番号、パターンを印加したり観測し
たりする入力ポート名、内部変数名、出力ポート名があ
る。ポートや変数の属性として入力／期待値判別情報が
格納される。ＩＮは入力パターンを、ＥＸＰは期待値パ
ターンを示す。テスト系列番号の行にある数字は、テス
トパターンの値は、本実施例では、簡単のためにそのデ
ータタイプはすべて整数で表示している（パターンの値
はポートのデータタイプに依存し、例えば実数、整数、
ビット、ビット列などがあり、それらのタイプに応じて
格納される）。内部変数の出力ポートの欄には期待値が
格納されており、これは一般にビヘイビアレベルのシミ
ュレーションの結果から作成されるものである。すべて
の内部変数の値が観測される必要はなく、ビヘイビア記
述がＲＴＬ記述に変換されたあとに、レジスタとして残
る場合に観測の対象となる図２（ａ）の表の１行は、１
動作あたりのテストパターンと期待値パターンである。

【００３６】つぎにＲＴＬのテスト系列について簡単に
説明する。順序回路からなるＲＴＬの回路は、初期状態
から次の状態へ遷移を行いながら外部から取り込んだデ
ータを終えたらまた初期状態に戻り動作を繰り返す。本
実施例ではこの状態の遷移を制御ステップと称し各ステ
ップを状態識別子で示す。テスト系列には、各状態での
演算に必要な入力テスト系列と、各状態で観測される出
力の期待値系列がある。

【００３７】図２（ｂ）は、レジスタ転送レベメのテス
ト系列のデータを説明する図である。図２（ｂ）は多数
存在するテスト系列の一部を示している。本実施例では
３状態の動作を検証するテスト系列を用いて説明する。
ａ，ｂは入力ポート，ｒ１，ｒ３はレジスタ，ｚ１は出
力ポートである。本実施例では入力，レジスタ，出力ポ
ートのデータタイプを整数としているが、ビットまたは
ビット列でも良い。簡単のためここでは整数の例で説明
する。入力，期待値判別情報はビヘイビアレベルのテス
ト系列と同様である。テスト系列１はステート１のパタ
ーンを示し、入力ポートａに値’１’を、入力ポートｂ
に値’２’を印加する。テスト系列２のステート２で
は、入力ａ，ｂに’−’が記してあるが、これは、デー
タタイプが同一ならばどのような値でもよいという意味
である。（ドントケアパターンと称す）。またレジスタ
ｒ１の期待値は’３’である。テスト系列３のステート
３のパターンでは、出力ポートｚ１の期待値が’５’で
ある。

【００３８】図３〜図５を用いて、ビヘイビアレベルの
仕様記述とＲＴＬ記述との対応作成部を説明する。はじ
めにコマンドについて、次に体策作成布が生成する情報
について、そして本作成部の処理フローを説明する。

【００３９】図３（ａ）は、ビヘイビアレベルの仕様記
述とＲＴＬ記述との対応作成部に係わるコマンド入力記
述を説明する図である。コマンドは、ＲＴＬのファシリ
ティとビヘイビア記述の変数との対応情報を与える。
“ＲＴＬ ＩＮ”はＲＴＬ記述の入力ポート名を宣言す
るキーワードで、ａ，ｂ，ｃ１は入力ポート名である。
“ＲＴＬ ＲＥＧ”はＲＴＬ記述のレジスタを宣言する
キーワードで、ｒ１，ｒ３はレジスタ名である。“ＲＴ
Ｌ ＯＵＴ”は、ＲＴＬ記述の出力ポート名を宣言する
キーワードで、ｚ１は出力ポート名である。“ＢＬ Ｉ
Ｎ”はビヘイビア記述の入力ポート名を、“ＢＬ ＶＡ
Ｒ”は変数で、“ＢＬ ＯＵＴ”は出力ポート名を宣言
するキーワードで、キーワードの後ろの文字はそれぞれ
の名前である。“ＥＱＵＡＬ”は、ＲＴＬのポート名ま
たはレジスタ名と、ビヘイビア記述のポート名または変
数名の対応をとるためのコマンドで、“（ａ：ａ）”
は、ＲＴＬの入力ポート“ａ”（第１のａ）がビヘイビ
ア記述の“ａ”（第２のａ）に対応することを示し、
“（ｚ１：ｚ１，ｚ２）”は、ＲＴＬの出力ポート“ｚ
１”が、ビヘイビア記述の“ｚ１”と“ｚ２”に対応す
ることを示している。すなわち、ＲＴＬの出力ポート
“ｚ１”は、ビヘイビア記述の“ｚ１”と“ｚ２”の値
を時分割して出力することを示している。

【００４０】図３（ｂ）は、ＲＴＬ記述に存在するが、
ビヘイビア記述に存在しないポートの情報を入力するコ
マンドを示している。キーワードは、図３（ａ）と同じ
意味を有し、また“ＩＮ”は入力パターンを印加するポ
ートまたはレジスタを示し、“ＥＸＰ”は期待値パター
ンを観測するポートまたはレジスタを示している。“：
＝’Ｐ’”はポジティブパルスの印加を、“：＝’
Ｌ’”は１ビットの期待値０を、：＝“ＬＨＬ”はレジ
スタｒ４に係わる３ビットの期待値０１０を示してい
る。また、“：＝”以降に式を記述し入力パターンの値
を条件によって選択したり、１制御ステップ前のパター
ンの値を使用して現在の制御ステップのパターン値を計
算できる（詳細な例については後述する）。

【００４１】以上コマンドを例に説明したが、本発明の
ビヘイビアレベルの仕様記述とＲＴＬ記述との対応作成
部は、コマンドによって制限されるものではなく、コマ
ンドを利用して与えた情報を他の手段、例えばテーブル
形式の入力手段や、ハードウェア記述言語の属性記述等
を用いて与えてもよい。

【００４２】図４（ａ）はビヘイビアレベルの仕様記述
とＲＴＬ記述との対応作成部が生成する対応情報を説明
する図である。本図のデータは、（１）本実施例のよう
にコマンドとビヘイビア記述のデータとＲＴＬ記述のデ
ータを取り込んで解析して作成したり、（２）設計者が
本発明の装置の外部から入力装置で与えたり、（３）高
位合成装置が作成するレファンス情報から得られる。

【００４３】ＲＴＬ記述のポート、レジスタ、信号の名
前、これらのデータタイプ（例ではＩＮＴＥＧＥＲ）
と、これらのファシリティにテスト系列を印加したり、
出力が観測される制御ステップ情報が格納される。ステ
ート１は第１のステートを示すステート番号である。Ｒ
ＴＬ記述では同一ポートに関して、異なるステートで異
なるパターンを印加したり、観測したりする場合があ
り、この場合は同一ポートに対して複数の制御ステップ
が存在する。本図ではＲＴＬ記述のポートｚ１が、ビヘ
イビア記述のポートｚ１とｚ２とに対応している、さら
に、ＲＴＬ記述のポートに対応するビヘイビア記述のポ
ートの名前と、それらのデータタイプを格納している。
データタイプとしてはビット、ビット列、整数、実数型
やこれらを要素とするレコード型等が存在する。

【００４４】また図４（ｂ）は、ＲＴＬ記述には存在す
るが、ビヘイビア記述に存在しないポートやレジスタに
関するデータタイプと、パターンの印加または観察され
る制御ステップと、上述したコマンドから取り込んだ印
加または観察の判別情報と、パターンの値を示す。本実
施例ではクロック信号のｃｌｋ、システムリセット信号
のｒｓｔ，スキャンアウト信号のｓｏの例を示した。ｃ
ｌｋ信号は、１ビットで、ステート１からステート３の
それぞれのステップに、入力パターン“０１０”のポジ
ティブパルス（Ｐ）が与えられる。またパターン値の計
算式が与えられた場合は、本図のパターンの値を格納す
る領域に、パターンの値自体ではなく計算式との関連を
表す情報が格納される。

【００４５】図５及び図６は、ビヘイビアレベルの仕様
記述とＲＴＬ記述との対応作成部に係わる処理フローを
説明する図である。本作成部は、以下のステップで図３
１（ａ），（ｂ）のビヘイビアレベルの仕様記述とＲＴ
Ｌ記述との対応情報を作成する。図５の１０１と図６の
１１１の端子で処理の開始と終了を示す。ステップ１０
２〜１１０は処理を示す。ＲＴＬの入力、レジスタ、出
力のファシリティ名と、入力／期待値判別情報、パター
ンの値からなるコマンドと、ビヘイビアレベルの入力、
変数、出力ポート名を宣言するコマンドと、ＲＴＬのポ
ート名やレジスタ名とビヘイビア記述のポートや変数名
とを対応づけたコマンド情報（図３（ａ），（ｂ）を取
り込んで、ＲＴＬ記述のポート、レジスタ名、対応する
ビヘイビアレベルのポート名、変数名のパターンの値を
セットする（ステップ１０２）。ＲＴＬ記述のデータを
取り込む（ステップ１０３）。ビヘイビア記述のデータ
を取り込む（ステップ１０４）。ステップ１０３で取り
込んだ、ＲＴＬのデータを用いて、コマンドから取り込
んだポートやレジスタの持つデータタイプやビット幅を
抽出してセットする（ステップ１０５）。同様にステッ
プ１０４で取り込んだ、ビヘイビア記述のデータを用い
て、コマンドから取り込んだポートや変数の持つデータ
タイプを抽出してセットする（ステップ１０６）。ＲＴ
Ｌの記述のデータを用いて、ステートの順番を識別する
ステート番号を作成し、各ステートにおいて読み書きさ
れるファシリティ名を求める（ステップ１０７）。例え
ば下の表のような内部データを作成する。ステート１で
は、ファシリティａ，ｂで世乱しが発生し、ステート２
でファシリティｒ３に書き込みが発生する。

【００４６】

【表１】 異なる制御ステップで読み書きが発生するか調べる（ス
テップ１０８）。ＹＥＳの場合は、コマンドから取り込
んだファシリティに対応するビヘイビア記述のポートや
変数が、ビヘイビア記述に出現する順番を求め、これと
ファシリティが読み書きされるステート番号を対比し、
各制御ステップにおけるファシリティとビヘイビア記述
のポートや変数との対応をとる。上記例では、出力ポー
トｚ１については、ステート２とステート３にパターン
が出力されるため、ＲＴＬのポート名ｚ１に対応するビ
ヘイビア記述のポートｚ１とｚ２が、ビヘイビア記述で
現れる順番を取り出し、前者の制御ステップの順番と比
較し、両者の対応をとる。すると、ステート２のｚ１が
ビヘイビア記述内で最初に現れるｚ１に対応し、ステー
ト３のｚ１がビヘイビア記述のｚ２に対応する（ステッ
プ１０９）。ＮＯの場合は、ステップ１０７で作成した
情報を用いて入力ポート、レジスタ、出力ポートの制御
ステップをセットする（ステップ１１０）。以上のステ
ップを経て図４（ａ）のデータが生成される。図４
（ｂ）のデータの入力，出力，レジスタのファシリティ
名とデータタイプと制御ステップに関しては、上記処理
フローで作成され、入力、期待値の判別情報とパターン
の値については、コマンドから入力された値をセットす
る。

【００４７】テスト系列生成部は、テスト系列のフレー
ム情報生成部と、テスト系列変換部の２つから構成され
る。図７〜図９を用いて第１の処理であるテスト系列の
フレーム情報生成に係わる処理フローを説明する。ここ
では処理フローの説明にとどめ、モチーフを使用した詳
細な説明については後述する。

【００４８】図７の２０１と図８の２１８は端子で処理
の開始と終了を示す。ステップ２０２〜２１７は処理を
示す。ビヘイビアレベルのテスト系列データから、入力
ポート名、内部変数名、出力ポート名と入力か期待値か
の判別情報を取り込む（ステップ２０２）。ビヘイビア
レベルの仕様記述とＲＴＬ記述との対応作成部３が作成
した、ＲＴＬ記述の入力と出力ポートとレジスタの制御
ステップ情報と、ＲＴＬ記述の各ポートまたはレジスタ
の制御ステップに対応するビヘイビア記述の入力、出力
ポート名、内部変数名を取り込む。ＲＴＬ記述に新たに
追加されたポート名と入力、期待値判別情報を取り込む
（ステップ２０３）。ＲＴＬ記述の制御ステップ情報を
解析してステート数を求め、実行に必要なステート数を
パターンフィールド数とする。また各フィールドとステ
ート番号の関連情報を作成する（ステップ２０４）。

【００４９】ステップ２０３で取り込んだビヘイビア記
述とＲＴＬ記述のポートの対応情報から、ビヘイビア記
述の入力ポートとして存在し、かつＲＴＬの入力ポート
としても存在する数を入力テスト系列コラム数とし、各
コラムとＲＴＬ記述のポート名との対応情報を作成する
（ステップ２０５）。ＲＴＬ記述のポート数がビヘイビ
ア記述のポート数より少ないことがある（１ポートを多
重化して使う）が、この場合はＲＴＬのポートのコラム
を作る上では問題ない。反対に、ビヘイビア記述に存在
しないポートがＲＴＬ記述に付加される場合があるの
で、まず付加された入力ポートとパターンの値が既知か
どうか調べる（ステップ２０６）。ＹＥＳの場合は、付
加されたポートのコラム数を上記コラム数に加算し、コ
ラムとＲＴＬのポート名の対応をとる（ステップ２０
７）。ＮＯの場合はステップ２０８に進む。ステップ２
０３で取り込んだＲＴＬ記述のレジスタとビヘイビア記
述の内部変数の対応情報を使用して、ビヘイビア記述の
内部変数の印加または観測かの情報を取り出し、印加パ
ターンかどうか調べる（ステップ２０８）。ＹＥＳの場
合は、入力パターンのコラム数を再計算し、コラムとＲ
ＴＬ記述のレジスタ名との対応をとる（ステップ２０
９）。ＮＯの場合は、期待値パターンのコラム数とし、
コラムとＲＴＬ記述のレジスタ名との対応をとる（ステ
ップ２１０）。

【００５０】ＲＴＬ記述に付加されたレジスタが存在す
るかどうか調べる（ステップ２１１）。ＹＥＳの場合
は、ステップ２１１に進み、ＮＯの場合はステップ２１
５に進む。ステップ２０３で取り込んだＲＴＬ記述の付
加レジスタの印加または観測かの情報を取り出し、印加
パターンかどうか調べる（ステップ２１２）。ＹＥＳの
場合は、入力パターンのコラム数を再計算し、コラムと
ＲＴＬ記述のレジスタ名との対応をとる（ステップ２１
３）。ＮＯの場合は、期待値パターンのコラム数とし、
コラムとＲＴＬ記述のレジスタ名との対応をとる（ステ
ップ２１４）。入力ポートと同様に、ステップ２０３で
取り込んだＲＴＬ記述とビヘイビア記述のポートの対応
情報から、ビヘイビア記述の出力ポートとして存在し、
かつＲＴＬの出力ポートとしても存在する数を計算済み
の期待値コラム数に加算し、コラムとＲＴＬ記述の出力
ポートとの対応情報を作成する（ステップ２１５）。

【００５１】ビヘイビア記述に存在せずＲＴＬ記述にの
み存在する出力ポートについて、名前や印加／期待値判
別情報が存在し期待値パターンが既知か調べる（ステッ
プ２１６）。ＹＥＳの場合は、付加出力ポート数を上記
期待値コラム数に付加し、コラムとＲＴＬ記述の出力ポ
ート名との対応情報を作成する（ステップ２１７）。Ｎ
Ｏの場合はステップ２１８に進む。以上の処理でテスト
パターンのフレーム情報が作成される。

【００５２】次にテスト系列の生成処理を説明する。図
１０の３０１と３０６は端子で処理の開始と終了を示
す。３０２から３０５は処理を示す。ＲＴＬのテストパ
ターンのフレーム情報と、ビヘイビアレベルの仕様記述
とＲＴＬ記述との対応情報と、ビヘイビアレベルのテス
ト系列からポート名を取り込む（ステップ３０２）。

【００５３】ただし、本生成処理をビヘイビアレベルの
仕様記述とＲＴＬ記述との対応情報と、テストパターン
のフレーム情報作成に引き続いて行うときは不要であ
る。ビヘイビアレベルのテスト系列をビヘイビアレベル
のテスト系列データから１つ取り出す（ステップ３０
３）。フレーム情報を用いて対応するフィールドのコラ
ムに入力パターン値、期待値パターンの値を代入する
（ステップ３０４）。すべてのパターンを取り込んでＲ
ＴＬのテストパターンを生成したかを判定し（ステップ
３０５）、ＹＥＳの場合は終了、ＮＯの場合はステップ
３０３に戻り、ステップ３０３からステップ３０５を繰
り返す。

【００５４】次に図１１及び図１２に例示するハードウ
ェア設計言語による記述を例に採って、本発明の実施例
を詳細に説明する。まず３つのモチーフ回路について説
明する。これらはＶＨＤＬ（ＩＥＥＥ標準のハードウェ
ア設計言語）で記述された回路である。ＶＨＤＬではｅ
ｎｔｉｔｙと称するキーワードで回路の外部インターフ
ェースを記述する必要があるが、本実施例では重要では
ないので省いている。

【００５５】図１１（ａ）はデータの演算だけからなる
回路で。入力ポートはａ，ｂ，ｃ１，ｃ２でデータタイ
プは整数、出力ポートはｚ１とｚ２でデータタイプは整
数である。ａｒｃｈｉｔｅｃｔｕｒｅ以下の記述は、回
路の本体を記述するところで、ｐｒｏｃｅｓｓから以下
ｅｎｄ ｐｒｏｃｅｓｓまでの文は順次処理される。ｒ
１，ｒ２，ｒ３は内部変数で“：＝”は代入である。ま
た“＜＝”は左辺が信号の場合の代入である。’＋’は
加算で、“ｒ２：＝−ｒ１；”の’−’は符号反転であ
る。ｐｒｏｃｅｓｓ後の（）内に記述されたセンシティ
ビティリストと称する信号の内、少なくとも１つにイベ
ントが発生した場合に、ｐｒｏｃｅｓｓ文内のｂｅｇｉ
ｎ以下の回路が順番に実行され、センシティビティリス
トの信号に次のイベントが発生するまでｅｎｄ ｐｒｏ
ｃｅｓｓで待機する。ｒ１，ｒ２，ｒ３への代入は遅延
無しで実行されるが、ｚ１とｚ２への代入にはデルタ遅
延と称する非常に小さい時間を要する。ただしここでは
デルタ時間を無視する。すなわち本記述からなるビヘイ
ビアレベルの回路は、入力ポートに値が与えられたら、
順次処理され瞬時に出力ポートに値が計算されて出力さ
れる回路とみなせる。

【００５６】図１１（ｂ）は高位子合成装置で生成され
たＲＴＬ記述を、設計者が人手又は修正装置で修正した
後のＲＴＬ記述、もしくは設計者が人手で設計した回路
の例である。ｐｒｏｃｅｓｓ文以下のシーケンシャル文
は、３つのｗａｉｔ ｕｎｔｉｌ文によって区切られて
いる。ｗａｉｔ ｕｎｔｉｌ ｃｌｋ＝’１’は１ビッ
トのクロック新号ｃｌｋが’０’から’１’に変化する
までｗａｉｔ文でそれ以下の実行を待機する。ｃｌｋが
立ち上がると次のｗａｉｔ文までの間に信号代入文を実
行する。第１のｗａｉｔ文までは初期ステートでステー
ト０（ステート名は存在しないので仮にステート番号０
としてある）、ｒ１への代入がステート１で、ｒ３とｚ
１への出力がステート２で、その下のｚ１はステート３
である。ただし最上位のｗａｉｔ文までのステート０は
初期ステートで、動作開始後に一度だけとるステートで
ある。信号ｒ１とｒ３は代入したステートと異なるステ
ートで参照されているので、レジスタの如く動作する。

【００５７】図１１（ｃ）は条件により演算の実行とそ
の結果を選択する回路で、入力ポートはａ，ｂ，ｃ０，
でデータタイプは整数、出力ポートはｚでデータタイプ
は整数である。ｉｆ（ａ＜ｂ）は、ａとｂの値の大小比
較の結果でｔｈｅｎ以下の変数代入文と、ｅｌｓｅ以下
の変数代入文を選択する条件文である。ｅｌｓｅの下の
変数代入文の’−’は減算である。

【００５８】図１１（ｄ）は図１１（ｂ）と同様な設計
過程を経て記述されたＲＴＬの回路で、２つのｗａｉ
ｔ、ｕｎｔｉｌ文によって信号代入文が区切られてい
る。第１のｗａｉｔ文までが初期ステートで（ステート
０）、条件ａ＜ｂでａ＋ｂとａ−ｂを選択実行し、レジ
スタｒ１へ値を代入する。さらに条件ａ＜ｂの結果もレ
ジスタｒ２に保持される（ステート１）。ステート２
で、ステート１でラッチしたｒ２の値でｚへの出力をさ
らに選択し、ｒ２が偽の場合に、ｒ１にｃ０に加算して
ｚに出力している。

【００５９】図１２（ａ）はループ記述があり、ビット
列のａに格納された’１’に係数する回路である。入力
ポートはａでデータタイプは４ビットのビット列で、出
力ポートはｚでデータタイプは整数である。ｆｏｒ−−
−の文は以下ｅｎｄ ｌｏｏｐまでの変数代入文を４回
繰り返すループ文である。ｔｍｐ（０） ａｎｄ ’
１’は、配列ｔｍｐのインデックス０番の値と、ビット
‘１’の論理積を取ったものである。すなわち、ｔｍｐ
のｌｓｂ（最小ビット）が１の場合にｃｎｔを１加算し
ている。ｓｈｒはｔｍｐの値を右にシフトする関数で、
ここでは第２引き数の１ビット分をシフトしている。

【００６０】図１２（ｂ）は図１１（ｂ）と同様な設計
過程を経た図１２（ａ）に対するＲＴＬの回路である。
これは４つのｗａｉｔ ｕｎｔｉｌ文によって信号代入
文が区切られた５状態の回路である。第１のｗａｉｔ文
までが初期ステートで（ステート０）で信号ｃｎｔを初
期化している。次のステート（ステート１）では、入力
ポートａの０ビット目の値とビット’１’の論理積をと
り、真の場合にｃｎｔを１加算している。以下のステー
トではａの異なるインデックスの値とビット’１’の論
理積を取ってａの要素が値が’１’の数を計数してい
る。

【００６１】図１１及び図１２のモチーフ記述を例に取
って、テスト系列の生成アルゴリズムを説明する。高位
合成または人手で、図１１（ａ）のビヘイビア記述が図
３８（ｂ）のＲＴＬ記述に変換されたとする。図１１
（ａ）のビヘイビア記述を検証するビヘイビアレベルの
テスト系列を図２（ａ）を用いて説明する。入力ポート
ａ，ｂ，ｃ１，ｃ２にそれぞれ整数１，２，８，１（８
と１は図２（ａ）には示していない）を印加した場合、
内部変数のｒ１とｒ２の期待値は、それぞれ３と−３に
なり、出力ポートｚ１とｚ２の期待値は５と４になる。
つぎに図４（ａ）を流用して、ビヘイビアレベルの仕様
記述とＲＴＬ記述との対応情報を説明する。ＲＴＬ記述
の入力ポートａ，ｂ，ｃ１には、ビヘイビアのテストパ
ターンをそれぞれステート１、ステート１、ステート２
に印加し、ＲＴＬ記述の出力ポートｚ１には、ステート
３にビヘイビア記述のｚ１の結果が得られ、ステート１
にｚ２の結果が得られる。ただしｚ２は第１ステートに
は値が出力されず、第４ステートになってはじめて値が
出力される。同様に、レジスタｒ１とｒ３にはビヘイビ
ア記述の変数ｒ１，ｒ３が期待値が、それぞれステート
２とステート３に得られる。簡単のため、ポートレジス
タのデータタイプには対応するビヘイビア記述のポート
や変数のデータタイプと同じとする。ＲＴＬ記述に新た
に生成されたポートｃｌｋについては、外部から入力し
たコマンドのパターン情報を格納する。データは図４
（ｂ）のｃｌｋの行のようになる。１ビットの入力パタ
ーン（ポジティブパルスで０１０のパターン）をステー
ト１と２と３で印加する。

【００６２】図７〜図９の処理手順に従って、図１１
（ｂ）のＲＴＬ記述のテスト系列に関するフレーム情報
の作成を説明する。

【００６３】ビヘイビアレベルのテスト系列データ４か
ら、ポート名、内部変数名、入力、期待値判別情報をテ
スト系列生成部５のメモリ内に取り込む。

【００６４】

【表２】 次に図４（ａ）のビヘイビアレベルの仕様記述とＲＴＬ
記述との対応情報を、テスト系列生成部のメモリ内に取
り込む。

【００６５】次にＲＴＬのテスト系列のフレーム情報を
作成する。ＲＴＬ記述の最大ステート数は出力ポートの
内、最後のステート番号（ステート３）が表しているの
で、初期ステートから計数して何番目かを計数する。最
大ステート数３をテスト系列のフィールド数（行数）と
する。フィールドとステート番号の関係を作成する。 フィールド１ −−＞ ステート１ フィールド２ −−＞ ステート２ フィールド３ −−＞ ステート３ ＲＴＬ記述の入力ポート数は４で、これを入力パターン
のコラム数とする。コラン番号とポートの対応を作成す
る。またＲＴＬのファシリティに対応するビヘイビア記
述のポート、変数名を取り出し、上記メモリに取り込ん
だデータを使ってパターンが入力か期待値かの情報を判
別し、フレーム情報に登録する。ＲＴＬ記述に新たに生
成されたポートｃｌｋをフレームに登録する。

【００６６】ＲＴＬ記述のレジスタについてもパターン
のコラムを作成する。パターンの印加か観測かを調べ
る。レジスタｒ１に対応するビヘイビア記述の変数ｒ１
の判別情報から、期待値パターンとなる。

【００６７】ＲＴＬ記述の出力ポートについても同様に
フレームに登録する。この様にして生成したフレームは
図１３の様になる。

【００６８】本実施例ではポートのデータタイプを整数
として説明したが、ビヘイビアレベルの仕様記述とＲＴ
Ｌ記述との対応情報のＲＴＬのポートとビヘイビアレベ
ルのポートとのデータタイプの対応情報を用いて、デー
タタイプに応じてパターンのコラム数を確保してフレー
ムを作成する。

【００６９】図１０の処理手順に従って、フレーム情報
を用いたテスト系列の精製について説明する。図１０に
は、フレーム情報と、ビヘイビアレベルの仕様記述とＲ
ＴＬ記述との対応情報とビヘイビアレベルのポート名並
びに取り込むと記しているが、すでにこれらの情報がメ
モリ上に存在すれば取り込む必要はない。ビヘイビアレ
ベルのテストパターン“１，２，８，１，３，−３，−
−，５，４”（この値は図２（ａ）を参照）を取り込
む。ビヘイビアレベルの仕様記述とＲＴＬ記述との対応
情報を用いて、ビヘイビアのテストパターンを制御ステ
ップにセットする。すなわちＲＴＬのポートａについて
は、ステート１に、ビヘイビアのａのパターン“１”を
セットする（図４（ａ）と図２（ｂ）を参照）。以下同
様にポートｂには、ステート１にビヘイビアのｂのパタ
ーン“１”をセットする。他のポートやレジスタについ
ても同様にして生成するＲＴＬ記述とビヘイビア記述の
ポートのデータタイプが異なる場合には、例えばビヘイ
ビア記述のポートが整数で、ＲＴＬ記述のポートがビッ
ト列の場合には、ポートが有するビット幅のビット表現
のパターンに変換してセットする。

【００７０】本実施例ではＲＴＬ記述の双方向ポートに
ついて説明しなかったが、同一ポートに対してテストの
印加と出力の観測があり、印加のステートと出力のステ
ートが異なるとして本実施例を拡張することで容易に対
応できる。

【００７１】図１１（ｃ）のモチーフ記述のように条件
文が存在する場合も、本実施例の図９と図１０の処理フ
ローを用いることで、ＲＴＬ記述のテスト系列と期待値
系列を生成できる。図１４（ａ）は図１１（ｃ）のモチ
ーフを検証するテスト系列で、図１４（ｂ）は本実施例
を用いて生成したＲＴＬのテスト系列である。入力と出
力ファシリティのテスト系列と期待値系列については、
上記処理フローを用いて自動生成される。

【００７２】ただし図１１（ｄ）のＲＴＬ記述では、レ
ジスタｒ１はビヘイビア記述の変数ｒ１とは異なる意味
を有する。ビヘイビア記述には存在しないレジスタｒ２
が存在するなど図１１（ｂ）と異なる部分があるので、
この点に関する処理を説明する。テスト系列の値がａ＞
ｂの場合には、図１１（ｄ）のレジスタｒ１の期待値と
して図１１（ｃ）の変数ｒ１の期待値を用いることがで
きないとか、レジスタｒ２は新たに発生されたファシリ
ティなので、パターン情報がない。そこで図１４（ｃ）
のように、ｃｌｋにはポジティブパルス’Ｐ’の入力パ
ターンを、レジスタｒ１については、条件ａ＜ｂが真の
場合には、入力パターンａ＋ｂの値を期待値とし、偽の
場合はａ−ｂの計算値を期待値とする。同様にレジスタ
ｒ２の期待値は、条件ａ＜ｂが真の場合は’Ｈ’で偽の
場合は’Ｌ’になる。これらのパターンの値を計算する
式は、テスト系列生成部が図３７のパターンを生成する
とき、すなわちビヘイビアレベルのテストパターンの値
を取り込んだあとに利用して期待値を計算して（図１０
には示していないが）セットする。このように、ビヘイ
ビアレベルの仕様記述とＲＴＬ記述との対応作成部に於
いて、外部からコマンドを介して、セットすることによ
って、期待値パターンを生成することができる。

【００７３】図１２（ａ）のモチーフ記述についても、
図１１（ａ）の場合と同様に処理しＲＴＬ記述のテスト
系列と期待値系列を生成できる。図１５（ａ）は、図３
９（ａ）のビヘイビア記述の検証テスト系列である。４
ビットの入力ポートａに“０１０１”が印加されると、
変数ｃｎｔと出力ポートｚは２になることが期待され
る。図１２（ｂ）のレジスタ転送記述の回路は、４ステ
ートで動作する。またｃｎｔはレジスタになる。ステー
ト１〜ステート３のレジスタｃｎｔの期待値として、ビ
ヘイビア記述の変数の期待値が利用できないため、もし
これらのステートでｃｎｔの値を観測したいのであれ
ば、人手で与える必要がある。図４２（ｃ）はｃｎｔの
期待値を与えるコマンドを示す。“ＲＴＬ ＲＥＧ”は
上述したようにレジスタの名前を宣言するコマントで、
ＥＸＰは期待値，“：＝”以下の式は期待値を計算する
式である。ｃｎｔ＋ＣＡＳＥ−−−は前のステートのｃ
ｎｔの値にＣＡＳＥ式によって求まる４ビットのａの値
が持つ１の個数を加算し、各ステートのｃｎｔの期待値
を計算できる。このようにビヘイビアレベルの仕様記述
とＲＴＬ記述との対応作成部に外部からコマンドを介し
てセットすることによって、期待値パターンを生成する
ことができる。

【００７４】今まで説明したきたように、入力、出力ポ
ートのみならずレジスタについても印加するテストパタ
ーンと期待値パターンの生成が可能なので、本発明の装
置は検証用テスト系列の生成に関して大変有効である。
従って本テスト系列生成装置を用いてテスト系列と期待
値系列を生成し、これらの系列を用いてＲＴＬシミュレ
ーションし、修正後のＲＴＬ記述がビヘイビアの仕様と
等しいかどうか検証できる。

【００７５】一方、既に検証済みの回路モジュールを別
の大規模論理システムに組み込む場合がしばしばある
が、この論理システムをテストする際に問題となるの
は、その回路モジュールの内部の動作ではなく、他のモ
ジュールとのインターフェイスの部分である。従って、
より抽象度の高いビヘイビアレベルでのシミュレーショ
ンを行うのが取り扱い上効率的である。この場合、その
回路モジュールのＲＴＬ記述をビヘイビア記述に書き直
す必要があり、又、その書き直しが正しいか否かを検証
するビヘイビアレベルでのテストパターンを作成する必
要がある。次に、ＲＴＬ記述でのテストパターンからビ
ヘイビアレベルでのテストパターンを生成するための装
置を、本発明の第２実施例として説明する。

【００７６】図１６に本発明の第２実施例の構成図を示
す。本実施例は、ＲＴＬテストパターン格納部１１，Ｒ
ＴＬ記述格納部１２，テストパターン加工部１３，テス
ト表現形態変更部１５からなる。

【００７７】以下の例において、ＲＴＬテスト系列の単
位時間は状態遷移を制御するクロックサイクルであると
し、ＲＴＬテスト系列は初期状態から始まるものとす
る。また以下の例においてＲＴＬを記述する言語として
ＶＨＤＬモデルとする。状態マシンの記述方法は、逐次
処理を表すprocess 文を用い、クロックを表す信号をｃ
ｌｋと指定し、wait on clk の文によりクロックに同期
した状態遷移を表すこととする。

【００７８】本実施例では簡単のため、ＲＴＬ記述から
これと等価なビヘイビア記述を作成する際、入出力に関
しては一対一で対応させ名前も変更させないというルー
ルの下で行なうものとする。このようなビヘイビア記述
を作成する際のルールが指定されていない場合にも、ビ
ヘイビア記述とＲＴＬ記述の名前の対応関係を対応情報
を与えるようにすれば実現できる。

【００７９】図１７のＲＴＬ記述から図１８のビヘイビ
ア記述を作成した例を考える。ＲＴＬテスト系列として
図１９のテスト系列が与えられたとする。ＲＴＬ解析部
の構成を図２０に示す。ＲＴＬ解析部は、フローグラフ
作成部（１４−１）、状態識別部（１４−２）、内部表
作成部（１４−３）からなる。状態遷移が陽に記述され
ているようなＲＴＬ記述では、フローグラフ作成部（１
４−１）と状態識別部（１４−２）では処理は行なわな
い。内部表作成部（１４−３）は、状態遷移表、入出力
有効状態表、状態併合不可情報表等、テストパターン加
工部に必要な内部表を作成する。状態遷移表の代わりに
状態遷移グラフなど状態マシンを表す他のデータ構造を
用いることもできる。

【００８０】本例のＲＴＬ記述では状態遷移が陽に記述
されていない逐次処理文からなるため、フローグラフ作
成の処理が必要である。フローグラフ作成部（１４−
１）の処理フローを図２１に示す。例にそって説明する
と、フローグラフ作成部（１４−１）は図１７のＲＴＬ
記述にある信号代入文，，，，に対する節点
を作成する（ステップ１）。次に処理ステップで文を一
つ取り出すが始めに文を取り出し、処理ステップにお
いて文に続いて実行される信号代入文として文を取
り出したとする（ステップ３）。ここでフローグラフ作
成部Ｆ１、文に対応する節点ｖｌから文に対応する
節点ｖ２へ向かう枝ｅ＝（ｖ１，ｖ２）を付加する（ス
テップ４）。文はwait条件を除くと文の次に無条件
に実行されるので、処理ステップでは枝ｅに条件ラベル
Ｌｃ（ｅ）は設定しない。しかしwait文が両文の間に存
在するので、ステップＧ６において枝ｅにwaitフラグラ
ベルＬｗ（ｅ）をＯＮにセットする。文以外に文の
次に実行される信号代入文は存在しないので、処理ステ
ップ７の次にステップ８へと移行する。このように全て
の信号代入文に処理ステップ２からステップ８を適用す
ることにより、図２２に示すフローグラフが生成され
る。本例では全ての文がwait条件を除いて無条件で行わ
れるため、図２２のグラフの枝に条件ラベルはつかな
い。また、枝の両端点で表される文の途中にwait on cl
k の文が存在する場合はその枝のwaitフラグラベルがセ
ットされる。図２２では枝e12, e34がこれにあたる。こ
れらの枝が状態遷移を表すことになる。

【００８１】状態識別部１４−２は、waitフラグラベル
がセットされている枝によりグラフを分割する図２２で
は、枝e12 と e34で分割され、(v1),(v2,v3),(v4,v5)と
いう三つの部分グラフに分割できる。この分割された部
分グラフを一つの状態とする。図１７の記述は状態が陽
に書かれていないため、状態名は状態識別部１４−２が
st0, st1, st2 と自動的に決定する。

【００８２】内部表作成部１４−３は分割されたグラフ
をもとに状態遷移表を作成する。図２２のグラフでは、
分割する枝e12, e34の条件ラベルはともに設定されてい
ないので、図２３に示すような状態遷移条件のない状態
遷移表となる。

【００８３】次に内部作成部１４−３は、フローグラフ
をもとに入出力有効状態表を作成する。入力ポートａは
図２２では節点v1で参照されており、節点v1は状態st0
に属している。これにより、入出力有効状態表のａの
「参照／設定される状態」の欄にst0 が登録される。こ
の処理を全ての入出力に対して行うことにより、本例で
は図２４に示す入出力有効状態表を生成する。

【００８４】最後に内部表作成部１４−３は次に入出力
有効状態表の各入出力ポートの欄において、参照／設定
される状態が複数存在する場合、それらの状態は併合不
可能であるとして、状態併合不可情報表を作成してい
く。図２４の入出力有効状態表では、すべての入出力ポ
ートは一つの状態のみにおいて参照／設定されているの
で、各状態に対しそれらと併合できない状態は存在せ
ず、図２５のような状態併合不可情報表を生成する。

【００８５】テスト系列加工部１３の構成を図２６に示
す。テスト系列加工部は、ＲＴＬテス系列の各ステップ
と状態の対応づけを行なうテスト系列状態対応作成部１
３−１と、テスト系列の連続するステップを併合するテ
スト系列圧縮部１３−２からなる。

【００８６】テスト系列状態対応作成部１３−１の処理
フローを図２７に示す。この処理を図２３の状態遷移表
と図１９のＲＴＬテスト系列をもとに図２７の処理フロ
ーにそって説明する。処理ステップＡ１により現状態を
表す変数（ＳＴＴ）を初期状態st0 に設定し、ｓｔｅｐ
を１とする。処理ステップＡ２により、図１９のＲＴＬ
テスト系列の１ステップ目は状態st0 に対応づけられ
る。１ステップは最終ステップではないので、処理ステ
ップＡ４に進む。ここで、図２３状態遷移表からst0 の
次の状態とその遷移条件を抽出するが、st0 は無条件で
st1 へと遷移するので、ここでは遷移条件とテスト系列
を比較せずに新たにＳＴＴをst1 に設定できる。処理ス
テップＡ５によりテスト系列のステップを一つ進め、以
下同様の処理を繰り返す。図２７の処理フローを終了す
ると、図２８のような各ステップ状態に対応づけたテス
ト系列が得られる。

【００８７】次にテスト系列圧縮部５３−２の処理フロ
ーを図２９に示す。処理フローにそって説明すると、処
理ステップＢ１からＢ５までで、step＝１，step２＝
２，ST1 ＝st0 ，ST2 ＝st1 となる。図２５の状態併合
不可情報表により、st0 とst1は併合可能であるため処
理ステップＢ７へ進み、図２８のテスト系列の１ステッ
プ目と２ステップ目を併合する。このとき、図２４から
入力ポートａ，ｂに関してはst0 にあたる１ステップ目
の値を、入力ポートｃに関してはst1 にあたる２ステッ
プ目の値を併合されてできるテスト系列の値とする。入
力ポートｄはst0，st1 のどちらでも参照されないので
どちらの値を取ってきてもかまわない。次に処理ステッ
プＢ９によりST1 にst1 を加え、ST1 ＝st0,st1 とし、
今度は併合された１ステップ目と３ステップ目について
処理を行なう。処理ステップＢ４，Ｂ５によりstep2 ＝
３，ST2 ＝st2 となる。図２９によりst2 はst0 ，st1
のどちらとも併合できるので、併合された１ステップ目
と３ステップ目を併合する。入力ポートｄの値はst2 で
ある３ステップ目の値を設定する。テスト系列はこれで
最終行であるので、処理を終了する。この結果図３０の
ようなテスト系列を生成する。

【００８８】最後にテスト表現形態変更部５５が、テス
ト系列の変数名とデータ型の対応づけを行なう。本実施
例では、ＲＴＬ記述からビヘイビア記述を作成する際、
入出力に関しては一対一で対応させ名前も変更させない
というルールの下で行なうものとしているため、ビヘイ
ビア記述とＲＴＬ記述の入出力の定義部を比較すること
により、ＲＴＬ記述のデータ型とビヘイビア記述のデー
タ型の対応表を作成する。次にこの対応表をもとに、テ
スト系列加工部が生成したテストパターンのデータ表現
形態を変更する。本実施例では、図１７のＲＴＬ記述も
図３のビヘイビア記述もデータ型は整数型として変更し
ていないので、図３０のテスト系列が最終的なビヘイビ
アのテスト系列となる。

【００８９】別の例として、図３１のＲＴＬ記述から図
３２のビヘイビア記述を作成した例を考える。ＲＴＬテ
スト系列として図３３のテスト系列が与えられたとす
る。図３１のＲＴＬ記述からＲＴＬ解析部(4) は、図３
４のようなフローグラフを作成する。先の例と異なる所
は図３１の文(4) の次に実行されうる文が、条件により
文(4) 自身と文(8) の二通りあることで、フローグラフ
も図３４のように、枝分かれのあるグラフとなる。状態
遷移表も図３５のように遷移条件の存在する表となる。
図３６の入出力有効状態表、図３７の状態併合不可情報
表は先の例と同様に生成できる。

【００９０】次に図２７のテスト系列状態対応作成部の
処理に従い、図３３の状態遷移表と図３５のＲＴＬテス
ト系列の入力値から、ＲＴＬテスト系列の各ステップが
どの状態にあるのかを判別する（図３８）。先の例と異
なり状態遷移に条件が存在するため、処理ステップＡ４
では、図３５のテスト系列の１ステップ目の入力値（ａ
＝０，ｂ＝０）が遷移条件となるst0 の次状態を図３３
より検索し抽出する。図３３よりこの条件の時の次状態
はsa0 であることがわかり、図３５のステップ目のst0
であることがわかる。このような処理を繰り返し、図３
８のようなテスト系列が得られる。

【００９１】次に図２８のテスト系列圧縮部の処理に従
って、図３８のテスト系列の連続がするステップを併合
する。この例でも先の例と同様に併合できない状態はな
いが、同じ状態が連続して現れる場合はまとめられない
ため、図３９のようなテスト系列となる。

【００９２】最後にテスト表現形態変更部がデータ型の
変更などを行い、ビヘイビア・テスト系列を生成する。
データ型に変更がないとすると図３９が求めるビヘイビ
ア・テスト系列となる。

【００９３】

【発明の効果】本発明の第１の様相によれば、仕様変更
の生じたＲＴＬのテスト系列と期待値系列を自動生成で
きるので、人手で作成していたテスト系列の作成時間を
大幅に削減できる。また人手が介在しないためバグが入
らないという効果がある。さらに本発明の装置を用いて
ＲＴＬ記述の仕様変更に伴うテストと期待値系列の修正
を短時間に行えるので、ＲＴＬ記述の設計検証時間が大
幅に短縮されるという効果がある。

【００９４】本発明の第２の様相によれば、ＲＴＬテス
ト系列からビヘイビア・テスト系列を作成することがで
き、ＲＴ記述からその仕様となるビヘイビア記述を作成
した時、ビヘイビア記述が仕様として正しいかどうかを
シミュレーションにより検証するという作業が効率良く
行なうことができる。そして、ＲＴＬ記述から作成した
ビヘイビア記述を利用することが可能になり、既設計の
回路モジュールをいくつか含んだ大規模システムを検証
するときに、ＲＴＬで設計されたそれらの既設計の回路
記述をビヘイビア記述に書き直し、それらの部分はより
高速なビヘイビアレベルでのシミュレーションを行なう
ことにより、システム全体の検証の効率をあげることが
できる。またこのことにより、資源再利用による設計効
率の向上につながり、実際に大規模システムを設計する
ときに非常に有用である。

【図面の簡単な説明】

【図１】本発明の第１実施例によるテスト系列生成装置
の構成図。

【図２】テスト系列格納部のデータの概念図。

【図３】ビヘイビアレベルの仕様記述とＲＴＬ記述との
対応作成部が取り込むコマンドの説明図。

【図４】ビヘイビアレベルの仕様記述とＲＴＬ記述との
対応情報のデータ概念図。

【図５】ビヘイビアレベルの仕様記述とＲＴＬ記述との
対応作成部の処理フローの前半を示す図。

【図６】図５のフローチャートの後半を説明する図。

【図７】テスト系列生成部のフレーム情報生成処理フロ
ーの最初の部分を示す図。

【図８】図７のフローチャートの中間部分を示す図。

【図９】図７のフローチャートの最後の部分を示す図。

【図１０】テスト系列生成部のテスト系列の生成を説明
する図。

【図１１】ビヘイビア記述とＲＴＬ記述を説明する図。

【図１２】ビヘイビア記述とＲＴＬ記述を説明する図。

【図１３】ＲＴＬのパターンのフレーム情報を説明する
図。

【図１４】図１１（ｃ）のビヘイビア記述と、図１１
（ｄ）のＲＴＬ記述のテスト系列を説明する図。

【図１５】図１２（ａ）のビヘイビア記述と、図１２
（ｂ）のＲＴＬ記述のテスト系列を説明する図。

【図１６】本発明の第２の実施例のシステムの構成を示
す図。

【図１７】ＲＴＬ記述の例を表す図。

【図１８】ビヘイビア記述の例を表す図。

【図１９】ＲＴＬテスト系列の例を表す図。

【図２０】ＲＴＬ解析部の処理フローの概要を表す図。

【図２１】ＲＴＬ解析部のフローグラフの作成部の処理
フローを表す図。

【図２２】フローグラフの例を表す図。

【図２３】状態遷移表を表す図。

【図２４】入出力有効状態表を表す図。

【図２５】状態併合不可情報表を表す図。

【図２６】テスト系列加工部の処理フローの概要を表す
図。

【図２７】テスト系列加工部のテスト系列状態対応作成
部の処理フローを表す図。

【図２８】各ステップに状態を対応づけたＲＴＬテスト
系列を表す図。

【図２９】テスト系列加工部のテスト系列圧縮部の処理
フローを表す図。

【図３０】ビヘイビア・テスト系列を表す図。

【図３１】ＲＴＬ記述の例を表す図。

【図３２】ビヘイビア記述の例を表す図。

【図３３】ＲＴＬテスト系列の例を表す図。

【図３４】フローグラフの例を表す図。

【図３５】状態遷移表を表す図。

【図３６】入出力有効状態表を表す図。

【図３７】状態併合不可情報表を表す図。

【図３８】各ステップに状態を対応づけたＲＴＬテスト
系列を表す図。

【図３９】ビヘイビア・テスト系列を表す図。

【符号の説明】

１ ビヘイビアレベルの仕様記述 ２ レジスタ転送レベルの記述 ３ ビヘイビアレベルの仕様記述とレジスタ転送レベル
記述との対応作成部 ４ ビヘイビアレベルのテスト系列データ ５ テスト系列生成部 ６ レジスタ転送レベルのテスト系列データ １１ ＲＴＬテストパターン格納部 １２ ＲＴＬ記述格納部 １３ テストパターン加工部 １４ ＲＴＬ解析部 １５ テスト表現形態変更部 １６ ＲＴＬ−ビヘイビア対応情報 １７ ビヘイビアテストパターン

フロントページの続き (56)参考文献 Ｇｅｒｄ Ｋｒｕｅｇｅｒ，Ａ Ｔｏ ｏｌ ｆｏｒ Ｈｉｅｒａｒｃｈｉｃａ ｌ Ｔｅｓｔ Ｇｅｎｅｒａｔｉｏｎ, ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，米国，1991年４月，ｖｏ ｌ．10 ｎｏ．４，ｐ519−524 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 論理システムのビヘイビアレベルの仕様
   記述と、前記仕様記述に対応したレジスタ転送レベルの
   記述とから、前記レジスタ転送レベルの状態の遷移に対
   応する制御ステップの各ステップにおいて、レジスタ転
   送レベルの記述及びビヘイビアレベルの仕様記述の信号
   名及びポートの対応付けを行うことによって、前記仕様
   記述と前記レジスタ転送レベルの記述との対応をとる対
   応作成部と、前記仕様記述を検証するためのテスト系列
   データをもとに、前記対応作成部によって得られた、前
   記仕様記述と前記レジスタ転送レベルの記述との対応関
   係に基づいて、レジスタ転送レベルのテスト系列データ
   を自動で生成するテスト系列生成部とを有することを特
   徴とするテスト系列生成装置。
2. 【請求項２】 ＲＴＬ記述の状態遷移の情報を解析する
   ＲＴＬ解析部と、前記ＲＴＬ解析部の生成した状態遷移
   情報をもとにＲＴＬテスト系列を必要とするステップ数
   に加工するテスト系列加工部と、ＲＴＬ−ビヘイビア記
   述の対応情報を基にＲＴＬ記述とビヘイビア記述にそれ
   ぞれ存在するファシリティと変数と、それらのデータ型
   の対応づけを行い、テスト系列の形態を変更してビヘイ
   ビアレベルのテスト系列を自動で生成するテスト表現形
   態変更部からなるテスト系列生成装置。