JP3370259B2 - マスクレイアウト設計方法 - Google Patents
マスクレイアウト設計方法Info
- Publication number
- JP3370259B2 JP3370259B2 JP23822597A JP23822597A JP3370259B2 JP 3370259 B2 JP3370259 B2 JP 3370259B2 JP 23822597 A JP23822597 A JP 23822597A JP 23822597 A JP23822597 A JP 23822597A JP 3370259 B2 JP3370259 B2 JP 3370259B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- path
- timing
- wiring
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
スクレイアウト設計方法に関するものである。 【0002】 【従来の技術】以下、従来のマスクレイアウト設計方法
を図7を用いて説明する。図7は従来のマスクレイアウ
ト設計方法でタイミング改善のフローを表した図であ
る。図7に示すようにこの設計方法は、論理設計工程1
01、レイアウト設計工程102、遅延評価工程10
3、セル配置工程201、セル配線工程202、セル最
適化工程203および配線修正工程204から構成され
ている。 【0003】論理設計工程101において、仕様を満た
した回路接続情報と、仕様を満たしたパス間の入出力の
タイミング制約を決定する。レイアウト設計工程102
において、論理設計工程101で決定した回路接続情
報、タイミング制約を基にレイアウトデータを作成す
る。その際、対応するマスクレイアウトが準備されたセ
ル群を用いてレイアウト設計工程102を実施する。 【0004】遅延評価工程103において、レイアウト
設計工程102で作成されたレイアウトデータが、論理
設計工程101で決定した入出力のタイミング制約を満
たしているか確認する。予め、定めたタイミング制約を
すべてのパスで満たす場合、レイアウト設計102を終
了する。しかし、タイミング制約を満たしていないパス
がある場合、タイミングを改善する必要が出てくる。従
来のタイミングエラーのレイアウト改善方法を引き続い
て図7を用いて説明する。 【0005】まず、改善方法1として、符号11のよう
に論理設計工程101に後戻りし、設計をやり直す方法
がある。あるいは、改善方法2として、符号12のよう
にセル最適化工程203でタイミングエラーが生じたパ
スに含まれるセルのみを、より駆動能力の高いセルに置
き換えて、部分的に回路接続情報を変更しレイアウト設
計工程102から部分的にやり直し改善する方法があ
る。 【0006】ここで、タイミングエラーが生じること
と、駆動能力が高いセルに置き換えることとの関係につ
いて説明する。一般に、駆動能力の低いセルは、面積は
小さいが信号の伝搬力は低い。逆に駆動能力の高いセル
は、面積は大きいが信号の伝搬力は高い。タイミングエ
ラーが生じるということは、タイミング制約で定めた信
号の伝搬時間に間に合わなかったということである。し
たがって、パス内のセルをより駆動能力が高いセルに置
き換えて信号の伝搬力を高め、タイミング制約で定めた
信号の伝搬時間に間に合わすことでエラーを回避するこ
とができる。 【0007】あるいは、改善方法3として、符号13の
ようにセル配置工程201で予めボーナスセルと呼ばれ
る回路接続情報にない余分なセルを含んでレイアウトし
ておき、配線修正工程204でタイミングエラーが生じ
たパス内の第1のセルと論理が同一で且つより駆動能力
の高い第2のセルをボーナスセル群から検索し、パス内
の第1のセルと第2のセルを繋ぎ変えて改善する方法が
ある。 【0008】 【発明が解決しようとする課題】しかしながら、従来の
改善方法1では、論理設計工程101まで後戻りし下地
から設計をやり直すので設計期間を増大させる。また、
小規模なタイミングエラーの改善方法には不適切であ
る。従来の改善方法2では、たとえパス内の1つのセル
を入れ換える場合であっても、レイアウト全体を修正し
なければならない場合が生じる。一般に、駆動能力の高
いセルは駆動能力の低いセルと比べて、サイズの大きい
トランジスタを持っているため、マスクレイアウトが大
きい。このため、パス内の1つのセルを入れ換えると、
隣接したセルを移動しないと置き換えられず、結果、全
体に対して少しずつのずれが生じる為に、レイアウト設
計工程102を再度行なう必要がある。よって、再レイ
アウトが必要となり、設計期間の長期化を招くと共に、
駆動能力の大きいセルに置き換えることにより、レイア
ウト面積増大を招いてしまう。 【0009】従来の改善方法3では、レイアウト設計工
程102であらかじめ余分なセルを用意しておく必要が
あり、この方法によってもレイアウト面積が増大すると
いう問題があった。したがって、この発明の目的は、上
記課題を解決するもので、極力マスクレイアウトを変更
することなく、短期間にレイアウト面積増大を招かずに
タイミングエラーを改善できるマスクレイアウト設計方
法を提供することである。 【0010】 【課題を解決するための手段】請求項1記載のマスクレ
イアウト設計方法は、回路接続情報にしたがって作成さ
れた複数のセルの接続からなるレイアウトデータに対
し、予めタイミイング制約が定められているパス間の遅
延値を求め、タイミングエラーの有無を確認する遅延評
価工程と、遅延評価の結果に基づいてタイミングエラー
を起こしたパスを特定する工程と、タイミングエラーを
起こしたパスに含まれる第1のセルと近傍に存在し論理
が同一でかつより駆動能力が高い第2のセルをレイアウ
トデータ上の他のパスで検索する工程と、第1のセルの
入出力を第2のセルの入出力とつなぎ変えても、双方の
パスでタイミングエラーを起こさないことを確認する工
程と、第1のセルと第2のセルの入出力をつなぎ変える
工程とを含む。 【0011】遅延評価工程において、タイミング制約を
満たしていないパスがある場合、タイミング調整工程に
おいて遅延値を調整する。この際、遅延評価の結果に基
づいてタイミングエラーを起こしたパスを特定し、タイ
ミングエラーを起こしたパスに含まれる第1のセルと近
傍に存在し論理が同一でかつより駆動能力が高い第2の
セルをレイアウト上の他のパスで検索する。そして、第
1のセルの入出力を第2のセルの入出力とつなぎ変えて
も、双方のパスでタイミングエラーを起こさないことを
確認し、第1のセルと第2のセルの入出力をつなぎ変え
る。これにより、極力マスクレイアウトを変更すること
なく、レイアウト面積および消費電力を増大させずに短
期間にタイミングエラーを改善できる。 【0012】 【発明の実施の形態】この発明の実施の形態のマスクレ
イアウト設計方法を図1〜図6に基づいて説明する。図
1はこの発明の実施の形態のマスクレイアウト設計方法
でタイミング改善の概略設計フローを表す図である。図
1に示すようにこの設計方法は、論理設計工程101、
レイアウト設計工程102、遅延評価工程103および
タイミング調整工程104から構成されている。 【0013】論理設計工程101において、仕様を満た
した回路接続情報と、仕様を満たしたいパスの最前セル
の出力から、最後部のセルの入力までのタイミング制約
を決定する。レイアウト設計工程102において、論理
設計工程101で決定した回路接続情報、仕様を満たし
たいタイミング制約を基にレイアウトデータを作成す
る。その際、対応するマスクレイアウトが準備されたセ
ル群を用いて、レイアウト面積、総配線長が最小となる
よう回路接続情報に従って、レイアウトデータ生成を行
なう。 【0014】遅延評価工程103において、レイアウト
設計工程102で作成されたレイアウトデータが、論理
設計工程101で予め決定したパスのタイミング制約を
満たしているか遅延値を計算し、タイミング制約を満た
していないパスをタイミングエラーとしてその有無を確
認する。制約を受けたすべてのパスが、タイミング制約
を満たしている場合、マスクレイアウト設計を終了す
る。 【0015】しかし、タイミング制約を満たしていない
パスがある場合、タイミング調整工程104において遅
延値を調整する。この際、タイミング調整工程104に
おいて、遅延評価工程103の結果に基づいてタイミン
グエラーを起こしたパスをレイアウトデータ上で特定す
る。図2はタイミングエラーを起こしたセル及び配線と
その近傍のセル及び配線を表す図である。同図は、セル
301からセル310、配線320から配線327で構
成されている。セル301からセル305をタイミング
エラーを起こしたパスAとして、セル306からセル3
10をパスBとして説明する。 【0016】タイミングエラーを起こしたパスAと近傍
にあり、パスA内のセル301からセル305までのセ
ルの一つと論理が同一で且つより駆動能力が高いセルを
レイアウトデータ上の他のパスで検索し特定する。この
場合、パスAのセル303と、パスBのセル307が同
一論理で且つセル307がセル303よりも駆動能力が
高く特定されたとして説明する。 【0017】図3はタイミングエラーを起こしたセル及
び配線の繋ぎ変えを想定した時の図である。同図は、セ
ル301からセル310、配線320、配線321、配
線322、配線323、配線326、配線327で構成
されている。セル302の出力である配線321を、セ
ル307の入力に繋ぎ変えたとした時及び、セル307
の出力である配線325をセル304の入力に繋ぎ変え
たとした時のパスAの遅延値を計算し、予め定められた
タイミング制約を満たすことができるか確認する。タイ
ミング制約を満たすことができない場合は、タイミング
エラーを起こしたパスAと近傍にあり、パスA内のセル
301からセル305までのセルの一つと論理が同一で
且つより駆動能力が高いセルをレイアウトデータ上の他
のパスで検索し再度特定する。 【0018】図4はタイミングエラーの起こった近傍の
セル及び配線の繋ぎ変えを想定した時の図である。同図
は、セル301からセル310、配線320、配線32
3、配線324、配線325、配線326、配線327
で構成されている。前記のパスAが予め定められたタイ
ミング制約を満たすことができる場合は、セル306の
出力である配線324を、セル303の入力に繋ぎ変え
たとした時及び、セル303の出力である配線325を
セル308の入力に繋ぎ変えたとした時のパスBの遅延
値を計算し、予め定められたタイミング制約を満たすこ
とができるか確認する。タイミング制約を満たすことが
できない場合は、タイミングエラーを起こしたパスAと
近傍にあり、パスA内のセル301からセル305まで
のセルの一つと論理が同一で且つより駆動能力が高いセ
ルをレイアウトデータ上の他のパスで検索し再度特定す
る。 【0019】図5はこの発明の実施の形態の実施結果を
表す図である。同図は、セル301からセル310、配
線320から配線327で構成されている。前記のパス
Aが予め定められたタイミング制約を満たすことができ
る場合は、セル302の出力である配線321をセル3
07の入力に繋ぎ変える。セル307の出力である配線
325をセル304の入力に繋ぎ変える。また、パスB
が予め定められたタイミング制約を満たすことができる
ことを確認し、セル306の出力である配線324を、
セル303の入力に繋ぎ変える。セル303の出力であ
る配線322をセル308の入力に繋ぎ変える。図6は
タイミング調整工程104のフロー図を示す。 【0020】以上の工程により、極力マスクレイアウト
を変更することなく、さらに、短期間にレイアウト面
積、消費電力を増大を招かずにタイミングエラーを改善
できる。 【0021】 【発明の効果】この発明のマスクレイアウト設計方法に
よれば、タイミング調整工程において、遅延評価の結果
に基づいてタイミングエラーを起こしたパスを特定し、
タイミングエラーを起こしたパスに含まれる第1のセル
と近傍に存在し論理が同一でかつより駆動能力が高い第
2のセルをレイアウト上の他のパスで検索し、第1のセ
ルの入出力を第2のセルの入出力とつなぎ変えても、双
方のパスでタイミングエラーを起こさないことを確認
し、第1のセルと第2のセルの入出力をつなぎ変える。
これにより、極力マスクレイアウトを変更することな
く、レイアウト面積および消費電力を増大させずに短期
間にタイミングエラーを改善できる。
方法でタイミング改善の概略設計を示すフロー図であ
る。 【図2】この発明の実施の形態でタイミングエラーを起
こしたセル及び配線とその近傍のセル及び配線を表す概
念図である。 【図3】この発明の実施の形態でタイミングエラーを起
こしたセル及び配線の繋ぎ変えを想定した時の概念図で
ある。 【図4】この発明の実施の形態でタイミングエラーの起
こった近傍のセル及び配線の繋ぎ変えを想定した時の概
念図である。 【図5】この発明の実施の形態の実施結果を表した概念
図である。 【図6】この発明の実施の形態のタイミング調整工程の
フロー図である。 【図7】従来のマスクレイアウト設計方法でタイミング
改善のフロー図である。 【符号の説明】 101 論理設計工程 102 レイアウト設計工程 103 遅延評価工程 104 タイミング調整工程 201 セル配置工程 202 セル配線工程 203 セル最適化工程 204 配線修正工程 301〜310 セル 320〜327 配線
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 回路接続情報にしたがって作成された複
数のセルの接続からなるレイアウトデータに対し、予め
タイミイング制約が定められているパス間の遅延値を求
め、タイミングエラーの有無を確認する遅延評価工程
と、前記遅延評価の結果に基づいてタイミングエラーを
起こしたパスを特定する工程と、前記タイミングエラー
を起こしたパスに含まれる第1のセルと近傍に存在し論
理が同一でかつより駆動能力が高い第2のセルをレイア
ウトデータ上の他のパスで検索する工程と、前記第1の
セルの入出力を前記第2のセルの入出力とつなぎ変えて
も、双方のパスでタイミングエラーを起こさないことを
確認する工程と、前記第1のセルと前記第2のセルの入
出力をつなぎ変える工程とを含むマスクレイアウト設計
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23822597A JP3370259B2 (ja) | 1997-09-03 | 1997-09-03 | マスクレイアウト設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23822597A JP3370259B2 (ja) | 1997-09-03 | 1997-09-03 | マスクレイアウト設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1187517A JPH1187517A (ja) | 1999-03-30 |
JP3370259B2 true JP3370259B2 (ja) | 2003-01-27 |
Family
ID=17027016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23822597A Expired - Fee Related JP3370259B2 (ja) | 1997-09-03 | 1997-09-03 | マスクレイアウト設計方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3370259B2 (ja) |
-
1997
- 1997-09-03 JP JP23822597A patent/JP3370259B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1187517A (ja) | 1999-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7721244B2 (en) | LSI circuit designing system, antenna damage preventing method and prevention controlling program used in same | |
US20040041228A1 (en) | Integrated circuit cells | |
JPH1140677A (ja) | クロストークエラー改善方式及び方法 | |
US6560753B2 (en) | Integrated circuit having tap cells and a method for positioning tap cells in an integrated circuit | |
US6581199B2 (en) | Engineering-change method of semiconductor circuit | |
JP3370259B2 (ja) | マスクレイアウト設計方法 | |
US6615401B1 (en) | Blocked net buffer insertion | |
US20220100944A1 (en) | Method for designing power network and power network | |
JP2872216B1 (ja) | マクロの設計方法 | |
CN117688894B (zh) | 芯片布局优化方法、装置、计算机设备及存储介质 | |
CN112820727B (zh) | 包含备用单元的芯片及其相关方法 | |
JP5696407B2 (ja) | 半導体集積回路の自動配置配線方法、レイアウト装置、自動配置配線プログラム、及び半導体集積回路 | |
JP3017038B2 (ja) | 半導体集積回路の設計方式 | |
JP4451629B2 (ja) | 半導体集積回路のレイアウト装置および方法ならびこれらを使用して製造された半導体装置 | |
JP2580982B2 (ja) | Lsi電源配線レイアウトシステム | |
JP3644413B2 (ja) | 素子及び配線の配置決定方法 | |
JP2000055986A (ja) | 半導体集積回路の設計方法 | |
JP2004186257A (ja) | 半導体集積回路および遅延計算方法 | |
JP2000277616A (ja) | Lsi設計方法 | |
JP2000322462A (ja) | 自動レイアウト装置および半導体集積回路設計方法 | |
JP3048046B2 (ja) | 半導体集積回路の配線方法 | |
JP2004157627A (ja) | 配置配線プログラムおよび半導体装置の製造方法 | |
JP2002134615A (ja) | 半導体集積回路設計装置 | |
JP2004207530A (ja) | 半導体集積回路及びそのレイアウト設計方法 | |
JPH0991333A (ja) | レイアウト方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071115 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101115 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111115 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121115 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |