JP3365404B2 - 半導体装置および電子機器 - Google Patents
半導体装置および電子機器Info
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- JP3365404B2 JP3365404B2 JP2000198143A JP2000198143A JP3365404B2 JP 3365404 B2 JP3365404 B2 JP 3365404B2 JP 2000198143 A JP2000198143 A JP 2000198143A JP 2000198143 A JP2000198143 A JP 2000198143A JP 3365404 B2 JP3365404 B2 JP 3365404B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャパシタに電荷
を蓄積することにより、データを記憶する半導体装置お
よびこれを含む電子機器に関する。
を蓄積することにより、データを記憶する半導体装置お
よびこれを含む電子機器に関する。
【０００２】
【背景技術】ＤＲＡＭは、周期的にリフレッシュ動作が
必要なメモリであり、例えば、携帯電話機のメモリに用
いられる。図８は、従来のＤＲＡＭの一部を示す回路ブ
ロック図である。図８を用いて、従来のＤＲＡＭの構成
および動作を簡単に説明する。
必要なメモリであり、例えば、携帯電話機のメモリに用
いられる。図８は、従来のＤＲＡＭの一部を示す回路ブ
ロック図である。図８を用いて、従来のＤＲＡＭの構成
および動作を簡単に説明する。
【０００３】ＤＲＡＭは、メモリセルアレイ５０００、
センスアンプ６０００および読み出し／書き込み回路７
０００を含む。メモリセルアレイ５０００は、行列状に
配置されている複数のメモリセルＭＣと、複数のワード
線ＷＬと、複数の一対のビット線（ＢＬ、ＸＢＬ）と、
を含む。この図面では、メモリセルＭＣ１〜ＭＣ６、ワ
ード線ＷＬ１〜ＷＬ３、ビット線（ＢＬ１、ＸＢＬ
１）、（ＢＬ２、ＸＢＬ２）が表れている。各メモリセ
ルＭＣは、ｎ型のアクセストランジスタｎＡＴｒと、デ
ータを記憶するキャパシタＣと、を含む。一対のビット
線（ＢＬ、ＸＢＬ）は、それぞれのセンスアンプ６００
０、読み出し／書き込み回路７０００に接続されてい
る。
センスアンプ６０００および読み出し／書き込み回路７
０００を含む。メモリセルアレイ５０００は、行列状に
配置されている複数のメモリセルＭＣと、複数のワード
線ＷＬと、複数の一対のビット線（ＢＬ、ＸＢＬ）と、
を含む。この図面では、メモリセルＭＣ１〜ＭＣ６、ワ
ード線ＷＬ１〜ＷＬ３、ビット線（ＢＬ１、ＸＢＬ
１）、（ＢＬ２、ＸＢＬ２）が表れている。各メモリセ
ルＭＣは、ｎ型のアクセストランジスタｎＡＴｒと、デ
ータを記憶するキャパシタＣと、を含む。一対のビット
線（ＢＬ、ＸＢＬ）は、それぞれのセンスアンプ６００
０、読み出し／書き込み回路７０００に接続されてい
る。
【０００４】従来のＤＲＡＭの動作を、メモリセルＭＣ
２に着目して説明する。まず、データ書き込み動作から
説明する。ワードラインＷＬ１を正電位にし、アクセス
トランジスタｎＡＴｒ２をＯＮする。次に、ビット線Ｂ
Ｌ２を所定の電位にする。所定の電位とは、キャパシタ
Ｃ２にデータ“Ｈ”を書き込む場合は、電源電位Ｖｃｃ
を印加し、データ“Ｌ”を書き込む場合は、接地電位Ｇ
ＮＤを印加する。これにより、キャパシタＣ２には、デ
ータ“Ｈ”または“Ｌ”が記憶される。そして、ワード
ラインＷＬ１の電位を接地電位ＧＮＤとすることによ
り、キャパシタＣ２のデータが保持される。
２に着目して説明する。まず、データ書き込み動作から
説明する。ワードラインＷＬ１を正電位にし、アクセス
トランジスタｎＡＴｒ２をＯＮする。次に、ビット線Ｂ
Ｌ２を所定の電位にする。所定の電位とは、キャパシタ
Ｃ２にデータ“Ｈ”を書き込む場合は、電源電位Ｖｃｃ
を印加し、データ“Ｌ”を書き込む場合は、接地電位Ｇ
ＮＤを印加する。これにより、キャパシタＣ２には、デ
ータ“Ｈ”または“Ｌ”が記憶される。そして、ワード
ラインＷＬ１の電位を接地電位ＧＮＤとすることによ
り、キャパシタＣ２のデータが保持される。
【０００５】次に、データ読み出し動作について説明す
る。ビット線ＢＬ２、ビット線ＸＢＬ２をそれぞれ、電
源電位の半分の電位である（１／２）Ｖｃｃにする（ビ
ット線ＢＬ２、ビット線ＸＢＬ２のプリチャージ）。ビ
ット線ＢＬ２、ＸＢＬ２を電源から切り離し、ビット線
ＢＬ２、ＸＢＬ２をフローティングにする。そして、ワ
ード線ＷＬ１を正電位とすることにより、アクセストラ
ンジスタｎＡＴｒ２をＯＮする。これにより、キャパシ
タＣ２にデータ“Ｈ”が書き込まれていた場合、ビット
線ＢＬ２の電位は、（１／２）Ｖｃｃからわずかな値α
だけ増加する。一方、キャパシタＣ２にデータ“Ｌ”が
書き込まれていた場合、ビット線ＢＬ２の電位は、（１
／２）Ｖｃｃからわずかな値αだけ減少する。
る。ビット線ＢＬ２、ビット線ＸＢＬ２をそれぞれ、電
源電位の半分の電位である（１／２）Ｖｃｃにする（ビ
ット線ＢＬ２、ビット線ＸＢＬ２のプリチャージ）。ビ
ット線ＢＬ２、ＸＢＬ２を電源から切り離し、ビット線
ＢＬ２、ＸＢＬ２をフローティングにする。そして、ワ
ード線ＷＬ１を正電位とすることにより、アクセストラ
ンジスタｎＡＴｒ２をＯＮする。これにより、キャパシ
タＣ２にデータ“Ｈ”が書き込まれていた場合、ビット
線ＢＬ２の電位は、（１／２）Ｖｃｃからわずかな値α
だけ増加する。一方、キャパシタＣ２にデータ“Ｌ”が
書き込まれていた場合、ビット線ＢＬ２の電位は、（１
／２）Ｖｃｃからわずかな値αだけ減少する。
【０００６】ビット線ＸＢＬ２の電位（１／２）Ｖｃｃ
と、ビット線ＢＬ２の電位と、をセンスアンプ６０００
により、比較して増幅する。キャパシタＣ２のデータが
“Ｈ”の場合、ビット線ＢＬ２の電位はＶｃｃ、ビット
線ＸＢＬ２の電位はＧＮＤとなる。また、キャパシタＣ
２のデータが“Ｌ”の場合、ビット線ＢＬ２の電位はＧ
ＮＤ、ビット線ＸＢＬ２の電位はＶｃｃとなる。これに
より、メモリセルＭＣ２からのデータの読み出しが完了
する。この読み出しにより、キャパシタＣ２に記憶され
たデータは、一旦破壊されるが、読み出し時のビット線
ＢＬ２の電位により、キャパシタＣ２にデータは再書き
込みされる。
と、ビット線ＢＬ２の電位と、をセンスアンプ６０００
により、比較して増幅する。キャパシタＣ２のデータが
“Ｈ”の場合、ビット線ＢＬ２の電位はＶｃｃ、ビット
線ＸＢＬ２の電位はＧＮＤとなる。また、キャパシタＣ
２のデータが“Ｌ”の場合、ビット線ＢＬ２の電位はＧ
ＮＤ、ビット線ＸＢＬ２の電位はＶｃｃとなる。これに
より、メモリセルＭＣ２からのデータの読み出しが完了
する。この読み出しにより、キャパシタＣ２に記憶され
たデータは、一旦破壊されるが、読み出し時のビット線
ＢＬ２の電位により、キャパシタＣ２にデータは再書き
込みされる。
【０００７】
【発明が解決しようとする課題】ＤＲＡＭは、キャパシ
タにデータ“Ｈ”が記憶されている場合、たとえ電源が
ＯＮであっても、そのままにしておけは、データ“Ｌ”
に変わる。これを防止するため、ＤＲＡＭでは、リフレ
ッシュ動作が必要となる。ＤＲＡＭの低消費電力化のた
めには、リフレッシュ動作の周期をできるだけ長くする
必要がある。
タにデータ“Ｈ”が記憶されている場合、たとえ電源が
ＯＮであっても、そのままにしておけは、データ“Ｌ”
に変わる。これを防止するため、ＤＲＡＭでは、リフレ
ッシュ動作が必要となる。ＤＲＡＭの低消費電力化のた
めには、リフレッシュ動作の周期をできるだけ長くする
必要がある。
【０００８】ところで、上記データ“Ｈ”から“Ｌ”へ
の変化は、様々な理由で加速される。これについて、図
９を用いて説明する。図９は、従来のＤＲＡＭの一部を
示す回路図であり、図８と同じ構成が示されている。メ
モリセルＭＣ２のキャパシタＣ２にデータ“Ｌ”、メモ
リセルＭＣ６のキャパシタＣ６にデータ“Ｈ”がそれそ
れ記憶されているとする。メモリセルＭＣ２からデータ
を読み出した場合、ワード線ＷＬ１は正電位、ワード線
ＷＬ２、ＷＬ３は接地電位ＧＮＤ、ビット線ＢＬ２は接
地電位ＧＮＤ、ビット線ＸＢＬ２は電源電位Ｖｃｃであ
る。このとき、メモリセルＭＣ６のキャパシタＣ６か
ら、微小であるが、電荷Ｑが矢印のように流れるので
（これを、トランジスタのサブスレッショルドリーク電
流という）、キャパシタＣ６のデータ“Ｈ”から“Ｌ”
への変化は加速される。
の変化は、様々な理由で加速される。これについて、図
９を用いて説明する。図９は、従来のＤＲＡＭの一部を
示す回路図であり、図８と同じ構成が示されている。メ
モリセルＭＣ２のキャパシタＣ２にデータ“Ｌ”、メモ
リセルＭＣ６のキャパシタＣ６にデータ“Ｈ”がそれそ
れ記憶されているとする。メモリセルＭＣ２からデータ
を読み出した場合、ワード線ＷＬ１は正電位、ワード線
ＷＬ２、ＷＬ３は接地電位ＧＮＤ、ビット線ＢＬ２は接
地電位ＧＮＤ、ビット線ＸＢＬ２は電源電位Ｖｃｃであ
る。このとき、メモリセルＭＣ６のキャパシタＣ６か
ら、微小であるが、電荷Ｑが矢印のように流れるので
（これを、トランジスタのサブスレッショルドリーク電
流という）、キャパシタＣ６のデータ“Ｈ”から“Ｌ”
への変化は加速される。
【０００９】本発明の目的は、低消費電力化を図ること
ができる半導体装置およびそれを用いた電子機器を提供
することである。
ができる半導体装置およびそれを用いた電子機器を提供
することである。
【００１０】
【課題を解決するための手段】（１）本発明は、複数の
メモリセルおよび複数のワード線を含むメモリセルアレ
イを備え、前記ワード線の電位変化により、前記メモリ
セルの選択および非選択の制御がなされる、半導体装置
であって、前記メモリセルは、ｎ型アクセストランジス
タと、セルプレートを有するキャパシタと、を含み、前
記セルプレートには、所定の電位が印加され、前記メモ
リセルの選択期間における前記セルプレート電位は、第
１電位であり、前記メモリセルの非選択期間における前
記セルプレート電位は、第１電位より大きい第２電位で
あり、前記ワード線の電位変化により、前記セルプレー
ト電位の切り替え制御がなされる、ことを特徴とする。
メモリセルおよび複数のワード線を含むメモリセルアレ
イを備え、前記ワード線の電位変化により、前記メモリ
セルの選択および非選択の制御がなされる、半導体装置
であって、前記メモリセルは、ｎ型アクセストランジス
タと、セルプレートを有するキャパシタと、を含み、前
記セルプレートには、所定の電位が印加され、前記メモ
リセルの選択期間における前記セルプレート電位は、第
１電位であり、前記メモリセルの非選択期間における前
記セルプレート電位は、第１電位より大きい第２電位で
あり、前記ワード線の電位変化により、前記セルプレー
ト電位の切り替え制御がなされる、ことを特徴とする。
【００１１】本発明によれば、メモリセルの非選択期間
におけるセルプレート電位（第２電位）は、メモリセル
の選択期間におけるセルプレート電位（第１電位）より
大きい。これにより、非選択期間において、キャパシタ
の容量結合により、キャパシタと接続するｎ型アクセス
トランジスタのノード（ドレイン）電位が増加する。ノ
ード電位の増加により、キャパシタのデータ“Ｈ”の判
定レベルのマージンを大きくすることができる。よっ
て、本発明によれば、リフレッシュ周期を長くすること
ができるので、消費電力の低減を図ることができる。
におけるセルプレート電位（第２電位）は、メモリセル
の選択期間におけるセルプレート電位（第１電位）より
大きい。これにより、非選択期間において、キャパシタ
の容量結合により、キャパシタと接続するｎ型アクセス
トランジスタのノード（ドレイン）電位が増加する。ノ
ード電位の増加により、キャパシタのデータ“Ｈ”の判
定レベルのマージンを大きくすることができる。よっ
て、本発明によれば、リフレッシュ周期を長くすること
ができるので、消費電力の低減を図ることができる。
【００１２】（２）本発明は、以下の態様にすることが
できる。
できる。
【００１３】複数の前記メモリセルを含むメモリセル群
を備え、前記メモリセル群は複数あり、一つの前記メモ
リセル群に含まれる前記ｎ型アクセストランジスタは、
一つの前記ワード線により制御され、一つの前記メモリ
セル群に含まれる前記ｎ型アクセストランジスタにおい
て、前記セルプレートが共通接続され、一つの前記メモ
リセル群の前記セルプレートは、他の前記メモリセル群
の前記セルプレートと分離されている。
を備え、前記メモリセル群は複数あり、一つの前記メモ
リセル群に含まれる前記ｎ型アクセストランジスタは、
一つの前記ワード線により制御され、一つの前記メモリ
セル群に含まれる前記ｎ型アクセストランジスタにおい
て、前記セルプレートが共通接続され、一つの前記メモ
リセル群の前記セルプレートは、他の前記メモリセル群
の前記セルプレートと分離されている。
【００１４】（３）本発明は、以下の態様にすることが
できる。
できる。
【００１５】前記メモリセル群毎に、前記セルプレート
の電位が切り替えられる。
の電位が切り替えられる。
【００１６】この態様によれば、キャパシタをメモリセ
ルアレイの全てにおいて共通接続した場合に比べて、セ
ルプレート電位の切り替え速度の向上を図ることができ
る。また、この態様によれば、電位変化させるセルプレ
ートの容量が減るため、半導体装置の消費電力の低減を
図れる。
ルアレイの全てにおいて共通接続した場合に比べて、セ
ルプレート電位の切り替え速度の向上を図ることができ
る。また、この態様によれば、電位変化させるセルプレ
ートの容量が減るため、半導体装置の消費電力の低減を
図れる。
【００１７】（４）本発明は、以下の態様にすることが
できる。
できる。
【００１８】前記ワード線、複数のｎ型スイッチトラン
ジスタおよび複数のｐ型スイッチトランジスタを含むセ
ルプレート電位切替回路を備え、一つの前記ワード線
と、そのワード線と対応する、前記ｎ型スイッチトラン
ジスタおよび前記ｐ型スイッチトランジスタと、におい
て、前記ワード線は、前記ｎ型スイッチトランジスタの
ゲート電極および前記ｐ型スイッチトランジスタのゲー
ト電極と接続され、前記ｎ型スイッチトランジスタのソ
ース／ドレインの一方には、前記ワード線と対応する前
記メモリセル群の前記セルプレートが接続され、前記ｎ
型スイッチトランジスタのソース／ドレインの他方に
は、第１電位が印加され、前記ｐ型スイッチトランジス
タのソース／ドレインの一方には、前記ワード線と対応
する前記メモリセル群の前記セルプレートが接続され、
前記ｐ型スイッチトランジスタのソース／ドレインの他
方には、第２電位が印加されている。
ジスタおよび複数のｐ型スイッチトランジスタを含むセ
ルプレート電位切替回路を備え、一つの前記ワード線
と、そのワード線と対応する、前記ｎ型スイッチトラン
ジスタおよび前記ｐ型スイッチトランジスタと、におい
て、前記ワード線は、前記ｎ型スイッチトランジスタの
ゲート電極および前記ｐ型スイッチトランジスタのゲー
ト電極と接続され、前記ｎ型スイッチトランジスタのソ
ース／ドレインの一方には、前記ワード線と対応する前
記メモリセル群の前記セルプレートが接続され、前記ｎ
型スイッチトランジスタのソース／ドレインの他方に
は、第１電位が印加され、前記ｐ型スイッチトランジス
タのソース／ドレインの一方には、前記ワード線と対応
する前記メモリセル群の前記セルプレートが接続され、
前記ｐ型スイッチトランジスタのソース／ドレインの他
方には、第２電位が印加されている。
【００１９】この態様によれば、簡単な構成のセルプレ
ート電位切替回路となる。
ート電位切替回路となる。
【００２０】（５）本発明は、以下の態様にすることが
できる。
できる。
【００２１】前記キャパシタからのデータを増幅するセ
ンスアンプを備え、前記セルプレートが第２電位から第
１電位に変わるタイミングは、前記ワード線が前記メモ
リセルの選択を開始するタイミングより遅くされ、前記
セルプレートが第１電位にかわるタイミングまでに、前
記センスアンプが前記キャパシタからのデータをラッチ
する。
ンスアンプを備え、前記セルプレートが第２電位から第
１電位に変わるタイミングは、前記ワード線が前記メモ
リセルの選択を開始するタイミングより遅くされ、前記
セルプレートが第１電位にかわるタイミングまでに、前
記センスアンプが前記キャパシタからのデータをラッチ
する。
【００２２】この態様によれば、キャパシタのデータが
“Ｈ”の場合、誤った読み出しを防ぐことができる。こ
の理由は、実施の形態において、［半導体装置の主な効
果］の欄で説明する。
“Ｈ”の場合、誤った読み出しを防ぐことができる。こ
の理由は、実施の形態において、［半導体装置の主な効
果］の欄で説明する。
【００２３】（６）本発明は、以下の態様にすることが
できる。
できる。
【００２４】ワード線デコーダを備え、前記ｎ型スイッ
チトランジスタの電流供給能力は、前記ワード線デコー
ダの電流供給能力より低い。
チトランジスタの電流供給能力は、前記ワード線デコー
ダの電流供給能力より低い。
【００２５】この態様によれば、セルプレートが第２電
位から第１電位にかわるタイミングを、ワード線がメモ
リセルの選択を開始するタイミングより遅くすることが
できる。
位から第１電位にかわるタイミングを、ワード線がメモ
リセルの選択を開始するタイミングより遅くすることが
できる。
【００２６】（７）本発明は、以下の態様にすることが
できる。
できる。
【００２７】前記ワード線の容量は、そのワード線と対
応する前記メモリセル群の前記セルプレートの容量より
小さい、半導体装置。
応する前記メモリセル群の前記セルプレートの容量より
小さい、半導体装置。
【００２８】この態様によれば、セルプレートが第２電
位から第１電位にかわるタイミングを、ワード線がメモ
リセルの選択を開始するタイミングより遅くすることが
できる。
位から第１電位にかわるタイミングを、ワード線がメモ
リセルの選択を開始するタイミングより遅くすることが
できる。
【００２９】（８）本発明は、以下の態様にすることが
できる。
できる。
【００３０】すべての前記メモリセルの前記セルプレー
トは、共通接続されている。
トは、共通接続されている。
【００３１】この態様によれば、メモリセルアレイの構
造を単純にすることができる。
造を単純にすることができる。
【００３２】（９）本発明は、以下の態様にすることが
できる。
できる。
【００３３】前記メモリセルの選択期間において、前記
セルプレート電位が第１電位のときに、前記メモリセル
への書き込み、および／または、再書き込みをする。
セルプレート電位が第１電位のときに、前記メモリセル
への書き込み、および／または、再書き込みをする。
【００３４】（１０）本発明は、以下の態様にすること
ができる。
ができる。
【００３５】第１電位は、電源電位（Ｖｃｃ）の１／２
である。
である。
【００３６】（１１）本発明は、以下の態様にすること
ができる。
ができる。
【００３７】前記半導体装置は、ＤＲＡＭ(Ｄynamic Ｒ
ＡＭ)、ＰＳＲＡＭ（Ｐseudo Ｓtatic ＲＡＭ）および
ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）のうち、少
なくともいずれか一つを含む。
ＡＭ)、ＰＳＲＡＭ（Ｐseudo Ｓtatic ＲＡＭ）および
ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）のうち、少
なくともいずれか一つを含む。
【００３８】（１２）本発明は、上記半導体装置を備え
た、電子機器である。
た、電子機器である。
【００３９】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を用いて具体的に説明する。本発明は、キ
ャパシタに電荷を蓄積することによりデータを記憶する
半導体装置、すなわち、例えば、ＤＲＡＭ(Ｄynamic Ｒ
ＡＭ)、ＰＳＲＡＭ（Ｐseudo ＳtaticＲＡＭ）、ＶＳＲ
ＡＭ（Ｖirtually Ｓtatic ＲＡＭ）に適用することが
できる。
ついて、図面を用いて具体的に説明する。本発明は、キ
ャパシタに電荷を蓄積することによりデータを記憶する
半導体装置、すなわち、例えば、ＤＲＡＭ(Ｄynamic Ｒ
ＡＭ)、ＰＳＲＡＭ（Ｐseudo ＳtaticＲＡＭ）、ＶＳＲ
ＡＭ（Ｖirtually Ｓtatic ＲＡＭ）に適用することが
できる。
【００４０】［半導体装置の構成］まず、本実施形態の
構成を説明する。図１は、本実施形態に係る半導体装置
１０００の回路ブロック図である。半導体装置１０００
は、メモリセルアレイ１００と周辺回路を備える。メモ
リセルアレイ１００は、複数のワード線ＷＬ１〜ＷＬｎ
と、これらのワード線と交差する複数のビット線対（Ｂ
Ｌ１、ＸＢＬ１）〜（ＢＬｍ、ＸＢＬｍ）と、これらの
ワード線とこれらのビット線対との交点に対応して設け
られた、ｍ×ｎ個のメモリセルＭＣと、を備える。各メ
モリセルＭＣは、ｎ型ＭＯＳトランジスタであるアクセ
ストランジスタｎＡＴｒと、データを記憶するキャパシ
タＣと、を含む。
構成を説明する。図１は、本実施形態に係る半導体装置
１０００の回路ブロック図である。半導体装置１０００
は、メモリセルアレイ１００と周辺回路を備える。メモ
リセルアレイ１００は、複数のワード線ＷＬ１〜ＷＬｎ
と、これらのワード線と交差する複数のビット線対（Ｂ
Ｌ１、ＸＢＬ１）〜（ＢＬｍ、ＸＢＬｍ）と、これらの
ワード線とこれらのビット線対との交点に対応して設け
られた、ｍ×ｎ個のメモリセルＭＣと、を備える。各メ
モリセルＭＣは、ｎ型ＭＯＳトランジスタであるアクセ
ストランジスタｎＡＴｒと、データを記憶するキャパシ
タＣと、を含む。
【００４１】一つの行のワード線により選択されるアク
セストランジスタｎＡＴｒのキャパシタのセルプレート
ＣＰは、対応するワード線の行ごとに、共通接続され、
他のワード線により選択されるアクセストランジスタｎ
ＡＴｒのキャパシタのセルプレートＣＰと分離されてい
る。ワード線ＷＬ１を例にすれば、ワード線ＷＬ１によ
り選択されるアクセストランジスタｎＡＴｒのキャパシ
タのセルプレートＣＰ１は共通接続され、他のワード線
ＷＬ２〜ＷＬｎにより選択されるアクセストランジスタ
ｎＡＴｒのキャパシタのセルプレートＣＰ２〜ＣＰｎと
分離されている。なお、すべてのメモリセルＭＣのセル
プレートを、共通接続させてもよい。
セストランジスタｎＡＴｒのキャパシタのセルプレート
ＣＰは、対応するワード線の行ごとに、共通接続され、
他のワード線により選択されるアクセストランジスタｎ
ＡＴｒのキャパシタのセルプレートＣＰと分離されてい
る。ワード線ＷＬ１を例にすれば、ワード線ＷＬ１によ
り選択されるアクセストランジスタｎＡＴｒのキャパシ
タのセルプレートＣＰ１は共通接続され、他のワード線
ＷＬ２〜ＷＬｎにより選択されるアクセストランジスタ
ｎＡＴｒのキャパシタのセルプレートＣＰ２〜ＣＰｎと
分離されている。なお、すべてのメモリセルＭＣのセル
プレートを、共通接続させてもよい。
【００４２】図１には、半導体装置１０００の周辺回路
のうちの一部が表れている。周辺回路は、ビット線対
（ＢＬ、ＸＢＬ）と接続される、センスアンプ２００お
よび読み出し／書き込み回路３００と、ワード線をデコ
ードするワード線デコーダ４００と、本実施形態の特徴
の一つとなるセルプレート電位切替回路５００と、を備
える。
のうちの一部が表れている。周辺回路は、ビット線対
（ＢＬ、ＸＢＬ）と接続される、センスアンプ２００お
よび読み出し／書き込み回路３００と、ワード線をデコ
ードするワード線デコーダ４００と、本実施形態の特徴
の一つとなるセルプレート電位切替回路５００と、を備
える。
【００４３】ワード線デコーダ４００は、ｎ個のＣＭＯ
ＳインバータＩＮＶ１〜ＩＮＶｎを含み、インバータＩ
ＮＶ１〜ＩＮＶｎの出力端子は、それぞれ、ワード線Ｗ
Ｌ１〜ＷＬｎに接続されている。
ＳインバータＩＮＶ１〜ＩＮＶｎを含み、インバータＩ
ＮＶ１〜ＩＮＶｎの出力端子は、それぞれ、ワード線Ｗ
Ｌ１〜ＷＬｎに接続されている。
【００４４】セルプレート電位切替回路５００は、メモ
リセルアレイ１００とワード線デコーダ４００との間に
配置されている。セルプレート電位切替回路５００は、
ｎ型ＭＯＳトランジスタである、ｎ個のスイッチトラン
ジスタｎＳＴｒ１〜ｎＳＴｒｎ、および、ｐ型ＭＯＳト
ランジスタである、ｎ個のスイッチトランジスタｐＳＴ
ｒ１〜ｐＳＴｒｎを含む。
リセルアレイ１００とワード線デコーダ４００との間に
配置されている。セルプレート電位切替回路５００は、
ｎ型ＭＯＳトランジスタである、ｎ個のスイッチトラン
ジスタｎＳＴｒ１〜ｎＳＴｒｎ、および、ｐ型ＭＯＳト
ランジスタである、ｎ個のスイッチトランジスタｐＳＴ
ｒ１〜ｐＳＴｒｎを含む。
【００４５】スイッチトランジスタｎＳＴｒのゲート電
極、スイッチトランジスタｐＳＴｒのゲート電極は、そ
れぞれ、ワード線ＷＬにより直列に接続されている。ス
イッチトランジスタｎＳＴｒ１、スイッチトランジスタ
ｐＳＴｒ１、ワード線ＷＬ１で説明すると、スイッチト
ランジスタｎＳＴｒ１のゲート電極およびスイッチトラ
ンジスタｐＳＴｒ１のゲート電極は、ワード線ＷＬ１に
より直列に接続されている。
極、スイッチトランジスタｐＳＴｒのゲート電極は、そ
れぞれ、ワード線ＷＬにより直列に接続されている。ス
イッチトランジスタｎＳＴｒ１、スイッチトランジスタ
ｐＳＴｒ１、ワード線ＷＬ１で説明すると、スイッチト
ランジスタｎＳＴｒ１のゲート電極およびスイッチトラ
ンジスタｐＳＴｒ１のゲート電極は、ワード線ＷＬ１に
より直列に接続されている。
【００４６】スイッチトランジスタｎＳＴｒ、ｐＳＴ
ｒ、それぞれの一方のソース／ドレインは、対応するセ
ルプレートＣＰと接続されている。セルプレートＣＰ１
を例にすれば、スイッチトランジスタｎＳＴｒ１、ｐＳ
Ｔｒ１、それぞれの一方のソース／ドレインは、セルプ
レートＣＰ１と接続されている。
ｒ、それぞれの一方のソース／ドレインは、対応するセ
ルプレートＣＰと接続されている。セルプレートＣＰ１
を例にすれば、スイッチトランジスタｎＳＴｒ１、ｐＳ
Ｔｒ１、それぞれの一方のソース／ドレインは、セルプ
レートＣＰ１と接続されている。
【００４７】スイッチトランジスタｎＳＴｒの他方のソ
ース／ドレインには、電源電位の半分である（１／２）
Ｖｃｃが印加される。これにより、選択されているメモ
リセルＭＣのセルプレートＣＰには、（１／２）Ｖｃｃ
が印加される。これは、キャパシタの電界を緩和するた
めである。つまり、キャパシタにデータ“Ｈ”を書き込
む場合、セルプレートと対向する電極（ノード）には、
電源電位Ｖｃｃが印加され、キャパシタにデータ“Ｌ”
を書き込む場合、ノードには、接地電位ＧＮＤが印加さ
れる。セルプレートに（１／２）Ｖｃｃが印加されてい
ると、データ“Ｈ”、“Ｌ”いずれの場合も、誘電体膜
に印加される電界は、±（１／２）Ｖｃｃ／誘電体膜厚
である。これは、セルプレート電位がＶｃｃまたはＧＮ
Ｄの場合に比べて、電界を１／２に緩和することができ
る。
ース／ドレインには、電源電位の半分である（１／２）
Ｖｃｃが印加される。これにより、選択されているメモ
リセルＭＣのセルプレートＣＰには、（１／２）Ｖｃｃ
が印加される。これは、キャパシタの電界を緩和するた
めである。つまり、キャパシタにデータ“Ｈ”を書き込
む場合、セルプレートと対向する電極（ノード）には、
電源電位Ｖｃｃが印加され、キャパシタにデータ“Ｌ”
を書き込む場合、ノードには、接地電位ＧＮＤが印加さ
れる。セルプレートに（１／２）Ｖｃｃが印加されてい
ると、データ“Ｈ”、“Ｌ”いずれの場合も、誘電体膜
に印加される電界は、±（１／２）Ｖｃｃ／誘電体膜厚
である。これは、セルプレート電位がＶｃｃまたはＧＮ
Ｄの場合に比べて、電界を１／２に緩和することができ
る。
【００４８】一方、スイッチトランジスタｐＳＴｒの他
方のソース／ドレインには、（１／２）Ｖｃｃよりも電
圧αｃｐ分の電位が高い、（１／２）Ｖｃｃ＋αｃｐが
印加される。これにより、非選択のメモリセルＭＣのセ
ルプレートＣＰには、（１／２）Ｖｃｃ＋αｃｐが印加
される。この結果、メモリセルのノードＮの電位が上昇
し、リフレッシュ周期を長くすることができる。この詳
細は、［半導体装置の主な効果］の欄で説明する。
方のソース／ドレインには、（１／２）Ｖｃｃよりも電
圧αｃｐ分の電位が高い、（１／２）Ｖｃｃ＋αｃｐが
印加される。これにより、非選択のメモリセルＭＣのセ
ルプレートＣＰには、（１／２）Ｖｃｃ＋αｃｐが印加
される。この結果、メモリセルのノードＮの電位が上昇
し、リフレッシュ周期を長くすることができる。この詳
細は、［半導体装置の主な効果］の欄で説明する。
【００４９】［半導体装置の動作］次に、図１および図
２を用いて、ワード線ＷＬ１とビット線ＢＬ１との交点
に位置するメモリセルＭＣ（メモリセルＭＣ１）に着目
して、半導体装置１０００の動作を説明する。図２は、
メモリセルＭＣ１の動作を示すタイミングチャートであ
る。
２を用いて、ワード線ＷＬ１とビット線ＢＬ１との交点
に位置するメモリセルＭＣ（メモリセルＭＣ１）に着目
して、半導体装置１０００の動作を説明する。図２は、
メモリセルＭＣ１の動作を示すタイミングチャートであ
る。
【００５０】｛データ書き込み動作｝まず、データ書き
込み動作を説明する。時間ｔ0において、ワード線デコ
ーダ４００がワード線ＷＬ１を選択し、ワード線ＷＬ２
〜ＷＬｎを非選択にしている。これにより、ワード線Ｗ
Ｌ１の電位はＶｐｐに立ち上がっている。ワード線ＷＬ
２〜ＷＬｎの電位は、接地電位ＧＮＤである。電位Ｖｐ
ｐ（例えば、５Ｖ）は、電源電位Ｖｃｃ（例えば、３
Ｖ）より大きい。この理由を説明する。メモリセルＭＣ
にデータ“Ｈ”を書き込む場合、ノードＮの電位をＶｃ
ｃにする。ワード線（ゲート電極）の立ち上げ時の電位
が電源電位Ｖｃｃと等しいと、ノードＮの電位はＶｃｃ
にならず、これより、アクセストランジスタｎＡＴｒの
トランジスタのしきい値電圧分でけ低い値になるのであ
る。
込み動作を説明する。時間ｔ0において、ワード線デコ
ーダ４００がワード線ＷＬ１を選択し、ワード線ＷＬ２
〜ＷＬｎを非選択にしている。これにより、ワード線Ｗ
Ｌ１の電位はＶｐｐに立ち上がっている。ワード線ＷＬ
２〜ＷＬｎの電位は、接地電位ＧＮＤである。電位Ｖｐ
ｐ（例えば、５Ｖ）は、電源電位Ｖｃｃ（例えば、３
Ｖ）より大きい。この理由を説明する。メモリセルＭＣ
にデータ“Ｈ”を書き込む場合、ノードＮの電位をＶｃ
ｃにする。ワード線（ゲート電極）の立ち上げ時の電位
が電源電位Ｖｃｃと等しいと、ノードＮの電位はＶｃｃ
にならず、これより、アクセストランジスタｎＡＴｒの
トランジスタのしきい値電圧分でけ低い値になるのであ
る。
【００５１】ワード線ＷＬ１の電位はＶｐｐなので、セ
ルプレート電位切替回路５００のスイッチトランジスタ
ｎＳＴｒ１はＯＮ、スイッチトランジスタｐＳＴｒ１は
ＯＦＦしている。よって、セルプレートＣＰ１の電位
は、（１／２）Ｖｃｃである。
ルプレート電位切替回路５００のスイッチトランジスタ
ｎＳＴｒ１はＯＮ、スイッチトランジスタｐＳＴｒ１は
ＯＦＦしている。よって、セルプレートＣＰ１の電位
は、（１／２）Ｖｃｃである。
【００５２】そして、データ“Ｈ”をメモリセルＭＣ１
に書き込む場合、ビット線ＢＬ１と接続された読み出し
／書き込み回路３００より、ビット線ＢＬ１に電位Ｖｃ
ｃを印加することにより、ノードＮ１の電位をＶｃｃに
する。データ“Ｌ”をメモリセルＭＣ１に書き込む場
合、ビット線ＢＬ１と接続された読み出し／書き込み回
路３００より、ビット線ＢＬ１の電位を接地電位ＧＮＤ
にすることにより、ノードＮ１の電位をＧＮＤにする。
書き込み動作では、ビット線ＸＢＬ１の電位は、ビット
線ＢＬ１の反転電位となる。
に書き込む場合、ビット線ＢＬ１と接続された読み出し
／書き込み回路３００より、ビット線ＢＬ１に電位Ｖｃ
ｃを印加することにより、ノードＮ１の電位をＶｃｃに
する。データ“Ｌ”をメモリセルＭＣ１に書き込む場
合、ビット線ＢＬ１と接続された読み出し／書き込み回
路３００より、ビット線ＢＬ１の電位を接地電位ＧＮＤ
にすることにより、ノードＮ１の電位をＧＮＤにする。
書き込み動作では、ビット線ＸＢＬ１の電位は、ビット
線ＢＬ１の反転電位となる。
【００５３】なお、ワード線ＷＬ１により選択された他
のメモリセルＭＣにも、この書き込み動作の際に、同時
に、ビット線ＢＬ２〜ＢＬｍを介して、データが書き込
まれる。
のメモリセルＭＣにも、この書き込み動作の際に、同時
に、ビット線ＢＬ２〜ＢＬｍを介して、データが書き込
まれる。
【００５４】｛データ保持動作｝次に、データ保持動作
について説明する。時間ｔ0後、ワード線デコーダ４０
０がワード線ＷＬ１を非選択とすることにより、時間ｔ
1において、ワード線ＷＬ１の電位が接地電位ＧＮＤと
なる。これにより、アクセストランジスタｎＡＴｒ１は
ＯＦＦするので、キャパシタＣ１は、データを保持す
る。
について説明する。時間ｔ0後、ワード線デコーダ４０
０がワード線ＷＬ１を非選択とすることにより、時間ｔ
1において、ワード線ＷＬ１の電位が接地電位ＧＮＤと
なる。これにより、アクセストランジスタｎＡＴｒ１は
ＯＦＦするので、キャパシタＣ１は、データを保持す
る。
【００５５】ワード線ＷＬ１の電位はＧＮＤなので、セ
ルプレート電位切替回路５００のスイッチトランジスタ
ｎＳＴｒ１はＯＮからＯＦＦ、スイッチトランジスタｐ
ＳＴｒ１はＯＦＦからＯＮになる。よって、セルプレー
トＣＰ１の電位は、（１／２）Ｖｃｃ＋αｃｐになる。
このため、キャパシタＣ１の容量結合により、ノードＮ
１の電位は、キャパシタＣ１にデータ“Ｈ”が保持され
ている場合、Ｖｃｃ＋αNに昇圧される。一方、キャパ
シタＣ１にデータ“Ｌ”が保持されている場合、ノード
Ｎ１の電位は、αNに昇圧される。そして、サブスレッ
ショルドリーク電流が原因で、時間の経過により、Ｖｃ
ｃ＋αNは、Ｖｃｃ＋αN−ΔＶｓｕｂ（ｔ）≧ＧＮＤ、
αNは、αN−ΔＶｓｕｂ（ｔ）≧ＧＮＤ、にそれぞれ低
下する。ΔＶｓｕｂ（ｔ）とは、時間経過とともに、サ
ブスレッショルドリーク電流により失われた電荷に起因
する電位降下である。なお、他の非選択のメモリセルＭ
Ｃについても、同様の電位の低下が生じる。
ルプレート電位切替回路５００のスイッチトランジスタ
ｎＳＴｒ１はＯＮからＯＦＦ、スイッチトランジスタｐ
ＳＴｒ１はＯＦＦからＯＮになる。よって、セルプレー
トＣＰ１の電位は、（１／２）Ｖｃｃ＋αｃｐになる。
このため、キャパシタＣ１の容量結合により、ノードＮ
１の電位は、キャパシタＣ１にデータ“Ｈ”が保持され
ている場合、Ｖｃｃ＋αNに昇圧される。一方、キャパ
シタＣ１にデータ“Ｌ”が保持されている場合、ノード
Ｎ１の電位は、αNに昇圧される。そして、サブスレッ
ショルドリーク電流が原因で、時間の経過により、Ｖｃ
ｃ＋αNは、Ｖｃｃ＋αN−ΔＶｓｕｂ（ｔ）≧ＧＮＤ、
αNは、αN−ΔＶｓｕｂ（ｔ）≧ＧＮＤ、にそれぞれ低
下する。ΔＶｓｕｂ（ｔ）とは、時間経過とともに、サ
ブスレッショルドリーク電流により失われた電荷に起因
する電位降下である。なお、他の非選択のメモリセルＭ
Ｃについても、同様の電位の低下が生じる。
【００５６】｛データ読み出し動作｝次に、データ読み
出し動作について説明する。時間ｔ1後、ビット線（Ｂ
Ｌ１、ＸＢＬ１）にそれぞれ、電源電位の半分の電位で
ある（１／２）Ｖｃｃを印加する（ビット線のプリチャ
ージ）。ビット線（ＢＬ１、ＸＢＬ１）を電源から切り
離し、ビット線（ＢＬ１、ＸＢＬ１）をフローティング
にする。そして、ワード線デコーダ４００がワード線Ｗ
Ｌ１を選択することにより、時間ｔ2において、ワード
線ＷＬ１の電位がＶｐｐとなる。これにより、アクセス
トランジスタｎＡＴｒ１をＯＮする。キャパシタＣ１に
データ“Ｈ”が書き込まれていた場合、ビット線ＢＬ１
の電位は、（１／２）Ｖｃｃからわずかな値αだけ増加
する。一方、キャパシタＣ１にデータ“Ｌ”が書き込ま
れていた場合、ビット線ＢＬ１の電位は、（１／２）Ｖ
ｃｃからわずかな値αだけ減少する。
出し動作について説明する。時間ｔ1後、ビット線（Ｂ
Ｌ１、ＸＢＬ１）にそれぞれ、電源電位の半分の電位で
ある（１／２）Ｖｃｃを印加する（ビット線のプリチャ
ージ）。ビット線（ＢＬ１、ＸＢＬ１）を電源から切り
離し、ビット線（ＢＬ１、ＸＢＬ１）をフローティング
にする。そして、ワード線デコーダ４００がワード線Ｗ
Ｌ１を選択することにより、時間ｔ2において、ワード
線ＷＬ１の電位がＶｐｐとなる。これにより、アクセス
トランジスタｎＡＴｒ１をＯＮする。キャパシタＣ１に
データ“Ｈ”が書き込まれていた場合、ビット線ＢＬ１
の電位は、（１／２）Ｖｃｃからわずかな値αだけ増加
する。一方、キャパシタＣ１にデータ“Ｌ”が書き込ま
れていた場合、ビット線ＢＬ１の電位は、（１／２）Ｖ
ｃｃからわずかな値αだけ減少する。
【００５７】ビット線ＸＢＬ１の電位（１／２）Ｖｃｃ
と、ビット線ＢＬ１の電位とを、これらのビット線と接
続されたセンスアンプ２００により、比較して増幅す
る。キャパシタＣ１のデータが“Ｈ”の場合、ビット線
ＢＬ１の電位はＶｃｃ、ビット線ＸＢＬ１の電位はＧＮ
Ｄとなる。また、キャパシタＣ１のデータが“Ｌ”の場
合、ビット線ＢＬ１の電位はＧＮＤ、ビット線ＸＢＬ１
の電位はＶｃｃとなる。これにより、メモリセルＭＣ１
からのデータの読み出しが完了する。この読み出しによ
り、キャパシタＣ１に記憶されたデータは、一旦破壊さ
れるが、読み出し時のビット線ＢＬ１の電位により、キ
ャパシタＣ１にデータは再書き込みされる。なお、ワー
ド線ＷＬ１により選択された他のメモリセルＭＣにも、
この読み出し動作の際に、同時に、ビット線ＢＬ２〜Ｂ
Ｌｍを介して、データの読み出しおよび再書き込み動作
がなされる。
と、ビット線ＢＬ１の電位とを、これらのビット線と接
続されたセンスアンプ２００により、比較して増幅す
る。キャパシタＣ１のデータが“Ｈ”の場合、ビット線
ＢＬ１の電位はＶｃｃ、ビット線ＸＢＬ１の電位はＧＮ
Ｄとなる。また、キャパシタＣ１のデータが“Ｌ”の場
合、ビット線ＢＬ１の電位はＧＮＤ、ビット線ＸＢＬ１
の電位はＶｃｃとなる。これにより、メモリセルＭＣ１
からのデータの読み出しが完了する。この読み出しによ
り、キャパシタＣ１に記憶されたデータは、一旦破壊さ
れるが、読み出し時のビット線ＢＬ１の電位により、キ
ャパシタＣ１にデータは再書き込みされる。なお、ワー
ド線ＷＬ１により選択された他のメモリセルＭＣにも、
この読み出し動作の際に、同時に、ビット線ＢＬ２〜Ｂ
Ｌｍを介して、データの読み出しおよび再書き込み動作
がなされる。
【００５８】［半導体装置の主な効果］本実施形態に係
る半導体装置１０００の主な効果は、以下のとおりであ
る。
る半導体装置１０００の主な効果は、以下のとおりであ
る。
【００５９】｛効果１｝図３は、メモリセルの非選択期
間中におけるノード電位を示すグラフである。実線は、
図１に示す本実施形態に係るメモリセルＭＣ１のノード
Ｎ１の電位を示している。点線は、図８に示す従来例に
係るメモリセルＭＣ１のノードＮ１の電位を示してい
る。図３の時間軸の単位を、図２のそれと比べて大きく
している。このため、本実施形態のノードＮ１の電位の
立ち上がりが直角になっている。
間中におけるノード電位を示すグラフである。実線は、
図１に示す本実施形態に係るメモリセルＭＣ１のノード
Ｎ１の電位を示している。点線は、図８に示す従来例に
係るメモリセルＭＣ１のノードＮ１の電位を示してい
る。図３の時間軸の単位を、図２のそれと比べて大きく
している。このため、本実施形態のノードＮ１の電位の
立ち上がりが直角になっている。
【００６０】時間ｔ1において、メモリセルが非選択と
なる。これにより、本実施形態では、セルプレート電位
が（１／２）Ｖｃｃから（１／２）Ｖｃｃ＋αｃｐに変
わる（図２）。よって、キャパシタＣ１がデータ“Ｈ”
を保持していた場合、ノードＮ１の電位がＶｃｃからＶ
ｃｃ＋αNへと立ち上がる。キャパシタＣ１がデータ
“Ｌ”を保持していた場合、ノードＮ１の電位がＧＮＤ
からαNへと立ち上がる。図８に示す従来例に係るメモ
リセルＭＣ１のノードＮ１では、このような立ち上がり
が生じない。図４は、本実施形態において、キャパシタ
Ｃ１にデータ“Ｈ”が保持されている場合のメモリセル
ＭＣ１の等価回路図である。図５は、図８に示す従来例
において、キャパシタＣ１にデータ“Ｈ”が保持されて
いる場合のメモリセルＭＣ１の等価回路図である。
なる。これにより、本実施形態では、セルプレート電位
が（１／２）Ｖｃｃから（１／２）Ｖｃｃ＋αｃｐに変
わる（図２）。よって、キャパシタＣ１がデータ“Ｈ”
を保持していた場合、ノードＮ１の電位がＶｃｃからＶ
ｃｃ＋αNへと立ち上がる。キャパシタＣ１がデータ
“Ｌ”を保持していた場合、ノードＮ１の電位がＧＮＤ
からαNへと立ち上がる。図８に示す従来例に係るメモ
リセルＭＣ１のノードＮ１では、このような立ち上がり
が生じない。図４は、本実施形態において、キャパシタ
Ｃ１にデータ“Ｈ”が保持されている場合のメモリセル
ＭＣ１の等価回路図である。図５は、図８に示す従来例
において、キャパシタＣ１にデータ“Ｈ”が保持されて
いる場合のメモリセルＭＣ１の等価回路図である。
【００６１】図３に示すように、本実施形態では、デー
タ“Ｈ”の場合、ノードＮ１の電位がＶｃｃ＋αNに立
ち上がるので、ノードＮ１の電位がＨデータ判定レベル
より下になる時間ｔx2は、従来例の場合（時間ｔx1）に
比べて、長くすることができる。このように、本実施形
態によれば、ノード電位がＨデータ判定レベルより小さ
くなる時間を長くすることができるので、リフレッシュ
周期を長くすることができ、その結果、低消費電力化を
図ることができる。今後、低消費電力化が進むことによ
り、アクセストランジスタのしきい値が下がっていく。
この場合、サブスレッショルドリーク電流が増大するの
で、リフレッシュ周期が短くなる。よって、本実施形態
が有効なものとなる。
タ“Ｈ”の場合、ノードＮ１の電位がＶｃｃ＋αNに立
ち上がるので、ノードＮ１の電位がＨデータ判定レベル
より下になる時間ｔx2は、従来例の場合（時間ｔx1）に
比べて、長くすることができる。このように、本実施形
態によれば、ノード電位がＨデータ判定レベルより小さ
くなる時間を長くすることができるので、リフレッシュ
周期を長くすることができ、その結果、低消費電力化を
図ることができる。今後、低消費電力化が進むことによ
り、アクセストランジスタのしきい値が下がっていく。
この場合、サブスレッショルドリーク電流が増大するの
で、リフレッシュ周期が短くなる。よって、本実施形態
が有効なものとなる。
【００６２】ところで、サブスレッショルドリーク電流
は、発明が解決しようとする課題の欄で説明した場合の
他に、次の理由でも生じる。図９に示すように、キャパ
シタＣ６にデータ“Ｈ”が記憶された状態で、ワード線
ＷＬ２が選択された場合、ワード線ＷＬ２の隣りに位置
するワード線ＷＬ３の電位は、ワード線ＷＬ２の電位変
化により、わずかであるが接地電位ＧＮＤから上昇す
る。これによっても、サブスレッショルドリーク電流が
生じる。このようなことが生じても、本実施形態によれ
ば、上記の理由により、リフレッシュ周期を長くするこ
とができる。
は、発明が解決しようとする課題の欄で説明した場合の
他に、次の理由でも生じる。図９に示すように、キャパ
シタＣ６にデータ“Ｈ”が記憶された状態で、ワード線
ＷＬ２が選択された場合、ワード線ＷＬ２の隣りに位置
するワード線ＷＬ３の電位は、ワード線ＷＬ２の電位変
化により、わずかであるが接地電位ＧＮＤから上昇す
る。これによっても、サブスレッショルドリーク電流が
生じる。このようなことが生じても、本実施形態によれ
ば、上記の理由により、リフレッシュ周期を長くするこ
とができる。
【００６３】なお、電源電位Ｖｃｃが例えば、３．０
Ｖ、Ｈデータ判定レベルが、例えば、２．０Ｖ、Ｌデー
タ判定レベルが、例えば、１．０Ｖの場合、電圧α
Nを、例えば、０．５Ｖにすると、時間ｔx2を、例え
ば、０．５ｓにすることが可能である。同一の条件下
で、時間ｔx1は、例えば、０．１ｓとなる。なお、電圧
αNを大きくすれば、リフレッシュ周期を長くすること
ができる。電圧αNの調整は、電圧αｃｐの調整により
可能である。電圧αｃｐを大きくすれば、電圧αNを大
きくすることが可能となる。電圧αNは、Ｌデータ判定
レベルまで設定可能である。
Ｖ、Ｈデータ判定レベルが、例えば、２．０Ｖ、Ｌデー
タ判定レベルが、例えば、１．０Ｖの場合、電圧α
Nを、例えば、０．５Ｖにすると、時間ｔx2を、例え
ば、０．５ｓにすることが可能である。同一の条件下
で、時間ｔx1は、例えば、０．１ｓとなる。なお、電圧
αNを大きくすれば、リフレッシュ周期を長くすること
ができる。電圧αNの調整は、電圧αｃｐの調整により
可能である。電圧αｃｐを大きくすれば、電圧αNを大
きくすることが可能となる。電圧αNは、Ｌデータ判定
レベルまで設定可能である。
【００６４】｛効果２｝本実施形態では、データ“Ｈ”
が誤ってデータ“Ｌ”と読み出されるのを防ぐため、次
のようにしている。これを図１および図２で説明する。
時間ｔ2において、ワード線ＷＬ１の電位がＧＮＤから
Ｖｐｐに変わることにより、セルプレート電位切替回路
５００のスイッチトランジスタｎＳＴｒ１はＯＦＦから
ＯＮ、スイッチトランジスタｐＳＴｒ１はＯＮからＯＦ
Ｆに変わる。よって、セルプレートＣＰ１の電位は、
（１／２）Ｖｃｃ＋αｃｐから（１／２）Ｖｃｃに変わ
る。これにより、キャパシタＣ１にデータ“Ｈ”が保持
されている場合、ノードＮ１の電位は急激に下がる。こ
のため、ノードＮ１の電位が、“Ｈ”データ判定レベル
より下になる可能性がある。これにより、キャパシタＣ
１のデータ“Ｈ”が“Ｌ”と読み出されることになる。
が誤ってデータ“Ｌ”と読み出されるのを防ぐため、次
のようにしている。これを図１および図２で説明する。
時間ｔ2において、ワード線ＷＬ１の電位がＧＮＤから
Ｖｐｐに変わることにより、セルプレート電位切替回路
５００のスイッチトランジスタｎＳＴｒ１はＯＦＦから
ＯＮ、スイッチトランジスタｐＳＴｒ１はＯＮからＯＦ
Ｆに変わる。よって、セルプレートＣＰ１の電位は、
（１／２）Ｖｃｃ＋αｃｐから（１／２）Ｖｃｃに変わ
る。これにより、キャパシタＣ１にデータ“Ｈ”が保持
されている場合、ノードＮ１の電位は急激に下がる。こ
のため、ノードＮ１の電位が、“Ｈ”データ判定レベル
より下になる可能性がある。これにより、キャパシタＣ
１のデータ“Ｈ”が“Ｌ”と読み出されることになる。
【００６５】本実施形態では、セルプレートＣＰ１の電
位が下がり始める時間ｔ4を、ワード線ＷＬ１の電位が
ＧＮＤからＶｐｐに変わる時間ｔ2より遅らせている。
そして、この期間中である時間ｔ3までに、センスアン
プ２００がキャパシタＣ１からのデータをラッチするよ
うにしている。ノードＮ１の電位が急激に下がる前に、
ラッチを終了できるので、データ“Ｈ”の読み出しを確
実にできる。
位が下がり始める時間ｔ4を、ワード線ＷＬ１の電位が
ＧＮＤからＶｐｐに変わる時間ｔ2より遅らせている。
そして、この期間中である時間ｔ3までに、センスアン
プ２００がキャパシタＣ１からのデータをラッチするよ
うにしている。ノードＮ１の電位が急激に下がる前に、
ラッチを終了できるので、データ“Ｈ”の読み出しを確
実にできる。
【００６６】但し、ラッチ終了の時間が時間ｔ4より後
でも、ノードＮ１の電位が“Ｈ”判定レベルより上であ
れば、センスアンプはデータ“Ｈ”の読み出しが可能で
ある。従って、本実施形態では、時間ｔ5までデータ
“Ｈ”の読み出しが可能である。
でも、ノードＮ１の電位が“Ｈ”判定レベルより上であ
れば、センスアンプはデータ“Ｈ”の読み出しが可能で
ある。従って、本実施形態では、時間ｔ5までデータ
“Ｈ”の読み出しが可能である。
【００６７】時間ｔ4を、時間ｔ2より遅らせるには、例
えば、次の二つがある。一つは、スイッチトランジスタ
ｎＳＴｒの電流供給能力を、ワード線デコーダ４００の
電流供給能力より低くすることである。他の一つは、ワ
ード線ＷＬ（例えば、ワード線ＷＬ１）の容量を、その
ワード線と対応するメモリセル群のセルプレート（例え
ば、セルプレートＣＰ１）の容量より小さくすることで
ある。
えば、次の二つがある。一つは、スイッチトランジスタ
ｎＳＴｒの電流供給能力を、ワード線デコーダ４００の
電流供給能力より低くすることである。他の一つは、ワ
ード線ＷＬ（例えば、ワード線ＷＬ１）の容量を、その
ワード線と対応するメモリセル群のセルプレート（例え
ば、セルプレートＣＰ１）の容量より小さくすることで
ある。
【００６８】｛効果３｝図１に示すように、メモリセル
アレイ１００のセルプレートは、セルプレートＣＰ１〜
ＣＰｎに分割されている。そして、ワード線ＷＬ１〜Ｗ
Ｌｎの電位を制御することにより、セルプレートＣＰ１
〜ＣＰｎ毎に電位を切替えている。よって、セルプレー
トＣＰ１〜ＣＰｎ電位の切替え速度を、ワード線ＷＬ１
〜ＷＬｎの切替え速度に同期させることができる。すな
わち、あるワード線ＷＬに接続されたメモリセルＭＣの
読み出し期間（図２の時間ｔ2〜時間ｔ3）を、他のワー
ド線ＷＬに接続されたメモリセルＭＣの読み出し期間と
同等に設定し易くなる。
アレイ１００のセルプレートは、セルプレートＣＰ１〜
ＣＰｎに分割されている。そして、ワード線ＷＬ１〜Ｗ
Ｌｎの電位を制御することにより、セルプレートＣＰ１
〜ＣＰｎ毎に電位を切替えている。よって、セルプレー
トＣＰ１〜ＣＰｎ電位の切替え速度を、ワード線ＷＬ１
〜ＷＬｎの切替え速度に同期させることができる。すな
わち、あるワード線ＷＬに接続されたメモリセルＭＣの
読み出し期間（図２の時間ｔ2〜時間ｔ3）を、他のワー
ド線ＷＬに接続されたメモリセルＭＣの読み出し期間と
同等に設定し易くなる。
【００６９】また、電位を切替えるセルプレートの容量
が減るので、低消費電力化を図れる。
が減るので、低消費電力化を図れる。
【００７０】［半導体装置の電子機器への応用例］半導
体装置１０００は、例えば、携帯機器のような電子機器
に応用することができる。図６は、携帯電話機のシステ
ムの一部のブロック図である。ＣＰＵには、バスライン
により、ＳＲＡＭ、ＤＲＡＭ、ＥＥＰＲＯＭ、キーボー
ド、ＬＣＤドライバが接続されている。ＬＣＤドライバ
は、バスラインにより、液晶表示部と接続されている。
図６のＤＲＡＭが、半導体装置１０００である。
体装置１０００は、例えば、携帯機器のような電子機器
に応用することができる。図６は、携帯電話機のシステ
ムの一部のブロック図である。ＣＰＵには、バスライン
により、ＳＲＡＭ、ＤＲＡＭ、ＥＥＰＲＯＭ、キーボー
ド、ＬＣＤドライバが接続されている。ＬＣＤドライバ
は、バスラインにより、液晶表示部と接続されている。
図６のＤＲＡＭが、半導体装置１０００である。
【００７１】図７は、図６に示す携帯電話機のシステム
を備える携帯電話機６００の斜視図である。携帯電話機
６００は、キーボード６１２、液晶表示部６１４、受話
部６１６およびアンテナ部６１８を含む本体部６１０
と、送話部６２２を含む蓋部６２０と、を備える。
を備える携帯電話機６００の斜視図である。携帯電話機
６００は、キーボード６１２、液晶表示部６１４、受話
部６１６およびアンテナ部６１８を含む本体部６１０
と、送話部６２２を含む蓋部６２０と、を備える。
【図１】本実施形態に係る半導体装置１０００の回路ブ
ロック図である。
ロック図である。
【図２】メモリセルＭＣ１の動作を示すタイミングチャ
ートである。
ートである。
【図３】メモリセルの非選択期間中におけるノード電位
を示すグラフである。
を示すグラフである。
【図４】本実施形態において、キャパシタＣ１にデータ
“Ｈ”が保持されている場合のメモリセルＭＣ１の等価
回路図である。
“Ｈ”が保持されている場合のメモリセルＭＣ１の等価
回路図である。
【図５】従来例において、キャパシタＣ１にデータ
“Ｈ”が保持されている場合のメモリセルＭＣ１の等価
回路図である。
“Ｈ”が保持されている場合のメモリセルＭＣ１の等価
回路図である。
【図６】携帯電話機のシステムの一部のブロック図であ
る。
る。
【図７】図６に示す携帯電話機のシステムを備える携帯
電話機の斜視図である。
電話機の斜視図である。
【図８】従来のＤＲＡＭの一部を示す回路ブロック図で
ある。
ある。
【図９】サブスレッショルドリーク電流を説明するため
の、従来のＤＲＡＭの一部を示す回路図である。
の、従来のＤＲＡＭの一部を示す回路図である。
１００ メモリセルアレイ
２００ センスアンプ
３００ 読み出し／書き込み回路
４００ ワード線デコーダ
５００ セルプレート電位切替回路
６００ 携帯電話機
６１０ 本体部
６１２ キーボード
６１４ 液晶表示部
６１６ 受話部
６１８ アンテナ部
６２０ 蓋部
６２２ 送話部
１０００ 半導体装置
５０００ メモリセルアレイ
６０００ センスアンプ
７０００ 読み出し／書き込み回路
Claims (10)
- 【請求項１】 複数のメモリセルおよび複数のワード線
を含むメモリセルアレイを備え、前記ワード線の電位変
化により、前記メモリセルの選択および非選択の制御が
なされる、半導体装置であって、 前記メモリセルは、ｎ型アクセストランジスタと、セル
プレートを有するキャパシタと、を含み、前記キャパシタからのデータを増幅するセンスアンプを
有し、 前記セルプレートには、所定の電位が印加され、 前記メモリセルの選択期間における前記セルプレート電
位は、第１電位であり、 前記メモリセルの非選択期間における前記セルプレート
電位は、第１電位より大きい第２電位であり、 前記ワード線の電位変化により、前記セルプレート電位
の切り替え制御がなされ、 前記セルプレートが第２電位から第１電位に変わるタイ
ミングは、前記ワード線が前記メモリセルの選択を開始
するタイミングより遅くされ、 前記セルプレートが第２電位から第１電位にかわるタイ
ミングまでに、前記センスアンプが前記キャパシタから
のデータをラッチする 、半導体装置。 - 【請求項２】 請求項１において、 複数の前記メモリセルを含むメモリセル群を備え、 前記メモリセル群は複数あり、 一つの前記メモリセル群に含まれる前記ｎ型アクセスト
ランジスタは、一つの前記ワード線により制御され、 一つの前記メモリセル群に含まれる前記ｎ型アクセスト
ランジスタにおいて、前記セルプレートが共通接続さ
れ、 一つの前記メモリセル群の前記セルプレートは、他の前
記メモリセル群の前記セルプレートと分離されている、
半導体装置。 - 【請求項３】 請求項２において、 前記メモリセル群毎に、前記セルプレートの電位が切り
替えられる、半導体装置。 - 【請求項４】 請求項３において、 前記ワード線、複数のｎ型スイッチトランジスタおよび
複数のｐ型スイッチトランジスタを含むセルプレート電
位切替回路を備え、 一つの前記ワード線と、そのワード線と対応する、前記
ｎ型スイッチトランジスタおよび前記ｐ型スイッチトラ
ンジスタと、において、 前記ワード線は、前記ｎ型スイッチトランジスタのゲー
ト電極および前記ｐ型スイッチトランジスタのゲート電
極と接続され、 前記ｎ型スイッチトランジスタのソース／ドレインの一
方には、前記ワード線と対応する前記メモリセル群の前
記セルプレートが接続され、 前記ｎ型スイッチトランジスタのソース／ドレインの他
方には、第１電位が印加され、 前記ｐ型スイッチトランジスタのソース／ドレインの一
方には、前記ワード線と対応する前記メモリセル群の前
記セルプレートが接続され、 前記ｐ型スイッチトランジスタのソース／ドレインの他
方には、第２電位が印加されている、半導体装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 ワード線デコーダを備え、 前記ｎ型スイッチトランジスタの電流供給能力は、前記
ワード線デコーダの電流供給能力より低い、半導体装
置。 - 【請求項６】 請求項１〜５のいずれかにおいて、 前記ワード線の容量は、そのワード線と対応する前記メ
モリセル群の前記セルプレートの容量より小さい、半導
体装置。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記メモリセルの選択期間において、前記セルプレート
電位が第１電位のときに、前記メモリセルへの書き込
み、および／または、再書き込みをする、半導体装置。 - 【請求項８】 請求項１〜７のいずれかにおいて、 第１電位は、電源電位（Ｖｃｃ）の１／２である、半導
体装置。 - 【請求項９】 請求項１〜８のいずれかにおいて、 前記半導体装置は、ＤＲＡＭ(Ｄynamic ＲＡＭ)、ＰＳ
ＲＡＭ（Ｐseudo Ｓtatic ＲＡＭ）およびＶＳＲＡＭ
（Ｖirtually Ｓtatic ＲＡＭ）のうち、少なくともい
ずれか一つを含む、半導体装置。 - 【請求項１０】 請求項１〜請求項９に記載のいずれか
の前記半導体装置を備えた、電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198143A JP3365404B2 (ja) | 1999-07-07 | 2000-06-30 | 半導体装置および電子機器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19313999 | 1999-07-07 | ||
| JP11-193139 | 1999-07-07 | ||
| JP2000198143A JP3365404B2 (ja) | 1999-07-07 | 2000-06-30 | 半導体装置および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001076483A JP2001076483A (ja) | 2001-03-23 |
| JP3365404B2 true JP3365404B2 (ja) | 2003-01-14 |
Family
ID=26507721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000198143A Expired - Fee Related JP3365404B2 (ja) | 1999-07-07 | 2000-06-30 | 半導体装置および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3365404B2 (ja) |
-
2000
- 2000-06-30 JP JP2000198143A patent/JP3365404B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001076483A (ja) | 2001-03-23 |
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