JP3363761B2 - Signal conversion circuit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は信号変換回路に関し、
特に例えばディジタルカメラに適用され、プログレッシ
ブスキャン信号をフレームメモリを用いてインタレース
スキャン信号に変換する、信号変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal conversion circuit,
In particular, it relates to a signal conversion circuit which is applied to a digital camera and converts a progressive scan signal into an interlaced scan signal using a frame memory.

【０００２】[0002]

【従来の技術】従来のこの種の信号変換回路としては、
デュアルポートのフレームメモリを用いるものがあっ
た。つまり、プログレッシブスキャン信号を入力ポ−ト
から入力してメモリに書き込み、メモリに格納された画
像信号を出力ポートからフィールドごとに読み出してい
た。このような信号変換回路をディジタルカメラに適用
することによって、ＣＣＤイメージャからプログレッシ
ブスキャンによって出力された動画像信号をリアルタイ
ムでかつインタレース方式でＬＣＤに表示することがで
きた。2. Description of the Related Art As a conventional signal conversion circuit of this type,
Some used a dual port frame memory. That is, the progressive scan signal is input from the input port and written in the memory, and the image signal stored in the memory is read from the output port for each field. By applying such a signal conversion circuit to a digital camera, a moving image signal output from the CCD imager by progressive scanning can be displayed on the LCD in real time and in an interlaced system.

【０００３】しかし、この様な従来技術では、動画像を
出力するためにデュアルポートメモリを用いる必要があ
るため、コストが高くなるという問題がある。それゆえ
に、この発明の主たる目的は、コストを抑えることがで
きる、信号変換回路を提供することができる。However, such a conventional technique has a problem in that the cost is increased because it is necessary to use a dual port memory to output a moving image. Therefore, a main object of the present invention is to provide a signal conversion circuit that can reduce costs.

【０００４】[0004]

【課題を解決するための手段】第１の発明は、プログレ
ッシブスキャン信号をフレームメモリを用いてインタレ
ーススキャン信号に変換する信号変換回路において、プ
ログレッシブスキャン信号を基準クロックレートの２倍
以上の第１高速クロックレートでフレームメモリに書き
込む書込手段、およびフレームメモリから奇数フィール
ドに関連する奇数フィールド関連信号ならびに偶数フィ
ールドに関連する偶数フィールド関連信号を基準クロッ
クレートの２倍以上の第２高速クロックレートで個別に
読み出す読出手段を備え、フレームメモリの各アドレス
は所定ビットであり、書込手段は、プログレッシブスキ
ャン信号の奇数ラインを所定ビットの前半および後半の
一方に書き込み、プログレッシブスキャン信号の偶数ラ
インを所定ビットの前半および後半の他方に書き込むこ
とを特徴とする、信号変換回路である。第２の発明は、
プログレッシブスキャン信号をフレームメモリを用いて
インタレーススキャン信号に変換する信号変換回路にお
いて、プログレッシブスキャン信号を基準クロックレー
トの２倍以上の第１高速クロックレートでフレームメモ
リに書き込む書込手段、およびフレームメモリから奇数
フィールドに関連する奇数フィールド関連信号ならびに
偶数フィールドに関連する偶数フィールド関連信号を基
準クロックレートの２倍以上の第２高速クロックレート
で個別に読み出す読出手段を備え、読出手段はプログレ
ッシブスキャン信号をフレームメモリから２ラインずつ
読み出して奇数フィールド関連信号および偶数フィール
ド関連信号の一方を得ることを特徴とする、信号変換回
路である。 第３の発明は、各画素が１つの色成分を有す
るプログレッシブスキャン信号をフレームメモリを用い
てインタレーススキャン信号に変換する信号変換回路に
おいて、プログレッシブスキャン信号を基準クロックレ
ートの２倍以上の第１高速クロックレートでフレームメ
モリに書き込む書込手段、フレームメモリから奇数フィ
ールドに関連する奇数フィールド関連信号ならびに偶数
フィールドに関連する偶数フィールド関連信号を基準ク
ロックレートの２倍以上の第２高速クロックレートで個
別に読み出す読出手段、および奇数フィールド関連信号
および偶数フィールド関連信号のそれぞれに色補間を施
す色補間手段を備えることを特徴とす る、信号変換回路
である。 第４の発明は、プログレッシブスキャン信号を
フレームメモリを用いてインタレーススキャン信号に変
換する信号変換回路において、プログレッシブスキャン
信号を基準クロックレートの２倍以上の第１高速クロッ
クレートでフレームメモリに書き込む書込手段、フレー
ムメモリから奇数フィールドに関連する奇数フィールド
関連信号ならびに偶数フィールドに関連する偶数フィー
ルド関連信号を基準クロックレートの２倍以上の第２高
速クロックレートで個別に読み出す読出手段、および奇
数フィールド関連信号および偶数フィールド関連信号に
基づいてインタレーススキャン信号を生成する生成手段
を備え、生成手段は奇数フィールドおよび偶数フィール
ドのそれぞれに応じた係数を各々のライン信号に掛け算
する掛け算手段を含むことを特徴とする、信号変換回路
である。 第５の発明は、プログレッシブスキャン信号を
フレームメモリを用いてインタレーススキャン信号に変
換する信号変換回路において、プログレッシブスキャン
信号を基準クロックレートの２倍以上の第１高速クロッ
クレートでフレームメモリに書き込む書込手段、および
フレームメモリから奇数フィールドに関連する奇数フィ
ールド関連信号ならびに偶数フィールドに関連する偶数
フィールド関連信号を基準クロックレートの２倍以上の
第２高速クロックレートで個別に読み出す読出手段を備
え、奇数フィールド関連信号および偶数フィールド関連
信号は互いに同一の信号であることを特徴とする、信号
変換回路である。 A first aspect of the present invention is a signal conversion circuit for converting a progressive scan signal into an interlaced scan signal using a frame memory, wherein the progressive scan signal is at least twice the reference clock rate. Writing means for writing into the frame memory at a high speed clock rate, and an odd field related signal related to an odd field and an even field related signal related to an even field from the frame memory at a second high speed clock rate that is at least twice the reference clock rate. Each address of the frame memory is equipped with read-out means for reading individually
Is a predetermined bit, and the writing means uses a progressive scan
The odd line of the signal
Write to one side and write an even number of progressive scan signals.
The signal conversion circuit is characterized in that IN is written in the other of the first half and the second half of a predetermined bit . The second invention is
Progressive scan signal using frame memory
A signal conversion circuit that converts interlaced scan signals
The progressive scan signal to the reference clock
Frame memo at the first high-speed clock rate which is more than double
Write means to write to memory and odd number from frame memory
Field related odd field related signals and
Based on the even field related signal related to the even field
Second high-speed clock rate that is more than twice the quasi-clock rate
Read-out means to read individually.
2 lines each from the frame memory
Read out odd field related signals and even field
Signal conversion circuit characterized by obtaining one of the signal
It is a road. In the third invention, each pixel has one color component.
Frame scanning for progressive scan signals
To a signal conversion circuit that converts the interlaced scan signal
The progressive scan signal to the reference clock
Frame rate at the first high-speed clock rate which is more than double
The writing means for writing to the memory, the odd number file from the frame memory.
Odd field related signals and even
Field-related even field-related signals
At a second high-speed clock rate that is more than twice the lock rate
Reading means for reading separately and odd field related signal
Color interpolation is applied to each of the
It further comprising a to color interpolation means, signal conversion circuit
Is. A fourth invention provides a progressive scan signal
Convert to interlaced scan signal using frame memory
Progressive scan in the signal conversion circuit
The signal should be the first high-speed clock that is more than twice the reference clock rate.
Writing means to write in the frame memory at the crate, frame
Field associated with odd field from memory
The associated signal and even field associated with the even field
The second related signal that is more than twice the reference clock rate.
Read-out means to read individually at a high clock rate, and odd
For several field related signals and even field related signals
Generating means for generating an interlaced scan signal based on
With an odd field and an even field
Multiply each line signal by a coefficient according to each
Signal conversion circuit including a multiplication means for
Is. A fifth invention provides a progressive scan signal
Convert to interlaced scan signal using frame memory
Progressive scan in the signal conversion circuit
The signal should be the first high-speed clock that is more than twice the reference clock rate.
Writing means for writing to the frame memory at the crate, and
Odd field associated with odd field from frame memory
Field related signals and even fields related to even
More than twice the reference clock rate for field related signals
Equipped with read-out means for individually reading out at the second high-speed clock rate
E, odd field related signals and even field related signals
Signal, characterized in that the signals are identical to each other
It is a conversion circuit.

【０００５】[0005]

【作用】ＣＣＤイメージャから出力されたプログレッシ
ブスキャン信号が、第１ラインメモリを介して、基準ク
ロックレートの２倍の高速クロックレートでフレームメ
モリに書き込まれる。そして、信号の書き込み期間以外
の期間に、奇数フィールド関連信号がまず高速クロック
レートで読み出され、次に偶数フィールド関連信号が高
速クロックレートで読み出される。読み出されたそれぞ
れの関連信号は、第２ラインメモリを介して基準クロッ
クレートで出力される。The progressive scan signal output from the CCD imager is written in the frame memory via the first line memory at a high clock rate which is twice the reference clock rate. Then, in a period other than the signal writing period, the odd field-related signal is first read at the high speed clock rate, and then the even field-related signal is read at the high speed clock rate. Each of the read related signals is output at the reference clock rate via the second line memory.

【０００６】[0006]

【発明の効果】この発明によれば、プログレッシブスキ
ャン信号を高速クロックレートでフレームメモリに書き
込み、奇数フィールド関連信号および偶数フィールド関
連信号を高速クロックレートでフレームメモリから個別
に読み出すようにしたので、フレームメモリとして単一
のポートを持つものを用いることができ、コストを抑え
ることができる。According to the present invention, the progressive scan signal is written in the frame memory at the high speed clock rate, and the odd field related signal and the even field related signal are individually read out from the frame memory at the high speed clock rate. A memory having a single port can be used, and the cost can be suppressed.

【０００７】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。The above-mentioned objects, other objects, features and advantages of the present invention will become more apparent from the following detailed description of the embodiments with reference to the drawings.

【０００８】[0008]

【実施例】図１を参照して、この実施例のディジタルカ
メラ１０はレンズ１２を含み、このレンズ１２から入射
された光像がＣＣＤイメージャ１４によって電気信号に
変換される。ＣＣＤイメージャ１４には図２に示すよう
な色フィルタ１３が装着される。この色フィルタ１３
は、原色ベイヤ配列の複数のフィルタ要素を持つ。奇数
ラインにはＲのフィルタ要素およびＧのフィルタ要素お
よびＢのフィルタ要素が１画素毎に交互に配置され、奇
数ラインにはＧのフィルタ要素が１画素毎に交互に配置
される。それぞれのフィルタ要素は画素と１対１で対応
し、ＣＣＤイメージャ１４から出力される画像信号は、
各画素に一つの色成分のみを有する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIG. 1, a digital camera 10 of this embodiment includes a lens 12, and an optical image incident from this lens 12 is converted into an electric signal by a CCD imager 14. A color filter 13 as shown in FIG. 2 is attached to the CCD imager 14. This color filter 13
Has multiple filter elements in a primary color Bayer array. R filter elements, G filter elements, and B filter elements are alternately arranged for each pixel on the odd line, and G filter elements are alternately arranged for each pixel on the odd line. Each filter element has a one-to-one correspondence with a pixel, and the image signal output from the CCD imager 14 is
Each pixel has only one color component.

【０００９】ＣＣＤイメージャ１４はプログレッシブス
キャンによって画像信号を読み出し、この画像信号（プ
ログレッシブスキャン信号）がＣＤＳ／ＡＤＣ回路１６
に与えられる。ＣＤＳ／ＡＤＣ回路１６は、入力された
画像信号に周知のノイズ除去およびレベル調整を施す。
このような処理が施された画像信号が、Ａ／Ｄ変換器１
８によってディジタルデータつまり画像データに変換さ
れ、画像データが信号処理回路２０によって周知の白バ
ランス調整およびガンマ補正を施される。信号処理回路
２０は、処理を施した画像データを、８ビットのバス２
２を介して信号変換回路４８に含まれるラインメモリ２
８に与える。このラインメモリ２８は１ライン分の容量
を持つＳＲＡＭによって構成される。The CCD imager 14 reads out an image signal by progressive scanning, and this image signal (progressive scanning signal) is a CDS / ADC circuit 16
Given to. The CDS / ADC circuit 16 performs well-known noise removal and level adjustment on the input image signal.
The image signal that has been subjected to such processing is the A / D converter 1
The image data is converted into digital data, that is, image data by 8, and the image data is subjected to known white balance adjustment and gamma correction by the signal processing circuit 20. The signal processing circuit 20 outputs the processed image data to the 8-bit bus 2
Line memory 2 included in the signal conversion circuit 48 via
Give to eight. The line memory 28 is composed of an SRAM having a capacity of one line.

【００１０】メモリ制御回路４０は、ＤＭＡ（Direct M
emory Access) によって画像データを１ラインずつライ
ンメモリ２８に書き込み、その後読み出す。書き込み動
作は画素クロック（基準クロック）に従って実行され、
読み出し動作は画素クロックの２倍のレートを持つ高速
クロックによって実行される。書き込み動作および読み
出し動作は同時に開始され、１／２ライン（１／２Ｈ）
分の画像データが書き込まれた時点で読み出し動作が終
了する。The memory control circuit 40 uses a DMA (Direct M
The image data is written line by line in the line memory 28 by the emory access) and then read out. The write operation is executed according to the pixel clock (reference clock),
The read operation is executed by a high speed clock having a rate twice that of the pixel clock. Write operation and read operation are started at the same time, 1/2 line (1 / 2H)
The read operation ends when the minute image data is written.

【００１１】ラインメモリ２８とＤＲＡＭ２４とは１６
ビットのバス２６によって接続され、メモリエリア２４
ａの各アドレスは１６ビットである。ラインメモリ２８
に奇数ラインの画像データが格納されているとき、メモ
リ制御回路４０はバス２６の上位８ビットを用いてその
画像データをＤＲＡＭ２４に入力する。また、ラインメ
モリ２８に偶数ラインの画像データが格納されていると
き、メモリ制御回路４０はバス２６の下位８ビットを用
いてその画像データをＤＲＡＭ２４に入力する。The line memory 28 and the DRAM 24 are 16
Memory area 24 connected by a bit bus 26
Each address of a is 16 bits. Line memory 28
When the odd line image data is stored in the memory control circuit 40, the memory control circuit 40 inputs the image data to the DRAM 24 by using the upper 8 bits of the bus 26. Further, when the image data of even lines is stored in the line memory 28, the memory control circuit 40 inputs the image data to the DRAM 24 by using the lower 8 bits of the bus 26.

【００１２】メモリ制御回路４０はさらに、この画像デ
ータをＤＲＡＭ２４に形成されたメモリエリア２４ａに
高速クロックに従って書き込む。具体的に説明すると、
メモリエリア２４ａは図３に示すように形成され、上位
８ビットに奇数ラインの画像データが書き込まれ、偶数
ラインの画像データは下位８ビットに書き込まれる。こ
のため、メモリエリア２４ａのそれぞれのラインには、
２ライン分の画像データが書き込まれる。メモリエリア
２４ａへの書込もまた、ラインメモリ２８からの読出動
作と同様に画素クロックの２倍の高速クロックレートで
行われる。つまり、各ラインの画像データが、各ライン
の前半の１／２Ｈ期間を用いて、間欠的にメモリエリア
２４ａに書き込まれる。The memory control circuit 40 further writes this image data in the memory area 24a formed in the DRAM 24 in accordance with a high speed clock. Specifically,
The memory area 24a is formed as shown in FIG. 3, and the image data of the odd line is written in the upper 8 bits and the image data of the even line is written in the lower 8 bits. Therefore, in each line of the memory area 24a,
Image data for two lines is written. Writing to the memory area 24a is also performed at a high clock rate twice as high as the pixel clock, similarly to the reading operation from the line memory 28. That is, the image data of each line is intermittently written in the memory area 24a using the first half period of each line.

【００１３】メモリ制御回路４０は、メモリエリア２４
ａに対して２フィールド期間に２回プログレッシブスキ
ャンを行う。いずれのスキャンにおいても同一の画像デ
ータが読み出され、最初の１フィールド期間に読み出さ
れた画像データが奇数フィールド関連データとなり、次
の１フィールド期間に読み出された画像データが偶数フ
ィールド関連データとなる。メモリ制御回路４０は、各
プログレッシブスキャンにおいて，メモリエリア２４ａ
のそれぞれのアドレスから２ライン分の画像データを高
速クロックレートで同時に読み出す。ＤＲＡＭ２４は単
一のポート２４ｃしか持たないため、メモリエリア２４
ａへ書込動作およびメモリエリア２４ａからの読出動作
がぶつからないように、各ラインの後半の１／２Ｈ期間
を用いて読出動作が実行される。つまり、読出動作は１
／２Ｈ期間おきに間欠的に行われる。The memory control circuit 40 includes a memory area 24.
Progressive scan is performed twice for a in two field periods. In each scan, the same image data is read, the image data read in the first 1 field period becomes odd field related data, and the image data read in the next 1 field period is even field related data. Becomes The memory control circuit 40 uses the memory area 24a in each progressive scan.
The image data for two lines are simultaneously read from each of the addresses at a high clock rate. Since the DRAM 24 has only a single port 24c, the memory area 24
The read operation is executed in the latter half 1 / 2H period of each line so that the write operation to a and the read operation from the memory area 24a do not collide. That is, the read operation is 1
It is performed intermittently every 2H period.

【００１４】メモリエリア２４ａから読み出された２ラ
イン分の画像データは、１６ビットのバス２６を介して
高速クロックレートでラインメモリ３０に書き込まれ
る。このラインメモリ３０は２ライン分の容量を持ち、
ＳＲＡＭによって構成される。メモリ制御回路４０はラ
インメモリ３０への書き込みが終了する毎に、ラインメ
モリ３０の画像データを画素クロックレートで読み出
す。つまり、２ライン分の画像データを１ライン期間に
同時に読み出す。The image data for two lines read from the memory area 24a is written into the line memory 30 at a high clock rate via the 16-bit bus 26. This line memory 30 has a capacity of 2 lines,
It is configured by SRAM. The memory control circuit 40 reads the image data of the line memory 30 at the pixel clock rate each time the writing to the line memory 30 is completed. That is, two lines of image data are read out simultaneously in one line period.

【００１５】画像データがラインメモリ２８に書き込ま
れてからラインメモリ３８から読み出されるまでの動作
を、図４および図５を用いて説明する。ラインメモリ２
８には基準クロックレートで画像データが書き込まれる
ため、図４（Ａ）および図５（Ａ）に示すように、１ラ
イン分の画像データの書込には１ライン期間要する。な
お、書込アドレスは、１Ｈ期間の開始時にメモリ制御回
路４０から出力される書込リセット信号ＷＲＥＳＥＴ１
によってリセットされる。図４（Ｂ）および図５（Ｂ）
に示すように、次のラインの画像データの書込と同時
に、ラインメモリ２８に書き込まれている画像データの
読出が開始される。読出時のクロックレートは書込時の
２倍であり、読み出された画像データが同じ高速クロッ
クレートでメモリエリア２４ａに書き込まれる。なお、
ラインメモリ２８の読出アドレスは、１Ｈ期間の開始時
にメモリ制御回路４０から出力される読出リセット信号
ＲＲＥＳＥＴ１によってリセットされる。The operation from the writing of the image data in the line memory 28 to the reading of the image data from the line memory 38 will be described with reference to FIGS. 4 and 5. Line memory 2
Since image data is written in 8 at the reference clock rate, as shown in FIGS. 4 (A) and 5 (A), writing one line of image data requires one line period. The write address is the write reset signal WRESET1 output from the memory control circuit 40 at the start of the 1H period.
Reset by. 4 (B) and 5 (B)
As shown in, the reading of the image data written in the line memory 28 is started simultaneously with the writing of the image data of the next line. The clock rate at the time of reading is double that at the time of writing, and the read image data is written in the memory area 24a at the same high-speed clock rate. In addition,
The read address of the line memory 28 is reset by the read reset signal RRESET1 output from the memory control circuit 40 at the start of the 1H period.

【００１６】画像データは高速クロックレートでメモリ
エリア２４ａに書き込まれるため、１Ｈ期間の後半で空
きが生じる。この空き期間を用いて、図４（Ｄ）および
図５（Ｄ）に示すようにメモリエリア２４ａからの画像
データの読出が実行される。読出時のクロックレートも
また、基準クロックレートの２倍である。読出アドレス
は、１Ｈ期間の先頭から１／２Ｈ期間が経過した時に出
力される読出リセット信号ＷＲＥＳＥＴによってリセッ
トされる。メモリエリア２４ａから出力された画像デー
タは上述と同じ高速クロックレートでラインメモリ３０
に書き込まれ、書き込み完了後の１Ｈ期間に図４（Ｄ）
および図５（Ｄ）に示すように読み出される。つまり、
読出は基準クロックレートで行われる。なお、ラインメ
モリ３０の読出アドレスは、１Ｈ期間の開始時に出力さ
れる読出リセット信号ＲＲＥＳＥＴ２によってリセット
される。Since the image data is written in the memory area 24a at a high clock rate, there is a space in the latter half of the 1H period. Using this vacant period, the reading of the image data from the memory area 24a is executed as shown in FIGS. 4 (D) and 5 (D). The clock rate for reading is also twice the reference clock rate. The read address is reset by the read reset signal WRESET output when 1 / 2H period has elapsed from the beginning of the 1H period. The image data output from the memory area 24a is stored in the line memory 30 at the same high-speed clock rate as described above.
4D during the 1H period after the writing is completed.
And is read as shown in FIG. That is,
Reading is done at the reference clock rate. The read address of the line memory 30 is reset by the read reset signal RRESET2 output at the start of the 1H period.

【００１７】ラインメモリ３０から同時に読み出された
２ライン分の画像データは、１６ビットバス３２を経て
色補間回路３４に入力される。図２からわかるように、
それぞれの画素はＲ，Ｇ，Ｂのいずれか１つの色成分し
か持たないため、注目する画素が不足している２つの色
成分が、この色補間回路３６によって補間される。これ
によって、色補間回路３６からＲデータ，Ｇデータおよ
びＢデータが１画素ごとに同時に出力され、擬似フレー
ム信号作成回路３６に入力される。Image data for two lines read out simultaneously from the line memory 30 is input to the color interpolation circuit 34 via the 16-bit bus 32. As you can see from Figure 2,
Since each pixel has only one color component of R, G, and B, the two color components lacking the pixel of interest are interpolated by the color interpolation circuit 36. As a result, the R data, G data, and B data are simultaneously output from the color interpolation circuit 36 for each pixel and input to the pseudo frame signal generation circuit 36.

【００１８】擬似フレーム信号作成回路３６は、図６に
示すように構成される。現ラインのＲデータは係数回路
３６ａおよび３６ｂならびにラインメモリ３６ｃに与え
られ、ラインメモリ３６ｃから読み出された前ラインの
Ｒデータは係数回路３６ｄおよび３６ｅに入力される。
係数回路３６ａおよび３６ｂは入力データに“０．２
５”を掛け、係数回路３６ｄおよび３６ｅは入力データ
に“０．７５”を掛ける。スイッチＳＷ１およびスイッ
チＳＷ２は、奇数フィールドで係数回路３６ａおよび３
６ｂ側に接続され、偶数フィールドで係数回路３６ｄお
よび３６ｅ側に接続される。したがって、奇数フィール
ドでは、０．２５倍された現ラインのＲデータおよび
０．７５倍された前ラインのＲデータが加算器３６ｆで
加算される。また、偶数フィールドでは、０．７５倍さ
れた現ラインのＲデータおよび０．２５倍された前ライ
ンのＲデータが加算器３６ｆで加算される。なお、Ｇデ
ータおよびＢデータはそれぞれ別の系統で処理される
が、処理動作はＲデータと同様であるため、重複した説
明を省略する。The pseudo frame signal generating circuit 36 is constructed as shown in FIG. The R data of the current line is applied to the coefficient circuits 36a and 36b and the line memory 36c, and the R data of the previous line read from the line memory 36c is input to the coefficient circuits 36d and 36e.
The coefficient circuits 36a and 36b add "0.2" to the input data.
5 ", and the coefficient circuits 36d and 36e multiply the input data by" 0.75 ". The switch SW1 and the switch SW2 are the coefficient circuits 36a and 3 in the odd field.
It is connected to the 6b side and connected to the coefficient circuits 36d and 36e side in the even field. Therefore, in the odd field, the R data of the current line multiplied by 0.25 and the R data of the previous line multiplied by 0.75 are added by the adder 36f. In the even field, the adder 36f adds the R data of the current line multiplied by 0.75 and the R data of the previous line multiplied by 0.25. Note that the G data and the B data are processed in different systems, but the processing operation is the same as that of the R data, so duplicated description will be omitted.

【００１９】上述のように、ＤＲＡＭ２４から読み出さ
れる奇数フィールド関連データおよび偶数フィールド関
連データは互いに同じデータであるがが、このようにフ
ィールドに応じて異なる係数が掛けられるため、奇数ラ
インから出力すべき画像データ（奇数フィールド画像デ
ータ）および偶数ラインから出力すべき画像データ（偶
数フィールド画像データ）が得られる。そして、擬似フ
レーム信号作成回路３６から出力されたそれぞれの画像
データがＬＣＤ４２に与えられるとともに出力端子４４
ａおよび４４ｃを介して出力される。これによって、Ｌ
ＣＤ４２からインタレーススキャンされた動画像が映し
出される。As described above, the odd field-related data and the even field-related data read from the DRAM 24 are the same data, but since they are multiplied by different coefficients depending on the field, they should be output from the odd line. Image data (odd field image data) and image data to be output from even lines (even field image data) are obtained. Then, the respective image data output from the pseudo frame signal generation circuit 36 are given to the LCD 42 and the output terminal 44.
It is output via a and 44c. By this, L
A moving image interlaced and scanned is displayed from the CD 42.

【００２０】メモリ制御回路４０は図７に示すように構
成される。Ｈカウンタ２６ａは、画素クロック（基準ク
ロック）によってインクリメントされ、水平同期信号に
よってリセットされる。つまり、Ｈカウンタ２６ａは水
平方向の画素数をカウントする。一方、Ｖカウンタ２６
ｂは、水平同期信号によってインクリメントされ、垂直
同期信号によってリセットされる。つまり、Ｖカウンタ
２６ｂはライン数をカウントする。デコーダ２６ｃはＨ
カウンタ２６ａおよびＶカウンタ２６ｂのそれぞれのカ
ウント値を受け、バス開放要求ＢＵＳＲＥＱＵＥＳＴ，
行アドレスストローブ信号ＲＡＳ，列アドレスストロー
ブ信号ＣＡＳ，ライトイネーブル信号ＷＥ１，ＵＷＥ
２，ＬＷＥ２，ＬＷＥ２，ＷＥ３，リードイネーブル信
号ＲＥ１，ＲＥ２，ＲＥ３，書込リセット信号ＷＲＥＳ
ＥＴ１および２，読出リセット信号ＲＲＥＳＥＴ１およ
び２を出力する。なお、バス許容信号ＢＵＳＧＲＡＮＴ
は、ＢＵＳＲＥＱＵＥＳＴに応じて入力される。The memory control circuit 40 is constructed as shown in FIG. The H counter 26a is incremented by the pixel clock (reference clock) and reset by the horizontal synchronizing signal. That is, the H counter 26a counts the number of pixels in the horizontal direction. On the other hand, the V counter 26
b is incremented by the horizontal sync signal and reset by the vertical sync signal. That is, the V counter 26b counts the number of lines. The decoder 26c is H
Receiving the respective count values of the counter 26a and the V counter 26b, the bus release request BUSREQUEST,
Row address strobe signal RAS, column address strobe signal CAS, write enable signals WE1, UWE
2, LWE2, LWE2, WE3, read enable signals RE1, RE2, RE3, write reset signal WRES
ET1 and 2, read reset signals RRESET1 and 2 are output. In addition, the bus permission signal BUSGRANT
Is input according to BUS REQUEST.

【００２１】図８を用いて詳しく説明すると、デコーダ
２６ｃはＨカウンタ２６ａのカウント値が“９０”にな
ったとき、ＣＰＵ２８にＢＵＳＲＥＱＵＥＳＴを出力
し、カウント値が“７５０”となった時点でその出力を
中止する。ＣＰＵ２８はこのＢＵＳＲＥＱＵＥＳＴを受
けて１０画素期間以内にＢＵＳＧＲＡＮＴをメモリ制御
回路４０に返す。つまり、ＢＵＳＧＲＡＮＴはＨカウン
タ２６ａのカウント値が“１００”となる前にハイレベ
ルとなり、カウント値が“７６０”となる前にローレベ
ルに戻る。このようにＢＵＳＧＲＡＮＴがハイレベルと
なる期間、バス２２が開放される。Explaining in detail with reference to FIG. 8, the decoder 26c outputs BUS REQUEST to the CPU 28 when the count value of the H counter 26a becomes "90", and outputs it when the count value becomes "750". To cancel. The CPU 28 receives this BUS REQUEST and returns BUSGRANT to the memory control circuit 40 within 10 pixel periods. That is, BUSGRANT becomes high level before the count value of the H counter 26a becomes "100", and returns to low level before the count value becomes "760". In this way, the bus 22 is opened during the period when BUSGRANT is at the high level.

【００２２】Ｈカウンタ２６ａのカウント値が“１０
０”となると、デコーダ２６ｃは書込リセット信号ＷＲ
ＥＳＥＴ１並びに読出リセット信号ＲＲＥＳＥＴ１およ
び２を１画素期間だけ出力し、これによってラインメモ
リ２８の書込アドレスおよび読出アドレスとラインメモ
リ３０の読出アドレスとがリセットされる。また、Ｈカ
ウンタ２６ａのカウント値が“４３０”となったとき、
１画素期間だけ書込リセット信号ＷＲＥＳＥＴ２を出力
し、これによってラインメモリ３０の書込アドレスがリ
セットされる。The count value of the H counter 26a is "10".
When it becomes "0", the decoder 26c causes the write reset signal WR.
The ESET1 and the read reset signals RRESET1 and 2 are output only for one pixel period, whereby the write address and read address of the line memory 28 and the read address of the line memory 30 are reset. Further, when the count value of the H counter 26a becomes “430”,
The write reset signal WRESET2 is output only for one pixel period, whereby the write address of the line memory 30 is reset.

【００２３】また、水平カウンタ２６ａのカウント値が
“１００”〜“７５０”となる間、ライトイネーブル信
号ＷＥ１およびリードイネーブル信号ＲＥ３が出力さ
れ、水平カウンタ２６ａのカウント値が“１００”〜
“４２０”となる間、リードイネーブル信号ＲＥ１が出
力され、そして、Ｈカウンタ２６ａのカウント値が“４
３０”〜“７５０”となる間、リードイネーブル信号Ｒ
Ｅ２およびライトイネーブル信号ＬＷＥ３が出力され
る。さらに、奇数ラインにおいてＨカウンタ２６ａのカ
ウント値が“１００”〜“４２０”となる間ライトイネ
ーブル信号ＵＷＥ２が出力され、偶数ラインにおいてＨ
カウンタ２６ａのカウント値が“１００”〜“４２０”
を取る間、ライトイネーブル信号ＬＷＥ１が出力され
る。While the horizontal counter 26a has a count value of "100" to "750", the write enable signal WE1 and the read enable signal RE3 are output, and the horizontal counter 26a has a count value of "100" to "100".
While being "420", the read enable signal RE1 is output, and the count value of the H counter 26a is "4".
Read enable signal R while 30 "to" 750 "
E2 and the write enable signal LWE3 are output. Further, the write enable signal UWE2 is output while the count value of the H counter 26a is "100" to "420" on the odd line, and H on the even line.
The count value of the counter 26a is "100" to "420".
While taking, the write enable signal LWE1 is output.

【００２４】ライトイネーブル信号ＷＥ１が出力される
とき、ラインメモリ２８への書込が能動化され、リード
イネーブル信号ＲＥ１が出力されるとき、ラインメモリ
２８からの読出が能動化される。また、ライトイネーブ
ル信号ＵＷＥ２が出力されるときメモリエリア２４ａの
上位８ビットへの書込が能動化され、ライトイネーブル
信号ＬＷＥ２が出力されるときメモリエリア２４ａの下
位８ビットへの書込が能動化される。さらに、リードイ
ネーブル信号ＲＥ２が出力されるとき、メモリエリア２
４ａからの読出が能動化され、ライトイネーブル信号Ｗ
Ｅ３が出力されるときラインメモリ３０への書込が能動
化される。さらにまた、ライトイネーブル信号ＷＥ３が
出力されるときラインメモリ３０への書き込みが能動化
され、リードイネーブル信号ＲＥ３が出力されるときラ
インメモリ３０からの読み出しが能動化される。When the write enable signal WE1 is output, writing to the line memory 28 is activated, and when the read enable signal RE1 is output, reading from the line memory 28 is activated. Further, when the write enable signal UWE2 is output, writing to the upper 8 bits of the memory area 24a is activated, and when the write enable signal LWE2 is output, writing to the lower 8 bits of the memory area 24a is activated. To be done. Further, when the read enable signal RE2 is output, the memory area 2
4a is activated and the write enable signal W
Writing to the line memory 30 is activated when E3 is output. Furthermore, when the write enable signal WE3 is output, writing to the line memory 30 is activated, and when the read enable signal RE3 is output, reading from the line memory 30 is activated.

【００２５】さらに、行アドレスストロブ信号ＲＡＳお
よび列アドレスストロブ信号ＣＡＳはＤＲＡＭ２４に与
えられ、これにより画像データがメモリエリア２４ａの
所望のアドレスに書き込まれる。なお、行アドレススト
ローブ信号ＲＡＳは、Ｈカウンタ２６ａのカウント値が
“１００”〜“４２０”および“４３０”〜“７５０”
となるときローレベルとなり、列アドレスストローブ信
号ＣＡＳは、Ｈカウンタ２６ａのカウント値が“１０
０”〜“４２０”および“４３０”〜“７５０”となる
期間に、ハイレベルおよびローレベルの間で１／２画素
毎に切り替わる。Further, the row address strobe signal RAS and the column address strobe signal CAS are applied to the DRAM 24, whereby the image data is written at a desired address in the memory area 24a. In the row address strobe signal RAS, the count values of the H counter 26a are "100" to "420" and "430" to "750".
Becomes low level, the column address strobe signal CAS indicates that the count value of the H counter 26a is "10".
During the periods of 0 "to" 420 "and" 430 "to" 750 ", the pixel is switched between the high level and the low level every 1/2 pixel.

【００２６】レコーダ２６ｃの詳しい動作を、図９〜図
１１に示すフロー図を用いて説明する。デコーダ２６ｃ
は１画素ごとに処理を開始し、まずステップＳ１でＨカ
ウンタのカウント値が９０≦カウント値≦７５０である
かどうか判断する。ここで“ＹＥＳ”であればステップ
Ｓ３でＢＵＳＲＥＱＵＥＳＴをハイレベルとするが、ロ
ーであればステップＳ５でＢＵＳＲＥＱＵＥＳＴをロー
レベルとする。次にステップＳ７でＨカウンタ２６ａの
カウント値が“１００”であるかどうか判断する。そし
て、“ＹＥＳ”であれば、ステップＳ９でＷＲＥＳＥＴ
１ならびにＲＲＥＳＥＴ２を同レベルとするが、“Ｎ
Ｏ”であれば、ステップＳ１１でＷＲＥＳＥＴ１ならび
にＲＲＥＳＥＴ１および２をハイレベルとする。続い
て、ステップＳ１３でＨカウンタ２６ａのカウント値が
“１００”≦カウント値≦“７５０”であるかどうか判
断し、“ＹＥＳ”であれば、ステップＳ１５でＷＥ１お
よびＲＥ３をローレベルとするが、“ＮＯ”であればス
テップＳ１７でＷＥ１およびＷＥ３をハイレベルとす
る。The detailed operation of the recorder 26c will be described with reference to the flow charts shown in FIGS. Decoder 26c
Starts the processing for each pixel, and first, in step S1, it is determined whether or not the count value of the H counter is 90 ≦ count value ≦ 750. If "YES" here, BUSREQUEST is set to high level in step S3, but if it is low, BUSREQUEST is set to low level in step S5. Next, in step S7, it is determined whether the count value of the H counter 26a is "100". If “YES”, then WRESET in step S9
1 and RRESET2 are at the same level, but "N
If it is O ", WRESET1 and RRESET1 and 2 are set to high level in step S11. Subsequently, in step S13, it is determined whether or not the count value of the H counter 26a is" 100 "≤ count value ≤" 750 ". If "YES", WE1 and RE3 are set to low level in step S15, but if "NO", WE1 and WE3 are set to high level in step S17.

【００２７】デコーダ２６ｃはさらに、ステップＳ１９
でＨカウンタ２６ａのカウント値が“１００”≦カウン
ト値≦“４２０”であるかどうか判断するとともに、ス
テップＳ２１で“４３０”≦カウント値≦“７５０”で
あるかどうか判断する。ステップＳ１９およびＳ２１の
いずれでも“ＮＯ”であれば、ステップＳ２３でＲＡＳ
およびＣＡＳをハイレベルとするが、ステップＳ１９お
よびＳ２１のいずれか一方でも“ＹＥＳ”であれば、ス
テップＳ２５でＲＡＳをローレベルとし、次にステップ
Ｓ２７でＨカウンタ２６ａの最下位ビットが“１”であ
るかどうか判断する。そして、“ＹＥＳ”であればステ
ップＳ２９でＣＡＳをローレベルとするが、“ＮＯ”で
あればステップＳ３１でＣＡＳをハイレベルとする。そ
して、ステップＳ３３でＨカウンタ２６ａのカウント値
が“１００”≦カウント値≦“４２０”であるかどうか
判断して、“ＹＥＳ”であればステップＳ３５でＲＥ１
をローレベルとするが、“ＮＯ”であればステップＳ３
７でＲＥ１をハイレベルとする。The decoder 26c further executes step S19.
In step S21, it is determined whether the count value of the H counter 26a is “100” ≦ count value ≦ “420”, and in step S21, it is determined whether “430” ≦ count value ≦ “750”. If "NO" in both steps S19 and S21, RAS is determined in step S23.
And CAS are set to the high level, but if either one of steps S19 and S21 is "YES", RAS is set to the low level in step S25, and then the least significant bit of the H counter 26a is "1" in step S27. To determine if If "YES", CAS is set to low level in step S29, but if "NO", CAS is set to high level in step S31. Then, in step S33, it is determined whether or not the count value of the H counter 26a is “100” ≦ count value ≦ “420”. If “YES”, RE1 is executed in step S35.
Is set to a low level, but if "NO", step S3
At 7, RE1 goes high.

【００２８】デコーダ２６ｃはその後、ステップＳ３９
でＨカウンタ２６ａのカウント値が“１００”≦カウン
ト値≦“４２０”であるかどうか判断する。そして、
“ＮＯ”であれば、ステップＳ４７でＵＷＥ２およびＬ
ＷＥ２をハイレベルとする。一方、“ＹＥＳ”であれ
ば、ステップＳ４１でＶカウンタ２６ｂの最下位ビット
が“０”であるかどうか判断して、“ＹＥＳ”であれ
ば、ＵＷＥ２およびＬＷＥ２にもそれぞれローレベルお
よびハイレベルとするが、“ＮＯ”であればステップＳ
４５でＵＷＥ２およびＬＷＥ２をそれぞれハイレベルお
よびローレベルとする。次に、デコーダ２６ｃはステッ
プＳ４９で、Ｈカウンタ２６ａのカウント値が“４３
０”≦カウント値≦“７５０”であるかどうか判断し、
“ＹＥＳ”であればステップＳ５１でＲＥ２およびＷＥ
３をローレベルとするが、“ＮＯ”であればステップＳ
５３でＲＥ２およびＷＥ３をハイレベルとする。そし
て、ステップＳ５５でＨカウンタのカウント値２６ａが
“４３０”であるかどうか判断し、“ＹＥＳ”であれば
ステップＳ５７でＷＲＥＳＥＴ２をローレベルとする
が、“ＮＯ”であればステップＳ５９でＷＲＥＳＥＴ２
をハイレベルとする。そして、処理を終了する。なお、
メモリ制御回路４２に出力される信号は、ＢＵＳＲＥＱ
ＵＥＳＴおよびＢＵＳＧＲＡＮＴを除き、アクティブロ
ーの信号である。The decoder 26c then proceeds to step S39.
Then, it is determined whether or not the count value of the H counter 26a is "100" ≦ count value ≦ “420”. And
If "NO", UWE2 and L in step S47
WE2 is set to high level. On the other hand, if "YES", it is determined in step S41 whether the least significant bit of the V counter 26b is "0", and if "YES", UWE2 and LWE2 are set to low level and high level, respectively. However, if “NO”, step S
At 45, UWE2 and LWE2 are set to high level and low level, respectively. Next, in step S49, the decoder 26c sets the count value of the H counter 26a to "43".
It is judged whether 0 ”≦ count value ≦“ 750 ”,
If “YES”, in step S51 RE2 and WE
3 is set to low level, but if "NO", step S
At 53, RE2 and WE3 are set to high level. Then, in step S55, it is determined whether or not the count value 26a of the H counter is "430". If "YES", WRESET2 is set to low level in step S57, but if "NO", WRESET2 is set in step S59.
To high level. Then, the process ends. In addition,
The signal output to the memory control circuit 42 is BUSREQ.
It is an active low signal except for UEST and BUSGRANT.

【００２９】この実施例によれば、メモリエリア２４ａ
への画像データの書き込みおよびメモリエリア２４ａか
らの画像データの読み出しを高速クロックにしたがって
実行するようにしたので、信号の入出力ポートは１つで
よく、フレームメモリのコストを抑えることができる。
なお、オペレータによってシャッタボタン４６が押され
ると、システムコントローラ５０は制御信号をＣＰＵ２
８に与える。これに応じてＣＰＵ２８はＣＣＤイメージ
ャ１４にいわゆる画素混合読み出しを行わせ、これに基
づいてメモリエリア２４ａに蓄えられた画像データを、
ワークエリア２４ｂを用いてＪＰＥＧフォーマットにし
たがって圧縮する。そして、圧縮データをバス２６を介
してフラッシュメモリ３８に書き込む。According to this embodiment, the memory area 24a
Since the writing of the image data to and the reading of the image data from the memory area 24a are executed in accordance with the high-speed clock, only one signal input / output port is required and the cost of the frame memory can be suppressed.
When the operator presses the shutter button 46, the system controller 50 sends a control signal to the CPU 2
Give to eight. In response to this, the CPU 28 causes the CCD imager 14 to perform so-called pixel mixed reading, and based on this, the image data stored in the memory area 24a
The work area 24b is used for compression according to the JPEG format. Then, the compressed data is written to the flash memory 38 via the bus 26.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】色フィルタを示す図解図である。FIG. 2 is an illustrative view showing a color filter.

【図３】ＤＲＡＭのメモリエリアを示す図解図である。FIG. 3 is an illustrative view showing a memory area of a DRAM.

【図４】図１実施例の動作の一部を示すタイミング図で
ある。FIG. 4 is a timing chart showing a part of the operation of the embodiment in FIG.

【図５】図１実施例の動作の一部を示すタイミング図で
ある。5 is a timing chart showing a part of the operation of the embodiment in FIG.

【図６】擬似フレーム信号作成回路を示すブロック図で
ある。FIG. 6 is a block diagram showing a pseudo frame signal generation circuit.

【図７】メモリ制御回路を示すブロック図である。FIG. 7 is a block diagram showing a memory control circuit.

【図８】図１実施例の動作の一部を示すタイミング図で
ある。FIG. 8 is a timing chart showing a part of the operation of the embodiment in FIG.

【図９】メモリ制御回路の動作の一部を示すフロー図で
ある。FIG. 9 is a flowchart showing a part of the operation of the memory control circuit.

【図１０】メモリ制御回路の動作の一部を示すフロー図
である。FIG. 10 is a flowchart showing one portion of behavior of the memory control circuit.

【図１１】メモリ制御回路の動作の一部を示すフロー図
である。FIG. 11 is a flowchart showing one portion of behavior of the memory control circuit.

【符号の説明】 １０ … ディジタルカメラ ４８ … 信号変換回路 ２４ … ＤＲＡＭ ２８，３０…ラインメモリ ４０ … メモリ制御回路 ３４ … 色補間回路 ３６ … 基準レベル信号作成回路[Explanation of symbols] 10… Digital camera 48 ... Signal conversion circuit 24 ... DRAM 28, 30 ... Line memory 40 ... Memory control circuit 34 ... Color interpolation circuit 36 ... Reference level signal generation circuit

Claims (11)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】プログレッシブスキャン信号をフレームメ
モリを用いてインタレーススキャン信号に変換する信号
変換回路において、 前記プログレッシブスキャン信号を基準クロックレート
の２倍以上の第１高速クロックレートで前記フレームメ
モリに書き込む書込手段、および前記フレームメモリか
ら奇数フィールドに関連する奇数フィールド関連信号な
らびに偶数フィールドに関連する偶数フィールド関連信
号を前記基準クロックレートの２倍以上の第２高速クロ
ックレートで個別に読み出す読出手段を備え、 前記フレームメモリの各アドレスは所定ビットであり、 前記書込手段は、前記プログレッシブスキャン信号の奇
数ラインを前記所定ビットの前半および後半の一方に書
き込み、前記プログレッシブスキャン信号の偶数ライン
を前記所定ビットの前半および後半の他方に書き込む こ
とを特徴とする、信号変換回路。1. A signal conversion circuit for converting a progressive scan signal into an interlaced scan signal using a frame memory, wherein the progressive scan signal is written in the frame memory at a first high-speed clock rate which is at least twice a reference clock rate. Writing means, and reading means for individually reading from the frame memory the odd field related signals related to the odd fields and the even field related signals related to the even fields at a second high speed clock rate which is at least twice the reference clock rate. provided, each address of the frame memory is a predetermined bit, said writing means, odd of the progressive scan signal
Write several lines in one of the first half and the second half of the specified bit.
The even line of the progressive scan signal
Is written in the other of the first half and the second half of the predetermined bit . 【請求項２】プログレッシブスキャン信号をフレームメ
モリを用いてインタレーススキャン信号に変換する信号
変換回路において、 前記プログレッシブスキャン信号を基準クロックレート
の２倍以上の第１高速クロックレートで前記フレームメ
モリに書き込む書込手段、および 前記フレームメモリか
ら奇数フィールドに関連する奇数フィールド関連信号な
らびに偶数フィールドに関連する偶数フィールド関連信
号を前記基準クロックレートの２倍以上の第２高速クロ
ックレートで個別に読み出す読出手段を備え、 前記読出手段は前記プログレッシブスキャン信号を前記
フレームメモリから２ラインずつ読み出して前記奇数フ
ィールド関連信号および前記偶数フィールド関連信号の
一方を得ることを特徴とする、信号変換回路。2. A progressive scan signal is a frame signal.
Signal to be converted to interlaced scan signal using memory
In the conversion circuit, the progressive scan signal is converted into the reference clock rate.
At a first high-speed clock rate that is more than twice the
Writing means for writing to the memory and the frame memory
Signal related to the odd field
Rabini Even field related messages
Signal to a second high-speed clock that is at least twice the reference clock rate.
Comprising a reading means for reading individually Kkureto, the reading unit is characterized by obtaining one of the odd field related signal and the even-numbered field related signal are read by two lines in front Symbol progressive scan signal from said frame memory, Signal conversion circuit. 【請求項３】２ライン分の容量を持つ第１ラインメモリ
をさらに備え、 前記読出手段は前記奇数フィールド関連信号および前記
偶数フィールド関連信号を前記第１ラインメモリを介し
て前記基準クロックレートで出力する、請求項２記載の
信号変換回路。3. A first line memory having a capacity for two lines, wherein said reading means outputs said odd field related signal and said even field related signal via said first line memory at said reference clock rate. The signal conversion circuit according to claim 2 . 【請求項４】各画素が１つの色成分を有するプログレッ
シブスキャン信号をフレームメモリを用いてインタレー
ススキャン信号に変換する信号変換回路において、 前記プログレッシブスキャン信号を基準クロックレート
の２倍以上の第１高速クロックレートで前記フレームメ
モリに書き込む書込手段、 前記フレームメモリから奇数フィールドに関連する奇数
フィールド関連信号ならびに偶数フィールドに関連する
偶数フィールド関連信号を前記基準クロックレートの２
倍以上の第２高速クロックレートで個別に読み出す読出
手段、および 前記奇数フィールド関連信号および前記偶
数フィールド関連信号のそれぞれに色補間を施す色補間
手段を備えることを特徴とする、信号変換回路。4. A progress pixel in which each pixel has one color component.
Interleave the sib scan signal using a frame memory
In the signal conversion circuit for converting the progressive scan signal into the scan signal, the progressive scan signal is converted into the reference clock rate.
At a first high-speed clock rate that is more than twice the
Write means for writing to memory, odd number associated with odd field from said frame memory
Related to field related signals and even fields
An even field related signal is set to 2 of the reference clock rate.
Read individually read at the second high-speed clock rate more than double
A signal conversion circuit , further comprising: means for performing color interpolation on each of the odd field-related signal and the even field-related signal. 【請求項５】前記色補間手段の出力に前記奇数フィール
ドおよび前記偶数フィールドのそれぞれに応じた係数を
掛ける掛け算手段をさらに備える、請求項４記載の信号
変換回路。5. The signal conversion circuit according to claim 4 , further comprising multiplication means for multiplying an output of the color interpolation means by a coefficient corresponding to each of the odd field and the even field. 【請求項６】プログレッシブスキャン信号をフレームメ
モリを用いてインタレーススキャン信号に変換する信号
変換回路において、 前記プログレッシブスキャン信号を基準クロックレート
の２倍以上の第１高速クロックレートで前記フレームメ
モリに書き込む書込手段、 前記フレームメモリから奇数フィールドに関連する奇数
フィールド関連信号ならびに偶数フィールドに関連する
偶数フィールド関連信号を前記基準クロックレートの２
倍以上の第２高速クロックレートで個別に読み出す読出
手段、および 前記奇数フィールド関連信号および前記偶
数フィールド関連信号に基づいて前記インタレーススキ
ャン信号を生成する生成手段を備え、 前記生成手段は 前記奇数フィールドおよび前記偶数フィ
ールドのそれぞれに応じた係数を各々のライン信号に掛
け算する掛け算手段を含むことを特徴とする、信号変換
回路。6. A progressive scan signal is a frame signal.
Signal to be converted to interlaced scan signal using memory
In the conversion circuit, the progressive scan signal is converted into the reference clock rate.
At a first high-speed clock rate that is more than twice the
Write means for writing to memory, odd number associated with odd field from said frame memory
Related to field related signals and even fields
An even field related signal is set to 2 of the reference clock rate.
Read individually read at the second high-speed clock rate more than double
Means, and the odd field related signal and the even number
The interlace scan based on several field related signals
A generation means for generating a scan signal is provided, and the generation means applies a coefficient corresponding to each of the odd field and the even field to each line signal.
A signal conversion circuit comprising a multiplication means for performing multiplication. 【請求項７】プログレッシブスキャン信号をフレームメ
モリを用いてインタレーススキャン信号に変換する信号
変換回路において、 前記プログレッシブスキャン信号を基準クロックレート
の２倍以上の第１高速クロックレートで前記フレームメ
モリに書き込む書込手段、および 前記フレームメモリか
ら奇数フィールドに関連する奇数フィールド関連信号な
らびに偶数フィールドに関連する偶数フィールド関連信
号を前記基準クロックレートの２倍以上の第２高速クロ
ックレートで個別に読み出す読出手段を備え、 前記奇数フィールド関連信号および前記偶数フィールド
関連信号は互いに同一の信号であることを特徴とする、
信号変換回路。7. A progressive scan signal is a frame signal.
Signal to be converted to interlaced scan signal using memory
In the conversion circuit, the progressive scan signal is converted into the reference clock rate.
At a first high-speed clock rate that is more than twice the
Writing means for writing to the memory and the frame memory
Signal related to the odd field
Rabini Even field related messages
Signal to a second high-speed clock that is at least twice the reference clock rate.
Read-out means for individually reading at a clock rate, wherein the odd-field related signal and the even-field related signal are the same signal .
Signal conversion circuit. 【請求項８】１ライン分の容量を持つ第２ラインメモリ
をさらに備え、 前記書込手段は前記基準クロックレートで入力される前
記プログレッシブスキャン信号を前記第２ラインメモリ
を介して前記フレームメモリに書き込む、請求項１ない
し７のいずれかに記載の信号変換回路。8. A second line memory having a capacity for one line, wherein the writing means transfers the progressive scan signal input at the reference clock rate to the frame memory via the second line memory. Write, no claim 1
7. The signal conversion circuit according to any one of 7 . 【請求項９】前記第１高速クロックレートおよび前記第
２高速クロックレートは互いに同一のクロックレートを
持つ、請求項１ないし８のいずれかに記載の信号変換回
路。9. The signal conversion circuit according to claim 1, wherein the first high speed clock rate and the second high speed clock rate have the same clock rate. 【請求項１０】前記フレームメモリは単一のポ−トを持
ち、 前記プログレッシブスキャン信号は前記ポートを介して
入力され、前記奇数フィールド関連信号および前記偶数
フィールド関連信号は前記ポートを介して出力される請
求項１ないし９のいずれかに記載の信号変換回路。10. The frame memory has a single port, the progressive scan signal is input through the port, and the odd field related signal and the even field related signal are output through the port. The signal conversion circuit according to any one of claims 1 to 9. 【請求項１１】請求項１ないし１０のいずれかに記載の
信号変換回路を備える、ディジタルカメラ。11. A digital camera provided with the signal conversion circuit according to claim 1.