JP3362023B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）およびその作製方法に関するものである。本
発明によって作製される薄膜トランジスタは、ガラス等
の絶縁基板上、単結晶シリコン等の半導体基板上、いず
れにも形成される。特に本発明は、熱アニールによる結
晶化、活性化を経て作製される薄膜トランジスタに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (TFT) and its manufacturing method. The thin film transistor manufactured by the present invention is formed on either an insulating substrate such as glass or a semiconductor substrate such as single crystal silicon. In particular, the present invention relates to a thin film transistor manufactured through crystallization and activation by thermal annealing.

【０００２】[0002]

【従来の技術】最近、絶縁基板上に、薄膜状の活性層
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、透明な絶縁基板上に形
成され、マトリクス構造を有する液晶等の表示装置にお
いて、各画素の制御用に利用することや駆動回路に利用
することが目的であり、利用する半導体の材料・結晶状
態によって、アモルファスシリコンＴＦＴや結晶性シリ
コンＴＦＴというように区別されている。2. Description of the Related Art Recently, research has been conducted on an insulating gate type semiconductor device having a thin film active layer (also called an active region) on an insulating substrate. In particular, thin-film insulating gate transistors, so-called thin film transistors (TFTs), have been eagerly studied. These are intended to be used for controlling each pixel in a display device such as a liquid crystal having a matrix structure formed on a transparent insulating substrate and for a driving circuit. Amorphous silicon TFTs and crystalline silicon TFTs are distinguished by the crystalline state.

【０００３】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。Generally, the electric field mobility of a semiconductor in an amorphous state is small, and therefore TF which requires high speed operation.
Not available for T. Further, in amorphous silicon, since the P-type electric field mobility is extremely small, a P-channel type TFT (PMOS TFT) cannot be manufactured. Therefore, an N-channel type TFT (NMOS TF) is not produced.
T) combined with complementary MOS circuit (CMOS)
Cannot be formed.

【０００４】一方、結晶半導体は、アモルファス半導体
よりも電界移動度が大きく、したがって、高速動作が可
能である。結晶性シリコンでは、ＮＭＯＳのＴＦＴだけ
でなく、ＰＭＯＳのＴＦＴも同様に得られるのでＣＭＯ
Ｓ回路を形成することが可能で、例えば、アクティブマ
トリクス方式の液晶表示装置においては、アクティブマ
トリクス部分のみならず、周辺回路（ドライバー等）を
もＣＭＯＳの結晶性ＴＦＴで構成する、いわゆるモノリ
シック構造を有するものが知られている。このような理
由から、最近は結晶性シリコンを使用したＴＦＴの研究
開発が盛んである。On the other hand, a crystalline semiconductor has a larger electric field mobility than an amorphous semiconductor, and therefore can operate at high speed. With crystalline silicon, not only NMOS TFTs but also PMOS TFTs can be obtained, so CMO
An S circuit can be formed. For example, in an active matrix type liquid crystal display device, a so-called monolithic structure is formed in which not only the active matrix portion but also peripheral circuits (drivers and the like) are composed of CMOS crystalline TFTs. Those who have are known. For these reasons, research and development of TFTs using crystalline silicon have recently been actively conducted.

【０００５】[0005]

【発明が解決しようとする課題】結晶性シリコンを得る
方法の１つとして、レーザーもしくはそれと同等な強光
を照射することによってアモルファスシリコンを結晶化
させる方法が挙げられるが、レーザーの出力の不安定性
や極めて短時間のプロセスであることに由来する不安定
性のために量産実用化の目処がついていない。As one of methods for obtaining crystalline silicon, there is a method of crystallizing amorphous silicon by irradiating a laser or strong light equivalent thereto, but the instability of the laser output is mentioned. Due to instability resulting from the extremely short process, there is no prospect for mass production.

【０００６】現在、実用的に採用できる考えられる方法
は、熱によってアモルファスシリコンを結晶化させる方
法である。この方法では、バッチ間のばらつきが少ない
結晶シリコンを得ることができる。しかし、問題がない
わけではない。At present, a method that can be practically adopted is a method of crystallizing amorphous silicon by heat. With this method, it is possible to obtain crystalline silicon with little variation between batches. But it's not without problems.

【０００７】通常、結晶性シリコンを得るには６００℃
程度の温度での長時間のアニールか、もしくは１０００
℃以上の高温でのアニールが必要であった。後者の方法
を採用すれば選択できる基板が石英に限られ、基板コス
トが非常に高くなった。前者の方法では基板選択の余地
は拡がるが、別な問題がある。Usually, 600 ° C. is required to obtain crystalline silicon.
Long annealing at moderate temperature or 1000
Annealing at high temperature above ℃ was required. If the latter method is adopted, the substrate that can be selected is limited to quartz, and the substrate cost becomes very high. The former method expands the choice of substrates, but has another problem.

【０００８】安価な無アルカリガラス基板（コーニング
社７０５９番等）を採用した場合の従来のＴＦＴの作製
プロセスは、概ね以下のような流れである。 アモルファスシリコン膜の成膜 アモルファスシリコン膜の結晶化（６００℃以上、
２４時間以上） ゲイト絶縁膜の成膜 ゲイト電極の形成 ドーピング不純物の導入（イオン注入もしくはイオ
ンドーピング法による） ドーピング不純物の活性化（６００℃以上、２４時
間以上） 層間絶縁物の形成 ソース、ドレイン電極の形成The conventional TFT manufacturing process when an inexpensive alkali-free glass substrate (Corning 7059, etc.) is used is generally as follows. Deposition of amorphous silicon film Crystallization of amorphous silicon film (600 ° C or higher,
24 hours or more) Gate insulating film formation Gate electrode formation Doping impurity introduction (by ion implantation or ion doping method) Doping impurity activation (600 ° C or more, 24 hours or more) Interlayer insulator formation Source and drain electrodes Formation of

【０００９】ここで、特に問題となるのはのプロセス
である。この段階では、多くの無アルカリガラスの歪み
温度が６００℃近辺（コーニング７０５９の場合は５９
３℃）であるので、基板のちぢみが問題となる。最初の
アニールプロセスであるの段階では、まだ、パターニ
ングがされていないから基板の収縮は問題とはならなか
った。しかし、の段階では、回路のパターニングがさ
れているため、基板が収縮すると、以後のマスクあわせ
ができなくなり、歩留りの低下の大きな原因となる。そ
こで、のプロセスをより低温（好ましくはガラスの歪
み温度より５０℃以上低い温度）でおこなうことが望ま
れた。Here, the process of particular concern is. At this stage, the strain temperature of many alkali-free glasses is around 600 ° C (59 in the case of Corning 7059).
Since the temperature is 3 ° C.), there is a problem of the substrate being twisted. At the stage of the first annealing process, the shrinkage of the substrate was not a problem because it had not been patterned yet. However, at the stage, since the circuit is patterned, when the substrate shrinks, it becomes impossible to perform mask alignment thereafter, which is a major cause of a decrease in yield. Therefore, it was desired to carry out the process at a lower temperature (preferably a temperature lower than the strain temperature of glass by 50 ° C. or more).

【００１０】そのためには、例えば、前述のようなレー
ザー等を用いる方法も考えられるが、レーザーの不安定
性に加えて、レーザーの照射される部分（ソース、ドレ
イン領域）とレーザーの照射されない部分（活性領域＝
ゲイト電極の下の領域）との間で温度上昇の違いから応
力が発生し、信頼性が低下することが観測された。For that purpose, for example, a method using a laser as described above may be considered, but in addition to the instability of the laser, a portion irradiated with the laser (source and drain regions) and a portion not irradiated with the laser ( Active area =
It was observed that stress was generated due to the difference in temperature rise between the gate electrode and the area below the gate electrode), resulting in a decrease in reliability.

【００１１】このため、レーザー等を採用することは量
産的に困難であった。一方、その他の方法としても有効
な方法は見出せないのが現状であった。本発明はこのよ
うな困難な課題に対して解答を与えんとするものであ
る。本発明は、量産性を維持しつつ、上記の問題点を解
決することを課題とする。Therefore, it is difficult to use a laser or the like in mass production. On the other hand, it was the current situation that no effective method could be found as another method. The present invention is intended to provide an answer to such a difficult task. An object of the present invention is to solve the above problems while maintaining mass productivity.

【００１２】[0012]

【課題を解決するための手段】本発明者の研究の結果、
実質的にアモルファス状態のシリコン被膜に微量の触媒
材料を添加することによって結晶化を促進させ、結晶化
温度を低下させ、結晶化時間を短縮できることが明らか
になった。触媒材料としては、ニッケル（Ｎｉ）、鉄
（Ｆｅ）、コバルト（Ｃｏ）、白金（Ｐｔ）の単体、も
しくはそれらの珪化物等の化合物が適している。具体的
には、これらの触媒元素を有する膜、粒子、クラスター
等をアモルファスシリコン膜の下、もしくは上に密着し
て形成し、あるいはイオン注入法等の方法によってアモ
ルファスシリコン膜中にこれらの触媒元素を導入し、そ
の後、これを適当な温度、典型的には５８０℃以下の温
度で熱アニールすることによって結晶化させることがで
きる。As a result of the research conducted by the present inventor,
It has been revealed that the addition of a trace amount of a catalyst material to the substantially amorphous silicon coating can promote crystallization, lower the crystallization temperature, and shorten the crystallization time. Suitable catalyst materials are simple substances of nickel (Ni), iron (Fe), cobalt (Co), platinum (Pt), or compounds thereof such as silicides. Specifically, a film, particles, clusters or the like having these catalytic elements are formed in close contact with each other under or on the amorphous silicon film, or these catalytic elements are formed in the amorphous silicon film by a method such as an ion implantation method. Can then be crystallized by thermal annealing at a suitable temperature, typically below 580 ° C.

【００１３】当然のことであるが、アニール温度が高い
ほど結晶化時間は短いという関係がある。また、ニッケ
ル、鉄、コバルト、白金の濃度が大きいほど結晶化温度
が低く、結晶化時間が短いという関係がある。本発明人
の研究では、結晶化を進行させるには、これらのうちの
少なくとも１つの元素の濃度が１×１０¹⁷ｃｍ^-3を越え
ること、好ましくは５×１０¹⁸ｃｍ^-3以上存在すること
が必要であることがわかった。As a matter of course, the higher the annealing temperature, the shorter the crystallization time. In addition, the higher the concentration of nickel, iron, cobalt, and platinum, the lower the crystallization temperature and the shorter the crystallization time. According to the research conducted by the present inventor, in order to promote crystallization, the concentration of at least one of these elements must exceed 1 × 10 ¹⁷ cm ⁻³ , preferably 5 × 10 ¹⁸ cm ⁻³ or more. I found it necessary.

【００１４】一方、上記触媒材料はいずれもシリコンに
とっては好ましくない材料であるので、できるだけその
濃度が低いことが望まれる。本発明人の研究では、これ
らの触媒材料の濃度は合計して１０²⁰ｃｍ^-3を越えない
ことが望まれる。特に活性層として利用する場合には、
十分な信頼性および特性を得るために１×１０¹⁷ｃｍ ^-3
未満、好ましくは１×１０¹⁶ｃｍ^-3未満の濃度であるこ
とが必要とされる。On the other hand, the above catalyst materials are all silicon.
Since it is a material that is not desirable,
A low concentration is desired. In the research of the inventor, this
The total concentration of these catalyst materials is 10²⁰cm^-3Does not exceed
Is desired. Especially when used as an active layer,
1 × 10 to obtain sufficient reliability and characteristics¹⁷cm ^-3
Less than, preferably 1 × 10¹⁶cm^-3Must be less than
And are needed.

【００１５】本発明人は、この触媒元素の効果に着目
し、これを利用することによって上記の問題を解決でき
ることを見出した。本発明におけるＴＦＴの作製プロセ
スは、概ね以下のようなものである。 アモルファスシリコン膜の成膜 アモルファスシリコン膜の結晶化（６００℃以上、
２４時間以上） ゲイト絶縁膜の成膜 ゲイト電極の形成 ドーピング不純物の導入（イオン注入もしくはイオ
ンドーピング法による） ’触媒元素を有する物質のシリコン膜への成膜 ドーピング不純物の活性化（６００℃以下、８時間
以内） 層間絶縁物の形成 ソース、ドレイン電極の形成The present inventor has paid attention to the effect of this catalytic element and found that the above problem can be solved by utilizing it. The manufacturing process of the TFT in the present invention is generally as follows. Deposition of amorphous silicon film Crystallization of amorphous silicon film (600 ° C or higher,
24 hours or more) Gate insulating film formation Gate electrode formation Doping impurity introduction (by ion implantation or ion doping method) 'Deposition of a substance having a catalytic element on a silicon film Activation of doping impurities (600 ° C or less, 8 hours or less) Interlayer insulator formation Source and drain electrode formation

【００１６】あるいは、 アモルファスシリコン膜の成膜 アモルファスシリコン膜の結晶化（６００℃以上、
２４時間以上） ゲイト絶縁膜の成膜 ゲイト電極の形成 ドーピング不純物の導入（イオン注入もしくはイオ
ンドーピング法による） ’触媒元素の導入（イオン注入もしくはイオンドーピ
ング法による） ドーピング不純物の活性化（６００℃以下、８時間
以内） 層間絶縁物の形成 ソース、ドレイン電極の形成Alternatively, formation of amorphous silicon film Crystallization of amorphous silicon film (600 ° C. or higher,
Gate insulation film formation Gate electrode formation Doping impurity introduction (by ion implantation or ion doping method) 'Catalyst element introduction (by ion implantation or ion doping method) Doping impurity activation (600 ° C or less) , Within 8 hours) Interlayer insulator formation Source and drain electrode formation

【００１７】これらの工程において、および’はそ
の順序を逆転させることも可能である。本発明におい
て、上記工程’によって主としてソース、ドレイン領
域に導入された触媒元素は、その領域の結晶化を著しく
促進する。そのため、活性化のためには、６００℃以
下、典型的には５５０℃以下の温度で十分であり、ま
た、アニール時間も８時間以内、典型的には４時間以内
で十分である。特に、後者のようにイオン注入法やイオ
ンドーピング法によって最初から均等に触媒元素が分布
している場合には、極めて結晶化が進行しやすかった。In these steps, and 'can also reverse their order. In the present invention, the catalyst element mainly introduced into the source / drain region in the above step 'remarkably promotes crystallization of the region. Therefore, a temperature of 600 ° C. or lower, typically 550 ° C. or lower is sufficient for activation, and an annealing time of 8 hours or less, typically 4 hours or less is sufficient. In particular, when the catalytic element is evenly distributed from the beginning by the ion implantation method or the ion doping method like the latter, crystallization was extremely easy to proceed.

【００１８】本発明の優れた点は、シリコンに有害な触
媒元素をＴＦＴに添加するものの、その濃度は活性領域
では著しく低い（１×１０¹⁸ｃｍ^-3以下）ことである。
すなわち、いずれのプロセスを採用しても、活性領域の
上にゲイト電極が存在するので、活性領域にじかに触媒
元素が密着したり、注入されたりすることはない。その
結果、ＴＦＴの信頼性、特性は何ら損なわれることはな
い。熱平衡状態を利用するアニールであるので、レーザ
ーを利用する場合の温度差も生じない。以下に実施例を
用いて、より詳細に本発明を説明する。The advantage of the present invention is that although a catalytic element harmful to silicon is added to the TFT, its concentration is extremely low in the active region (1 × 10 ¹⁸ cm ⁻³ or less).
That is, no matter which process is adopted, since the gate electrode is present on the active region, the catalytic element is not directly adhered to or injected into the active region. As a result, the reliability and characteristics of the TFT are not impaired. Since the annealing uses thermal equilibrium, there is no difference in temperature when using a laser. Hereinafter, the present invention will be described in more detail with reference to examples.

【００１９】[0019]

【実施例】〔実施例１〕 図１に本実施例の作製工程の
断面図を示す。まず、基板（コーニング７０５９）１０
上にスパッタリング法によって厚さ２０００Åの酸化珪
素の下地膜１１を形成した。さらに、プラズマＣＶＤ法
によって、厚さ５００〜１５００Å、例えば１５００Å
の真性（Ｉ型）のアモルファスシリコン膜を堆積した。
そして、このアモルファスシリコン膜を窒素雰囲気中、
６００℃、４８時間アニールして結晶化させた。アニー
ル後、シリコン膜をパターニングして、島状シリコン領
域１２を形成し、さらに、スパッタリング法によって厚
さ１０００Åの酸化珪素膜１３をゲイト絶縁膜として堆
積した。スパッタリングには、ターゲットとして酸化珪
素を用い、スパッタリング時の基板温度は２００〜４０
０℃、例えば３５０℃、スパッタリング雰囲気は酸素と
アルゴンで、アルゴン／酸素＝０〜０．５、例えば０．
１以下とした。[Embodiment] [Embodiment 1] FIG. 1 shows a cross-sectional view of a manufacturing process of this embodiment. First, the substrate (Corning 7059) 10
An underlying film 11 of silicon oxide having a thickness of 2000 Å was formed on the upper surface by a sputtering method. Further, by the plasma CVD method, the thickness is 500 to 1500Å, for example 1500Å
Intrinsic (I-type) amorphous silicon film was deposited.
Then, in a nitrogen atmosphere, this amorphous silicon film is
Crystallization was performed by annealing at 600 ° C. for 48 hours. After the annealing, the silicon film was patterned to form the island-shaped silicon region 12, and the silicon oxide film 13 having a thickness of 1000 Å was deposited as the gate insulating film by the sputtering method. In sputtering, silicon oxide was used as a target, and the substrate temperature during sputtering was 200 to 40.
0 [deg.] C., for example 350 [deg.] C., the sputtering atmosphere is oxygen and argon, argon / oxygen = 0 to 0.5, for example 0.
It was set to 1 or less.

【００２０】引き続いて、減圧ＣＶＤ法によって、厚さ
６０００〜８０００Å、例えば６０００Åのシリコン膜
（０．１〜２％の燐を含む）を堆積した。なお、この酸
化珪素とシリコン膜の成膜工程は連続的におこなうこと
が望ましい。そして、シリコン膜をパターニングして、
ゲイト電極１４を形成した。（図１（Ａ））Then, a silicon film (containing 0.1 to 2% of phosphorus) having a thickness of 6000 to 8000 Å, for example, 6000 Å was deposited by the low pressure CVD method. It is desirable that the steps of forming the silicon oxide and the silicon film are continuously performed. Then, pattern the silicon film,
The gate electrode 14 was formed. (Fig. 1 (A))

【００２１】次に、プラズマドーピング法によって、シ
リコン領域にゲイト電極をマスクとして不純物（燐）を
注入した。ドーピングガスとして、フォスフィン（ＰＨ
₃ ）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋ
Ｖとした。ドーズ量は１×１０¹⁵〜８×１０¹⁵ｃｍ^-2、
例えば、２×１０¹⁵ｃｍ^-2とした。この結果、Ｎ型の不
純物領域１５ａ、１５ｂが形成された。（図１（Ｂ））Next, impurities (phosphorus) were implanted into the silicon region by plasma doping using the gate electrode as a mask. As doping gas, phosphine (PH
₃ ) is used and the acceleration voltage is 60 to 90 kV, for example 80 kV.
It was set to V. The dose is 1 × 10 ¹⁵ to 8 × 10 ¹⁵ cm ^-2 ,
For example, it is set to 2 × 10 ¹⁵ cm ⁻² . As a result, N-type impurity regions 15a and 15b are formed. (Fig. 1 (B))

【００２２】次に、不純物領域上の酸化珪素膜１３をエ
ッチングして、不純物領域１５を露出させ、スパッタリ
ング法によって、平均的に厚さ５〜２００Å、例えば２
０Åの珪化ニッケル膜（化学式ＮｉＳｉ_x 、０．４≦ｘ
≦２．５、例えば、ｘ＝２．０）１６を図に示すように
全面に形成した。２０Å程度の厚さでは膜は連続的なも
のではなく、どちらかというと粒子の集合体の様相を呈
していたが、本実施例では問題はない。（図１（Ｃ））Next, the silicon oxide film 13 on the impurity region is etched to expose the impurity region 15, and the average thickness is 5 to 200 Å, for example, 2 by the sputtering method.
0Å nickel silicide film (chemical formula NiSi _x , 0.4 ≦ x
≦ 2.5, for example, x = 2.0) 16 was formed on the entire surface as shown in the figure. At a thickness of about 20Å, the film was not continuous, and rather appeared as an aggregate of particles, but there is no problem in this example. (Fig. 1 (C))

【００２３】その後、窒素雰囲気中、５００℃で４時間
アニールすることによって、不純物を活性化させた。こ
のとき、先にＮ型不純物領域１５ａおよび１５ｂにはそ
の上に被着した珪化ニッケル膜からニッケルが拡散する
ので、このアニールによって再結晶化が容易に進行し
た。こうして不純物領域１５ａ、１５ｂを活性化した。
（図１（Ｄ））Then, the impurities were activated by annealing at 500 ° C. for 4 hours in a nitrogen atmosphere. At this time, since nickel diffuses into the N-type impurity regions 15a and 15b from the nickel silicide film deposited thereon, recrystallization easily proceeds by this annealing. Thus, the impurity regions 15a and 15b are activated.
(Fig. 1 (D))

【００２４】続いて、厚さ６０００Åの酸化珪素膜１７
を層間絶縁物としてプラズマＣＶＤ法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの多層膜によってＴＦＴ
のソース領域、ドレイン領域の電極・配線１８ａ、１８
ｂを形成した。最後に、１気圧の水素雰囲気で３５０
℃、３０分のアニールをおこなった。以上の工程によっ
て薄膜トランジスタが完成した。（図１（Ｅ）） 得られた薄膜トランジスタのソース、ドレイン領域およ
び活性領域のニッケルの濃度を２次イオン質量分析（Ｓ
ＩＭＳ）法によって測定したところ、前者は１×１０¹⁸
〜５×１０¹⁸ｃｍ^-3程度、後者は測定限界（１×１０¹⁶
ｃｍ^-3）以下であった。Subsequently, a silicon oxide film 17 having a thickness of 6000Å is formed.
Is formed by plasma CVD as an interlayer insulator,
A contact hole is formed in this, and a TFT is formed by a metal material, for example, a multilayer film of titanium nitride and aluminum
Source / drain region electrodes / wirings 18a, 18
b was formed. Finally, in a hydrogen atmosphere at 1 atm, 350
Annealing was performed at 30 ° C. for 30 minutes. The thin film transistor was completed through the above steps. (FIG. 1E) The concentration of nickel in the source, drain and active regions of the obtained thin film transistor was measured by secondary ion mass spectrometry (S
The former is 1 × 10 ¹⁸ when measured by the IMS method.
~ 5 × 10 ¹⁸ cm ^-3 , the latter is the measurement limit (1 × 10 ¹⁶
cm ^-3 ) or less.

【００２５】〔実施例２〕 図２に本実施例の作製工程
の断面図を示す。まず、基板（コーニング７０５９）２
０上にスパッタリング法によって厚さ２０００Åの酸化
珪素の下地膜２１を形成した。さらに、プラズマＣＶＤ
法によって、厚さ５００〜１５００Å、例えば１５００
Åの真性（Ｉ型）のアモルファスシリコン膜を堆積し
た。そして、このアモルファスシリコン膜を窒素雰囲気
中、６００℃、４８時間アニールして結晶化させた。そ
の後、このシリコン膜をパターニングして、島状シリコ
ン領域２２を形成した。[Embodiment 2] FIG. 2 shows a cross-sectional view of a manufacturing process of this embodiment. First, the substrate (Corning 7059) 2
A base film 21 of silicon oxide having a thickness of 2000 Å was formed on the surface of the substrate 0 by sputtering. Furthermore, plasma CVD
Depending on the method, the thickness is 500-1500Å, for example 1500
An intrinsic (I-type) amorphous silicon film of Å was deposited. Then, this amorphous silicon film was annealed in a nitrogen atmosphere at 600 ° C. for 48 hours to be crystallized. Then, this silicon film was patterned to form island-shaped silicon regions 22.

【００２６】さらに、テトラ・エトキシ・シラン（Ｓｉ
（ＯＣ₂ Ｈ₅ ）₄ 、ＴＥＯＳ）と酸素を原料として、プ
ラズマＣＶＤ法によって結晶シリコンＴＦＴのゲイト絶
縁膜として、厚さ１０００Åの酸化珪素２３を形成し
た。原料には、上記ガスに加えて、トリクロロエチレン
（Ｃ₂ ＨＣｌ₃ ）を用いた。成膜前にチャンバーに酸素
を４００ＳＣＣＭ流し、基板温度３００℃、全圧５Ｐ
ａ、ＲＦパワー１５０Ｗでプラズマを発生させ、この状
態を１０分保った。その後、チャンバーに酸素３００Ｓ
ＣＣＭ、ＴＥＯＳを１５ＳＣＣＭ、トリクロロエチレン
を２ＳＣＣＭを導入して、酸化珪素膜の成膜をおこなっ
た。基板温度、ＲＦパワー、全圧は、それぞれ３００
℃、７５Ｗ、５Ｐａであった。成膜完了後、チャンバー
に１００Ｔｏｒｒの水素を導入し、３５０℃で３５分の
水素アニールをおこなった。Furthermore, tetra-ethoxy-silane (Si
Using (OC ₂ H ₅ ) ₄ , TEOS) and oxygen as raw materials, a silicon oxide film 23 having a thickness of 1000 Å was formed as a gate insulating film of a crystalline silicon TFT by a plasma CVD method. As the raw material, trichlorethylene (C ₂ HCl ₃ ) was used in addition to the above gas. Oxygen 400SCCM flow into the chamber before film formation, substrate temperature 300 ° C, total pressure 5P
a, plasma was generated with an RF power of 150 W, and this state was maintained for 10 minutes. After that, 300S oxygen is added to the chamber.
A silicon oxide film was formed by introducing 15 SCCM of CCM and TEOS and 2 SCCM of trichloroethylene. The substrate temperature, RF power, and total pressure are each 300
C., 75 W, 5 Pa. After the film formation was completed, 100 Torr of hydrogen was introduced into the chamber, and hydrogen annealing was performed at 350 ° C. for 35 minutes.

【００２７】引き続いて、スパッタリング法によって、
厚さ３０００〜８０００Å、例えば６０００Åのタンタ
ル膜を堆積した。タンタルの代わりにチタンやタングス
テン、モリブテン、シリコンでもよい。但し、後の活性
化に耐えられるだけの耐熱性が必要である。なお、この
酸化珪素２３とタンタル膜の成膜工程は連続的におこな
うことが望ましい。そして、タンタル膜をパターニング
して、ＴＦＴのゲイト電極２４を形成した。さらに、こ
のタンタル配線の表面を陽極酸化して、表面に酸化物層
２５を形成した。陽極酸化は、酒石酸の１〜５％エチレ
ングリコール溶液中でおこなった。得られた酸化物層の
厚さは２０００Åであった。（図２（Ａ））Subsequently, by the sputtering method,
A tantalum film having a thickness of 3000 to 8000Å, for example, 6000Å was deposited. Instead of tantalum, titanium, tungsten, molybdenum, or silicon may be used. However, the heat resistance is required to withstand the subsequent activation. It is desirable that the steps of forming the silicon oxide 23 and the tantalum film be continuously performed. Then, the tantalum film was patterned to form the gate electrode 24 of the TFT. Further, the surface of this tantalum wiring was anodized to form an oxide layer 25 on the surface. Anodization was performed in a 1-5% ethylene glycol solution of tartaric acid. The thickness of the obtained oxide layer was 2000Å. (Fig. 2 (A))

【００２８】次に、プラズマドーピング法によって、シ
リコン領域にゲイト電極をマスクとして不純物（燐）を
注入した。ドーピングガスとして、フォスフィン（ＰＨ
₃ ）を用い、加速電圧を８０ｋＶとした。ドーズ量は２
×１０¹⁵ｃｍ^-2とした。この結果、Ｎ型の不純物領域２
６ａ、２６ｂが形成された。このとき、陽極酸化物のた
めに、ゲイト電極２４と不純物領域２６とはオフセット
状態となっている。（図２（Ｂ））Next, impurities (phosphorus) were implanted into the silicon region by plasma doping using the gate electrode as a mask. As doping gas, phosphine (PH
₃ ) was used and the acceleration voltage was set to 80 kV. Dose amount is 2
It was set to × 10 ¹⁵ cm ^-2 . As a result, the N-type impurity region 2
6a and 26b were formed. At this time, due to the anodic oxide, the gate electrode 24 and the impurity region 26 are in an offset state. (Fig. 2 (B))

【００２９】さらに、今度はイオン注入によって、シリ
コン領域にゲイト電極をマスクとしてニッケルイオンを
注入した。ドーズ量は２×１０¹³〜２×１０¹⁴ｃｍ^-2、
例えば５×１０¹³ｃｍ^-2とした。この結果、Ｎ型の不純
物領域２６ａ、２６ｂのニッケルの濃度は、５×１０¹⁸
ｃｍ^-3程度になった。（図２（Ｃ））Further, this time, nickel ions are implanted into the silicon region by ion implantation using the gate electrode as a mask. The dose amount is 2 × 10 ¹³ to 2 × 10 ¹⁴ cm ^-2 ,
For example, it is set to 5 × 10 ¹³ cm ^-2 . As a result, the concentration of nickel in the N-type impurity regions 26a and 26b is 5 × 10 ^18.
It became about cm ^-3 . (Fig. 2 (C))

【００３０】その後、窒素雰囲気中、５００℃で４時間
アニールすることによって、不純物を活性化させた。こ
のとき、Ｎ型不純物領域２６ａおよび２６ｂにはニッケ
ルイオンが注入されているので、このアニールによって
再結晶化が容易に進行した。こうして不純物領域２６
ａ、２６ｂを活性化した。（図２（Ｄ））Then, the impurities were activated by annealing at 500 ° C. for 4 hours in a nitrogen atmosphere. At this time, since nickel ions were implanted into the N-type impurity regions 26a and 26b, recrystallization was easily promoted by this annealing. Thus, the impurity region 26
a and 26b were activated. (Fig. 2 (D))

【００３１】続いて、層間絶縁物として厚さ２０００Å
の酸化珪素膜２７をＴＥＯＳを原料とするプラズマＣＶ
Ｄ法によって形成し、これにコンタクトホールを形成し
て、金属材料、例えば、窒化チタンとアルミニウムの多
層膜によってソース、ドレイン電極・配線２８ａ、２８
ｂを形成した。以上の工程によって半導体回路が完成し
た。（図２（Ｅ））Then, as an interlayer insulator, a thickness of 2000 Å
CV using TEOS as a raw material for the silicon oxide film 27 of
D method is used to form contact holes therein, and a source / drain electrode / wiring 28a, 28 is formed by a metal material, for example, a multilayer film of titanium nitride and aluminum.
b was formed. The semiconductor circuit is completed through the above steps. (Fig. 2 (E))

【００３２】作製された薄膜トランジスタの電界効果移
動度は、ゲイト電圧１０Ｖで７０〜１００ｃｍ² ／Ｖ
ｓ、しきい値は２．５〜４．０Ｖ、ゲイトに−２０Ｖの
電圧を印加したときのリーク電流は１０^-13 Ａ以下であ
った。The field effect mobility of the manufactured thin film transistor is 70 to 100 cm ² / V at a gate voltage of 10V.
s, the threshold value was 2.5 to 4.0 V, and the leak current when a voltage of -20 V was applied to the gate was 10 ^-13 A or less.

【００３３】[0033]

【発明の効果】本発明は、例えば、５００℃というよう
な低温、かつ、４時間という短時間でシリコン中のドー
ピング不純物の活性化をおこなうことによって、スルー
プットを向上させることができる。加えて、従来、６０
０℃以上のプロセスを採用した場合にはガラス基板の縮
みが歩留り低下の原因として問題となっていたが、本発
明を利用することによってそのような問題点は一気に解
消できた。According to the present invention, the throughput can be improved by activating the doping impurities in silicon at a low temperature such as 500 ° C. and at a short time of 4 hours. In addition, conventionally, 60
When a process of 0 ° C. or higher is adopted, shrinkage of the glass substrate has been a problem as a cause of a decrease in yield, but by using the present invention, such a problem can be solved at once.

【００３４】このことは、大面積の基板を一度に処理で
きることを意味するものである。すなわち、大面積基板
を処理することによって、１枚の基板から多くの半導体
回路（マトリクス回路等）を切りだすことによって単価
を大幅に低下させることができる。これを液晶ディスプ
レーに応用した場合には、量産性の向上と特性の改善が
図られる。このように本発明は工業上有益な発明であ
る。This means that a large area substrate can be processed at one time. That is, by processing a large-area substrate, a large number of semiconductor circuits (matrix circuits, etc.) can be cut out from one substrate, and the unit price can be significantly reduced. When this is applied to a liquid crystal display, mass productivity and characteristics can be improved. Thus, the present invention is an industrially useful invention.

【図面の簡単な説明】[Brief description of drawings]

【図１】 実施例１の作製工程断面図を示す。1A to 1C are cross-sectional views of a manufacturing process of Example 1.

【図２】 実施例２の作製工程断面図を示す。2A to 2C are cross-sectional views of a manufacturing process of Example 2.

【符号の説明】[Explanation of symbols]

１０・・・基板 １１・・・下地絶縁膜（酸化珪素） １２・・・島状シリコン領域 １３・・・ゲイト絶縁膜（酸化珪素） １４・・・ゲイト電極（燐ドープされたシリコン） １５・・・ソース、ドレイン領域 １６・・・触媒元素を含んだ被膜（珪化ニッケル） １７・・・層間絶縁物（酸化珪素） １８・・・金属配線・電極（窒化チタン／アルミニウ
ム）10 ... Substrate 11 ... Base insulating film (silicon oxide) 12 ... Island silicon region 13 ... Gate insulating film (silicon oxide) 14 ... Gate electrode (phosphorus-doped silicon) 15. ..Source / drain region 16 ... Coating containing catalytic element (nickel silicide) 17 ... Interlayer insulator (silicon oxide) 18 ... Metal wiring / electrode (titanium nitride / aluminum)

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−190329（ＪＰ，Ａ) 特開 平４−134869（ＪＰ，Ａ) 特開 平３−166372（ＪＰ，Ａ) 特開 昭63−56912（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/265 H01L 21/336 ─────────────────────────────────────────────────── --Continued from the front page (56) Reference JP-A-4-190329 (JP, A) JP-A-4-134869 (JP, A) JP-A-3-166372 (JP, A) JP-A-63- 56912 (JP, A) (58) Fields surveyed (Int.Cl. ⁷ , DB name) H01L 29/786 H01L 21/265 H01L 21/336

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 絶縁表面を有する基板上に結晶性を有す
る半導体膜を形成し、 前記半導体膜上にゲート絶縁膜を形成し、 前記ゲート絶縁膜上にタンタル、チタン、タングステ
ン、モリブデン又はシリコンを含む材料からなるゲート
電極を形成し、 前記ゲート電極をマスクとして前記ゲート絶縁膜を介し
て前記半導体膜に不純物を導入して前記半導体膜中に不
純物領域を形成し、 前記ゲート電極をマスクとして前記ゲート絶縁膜を介し
て前記不純物領域にニッケルイオンを導入し、 前記不純物領域を加熱して前記不純物を活性化させるこ
とを特徴とする半導体装置の作製方法。1. A forming a semiconductor film having crystallinity on a substrate having an insulating surface, said semiconductor film to form a Gate insulating film on tantalum on the gate insulating film, titanium, tungsten, molybdenum, or A gate electrode made of a material containing silicon is formed, impurities are introduced into the semiconductor film through the gate insulating film using the gate electrode as a mask to form an impurity region in the semiconductor film, and the gate electrode is masked. As a method of manufacturing a semiconductor device, nickel ions are introduced into the impurity region through the gate insulating film, and the impurity region is heated to activate the impurity . 【請求項２】 絶縁表面を有する基板上に結晶性を有す
る半導体膜を形成し、 前記半導体膜上にゲート絶縁膜を形成し、 前記ゲート絶縁膜上にタンタル、チタン、タングステ
ン、モリブデン又はシリコンを含む材料からなるゲート
電極を形成し、 前記ゲート電極をマスクとして前記ゲート絶縁膜を介し
て前記半導体膜に不純物を導入して前記半導体膜中に不
純物領域を形成し、 前記ゲート電極をマスクとして前記ゲート絶縁膜を介し
て前記不純物領域にニッケルイオンを導入し、 前記不純物領域を加熱して前記不純物を活性化させ、 前記不純物領域に電気的に接続して、窒化チタンとアル
ミニウムを含む導電膜を形成することを特徴とする半導
体装置の作製方法。Wherein forming a semiconductor film having crystallinity on a substrate having an insulating surface, said semiconductor film to form a Gate insulating film on tantalum on the gate insulating film, titanium, tungsten, molybdenum, or A gate electrode made of a material containing silicon is formed, impurities are introduced into the semiconductor film through the gate insulating film using the gate electrode as a mask to form an impurity region in the semiconductor film, and the gate electrode is masked. through the gate insulating film by introducing nickel ions into the impurity region as, by activating the impurities by heating the impurity region, and electrically connected to the impurity region, a conductive containing titanium nitride and aluminum A method for manufacturing a semiconductor device, which comprises forming a film. 【請求項３】 絶縁表面を有する基板上に結晶性を有す
る半導体膜を形成し、 前記半導体膜上にゲート絶縁膜を形成し、 前記ゲート絶縁膜上にタンタル、チタン、タングステ
ン、モリブデン又はシリコンを含む材料からなるゲート
電極を形成し、 前記ゲート電極をマスクとして前記ゲート絶縁膜を介し
て前記半導体膜に不純物を導入して前記半導体膜中に不
純物領域を形成し、 前記ゲート電極をマスクとして前記ゲート絶縁膜を介し
て前記不純物領域にニッケルイオンを導入し、 前記不純物領域を加熱して前記不純物を活性化させ、 前記ゲート電極の上方にＴＥＯＳを用いて酸化珪素を含
む層間絶縁膜を形成することを特徴とする半導体装置の
作製方法。Wherein forming a semiconductor film having crystallinity on a substrate having an insulating surface, said semiconductor film to form a Gate insulating film on tantalum on the gate insulating film, titanium, tungsten, molybdenum, or A gate electrode made of a material containing silicon is formed, impurities are introduced into the semiconductor film through the gate insulating film using the gate electrode as a mask to form an impurity region in the semiconductor film, and the gate electrode is masked. As a result, nickel ions are introduced into the impurity region through the gate insulating film, the impurity region is heated to activate the impurities, and TEOS is used to form an interlayer insulating film containing silicon oxide above the gate electrode. A method for manufacturing a semiconductor device, which comprises forming the semiconductor device. 【請求項４】 請求項１乃至３のいずれか一において、
前記不純物の活性化は窒素雰囲気中で行われることを特
徴とする半導体装置の作製方法。4. The method according to any one of claims 1 to 3,
The method for manufacturing a semiconductor device, wherein the activation of the impurity was carried out in a nitrogen atmosphere. 【請求項５】 請求項３において、前記層間絶縁膜の形
成にはプラズマＣＶＤ法を用いることを特徴とする半導
体装置の作製方法。5. The method for manufacturing a semiconductor device according to claim 3, wherein a plasma CVD method is used for forming the interlayer insulating film. 【請求項６】 請求項１乃至５のいずれか一において、
前記不純物の導入にはフォスフィンを用いることを特徴
とする半導体装置の作製方法。6. The method according to any one of claims 1 to 5,
A method for manufacturing a semiconductor device, wherein phosphine is used for introducing the impurities. 【請求項７】 請求項１乃至６のいずれか一において、
前記ゲート絶縁膜はＴＥＯＳと酸素とトリクロロエチレ
ンとを用いたプラズマＣＶＤ法によって形成されること
を特徴とする半導体装置の作製方法。7. The method according to any one of claims 1 to 6,
The gate insulating film is made of TEOS, oxygen and trichloroethylene.
A method for manufacturing a semiconductor device, which is formed by a plasma CVD method using a semiconductor. 【請求項８】 請求項１乃至７のいずれか一において、
前記不純物の活性化は５５０℃以下の温度、４時間以内
で行われることを特徴とする半導体装置の作製方法。 8. The method according to any one of claims 1 to 7,
Activation of the impurities is performed at a temperature of 550 ° C. or lower within 4 hours
A method for manufacturing a semiconductor device, comprising: