JP3359668B2 - Flip-flop circuit for controllably copying between slave latch and scan latch - Google Patents

Flip-flop circuit for controllably copying between slave latch and scan latch

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JP3359668B2
JP3359668B2 JP30394592A JP30394592A JP3359668B2 JP 3359668 B2 JP3359668 B2 JP 3359668B2 JP 30394592 A JP30394592 A JP 30394592A JP 30394592 A JP30394592 A JP 30394592A JP 3359668 B2 JP3359668 B2 JP 3359668B2
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type

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  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Shift Register Type Memory (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、スレーブ・ラッチと走
査ラッチの間において可制御コピーを行なうことのでき
るフリップ・フロップ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flip-flop circuit capable of controllably copying between a slave latch and a scan latch.

【０００２】[0002]

【従来の技術及び発明が解決しようとする課題】大形デ
ジタル・システムは、基本的に、「ラッチ」または「フ
リップ・フロップ」と呼ばれる記憶素子と、組み合わせ
論理回路と、クロック・システムとによって構成され
る。記憶素子は、レジスタと呼ばれることもある組をな
すように構成される。組内の素子数は、通常、システム
におけるワード当たりのビット数である。記憶素子から
なる組間には、組み合わせ論理回路が配置される。これ
らの組み合わせ論理回路は、それぞれ、レジスタの出力
に関して論理演算を行い、演算結果を別のレジスタの入
力に対して出力する。2. Description of the Related Art A large digital system basically comprises a storage element called a "latch" or "flip flop", a combinational logic circuit, and a clock system. Is done. The storage elements are configured to form a set, sometimes called a register. The number of elements in a set is typically the number of bits per word in the system. Combinational logic circuits are arranged between sets of storage elements. Each of these combinational logic circuits performs a logical operation on the output of a register and outputs the operation result to the input of another register.

【０００３】次のクロック・サイクルの開始でもある、
クロック・サイクルの終了時に、１つの組み合わせ論理
回路の出力に生じるデータがレジスタに記憶される。デ
ータは、レジスタの出力に、従って、次の組み合わせ論
理回路の入力に生じる。この第２の組み合わせ論理回路
は、所望の論理機能を実施し、その結果生じるデータを
次のレジスタの入力に加える。次のクロック・サイクル
の終了時に、データが、この第２のレジスタに記憶され
る。このプロセスは、システムの動作時に反復される。
すなわち、データは、組み合わせ論理回路によって処理
を受け、記憶されて、次の組み合わせ論理回路に送ら
れ、処理を受け、記憶され、等等。The start of the next clock cycle is also
At the end of the clock cycle, the data occurring at the output of one of the combinational logic circuits is stored in a register. Data occurs at the output of the register, and thus at the input of the next combinational logic circuit. This second combinational logic circuit performs the desired logic function and applies the resulting data to the input of the next register. At the end of the next clock cycle, data is stored in this second register. This process is repeated during operation of the system.
That is, the data is processed by the combinational logic circuit, stored, sent to the next combinational logic circuit, processed, stored, and so on.

【０００４】一般的なタイプのフリップ・フロップの１
つが、マスター・スレーブ・フリップ・フロップであ
る。マスター・スレーブ・フリップ・フロップは、２つ
のラッチ段、すなわち、マスター・ラッチ段及びスレー
ブ・ラッチ段から構成される。フリップ・フロップ入力
は、マスター・ラッチの入力に結合され、マスター・ラ
ッチの出力は、スレーブ・ラッチの入力に結合される。
スレーブ・ラッチの出力は、マスター・スレーブ・フリ
ップ・フロップの出力である。フリップ・フロップの結
合は、クロック信号によって制御される。クロック信号
が活動状態の場合、フリップ・フロップの入力はマスタ
ー・ラッチの入力に接続され、従って、マスター・ラッ
チの出力はフリップ・フロップに対する入力に追従す
る。同時に、クロック信号は、スレーブ・ラッチの入力
からマスター・ラッチの出力を分離する。その結果とし
て、フリップ・フロップの出力は、フリップ・フロップ
の入力における全ての遷移に追従することが阻止され
る。クロック信号がその非活動状態に変化すると、マス
ター・ラッチの入力は切断され、その出力はスレーブ・
ラッチに接続されて、マスター・スレーブ・フリップ・
フロップの出力になる。One of the common types of flip-flops
One is the master-slave flip-flop. The master-slave flip-flop is composed of two latch stages, a master latch stage and a slave latch stage. The flip-flop input is coupled to an input of a master latch, and the output of the master latch is coupled to an input of a slave latch.
The output of the slave latch is the output of the master-slave flip-flop. The flip-flop combination is controlled by a clock signal. When the clock signal is active, the input of the flip-flop is connected to the input of the master latch, so that the output of the master latch follows the input to the flip-flop. At the same time, the clock signal separates the output of the master latch from the input of the slave latch. As a result, the output of the flip-flop is prevented from following all transitions at the input of the flip-flop. When the clock signal changes to its inactive state, the input to the master latch is disconnected and its output is
Connected to the latch, the master-slave flip
Output flop.

【０００５】デジタル・システムに一般に用いられる特
徴は、「走査可能なラッチ」または「走査可能なフリッ
プ・フロップ」である。走査可能なフリップ・フロップ
には、適合するクロック信号を用いて、シフト・レジス
タの段に変換可能なラッチが含まれている。組み合わせ
論理回路間に結合されるレジスタは、１ワードのビット
を並列に受信し、出力するのが普通であり、一方、シフ
ト・レジスタは、一方の端部でビットを受信し、その段
を介してもう一方の端部に直列にシフトする。走査可能
なフリップ・フロップは、検査のために、シフト・レジ
スタの内容をシフト・アウトして、該内容を「走査」で
きるようにする。この「走査出力」動作に続いて、フリ
ップ・フロップに以前に記憶されていたデータを戻して
シフト・インすることによって、該データをフリップ・
フロップに復元することが可能になる。また、新しいデ
ータをシフト・インすることによって、フリップ・フロ
ップに新しい内容をロードすることができる。こうした
操作は、テスト及び診断手順時に実施されるのが普通で
ある。[0005] A commonly used feature in digital systems is a "scannable latch" or "scannable flip-flop." The scannable flip-flop includes a latch that can be converted to a stage of a shift register using a suitable clock signal. Registers coupled between the combinational logic circuits typically receive and output one word of bits in parallel, while shift registers receive bits at one end and pass through the stage. Shift to the other end in series. Scannable flip-floppy flop, for inspection, the content of the shift register is shifted out, so that the contents can "scan". Following this "scan out " operation, the data previously stored in the flip flop is flipped back by shifting it back in.
It is possible to restore to the flop. Also, new content can be loaded into flip-flops by shifting in new data. Such operations are typically performed during test and diagnostic procedures.

【０００６】データをレジスタにシフト・インし、レジ
スタからシフト・アウトする能力は、強力な診断道具で
ある。例えば、何らかの複雑な一連の操作時に、エラー
が検出されると、システムを停止させ、含まれているレ
ジスタの内容をシフト・アウトさせることが可能であ
る。エラーの原因を切り離すのに、さらにテストが必要
な場合には、１組の既知データをレジスタにシフト・イ
ンすることができる。そこでこのシステムに、１回に１
ステップずつ、一連の操作を実施させることが可能であ
る。各ステップが済む毎に、レジスタの内容がシフト・
アウトされ、予測データと比較される。エラーがなけれ
ば、データは、シフト・インして、レジスタに戻され、
次のステップが実行される。このプロセスは、エラーが
検出されるまで、続行される。こうして、エラーの生じ
たレジスタは、簡単に切り離されるので、エラーの原因
をより簡単に判定することができる。The ability to shift data into and out of registers is a powerful diagnostic tool. For example, if an error is detected during some complex series of operations, the system can be halted and the contents of the included registers shifted out. If further testing is needed to isolate the cause of the error, a set of known data can be shifted into the register. So, in this system, one at a time
A series of operations can be performed step by step. After each step, the contents of the register are shifted
Out and compared with the prediction data. If there are no errors, the data is shifted in and returned to the register,
The following steps are performed. This process continues until an error is detected. In this way, the register in which the error has occurred is easily separated, so that the cause of the error can be more easily determined.

【０００７】[0007]

【課題を解決するための手段】本発明は、マスター・ラ
ッチ、スレーブ・ラッチ及び走査ラッチを備えた走査可
能なフリップ・フロップである。マスター・ラッチ及び
スレーブ・ラッチは、走査可能なフリップ・フロップの
データ記憶区分として機能し、マスター・ラッチ及び走
査ラッチは、シフト・レジスタ区分として機能する。ス
レーブ・ラッチの出力は、フリップ・フロップのＱまた
はデータ出力として利用される。該出力は、それ自体で
は、フリップ・フロップのデータ内容を表すものであ
る。走査ラッチの出力は、フリップ・フロップの走査出
力として利用される。スレーブ・ラッチと走査ラッチ
は、互いに結合されているので、一方に記憶されている
値は、もう一方にコピーすることが可能である。SUMMARY OF THE INVENTION The present invention is a scannable flip-flop having a master latch, a slave latch, and a scan latch. The master latch and the slave latch function as a data storage section of the scannable flip-flop, and the master latch and the scan latch function as a shift register section. The output of the slave latch is used as the Q or data output of the flip-flop. The output itself represents the data content of the flip-flop. The output of the scan latch is used as the flip-flop scan output. Since the slave latch and the scan latch are coupled to each other, the value stored on one can be copied to the other.

【０００８】本発明の望ましい実施例には、スレーブ・
ラッチと走査ラッチの間における結合を制御可能にする
回路が含まれている。２つのラッチは、互いに接続する
こともできるし、互いから分離することも可能である。
互いに接続される場合、スレーブ・ラッチに記憶されて
いるデータは、走査ラッチにコピーされ、走査ラッチに
記憶されているデータは、スレーブ・ラッチにコピーさ
れる。互いに分離されている場合、スレーブ・ラッチに
記憶されているデータは、走査ラッチにコピーされず、
走査ラッチにシフト・インされるデータは、スレーブ・
ラッチに影響しない。In a preferred embodiment of the present invention, the slave
Circuitry is included to allow control of the coupling between the latch and the scan latch. The two latches can be connected to each other or separated from each other.
When connected together, the data stored in the slave latch is copied to the scan latch and the data stored in the scan latch is copied to the slave latch. When separated from each other, the data stored in the slave latch is not copied to the scan latch,
The data shifted into the scan latch is
Does not affect latching.

【０００９】スレーブ・ラッチと走査ラッチの間におけ
る制御可能な結合によって、本発明にいくつかの利点が
もたらされる。スレーブ・ラッチと走査ラッチが接続さ
れると、走査ラッチには、常に、フリップ・フロップの
スレーブ・ラッチにおける現在の内容が（直接または反
転して）含まれている。従って、スレーブ・ラッチの内
容のシフト・アウトが可能になる前に、走査ラッチに該
内容をロードするために、特殊なクロック信号は必要が
ない。また、フリップ・フロップの走査能力は、通常の
動作時におけるシステム性能を劣化させることはない。
走査出力は、独立した走査ラッチによって駆動されるの
で、スレーブ・ラッチ出力、従って、データ出力は、走
査出力に接続された回路要素によってダウン・ロードさ
れない。[0009] The controllable coupling between the slave latch and the scan latch offers several advantages to the present invention. When the slave and scan latches are connected, the scan latch always contains (directly or inverted) the current contents of the flip-flop slave latch. Thus, before allowing shift out the contents of the slave latch, to load the contents of the scan latch, special clock signal is not required. Also, the flip-flop scanning capability does not degrade system performance during normal operation.
Since the scan output is driven by a separate scan latch, the slave latch output, and thus the data output, is not down-loaded by the circuitry connected to the scan output.

【００１０】スレーブ・ラッチ及び走査ラッチが互いに
分離されている場合、走査動作は、スレーブ・ラッチの
内容に影響しない。従って、走査可能なフリップ・フロ
ップによって作られたレジスタへのデータの走査中、フ
リップ・フロップの出力は変化しない。これによって、
望ましくない論理状態のスイッチングがシステム中を伝
搬するのが阻止される。また、レジスタから送り出され
るデータの走査によって、レジスタの内容が妨げられる
ことはない。従って、上述の逐一命令式診断テスト手順
の実施中、エラーに関する走査出力及び検査の後で、レ
ジスタにデータを復元する必要はない。このプロセス
は、直接次のステップに続けることができる。When the slave latch and the scan latch are separated from each other, the scanning operation does not affect the contents of the slave latch. Thus, during scanning of data into the register created by the scannable flip-flop, the output of the flip-flop does not change. by this,
Switching undesirable logic states through the system to transfer <br/> transportable is prevented. Scanning of data sent from the register does not interfere with the contents of the register. Thus, during the above-described step-by-step diagnostic test procedure, there is no need to restore data to the registers after scan- out and checking for errors. This process can continue directly with the next step.

【００１１】さらに、レジスタのフリップ・フロップに
対するデータ入力についても、走査出力することができ
る。システムが停止すると、各組合わせ論理回路の出力
は、次のレジスタの入力に加えられる。これらの入力
は、フリップ・フロップの走査ラッチにシフト・イン
し、さらに、検査のためシフト・アウトすることができ
る。走査ラッチ及びスレーブ・ラッチは、互いに分離さ
れているので、この操作によって、レジスタの内容が変
更されることはない。従って、レジスタの内容について
も、走査することができる。Further, data input to the flip-flop of the register can be scanned and output . When the system shuts down, the output of each combinational logic circuit is applied to the input of the next register. These inputs can be shifted into flip-flop scan latches and further shifted out for inspection. Since the scan latch and the slave latch are separated from each other, this operation does not change the contents of the register. Therefore, the contents of the register can be scanned.

【００１２】スレーブ・ラッチ及び走査ラッチを分離す
ることによって、走査ラッチがスレーブ・ラッチに追従
するのも阻止される。通常のシステム動作時に、走査ラ
ッチからの出力データが不要の場合には、２つのラッチ
を分離することができる。この結果、論理状態の変化
数、従って、システムの電力消費が減少する。Separating the slave latch from the scan latch also prevents the scan latch from following the slave latch. During normal system operation, if output data from the scan latch is not needed, the two latches can be separated. As a result, the number of logic state changes, and thus the power consumption of the system, is reduced.

【００１３】[0013]

【実施例】図１及び２には、本発明を構成するデジタル
・システムの一部が示されている。走査可能なフリップ
・フロップ１０は、レジスタ１８及び２０においてグル
ープ化される。組み合わせ論理回路２２及び２４からの
並列データが、それぞれ、レジスタ１８のフリップ・フ
ロップのデータ入力Ｄ 1 〜Ｄ 4 及びレジスタ２０のフリッ
プ・フロップのデータ入力Ｄ 5 〜Ｄ 8 に加えられる。並列
データは、レジスタ１８のデータ出力Ｑ 1 〜Ｑ 4 及びレジ
スタ２０のデータ出力Ｑ 5 〜Ｑ 8 に生じる。1 and 2 show a portion of a digital system constituting the present invention. Scannable flip-flops 10 are grouped in registers 18 and 20. The parallel data from the combinational logic circuits 22 and 24 are supplied to the flip-flops of the register 18 respectively.
Data input D 1 to D 4 and the flip of the register 20.
It is applied to the data input D 5 ~ D 8 of flop-flop. Parallel data occurs on the data outputs Q 1 -Q 4 of the register 18 and the data outputs Q 5 -Q 8 of the register 20.

【００１４】レジスタ１８及び２０は、直列データの処
理を行うことも可能である。各フリップ・フロップの走
査出力ＳＯは、次のフリップ・フロップの走査入力ＳＩ
に接続される。各レジスタ１８及び２０の走査入力に加
えられるデータは、レジスタに直列にシフト・インされ
る。また、レジスタのデータは、レジスタの走査出力か
ら直列にシフト・アウトすることができる。The registers 18 and 20 can also process serial data. The scan output SO of each flip-flop is equal to the scan input SI of the next flip-flop.
Connected to. Data applied to the scan inputs of each register 18 and 20 is serially shifted into the registers. Also, register data can be serially shifted out of the scan output of the register.

【００１５】図３には、本発明の実施例において用いら
れる典型的なラッチ回路の機能が示されている。ＥＮＡ
ＢＬＥ１が肯定されると、データはＩＮＰＵＴ１に加え
られる。データは、インバータＩ１によって反転され、
ラッチの出力として生じる。データは、インバータＩ２
によって再び反転され、Ｉ１の入力に戻される。ＥＮＡ
ＢＬＥ１が非活動状態に変化すると、データは、ラッチ
に記憶され、インバータＩ２によってそのラッチ状態に
維持される。ＩＮＰＵＴ２は、同様の方法で機能し、信
号ＥＮＡＢＬＥ２がラッチを制御する。FIG. 3 shows the function of a typical latch circuit used in an embodiment of the present invention. ENA
If BLE1 is asserted, the data is applied to INPUT1. The data is inverted by inverter I1,
Occurs as the output of the latch. Data is stored in inverter I2
, And is returned to the input of I1. ENA
When BLE1 changes to the inactive state, data is stored in the latch and maintained in that latched state by inverter I2. INPUT2 functions in a similar manner, with signal ENABLE2 controlling the latch.

【００１６】図４は、走査可能なフリップ・フロップ回
路のブロック図である。ＤＡＴＡＩＮ入力におけるデー
タは、制御信号ＳＣ＿Ｎが肯定される場合には、伝送ゲ
ートＧ３を介して、かつシステム・クロック信号ＣＬＫ
が否定される場合には、伝送ゲートＧ４を介してマスタ
ー・ラッチ１２のＩＮＰＵＴ１に対して使用可能にな
る。データは、ＭＱノード１１におけるマスター・ラッ
チ１２の出力に生じる。ＣＬＫが肯定されると、データ
がマスター・ラッチ１２にラッチされ、Ｇ６を介してス
レーブ・ラッチ１４のＩＮＰＵＴ１に加えられて、スレ
ーブ・ラッチ１４の出力、従って、フリップ・フロップ
のＱ出力に生じる。制御信号ＩＳＯＬ＿Ｎ及びＣＬＫＢ
が、肯定されると、Ｇ９及びＧ１０が使用可能になり、
スレーブ・ラッチ１４のデータは、走査ラッチ１６にコ
ピーされる。ＣＬＫが否定されると、Ｇ６が使用禁止に
なり、データがスレーブ・ラッチ１４及び走査ラッチ１
６にラッチされる。FIG. 4 is a block diagram of a flip-flop circuit capable of scanning. The data at the DATAIN input is transmitted through transmission gate G3 and system clock signal CLK when control signal SC_N is asserted.
Is not available, INPUT 1 of master latch 12 is enabled via transmission gate G4. Data occurs at the output of master latch 12 at MQ node 11. When CLK is asserted, data is latched into master latch 12 and applied to INPUT1 of slave latch 14 via G6, resulting at the output of slave latch 14, and thus the Q output of the flip-flop. Control signals ISOL_N and CLKB
Is affirmative, G9 and G10 are enabled,
The data in slave latch 14 is copied to scan latch 16. When CLK is negated, G6 is disabled and data is transferred to slave latch 14 and scan latch 1
6 is latched .

【００１７】ＳＣＡＮ ＩＮ入力のデータは、Ｇ５を介
して、マスター・ラッチ１２のＩＮＰＵＴ２に対して使
用可能になり、ＳＣ＿Ｎが否定される場合、走査クロッ
ク信号ＣＬＫＡの順次状態遷移によって、マスター・ラ
ッチ１２にラッチされる。ＣＬＫＢが肯定されると、マ
スター・ラッチ１２にラッチされたデータは、Ｇ７を介
して、走査ラッチ１６のＩＮＰＵＴ２に対して使用可能
になり、ＳＣＡＮ ＯＵＴフリップ・フロップの出力に
生じる。ＣＬＫＢ信号は、Ｇ１１も使用可能にし、従っ
て、ＩＳＯＬ＿Ｎが肯定されると、Ｇ８が使用可能にな
り、走査ラッチ１６のデータは、スレーブ・ラッチ１４
にコピーされる。ＣＬＫＢが否定されると、データが、
走査ラッチ１６及びスレーブ・ラッチ１４にラッチされ
る。The data on the SCAN IN input is made available to INPUT 2 of the master latch 12 via G5, and if SC_N is negated, the sequential state transition of the scan clock signal CLKA causes the master latch 12 Latched . When CLKB is asserted, the data latched in master latch 12 is made available to INPUT2 of scan latch 16 via G7 and appears at the output of the SCAN OUT flip-flop. The CLKB signal also enables G11, so when ISOL_N is asserted, G8 is enabled and the data in scan latch 16 is
Is copied to If CLKB is negated, the data
Is latched in the scan latch 16 and the slave latch 14.

【００１８】留意すべきは、図５及び図６のフリップ・
フロップにおける３つのラッチのそれぞれにおいて、入
力と出力の間で一つのレベルの論理反転が生じるという
ことである。従って、以下の解説において、値が、ラッ
チに対して「コピーされる」、「転送される」、「クロ
ックされる」、「記憶される」等と記載の場合、論理状
態の反転を含んでいる。ただし、本発明は、インバータ
で構成されていない、従って、あるレベルの論理反転を
導入しないラッチによって実施することも可能である。
インバータのないラッチから構成されるフリップ・フロ
ップは、特許請求の範囲に定義された本発明の精神及び
範囲内である。It should be noted that the flip-flops of FIGS.
In each of the three latches in the flop, one level of logic inversion occurs between the input and the output. Thus, in the following discussion, reference to a value as "copied", "transferred", "clocked", "stored", etc., for a latch includes inversion of the logic state. I have. However, the invention can also be implemented with latches that are not implemented with inverters and thus do not introduce a certain level of logic inversion.
Flip-flops composed of latches without inverters are within the spirit and scope of the invention as defined in the following claims.

【００１９】図５には、図４の実施例の実施が示されて
いる。この構成の場合、ラッチ回路１２Ａ、１４Ａ、及
び、１６Ａのそれぞれが、１対のインバータによって実
現されている。各ラッチにおけるインバータ（Ｉ３、Ｉ
５、Ｉ７）の一方は、他方（Ｉ４、Ｉ６、Ｉ８）よりも
駆動能力が強い。これによって、ラッチの出力が、次の
ラッチの弱いインバータの状態に関係なく、次のラッチ
の入力を駆動することが可能になる。例えば、図５の場
合、スレーブ・ラッチ１４Ａが高い出力値を有している
場合、インバータＩ６の入力が高になり、その出力は低
になる。Ｉ６の出力は、Ｉ５の入力を駆動し、Ｉ５の出
力、従って、スレーブ・ラッチ１４Ａの出力における値
を高に保つ。スレーブ・ラッチ１４Ａにおける値を低に
変化させるのが所望の場合、マスター・ラッチ１２Ａに
おけるインバータＩ３の出力は高にセットされ、制御信
号ＤＣＬＫ（インバータＩ９及びＩ１０を介してＣＬＫ
から導き出される）が肯定されて、パス・トランジスタ
Ｔ４を使用可能にする。ＣＬＫ＿Ｎ（Ｉ９を介してＣＬ
Ｋから導き出される）が否定され、この結果、パス・ト
ランジスタＴ５が使用可能になる。インバータＩ５に対
する入力において、インバータＩ３とインバータＩ６の
出力間には、競合が生じる。Ｉ３は、入力を高に駆動し
ようとし、Ｉ６は、入力を低に駆動しようとする。しか
し、Ｉ３は、より強い駆動能力を有しているので、Ｉ５
に対する入力を駆動して高にし、Ｉ５の出力が、低に変
化し、Ｉ６の出力は、高に変化することになる。Ｔ４及
びＴ５が使用禁止になり、Ｉ３がもはやＩ５に対する入
力を駆動しなくなると、Ｉ６の出力がＩ５を所望の低状
態に保つことになる。FIG. 5 shows an implementation of the embodiment of FIG. In the case of this configuration, each of the latch circuits 12A, 14A, and 16A is realized by a pair of inverters. Inverters (I3, I3) in each latch
5, I7) has a stronger driving capability than the other (I4, I6, I8). This allows the output of the latch to drive the input of the next latch, regardless of the state of the weak inverter of the next latch. For example, in FIG. 5, if slave latch 14A has a high output value, the input of inverter I6 will be high and its output will be low. The output of I6 drives the input of I5, keeping the value at the output of I5, and thus the output of slave latch 14A , high. If to change the value in the slave latch 14A to low is desired, the output of the inverter I 3 in the master latch 12A is set high, the control signal DCLK (through the inverter I9 and I10 CLK
) Is asserted to enable pass transistor T4. CLK_N (CL via I9
(Derived from K) is negated, thereby enabling pass transistor T5. At the input to the inverter I5, a conflict occurs between the outputs of the inverters I3 and I6. I3 attempts to drive the input high, and I6 attempts to drive the input low. However, since I3 has a stronger driving capability, I5
Will be driven high, the output of I5 will go low and the output of I6 will go high. When T4 and T5 are disabled and I3 no longer drives the input to I5, the output of I6 will hold I5 at the desired low state.

【００２０】図５の回路の場合、制御信号ＳＣ＿Ｎを利
用して、動作モードが選択される。通常またはシステム
モード動作の場合、ＳＣ＿Ｎが肯定され、ＣＬＫＡ及び
ＣＬＫＢは否定される。ＳＣ＿Ｎが肯定されると、Ｔ１
は使用可能になる。ＣＬＫが否定され、ＣＬＫ＿Ｎが肯
定されるとＴ２は使用可能になる。ＤＡＴＡ ＩＮ入力
に生じるデータは、マスター・ラッチ１２Ａに加えられ
る。ＣＬＫが肯定されると、トランジスタＴ２が使用禁
止になり、データがマスター・ラッチ１２Ａにラッチさ
れる。同時にＤＣＬＫが肯定され、ＣＬＫ＿Ｎが否定さ
れる。Ｔ４およびＴ５が使用可能になり、マスター・ラ
ッチ１２Ａのデータがスレーブ・ラッチ１４Ａの入力に
加えられ、その出力及びフリップ・フロップのＱ出力に
生じる。ＣＬＫが否定されると、Ｔ２が使用可能にな
り、Ｔ４及びＴ５が使用禁止になる。データは、スレー
ブ・ラッチ１４Ａにラッチされ、ＤＡＴＡ ＩＮ入力に
おける新しいデータが、マスター・ラッチ１２Ａに対し
て、使用可能になる。In the case of the circuit shown in FIG. 5, an operation mode is selected using the control signal SC_N. For normal or system mode operation, SC_N is affirmative, CLKA and CLK B is denied. If SC_N is affirmed, T1
Becomes available. CLK is denied, CLK_N is positive
Once set, T2 becomes available. Data occurring on the DATA IN input is applied to master latch 12A. When CLK is asserted, transistor T2 is disabled and data is latched into master latch 12A. At the same time, DCLK is affirmed and CLK_N is negated. T4 and T5 are enabled, and the data in master latch 12A is applied to the input of slave latch 14A and appears on its output and the Q output of the flip-flop. If CLK is negated, T2 is enabled and T4 and T5 are disabled. Data is latched into slave latch 14A and new data at the DATA IN input is available to master latch 12A.

【００２１】制御信号ＩＳＯＬ＿Ｎ（インバータＩ１１
を介してＩＳＯＬから導き出される）が肯定されると、
トランジスタＴ７が活動状態になる。走査クロックＣＬ
ＫＢが否定されるので、ＣＬＫＢ＿Ｎ（Ｉ１２を介して
ＣＬＫＢから導き出される）が肯定され、トランジスタ
Ｔ１０も活動状態になる。従って、スレーブ・ラッチ１
４Ａ及び走査ラッチ１６Ａは、互いに、分離されない。
スレーブ・ラッチ１４Ａの出力にデータが生じると、走
査ラッチ１６Ａにコピーされる。こうして、３つのラッ
チが、１つのフリップ・フロップとして働き、スレーブ
・ラッチ１４Ａの出力は、フリップ・フロップのＱ出力
であり、走査ラッチ１６Ａの出力は、−Ｑ出力である。
−Ｑフリップ・フロップ出力を得るもう１つの方法は、
単純に、Ｑ出力を独立したインバータに接続し、インバ
ータの出力を−Ｑとして利用することである。制御信号
ＩＳＯＬ＿Ｎが否定されると、Ｔ６及びＴ７が両方とも
使用禁止になり、スレーブ・ラッチ１４Ａ及び走査ラッ
チ１６Ａが、互いに分離される。スレーブ・ラッチ１４
Ａの出力におけるデータは、走査ラッチ１６Ａに生じな
い。従って、走査ラッチ１６Ａは、スレーブ・ラッチ１
４Ａに追従して状態を変化させないので、フリップ・フ
ロップの電力消費は減少する。Control signal ISOL_N (inverter I11
Is derived from ISOL via
Transistor T7 becomes active. Scan clock CL
Since KB is negated, CLKB_N (derived from CLKB via I12) is asserted and transistor T10 is also activated. Therefore, slave latch 1
4A and scan latch 16A are not separated from each other.
When data occurs at the output of slave latch 14A, it is copied to scan latch 16A. Thus, the three latches act as one flip-flop, the output of slave latch 14A is the Q output of the flip-flop and the output of scan latch 16A is the -Q output.
Another way to get the -Q flip-flop output is
Simply connect the Q output to an independent inverter and use the output of the inverter as -Q. When control signal ISOL_N is negated, both T6 and T7 are disabled and slave latch 14A and scan latch 16A are isolated from each other. Slave latch 14
The data at the output of A does not occur at scan latch 16A. Therefore, the scan latch 16A is connected to the slave latch 1
Since the state is not changed following 4A, the power consumption of the flip-flop is reduced.

【００２２】走査モードの動作時、ＳＣ＿Ｎは否定され
る。これによって、ＤＡＴＡ ＩＮ入力に生じるデータ
が、ＳＣＡＮ ＩＮ入力のデータと同時に、マスター・
ラッチ１２Ａに加えられるのが阻止される。走査クロッ
クＣＬＫＡが肯定されると、Ｔ３が使用可能になり、Ｓ
ＣＡＮ ＩＮ入力におけるデータが、マスター・ラッチ
の入力に生じることになる。ＣＬＫＡが否定されると、
データは、マスター・ラッチ１２Ａにラッチされる。次
に、ＣＬＫＢが肯定されると、Ｔ８が使用可能になり、
マスター・ラッチ１２Ａのデータが、走査ラッチ１６Ａ
にコピーされる。ＣＬＫＢが否定されると、Ｔ８が使用
禁止になり、データは、走査ラッチ１６Ａにラッチされ
る。During operation in scan mode, SC_N is negated. This allows the data generated at the DATA IN input to coincide with the data at the SCAN IN input and the master data.
It is prevented from being applied to the latch 12A. If the scan clock CLKA is positive, T3 becomes available and S
Data at the CAN IN input will occur at the input of the master latch. If CLKA is negated,
Data is latched in the master latch 12A. Next, when CLKB is asserted, T8 becomes available,
The data of the master latch 12A is stored in the scan latch 16A.
Is copied to If CLKB is negated, T8 is disabled and data is latched into scan latch 16A.

【００２３】ＩＳＯＬ＿ＮがＣＬＫＢパルス時に肯定さ
れると、Ｔ６及びＴ９が活動状態になり、走査ラッチ１
６Ａの出力に生じるデータは、スレーブ・ラッチ１４Ａ
にコピーされることになる。ＩＳＯＬ＿Ｎが否定される
と、Ｔ６は、非活動状態になり、走査データは、スレー
ブ・ラッチ１４Ａに生じない。従って、データは、ＳＣ
ＡＮ ＩＮ入力とＳＣＡＮ ＯＵＴ出力によって、Ｑ出
力の値を変えることなく、フリップ・フロップを介して
シフトさせることができる。When ISOL_N is asserted during the CLKB pulse, T6 and T9 go active and scan latch 1
The data that appears at the output of 6A is the slave latch 14A.
Will be copied to If ISOL_N is negated, T6 goes inactive and no scan data occurs on slave latch 14A. Therefore, the data is SC
The AN IN input and the SCAN OUT output allow the shift through the flip-flop without changing the value of the Q output.

【００２４】図６には、本発明のもう１つの実施例が示
されている。このフリップ・フロップ回路１０Ｂは、同
様のコンポーネントが、全て、同じサイズを有し、同じ
駆動能力を備えている、ゲート・アレイ技術によって実
現される。従って、ラッチに対する入力信号が、ラッチ
における対抗するインバータ・ゲートに打ち勝つものと
仮定することはできない。各ラッチに対する入力が、出
力インバータ（Ｉ１３、Ｉ１５、Ｉ１７）の状態、従っ
て、ラッチ出力を確実に変更することができるようにす
るため、伝送ゲート（ＴＧ）を利用して、対抗するイン
バータ（Ｉ１４、Ｉ１６、Ｉ１８）の出力がラッチの入
力から分離される。例えば、ＣＬＫが肯定されると、信
号ＭＣＬＫ（インバータＩ１９、ＮＡＮＤゲート２８、
及び、インバータＩ２１を介してＣＬＫ及びＳＣ＿Ｎか
ら導き出された）は、否定される。ゲートＴＧ１が、使
用禁止になり、ゲートＴＧ２は、使用可能になる。ま
た、ＣＬＫＡが、否定になると、ゲートＴＧ３が使用禁
止になり、ゲートＴＧ４が使用可能になる。ＤＡＴＡ
ＩＮまたはＳＣＡＮ ＩＮ入力のデータが、マスター・
ラッチ１２Ｂからブロックされる。マスター・ラッチ１
２Ｂの値が、インバータＩ１３の出力に生じる。この値
は、Ｉ１４によって反転され、反転値は、使用可能にな
ったゲートＴＧ２及びＴＧ４を介してＩ１３の入力に加
えられる。マスター・ラッチ１２Ｂの値は、適合するク
ロック信号を設定して、ＤＡＴＡ ＩＮ入力とＳＣＡＮ
ＩＮ入力のいずれかからのその入力に対するデータを
使用可能にすることによって、変更することができる。
ＣＬＫが否定され、ＳＣ＿Ｎが肯定されると、ＭＣＬＫ
は肯定される。ＴＧ１が使用可能になり、ＴＧ２が使用
禁止になると、ＤＡＴＡ ＩＮのデータだけが、Ｉ１３
に対する入力、従って、マスター・ラッチ１２Ｂに達す
る。一方、ＣＬＫＡが肯定されると、ＴＧ３が、使用可
能になり、ＴＧ４が、使用禁止になる。ＳＣ＿Ｎが、否
定されると、ＭＣＬＫが否定されて、ＴＧ１は使用禁止
状態に保持され、ＴＧ２が使用可能状態に保持される。
従って、ＳＣＡＮ ＩＮにおけるデータだけが、Ｉ１３
の入力に達する。FIG. 6 shows another embodiment of the present invention. The flip-flop circuit 10B is realized by gate array technology, in which similar components have the same size and the same driving capability. Therefore, it cannot be assumed that the input signal to the latch will overcome the opposing inverter gate in the latch. To ensure that the input to each latch can change the state of the output inverters (I13, I15, I17), and thus the latch output, use a transmission gate (TG) to counter the inverter (I14). , I16, I18) are isolated from the inputs of the latch. For example, if CLK is affirmative, the signal MCLK (inverter I19, NAND gate 28,
And derived from CLK and SC_N via inverter I21) are negated. The gate TG1 is disabled and the gate TG2 is enabled. When CLKA becomes negative, the use of the gate TG3 is prohibited and the use of the gate TG4 is enabled. DATA
The data at the IN or SCAN IN input is
Blocked from latch 12B. Master latch 1
A value of 2B occurs at the output of inverter I13. This value is inverted by I14, and the inverted value is applied to the input of I13 via the enabled gates TG2 and TG4. The value of the master latch 12B sets the appropriate clock signal and sets the DATA IN input and SCAN
It can be changed by making data available for that input from any of the IN inputs.
When CLK is negated and SC_N is affirmed, MCLK
Is affirmed. When TG1 becomes usable and TG2 is prohibited, only the data of DATA IN becomes I13
Input for, therefore, reach the master latch 12B. On the other hand, if CLKA is affirmed, TG3 becomes usable and TG4 becomes prohibited. If SC_N is negated, MCLK is negated, TG1 is held in the disabled state, and TG2 is held in the enabled state.
Therefore, only the data in SCAN IN is I13
Reach the input.

【００２５】スレーブ・ラッチ１４Ｂの場合、ＴＧ６及
びＴＧ８が使用可能になると、データがＩ１６によって
Ｉ１５に維持される。マスター・ラッチ１２Ｂからスレ
ーブ・ラッチ１４Ｂにデータを転送することが所望の場
合、ＤＣＬＫ（インバータＩ１９及びＩ２０を介してＣ
ＬＫから導き出される）が、肯定される。ＴＧ５が、使
用可能になり、ＴＧ６が、使用禁止になるので、マスタ
ー・ラッチ１２Ｂからのデータだけが、インバータＩ１
５の入力に達する。データは、Ｉ１５によって反転され
て、スレーブ・ラッチの出力、フリップ・フロップのＱ
出力にも生じる。走査ラッチ１６Ｂからスレーブ・ラッ
チ１４Ｂにデータを転送することが所望の場合、ＩＳＯ
Ｌ＿Ｎ（インバータＩ２２を介してＩＳＯＬから導き出
される）は、肯定され、ＤＣＬＫは、否定される。ＴＧ
７が使用可能になって、ＴＧ８が使用禁止になり、ＤＣ
ＬＫが否定されるので、ＴＧ６が使用可能になり、従っ
て、走査ラッチ１６Ｂからのデータは、スレーブ・ラッ
チ１４Ｂに転送される。For slave latch 14B, when TG6 and TG8 become available, data is maintained at I15 by I16. If it is desired to transfer data from master latch 12B to slave latch 14B, DCLK (CCLK via inverters I19 and I20)
LK) is affirmed. Since TG5 is enabled and TG6 is disabled, only the data from master latch 12B is available at inverter I1.
Reach 5 inputs. The data is inverted by I15 and the output of the slave latch, Q of the flip-flop,
Also occurs on the output. If it is desired to transfer data from scan latch 16B to slave latch 14B,
L_N (derived from ISOL via inverter I22) is asserted and DCLK is negated. TG
7 becomes available, TG8 becomes unavailable, and DC
Since LK is negated, TG6 is enabled, and thus data from scan latch 16B is transferred to slave latch 14B.

【００２６】走査ラッチ１６Ｂにおいて、ＴＧ１０及び
ＴＧ１１が使用可能になると、データは、Ｉ１８によっ
てＩ１７に維持される。マスター・ラッチ１２Ｂから走
査ラッチ１６Ｂにデータを転送するのが所望の場合、Ｃ
ＬＫＢが肯定される。ＴＧ１２が使用可能になると、Ｔ
Ｇ１１が使用禁止になり、従って、マスター・ラッチ１
２Ｂからのデータだけが、インバータＩ１７の入力に達
する。データは、Ｉ１７によって反転され、フリップ・
フロップのＳＣＡＮ ＯＵＴ出力でもある、走査ラッチ
の出力に生じる。データをスレーブ・ラッチ１４Ｂから
走査ラッチ１６Ｂに転送するのが所望の場合、ＩＳＯＬ
＿Ｎが肯定され、ＣＬＫＢが否定される。ＴＧ９は使用
可能になって、ＴＧ１０が使用禁止になり、ＣＬＫＢ
が、否定されるので、ＴＧ１１が使用可能になり、従っ
て、スレーブ・ラッチ１４Ｂからのデータは、走査ラッ
チ１６Ｂに転送される。機能的には、図５及び図６の回
路は、同じであり、１つのわずかな相違がある。信号Ｄ
ＣＬＫ及びＣＬＫＢが、同時に肯定される場合、回路
は、異なる動作をする。図５の場合、スレーブ・ラッチ
のＩ５の入力において、Ｉ３とＩ７の出力間に競合が生
じる。従って、スレーブ・ラッチの出力は、不定であ
る。しかし、図６の場合、ＤＣＬＫが肯定されるので、
ＴＧ５が使用可能になり、Ｉ１３は、スレーブ・ラッチ
におけるＩ１５の入力を駆動する。ＴＧ６が使用禁止に
なるので、他の信号は、Ｉ１５の駆動を試みることがで
きない。競合は起こらず、Ｉ１３は、スレーブ・ラッチ
の出力を制御する。この差は、図５において、Ｉ７より
も高い駆動能力備えるようにＩ３を選択することによっ
て、除去することができる。ＤＣＬＫ及びＣＬＫＢが、
同時に肯定されると、Ｉ３は、Ｉ５の入力においてＩ７
より優位に立つので、スレーブ・ラッチの出力を制御す
る。従って、２つの回路は、同じように動作する。When TG10 and TG11 are enabled in scan latch 16B, data is maintained at I17 by I18. If it is desired to transfer data from master latch 12B to scan latch 16B,
LKB is affirmed. When TG12 becomes available, T
G11 is disabled and therefore master latch 1
Only data from 2B reaches the input of inverter I17. The data is inverted by I17 and the flip
This occurs at the output of the scan latch, which is also the SCAN OUT output of the flop. If it is desired to transfer data from slave latch 14B to scan latch 16B, ISOL
_N is affirmed and CLKB is denied. TG9 is enabled, TG10 is disabled and CLKB
Is negated, so that TG11 is enabled, and thus the data from slave latch 14B is transferred to scan latch 16B. Functionally, the circuits of FIGS. 5 and 6 are the same, with one slight difference. Signal D
If CLK and CLKB are asserted simultaneously, the circuit behaves differently. In the case of FIG. 5, a conflict occurs between the outputs of I3 and I7 at the input of I5 of the slave latch. Therefore, the output of the slave latch is undefined. However, in the case of FIG. 6, since DCLK is affirmed,
TG5 is enabled and I13 drives the input of I15 in the slave latch. No other signal can attempt to drive I15 because TG6 is disabled. No contention occurs and I13 controls the output of the slave latch. This difference can be eliminated by selecting I3 in FIG. 5 to have a higher driving capability than I7. DCLK and CLKB are
Simultaneously affirmed, I3 becomes I7 at the input of I5.
Control the output of the slave latch as it has more advantage. Thus, the two circuits operate in the same way.

【００２７】図１及び２には、走査可能なフリップ・フ
ロップを利用することができる、可能性のある構成が示
されている。フリップ・フロップ１０は、レジスタ１８
及び２０においてグループ化される。組み合わせ論理回
路２２及び２４の出力は、それぞれ、レジスタ１８及び
２０のフリップ・フロップに対するＤＡＴＡ ＩＮ入力
である。フリップ・フロップのＱ出力は、組み合わせ論
理回路の入力に接続される。レジスタを介してデータの
シフトを可能にするため、各フリップ・フロップのＳＣ
ＡＮ ＯＵＴ出力は、次のフリップ・フロップのＳＣＡ
Ｎ ＩＮ入力に接続される。各レジスタにおける最初の
フリップ・フロップのＳＣＡＮ ＩＮ入力は、レジスタ
に対するＳＣＡＮ ＩＮ入力として用いられ、各レジス
タにおける最後のフリップ・フロップのＳＣＡＮ ＯＵ
Ｔ出力は、レジスタに対するＳＣＡＮ ＯＵＴ出力とし
て用いられる。FIGS. 1 and 2 show possible configurations in which a scannable flip-flop can be used. The flip-flop 10 is connected to the register 18
And 20. The outputs of combinational logic 22 and 24 are the DATA IN inputs to the flip-flops of registers 18 and 20, respectively. The Q output of the flip-flop is connected to the input of the combinational logic. To enable shifting of data through the registers , the SC of each flip-flop
The AN OUT output is the SCA of the next flip-flop.
Connected to N IN input. The SCAN IN input of the first flip-flop in each register is used as the SCAN IN input to the register, and the SCAN OU of the last flip-flop in each register.
The T output is used as the SCAN OUT output to the register.

【００２８】通常のシステム・モードの動作の場合、制
御信号ＳＣ＿Ｎは、肯定され、ＩＳＯＬは、否定され
る。論理回路２２の出力におけるデータは、レジスタ１
８のＤＡＴＡ ＩＮ入力に加えられる。ＣＬＫ信号が肯
定され、次に、否定されるＣＬＫパルスの後、データ
は、レジスタ１８にラッチされ、そのＱ出力及び論理回
路２４の入力に生じる。論理回路２４は、入力データに
関して必要な論理演算を実施し、その結果得られるデー
タが、論理回路２４の出力及びレジスタ２０のＤＡＴＡ
ＩＮ入力に生じる。次のＣＬＫパルスの後、このデー
タは、レジスタ２０にラッチされ、そのＱ出力に生じ
る。For normal system mode operation, control signal SC_N is asserted and ISOL is negated. The data at the output of the logic circuit 22 is stored in the register 1
8 is applied to the DATA IN input. After the CLK signal is asserted and then negated, the CLK data is latched into register 18 and occurs at its Q output and at the input of logic circuit 24. Logic circuit 24 performs necessary logical operations on the input data, and the resulting data is output from logic circuit 24 and the DATA
Occurs at the IN input. After the next CLK pulse, this data is latched into register 20 and appears at its Q output.

【００２９】レジスタ１８及び２０からデータをシフト
・アウトし、あるいは、該レジスタにシフト・インする
のが所望の場合、フリップ・フロップ１０に、走査モー
ドの動作をさせなければならない。ＣＬＫが否定され、
制御信号ＳＣ＿Ｎが否定されて、ＩＳＯＬが肯定される
と、レジスタのＱ出力に対して走査動作が影響を与える
のが阻止される。If it is desired to shift data out of, or into, registers 18 and 20, flip-flop 10 must be operated in scan mode. CLK is negated,
When control signal SC_N is negated and ISOL is affirmed, the scan operation is prevented from affecting the Q output of the register.

【００３０】図７は、レジスタ１８において同時に実施
される走査入力動作及び走査出力動作に関するタイミン
グ図である。各フリップ・フロップ段のＳＣＡＮ ＯＵ
Ｔ出力は、ＣＬＫＢパルスが後続するＣＬＫＡパルスに
よって、次のフリップ・フロップ段にシフトする。４対
の走査クロック・パルスの後、レジスタのもとの内容Ｖ
1 、Ｖ 2 、Ｖ 3 、Ｖ 4 は、レジスタ１８のＳＣＡＮ ＯＵＴ
出力にシフトされた。同時に、新しいレジスタ・データ
Ｕ 1 、Ｕ 2 、Ｕ 3 、Ｕ 4 は、レジスタにシフトされた。この
動作時、ＩＳＯＬが、肯定されているので、レジスタ１
８の出力Ｖ 1 、Ｖ 2 、Ｖ 3 、Ｖ 4 は、変化しなかった。し
かし、最後のＣＬＫＢパルスの後、ＩＳＯＬが、否定さ
れると、新しいデータをレジスタの出力にコピーするこ
とが可能になる。FIG. 7 is a timing chart for the scan input operation and the scan output operation performed simultaneously in the register 18. SCAN OU of each flip-flop stage
The T output is shifted to the next flip-flop stage by a CLKA pulse followed by a CLKB pulse. After four pairs of scan clock pulses, the original contents of the register V
1 , V 2 , V 3 and V 4 are the SCAN OUT of the register 18
Output shifted. At the same time, new register data
U 1 , U 2 , U 3 , U 4 have been shifted into registers. In this operation, since ISOL is affirmed, register 1
The outputs V 1 , V 2 , V 3 , V 4 of 8 did not change. However, after the last CLKB pulse, if ISOL is negated, new data can be copied to the output of the register.

【００３１】フリップ・フロップ回路１０は、ＤＡＴＡ
ＩＮフリップ・フロップ入力をＳＣＡＮ ＯＵＴ出力
にシフトすることも可能である。図１及び２のシステム
が、その通常モードで動作している間、フリップ・フロ
ップのデータ入力を走査して、エラーがないか確かめる
ことが必要になる可能性がある。これを行うため、シス
テムＣＬＫが否定される。ＳＣ＿Ｎが肯定されるので、
最終組の入力データは、マスター・ラッチ回路１２に加
えられる。レジスタからのこのデータを走査出力するた
め、ＩＳＯＬが肯定され、ＣＬＫＢパルスが加えられ
る。これによって、走査ラッチ１６及びＳＣＡＮ ＯＵ
Ｔフリップ・フロップ出力におけるデータ入力がラッチ
される。従って、ＣＬＫＡパルスの前にＣＬＫＢパルス
を加えることによって、マスター・ラッチ１２によって
当初保持された値が、後続の走査出力のため、走査ラッ
チ１６に生じる。これらの値は、ＣＬＫＢパルスが後続
するＣＬＫＡパルスを用いて上述のように走査出力する
ことができる。ＩＳＯＬは、第１の走査出力時に肯定さ
れるので、フリップ・フロップＱ出力は、保存され、次
に、走査出力することができる。これは、ＩＳＯＬを否
定し、次に、肯定して、スレーブ出力を走査ラッチ１６
にラッチし、さらに、走査出力手順を続行することによ
って行われる。ＣＬＫＡは、ＣＬＫＢに先行するので、
スレーブ・ラッチ１４に当初保持されていた値は、マス
ター・ラッチ１２に当初保持されている値に優先してコ
ピーされ、これにより後者は、この走査動作において失
われることになる。The flip-flop circuit 10 has a DATA
It is also possible to shift the IN flip-flop input to the SCAN OUT output. While the system of FIGS. 1 and 2 is operating in its normal mode, it may be necessary to scan the flip-flop data input for errors. To do this, the system CLK is negated. Since SC_N is affirmed,
The final set of input data is applied to master latch circuit 12. ISOL is asserted and a CLKB pulse is applied to scan out this data from the register. This allows the scan latch 16 and the SCAN OU
The data input at the T flip-flop output is latched . Therefore, by adding the CLKB pulse before CLKA pulse value it held initially by the master latch 12, for subsequent scanning output occurs scan latch 16. These values can be scanned out as described above using a CLKA pulse followed by a CLKB pulse. Since ISOL is asserted on the first scan output, the flip-flop Q output is saved and can then be scanned out. This negates ISOL and then asserts it, causing the slave output to go to scan latch 16
Latched, further performed by continuing the scanning output procedure. Since CLKA precedes CLKB,
The value originally held in the slave latch 14 is copied over the value originally held in the master latch 12, so that the latter will be lost in this scanning operation.

【００３２】図１及び２の構成は、組み合わせ論理回路
２２及び２４をテストするために用いることも可能であ
る。例えば、レジスタ１８及び２０を利用して、組み合
わせ論理回路２４における伝搬遅延を測定することが可
能である。図８は、測定のためのタイミング図である。
測定を実施するため、ＣＬＫ、ＳＣ＿Ｎ、及び、ＩＳＯ
Ｌは否定される。１組の既知データＶ 1 、Ｖ 2 、Ｖ 3 、Ｖ 4
が、走査され、レジスタ１８に送り込まれる。ＩＳＯＬ
が否定されるので、データは、スレーブ・ラッチ１４に
ラッチされ、フリップ・フロップ１０のＱ出力に生じ
る。Ｖ 1 〜Ｖ 4 が組み合わせ論理回路２４の入力に加えら
れると、結果生じる出力Ｚ 5 〜Ｚ 8 が、レジスタ２０のＤ
ＡＴＡ ＩＮ入力に加えられる。次に、もう１組の既知
データＶ 1 ´ 、Ｖ 2 ´、Ｖ 3 ´、Ｖ 4 ´ が、走査入力さ
れ、ＩＳＯＬが肯定される。この第２組のデータは、マ
スター・ラッチ１２にラッチされ、フリップ・フロップ
１０のノードＭＱ 1 〜ＭＱ 4 に生じる。次に、時間ｔ 1 に
おいて、ＣＬＫパルスが加えられ、それに引き続きＳＣ
＿Ｎが肯定される。データＺ 5 〜Ｚ 8 は、レジスタ２０の
出力Ｑ 5 〜Ｑ 8 に対してクロックされる。同時に、Ｖ 1 ´
〜Ｖ 4 ´が、レジスタ１８の出力Ｑ 1 〜Ｑ 4 及び組み合わ
せ論理回路２４の入力に生じる。このデータは、組み合
わせ論理回路２４を介して伝搬し、少し後の時間ｔ 2 に
おいて、組み合わせ論理回路２４の出力は、Ｚ 5 ´〜Ｚ 8
´に変化する。次に、第２のＣＬＫパルスが、時間ｔ 3
に加えられ、新しいレジスタ２０のＤＡＴＡ ＩＮ入力
Ｚ 5 ´〜Ｚ 8 ´が、レジスタ２０の出力Ｑ 5 〜Ｑ 8 に対して
クロックされる。組み合わせ論理回路２４の出力に、Ｚ
5 ´〜Ｚ 8 ´が生じた後（時間ｔ 2 ）、この第２のクロッ
ク・パルス（時間ｔ 3 ）がくる場合、時間ｔ 3 後のレジス
タ２０の出力には、Ｚ 5 ´〜Ｚ 8 ´が含まれる。しかし、
組み合わせ論理回路２４の出力がｔ 3 の前に変化しなか
った場合、レジスタ２０の出力には、新しいデータは生
じない。従って、論理回路２４の遅延の正確な測定値
は、２つのクロック・パルス間における時間的隔たりを
狭める毎に、上述の手順を繰り返し実施することによっ
て求めることができる。すなわち、プロセスを繰り返す
毎に、ＣＬＫパルス間における時間ｔ 3 −ｔ 1 が短縮され
る。結果として、この時間は、論理回路における時間遅
延ｔ 2 −ｔ 1 に接近することになる。レジスタ２０の出力
が、Ｚ 5 〜Ｚ 8 からＺ 5 ´〜Ｚ 8 ´へのデータの変化を捕捉
しなければ、時間ｔ 3 −ｔ 1 は、論理回路２４の遅延ｔ 2
−ｔ 1 以下になる。従って、遅延の正確な測定値が得ら
れる。The arrangements of FIGS. 1 and 2 can also be used to test combinational logic circuits 22 and 24. For example, the propagation delay in the combinational logic circuit 24 can be measured using the registers 18 and 20. FIG. 8 is a timing chart for measurement.
CLK, SC_N and ISO to perform measurements
L is negated. One set of known data V 1 , V 2 , V 3 , V 4
Are scanned and sent to register 18. ISOL
Is negated, the data is stored in the slave latch 14.
Latched and occurs at the Q output of flip-flop 10. When V 1 -V 4 are applied to the inputs of combinational logic 24, the resulting outputs Z 5 -Z 8 are applied to D 20 of register 20.
Added to the ATA IN input. Next, another set of known data V 1 ′, V 2 ′, V 3 ′, V 4 ′ is scanned and input, and ISOL is affirmed. The second set of data is latched in the master latch 12, resulting in node MQ 1 ~ MQ 4 of flip-flop 10. Then, at time t 1, CLK pulse is applied, it continues SC
_N is affirmed. Data Z 5 ~ Z 8 is clocked to the output Q 5 ~ Q 8 of the register 20. At the same time, V 1 ´
To V 4 ′ occur at the outputs Q 1 to Q 4 of the register 18 and at the input of the combinational logic 24. This data propagates through the combinational logic circuit 24, at time t 2 after a bit, the output of the combinational logic circuit 24, Z 5 '~ Z 8
To ' . Next, the second CLK pulse is applied at time t 3
And the DATA IN input of the new register 20
Z 5 ′ to Z 8 ′ are clocked with respect to the outputs Q 5 to Q 8 of the register 20. Z is output to the output of the combinational logic circuit 24.
When the second clock pulse (time t 3 ) comes after the occurrence of 5 ′ to Z 8 ′ (time t 2 ), the output of the register 20 after the time t 3 includes Z 5 ′ to Z 8. ' Is included. But,
If the output of combinational logic 24 did not change before t 3 , no new data would appear at the output of register 20. Thus, an accurate measure of the delay of logic circuit 24 can be determined by repeating the above procedure each time the time interval between two clock pulses is reduced. That is, each time the process is repeated, the time t 3 -t 1 between the CLK pulses is reduced. As a result, this time will approach the time delay t 2 -t 1 in the logic circuit. The output of the register 20, unless captured data changes to Z 5 '~ Z 8' from Z 5 ~ Z 8, time t 3 -t 1, the delay t 2 of the logic circuit 24
−t 1 or less. Thus, an accurate measurement of the delay is obtained.

【００３３】本発明については、特に、望ましい実施例
に関して図示し、解説してきたが、当業者には明らかな
ように、特許請求の範囲に定義された本発明の精神及び
範囲から逸脱することなく、形態及び細部においてさま
ざまな変更を加えることが可能である。The present invention has been particularly shown and described with respect to preferred embodiments, but will be apparent to those skilled in the art without departing from the spirit and scope of the invention as defined in the appended claims. Various changes in form, details and details are possible.

【００３４】[0034]

【発明の効果】本発明によれば、通常の動作時における
システム性能を劣化させることなく、スレーブ・ラッチ
の内容のシフト・アウトが可能になる前に、走査ラッチ
に該内容をロードするための特殊なクロック信号は必要
がない。また、スレーブ・ラッチ出力、従って、データ
出力は、走査出力に接続された回路要素によってダウン
・ロードされない。さらに、望ましくない論理状態のス
イッチングがシステム中を伝搬するのが阻止され、レジ
スタから送り出されるデータの走査によって、レジスタ
の内容が妨げられることはない。従って、逐一命令式診
断テスト手順の実施中、エラーに関する走査及び検査の
後で、レジスタにデータを復元する必要はない。According to the present invention, a scan latch can be loaded with its contents before the contents of the slave latch can be shifted out without degrading system performance during normal operation . No special clock signal is required. Also, the slave latch output, and thus the data output, is not down-loaded by circuitry connected to the scan output. In addition, switching of undesired logic states is prevented from propagating through the system , and scanning of data coming out of the register does not interfere with the contents of the register. Thus, during implementation of the successive approximation single instruction type diagnostic test procedure, after scanning and testing for errors, it is not need to restore the data in the register.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明を構成するディジタル・システムの一
部のブロック図である。FIG. 1 is a block diagram of a part of a digital system constituting the present invention.

【図２】 本発明を構成するディジタル・システムの一
部のブロック図である。FIG. 2 is a block diagram of a part of a digital system constituting the present invention.

【図３】 本発明を実施するのに用いられる代表的なラ
ッチ回路の論理図表である。FIG. 3 is a logic diagram of an exemplary latch circuit used to implement the present invention.

【図４】 本発明による走査可能なフリップ・フロップ
のブロック図である。FIG. 4 is a block diagram of a scannable flip-flop according to the present invention.

【図５】 図４の実施例を実現する論理図表である。FIG. 5 is a logic diagram for implementing the embodiment of FIG.

【図６】 本発明の他の実施例の論理図表である。FIG. 6 is a logic diagram of another embodiment of the present invention.

【図７】 本発明により実行される走査入力及び走査出
力のタイミング図である。FIG. 7 is a timing diagram of scan input and scan output performed according to the present invention.

【図８】 本発明により実行される論理テスト機能のタ
イミング図である。FIG. 8 is a timing diagram of a logic test function performed according to the present invention.

【符号の説明】[Explanation of symbols]

１０ フリップ・フロップ １２，１２Ａ，１２Ｂ マスター・ラッチ １４，１４Ａ，１４Ｂ スレーブ・ラッチ １６，１６Ａ，１６Ｂ 走査ラッチ 10 Flip flop 12, 12A, 12B Master latch 14, 14A, 14B Slave latch 16, 16A, 16B Scan latch

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 19/00 G01R 31/28 G06F 11/22 H03K 3/289 H03K 3/3562 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. 7 , DB name) G11C 19/00 G01R 31/28 G06F 11/22 H03K 3/289 H03K 3/3562

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】システムクロックに応答して第１の入力を
ラッチし、且つ第１の走査クロックに応答して第２の入
力をラッチするマスター・ラッチ回路と、 システムクロックに応答して該マスター・ラッチ回路か
らの値をラッチするスレーブ・ラッチ回路と、 第２の走査クロックに応答して前記マスター・ラッチ回
路からの値をラッチする走査ラッチ回路と、及び 前記スレーブ・ラッチ回路及び前記走査ラッチ回路の一
方が他方からの値を受信してラッチするコピー回路とを
含む、走査可能なフリップ・フロップ回路。A master latch circuit for latching a first input in response to a system clock and for latching a second input in response to a first scan clock; A slave latch circuit for latching a value from a latch circuit, a scan latch circuit for latching a value from the master latch circuit in response to a second scan clock, and the slave latch circuit and the scan latch A copy circuit wherein one of the circuits receives and latches a value from the other. 【請求項２】前記コピー回路が、前記スレーブ・ラッチ
回路と前記走査ラッチ回路のどちらも他方からの値を受
信してラッチしないように制御可能である、請求項１の
走査可能なフリップ・フロップ回路。2. The scanable flip-flop of claim 1, wherein said copy circuit is controllable such that neither said slave latch circuit nor said scan latch circuit receives and latches a value from the other. circuit. 【請求項３】前記走査ラッチ回路が、前記スレーブ・ラ
ッチ回路からの値を受信してラッチする、請求項１また
は２の走査可能なフリップ・フロップ回路。3. The scanable flip-flop circuit of claim 1, wherein said scan latch circuit receives and latches a value from said slave latch circuit. 【請求項４】前記スレーブ・ラッチ回路が、前記走査ラ
ッチ回路からの値を受信してラッチする、請求項１の走
査可能なフリップ・フロップ回路。4. The scanable flip-flop circuit of claim 1, wherein said slave latch circuit receives and latches a value from said scan latch circuit. 【請求項５】前記走査ラッチ回路が、前記スレーブ・ラ
ッチ回路からの値を受信してラッチする、請求項４の走
査可能なフリップ・フロップ回路。5. The scanable flip-flop circuit of claim 4, wherein said scan latch circuit receives and latches a value from said slave latch circuit. 【請求項６】前記マスター・ラッチ回路、前記スレーブ
・ラッチ回路、及び前記走査ラッチ回路が、それぞれ、
２つのインバータ・ゲートを用いて実現されており、第
１のインバータ・ゲートの出力が第２のインバータ・ゲ
ートの入力に結合され、且つ第２のインバータ・ゲート
の出力が第１のインバータ・ゲートの入力に結合され
る、請求項１から５の何れかの走査可能なフリップ・フ
ロップ回路。6. The master latch circuit, the slave latch circuit, and the scan latch circuit, respectively,
Implemented using two inverter gates, the output of the first inverter gate is coupled to the input of the second inverter gate, and the output of the second inverter gate is connected to the first inverter gate. A scanable flip-flop circuit according to any of the preceding claims, coupled to an input of the flip-flop. 【請求項７】第１のインバータ・ゲートが、第２のイン
バータ・ゲートより大きい駆動能力を備えており、それ
により、その第２のインバータ・ゲートと、その前のラ
ッチ段の第１のインバータ・ゲートとの間のラッチ段の
入力において、競合が除去され、ラッチに記憶された値
が、その前のラッチ段の支配的な第１のインバータ・ゲ
ートにより制御される、請求項６の走査可能なフリップ
・フロップ回路。7. The first inverter gate has a greater driving capability than the second inverter gate, so that the second inverter gate and the first inverter of the preceding latch stage. 7. The scan of claim 6, wherein at the input of the latch stage to the gate, contention is eliminated and the value stored in the latch is controlled by the dominant first inverter gate of the previous latch stage. Possible flip-flop circuit.
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