JP3358712B2 - Receiving circuit and receiving method in ISDN line termination device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＣＣＩＴＴ（現Ｉ
ＴＵ−Ｔ）勧告Ｉ．４３０において規定される信号を受
信するＩＳＤＮ基本アクセスユーザ網インタフェース終
端装置（ＮＴ）における受信回路及び受信方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CCITT (current I
TU-T) Recommendation I. The present invention relates to a receiving circuit and a receiving method in an ISDN basic access user network interface terminal (NT) for receiving a signal specified in 430.

【０００２】[0002]

【従来の技術】従来、ＣＣＩＴＴ（現ＩＴＵ−Ｔ）勧告
Ｉ．４３０において規定される網終端装置（ＮＴ）がサ
ポートする配線構成（短距離受動バス接続・ポイント−
ポイント接続・延長受動バス接続）全てに対し、自動的
に対応するＩＳＤＮ回線終端装置の受信回路としては、
特開平５―３００６３号に記載されたものが知られてい
る。2. Description of the Related Art Conventionally, CCITT (current ITU-T) Recommendation I.T. Wiring configuration (short-distance passive bus connection / point-
Point connection / extended passive bus connection) For all of the receiving circuits of the ISDN line termination device that automatically respond,
The one described in JP-A-5-30063 is known.

【０００３】図８は、従来のＩＳＤＮ回線終端装置にお
ける受信回路の構成を示している。同図において、受信
回路は、バス線路からの信号を受信するレシーバ２と、
このレシーバ２から出力される受信信号との同期を制御
し受信クロックを発生するフレーム同期部１３と、この
受信クロックにより受信信号からデータを抽出するサン
プリング部１４と、このサンプリング部１４で抽出され
たデータを出力する出力部１５を備える。FIG. 8 shows a configuration of a receiving circuit in a conventional ISDN line termination device. In the figure, a receiving circuit includes a receiver 2 for receiving a signal from a bus line,
A frame synchronizer 13 that controls the synchronization with the reception signal output from the receiver 2 to generate a reception clock, a sampling unit 14 that extracts data from the reception signal using the reception clock, and a sampling unit 14 that extracts the data. An output unit 15 for outputting data is provided.

【０００４】上記フレーム同期部１３は、受信信号１の
バイオレーションを検出するバイオレーション検出回路
３と、このバイオレーション検出出力により受信フレー
ムの位相を検出する受信フレーム位相検出回路４と、検
出された受信フレームから２種類の異なる位相遅延を有
するクロックパルスを作成するクロックパルス作成回路
５とから構成されている。また、上記サンプリング部１
４には、上記２種類のクロックパルスによりそれぞれ受
信信号からサンプリングされたデータを蓄える第１のバ
ッファ８および第２のバッファ９から構成され、更に、
上記出力部１５は、第１のバッファ８または第２のバッ
ファ９からデータを選択出力するセレクタ１１と、この
セレクタ１１を制御するバッファ切替回路１０を含み、
上記バッファ切替回路１０は、上記２つのバッファ出力
のうち４回連続で補助フレームビットが検出される側の
出力を上記セレクタ１１が選択するように制御し、フレ
ーム同期確立後に再び、補助フレームビット検出に異常
が発生した場合、現在選択中のバッファを他に切り換え
ることで対応するように構成されている。[0004] The frame synchronization section 13 includes a violation detection circuit 3 for detecting the violation of the received signal 1, a received frame phase detection circuit 4 for detecting the phase of the received frame based on this violation detection output. And a clock pulse generation circuit 5 for generating two types of clock pulses having different phase delays from the received frame. The sampling unit 1
4 includes a first buffer 8 and a second buffer 9 for storing data sampled from a received signal by the two types of clock pulses, respectively.
The output unit 15 includes a selector 11 for selectively outputting data from the first buffer 8 or the second buffer 9 and a buffer switching circuit 10 for controlling the selector 11.
The buffer switching circuit 10 controls the selector 11 to select an output of the two buffer outputs from which the auxiliary frame bit is detected four times in succession, and again detects the auxiliary frame bit after the frame synchronization is established. Is configured to respond to the occurrence of an error by switching the currently selected buffer to another.

【０００５】このように上記従来の受信回路において
も、ＣＣＩＴＴ（現ＩＴＵ−Ｔ）勧告Ｉ．４３０におい
て規定される網終端装置（ＮＴ）がサポートする配線構
成（短距離受動バス接続・ポイント−ポイント接続・延
長受動バス接続）全てに対して、自動的に対応すること
は可能である。As described above, even in the above-mentioned conventional receiving circuit, the CCITT (current ITU-T) Recommendation I.T. It is possible to automatically cope with all the wiring configurations (short-distance passive bus connection, point-to-point connection, and extended passive bus connection) supported by the network terminating device (NT) defined in 430.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、上記従
来のＩＳＤＮ回線終端装置の受信回路においては、第１
のバッファ８の出力より補助フレームビットが４回連続
して正しくサンプリングされたかどうかを検出し、正し
くサンプリングできた場合には、第１のクロック６で同
期を確立させ、そうでない場合には、第２のクロック７
でサンプリングした第２のバッファ９の出力より同様の
検証を行い、第２のクロック７で同期を確立させ、同期
確立後に補助フレームビット検出に異常が発生した（補
助フレームビットが４回連続して正しく検出されない）
場合には、現在選択しているバッファを他に切り替える
ことで対応している。このため、切替までに４フレーム
を有し、その間ビット誤りのあるデータを最終受信デー
タとして送出し続けてしまうという問題がある。However, in the receiving circuit of the conventional ISDN line termination device, the first
It is detected from the output of the buffer 8 whether or not the auxiliary frame bits have been correctly sampled four times in succession. If the sampling has been performed correctly, the synchronization is established with the first clock 6. Clock 7 of 2
The same verification is performed from the output of the second buffer 9 sampled in the above, synchronization is established by the second clock 7, and an abnormality occurs in the auxiliary frame bit detection after the synchronization is established (the auxiliary frame bit is continuously output four times). Not detected correctly)
In this case, the currently selected buffer is switched to another buffer. For this reason, there is a problem in that four frames are provided before switching, and data having a bit error is continuously transmitted as final reception data during that time.

【０００７】また、レシーバ２から出力される受信信号
との同期を制御し受信クロックを発生するフレーム同期
部１３は、バイオレーション則からフレームビットＦを
検出し、フレームビットの立ち下がり位相をクロック作
成回路５に出力する構成となっており、回路規模が大き
くなることと、１０ＭＨｚ程度のサンプリングクロック
が必要で有ることにより消費電力が大きくなる問題を有
していた。A frame synchronizing unit 13 for controlling the synchronization with the reception signal output from the receiver 2 and generating a reception clock detects the frame bit F from the violation rule and generates the falling phase of the frame bit as a clock. The output is output to the circuit 5, and there is a problem that the power consumption increases due to the increase in circuit scale and the need for a sampling clock of about 10 MHz.

【０００８】本発明は、上記従来の問題を解決するもの
で、ＣＣＩＴＴ（現ＩＴＵ−Ｔ）勧告Ｉ．４３０におい
て規定される網終端装置（ＮＴ）がサポートする配線構
成（短距離受動バス接続・ポイント−ポイント接続・延
長受動バス接続）全てに対して、自動的に対応し、ビッ
ト誤りを継続させず、より正しくデータ受信を行うこと
ができるＩＳＤＮ回線終端装置における受信回路及び受
信方法を提供することを目的とする。[0008] The present invention solves the above-mentioned conventional problems, and is based on CCITT (currently ITU-T) Recommendation I.T. All of the wiring configurations (short-distance passive bus connection, point-to-point connection, and extended passive bus connection) supported by the network terminating device (NT) specified in 430 are automatically handled without continuing bit errors. It is an object of the present invention to provide a receiving circuit and a receiving method in an ISDN line termination device capable of more correctly receiving data.

【０００９】[0009]

【課題を解決するための手段】上記課題を解決するため
に本発明は、レシーバ、サンプリングクロック生成部、
２つのサンプリング部、セレクタとセレクタ制御回路か
らなるデータ選択部を有するＩＳＤＮ回線終端装置にお
ける受信回路であって、前記サンプリングクロック生成
部を、送信クロックをＴ１，Ｔ２の一定時間遅延させて
２つのサンプリングクロックを生成する構成にし、前記
２つのサンプリング部は、受信信号のバイオレーション
を検出するバイオレーション検出回路と、前記バイオレ
ーション検出回路において検出されたバイオレーション
を監視し、バイオレーション則の判定を行うことにより
フレーム同期確立を検出するフレーム同期検出回路と、
受信信号より抽出された受信データをバイオレーション
則の判定が終了するまで蓄えると共に一巡遅延を吸収す
るためのバッファメモリとから構成され、前記セレクタ
制御回路は、送信クロックをＴ１時間遅延させたサンプ
リングクロックを使用するサンプリング部と送信クロッ
クをＴ２時間遅延させたサンプリングクロックを使用す
るサンプリング部のうち、どちらか正しくバイオレーシ
ョンが検出されてフレーム同期が確立した側のデータを
選択するように構成され、さらに前記セレクタ制御回路
は、フレーム同期確立後、現在選択中のサンプリング部
において検出されたバイオレーションがバイオレーショ
ン則に違反した時に、他方のサンプリング部において検
出されたバイオレーションを検証し、それが正しい場合
には前記セレクタを切り替え、また、他方のバイオレー
ション検出にも異常が生じていた場合には、前記セレク
タの切替を行わずに所定フレーム分のバイオレーション
則の判定を行い、所定フレーム分違反が継続した場合に
は、フレーム同期外れを検出するものである。In order to solve the above problems, the present invention provides a receiver, a sampling clock generator,
What is claimed is: 1. A receiving circuit in an ISDN line termination device having two sampling units and a data selection unit comprising a selector and a selector control circuit, wherein said sampling clock generation unit delays a transmission clock by a predetermined time of T1 and T2 to perform two sampling operations. In a configuration for generating a clock, the two sampling units monitor a violation detection circuit that detects a violation of a received signal, and monitor the violation detected by the violation detection circuit to determine a violation rule. A frame synchronization detection circuit that detects the establishment of frame synchronization by
A buffer memory for storing received data extracted from the received signal until the determination of the violation rule is completed and for absorbing a loop delay, wherein the selector control circuit delays the transmission clock by a time T1. And a sampling unit using a sampling clock obtained by delaying the transmission clock by the time T2, so as to select data on the side where frame synchronization is established by correctly detecting violation, and After establishing frame synchronization, the selector control circuit verifies the violation detected in the other sampling unit when the violation detected in the currently selected sampling unit violates the violation rule, and when it is correct. Is the selector Switching, and if an abnormality has also occurred in the other violation detection, determination of the violation rule for a predetermined frame is performed without switching the selector, and when the violation for the predetermined frame continues, , Out of frame synchronization.

【００１０】本発明によれば、ＣＣＩＴＴ勧告Ｉ．４３
０において規定される網終端装置がサポートする配線構
成全てに対して自動的に対応し、ビット誤りを継続させ
ず、より正しくデータ受信を行うことができる。According to the present invention, CCITT Recommendation I. 43
It automatically responds to all of the wiring configurations supported by the network terminating device specified in 0, and can perform data reception more correctly without continuing bit errors.

【００１１】また、本発明は、レシーバ、サンプリング
クロック生成部、２つのサンプリング部、セレクタとセ
レクタ制御回路からなるデータ選択部を有するＩＳＤＮ
回線終端装置における受信方法であって、前記サンプリ
ングクロック生成部により送信クロックをＴ１，Ｔ２の
一定時間遅延させて２つのサンプリングクロックを生成
し、前記２つのサンプリング部により受信信号のバイオ
レーションを検出し、該検出されたバイオレーションを
もとにバイオレーション則の判定を行うことによりフレ
ーム同期確立を検出し、かつ受信信号より抽出された受
信データをバイオレーション則の判定が終了するまで蓄
えると共に一巡遅延を吸収し、前記セレクタ制御回路に
より、送信クロックをＴ１時間遅延させたサンプリング
クロックを使用するサンプリング部と送信クロックをＴ
２時間遅延させたサンプリングクロックを使用するサン
プリング部のうち、どちらか正しくバイオレーションが
検出されてフレーム同期が確立した側のデータを選択
し、さらに前記セレクタ制御回路により、フレーム同期
確立後、現在選択中のサンプリング部において検出され
たバイオレーションがバイオレーション則に違反した時
に、他方のサンプリング部において検出されたバイオレ
ーションを検証し、それが正しい場合には前記セレクタ
を切り替え、また、他方のバイオレーション検出にも異
常が生じていた場合には、前記セレクタの切替を行わず
に所定フレーム分のバイオレーション則の判定を行い、
所定フレーム分違反が継続した場合には、フレーム同期
外れを検出するものである。The present invention also provides an ISDN having a receiver, a sampling clock generator, two sampling units, and a data selector comprising a selector and a selector control circuit.
A receiving method in a line terminating device, wherein a transmission clock is delayed by a predetermined time of T1 and T2 by the sampling clock generation unit to generate two sampling clocks, and the two sampling units detect violation of a received signal. Detecting frame synchronization by detecting a violation rule based on the detected violation, and storing received data extracted from a received signal until the determination of the violation rule is completed and a round-trip delay And the selector control circuit uses a sampling unit that uses a sampling clock obtained by delaying the transmission clock by T1 time, and sets the transmission clock to T
Among the sampling units using the sampling clock delayed by 2 hours, the data on the side where frame synchronization is established by correctly detecting violation is selected, and the selector control circuit selects the current data after frame synchronization is established. When the violation detected in the sampling section inside violates the violation rule, the violation detected in the other sampling section is verified, and if it is correct, the selector is switched, and the other violation is detected. If an abnormality has also occurred in the detection, determination of a violation rule for a predetermined frame is performed without switching the selector,
If the violation continues for a predetermined number of frames, frame synchronization loss is detected.

【００１２】本発明によれば、ＣＣＩＴＴ勧告Ｉ．４３
０において規定される網終端装置がサポートする配線構
成全てに対して自動的に対応し、ビット誤りを継続させ
ず、より正しくデータ受信を行うことができる。According to the present invention, CCITT Recommendation I. 43
It automatically responds to all of the wiring configurations supported by the network terminating device specified in 0, and can perform data reception more correctly without continuing bit errors.

【００１３】[0013]

【発明の実施の形態】本発明の請求項１に記載の発明
は、ＣＣＩＴＴ（現ＩＴＵ−Ｔ）勧告Ｉ．４３０に準拠
する伝送線路から入力される信号を受信するレシーバ
と、異なるの位相をもつ２つのサンプリングクロックを
生成するサンプリングクロック生成部と、前記サンプリ
ングクロック生成部において生成されたそれぞれのサン
プリングクロックにより受信信号のバイオレーションを
検出してフレーム同期を確立させると共に受信信号から
データを抽出する２つのサンプリング部と、前記２つの
サンプリング部において抽出されたデータを選択出力す
るセレクタおよび該セレクタを制御するセレクタ制御回
路を有するデータ選択部を備えたＩＳＤＮ回線終端装置
における受信回路であって、前記サンプリングクロック
生成部を、送信クロックをＴ１，Ｔ２の一定時間遅延さ
せて２つのサンプリングクロックを生成する構成にし、
前記２つのサンプリング部は、受信信号のバイオレーシ
ョンを検出するバイオレーション検出回路と、前記バイ
オレーション検出回路において検出されたバイオレーシ
ョンを監視し、バイオレーション則の判定を行うことに
よりフレーム同期確立を検出するフレーム同期検出回路
と、受信信号より抽出された受信データをバイオレーシ
ョン則の判定が終了するまで蓄えると共に一巡遅延を吸
収するためのバッファメモリとから構成され、前記セレ
クタ制御回路は、送信クロックをＴ１時間遅延させたサ
ンプリングクロックを使用するサンプリング部と送信ク
ロックをＴ２時間遅延させたサンプリングクロックを使
用するサンプリング部のうち、どちらか正しくバイオレ
ーションが検出されてフレーム同期が確立した側のデー
タを選択するように構成され、さらに前記セレクタ制御
回路は、フレーム同期確立後、現在選択中のサンプリン
グ部において検出されたバイオレーションがバイオレー
ション則に違反した時に、他方のサンプリング部におい
て検出されたバイオレーションを検証し、それが正しい
場合には前記セレクタを切り替え、また、他方のバイオ
レーション検出にも異常が生じていた場合には、前記セ
レクタの切替を行わずに所定フレーム分のバイオレーシ
ョン則の判定を行い、所定フレーム分違反が継続した場
合にはフレーム同期外れを検出するものであり、レシー
バの遅延時間が既知である場合は、遅延回路の遅延時間
を一定時間とすることが可能であるので、回路規模を大
幅に削減することが可能であること、及び遅延回路の作
成クロックを４ＭＨｚ程度とすることが可能であること
により消費電力を抑制することが可能になると共に、Ｃ
ＣＩＴＴ（現ＩＴＵ−Ｔ）勧告Ｉ．４３０において規定
される網終端装置（ＮＴ）がサポートする配線構成（短
距離受動バス接続・ポイント−ポイント接続・延長受動
バス接続）全てに対して、自動的に対応し、ビット誤り
を継続させず、より正しくデータ受信を行うことができ
るという作用を有する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention described in claim 1 of the present invention is based on CCITT (current ITU-T) Recommendation I.3. 430, a receiver for receiving a signal input from a transmission line conforming to 430, a sampling clock generator for generating two sampling clocks having different phases, and a receiver for each sampling clock generated in the sampling clock generator. Two sampling units for detecting frame violation by detecting signal violation and extracting data from a received signal, a selector for selectively outputting data extracted by the two sampling units, and a selector control for controlling the selector A receiving circuit in an ISDN line termination device including a data selection unit having a circuit, wherein the sampling clock generation unit is configured to generate two sampling clocks by delaying a transmission clock by a predetermined time of T1 and T2,
The two sampling units detect a violation of the received signal, and monitor the violation detected by the violation detection circuit to detect the establishment of frame synchronization by determining a violation rule. A frame synchronization detection circuit, and a buffer memory for storing received data extracted from the received signal until the determination of the violation rule is completed and for absorbing a round-trip delay. Either the sampling unit that uses the sampling clock delayed by T1 time or the sampling unit that uses the sampling clock delayed by T2 time from the transmission clock, selects the data on the side where the violation is detected correctly and the frame synchronization is established. To do The selector control circuit is further configured, after establishing frame synchronization, when the violation detected in the currently selected sampling unit violates the violation rule, verifies the violation detected in the other sampling unit, If it is correct, the selector is switched, and if the other violation detection is also abnormal, a determination of the violation rule for a predetermined frame is performed without switching the selector, and When the violation for the frame continues, the frame loss of synchronization is detected. When the delay time of the receiver is known, the delay time of the delay circuit can be set to a fixed time. It should be possible to greatly reduce it, and the clock for creating the delay circuit should be about 4 MHz. It becomes possible to suppress power consumed by it is possible, C
CITT (now ITU-T) Recommendation I. All of the wiring configurations (short-distance passive bus connection, point-to-point connection, and extended passive bus connection) supported by the network terminating device (NT) specified in 430 are automatically handled without continuing bit errors. Has the effect that data reception can be performed more correctly.

【００１４】請求項２に記載の発明は、サンプリングク
ロック生成部は、送信クロックからの遅延時間（Ｔ１、
Ｔ２）をフレーム同期検出回路から出力されるバイオレ
ーション則判定信号をもとに可変制御することにより、
正しくバイオレーションが検出されるまで送信クロック
を遅延させ、レシーバの遅延補償を行う遅延補償回路を
有するものであり、レシーバの遅延時間が既知でない場
合にも自動的に対応できるという作用を有する。According to a second aspect of the present invention, the sampling clock generation section includes a delay time (T1,
T2) is variably controlled based on the violation rule determination signal output from the frame synchronization detection circuit,
It has a delay compensation circuit that delays the transmission clock until the violation is correctly detected and compensates for the delay of the receiver, and has the effect of automatically responding to the case where the delay time of the receiver is not known.

【００１５】請求項３に記載の発明は、サンプリングク
ロック生成部が、レシーバから出力される受信信号より
適応的に抽出したクロックを一定時間遅延させ、２つの
異なった位相を持つサンプリングクロックを生成するデ
ィジタルＰＬＬ回路および遅延回路から構成されるもの
であり、レシーバの遅延時間が既知でない場合にも、デ
ータの抽出を安定させることができるという作用を有す
る。According to a third aspect of the present invention, the sampling clock generation section delays a clock adaptively extracted from a reception signal output from a receiver by a predetermined time to generate sampling clocks having two different phases. It is composed of a digital PLL circuit and a delay circuit, and has the effect of stabilizing data extraction even when the delay time of the receiver is not known.

【００１６】請求項４に記載の発明は、データ選択部に
代えて、２つのサンプリング部のうち、どちらか正しく
バイオレーションが検出されてフレーム同期が確立した
側のバッファに対して読み出し信号を出力し、フレーム
同期確立後には、現在選択中のバッファを有するサンプ
リング部において検出されたバイオレーションがバイオ
レーション則に違反した時に、他方のサンプリング部に
おいて検出されたバイオレーションを検証して、それが
正しい場合には読み出し許可信号を他方のサンプリング
部のバッファに対して出力し、また、他方のバイオレー
ション検出にも異常が生じていた場合には、読み出し信
号の切替を行わずに所定フレーム分のバイオレーション
則の判定を行い、所定フレーム分違反が継続した場合に
は、フレーム同期外れを検出するバッファ読み出し制御
部を備えるものであり、最終データ選択出力用のセレク
タを必要とせず、ＣＣＩＴＴ勧告Ｉ．４３０において規
定される配線構成全てに自動対応し、ビット誤りを継続
させず、より正しくデータ受信を行うことができるとい
う作用を有する。According to a fourth aspect of the present invention, in place of the data selection section, a read signal is output to the buffer on which the frame synchronization has been established by correctly detecting either one of the two sampling sections. However, after the frame synchronization is established, when the violation detected in the sampling unit having the currently selected buffer violates the violation rule, the violation detected in the other sampling unit is verified and correct. In this case, the read permission signal is output to the buffer of the other sampling unit, and if abnormality has also occurred in the other violation detection, the read signal is not switched and the biometric data for the predetermined frame is not switched. If the violation is continued for a predetermined frame, the frame synchronization It is those comprising a buffer read control unit for detecting the record, without requiring selectors for final data selection output, CCITT Recommendation I. 430 has the effect of automatically responding to all of the wiring configurations specified in 430, allowing more accurate data reception without continuing bit errors.

【００１７】請求項５に記載の発明は、ＣＣＩＴＴ（現
ＩＴＵ−Ｔ）勧告Ｉ．４３０に準拠する伝送線路から入
力される信号を受信するレシーバと、異なるの位相をも
つ２つのサンプリングクロックを生成するサンプリング
クロック生成部と、前記サンプリングクロック生成部に
おいて生成されたそれぞれのサンプリングクロックによ
り受信信号のバイオレーションを検出してフレーム同期
を確立させると共に受信信号からデータを抽出する２つ
のサンプリング部と、前記２つのサンプリング部におい
て抽出されたデータを選択出力するセレクタおよび該セ
レクタを制御するセレクタ制御回路を有するデータ選択
部を備えるＩＳＤＮ回線終端装置における受信方法であ
って、前記サンプリングクロック生成部により送信クロ
ックをＴ１，Ｔ２の一定時間遅延させて２つのサンプリ
ングクロックを生成し、前記２つのサンプリング部によ
り受信信号のバイオレーションを検出し、該検出された
バイオレーションをもとにバイオレーション則の判定を
行うことによりフレーム同期確立を検出し、かつ受信信
号より抽出された受信データをバイオレーション則の判
定が終了するまで蓄えると共に一巡遅延を吸収し、前記
セレクタ制御回路により、送信クロックをＴ１時間遅延
させたサンプリングクロックを使用するサンプリング部
と送信クロックをＴ２時間遅延させたサンプリングクロ
ックを使用するサンプリング部のうち、どちらか正しく
バイオレーションが検出されてフレーム同期が確立した
側のデータを選択し、さらに前記セレクタ制御回路によ
り、フレーム同期確立後、現在選択中のサンプリング部
において検出されたバイオレーションがバイオレーショ
ン則に違反した時に、他方のサンプリング部において検
出されたバイオレーションを検証し、それが正しい場合
には前記セレクタを切り替え、また、他方のバイオレー
ション検出にも異常が生じていた場合には、前記セレク
タの切替を行わずに所定フレーム分のバイオレーション
則の判定を い、所定フレーム分違反が継続した場合に
は、フレーム同期外れを検出するものであり、レシーバ
の遅延時間が既知である場合は、遅延回路の遅延時間を
一定時間とすることが可能であるので、回路規模を大幅
に削減することが可能であること、及び遅延回路の作成
クロックを４ＭＨｚ程度とすることが可能であることに
より消費電力を抑制することが可能になると共に、ＣＣ
ＩＴＴ（現ＩＴＵ−Ｔ）勧告Ｉ．４３０において規定さ
れる網終端装置（ＮＴ）がサポートする配線構成（短距
離受動バス接続・ポイント−ポイント接続・延長受動バ
ス接続）全てに対して、自動的に対応し、ビット誤りを
継続させず、より正しくデータ受信を行うことができる
という作用を有する。The invention according to claim 5 is based on CCITT (current ITU-T) Recommendation I.T. 430, a receiver for receiving a signal input from a transmission line conforming to 430, a sampling clock generator for generating two sampling clocks having different phases, and a receiver for each sampling clock generated in the sampling clock generator. Two sampling units for detecting frame violation by detecting signal violation and extracting data from a received signal, a selector for selectively outputting data extracted by the two sampling units, and a selector control for controlling the selector A receiving method in an ISDN line termination device including a data selection unit having a circuit, wherein the sampling clock generation unit generates two sampling clocks by delaying a transmission clock by a predetermined time of T1 and T2. Violation of the received signal is detected by the ring unit, frame synchronization is established by determining the violation rule based on the detected violation, and received data extracted from the received signal is violated. The selector control circuit uses a sampling unit that uses a sampling clock whose transmission clock is delayed by T1 and a sampling unit that uses a sampling clock whose transmission clock is delayed by T2 by the selector control circuit. Among the sampling units, one of the data on the side on which frame synchronization is established by correctly detecting the violation is selected, and the selector control circuit further detects the violation detected on the currently selected sampling unit after the frame synchronization is established. Is a violation When the violation is detected, the violation detected in the other sampling unit is verified, and if it is correct, the selector is switched.If the other violation is also detected abnormally, the selector is switched. If the violation of the predetermined frame continues without determining the violation rule for the predetermined frame without switching, the frame loss of synchronization is detected.If the delay time of the receiver is known, Since the delay time of the delay circuit can be made constant, the circuit scale can be significantly reduced, and the clock generated by the delay circuit can be reduced to about 4 MHz, thereby consuming power. It is possible to suppress the power and CC
ITT (now ITU-T) Recommendation I. All of the wiring configurations (short-distance passive bus connection, point-to-point connection, and extended passive bus connection) supported by the network terminating device (NT) specified in 430 are automatically handled without continuing bit errors. Has the effect that data reception can be performed more correctly.

【００１８】請求項６に記載の発明は、サンプリングク
ロック生成部が、送信クロックからの遅延時間（Ｔ１、
Ｔ２）をフレーム同期検出回路から出力されるバイオレ
ーション則判定信号をもとに可変制御することにより、
正しくバイオレーションが検出されるまで送信クロック
を遅延させ、レシーバの遅延補償を行うものであり、レ
シーバの遅延時間が既知でない場合にも自動的に対応で
きるという作用を有する。According to a sixth aspect of the present invention, the sampling clock generation unit generates a delay time (T1,
T2) is variably controlled based on the violation rule determination signal output from the frame synchronization detection circuit,
The transmission clock is delayed until the violation is correctly detected, and the delay of the receiver is compensated. This has an effect of automatically coping with the case where the delay time of the receiver is not known.

【００１９】請求項７に記載の発明は、サンプリングク
ロック生成部が、レシーバから出力される受信信号より
適応的に抽出したクロックを一定時間遅延させ、２つの
異なった位相を持つサンプリングクロックを生成するデ
ィジタルＰＬＬ回路および遅延回路を備えるものであ
り、レシーバの遅延時間が既知でない場合にも、データ
の抽出を安定させることができるという作用を有する。According to a seventh aspect of the present invention, the sampling clock generator delays a clock adaptively extracted from a received signal output from a receiver by a predetermined time to generate a sampling clock having two different phases. It has a digital PLL circuit and a delay circuit, and has the effect of stabilizing data extraction even when the delay time of the receiver is not known.

【００２０】請求項８に記載の発明は、データ選択部に
代えて、２つのサンプリング部のうち、どちらか正しく
バイオレーションが検出されてフレーム同期が確立した
側のバッファに対して読み出し信号を出力し、フレーム
同期確立後には、現在選択中のバッファを有するサンプ
リング部において検出されたバイオレーションがバイオ
レーション則に違反した時に、他方のサンプリング部に
おいて検出されたバイオレーションを検証して、それが
正しい場合には読み出し許可信号を他方のサンプリング
部のバッファに対して出力し、また、他方のバイオレー
ション検出にも異常が生じていた場合には、読み出し信
号の切替を行わずに所定フレーム分のバイオレーション
則の判定を行い、所定フレーム分違反が継続した場合に
は、フレーム同期外れを検出するバッファ読み出し制御
部を備えるものであり、最終データ選択出力用のセレク
タを必要とせず、ＣＣＩＴＴ勧告Ｉ．４３０において規
定される配線構成全てに自動対応し、ビット誤りを継続
させず、より正しくデータ受信を行うことができるとい
う作用を有する。According to an eighth aspect of the present invention, in place of the data selection section, a readout signal is output to the buffer on the side on which frame synchronization has been established by detecting one of the two sampling sections correctly. However, after the frame synchronization is established, when the violation detected in the sampling unit having the currently selected buffer violates the violation rule, the violation detected in the other sampling unit is verified and correct. In this case, the read permission signal is output to the buffer of the other sampling unit, and if abnormality has also occurred in the other violation detection, the read signal is not switched and the biometric data for the predetermined frame is not switched. If the violation is continued for a predetermined frame, the frame synchronization It is those comprising a buffer read control unit for detecting the record, without requiring selectors for final data selection output, CCITT Recommendation I. 430 has the effect of automatically responding to all of the wiring configurations specified in 430, allowing more accurate data reception without continuing bit errors.

【００２１】以下、本発明の受信方法及び受信回路の実
施の形態について、図１〜図７を用いて説明する。Hereinafter, embodiments of a receiving method and a receiving circuit according to the present invention will be described with reference to FIGS.

【００２２】（実施の形態１）図１は、本発明の実施の
形態における受信回路の構成を示すブロック図である。
同図において、受信回路は、レシーバ１０２、第１サン
プリング部１０４、第２サンプリング部１１３、データ
選択部１２０及びサンプリングクロック生成部１２６を
備える。(Embodiment 1) FIG. 1 is a block diagram showing a configuration of a receiving circuit according to an embodiment of the present invention.
In the figure, the receiving circuit includes a receiver 102, a first sampling unit 104, a second sampling unit 113, a data selection unit 120, and a sampling clock generation unit 126.

【００２３】レシーバ１０２は、ＣＣＩＴＴ（現ＩＴＵ
−Ｔ）勧告Ｉ．４３０に準拠する伝送線路から入力され
る受信信号１０１を受信し、第１サンプリング部１０４
および第２サンプリング部１１３に対して受信信号を出
力する。The receiver 102 is a CCITT (current ITU)
-T) Recommendation I. 430, and receives the received signal 101 input from the transmission line according to the first sampling unit 104.
And outputs a received signal to second sampling section 113.

【００２４】サンプリングクロック生成部１２６は、受
信信号の位相に依存しない送信クロック１２４を一定時
間遅延させて、サンプリングクロック１０３及びサンプ
リングクロック１１２を生成する遅延回路１１１を備
え、サンプリングクロック１０３は第１サンプリング部
１０４へ出力され、サンプリングクロック１１２は第２
サンプリング部１１３へ出力する。The sampling clock generator 126 includes a delay circuit 111 for generating a sampling clock 103 and a sampling clock 112 by delaying a transmission clock 124 that does not depend on the phase of a received signal for a certain period of time. The sampling clock 112 is output to the
Output to sampling section 113.

【００２５】第１サンプリング部１０４は、受信信号の
バイオレーションを検出し、このバイオレーション検出
信号１０８を生成するバイオレーション検出回路１１５
と、バイオレーション検出信号１０８を監視し、バイオ
レーション則に違反していないかを判定して、バイオレ
ーション則判定信号１１０およびフレーム同期が現在確
立しているか否かを示すフレーム同期表示信号１０９を
生成するフレーム同期検出回路１０６と、受信信号から
サンプリングクロック１０３によって抽出された受信デ
ータをバイオレーション則の判定が終了するまで蓄積す
るとともに一巡遅延を吸収するためのバッファメモリ１
０７とから構成され、サンプリングクロック１０３によ
りフレーム同期確立の検出および受信信号からデータの
抽出を行う。The first sampling unit 104 detects a violation of the received signal and generates a violation detection signal 108.
And monitor the violation detection signal 108 to determine whether or not the violation rule is violated, and generate a violation rule determination signal 110 and a frame synchronization display signal 109 indicating whether or not frame synchronization is currently established. A frame synchronization detection circuit 106 to be generated, and a buffer memory 1 for accumulating received data extracted from the received signal by the sampling clock 103 until the determination of the violation rule is completed and absorbing a loop delay.
07, and detects the establishment of frame synchronization and extracts data from the received signal by the sampling clock 103.

【００２６】第２サンプリング部１１３は、受信信号の
バイオレーションを検出し、このバイオレーション検出
信号１１７を生成するバイオレーション検出回路１１４
と、バイオレーション検出信号１１７を監視し、バイオ
レーション則に違反していないかを判定して、バイオレ
ーション則判定信号１１９およびフレーム同期が現在確
立しているか否かを示すフレーム同期表示信号１１８を
生成するフレーム同期検出回路１１５と、受信信号から
サンプリングクロック１１２によって抽出された受信デ
ータをバイオレーション則の判定が終了するまで蓄積す
るとともに一巡遅延を吸収するためのバッファメモリ１
１６とから構成され、サンプリングクロック１１２によ
りフレーム同期確立の検出および受信信号からデータの
抽出を行う。The second sampling unit 113 detects a violation of the received signal and generates a violation detection signal 117.
Monitoring the violation detection signal 117 to determine whether the violation rule has been violated, and to generate a violation rule determination signal 119 and a frame synchronization display signal 118 indicating whether frame synchronization is currently established. A frame synchronization detection circuit 115 to be generated, and a buffer memory 1 for accumulating received data extracted from the received signal by the sampling clock 112 until the determination of the violation rule is completed and absorbing a loop delay.
The sampling clock 112 detects the establishment of frame synchronization and extracts data from the received signal.

【００２７】データ選択部１２０は、バッファメモリ１
０７またはバッファメモリ１１６より出力されるデータ
を選択出力するセレクタ１２１と、フレーム同期検出回
路１０６またはフレーム同期検出回路１１５よりそれぞ
れ出力されるフレーム同期表示信号１０９、バイオレー
ション則判定信号１１０、フレーム同期表示信号１１８
およびバイオレーション則判定信号１１９を監視し、セ
レクタ１２１を制御するためのセレクタ切替信号１２３
を生成するセレクタ制御回路１２２により構成され、バ
ッファメモリ１０７またはバッファメモリ１１６に蓄え
られたデータのうち、どちらか正しい方を最終受信デー
タ１２５として選択出力する。The data selector 120 is a buffer memory 1
07 or a selector 121 for selecting and outputting data output from the buffer memory 116, a frame synchronization display signal 109, a violation rule determination signal 110, and a frame synchronization display output from the frame synchronization detection circuit 106 or 115, respectively. Signal 118
And a selector switching signal 123 for monitoring the violation rule determination signal 119 and controlling the selector 121.
, And selects and outputs the correct one of the data stored in the buffer memory 107 or the buffer memory 116 as the final received data 125.

【００２８】図２は、送信クロックとレシーバ１０２の
受信信号１０１の受信タイミング制御のタイミングチャ
ートを示す。図２において、（Ａ）は送信クロック１２
４を示し、（Ｂ）は送信信号を示し、（Ｃ）は。短距離
受動バス構成時の受信信号１０１Ａを示し、（Ｄ）は短
距離受動バス構成時の受信信号１０１Ｂを示し、（Ｅ）
はサンプリングクロック１０３を示し、（Ｆ）はサンプ
リングクロック１１２を示す。また、（Ｇ）は延長受動
バス構成時の受信信号１０１Ａを示し、（Ｈ）は延長受
動バス構成時の受信信号１０１Ｂを示す。FIG. 2 shows a timing chart of the transmission clock and the reception timing control of the reception signal 101 of the receiver 102. In FIG. 2, (A) shows the transmission clock 12
4, (B) shows a transmission signal, and (C) shows. (D) shows a received signal 101B in a short-range passive bus configuration, and (E) shows a received signal 101B in a short-range passive bus configuration.
Indicates a sampling clock 103, and (F) indicates a sampling clock 112. (G) shows the received signal 101A in the extended passive bus configuration, and (H) shows the received signal 101B in the extended passive bus configuration.

【００２９】短距離受動バス構成時の受信信号は、一巡
遅延が１０〜１４μｓと規定されており、端末からの一
巡遅延により識別可能領域の最悪値が１．２μｓ（１４
μｓ〜１５．２μｓ）となる。このため、送信クロック
１２４に対して時間Ｔ１遅延させることにより、識別領
域の中心（１４．６μｓ）にサンプリングクロック１０
３を生成する。これにより短距離受動バス構成時にはサ
ンプリングクロック１０３により正しいデータをサンプ
リングすることが可能となる。The reception signal in the short-range passive bus configuration has a cycle delay of 10 to 14 μs, and the worst value of the identifiable area due to the cycle delay from the terminal is 1.2 μs (14 μs).
μs to 15.2 μs). Therefore, by delaying the transmission clock 124 by the time T1, the sampling clock 10 is placed at the center (14.6 μs) of the identification area.
3 is generated. This makes it possible to sample correct data by the sampling clock 103 when a short-range passive bus is configured.

【００３０】一方、延長受動バス構成あるいはポイント
ーポイント接続構成時には一巡遅延が１０〜４２μｓで
あるが、端末間の接続距離が規定されているため受信信
号１０１Ａと受信信号１０１Ｂは、最大２μｓの遅延と
なる。つまり識別可能な領域は３．２μｓとなる。この
時に送信クロック１２４に対してＴ２の遅延時間を持つ
サンプリングクロック１１２を生成することにより、延
長受動バス構成時もサンプリングクロック１０３あるい
はサンプリングクロック１１２のどちらか一方が正しい
サンプリングを行うことが可能となる。On the other hand, in the extended passive bus configuration or the point-to-point connection configuration, the loop delay is 10 to 42 μs. However, since the connection distance between the terminals is specified, the reception signal 101A and the reception signal 101B have a maximum delay of 2 μs. Becomes That is, the identifiable area is 3.2 μs. At this time, by generating the sampling clock 112 having a delay time of T2 with respect to the transmission clock 124, either the sampling clock 103 or the sampling clock 112 can perform correct sampling even in the case of the extended passive bus configuration. .

【００３１】次に、セレクタ制御回路１２２の動作につ
いて、図３に示すフローチャートを参照して説明する。Next, the operation of the selector control circuit 122 will be described with reference to the flowchart shown in FIG.

【００３２】フレーム同期が確立していない場合には、
フレーム同期表示信号１０９を監視することにより、第
１サンプリング部１０４の同期検出を検証し（ステップ
Ｓ１）、第１サンプリング部１０４において同期が確立
しているかを判定する（ステップＳ２）。ここで、フレ
ーム同期が確立していない場合はステップＳ３に移行し
てフレーム同期表示信号１１８を監視することにより、
第２サンプリング部１１３の同期検出を検証し、第２サ
ンプリング部１１３において同期が確立しているかを判
定する（ステップＳ４）。If frame synchronization has not been established,
By monitoring the frame synchronization display signal 109, the synchronization detection of the first sampling unit 104 is verified (step S1), and it is determined whether or not synchronization has been established in the first sampling unit 104 (step S2). Here, if the frame synchronization has not been established, the process proceeds to step S3 to monitor the frame synchronization display signal 118,
The synchronization detection of the second sampling unit 113 is verified, and it is determined whether or not synchronization is established in the second sampling unit 113 (step S4).

【００３３】このように第１サンプリング部１０４およ
び第２サンプリング部１１３において同期が確立してい
るかをセレクタ制御回路１２２で検証し、どちらかフレ
ーム同期の確立した側のバッファメモリ１０７または１
１６に蓄えられたデータを選択するように制御し決定す
る（ステップＳ５）。また、フレーム同期確立後は、バ
イオレーション則判定信号１１０またはバイオレーショ
ン則判定信号１１９を監視してバイオレーション則の判
定結果を検証し、現在選択されているバッファを有する
側のサンプリング部（第１サンプリング部１０４または
第２サンプリング部１１３）においてバイオレーション
検出に違反（異常）が発生したか判定する（ステップＳ
６）。ここで、バイオレーション検出に違反（異常）が
発生した場合は、他方のバイオレーション検出を検証し
（ステップＳ７）、他方が正常にバイオレーションを検
出してエラー検出がないと判断された場合は（ステップ
Ｓ８）、他方にセレクタ１２１を切り替えるように制御
する（ステップＳ９）。もし、他方にも検出違反（異
常）が生じていた場合には、セレクタ１２１の切替を行
わず、その後、所定フレーム分のバイオレーション則の
判定を行い、所定フレーム分違反が継続しているかを判
定し（ステップＳ１０）、現在選択されている側で所定
数エラーが継続した場合には、フレーム同期外れを検出
する（ステップＳ１１）。As described above, the selector control circuit 122 verifies whether synchronization has been established in the first sampling section 104 and the second sampling section 113, and the buffer memory 107 or 1 on the side where frame synchronization has been established.
Then, control is performed to select the data stored in No. 16 (step S5). Further, after the frame synchronization is established, the violation rule determination signal 110 or the violation rule determination signal 119 is monitored to verify the determination result of the violation rule, and the sampling unit (the first unit) having the currently selected buffer is checked. It is determined whether a violation (abnormality) has occurred in the detection of violation in the sampling unit 104 or the second sampling unit 113 (step S).
6). Here, when a violation (abnormality) occurs in the violation detection, the other violation detection is verified (step S7), and when it is determined that the other has normally detected the violation and there is no error detection, (Step S8), control is performed to switch the selector 121 to the other side (Step S9). If a detection violation (abnormality) has occurred in the other, the switching of the selector 121 is not performed, and then a determination of the violation rule for a predetermined frame is performed. A determination is made (step S10), and if a predetermined number of errors continue on the currently selected side, loss of frame synchronization is detected (step S11).

【００３４】以上のように本発明の実施の形態によれ
ば、フレーム同期が確立していない場合、フレーム同期
表示信号１０９およびフレーム同期表示信号１１８を監
視し、どちらか同期の確立した側のデータを選択し、ま
た、フレーム同期確立後には、バイオレーション則判定
信号１１０およびバイオレーション則判定信号１１９を
監視してバイオレーション則の判定結果を検証し、現在
選択されているバッファを有する側のサンプリング部
（サンプリング部１０４またはサンプリング部１１３）
においてバイオレーション検出に違反が生じた場合で、
且つ他方が正常にバイオレーションを検出している場合
には、他方にセレクタ１２２を切り替えるように制御
し、より正しくデータ受信を行うことを可能とすること
ができる。As described above, according to the embodiment of the present invention, when the frame synchronization has not been established, the frame synchronization display signal 109 and the frame synchronization display signal 118 are monitored, and the data of one of the synchronized sides is established. After the frame synchronization is established, the violation rule determination signal 110 and the violation rule determination signal 119 are monitored to verify the determination result of the violation rule, and the sampling of the side having the currently selected buffer is performed. Unit (sampling unit 104 or sampling unit 113)
In violation of violation detection in,
In addition, when the other side is normally detecting the violation, the other side is controlled to switch the selector 122, so that it is possible to perform more accurate data reception.

【００３５】（実施の形態２）図４は、本発明の実施の
形態２における受信回路の構成を示すブロック図であ
り、本発明の請求項２に記載の発明に相当する。図４に
おいて、図１と同一の構成要素には同一符号を付してそ
の説明を省略し、図１と異なる部分を重点に説明する。(Embodiment 2) FIG. 4 is a block diagram showing a configuration of a receiving circuit according to Embodiment 2 of the present invention, and corresponds to the second aspect of the present invention. In FIG. 4, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted.

【００３６】この実施の形態２において、図１と異なる
点は、図４からも明らかなように、サンプリングクロッ
ク生成回路１２６を遅延補償回路１２７および遅延回路
１１１から構成し、レシーバ１０２の遅延が既知で無い
場合に、遅延補償回路１２７にバイオレーション則判定
信号１１０及びバイオレーション則判定信号１１９を入
力することにより、遅延回路１１１へ出力する送信クロ
ック１２４に遅延を加えたクロック１２８として出力
し、これにより、レシーバ１０２の遅延を吸収するよう
に構成したところにある。The second embodiment differs from FIG. 1 in that the sampling clock generation circuit 126 is composed of a delay compensation circuit 127 and a delay circuit 111, and the delay of the receiver 102 is known, as is apparent from FIG. If not, by inputting the violation rule determination signal 110 and the violation rule determination signal 119 to the delay compensation circuit 127, it is output as a clock 128 obtained by adding a delay to the transmission clock 124 output to the delay circuit 111. Thus, the configuration is such that the delay of the receiver 102 is absorbed.

【００３７】上記構成の回路において、バイオレーショ
ン則判定信号１１０及びバイオレーション則判定信号１
１９は遅延補償回路２１１に入力され、バイオレーショ
ンが検出されない状態が所定フレーム継続された場合
に、サンプリングクロック生成回路１２６に入力される
送信クロック１２４を遅延させ、これににより、再度バ
イオレーションの検出を行う。In the circuit having the above configuration, the violation rule determination signal 110 and the violation rule determination signal 1
19 is input to the delay compensation circuit 211, and when the state where no violation is detected continues for a predetermined frame, the transmission clock 124 input to the sampling clock generation circuit 126 is delayed, whereby the detection of violation is performed again. I do.

【００３８】以上のように本発明の実施の形態２によれ
ば、レシーバの遅延が既知でない場合にも対応すること
が可能となり、より正しくデータ受信を行うことを可能
になる。As described above, according to the second embodiment of the present invention, it is possible to cope with a case where the delay of the receiver is not known, and it is possible to perform data reception more correctly.

【００３９】（実施の形態３）図５は、本発明の実施の
形態３における受信回路の構成を示すブロック図であ
り、本発明の請求項３に記載の発明に相当する。図５に
おいて、図１と同一の構成要素には同一符号を付して説
明する。図５において、受信回路は、レシーバ１０２、
第１サンプリング部１０４、第２サンプリング部１１
３、データ選択部１２０及びサンプリングクロック生成
部１２６を備える。(Embodiment 3) FIG. 5 is a block diagram showing a configuration of a receiving circuit according to Embodiment 3 of the present invention, and corresponds to the third aspect of the present invention. In FIG. 5, the same components as those in FIG. In FIG. 5, the receiving circuit includes a receiver 102,
First sampling section 104, second sampling section 11
3. It includes a data selection unit 120 and a sampling clock generation unit 126.

【００４０】レシーバ１０２は、ＣＣＩＴＴ（現ＩＴＵ
−Ｔ）勧告Ｉ．４３０に準拠する伝送線路から入力され
る受信信号１０１Ａ０１を受信し、第１サンプリング部
１０４、第２サンプリング部１１３およびサンプリング
クロック生成部１２６に対して受信信号を出力する。The receiver 102 is a CCITT (current ITU
-T) Recommendation I. It receives a received signal 101A01 input from a transmission line conforming to 430, and outputs the received signal to the first sampling unit 104, the second sampling unit 113, and the sampling clock generation unit 126.

【００４１】この実施の形態３において、図１と異なる
点は、サンプリングクロック生成回路１２６をＤＰＬＬ
回路１２９および遅延回路１１１から構成し、このＤＰ
ＬＬ回路３２５にレシーバ３０２から出力される受信信
号を入力することによりクロックを抽出できるように構
成したところにある。このサンプリングクロック生成部
３１１のＤＰＬＬ回路１２９にレシーバ３０２から出力
される受信信号が入力されると、受信信号から適応的に
クロックを抽出し、遅延回路１１１へと出力する。遅延
回路１１１では、このクロックを一定時間（Ｔ１，Ｔ
２）遅延させ、異なる位相をもつ２つのサンプリングク
ロック１０３およびサンプリングクロック１１２を生成
し、それぞれのクロックを第１サンプリング部１０４お
よび第２サンプリング部１１３に対して出力する。Embodiment 3 is different from FIG. 1 in that sampling clock generation circuit 126 is a DPLL.
Circuit 129 and a delay circuit 111.
The configuration is such that a clock can be extracted by inputting a reception signal output from the receiver 302 to the LL circuit 325. When the reception signal output from the receiver 302 is input to the DPLL circuit 129 of the sampling clock generation unit 311, the clock is adaptively extracted from the reception signal and output to the delay circuit 111. In the delay circuit 111, this clock is supplied for a predetermined time (T1, T
2) The two sampling clocks 103 and 112 having different phases are delayed, and the respective clocks are output to the first sampling unit 104 and the second sampling unit 113.

【００４２】第１サンプリング部１０４は、受信信号の
バイオレーションを検出し、バイオレーション検出信号
１０８を生成するバイオレーション検出回路１０５と、
バイオレーション検出信号１０８を監視し、バイオレー
ション則に違反していないかを判定して、バイオレーシ
ョン則判定信号１１０およびフレーム同期が現在確立し
ているか否かを示すフレーム同期表示信号１０９を生成
するフレーム同期検出回路１０６と、受信信号からサン
プリングクロック１０３によって抽出された受信データ
をバイオレーション則の判定が終了するまで蓄積すると
共に一巡遅延を吸収するためのバッファメモリ１０７と
から構成され、サンプリングクロック１０３によりフレ
ーム同期確立の検出および受信信号からデータの抽出を
行う。The first sampling section 104 detects a violation of the received signal and generates a violation detection signal 108,
The violation detection signal 108 is monitored to determine whether the violation rule is violated, and a violation rule determination signal 110 and a frame synchronization display signal 109 indicating whether frame synchronization is currently established are generated. The frame synchronization detecting circuit 106 includes a buffer memory 107 for accumulating received data extracted from the received signal by the sampling clock 103 until the determination of the violation rule is completed and for absorbing a loop delay. To detect the establishment of frame synchronization and extract data from the received signal.

【００４３】第２サンプリング部１１３は、受信信号の
バイオレーションを検出し、バイオレーション検出信号
１１７を生成するバイオレーション検出回路１１４と、
バイオレーション検出信号１１７を監視し、バイオレー
ション則に違反していないかを判定して、バイオレーシ
ョン則判定信号１１９およびフレーム同期が現在確立し
ているか否かを示すフレーム同期表示信号１１８を生成
するフレーム同期検出回路１１５と、受信信号からサン
プリングクロック１１２によって抽出された受信データ
をバイオレーション則の判定が終了するまで蓄積すると
共に一巡遅延を吸収するためのバッファメモリ１１６に
より構成され、サンプリングクロック１１２によりフレ
ーム同期確立の検出および受信信号からデータの抽出を
行う。The second sampling unit 113 detects a violation of the received signal and generates a violation detection signal 117.
The violation detection signal 117 is monitored to determine whether the violation rule is violated, and a violation rule determination signal 119 and a frame synchronization display signal 118 indicating whether frame synchronization is currently established are generated. It comprises a frame synchronization detection circuit 115 and a buffer memory 116 for accumulating received data extracted from the received signal by the sampling clock 112 until the determination of the violation rule is completed and for absorbing a loop delay. It detects the establishment of frame synchronization and extracts data from the received signal.

【００４４】データ選択部１２０は、バッファメモリ１
０７またはバッファメモリ１１６より出力されるデータ
を選択出力するセレクタ１２１と、フレーム同期検出回
路１０６またはフレーム同期検出回路１１５からそれぞ
れ出力されるフレーム同期表示信号１０９、バイオレー
ション則判定信号１１０、フレーム同期表示信号１１８
およびバイオレーション則判定信号１１９を監視し、セ
レクタ１２１を制御するためのセレクタ切替信号１２３
を生成するセレクタ制御回路１２２とにより構成され、
バッファメモリ１０７またはバッファメモリ１１６に蓄
えられたデータのうち、どちらか正しい方を最終受信デ
ータ１２５として選択し出力する。The data selector 120 is a buffer memory 1
07, a selector 121 for selecting and outputting data output from the buffer memory 116, a frame synchronization display signal 109, a violation rule determination signal 110, and a frame synchronization display output from the frame synchronization detection circuit 106 or the frame synchronization detection circuit 115, respectively. Signal 118
And a selector switching signal 123 for monitoring the violation rule determination signal 119 and controlling the selector 121.
And a selector control circuit 122 that generates
Of the data stored in the buffer memory 107 or the buffer memory 116, the correct one is selected and output as the final received data 125.

【００４５】図６は、本発明の実施の形態３における短
距離受動バス接続時の受信信号とサンプリングクロック
のタイミングチャートを示す。この図６において、
（Ａ）は送信信号を示し、（Ｂ）は受信信号１０１Ａを
示し、（Ｃ）は受信信号１０１Ｂを示し、（Ｄ）は受信
信号１０１Ａより抽出されたクロックとサンプリングク
ロック１０３及び１１２との関係を示し、（Ｅ）は受信
信号１０１Ｂより抽出されたクロックとサンプリングク
ロック１０３及び１１２との関係を示す。FIG. 6 shows a timing chart of the received signal and the sampling clock when a short-range passive bus is connected in the third embodiment of the present invention. In FIG.
(A) shows a transmission signal, (B) shows a reception signal 101A, (C) shows a reception signal 101B, and (D) shows a relationship between a clock extracted from the reception signal 101A and sampling clocks 103 and 112. (E) shows the relationship between the clock extracted from the received signal 101B and the sampling clocks 103 and 112.

【００４６】図６に示すように、受信信号１０１Ａのレ
ベルの影響が大きい場合（図６の（Ｄ））と、受信信号
１０１Ｂのレベルの影響が大きな場合（図６の（Ｅ））
とでは、受信信号より抽出されるクロックのタイミング
が異なる。しかし、抽出されたクロックがどちらの場合
であっても、抽出されたクロックをＴ１時間遅延させた
クロック（サンプリングクロック１０６）およびＴ２時
間遅延させたクロック（サンプリングクロック１１２）
によってデータの抽出を行うため、どちらか一方が正し
くサンプリングを行うことが可能となる。また、ＣＣＩ
ＴＴ勧告Ｉ．４３０によれば、短距離受動バス接続時の
端末間相互一巡遅延の最大値は４μｓであり、延長受動
バス接続時の端末間相互一巡遅延の最大値は２μｓと規
定されている。したがって、この図６に示す短距離受動
バス接続時の波形重なりが受動バス接続（短距離受動バ
ス接続または延長受動バス接続）時の最悪ケースである
ため、延長受動バス接続の場合にも正しいデータの識別
が可能となると共に、受信信号から抽出したクロックを
遅延させ、サンプリングクロックを生成しているため、
レシーバ１０２の遅延時間が既知でない場合であっても
正しいデータ識別が可能である。As shown in FIG. 6, when the level of the received signal 101A is large (FIG. 6D), and when the level of the received signal 101B is large (FIG. 6E).
Differs in the timing of the clock extracted from the received signal. However, in either case, the extracted clock is delayed by T1 time (sampling clock 106) and the T2 time delayed clock (sampling clock 112).
, Data can be extracted, so that one of them can perform sampling correctly. Also, CCI
TT Recommendation I. According to 430, the maximum value of the mutual cycle delay between terminals when the short-range passive bus is connected is 4 μs, and the maximum value of the mutual cycle delay between terminals when the extended passive bus is connected is 2 μs. Therefore, the waveform overlap at the time of the short-distance passive bus connection shown in FIG. 6 is the worst case at the time of the passive bus connection (short-distance passive bus connection or extended passive bus connection). And the sampling clock is generated by delaying the clock extracted from the received signal.
Even if the delay time of the receiver 102 is not known, correct data identification is possible.

【００４７】以上のように本発明の実施の形態３によれ
ば、レシーバの遅延が既知でない場合にもより正しくデ
ータ受信を行うことが可能になる。As described above, according to the third embodiment of the present invention, data can be received more correctly even when the delay of the receiver is not known.

【００４８】（実施の形態４）図７は、本発明の実施の
形態４における受信回路の構成を示すブロック図であ
り、本発明の請求項４に記載の発明に相当する。図７に
おいて、図５と同一の構成要素には同一符号を付して説
明すると、受信回路は、レシーバ１０２、第１サンプリ
ング部１０４、第２サンプリング部１１３、サンプリン
グクロック生成部１２６、及びデータ選択部に代えてバ
ッファ読み出し制御部１３０を備える。(Embodiment 4) FIG. 7 is a block diagram showing a configuration of a receiving circuit according to Embodiment 4 of the present invention, and corresponds to the invention described in claim 4 of the present invention. In FIG. 7, the same components as those in FIG. 5 are denoted by the same reference numerals and described. The receiving circuit includes a receiver 102, a first sampling unit 104, a second sampling unit 113, a sampling clock generation unit 126, and a data selection unit. A buffer read control unit 130 is provided in place of the unit.

【００４９】レシーバ１０２は、ＣＣＩＴＴ（現ＩＴＵ
−Ｔ）勧告Ｉ．４３０に準拠する伝送線路から入力され
る受信信号１０１Ａ０１を受信し、第１サンプリング部
１０４、第２サンプリング部１１３およびサンプリング
クロック生成部１２６に対して受信信号を出力する。The receiver 102 is a CCITT (current ITU
-T) Recommendation I. It receives a received signal 101A01 input from a transmission line conforming to 430, and outputs the received signal to the first sampling unit 104, the second sampling unit 113, and the sampling clock generation unit 126.

【００５０】サンプリングクロック生成部１２６では、
ＤＰＬＬ回路１２９によりレシーバ１０２から出力され
る受信信号から適応的にクロックを抽出し、遅延回路１
１１を用いて異なる位相をもつ２つのサンプリングクロ
ック１０３およびサンプリングクロック１１２を生成し
て、第１サンプリング部１０４および第２サンプリング
部１１３に対してそれぞれ出力する。In the sampling clock generator 126,
A clock is adaptively extracted from the received signal output from the receiver 102 by the DPLL circuit 129, and the delay circuit 1
11, two sampling clocks 103 and 112 having different phases are generated and output to the first sampling unit 104 and the second sampling unit 113, respectively.

【００５１】第１サンプリング部１０４は、受信信号の
バイオレーションを検出し、バイオレーション検出信号
１０８を生成するバイオレーション検出回路１０５と、
バイオレーション検出信号１０８を監視し、バイオレー
ション則に違反していないかを判定して、バイオレーシ
ョン則判定信号１１０およびフレーム同期が現在確立し
ているか否かを示すフレーム同期表示信号１０９を生成
するフレーム同期検出回路１０６と、受信信号からサン
プリングクロック１０３によって抽出された受信データ
をバイオレーション則の判定が終了するまで蓄積すると
共に一巡遅延を吸収するためのバッファメモリ１０７と
から構成され、サンプリングクロック１０３によりフレ
ーム同期確立の検出および受信信号からデータの抽出を
行う。The first sampling section 104 detects a violation of the received signal and generates a violation detection signal 108,
The violation detection signal 108 is monitored to determine whether the violation rule is violated, and a violation rule determination signal 110 and a frame synchronization display signal 109 indicating whether frame synchronization is currently established are generated. The frame synchronization detecting circuit 106 includes a buffer memory 107 for accumulating received data extracted from the received signal by the sampling clock 103 until the determination of the violation rule is completed and for absorbing a loop delay. To detect the establishment of frame synchronization and extract data from the received signal.

【００５２】第２サンプリング部１１３は、受信信号の
バイオレーションを検出し、バイオレーション検出信号
１１７を生成するバイオレーション検出回路１１４と、
バイオレーション検出信号１１７を監視し、バイオレー
ション則に違反していないかを判定して、バイオレーシ
ョン則判定信号１１９およびフレーム同期が現在確立し
ているか否かを示すフレーム同期表示信号１１８を生成
するフレーム同期検出回路１１５と、受信信号からサン
プリングクロック１１２によって抽出された受信データ
をバイオレーション則の判定が終了するまで蓄積すると
共に一巡遅延を吸収するためのバッファメモリ１１６と
から構成され、サンプリングクロック１１６によりフレ
ーム同期確立の検出および受信信号からデータの抽出を
行う。The second sampling section 113 detects a violation of the received signal and generates a violation detection signal 117,
The violation detection signal 117 is monitored to determine whether the violation rule is violated, and a violation rule determination signal 119 and a frame synchronization display signal 118 indicating whether frame synchronization is currently established are generated. It comprises a frame synchronization detection circuit 115 and a buffer memory 116 for accumulating received data extracted from the received signal by the sampling clock 112 until the determination of the violation rule is completed and for absorbing a round-trip delay. To detect the establishment of frame synchronization and extract data from the received signal.

【００５３】バッファ読み出し制御部１３０は、フレー
ム同期検出回路１０６またはフレーム同期検出回路１１
５からそれぞれ出力されるフレーム同期表示信号１０
９、バイオレーション則判定信号１１０、フレーム同期
表示信号１１８およびバイオレーション則判定信号１１
９を監視し、バッファメモリ１０７またはバッファメモ
リ１１６に蓄えられたデータのうち、どちらか正しいデ
ータの蓄えられた側のバッファに対して読み出し信号を
送出してデータを読み出し、最終データ出力１２５を得
る。The buffer read control unit 130 is connected to the frame synchronization detection circuit 106 or the frame synchronization detection circuit 11
5, a frame synchronization display signal 10 output from
9. Violation rule determination signal 110, frame synchronization display signal 118, and violation rule determination signal 11
9 and reads out the data by sending a read signal to the buffer in which the correct data is stored, out of the data stored in the buffer memory 107 or the buffer memory 116, and obtains the final data output 125. .

【００５４】以上のように、本発明の実施の形態によれ
ば、最終受信データを選択出力するためのセレクタ回路
を必要とせず、正しく受信データの抽出を行うことが可
能になる。As described above, according to the embodiment of the present invention, it is possible to correctly extract received data without requiring a selector circuit for selecting and outputting final received data.

【００５５】[0055]

【発明の効果】以上のように本発明によれば、フレーム
同期が確立していない場合には、フレーム同期が確立し
た側を選択するように制御し、フレーム同期確立後に
は、バイオレーション則に基づき、バイオレーションが
正しく検出されているかを監視し、現在選択されている
側で異常が発生した場合で、且つ他方が正しくバイオレ
ーションを検出している場合には、そちら側にセレクタ
を切り替えるように制御し、ＣＣＩＴＴ（現ＩＴＵ−
Ｔ）勧告Ｉ．４３０において規定される網終端装置がサ
ポートする配線構成（短距離受動バス接続・ポイント−
ポイント接続・延長受動バス接続）全てに対して、自動
的に対応し、ビット誤りを継続させず、より正しいデー
タ受信を可能とする効果が得られる。As described above, according to the present invention, when frame synchronization has not been established, control is performed so as to select the side on which frame synchronization has been established. Based on whether the violation is detected correctly, if an error occurs on the currently selected side, and if the other side detects the violation correctly, switch the selector to that side. CCITT (current ITU-
T) Recommendation I. The wiring configuration (short-distance passive bus connection / point-
Point connection and extended passive bus connection) are automatically handled, and the effect of enabling more accurate data reception without continuing bit errors is obtained.

【００５６】また、本発明によれば、送信クロックを一
定時間遅延させサンプリングクロックを生成するように
構成することにより、回路規模を大幅に削減することが
可能になると共に、消費電力を抑制することが可能にな
り、また、遅延補償回路を付加することにより、レシー
バの遅延が既知でない場合にもデータの抽出を安定させ
ることができるという効果を有する。Further, according to the present invention, the configuration is such that the transmission clock is delayed for a fixed time to generate the sampling clock, thereby making it possible to greatly reduce the circuit scale and suppress the power consumption. And the addition of a delay compensation circuit has the effect of stabilizing data extraction even when the delay of the receiver is not known.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１における受信回路の構成
を示すブロック図FIG. 1 is a block diagram illustrating a configuration of a receiving circuit according to Embodiment 1 of the present invention.

【図２】本発明の実施の形態１における送信クロックと
受信信号の関係を示すタイミングチャートFIG. 2 is a timing chart showing a relationship between a transmission clock and a reception signal according to the first embodiment of the present invention.

【図３】本発明の実施の形態１におけるセレクタ制御回
路の動作を示すフローチャートFIG. 3 is a flowchart illustrating an operation of the selector control circuit according to the first embodiment of the present invention;

【図４】本発明の実施の形態２における受信回路の構成
を示すブロック図FIG. 4 is a block diagram showing a configuration of a receiving circuit according to a second embodiment of the present invention.

【図５】本発明の実施の形態３における受信回路の構成
を示すブロック図FIG. 5 is a block diagram showing a configuration of a receiving circuit according to a third embodiment of the present invention.

【図６】本発明の実施の形態３における受信信号と頒布
リングクロックの関係を示すタイミングチャートFIG. 6 is a timing chart showing a relationship between a received signal and a distribution ring clock according to the third embodiment of the present invention.

【図７】本発明の実施の形態３における受信回路の構成
を示すブロック図FIG. 7 is a block diagram showing a configuration of a receiving circuit according to a third embodiment of the present invention.

【図８】従来の受信回路の構成を示すブロック図FIG. 8 is a block diagram showing a configuration of a conventional receiving circuit.

【符号の説明】[Explanation of symbols]

１０１ 受信信号 １０２ レシーバ １０３ サンプリングクロック １０４ サンプリング部 １０５ バイオレーション検出回路 １０６ フレーム同期検出回路 １０７ バッファメモリ １０８ バイオレーション検出信号 １０９ フレーム同期表示信号 １１０ バイオレーション則判定信号 １１１ 遅延回路 １１２ サンプリングクロック １１３ サンプリング部 １１４ バイオレーション検出回路 １１５ フレーム同期検出回路 １１６ バッファメモリ １１７ バイオレーション検出信号 １１８ フレーム同期表示信号 １１９ バイオレーション則判定信号 １２０ データ選択部 １２１ セレクタ １２２ セレクタ制御回路 １２３ セレクタ切替信号 １２４ 送信クロック １２５ 最終受信データ出力 １２６ サンプリングクロック生成部 １２７ 遅延回路 １２８ 遅延を加えたクロック １２９ ＤＰＬＬ回路 １３０ バッファ読み出し制御部 １３１、１３２ 読み出し信号 Reference Signs List 101 reception signal 102 receiver 103 sampling clock 104 sampling section 105 violation detection circuit 106 frame synchronization detection circuit 107 buffer memory 108 violation detection signal 109 frame synchronization display signal 110 violation rule determination signal 111 delay circuit 112 sampling clock 113 sampling section 114 Violation detection circuit 115 Frame synchronization detection circuit 116 Buffer memory 117 Violation detection signal 118 Frame synchronization display signal 119 Violation rule determination signal 120 Data selection unit 121 Selector 122 Selector control circuit 123 Selector switching signal 124 Transmission clock 125 Last received data output 126 sampling clock generator 127 delay circuit 12 Clock 129 DPLL circuit 130 the buffer read control unit 131 reads signals plus delay

フロントページの続き (56)参考文献 特開 平５−30063（ＪＰ，Ａ) 特開 平２−312330（ＪＰ，Ａ) 特開 平８−181720（ＪＰ，Ａ) 特開 平８−154091（ＪＰ，Ａ) 特開 平６−21931（ＪＰ，Ａ) 特開 平６−244834（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/06 H04J 3/00 H04L 7/00 H04L 7/08 H04M 11/00 303 Continuation of the front page (56) References JP-A-5-30063 (JP, A) JP-A-2-321330 (JP, A) JP-A-8-181720 (JP, A) JP-A-8-154091 (JP) JP-A-6-21931 (JP, A) JP-A-6-244834 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H04J 3/06 H04J 3/00 H04L 7/00 H04L 7/08 H04M 11/00 303

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ＣＣＩＴＴ（現ＩＴＵ−Ｔ）勧告Ｉ．４
３０に準拠する伝送線路から入力される信号を受信する
レシーバと、異なるの位相をもつ２つのサンプリングク
ロックを生成するサンプリングクロック生成部と、前記
サンプリングクロック生成部において生成されたそれぞ
れのサンプリングクロックにより受信信号のバイオレー
ションを検出してフレーム同期を確立させると共に受信
信号からデータを抽出する２つのサンプリング部と、前
記２つのサンプリング部において抽出されたデータを選
択出力するセレクタおよび該セレクタを制御するセレク
タ制御回路を有するデータ選択部を備えたＩＳＤＮ回線
終端装置における受信回路であって、 前記サンプリングクロック生成部を、送信クロックをＴ
１，Ｔ２の一定時間遅延させて２つのサンプリングクロ
ックを生成する構成にし、 前記２つのサンプリング部は、受信信号のバイオレーシ
ョンを検出するバイオレーション検出回路と、前記バイ
オレーション検出回路において検出されたバイオレーシ
ョンを監視し、バイオレーション則の判定を行うことに
よりフレーム同期確立を検出するフレーム同期検出回路
と、受信信号より抽出された受信データをバイオレーシ
ョン則の判定が終了するまで蓄えると共に一巡遅延を吸
収するためのバッファメモリとから構成され、 前記セレクタ制御回路は、送信クロックをＴ１時間遅延
させたサンプリングクロックを使用するサンプリング部
と送信クロックをＴ２時間遅延させたサンプリングクロ
ックを使用するサンプリング部のうち、どちらか正しく
バイオレーションが検出されてフレーム同期が確立した
側のデータを選択するように構成され、さらに前記セレ
クタ制御回路は、フレーム同期確立後、現在選択中のサ
ンプリング部において検出されたバイオレーションがバ
イオレーション則に違反した時に、他方のサンプリング
部において検出されたバイオレーションを検証し、それ
が正しい場合には前記セレクタを切り替え、また、他方
のバイオレーション検出にも異常が生じていた場合に
は、前記セレクタの切替を行わずに所定フレーム分のバ
イオレーション則の判定を行い、所定フレーム分違反が
継続した場合には、フレーム同期外れを検出することを
特徴とするＩＳＤＮ回線終端装置における受信回路。Claims 1. CCITT (current ITU-T) Recommendation I. 4
30; a receiver for receiving a signal input from a transmission line conforming to 30; a sampling clock generator for generating two sampling clocks having different phases; and a receiver for receiving the respective sampling clocks generated by the sampling clock generator. Two sampling units for detecting frame violation by detecting signal violation and extracting data from a received signal, a selector for selectively outputting data extracted by the two sampling units, and a selector control for controlling the selector A receiving circuit in an ISDN line termination device including a data selection unit having a circuit, wherein
1, a configuration in which two sampling clocks are generated by delaying a predetermined time of T2, wherein the two sampling units include a violation detection circuit that detects a violation of a received signal, and a biodetection circuit that is detected by the violation detection circuit. Frame synchronization detection circuit that monitors frame rate and detects violation by judging the violation rule, and stores received data extracted from the received signal until the violation rule is determined and absorbs the round-trip delay Wherein the selector control circuit includes a sampling unit that uses a sampling clock obtained by delaying the transmission clock by T1 and a sampling unit that uses a sampling clock obtained by delaying the transmission clock by T2. Either correct The selector control circuit is configured to select data on the side where frame synchronization is established by detection of the violation, and after the frame synchronization is established, the violation detected by the currently selected sampling unit is determined by the violation rule. When the violation is detected, the violation detected in the other sampling unit is verified, and if it is correct, the selector is switched.If the other violation is also detected abnormally, the selector is switched. A receiving circuit in an ISDN line terminating device characterized in that a violation rule for a predetermined frame is determined without switching, and when the violation continues for a predetermined frame, frame synchronization loss is detected. 【請求項２】 サンプリングクロック生成部は、送信ク
ロックからの遅延時間（Ｔ１、Ｔ２）をフレーム同期検
出回路から出力されるバイオレーション則判定信号をも
とに可変制御することにより、正しくバイオレーション
が検出されるまで送信クロックを遅延させ、レシーバの
遅延補償を行う遅延補償回路を有する請求項１に記載の
ＩＳＤＮ回線終端装置における受信回路。2. The sampling clock generation unit variably controls delay times (T1, T2) from a transmission clock based on a violation rule determination signal output from a frame synchronization detection circuit, so that the violation can be correctly performed. 2. The receiving circuit according to claim 1, further comprising a delay compensation circuit that delays a transmission clock until the signal is detected and compensates for a delay of a receiver. 【請求項３】 サンプリングクロック生成部は、レシー
バから出力される受信信号より適応的に抽出したクロッ
クを一定時間遅延させ、２つの異なった位相を持つサン
プリングクロックを生成するディジタルＰＬＬ回路およ
び遅延回路から構成される請求項１に記載のＩＳＤＮ回
線終端装置における受信回路。3. A sampling clock generating section delays a clock adaptively extracted from a received signal output from a receiver by a predetermined time and generates a sampling clock having two different phases from a digital PLL circuit and a delay circuit. A receiving circuit in the ISDN line terminating device according to claim 1. 【請求項４】 データ選択部に代えて、２つのサンプリ
ング部のうち、どちらか正しくバイオレーションが検出
されてフレーム同期が確立した側のバッファに対して読
み出し信号を出力し、フレーム同期確立後には、現在選
択中のバッファを有するサンプリング部において検出さ
れたバイオレーションがバイオレーション則に違反した
時に、他方のサンプリング部において検出されたバイオ
レーションを検証して、それが正しい場合には読み出し
許可信号を他方のサンプリング部のバッファに対して出
力し、また、他方のバイオレーション検出にも異常が生
じていた場合には、読み出し信号の切替を行わずに所定
フレーム分のバイオレーション則の判定を行い、所定フ
レーム分違反が継続した場合には、フレーム同期外れを
検出するバッファ読み出し制御部を備える請求項１，２
または３に記載のＩＳＤＮ回線終端装置における受信回
路。4. A read signal is output to a buffer on which frame synchronization has been established by correctly detecting either one of the two sampling units instead of the data selecting unit. When the violation detected in the sampling unit having the currently selected buffer violates the violation rule, the violation detected in the other sampling unit is verified, and if it is correct, the read permission signal is output. Output to the buffer of the other sampling unit, and, if an abnormality has also occurred in the other violation detection, determine the violation rule for a predetermined frame without switching the read signal, If the violation continues for a predetermined number of frames, the buffer read that detects out-of-frame Claims 1 and 2 provided with an extruding control part.
Or the receiving circuit in the ISDN line termination device according to 3. 【請求項５】 ＣＣＩＴＴ（現ＩＴＵ−Ｔ）勧告Ｉ．４
３０に準拠する伝送線路から入力される信号を受信する
レシーバと、異なるの位相をもつ２つのサンプリングク
ロックを生成するサンプリングクロック生成部と、前記
サンプリングクロック生成部において生成されたそれぞ
れのサンプリングクロックにより受信信号のバイオレー
ションを検出してフレーム同期を確立させると共に受信
信号からデータを抽出する２つのサンプリング部と、前
記２つのサンプリング部において抽出されたデータを選
択出力するセレクタおよび該セレクタを制御するセレク
タ制御回路を有するデータ選択部を備えたＩＳＤＮ回線
終端装置における受信方法であって、 前記サンプリングクロック生成部により送信クロックを
Ｔ１，Ｔ２の一定時間遅延させて２つのサンプリングク
ロックを生成し、 前記２つのサンプリング部により受信信号のバイオレー
ションを検出し、該検出されたバイオレーションをもと
にバイオレーション則の判定を行うことによりフレーム
同期確立を検出し、かつ受信信号より抽出された受信デ
ータをバイオレーション則の判定が終了するまで蓄える
と共に一巡遅延を吸収し、 前記セレクタ制御回路により、送信クロックをＴ１時間
遅延させたサンプリングクロックを使用するサンプリン
グ部と送信クロックをＴ２時間遅延させたサンプリング
クロックを使用するサンプリング部のうち、どちらか正
しくバイオレーションが検出されてフレーム同期が確立
した側のデータを選択し、さらに前記セレクタ制御回路
により、フレーム同期確立後、現在選択中のサンプリン
グ部において検出されたバイオレーションがバイオレー
ション則に違反した時に、他方のサンプリング部におい
て検出されたバイオレーションを検証し、それが正しい
場合には前記セレクタを切り替え、また、他方のバイオ
レーション検出にも異常が生じていた場合には、前記セ
レクタの切替を行わずに所定フレーム分のバイオレーシ
ョン則の判定を行い、所定フレーム分違反が継続した場
合には、フレーム同期外れを検出することを特徴とする
ＩＳＤＮ回線終端装置における受信方法。5. The CCITT (currently ITU-T) Recommendation I. 4
30; a receiver for receiving a signal input from a transmission line conforming to 30; a sampling clock generator for generating two sampling clocks having different phases; and a receiver for receiving the respective sampling clocks generated by the sampling clock generator. Two sampling units for detecting frame violation by detecting signal violation and extracting data from a received signal, a selector for selectively outputting data extracted by the two sampling units, and a selector control for controlling the selector A receiving method in an ISDN line termination device including a data selecting unit having a circuit, wherein the sampling clock generating unit generates two sampling clocks by delaying a transmission clock by a predetermined time of T1 and T2, Violation of the received signal is detected by the ring unit, frame synchronization is established by determining the violation rule based on the detected violation, and received data extracted from the received signal is violated. The selector control circuit uses a sampling unit that uses a sampling clock whose transmission clock is delayed by T1 and a sampling unit that uses a sampling clock whose transmission clock is delayed by T2 by the selector control circuit. Among the sampling units, one of the data on the side on which frame synchronization is established by correctly detecting the violation is selected, and the selector control circuit further detects the violation detected on the currently selected sampling unit after the frame synchronization is established. Is a violation When the violation is detected, the violation detected in the other sampling unit is verified, and if it is correct, the selector is switched.If the other violation is also detected abnormally, the selector is switched. A method of determining a violation rule for a predetermined frame without performing the switching, and detecting a loss of frame synchronization when the violation for the predetermined frame continues, a receiving method in the ISDN line termination device. 【請求項６】 サンプリングクロック生成部は、送信ク
ロックからの遅延時間（Ｔ１、Ｔ２）をフレーム同期検
出回路から出力されるバイオレーション則判定信号をも
とに可変制御することにより、正しくバイオレーション
が検出されるまで送信クロックを遅延させ、レシーバの
遅延補償を行うことを特徴とする請求項５に記載のＩＳ
ＤＮ回線終端装置における受信方法。6. The sampling clock generation section variably controls delay times (T1, T2) from a transmission clock based on a violation rule determination signal output from a frame synchronization detection circuit, so that the violation can be correctly performed. 6. The IS according to claim 5, wherein the transmission clock is delayed until it is detected, and the delay of the receiver is compensated.
A receiving method in a DN line termination device. 【請求項７】 サンプリングクロック生成部は、レシー
バから出力される受信信号より適応的に抽出したクロッ
クを一定時間遅延させ、２つの異なった位相を持つサン
プリングクロックを生成するディジタルＰＬＬ回路およ
び遅延回路を備える請求項５に記載のＩＳＤＮ回線終端
装置における受信方法。7. A digital clock circuit and a delay circuit for generating a sampling clock having two different phases by delaying a clock adaptively extracted from a reception signal output from a receiver by a predetermined time and generating a sampling clock having two different phases. The receiving method in the ISDN line termination device according to claim 5 provided. 【請求項８】 データ選択部に代えて、２つのサンプリ
ング部のうち、どちらか正しくバイオレーションが検出
されてフレーム同期が確立した側のバッファに対して読
み出し信号を出力し、フレーム同期確立後には、現在選
択中のバッファを有するサンプリング部において検出さ
れたバイオレーションがバイオレーション則に違反した
時に、他方のサンプリング部において検出されたバイオ
レーションを検証して、それが正しい場合には読み出し
許可信号を他方のサンプリング部のバッファに対して出
力し、また、他方のバイオレーション検出にも異常が生
じていた場合には、読み出し信号の切替を行わずに所定
フレーム分のバイオレーション則の判定を行い、所定フ
レーム分違反が継続した場合には、フレーム同期外れを
検出するバッファ読み出し制御部を備える請求項５，６
または７に記載のＩＳＤＮ回線終端装置における受信方
法。8. A read signal is output to a buffer on which frame synchronization has been established by correctly detecting either of the two sampling units in place of the data selecting unit, and after the frame synchronization has been established, When the violation detected in the sampling unit having the currently selected buffer violates the violation rule, the violation detected in the other sampling unit is verified, and if it is correct, the read permission signal is output. Output to the buffer of the other sampling unit, and, if an abnormality has also occurred in the other violation detection, determine the violation rule for a predetermined frame without switching the read signal, If the violation continues for a predetermined number of frames, the buffer read that detects out-of-frame 7. An apparatus according to claim 5, further comprising: a control section.
Or the receiving method in the ISDN line termination device according to 7.