JP3357792B2 - 電圧電流変換回路およびこれを含むｐｌｌ回路 - Google Patents
電圧電流変換回路およびこれを含むｐｌｌ回路Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/561—Voltage to current converters
Landscapes
- Engineering & Computer Science (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電圧を電流に変換
する電圧電流変換回路およびこれを含むＰＬＬ回路に関
する。
する電圧電流変換回路およびこれを含むＰＬＬ回路に関
する。
【０００２】
【従来の技術】近年、データ通信の高速・多量化や、マ
イクロプロセッサの動作速度の高速化に伴い、高速動作
を要求される分野におけるアナログ回路の重要性が再認
識されている。中でも主に周波数の安定化に用いられる
ＰＬＬ（Phase Locked Loop ）回路のような同期回路は
重要なマクロブロックとして位置付けられており、その
中には多くのアナログ回路が用いられている。
イクロプロセッサの動作速度の高速化に伴い、高速動作
を要求される分野におけるアナログ回路の重要性が再認
識されている。中でも主に周波数の安定化に用いられる
ＰＬＬ（Phase Locked Loop ）回路のような同期回路は
重要なマクロブロックとして位置付けられており、その
中には多くのアナログ回路が用いられている。
【０００３】図３は典型的なＰＬＬ回路の構成を示すブ
ロック図であって、基準クロック信号ＲＥＦＣＬＫが位
相比較器１に入力され、その出力電圧がチャージポンプ
回路（ＣＨＰ）２に与えられて電流に変換され、この電
流をローパスフィルタ（ＬＰＦ）３を通すことにより、
そのキャパシタによって電圧を発生し、この電圧を電圧
電流変換回路４により電流に変換し、ＩＣＯ５によりこ
の電流に応じた周波数を発生させ、これを分周器６によ
り分周した上、位相比較器１に入力して基準クロック信
号と比較することにより一定周波数を得ている。
ロック図であって、基準クロック信号ＲＥＦＣＬＫが位
相比較器１に入力され、その出力電圧がチャージポンプ
回路（ＣＨＰ）２に与えられて電流に変換され、この電
流をローパスフィルタ（ＬＰＦ）３を通すことにより、
そのキャパシタによって電圧を発生し、この電圧を電圧
電流変換回路４により電流に変換し、ＩＣＯ５によりこ
の電流に応じた周波数を発生させ、これを分周器６によ
り分周した上、位相比較器１に入力して基準クロック信
号と比較することにより一定周波数を得ている。
【０００４】このＰＬＬ回路が安定動作するためには、
電圧から電流への変換が正確に行われなければならな
い。
電圧から電流への変換が正確に行われなければならな
い。
【０００５】ＰＬＬ回路で用いられる電圧電流変換回路
としては、従来図４に示されるものが知られている。こ
の回路は非反転端子を入力端子とする演算増幅器３１の
出力がＮチャネルＭＯＳトランジスタＱＮ３３のゲート
に与えられており、そのＮチャネルＭＯＳトランジスタ
ＱＮ３３のソース側は抵抗Ｒ３２を介して接地され、ド
レイン側はソースが電源に接続されたＰチャネルＭＯＳ
トランジスタＱＰ３４のドレインと接続されている。Ｎ
チャネルＭＯＳトランジスタＱＮ３３のソースと抵抗Ｒ
３２との接続点は、演算増幅器３１の反転入力端子に接
続され、ＮチャネルＭＯＳトランジスタＱＮ３３のドレ
インとＰチャネルＭＯＳトランジスタＱＰ３４のドレイ
ンとの共通接続点は、ＰチャネルＭＯＳトランジスタＱ
Ｐ３４のゲートと接続され、このゲート電極が出力端子
となっている。
としては、従来図４に示されるものが知られている。こ
の回路は非反転端子を入力端子とする演算増幅器３１の
出力がＮチャネルＭＯＳトランジスタＱＮ３３のゲート
に与えられており、そのＮチャネルＭＯＳトランジスタ
ＱＮ３３のソース側は抵抗Ｒ３２を介して接地され、ド
レイン側はソースが電源に接続されたＰチャネルＭＯＳ
トランジスタＱＰ３４のドレインと接続されている。Ｎ
チャネルＭＯＳトランジスタＱＮ３３のソースと抵抗Ｒ
３２との接続点は、演算増幅器３１の反転入力端子に接
続され、ＮチャネルＭＯＳトランジスタＱＮ３３のドレ
インとＰチャネルＭＯＳトランジスタＱＰ３４のドレイ
ンとの共通接続点は、ＰチャネルＭＯＳトランジスタＱ
Ｐ３４のゲートと接続され、このゲート電極が出力端子
となっている。
【０００６】次にこの回路の動作を説明する。この回路
は、抵抗Ｒ３２の両端に入力端子ＩＮに印加される電圧
と同じ電圧を印加させて出力端子に電流を発生させるも
のである。
は、抵抗Ｒ３２の両端に入力端子ＩＮに印加される電圧
と同じ電圧を印加させて出力端子に電流を発生させるも
のである。
【０００７】入力端子ＩＮに印加される電圧が、抵抗Ｒ
３２とＮチャネルＭＯＳトランジスタＱＮ３３の接続点
の電圧ＮＳ１の電圧より高いときには、演算増幅器３１
の出力ＯＰＯの電圧は増加する。この電圧はＮチャネル
ＭＯＳトランジスタＱＮ３３のゲートに与えられている
のでその駆動力が増加し、端子ＮＳ１の電位はＶDD側に
引かれて増加する。逆に端子ＩＮの電圧が端子ＮＳ１の
電圧より低い場合には、演算増幅器３１の出力ＯＰＯの
電位は減少し、その結果、ＮチャネルＭＯＳトランジス
タＱＮ３３の駆動力が低下するので、端子ＮＳ１の電位
はＧＮＤ方向に引かれて低下する。このようにして、端
子ＩＮの電圧と端子ＮＳ１の電位が等しくなるように制
御される。
３２とＮチャネルＭＯＳトランジスタＱＮ３３の接続点
の電圧ＮＳ１の電圧より高いときには、演算増幅器３１
の出力ＯＰＯの電圧は増加する。この電圧はＮチャネル
ＭＯＳトランジスタＱＮ３３のゲートに与えられている
のでその駆動力が増加し、端子ＮＳ１の電位はＶDD側に
引かれて増加する。逆に端子ＩＮの電圧が端子ＮＳ１の
電圧より低い場合には、演算増幅器３１の出力ＯＰＯの
電位は減少し、その結果、ＮチャネルＭＯＳトランジス
タＱＮ３３の駆動力が低下するので、端子ＮＳ１の電位
はＧＮＤ方向に引かれて低下する。このようにして、端
子ＩＮの電圧と端子ＮＳ１の電位が等しくなるように制
御される。
【０００８】一方、ＰチャネルＭＯＳトランジスタＱＰ
３４が供給する出力電流Ｉｏｕｔは、抵抗Ｒ３２を流れ
る電流に等しいので、入力端子ＩＮに印加される電圧を
Ｖin、Ｒ３２の抵抗値をＲとすれば、 Ｉｏｕｔ＝Ｖin／Ｒ （１） となり、入力電圧に比例した電流を取り出すことができ
る。
３４が供給する出力電流Ｉｏｕｔは、抵抗Ｒ３２を流れ
る電流に等しいので、入力端子ＩＮに印加される電圧を
Ｖin、Ｒ３２の抵抗値をＲとすれば、 Ｉｏｕｔ＝Ｖin／Ｒ （１） となり、入力電圧に比例した電流を取り出すことができ
る。
【０００９】
【発明が解決しようとする課題】特に通信で用いられる
ＰＬＬ回路では、そのゲインが製品によってばらつかな
いことが要求される。ここでゲインのばらつきの主要原
因は製造プロセス上発生する寸法上のばらつき等による
素子特性のばらつきであることが知られている。
ＰＬＬ回路では、そのゲインが製品によってばらつかな
いことが要求される。ここでゲインのばらつきの主要原
因は製造プロセス上発生する寸法上のばらつき等による
素子特性のばらつきであることが知られている。
【００１０】例えば、図３の回路において、抵抗Ｒ３２
をチップ内で実現する場合、シート抵抗がプロセスによ
って±３０％程度変動することを考慮すると、抵抗値は
最大と最小では２倍も異なり、この結果、式（１）によ
り、電圧電流変換回路のゲインは２倍の変動幅を持つこ
とになる。
をチップ内で実現する場合、シート抵抗がプロセスによ
って±３０％程度変動することを考慮すると、抵抗値は
最大と最小では２倍も異なり、この結果、式（１）によ
り、電圧電流変換回路のゲインは２倍の変動幅を持つこ
とになる。
【００１１】したがって、従来の電流電圧変換回路のゲ
インをプロセス変動によって変動しないようにすること
は事実上困難である。
インをプロセス変動によって変動しないようにすること
は事実上困難である。
【００１２】この大きな変動を回避するために、抵抗を
チップ外に設けることが行われるが、このようないわゆ
る外付け形式の場合、抵抗接続用にピンを準備する必要
があり、このようなピン数の増加は、すでにピン不足と
なっている多くの集積回路では適用が不可能である。
チップ外に設けることが行われるが、このようないわゆ
る外付け形式の場合、抵抗接続用にピンを準備する必要
があり、このようなピン数の増加は、すでにピン不足と
なっている多くの集積回路では適用が不可能である。
【００１３】本発明はこのような問題を解決するために
なされたもので、プロセスの変動等によってゲインが変
動しにくく、かつ、外部素子の接続が不要な電圧電流変
換回路およびこのような電圧電流変換回路を含むＰＬＬ
回路を提供することを目的とする。
なされたもので、プロセスの変動等によってゲインが変
動しにくく、かつ、外部素子の接続が不要な電圧電流変
換回路およびこのような電圧電流変換回路を含むＰＬＬ
回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明によれば、定電流
を発生する定電流源と、この定電流源で発生した前記定
電流を、入力電圧に応じた第１の電流を流す第１の電流
経路と、前記定電流と前記第１の電流の差である第２の
電流を流す第２の電流経路の２つの電流経路に流す分流
回路と、前記第１の電流と同じ値の出力電流を取り出す
出力回路とを備えた電圧電流変換回路が提供される。
を発生する定電流源と、この定電流源で発生した前記定
電流を、入力電圧に応じた第１の電流を流す第１の電流
経路と、前記定電流と前記第１の電流の差である第２の
電流を流す第２の電流経路の２つの電流経路に流す分流
回路と、前記第１の電流と同じ値の出力電流を取り出す
出力回路とを備えた電圧電流変換回路が提供される。
【００１５】この出力回路は前記第１の電流と出力電流
との差が０になるように出力電流を制御する電流制御回
路あるいは電流ミラー回路を含むように構成することが
できる。
との差が０になるように出力電流を制御する電流制御回
路あるいは電流ミラー回路を含むように構成することが
できる。
【００１６】このような構成によれば、出力抵抗が不要
となり、プロセス変動の影響を受けにくい。
となり、プロセス変動の影響を受けにくい。
【００１７】分流回路は、非飽和領域で動作し、ゲート
に入力電圧が与えられる一導電型の第１のトランジスタ
と、定電流と前記第１のトランジスタを流れる電流との
差の電流を流す一導電型の第２のトランジスタとを備え
ると良く、非飽和領域での動作を達成するために、前記
第１のトランジスタおよび前記第２のトランジスタの接
続点と前記定電流源との接続点の間に、制御信号により
前記第１のトランジスタが非飽和領域で動作するよう前
記第１のトランジスタのドレイン電圧を降下させる一導
電型の第３のトランジスタを挿入すると良い。
に入力電圧が与えられる一導電型の第１のトランジスタ
と、定電流と前記第１のトランジスタを流れる電流との
差の電流を流す一導電型の第２のトランジスタとを備え
ると良く、非飽和領域での動作を達成するために、前記
第１のトランジスタおよび前記第２のトランジスタの接
続点と前記定電流源との接続点の間に、制御信号により
前記第１のトランジスタが非飽和領域で動作するよう前
記第１のトランジスタのドレイン電圧を降下させる一導
電型の第３のトランジスタを挿入すると良い。
【００１８】このように、分流回路の一方のトランジス
タを確実に非飽和領域で動作させることにより、入力電
圧に比例した電流の取り出しが確実となる。
タを確実に非飽和領域で動作させることにより、入力電
圧に比例した電流の取り出しが確実となる。
【００１９】また、本発明にかかる電圧電流変換回路に
よれば、第１の定電流を発生する第１の定電流源と、こ
の第１の定電流源で発生した前記第１の定電流から入力
電圧に比例した第１の電流を流す第１の電流経路と、前
記第１の定電流と前記第１の電流の差である第２の電流
を流す第２の電流経路とを有する第１の分流回路と、第
２の定電流を発生する第２の定電流源と、前記第２の電
流経路に流れる第２の電流と同じ電流である第３の電流
を流す第３の電流経路と、前記第２の定電流と第３の電
流との差である第４の電流を流す第４の電流経路とを有
する第２の分流回路と、前記第４の電流を取り出す出力
回路とを備えた電圧電流変換回路とを備えたことを特徴
とする。
よれば、第１の定電流を発生する第１の定電流源と、こ
の第１の定電流源で発生した前記第１の定電流から入力
電圧に比例した第１の電流を流す第１の電流経路と、前
記第１の定電流と前記第１の電流の差である第２の電流
を流す第２の電流経路とを有する第１の分流回路と、第
２の定電流を発生する第２の定電流源と、前記第２の電
流経路に流れる第２の電流と同じ電流である第３の電流
を流す第３の電流経路と、前記第２の定電流と第３の電
流との差である第４の電流を流す第４の電流経路とを有
する第２の分流回路と、前記第４の電流を取り出す出力
回路とを備えた電圧電流変換回路とを備えたことを特徴
とする。
【００２０】この構成では２つの分流回路と出力回路間
を電流ミラー接続することにより入力電圧に比例した電
圧を出力回路内で得ることができる。
を電流ミラー接続することにより入力電圧に比例した電
圧を出力回路内で得ることができる。
【００２１】また、本発明にかかる電圧電流変換回路に
よれば、ソースが第１の電源に接続され、ゲートに入力
信号が与えられ、この入力信号に比例した電流を流す一
導電型の第１のＭＯＳトランジスタと、前記第１のＭＯ
Ｓトランジスタとドレインを共有し、そのソースが前記
第1の電源に接続された一導電型の第２のＭＯＳトラン
ジスタと、第２の電源から一定電流を供給する定電流回
路と、前記第１のＭＯＳトランジスタと前記定電流回路
の間に挿入され、ゲートに制御信号が与えられ、前記第
１の定電流回路との接続点が前記第２のＭＯＳトランジ
スタのゲートに接続された、一導電型の第３のＭＯＳト
ランジスタと、前記第１のＭＯＳトランジスタに流れる
電流と同じ電流を出力する出力回路と、を備えたことを
特徴とする。
よれば、ソースが第１の電源に接続され、ゲートに入力
信号が与えられ、この入力信号に比例した電流を流す一
導電型の第１のＭＯＳトランジスタと、前記第１のＭＯ
Ｓトランジスタとドレインを共有し、そのソースが前記
第1の電源に接続された一導電型の第２のＭＯＳトラン
ジスタと、第２の電源から一定電流を供給する定電流回
路と、前記第１のＭＯＳトランジスタと前記定電流回路
の間に挿入され、ゲートに制御信号が与えられ、前記第
１の定電流回路との接続点が前記第２のＭＯＳトランジ
スタのゲートに接続された、一導電型の第３のＭＯＳト
ランジスタと、前記第１のＭＯＳトランジスタに流れる
電流と同じ電流を出力する出力回路と、を備えたことを
特徴とする。
【００２２】さらに本発明にかかるＰＬＬ回路によれ
ば、以上のような電圧電流変換回路を基準信号と出力信
号の位相を比較する位相比較手段、位相比較出力を電流
に変換するチャージポンプ回路、このチャージポンプ回
路の電流出力から電圧を発生するローパスフィルタ回
路、この電圧電流回路の電流に基づいた周波数を発生す
る発振器と共に備えたことを特徴とするものである。
ば、以上のような電圧電流変換回路を基準信号と出力信
号の位相を比較する位相比較手段、位相比較出力を電流
に変換するチャージポンプ回路、このチャージポンプ回
路の電流出力から電圧を発生するローパスフィルタ回
路、この電圧電流回路の電流に基づいた周波数を発生す
る発振器と共に備えたことを特徴とするものである。
【００２３】このＰＬＬ回路では、プロセスの変動等に
よってゲインが変動する要因となる抵抗を有しないた
め、安定した動作を得ることができる。
よってゲインが変動する要因となる抵抗を有しないた
め、安定した動作を得ることができる。
【００２４】
【発明の実施の形態】本発明の実施の一形態にかかる電
圧電流変換回路を図１に示す。点線で囲んだブロック１
０は電流の分流回路で、定電流源１１にドレインが接続
され、ゲートに制御電圧Ｖcnt が供給されたＮチャネル
ＭＯＳトランジスタＱＮ３、このトランジスタＱＮ３の
ソース（入力ノードＮＤＩ）にドレインが接続された２
つのＮチャネルＭＯＳトランジスタＱＮ１およびＮチャ
ネルＭＯＳトランジスタＱＮ２を具備している。これら
のトランジスタＱＮ１およびＱＮ２のソースはそれぞれ
接地されている。トランジスタＱＮ１のゲートは入力端
子ＩＮと接続され、トランジスタＱＮ２のゲートは定電
流源１１の出力点と接続されている。
圧電流変換回路を図１に示す。点線で囲んだブロック１
０は電流の分流回路で、定電流源１１にドレインが接続
され、ゲートに制御電圧Ｖcnt が供給されたＮチャネル
ＭＯＳトランジスタＱＮ３、このトランジスタＱＮ３の
ソース（入力ノードＮＤＩ）にドレインが接続された２
つのＮチャネルＭＯＳトランジスタＱＮ１およびＮチャ
ネルＭＯＳトランジスタＱＮ２を具備している。これら
のトランジスタＱＮ１およびＱＮ２のソースはそれぞれ
接地されている。トランジスタＱＮ１のゲートは入力端
子ＩＮと接続され、トランジスタＱＮ２のゲートは定電
流源１１の出力点と接続されている。
【００２５】ノードＮＤ１は演算増幅器１２の非反転入
力端子と接続され、この演算増幅器１２の出力ＯＰＯは
ＮチャネルＭＯＳトランジスタＱＮ５のゲートに与えら
れ、そのソースは演算増幅器１２の反転入力端子と接続
されている。
力端子と接続され、この演算増幅器１２の出力ＯＰＯは
ＮチャネルＭＯＳトランジスタＱＮ５のゲートに与えら
れ、そのソースは演算増幅器１２の反転入力端子と接続
されている。
【００２６】ＮチャネルＭＯＳトランジスタＱＮ５のソ
ースはＮチャネルＭＯＳトランジスタＱＮ４のドレイン
と接続され、そのソースは接地され、そのゲートには入
力端子ＩＮと接続されている。
ースはＮチャネルＭＯＳトランジスタＱＮ４のドレイン
と接続され、そのソースは接地され、そのゲートには入
力端子ＩＮと接続されている。
【００２７】また、トランジスタＱＮ５のドレインはＰ
チャネルＭＯＳトランジスタＱＰ６のドレインと接続さ
れ、このトランジスタＱＰ６のソースは電源と接続さ
れ、そのゲートはドレインと接続されるとともに出力端
子ＯＵＴとなっている。
チャネルＭＯＳトランジスタＱＰ６のドレインと接続さ
れ、このトランジスタＱＰ６のソースは電源と接続さ
れ、そのゲートはドレインと接続されるとともに出力端
子ＯＵＴとなっている。
【００２８】なお、ここに示された定電流回路は、第１
のＭＯＳトランジスタと同じ導電型のＭＯＳトランジス
タのしきい値電圧をもとに一定電流を発生する、一般的
なものである。
のＭＯＳトランジスタと同じ導電型のＭＯＳトランジス
タのしきい値電圧をもとに一定電流を発生する、一般的
なものである。
【００２９】次にこのような電圧電流変換回路の動作を
説明する。定電流源１１は一定の電流を供給するが、ト
ランジスタＱＮ１およびＱＮ２がトランジスタＱＮ３に
共通接続されているために、電流経路が２つ存在するこ
とになる。
説明する。定電流源１１は一定の電流を供給するが、ト
ランジスタＱＮ１およびＱＮ２がトランジスタＱＮ３に
共通接続されているために、電流経路が２つ存在するこ
とになる。
【００３０】トランジスタＱＮ１のゲートには入力電圧
ＩＮが供給されているが、この入力電圧はトランジスタ
が５Ｖ系の場合、０〜５Ｖである。このトランジスタＱ
Ｎ１が入力電圧に比例した電流を流すためには、入力ノ
ードＮＤ１の電圧を低く固定し、３極管領域、すなわち
非飽和領域で動作させる必要がある。一方、トランジス
タＱＮ２は十分な電流を流すために、５極管領域で動作
させる必要がある。
ＩＮが供給されているが、この入力電圧はトランジスタ
が５Ｖ系の場合、０〜５Ｖである。このトランジスタＱ
Ｎ１が入力電圧に比例した電流を流すためには、入力ノ
ードＮＤ１の電圧を低く固定し、３極管領域、すなわち
非飽和領域で動作させる必要がある。一方、トランジス
タＱＮ２は十分な電流を流すために、５極管領域で動作
させる必要がある。
【００３１】これらの要求を満足するよう、定電流源１
１の電流とＮチャネルＭＯＳトランジスタＱＮ３の駆動
力を設定する。
１の電流とＮチャネルＭＯＳトランジスタＱＮ３の駆動
力を設定する。
【００３２】この結果、ＮチャネルＭＯＳトランジスタ
ＱＮ３は５極管領域で定電流回路１１が供給する電流を
流す為、そのゲート・ソース間電圧は一定に保たれ、Ｖ
cntが入力ＩＮの電圧に依存しない様に設定すれば、端
子ＮＤＩを低電圧で固定することができる。この時、Ｎ
チャネルＭＯＳトランジスタＱＮ３は５極管領域で動作
するので、端子ＮＤＵの電圧が変化してもＱＮ３には一
定の電流が流れる。この時、ＮチャネルＭＯＳトランジ
スタＱＮ１に流れる電流をＩcnt とすると、Ｉcnt はＱ
Ｎ１が３極管領域で動作するので、 Ｉcnt ＝β［（Ｖin−Ｖth）ＶNDI −０．５ＶNDI 2 ］ （２） と表現することができる。ここでβはＭＯＳトランジス
タの駆動力を意味する定数、Ｖinは入力ＩＮに印加され
る電圧、ＶthはＮチャネルＭＯＳトランジスタＱＮ１の
しきい値電圧、ＶNDI は端子ＮＤＩの電圧である。
ＱＮ３は５極管領域で定電流回路１１が供給する電流を
流す為、そのゲート・ソース間電圧は一定に保たれ、Ｖ
cntが入力ＩＮの電圧に依存しない様に設定すれば、端
子ＮＤＩを低電圧で固定することができる。この時、Ｎ
チャネルＭＯＳトランジスタＱＮ３は５極管領域で動作
するので、端子ＮＤＵの電圧が変化してもＱＮ３には一
定の電流が流れる。この時、ＮチャネルＭＯＳトランジ
スタＱＮ１に流れる電流をＩcnt とすると、Ｉcnt はＱ
Ｎ１が３極管領域で動作するので、 Ｉcnt ＝β［（Ｖin−Ｖth）ＶNDI −０．５ＶNDI 2 ］ （２） と表現することができる。ここでβはＭＯＳトランジス
タの駆動力を意味する定数、Ｖinは入力ＩＮに印加され
る電圧、ＶthはＮチャネルＭＯＳトランジスタＱＮ１の
しきい値電圧、ＶNDI は端子ＮＤＩの電圧である。
【００３３】このように、トランジスタＱＮ１は非飽和
動作を行って入力電圧に比例した電流を流し、トランジ
スタＱＮ２には定電流源で発生する定電流とトランジス
タＱＮ１に流れる電流との差の電流が流れることにな
る。
動作を行って入力電圧に比例した電流を流し、トランジ
スタＱＮ２には定電流源で発生する定電流とトランジス
タＱＮ１に流れる電流との差の電流が流れることにな
る。
【００３４】次に、式（２）の両辺をＶinで微分すれ
ば、Ｉcnt のＶinに対する感度、即ちゲインが以下の様
に求められる。 ｄＩcnt ／ｄＶin＝βＶNDI （３）
ば、Ｉcnt のＶinに対する感度、即ちゲインが以下の様
に求められる。 ｄＩcnt ／ｄＶin＝βＶNDI （３）
【００３５】ここで式（３）の右辺について考察する。
βはトランジスタの駆動力を表わす定数であり、ＶNDI
はＮチャネルＭＯＳトランジスタＱＮ３が５極管領域で
定電流源１１が供給する電流を流す事から動作点によら
ず一定となる。従って、この電圧電流変換回路のゲイン
は、動作点によらず一定となり、ＮチャネルＭＯＳトラ
ンジスタＱＮ１が非飽和領域で動作する範囲においては
直線性の良い特性を得ることができる。
βはトランジスタの駆動力を表わす定数であり、ＶNDI
はＮチャネルＭＯＳトランジスタＱＮ３が５極管領域で
定電流源１１が供給する電流を流す事から動作点によら
ず一定となる。従って、この電圧電流変換回路のゲイン
は、動作点によらず一定となり、ＮチャネルＭＯＳトラ
ンジスタＱＮ１が非飽和領域で動作する範囲においては
直線性の良い特性を得ることができる。
【００３６】ここで、ＮチャネルＭＯＳトランジスタＱ
Ｎ３を流れる電流が定電流源１１が供給する電流である
事から、その電流値をＩ0 とすると、 Ｉ0 ＝０．５＊β＊（Ｖcnt −ＶNDI −Ｖth）2 （４） が成立する（ＱＮ３は５極管領域で動作する事を想定し
ている）ので、Ｖcntの電圧として２＊Ｖthを与えると
すると ＶNDI ＝Ｖth−（２Ｉ0 ／β）1/2 （５） を得る。
Ｎ３を流れる電流が定電流源１１が供給する電流である
事から、その電流値をＩ0 とすると、 Ｉ0 ＝０．５＊β＊（Ｖcnt −ＶNDI −Ｖth）2 （４） が成立する（ＱＮ３は５極管領域で動作する事を想定し
ている）ので、Ｖcntの電圧として２＊Ｖthを与えると
すると ＶNDI ＝Ｖth−（２Ｉ0 ／β）1/2 （５） を得る。
【００３７】更にＩ0 としてＶthを反映するもの、例え
ばしきい値電圧を定数倍した値を用いれば、 Ｉ0 ＝ｋＶth （６） と表記できる（ｋは定数）から、式（３）、（５）、
（６）を組み合わせて、 ｄＩcnt ／ｄＶin＝βＶth−（２ｋβＶth）1/2 （７） を得る。上式において、例えばβが大きくなると、右辺
の第１項、第２項は共に大きくなるので、その差はさほ
ど大きくならずに済む。この様に、β、Ｖthというプロ
セス（または温度）により変動する項が含まれるもの
の、それらの差をとることにより変動量を抑える方向に
働き、電圧電流変換回路のゲインの変動を抑えることが
できる。
ばしきい値電圧を定数倍した値を用いれば、 Ｉ0 ＝ｋＶth （６） と表記できる（ｋは定数）から、式（３）、（５）、
（６）を組み合わせて、 ｄＩcnt ／ｄＶin＝βＶth−（２ｋβＶth）1/2 （７） を得る。上式において、例えばβが大きくなると、右辺
の第１項、第２項は共に大きくなるので、その差はさほ
ど大きくならずに済む。この様に、β、Ｖthというプロ
セス（または温度）により変動する項が含まれるもの
の、それらの差をとることにより変動量を抑える方向に
働き、電圧電流変換回路のゲインの変動を抑えることが
できる。
【００３８】次にＱＮ１に流れる電流を外部に取り出す
為の出力段について説明する。前述したように入力ＩＮ
の電圧に比例した電流が非飽和領域動作のＮチャネルＭ
ＯＳトランジスタＱＮ１に流れるので、その電流と同じ
電流を出力段にも実現することにより、入力電圧に比例
した出力電流を得ることができる。
為の出力段について説明する。前述したように入力ＩＮ
の電圧に比例した電流が非飽和領域動作のＮチャネルＭ
ＯＳトランジスタＱＮ１に流れるので、その電流と同じ
電流を出力段にも実現することにより、入力電圧に比例
した出力電流を得ることができる。
【００３９】このため、第１の実施の形態においては、
出力段のＮチャネルＭＯＳトランジスタＱＮ４のゲート
にトランジスタＱＮ１のゲートと同様に入力ＩＮを接続
している。この出力段のＮチャネルＭＯＳトランジスタ
ＱＮ４を入力段のＮチャネルＭＯＳトランジスタＱＮ１
と全く同じ条件にするためには、トランジスタＱＮ４の
ドレイン電圧をトランジスタＱＮ１のドレイン電圧と等
しくすればよい。
出力段のＮチャネルＭＯＳトランジスタＱＮ４のゲート
にトランジスタＱＮ１のゲートと同様に入力ＩＮを接続
している。この出力段のＮチャネルＭＯＳトランジスタ
ＱＮ４を入力段のＮチャネルＭＯＳトランジスタＱＮ１
と全く同じ条件にするためには、トランジスタＱＮ４の
ドレイン電圧をトランジスタＱＮ１のドレイン電圧と等
しくすればよい。
【００４０】ＮチャネルＭＯＳトランジスタのＱＮ５の
ゲートに演算増幅器１２の出力が接続され、その演算増
幅器にはノードＮＤＩが非反転入力端子に、ＱＮ４のド
レイン端子ＮＤＯが反転入力端子に接続されているの
で、例えばＮＤＯがＮＤＩよりも低電位であるとする
と、演算増幅器１２の出力ＯＰＯの電位は増加し、トラ
ンジスタＱＮ５がより導通するためＮＤＯの電位がＶDD
側に引き上げられる。逆にＮＤＯがＮＤＩより高電位で
あるとすると、演算増幅器１２の出力ＯＰＯの電位が減
少し、ＮＤＯの電位がＧＮＤ側に引き下げられる。この
ような動作の結果、この系はＮＤＩの電位とＮＤＯの電
位が等しくなる点で安定となる。
ゲートに演算増幅器１２の出力が接続され、その演算増
幅器にはノードＮＤＩが非反転入力端子に、ＱＮ４のド
レイン端子ＮＤＯが反転入力端子に接続されているの
で、例えばＮＤＯがＮＤＩよりも低電位であるとする
と、演算増幅器１２の出力ＯＰＯの電位は増加し、トラ
ンジスタＱＮ５がより導通するためＮＤＯの電位がＶDD
側に引き上げられる。逆にＮＤＯがＮＤＩより高電位で
あるとすると、演算増幅器１２の出力ＯＰＯの電位が減
少し、ＮＤＯの電位がＧＮＤ側に引き下げられる。この
ような動作の結果、この系はＮＤＩの電位とＮＤＯの電
位が等しくなる点で安定となる。
【００４１】このように、トランジスタＱＮ４とＱＮ１
とは全く同じ条件となるため、トランジスタＱＮ４には
ＱＮ１と全く同じ電流が流れ、これに対応する電圧がゲ
ート・ドレイン間が接続されたＰチャネルＭＯＳトラン
ジスタＱＰ６のゲートに現れることになる。
とは全く同じ条件となるため、トランジスタＱＮ４には
ＱＮ１と全く同じ電流が流れ、これに対応する電圧がゲ
ート・ドレイン間が接続されたＰチャネルＭＯＳトラン
ジスタＱＰ６のゲートに現れることになる。
【００４２】この実施の形態においては、入力電圧に比
例した電流成分を分流回路を用いてＭＯＳトランジスタ
に流し、出力段のＭＯＳトランジスタのゲート電圧とド
レイン電圧を入力段のものと等しくなる様制御すること
により、電流成分を得ている。
例した電流成分を分流回路を用いてＭＯＳトランジスタ
に流し、出力段のＭＯＳトランジスタのゲート電圧とド
レイン電圧を入力段のものと等しくなる様制御すること
により、電流成分を得ている。
【００４３】この回路では出力段に抵抗が不要であり、
プロセスの影響によるゲイン変動を受けにくい。
プロセスの影響によるゲイン変動を受けにくい。
【００４４】次に本発明の他の実施の形態を示す例につ
いて、図２を用いて説明する。この例は分流回路を２段
用いることにより、入力ＩＮの電圧に比例した電流成分
を取り出すようにしたものである。
いて、図２を用いて説明する。この例は分流回路を２段
用いることにより、入力ＩＮの電圧に比例した電流成分
を取り出すようにしたものである。
【００４５】すなわち、定電流源２１、これにドレイン
が接続されたＮチャネルＭＯＳトランジスタＱＮ２３、
そのソースに各ドレインが接続された２つのＮチャネル
ＭＯＳトランジスタＱＮ２１およびＱＮ２２からなる回
路、および定電流源２２、これにドレインが接続された
ＮチャネルＭＯＳトランジスタＱＮ２６、そのソースに
各ドレインが接続された２つのＮチャネルＭＯＳトラン
ジスタＱＮ２４およびＱＮ２５からなる回路はそれぞれ
図１の分流回路と同じ構成となっている。トランジスタ
ＱＮ２２のゲートとトランジスタＱＮ２４のゲートは共
通接続されている。また、トランジスタＱＮ２１のゲー
トには入力端子ＩＮと接続されている。
が接続されたＮチャネルＭＯＳトランジスタＱＮ２３、
そのソースに各ドレインが接続された２つのＮチャネル
ＭＯＳトランジスタＱＮ２１およびＱＮ２２からなる回
路、および定電流源２２、これにドレインが接続された
ＮチャネルＭＯＳトランジスタＱＮ２６、そのソースに
各ドレインが接続された２つのＮチャネルＭＯＳトラン
ジスタＱＮ２４およびＱＮ２５からなる回路はそれぞれ
図１の分流回路と同じ構成となっている。トランジスタ
ＱＮ２２のゲートとトランジスタＱＮ２４のゲートは共
通接続されている。また、トランジスタＱＮ２１のゲー
トには入力端子ＩＮと接続されている。
【００４６】定電流源２１および２２はここでは同じ特
性を有している。また、出力段は電源と接地間に直列接
続されたＰチャネルＭＯＳトランジスタＱＰ２９、Ｎチ
ャネルＭＯＳトランジスタＱＮ２８、ＱＮ２７から成っ
ているが、これらは図１におけるＰチャネルＭＯＳトラ
ンジスタＱＰ６、ＮチャネルＭＯＳトランジスタＱＮ
５、ＱＮ４に対応する。入力段のトランジスタＱＮ２
３、ＱＮ２６、出力段トランジスタＱＮ２８のゲートに
は制御電圧Ｖcnt が共通に印加されている。
性を有している。また、出力段は電源と接地間に直列接
続されたＰチャネルＭＯＳトランジスタＱＰ２９、Ｎチ
ャネルＭＯＳトランジスタＱＮ２８、ＱＮ２７から成っ
ているが、これらは図１におけるＰチャネルＭＯＳトラ
ンジスタＱＰ６、ＮチャネルＭＯＳトランジスタＱＮ
５、ＱＮ４に対応する。入力段のトランジスタＱＮ２
３、ＱＮ２６、出力段トランジスタＱＮ２８のゲートに
は制御電圧Ｖcnt が共通に印加されている。
【００４７】次にこの回路の動作を説明する。Ｎチャネ
ルＭＯＳトランジスタＱＮ２１に流れる電流は、図１で
説明したとおり、入力電圧に比例したものとなる。ま
た、図１の場合と同様に制御電圧Ｖcntでゲートを制御
されるＮチャネルＭＯＳトランジスタＱＮ２３を定電流
源２１と２つの分流トランジスタＱＮ２１，ＱＮ２２と
の間に接続しているため、トランジスタＱＮ２１は不飽
和領域で動作することになる。
ルＭＯＳトランジスタＱＮ２１に流れる電流は、図１で
説明したとおり、入力電圧に比例したものとなる。ま
た、図１の場合と同様に制御電圧Ｖcntでゲートを制御
されるＮチャネルＭＯＳトランジスタＱＮ２３を定電流
源２１と２つの分流トランジスタＱＮ２１，ＱＮ２２と
の間に接続しているため、トランジスタＱＮ２１は不飽
和領域で動作することになる。
【００４８】ここで、定電流源が供給する電流をＩ0 、
ＱＮ２１を流れる電流をＩcnt とすると、ＭＯＳトラン
ジスタトランジスタＱＮ２２を流れる電流は、（Ｉ0 −
Ｉcnt ）となる。
ＱＮ２１を流れる電流をＩcnt とすると、ＭＯＳトラン
ジスタトランジスタＱＮ２２を流れる電流は、（Ｉ0 −
Ｉcnt ）となる。
【００４９】また、ＮチャネルＭＯＳトランジスタＱＮ
２２とＱＮ２４はカレントミラー構成をとっているの
で、トランジスタＱＮ２４にはＱＮ２２と同じ電流が流
れる。この時、ＮチャネルＭＯＳトランジスタＱＮ２６
の存在により、ＱＮ２４のドレイン電圧は、ＱＮ２１の
それにほぼ等しい値になっている。
２２とＱＮ２４はカレントミラー構成をとっているの
で、トランジスタＱＮ２４にはＱＮ２２と同じ電流が流
れる。この時、ＮチャネルＭＯＳトランジスタＱＮ２６
の存在により、ＱＮ２４のドレイン電圧は、ＱＮ２１の
それにほぼ等しい値になっている。
【００５０】ここでＱＮ２４、ＱＮ２５、ＱＮ２６、定
電流源２２も分流回路を構成しているので、定電流源２
２で供給される電流を定電流源２１と同じくＩ0 とすれ
ば、ＮチャネルＭＯＳトランジスタＱＮ２５に流れる電
流は、Ｉ0 からＱＮ２４に流れる電流を引いたものとな
る。したがって、 Ｉ0 −（Ｉ0 −Ｉcnt ）＝Ｉcnt となる。このように、ＱＮ２５に流れる電流はＱＮ２１
に流れる電流と同じＩcnt となる。
電流源２２も分流回路を構成しているので、定電流源２
２で供給される電流を定電流源２１と同じくＩ0 とすれ
ば、ＮチャネルＭＯＳトランジスタＱＮ２５に流れる電
流は、Ｉ0 からＱＮ２４に流れる電流を引いたものとな
る。したがって、 Ｉ0 −（Ｉ0 −Ｉcnt ）＝Ｉcnt となる。このように、ＱＮ２５に流れる電流はＱＮ２１
に流れる電流と同じＩcnt となる。
【００５１】分流回路のトランジスタＱＮ２５と出力段
のトランジスタＱＮ２７とはカレントミラーを構成して
いるので、トランジスタＱＮ２７にも電流Ｉcnt が流れ
ることになる。なお、出力段にもＮチャネルＭＯＳトラ
ンジスタＱＮ２８を挿入して、ＱＮ２７のドレイン電圧
をＱＮ２１のそれに近い値にしている。この電流に応じ
た電圧はＰチャネルＭＯＳトランジスタＱＰ２９のゲー
トから取り出すことができる。
のトランジスタＱＮ２７とはカレントミラーを構成して
いるので、トランジスタＱＮ２７にも電流Ｉcnt が流れ
ることになる。なお、出力段にもＮチャネルＭＯＳトラ
ンジスタＱＮ２８を挿入して、ＱＮ２７のドレイン電圧
をＱＮ２１のそれに近い値にしている。この電流に応じ
た電圧はＰチャネルＭＯＳトランジスタＱＰ２９のゲー
トから取り出すことができる。
【００５２】このように、この実施の形態によれば、分
流回路とカレントミラー回路の組み合わせにより、第１
の実施の形態のように演算増幅器を用いることなく入力
ＩＮの電圧に比例した電流成分を出力段に取り出すこと
が可能となる。
流回路とカレントミラー回路の組み合わせにより、第１
の実施の形態のように演算増幅器を用いることなく入力
ＩＮの電圧に比例した電流成分を出力段に取り出すこと
が可能となる。
【００５３】なお、この実施の形態において、定電流源
２１および２２の定電流値は異ならせることもできる。
この場合には分流作用と電流ミラー作用によりトランジ
スタＱＮ２１に流れる電流とＱＮ２５に流れる電流との
間には一定の関係が成立し、定電流源２２の定電流値の
方が定電流源２１の定電流値よりも大きければ、一種の
増幅作用を実現することができる。以上の各実施の形態
におけるトランジスタの導電型はそれぞれ逆とし、電源
と接地を交換するようにしても良い。また、第１および
第２の実施の形態にかかる電圧電流変換回路は、図３に
示すＰＬＬ回路に使用することが好ましい。これにより
プロセス変動によりゲインの変動を受けにくいＰＣＣ回
路を実現できる。
２１および２２の定電流値は異ならせることもできる。
この場合には分流作用と電流ミラー作用によりトランジ
スタＱＮ２１に流れる電流とＱＮ２５に流れる電流との
間には一定の関係が成立し、定電流源２２の定電流値の
方が定電流源２１の定電流値よりも大きければ、一種の
増幅作用を実現することができる。以上の各実施の形態
におけるトランジスタの導電型はそれぞれ逆とし、電源
と接地を交換するようにしても良い。また、第１および
第２の実施の形態にかかる電圧電流変換回路は、図３に
示すＰＬＬ回路に使用することが好ましい。これにより
プロセス変動によりゲインの変動を受けにくいＰＣＣ回
路を実現できる。
【００５４】
【発明の効果】チップ外部素子を用いることなく、プロ
セスや温度に変動があってもそのゲインが変動を受け難
い、リニアリティの良い特性を有する電圧電流変換回路
を実現することができる。また、このような電圧電流変
換回路を組み込むことにより、プロセスの変動等によっ
てゲインの変動を受けにくいＰＬＬ回路を得ることがで
きる。
セスや温度に変動があってもそのゲインが変動を受け難
い、リニアリティの良い特性を有する電圧電流変換回路
を実現することができる。また、このような電圧電流変
換回路を組み込むことにより、プロセスの変動等によっ
てゲインの変動を受けにくいＰＬＬ回路を得ることがで
きる。
【図１】本発明の第１の実施の形態にかかる電圧電流変
換回路の構成を示す回路図。
換回路の構成を示す回路図。
【図２】本発明の第２の実施の形態にかかる電圧電流変
換回路の構成を示す回路図。
換回路の構成を示す回路図。
【図３】従来のＰＬＬ回路の概略を示すブロック図。
【図４】従来の電圧電流変換回路の構成を示す回路図。
１ 位相比較器 ２ チャージポンプ回路 ３ ローパスフィルタ ４ Ｖ−Ｉ変換器 ５ ＶＣＯ（ＩＣＯ） １０ 分流回路 １１，２１，２２ 定電流源 １２，３１ 演算増幅器 ＱＮ１〜ＱＮ５、ＱＮ２１〜ＱＮ２８、ＱＮ３３ Ｎチ
ャネルＭＯＳトランジスタ ＱＰ６、ＱＰ２９、ＱＰ３４ ＰチャネルＭＯＳトラン
ジスタ
ャネルＭＯＳトランジスタ ＱＰ６、ＱＰ２９、ＱＰ３４ ＰチャネルＭＯＳトラン
ジスタ
Claims (16)
- 【請求項１】定電流を発生する定電流源と、 この定電流源で発生した前記定電流を、入力電圧に応じ
た第１の電流を流す第１の電流経路と、前記定電流と前
記第１の電流の差である第２の電流を流す第２の電流経
路の２つの電流経路に流す分流回路と、 前記第１の電流と同じ値の出力電流を取り出す出力回路
とを備えた電圧電流変換回路。 - 【請求項２】前記出力回路は電流ミラー回路を備えたこ
とを特徴とする請求項1に記載の電圧電流変換回路。 - 【請求項３】前記分流回路は、ゲートに入力電圧が与え
られる一導電型の第１のトランジスタと、定電流と前記
第１のトランジスタを流れる電流との差の電流を流す一
導電型の第２のトランジスタとを備えたことを特徴とす
る請求項１に記載の電圧電流変換回路。 - 【請求項４】前記第１のトランジスタは非飽和動作、前
記第２のトランジスタは五極管動作をするものであるこ
とを特徴とする請求項３に記載の電圧電流変換回路。 - 【請求項５】前記分流回路の前記第１のトランジスタお
よび前記第２のトランジスタの接続点と前記定電流源と
の接続点の間に、制御信号により前記第１のトランジス
タが非飽和領域で動作するよう前記第１のトランジスタ
のドレイン電圧を降下させる一導電型の第３のトランジ
スタを挿入したことを特徴とする請求項４に記載の電圧
電流変換回路。 - 【請求項６】前記出力回路は、前記第１のトランジスタ
と同一特性で前記入力電圧がゲートに与えられる同一導
電型の第４のトランジスタを備えたことを特徴とする請
求項５に記載の電圧電流変換回路。 - 【請求項７】前記出力回路は、前記第４のトランジスタ
のドレイン電圧を前記第１のトランジスタのドレイン電
圧と同様に降下させる一導電型の第５のトランジスタ
と、前記第１のトランジスタのドレイン電圧と前記第４
のトランジスタのドレイン電圧とを比較し、その比較出
力信号を前記第５のトランジスタのゲートに与えること
により前記第１のトランジスタのドレイン電圧と前記第
４のトランジスタのドレイン電圧とを一致させる演算増
幅器とを備えたことを特徴とする請求項６に記載の電圧
電流変換回路。 - 【請求項８】第１の定電流を発生する第１の定電流源
と、この第１の定電流源で発生した前記第１の定電流か
ら入力電圧に比例した第１の電流を流す第１の電流経路
と、前記第１の定電流と前記第１の電流の差である第２
の電流を流す第２の電流経路とを有する第１の分流回路
と、 第２の定電流を発生する第２の定電流源と、前記第２の
電流経路に流れる第２の電流と同じ電流である第３の電
流を流す第３の電流経路と、前記第２の定電流と第３の
電流との差である第４の電流を流す第４の電流経路とを
有する第２の分流回路と、 前記第４の電流を取り出す出力回路とを備えた電圧電流
変換回路。 - 【請求項９】前記第１および第２の電流経路はドレイン
が共通接続された第１および第２の一導電型トランジス
タであり、前記第３および第４の電流経路はドレインが
共通接続された第３および４の一導電型トランジスタで
あり、 前記出力回路は前記第1のトランジスタと同一特性の第
５の一導電型トランジスタであることを特徴とする請求
項８に記載の電圧電流変換回路。 - 【請求項１０】前記第２および第３、第４および第５の
トランジスタがそれぞれ電流ミラー回路を構成している
ことを特徴とする請求項９に記載の電圧電流変換回路。 - 【請求項１１】前記第1の定電流源と前記第１および第
２の一導電型トランジスタのドレイン共通接続点間、前
記第２の定電流源と前記第３および第４の一導電型トラ
ンジスタのドレイン共通接続点間、前記第５の一導竃型
トランジスタのドレインと出力端子間にそれぞれ制御電
圧がゲートに与えられて各ドレイン電位を引き下げる第
６、第７、第８の一導電型トランジスタが挿入されてい
ることを特徴とする請求項１０に記載の電圧電流変換装
置。 - 【請求項１２】ソースが第１の電源に接続され、ゲート
に入力信号が与えられ、この入力信号に比例した電流を
流す一導電型の第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタとドレインを共有し、そ
のソースが前記第1の電源に接続された一導電型の第２
のＭＯＳトランジスタと、 第２の電源から一定電流を供給する定電流回路と、 前記第１のＭＯＳトランジスタと前記定電流回路の間に
挿入され、ゲートに制御信号が与えられ、前記第１の定
電流回路との接続点が前記第２のＭＯＳトランジスタの
ゲートに接続された、一導電型の第３のＭＯＳトランジ
スタと、 前記第１のＭＯＳトランジスタに流れる電流と同じ電流
を出力する出力回路と、 を備えた電圧電流変換回路。 - 【請求項１３】前記入力信号がゲートに与えられ、その
ソースが前記第１の電源に接続された一導電型の第４の
ＭＯＳトランジスタと、前記第２電源にソースが接続さ
れ、ドレイン・ゲート間を短絡した、逆導電型の第５の
ＭＯＳトランジスタと、 前記第４のＭＯＳトランジスタと前記第５のＭＯＳトラ
ンジスタの間に挿入された一導電型の第６のＭＯＳトラ
ンジスタと、 非反転入力に前記第1のＭＯＳトランジスタのドレイン
が、反転入力に前記第４のＭＯＳトランジスタのドレイ
ンがそれぞれ接続され、出力が前記第６のＭＯＳトラン
ジスタのゲートに与えられ、前記第１のＭＯＳトランジ
スタのドレイン電圧と、前記第４のＭＯＳトランジスタ
のドレイン電圧を等しくするよう制御する演算増幅器
と、をさらに備えた請求項１２に記載の電圧電流変換回
路。 - 【請求項１４】前記制御信号の電圧は、前記第１のＭＯ
Ｓトランジスタのしきい値電圧を定数倍した値を持つこ
とを特徴とする請求項１２に記載の電圧電流変換回路。 - 【請求項１５】前記第１のＭＯＳトランジスタは非飽和
動作、前記第２のＭＯＳトランジスタは五極管動作をす
るものであることを特徴とする請求項１２に記載の電圧
電流変換回路。 - 【請求項１６】基準信号と出力信号の位相を比較する位
相比較手段と、 この位相比較出力を電流に変換するチャージポンプ回路
と、 このチャージポンプ回路の電流出力から電圧を発生する
ローパスフィルタ回路と、 この電圧を電流に変換する請求項１ないし１５のいずれ
かに記載の電圧電流変換回路と、 この電圧電流回路の電流に基づいた周波数を発生する発
振器とを備えたＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18365796A JP3357792B2 (ja) | 1996-07-12 | 1996-07-12 | 電圧電流変換回路およびこれを含むｐｌｌ回路 |
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