JP3356183B2 - Scan converter - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、例えばパーソナルコン
ピュータより出力されるノンインターレース方式のビデ
オデータを、インターレース方式のＮＴＳＣ方式のビデ
オデータに変換する場合に用いて好適なスキャンコンバ
ータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a scan converter suitable for converting non-interlaced video data output from, for example, a personal computer to interlaced NTSC video data.

【０００２】[0002]

【従来の技術】パーソナルコンピュータの出力するビデ
オ信号は、ノンインターレース方式とされ、また、その
水平走査周波数および垂直走査周波数も、例えば通常の
ＮＴＳＣ方式のビデオ信号におけるそれとは異なってい
る。従って、例えばコンピュータグラフィック（ＣＧ）
装置において設計した画像データを、通常のビデオカメ
ラなどにより撮影した画像と合成するような場合、ＣＧ
システムにおいて得られた画像をＮＴＳＣ方式のビデオ
データに変換する必要がある。2. Description of the Related Art A video signal output from a personal computer is of a non-interlaced type, and its horizontal scanning frequency and vertical scanning frequency are different from those of a normal NTSC video signal, for example. Therefore, for example, computer graphics (CG)
When combining image data designed in a device with an image captured by a normal video camera or the like, CG
It is necessary to convert the image obtained in the system into NTSC video data.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、従来の
スキャンコンバータは方式変換のため、画像が不鮮明に
なる課題があった。However, the conventional scan converter has a problem that an image becomes unclear due to system conversion.

【０００４】本発明はこのような状況に鑑みてなされた
ものであり、鮮明な画像が得られるようにするものであ
る。The present invention has been made in view of such circumstances, and aims to obtain a clear image.

【０００５】[0005]

【課題を解決するための手段】本発明のスキャンコンバ
ータは、ノンインターレースの連続する少なくとも３ラ
インのビデオデータに係数をかけて、フリッカ抑制のた
めの処理を施す抑制手段としてのフィルタ４と、フィル
タ４により処理されたビデオデータを、インターレース
方式のビデオデータに変換する変換手段としてのメモリ
１０と、メモリ１０によりインターレース方式に変換さ
れたビデオデータに対して輪郭を強調する処理を施す強
調手段としての垂直強調回路１３と、メモリ１０に用い
るタイミング信号を発生する発生手段としてのタイミン
グジェネレータ１７と、ノンインターレース方式のビデ
オデータのラインの周期を判定し、その判定結果に対応
してタイミングジェネレータ１７を制御する判定手段と
しての判定回路３１とを備えることを特徴とする。A scan converter according to the present invention comprises a filter 4 as suppression means for applying a coefficient to at least three lines of non-interlaced continuous video data to perform processing for flicker suppression; 4 as a converting means for converting the video data processed in step 4 into interlaced video data, and an emphasizing means for emphasizing the outline of the video data converted into the interlaced type by the memory 10. Used for vertical emphasis circuit 13 and memory 10
Timing as a means for generating a timing signal
Generator 17 and non-interlaced video
Judge the cycle of the data line and respond to the judgment result
Determining means for controlling the timing generator 17
And a determination circuit 31 as described above.

【０００６】[0006]

【０００７】[0007]

【０００８】[0008]

【作用】上記構成のスキャンコンバータにおいては、フ
ィルタ４によりフリッカ抑制のための処理が施された
後、メモリ１０においてノンインターレース方式のビデ
オデータからインターレース方式のビデオデータに変換
される。その後、垂直強調回路１３により輪郭を強調す
る処理が施される。従って、簡単な構成により、フリッ
カを抑制し、かつ明瞭な画像を得ることができる。In the scan converter having the above-described structure, the processing for suppressing flicker is performed by the filter 4, and then the non-interlaced video data is converted into the interlaced video data in the memory 10. Thereafter, a process of enhancing the contour is performed by the vertical enhancement circuit 13. Therefore, with a simple configuration, flicker can be suppressed and a clear image can be obtained.

【０００９】フィルタ４において、少なくとも３ライン
分のデータを処理した場合においては、フリッカをより
効果的に抑制することが可能となる。When the filter 4 processes at least three lines of data, flicker can be suppressed more effectively.

【００１０】さらに、ノンインターレース方式のビデオ
データのラインの周期に対応して、タイミングジェネレ
ータ１７を制御するようにした場合においては、入力さ
れるノンインターレース方式のビデオデータの種類に拘
らず、自動的にノンインターレース方式のビデオデータ
をインターレース方式のビデオデータに変換することが
できる。Further, when the timing generator 17 is controlled in accordance with the line cycle of the non-interlaced video data, the timing generator 17 is automatically controlled regardless of the type of the input non-interlaced video data. In addition, non-interlaced video data can be converted to interlaced video data.

【００１１】[0011]

【実施例】図１は、本発明のスキャンコンバータの一実
施例の構成を示すブロック図である。パーソナルコンピ
ュータ１より出力されたＲ，Ｇ，Ｂのアナログビデオ信
号は、エンコーダ２に供給され、輝度信号Ｙとクロマ信
号Ｃに変換される。このうち、輝度信号ＹはＡ／Ｄ変換
器３に入力され、Ａ／Ｄ変換された後、フィルタ４に供
給されるようになされている。このフィルタ４は、入力
されたビデオデータに対してフリッカ抑制のための処理
を施す。FIG. 1 is a block diagram showing the configuration of an embodiment of a scan converter according to the present invention. R, G, and B analog video signals output from the personal computer 1 are supplied to an encoder 2 and converted into a luminance signal Y and a chroma signal C. The luminance signal Y is input to the A / D converter 3, A / D converted, and then supplied to the filter 4. The filter 4 performs a process for suppressing flicker on the input video data.

【００１２】フィルタ４より出力されたデータは、加算
器７に供給され、黒信号発生回路８が出力する黒レベル
のラインが必要に応じて加算される。即ち、これによ
り、ＮＴＳＣ方式の１フィールド分のライン数として必
要なライン数が確保される。加算器７より出力されたデ
ータは、１Ｈ毎に図中上側または下側に切り換えられる
スイッチ９を介してメモリ１０に供給される。このメモ
リ１０は、メモリ１０Ａと１０Ｂにより構成され、メモ
リ１０Ａが奇数フィールドのビデオデータを記憶し、メ
モリ１０Ｂが偶数フィールドのビデオデータを記憶す
る。The data output from the filter 4 is supplied to an adder 7, where the black level line output from the black signal generating circuit 8 is added as required. That is, this ensures the necessary number of lines as the number of lines for one field of the NTSC system. The data output from the adder 7 is supplied to a memory 10 via a switch 9 which is switched upward or downward in the figure every 1H. The memory 10 includes memories 10A and 10B. The memory 10A stores video data of odd fields, and the memory 10B stores video data of even fields.

【００１３】メモリ１０Ａまたは１０Ｂより読み出され
たビデオデータは、１フィールド毎に図中上側または下
側に切り換えられるスイッチ１２を介して垂直強調回路
１３に供給される。垂直強調回路１３は、入力されたデ
ータに対して輪郭を強調する処理を施す。垂直強調回路
１３より出力されたビデオデータは、Ｄ／Ａ変換器１４
によりＤ／Ａ変換された後、図示せぬ回路に出力され
る。The video data read from the memory 10A or 10B is supplied to a vertical emphasizing circuit 13 via a switch 12 which is switched upward or downward in the figure for each field. The vertical emphasis circuit 13 performs a process of emphasizing the outline of the input data. The video data output from the vertical emphasis circuit 13 is supplied to a D / A converter 14.
After the D / A conversion, the data is output to a circuit (not shown).

【００１４】一方、パーソナルコンピュータ１が出力す
る同期信号が同期分離回路１５に入力され、そこで水平
同期信号と垂直同期信号が分離される。同期分離回路１
５により分離された水平同期信号（Ｈ）は、ＰＬＬ回路
１６と判定回路３１に供給されている。ＰＬＬ回路１６
は、入力された水平同期信号に同期したクロックを生成
し、タイミングジェネレータ１７に出力している。タイ
ミングジェネレータ１７は、ＰＬＬ回路１６より供給さ
れたクロックに同期して、各種のタイミング信号を生成
する。このタイミング信号の中に、メモリ１０Ａ，１０
Ｂに供給する書込クロックも含まれている。On the other hand, a synchronization signal output from the personal computer 1 is input to a synchronization separation circuit 15, where a horizontal synchronization signal and a vertical synchronization signal are separated. Sync separation circuit 1
The horizontal synchronization signal (H) separated by 5 is supplied to the PLL circuit 16 and the determination circuit 31. PLL circuit 16
Generates a clock synchronized with the input horizontal synchronization signal and outputs the clock to the timing generator 17. The timing generator 17 generates various timing signals in synchronization with the clock supplied from the PLL circuit 16. In the timing signals, the memories 10A, 10A
A write clock supplied to B is also included.

【００１５】メモリ３２には、各種のパーソナルコンピ
ュータが出力する水平同期信号の周波数（周期）が記憶
されている。例えばＰＣ９８、ＭＡＣII、ＩＢＭＰＣ
（商標）の水平走査周波数として、２４．８２６ｋＨ
ｚ、３５ｋＨｚまたは３１．４６９ｋＨｚを記憶してい
る。判定回路３１は、メモリ３２に記憶されているデー
タと同期分離回路１５より供給されたデータとを比較
し、その判定結果に対応してタイミングジェネレータ１
７を制御するようになされている。The memory 32 stores the frequency (cycle) of the horizontal synchronizing signal output from various personal computers. For example, PC98, MACII, IBMPC
(Trademark) horizontal scanning frequency of 24.826 kHz
z, 35 kHz or 31.469 kHz is stored. The determination circuit 31 compares the data stored in the memory 32 with the data supplied from the synchronization separation circuit 15 and, in accordance with the determination result, determines whether the timing generator 1
7 is controlled.

【００１６】一方、位相比較器１８は、同期分離回路１
５が出力する垂直同期信号（Ｖ）の位相と、Ｄ／Ａ変換
器１４が出力するビデオ信号に含まれる垂直同期信号の
位相とを比較し、その位相誤差が所定の値（例えば３
Ｈ）以上になったとき、書込読出制御回路１９に制御信
号を出力する。このとき、書込読出制御回路１９は、メ
モリ１０Ａ，１０Ｂの読み出し動作が書き込み動作を追
い越さないように制御する。On the other hand, the phase comparator 18
5 compares the phase of the vertical synchronizing signal (V) output by the D / A converter 14 with the phase of the vertical synchronizing signal included in the video signal output by the D / A converter 14, and determines that the phase error is a predetermined value (eg,
H) When it becomes equal to or more than the above, a control signal is output to the write / read control circuit 19. At this time, the write / read control circuit 19 controls so that the read operation of the memories 10A and 10B does not overtake the write operation.

【００１７】一方、発振器（ＶＸＯ）２１は、発振動作
を実行し、一定の周波数のクロックを発生する。同期発
生回路２２は、このクロックに同期した各種の同期信号
を発生し、タイミングジェネレータ２３は、同期発生回
路２２が発生した同期信号に同期した各種のタイミング
信号を発生する。このタイミング信号の中に、メモリ１
０Ａ，１０Ｂに供給される読出クロックが含まれてい
る。On the other hand, an oscillator (VXO) 21 performs an oscillating operation and generates a clock having a constant frequency. The synchronization generation circuit 22 generates various synchronization signals synchronized with the clock, and the timing generator 23 generates various timing signals synchronized with the synchronization signal generated by the synchronization generation circuit 22. In this timing signal, the memory 1
The read clock supplied to 0A and 10B is included.

【００１８】次に、その動作について説明する。パーソ
ナルコンピュータ１が出力するアナログＲ，Ｇ，Ｂ信号
は、エンコーダ２に供給され、輝度信号Ｙに変換され
る。この輝度信号Ｙは、Ａ／Ｄ変換器３によりＡ／Ｄ変
換され、フィルタ４に供給される。このフィルタ４は、
例えば図２に示すように構成されている。Next, the operation will be described. The analog R, G, B signals output from the personal computer 1 are supplied to the encoder 2 and converted into a luminance signal Y. The luminance signal Y is A / D converted by the A / D converter 3 and supplied to the filter 4. This filter 4
For example, it is configured as shown in FIG.

【００１９】即ち、入力データは乗算器４３に供給さ
れ、０．２５の係数が乗算されて加算器４６に供給され
る。また入力データは、１Ｈ遅延回路４１により１Ｈ遅
延された後、乗算器４４により係数０．５が乗算されて
加算器４６に供給される。さらにまた、１Ｈ遅延回路４
１により遅延されたデータが１Ｈ遅延回路４２によりさ
らに１Ｈ遅延された後、乗算器４５により係数０．２５
が乗算されて加算器４６に供給される。加算器４６は、
乗算器４３乃至４５の出力を加算し、出力する。That is, the input data is supplied to a multiplier 43, multiplied by a coefficient of 0.25, and supplied to an adder 46. After the input data is delayed by 1H by the 1H delay circuit 41, the input data is multiplied by a coefficient 0.5 by the multiplier 44 and supplied to the adder 46. Furthermore, 1H delay circuit 4
After the data delayed by 1 is further delayed by 1H by the 1H delay circuit 42, the coefficient of 0.25
Are supplied to the adder 46. The adder 46
The outputs of the multipliers 43 to 45 are added and output.

【００２０】即ち、図３に示すように、３本の連続する
ラインのうち、最初のラインに０．２５の重み付けが行
なわれ、中間のラインに０．５の重み付けが行なわれ、
最後のラインに０．２５の重み付けが行なわれて、それ
らが加算されて１本のラインが構成される。連続するラ
イン間において急激な変化があると、フリッカが目立つ
ことになる。そこで、このように３本のラインを演算し
て、新たな１本のラインを生成するようにすると、ライ
ン間の急激な変化が抑制され、結果的にフリッカの発生
が抑制されることになる。That is, as shown in FIG. 3, of the three continuous lines, the first line is weighted by 0.25, the middle line is weighted by 0.5,
The last line is weighted by 0.25, and they are added to form one line. If there is a sudden change between successive lines, flicker will be noticeable. Thus, by calculating three lines in this way to generate a new line, a rapid change between lines is suppressed, and as a result, the occurrence of flicker is suppressed. .

【００２１】フィルタ４より出力されたデータは、加算
器７に供給され、必要に応じて黒レベルのラインが付加
される。即ち、例えば図４に示すように、パーソナルコ
ンピュータの有効画面の水平方向と垂直方向の画素（ａ
×ｂ）は、例えばＰＣ９８の場合、６４０×４００、Ｍ
ＡＣIIおよびＩＢＭＰＣは、６４０×４８０となされて
いる。これに対して、ＮＴＳＣ方式の１フレーム分のビ
デオデータを４ｆ_sc（ｆ_scはカラーサブキャリアの周波
数）の周波数でサンプリングした場合、７６０×４８０
画素となる。例えば入力されるのが４００ラインのビデ
オデータであるとき、１フレーム分のビデオデータとし
ては、８０本（＝４８０−４００）不足となる。そこ
で、この加算器７において４００ラインの上および下に
それぞれ不足するラインが付加されるのである。入力さ
れるパーソナルコンピュータのビデオ信号のライン数が
４８０である場合においては、ＮＴＳＣ方式におけるラ
イン数と同一となるので、加算器７において新たなライ
ンを付加する必要はない。The data output from the filter 4 is supplied to an adder 7, where a black level line is added as necessary. That is, as shown in FIG. 4, for example, pixels (a) in the horizontal direction and the vertical direction of the effective screen of the personal computer are displayed.
× b) is, for example, 640 × 400, M
ACII and IBMPC are 640 × 480. On the other hand, when video data for one frame of the NTSC system is sampled at a frequency of _4fsc ( _fsc is the frequency of the color subcarrier), 760x480
It becomes a pixel. For example, when input is video data of 400 lines, video data for one frame is short of 80 (= 480−400). Therefore, the missing lines are added above and below the 400 lines in the adder 7, respectively. When the number of lines of the video signal of the input personal computer is 480, the number of lines is the same as that in the NTSC system, so that it is not necessary to add a new line in the adder 7.

【００２２】加算器７より出力されたビデオデータは、
スイッチ９を介してメモリ１０Ａまたは１０Ｂに供給さ
れ、書き込まれる。このとき、必要な書込クロックはタ
イミングジェネレータ１７により発生される。スイッチ
９は１Ｈごとにメモリ１０Ａ側または１０Ｂ側に交互に
切り換えられる。その結果、メモリ１０Ａには２４０ラ
インの奇数フィールドのデータが記憶され、メモリ１０
Ｂには２４０ラインの偶数フィールドのデータが書き込
まれる。The video data output from the adder 7 is
The data is supplied to the memory 10A or 10B via the switch 9 and is written. At this time, a necessary write clock is generated by the timing generator 17. The switch 9 is alternately switched to the memory 10A or 10B every 1H. As a result, the data of the odd field of 240 lines is stored in the memory 10A,
In B, data of an even field of 240 lines is written.

【００２３】このようにしてメモリ１０Ａ，１０Ｂに書
き込まれたデータは、タイミングジェネレータ２３が出
力する読出クロックに同期して読み出される。このメモ
リ１０Ａ，１０Ｂに対する書き込みと読み出しの動作に
ついて、図５および図６を参照して、さらに説明する。The data written in the memories 10A and 10B in this manner is read out in synchronization with a read clock output from the timing generator 23. The write and read operations for the memories 10A and 10B will be further described with reference to FIGS.

【００２４】いま、例えばパーソナルコンピュータ１よ
り出力されるビデオデータのフレーム周波数が５５．４
Ｈｚであるとすると、ＮＴＳＣ方式のフィールド周波数
は５９．９４Ｈｚであるから、図５に示すように、メモ
リ１０Ａと１０Ｂにパーソナルコンピュータ１の１フレ
ームの期間に対応する時間をかけて、１フレーム分のデ
ータを書き込みつつ、ＮＴＳＣ方式のフィールドに対応
する期間を周期としてデータを読み出すと、書き込みよ
り読み出しが速いため、図５に示すように、所定の時刻
において読み出し動作が書き込み動作を追い越すことに
なる。例えば図５に示すように、周期Ｔ₁で１フレーム
分のデータを書き込み、周期Ｔ₂で１フィールド分のデ
ータを読み出すものとする。読み出しの動作を書き込み
の動作より時間Ｔ₀だけ遅らせて開始したとしても、い
つかは読み出しの動作が書き込みの動作を追い越すこと
になる。Now, for example, the frame frequency of the video data output from the personal computer 1 is 55.4.
Hz, the field frequency of the NTSC system is 59.94 Hz. Therefore, as shown in FIG. 5, a time corresponding to one frame period of the personal computer 1 is applied to the memories 10A and 10B for one frame. When data is read with the period corresponding to the field of the NTSC system as a cycle while writing the data, the read operation is faster than the write operation, so that the read operation overtakes the write operation at a predetermined time as shown in FIG. . For example, as shown in FIG. 5, in the period T ₁ writes one frame of data, it is assumed that read data of one field with a period T _2. Even initiated delayed by time T ₀ from the operation of the write operation of the read, one day will be the operation of reading overtakes the operation of writing.

【００２５】そこで本実施例においては、位相比較器１
８において、パーソナルコンピュータ１側の垂直走査周
期と、Ｄ／Ａ変換器１４より出力されるＮＴＳＣ方式の
２フィールド（１フレーム）の位相差を検出し、その位
相差が例えば３Ｈ以上になったとき、書込読出制御回路
１９を制御してメモリ１０Ａ，１０Ｂからの読み出しを
制御する。即ち、図６に示すように、読み出し動作が書
き込み動作を追い越しそうになったとき、その前に同一
のメモリを繰り返し読み出すようにして、読み出し動作
が書き込み動作を追い越すのを禁止する。Therefore, in the present embodiment, the phase comparator 1
In step 8, when the phase difference between the vertical scanning cycle of the personal computer 1 and the two fields (one frame) of the NTSC system output from the D / A converter 14 is detected, and the phase difference becomes, for example, 3H or more. And the read / write control circuit 19 to control reading from the memories 10A and 10B. That is, as shown in FIG. 6, when the read operation is about to overtake the write operation, the same memory is repeatedly read before the read operation is performed, thereby prohibiting the read operation from overtaking the write operation.

【００２６】スイッチ１２を介してメモリ１０Ａまたは
１０Ｂより読み出されたデータは、垂直強調回路１３に
供給され、その輪郭成分が強調される処理が実行され
る。即ち、図７に示すように、入力されたデータが所定
クロック分だけ順次遅延されたデータ図７（Ａ）乃至
（Ｃ）が生成される。そして図７（Ｂ）に示す信号から
図７（Ａ）に示す信号を減算した信号と、図７（Ｂ）に
示す信号から図７（Ｃ）に示す信号を減算した信号を加
算することにより、図７（Ｄ）に示すような輪郭成分の
信号を生成することができる。この信号を図７（Ｂ）に
示す信号と加算することにより、図７（Ｅ）に示す輪郭
成分を強調したビデオ信号を得ることができる。The data read from the memory 10A or 10B via the switch 12 is supplied to a vertical emphasizing circuit 13, where a process for emphasizing the outline component is executed. That is, as shown in FIG. 7, data (A) to (C) are generated in which the input data is sequentially delayed by a predetermined clock. Then, a signal obtained by subtracting the signal shown in FIG. 7A from the signal shown in FIG. 7B and a signal obtained by subtracting the signal shown in FIG. 7C from the signal shown in FIG. , A signal of a contour component as shown in FIG. By adding this signal to the signal shown in FIG. 7B, a video signal in which the outline component shown in FIG. 7E is emphasized can be obtained.

【００２７】上述したように、フィルタ４によりフリッ
カ成分を除去する処理を行なうと、隣接するライン間の
間で処理が行なわれるため、解像度が低下する。そこ
で、この垂直強調回路１３において輪郭成分を強調する
ことにより、より明瞭な画像が得られるようにするので
ある。As described above, when the processing for removing the flicker component by the filter 4 is performed, the processing is performed between adjacent lines, so that the resolution is reduced. Thus, the vertical emphasis circuit 13 emphasizes the contour components so that a clearer image can be obtained.

【００２８】垂直強調回路１３より出力されたビデオデ
ータは、Ｄ／Ａ変換器１４によりＤ／Ａ変換され、図示
せぬ回路に出力され、表示されることになる。The video data output from the vertical emphasizing circuit 13 is D / A converted by the D / A converter 14 and output to a circuit (not shown) for display.

【００２９】図８は、フィルタ４の第２の実施例を示し
ている。この実施例においては、Ａ／Ｄ変換器３より出
力されたデータが乗算器６３に供給されて、係数０．２
５が乗算された後、加算器７１に供給されるとともに、
乗算器６６，６７により、それぞ係数０．２５または
０．５が乗算されて加算器７０に出力されている。ま
た、Ａ／Ｄ変換器３より出力されたデータは、１Ｈ遅延
回路６２により１Ｈ遅延された後、乗算器６４，６５ま
たは６８に供給され、それぞれ係数０．２５，０．５ま
たは０．２５が乗算されるようになされている。FIG. 8 shows a second embodiment of the filter 4. In this embodiment, the data output from the A / D converter 3 is supplied to a multiplier 63, and a coefficient of 0.2
After being multiplied by 5, it is supplied to an adder 71,
The multipliers 66 and 67 multiply the coefficients by 0.25 or 0.5, respectively, and output the result to the adder 70. The data output from the A / D converter 3 is delayed by 1H by the 1H delay circuit 62 and then supplied to the multiplier 64, 65 or 68, where the coefficient is 0.25, 0.5 or 0.25, respectively. Is multiplied.

【００３０】そして乗算器６４と６５の出力は、加算器
６９に供給され、加算され、乗算器６８の出力は加算器
７２に供給され、加算器７０の出力と加算されるように
なされている。加算器７１は、乗算器６３の出力と加算
器６９の出力を加算するようになされている。コントロ
ーラ７３は、乗算器６３乃至６８を所定のタイミングで
（２Ｈ毎に）イネーブル状態に制御するようになされて
いる。The outputs of the multipliers 64 and 65 are supplied to an adder 69 and added. The output of the multiplier 68 is supplied to an adder 72 and added to the output of the adder 70. . The adder 71 adds the output of the multiplier 63 and the output of the adder 69. The controller 73 controls the multipliers 63 to 68 to be enabled at a predetermined timing (every 2H).

【００３１】そして、この実施例においては、加算器７
１と７２により同時に２ライン分のデータ（奇数ライン
のデータおよび偶数ラインのデータ）が生成されるよう
になされているため、図１に示した加算器７は、加算器
７Ａと７Ｂに分割され、それぞれ加算器７１と７２の出
力に黒信号発生回路８より出力する黒レベルのラインを
加算して、それぞれメモリ１０Ａまたは１０Ｂに出力す
るようになされている。In this embodiment, the adder 7
Since data for two lines (data for odd lines and data for even lines) are simultaneously generated by 1 and 72, the adder 7 shown in FIG. 1 is divided into adders 7A and 7B. The black level lines output from the black signal generation circuit 8 are added to the outputs of the adders 71 and 72, respectively, and output to the memory 10A or 10B.

【００３２】次に、その動作について説明する。この実
施例においては、１Ｈ遅延回路６２により入力データが
１Ｈ遅延されるため、例えばいま、入力データとしてｎ
＋１ラインが入力されているとき、１Ｈ遅延回路６２は
その１Ｈ前のｎラインを出力していることになる。従っ
て、乗算器６３の出力は、ｎ＋１ラインのデータに０．
２５の重み付けをしたデータとなる。また、乗算器６４
と６５の出力は、ｎラインに０．２５と０．５の重み付
けを行なったデータとなる。加算器６９は、乗算器６４
と６５の出力を加算するため、その出力はｎラインのデ
ータに０．７５の重み付けを加えたものとなる。加算器
７１は、乗算器６３の出力と加算器６９の出力を加算す
るため、ｎラインに０．７５の重み付けを加えたデータ
と、ｎ＋１ラインに０．２５の重み付けをしたラインと
を合成したライン（図９において、破線で示すライン）
のデータを出力する。Next, the operation will be described. In this embodiment, the input data is delayed by 1H by the 1H delay circuit 62.
When the +1 line is being input, the 1H delay circuit 62 outputs the nth line 1H before. Therefore, the output of the multiplier 63 is set to 0.
The weighted data is 25. The multiplier 64
And 65 are data obtained by weighting the n lines by 0.25 and 0.5. The adder 69 includes a multiplier 64
And 65 outputs are added, the output is obtained by adding 0.75 weight to the data of n lines. The adder 71 combines the data obtained by adding the weight of 0.75 to the n lines and the line obtained by adding the weight of 0.25 to the n + 1 line in order to add the output of the multiplier 63 and the output of the adder 69. Line (in FIG. 9, a line indicated by a broken line)
Output data.

【００３３】一方、乗算器６６と６７は、ｎ＋１ライン
にそれぞれ０．２５と０．５の重み付けを行なったデー
タを出力し、この出力が加算器７０で加算されるため、
加算器７０が出力するデータはｎ＋１ラインに０．７５
の重み付けを行なったデータとなる。これに対して、乗
算器６８の出力は、ｎラインに０．２５の重み付けを行
なったデータとなる。加算器７２は、加算器７０の出力
と乗算器６８の出力を加算するため、その出力データは
図９に一点鎖線で示すように、ｎラインのデータに０．
２５の重み付けを行なったデータと、ｎ＋１ラインに
０．７５の重み付けを行なったデータを合成して得られ
るデータとなる。その結果、図９に示すように、加算器
７１と加算器７２より出力されるデータは、約０．５Ｈ
（＝０．７５−０．２５）の間隔を有するように重み付
けされたデータとなる。On the other hand, the multipliers 66 and 67 output data obtained by weighting 0.25 and 0.5 on the (n + 1) th line, respectively, and this output is added by the adder 70.
The data output from the adder 70 is 0.75 on the (n + 1) th line.
Is weighted data. On the other hand, the output of the multiplier 68 is data in which n lines are weighted by 0.25. Since the adder 72 adds the output of the adder 70 and the output of the multiplier 68, the output data of the adder 72 is added to the data of the n-th line as shown by a dashed line in FIG.
This is data obtained by combining data weighted by 25 and data weighted by 0.75 on the (n + 1) th line. As a result, as shown in FIG. 9, the data output from the adder 71 and the adder 72 is about 0.5H.
The data is weighted so as to have an interval of (= 0.75 to 0.25).

【００３４】即ち、図１０に示すように、Ａ／Ｄ変換器
３より１，２，３，４，５，・・・と、各ラインのデー
タが入力されると、１Ｈ遅延回路６２はそのデータを１
Ｈ遅延して出力する。その結果、加算器７１と７２は、
フィルタ４に偶数ラインのデータが入力されるタイミン
グにおいて、奇数ラインのデータと偶数ラインのデータ
を同時に出力することになる。That is, as shown in FIG. 10, when the data of each line is inputted from the A / D converter 3 as 1, 2, 3, 4, 5,..., The 1H delay circuit 62 Data 1
Output with H delay. As a result, the adders 71 and 72
At the timing when the data of the even line is input to the filter 4, the data of the odd line and the data of the even line are simultaneously output.

【００３５】そして、これらの奇数ラインのデータと偶
数ラインのデータは、それぞれ加算器７Ａまたは７Ｂに
より所定の数の黒レベルのラインが加算された後、メモ
リ１０Ａまたは１０Ｂに書き込まれる。これにより上述
した場合と同様に、メモリ１０Ａまたは１０Ｂに書き込
まれるライン数は１／２に間引かれる。その結果、メモ
リ１０Ａまたは１０Ｂには、１フィールド分のライン数
（２４０ライン）のデータが書き込まれることになる。The data of the odd lines and the data of the even lines are written into the memory 10A or 10B after a predetermined number of black level lines are added by the adders 7A and 7B, respectively. Thus, as in the case described above, the number of lines written to the memory 10A or 10B is reduced to に. As a result, data of the number of lines (240 lines) for one field is written in the memory 10A or 10B.

【００３６】図１１は、図８の実施例においてラインが
生成される様子を模式的に示している。FIG. 11 schematically shows how lines are generated in the embodiment of FIG.

【００３７】図１２は、フィルタ４の第３の実施例を示
している。この実施例においては、Ａ／Ｄ変換器３より
出力されたデータがスイッチ８４の接点ａに供給される
とともに、１Ｈ遅延回路８２に入力されて１Ｈ遅延され
る。１Ｈ遅延回路８２の出力は、乗算器８５と８６に供
給されるとともに、１Ｈ遅延回路８３に供給されるよう
になされている。乗算器８５と８６は、それぞれ入力さ
れたデータに０．２５または０．５の係数を乗算し、加
算器８８に出力するようになされている。加算器８８
は、乗算器８５と８６の出力を加算して、加算器８９に
出力している。FIG. 12 shows a third embodiment of the filter 4. In this embodiment, the data output from the A / D converter 3 is supplied to the contact a of the switch 84 and is also input to the 1H delay circuit 82 to be delayed by 1H. The output of the 1H delay circuit 82 is supplied to multipliers 85 and 86 and also to a 1H delay circuit 83. The multipliers 85 and 86 multiply input data by a coefficient of 0.25 or 0.5, respectively, and output the result to the adder 88. Adder 88
Add the outputs of the multipliers 85 and 86 and output the result to the adder 89.

【００３８】尚、乗算器８５，８７と乗算器８６の係数
は、例えばそれぞれ０．１２５と０．７５にすることも
できる。これらの値は、２ⁿの形とすることがデジタル
処理上好ましい。Incidentally, the coefficients of the multipliers 85 and 87 and the multiplier 86 can be set to, for example, 0.125 and 0.75, respectively. These values are preferably digitally processed in the form of 2 ⁿ .

【００３９】また、１Ｈ遅延回路８３は、入力されたデ
ータを１Ｈ遅延してスイッチ８４の接点ｂに供給してい
る。スイッチ８４より出力されたデータは、乗算器８７
により係数０．２５が乗算された後、加算器８９に供給
されている。加算器８９は、加算器８８と乗算器８７よ
り供給されたデータを加算して、加算器７（図１）に出
力している。The 1H delay circuit 83 supplies the input data to the contact point b of the switch 84 with a delay of 1H. The data output from the switch 84 is output to the multiplier 87
Is multiplied by a coefficient of 0.25 and supplied to the adder 89. The adder 89 adds the data supplied from the adder 88 and the data supplied from the multiplier 87 and outputs the result to the adder 7 (FIG. 1).

【００４０】この実施例においては、Ａ／Ｄ変換器３よ
り１，２，３，４，・・・の各ラインのデータが入力さ
れると、１Ｈ遅延回路８２がこの各ラインのデータを１
Ｈずつ順次遅延して出力し、１Ｈ遅延回路８３が１Ｈ遅
延回路８２の出力をさらに１Ｈずつ順次遅延して出力す
る（図１３）。即ち、１Ｈ遅延回路８２が第１ラインの
データを出力しているとき、入力データとしては第２ラ
インのデータが入力されている。このときスイッチ８４
は接点ａ側に切り換えられる。その結果、乗算器８７
は、第２ラインのデータに０．２５の重み付けを行なっ
て加算器８９に出力する。In this embodiment, when data of each line of 1, 2, 3, 4,... Is input from the A / D converter 3, the 1H delay circuit 82 converts the data of each line to 1
The output is sequentially delayed by H, and the 1H delay circuit 83 delays the output of the 1H delay circuit 82 further by 1H and outputs it (FIG. 13). That is, when the 1H delay circuit 82 outputs the data of the first line, the data of the second line is input as the input data. At this time, the switch 84
Is switched to the contact a side. As a result, the multiplier 87
Weights the data of the second line by 0.25 and outputs the result to the adder 89.

【００４１】また、乗算器８５と８６は、第１ラインの
データにそれぞれ０．２５と０．５の重み付けを行なっ
て出力する。加算器８８は、乗算器８５と８６の出力を
加算するため、その出力は第１ラインのデータに０．７
５の重み付けを行なったものとなる。その結果、加算器
８９の出力は、第１ラインのデータに０．７５の重み付
けを行なったものと、第２ラインのデータに０．２５の
重み付けを行なったものを合成したものとなる。The multipliers 85 and 86 weight the data of the first line by 0.25 and 0.5, respectively, and output the result. The adder 88 adds the outputs of the multipliers 85 and 86, and the output is added to the data of the first line by 0.7.
5 is obtained. As a result, the output of the adder 89 is obtained by combining the data obtained by weighting the data of the first line with 0.75 and the data obtained by weighting the data of the second line with 0.25.

【００４２】さらに１Ｈの時間が経過すると、１Ｈ遅延
回路８２は第２ラインのデータを出力し、１Ｈ遅延回路
８３は第１ラインのデータを出力する。そしてこのと
き、スイッチ８４は接点ｂ側に切り換えられる。その結
果、乗算器８７が１Ｈ遅延回路８３より供給される第１
ラインのデータに０．２５の重み付けを行なって出力す
る。また、加算器８８は、１Ｈ遅延回路８２が出力する
第２ラインのデータに０．７５の重み付けを行なって出
力する。その結果、加算器８９は、第１ラインのデータ
に０．２５の重み付けを行なったデータと、第２ライン
のデータに０．７５の重み付けを行なったデータとを合
成して、新たなラインのデータを生成する。When the time of 1H further elapses, the 1H delay circuit 82 outputs the data of the second line, and the 1H delay circuit 83 outputs the data of the first line. At this time, the switch 84 is switched to the contact b side. As a result, the multiplier 87 outputs the first signal supplied from the 1H delay circuit 83.
The data of the line is weighted by 0.25 and output. The adder 88 weights the data of the second line output from the 1H delay circuit 82 by 0.75 and outputs the data. As a result, the adder 89 combines the data obtained by weighting the data of the first line with 0.25 and the data obtained by weighting the data of the second line with 0.75, and generates a new line data. Generate data.

【００４３】以下、同様にして、スイッチ８４が１Ｈご
とに接点ａ側または接点ｂ側に切り換えられ、加算器８
９は１Ｈに１本のラインのデータを出力する。このデー
タは、上述したようにしてメモリ１０Ａまたは１０Ｂ
に、奇数ラインのデータまたは偶数ラインのデータとし
て交互に書き込まれる。In the same manner, the switch 84 is switched to the contact a side or the contact b side every 1 H, and the adder 8
9 outputs data of one line in 1H. This data is stored in the memory 10A or 10B as described above.
Are written alternately as odd-line data or even-line data.

【００４４】この場合における各ライン間のデータ生成
の過程を模式的に示すと、図１４に示すようになる。FIG. 14 schematically shows a process of generating data between the respective lines in this case.

【００４５】図１２の実施例は、実質的に図８の実施例
と同様の動作を行なうものである。しかしながら、図８
の実施例に較べて加算器の数を少なくすることができる
ため、より正確な演算を実行することができる。The embodiment of FIG. 12 performs substantially the same operation as the embodiment of FIG. However, FIG.
Since the number of adders can be reduced as compared with the embodiment, more accurate calculation can be executed.

【００４６】以上においては、パーソナルコンピュータ
１としてＰＣ９８を用いた場合を例としたが、ＭＡＣII
またはＩＢＭＰＣを用いた場合においては、メモリ１０
Ａ，１０Ｂに供給するクロックの周波数やその書き込み
および読み出しのタイミングが異なってくる。そこで本
実施例においては、判定回路３１が同期分離回路１５よ
り供給される水平同期信号から、いまパーソナルコンピ
ュータ１として何が接続されているのかを、メモリ３２
に予め記憶されているデータから判定する。In the above, the case where the PC 98 is used as the personal computer 1 has been described as an example.
Alternatively, when IBM PC is used, the memory 10
The frequency of the clock supplied to A and 10B and the timing of writing and reading are different. Therefore, in the present embodiment, the determination circuit 31 uses the horizontal synchronization signal supplied from the synchronization separation circuit 15 to determine what is connected as the personal computer 1 in the memory 32.
Is determined from the data stored in advance.

【００４７】即ち、判定回路３１は、メモリ３２に予め
記憶されている水平同期信号の周波数（周期）と、同期
分離回路１５により分離された水平同期信号の周波数
（周期）とを比較し、その比較結果からパーソナルコン
ピュータ１の種類を判定する。そして判定した結果に対
応して、タイミングジェネレータ１７のタイミングを切
り換える。これにより、パーソナルコンピュータ１の種
類に拘らず、常に正しい変換処理を自動的に行なうこと
が可能になる。That is, the determination circuit 31 compares the frequency (period) of the horizontal synchronization signal stored in the memory 32 in advance with the frequency (period) of the horizontal synchronization signal separated by the synchronization separation circuit 15, and The type of the personal computer 1 is determined from the comparison result. Then, the timing of the timing generator 17 is switched according to the determined result. Thus, the correct conversion process can always be automatically performed regardless of the type of the personal computer 1.

【００４８】[0048]

【発明の効果】以上の如く本発明のスキャンコンバータ
によれば、フリッカ抑制のための処理を施した後、輪郭
を強調する処理を施すようにしたので、簡単な構成の低
コストの装置で、フリッカを抑制しつつ、明瞭な画像を
再現することが可能になる。As described above, according to the scan converter of the present invention, the processing for suppressing flicker is performed, and then the processing for enhancing the contour is performed. It is possible to reproduce a clear image while suppressing flicker.

【００４９】また、少なくとも３ライン分のデータを用
いてフリッカ抑制のための処理を施した場合において
は、より効果的にフリッカの発生を抑制することができ
る。Further, when a process for suppressing flicker is performed using data of at least three lines, the occurrence of flicker can be suppressed more effectively.

【００５０】さらに、ノンインターレース方式のビデオ
データのラインの周期に対応して、タイミング信号を制
御するようにした場合においては、ノンインターレース
のビデオデータの種類に拘らず、自動的に変換動作を実
現することが可能となる。Further, when the timing signal is controlled according to the line cycle of the non-interlaced video data, the conversion operation is automatically realized regardless of the type of the non-interlaced video data. It is possible to do.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のスキャンコンバータの一実施例の構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a scan converter according to an embodiment of the present invention.

【図２】図１のフィルタ４の一実施例の構成を示すブロ
ック図である。FIG. 2 is a block diagram showing a configuration of one embodiment of a filter 4 of FIG.

【図３】図２の実施例の重み付け処理を説明する図であ
る。FIG. 3 is a diagram illustrating a weighting process of the embodiment in FIG. 2;

【図４】図１の加算器７の動作を説明する図である。FIG. 4 is a diagram illustrating the operation of the adder 7 of FIG.

【図５】図１のメモリ１０Ａ，１０Ｂの動作を説明する
タイミングチャートである。FIG. 5 is a timing chart illustrating the operation of the memories 10A and 10B in FIG. 1;

【図６】図１のメモリ１０Ａ，１０Ｂの動作を説明する
タイミングチャートである。FIG. 6 is a timing chart illustrating the operation of the memories 10A and 10B of FIG. 1;

【図７】図１の垂直強調回路１３の動作を説明する波形
図である。FIG. 7 is a waveform diagram illustrating an operation of the vertical emphasis circuit 13 of FIG.

【図８】図１のフィルタ４の第２の実施例の構成を示す
ブロック図である。FIG. 8 is a block diagram showing a configuration of a second embodiment of the filter 4 of FIG. 1;

【図９】図８の実施例における重み付け処理を説明する
図である。FIG. 9 is a diagram illustrating a weighting process in the embodiment of FIG. 8;

【図１０】図８の実施例における各部の出力を説明する
図である。FIG. 10 is a diagram illustrating the output of each unit in the embodiment of FIG.

【図１１】図８の実施例における重み付け処理を説明す
る図である。FIG. 11 is a diagram illustrating a weighting process in the embodiment of FIG. 8;

【図１２】図１のフィルタ４の第３の実施例の構成を示
すブロック図である。FIG. 12 is a block diagram showing a configuration of a third embodiment of the filter 4 of FIG. 1;

【図１３】図１２の実施例における各部の出力を説明す
る図である。13 is a diagram illustrating the output of each unit in the embodiment of FIG.

【図１４】図１２の実施例における重み付け処理を説明
する図である。FIG. 14 is a diagram illustrating a weighting process in the embodiment of FIG.

【符号の説明】[Explanation of symbols]

１ パーソナルコンピュータ ２ エンコーダ ４ フィルタ ７ 加算器 １０Ａ，１０Ｂ メモリ １３ 垂直強調回路 １５ 同期分離回路 １７ タイミングジェネレータ １８ 位相比較器 ２３ タイミングジェネレータ ３１ 判定回路 ３２ メモリ DESCRIPTION OF SYMBOLS 1 Personal computer 2 Encoder 4 Filter 7 Adder 10A, 10B memory 13 Vertical emphasis circuit 15 Synchronization separation circuit 17 Timing generator 18 Phase comparator 23 Timing generator 31 Judgment circuit 32 Memory

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 9/00 - 9/78 H04N 11/00 - 11/22 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H04N 9/00-9/78 H04N 11/00-11/22

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ノンインタレースの連続する少なくとも
３ラインのビデオデータに係数をかけて、フリッカ抑制
のための処理を施す抑制手段と、 前記抑制手段により処理されたビデオデータを、インタ
レース方式のビデオデータに変換する変換手段と、 前記変換手段によりインタレース方式に変換されたビデ
オデータに対して輪郭を強調する処理を施す強調手段
と、 前記変換手段に用いるタイミング信号を発生する発生手
段と、 前記ノンインタレース方式のビデオデータのラインの周
期を判定し、その判定結果に対応して前記発生手段を制
御する判定手段と を備えることを特徴とするスキャンコ
ンバータ。1. A suppression means for applying a coefficient to at least three lines of non-interlaced continuous video data to perform processing for flicker suppression, and converting the video data processed by the suppression means into an interlaced video signal. conversion means for converting the video data, and enhancement means for performing a process for emphasizing the outline for the converted video data into interlaced by the converting means, generating a hand for generating a timing signal to be used for the conversion unit
And the circumference of the line of the non-interlaced video data.
Period, and controls the generation means in accordance with the result of the determination.
A scan converter, comprising: a determination unit for controlling the scan converter.