JP3355883B2 - Distortion compensation circuit and low distortion semiconductor amplifier - Google Patents
Distortion compensation circuit and low distortion semiconductor amplifierInfo
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Description
【０００１】[0001]
【発明の属する技術分野】この発明は衛星通信、地上マ
イクロ波通信、移動体通信等に使用するＵＨＦ、ＳＨＦ
帯の低歪半導体増幅器に関するものである。The present invention relates to UHF and SHF used for satellite communication, terrestrial microwave communication, mobile communication, and the like.
The present invention relates to a low-band distortion semiconductor amplifier.
【０００２】[0002]
【従来の技術】図２７は、従来例１として、例えば、As
ia-Pacific Microwave Conference Proceedings,1990,p
p1077〜1080, ”A Predistortion Type Equi-Path Line
arizerin Ku-Band ”に示された従来の低歪増幅器の等
価回路図であり、図において、１は入力端子、２は出力
端子、５００は第１のリニアライザ、１７は第１のレベ
ル調整用増幅器、１８はレベル調整用可変アッテネー
タ、１９はＦＥＴを用いた高出力増幅器である。リニア
ライザ５００は第１の歪発生用増幅器３、第１の線形増
幅器４、第１の９０゜ハイブリッド５、第２の９０゜ハ
イブリッド６、第３の９０゜ハイブリッド７、第４の９
０゜ハイブリッド８、第５の９０゜ハイブリッド９、第
６の９０゜ハイブリッド１０、第１の移相器１１、第２
の移相器１２、第１の可変アッテネータ１３、第２の可
変アッテネータ１４、第３の可変アッテネータ１５、第
４の可変アッテネータ１６で構成されている。2. Description of the Related Art FIG.
ia-Pacific Microwave Conference Proceedings, 1990, p
p1077〜1080, ”A Predistortion Type Equi-Path Line
arizerin Ku-Band "is an equivalent circuit diagram of a conventional low distortion amplifier, in which 1 is an input terminal, 2 is an output terminal, 500 is a first linearizer, 17 is a first level adjustment amplifier. , 18 is a variable attenuator for level adjustment, 19 is a high-output amplifier using an FET, and the linearizer 500 is a first distortion generating amplifier 3, a first linear amplifier 4, a first 90 ° hybrid 5, a second 90 ° hybrid 6, third 90 ° hybrid 7, fourth 9
0 hybrid 8, fifth 90 hybrid 9, sixth 90 hybrid 10, first phase shifter 11, second hybrid
, A first variable attenuator 13, a second variable attenuator 14, a third variable attenuator 15, and a fourth variable attenuator 16.
【０００３】次に、動作について説明する。ＦＥＴを用
いた高出力増幅器は、文献 IEEE,Transactions on M
icrowave Theory and Techniques, vol.MTT-28, No.
11,November 1990, pp1157-1163, ”esign Procedure f
or High-Efficiency LinearMicrowave Power Amplifier
”報告されているように、一般的に入力電力の増大に
ともない、利得は低下、通過位相は進む特性である。図
２８に高出力増幅器１９の入力電力の増大に対する出力
電力、通過位相特性を示す。高出力増幅器１９において
は、この利得および通過位相の変化が原因となり、振幅
歪および位相歪が発生する。高出力増幅器１９の前段に
利得および通過位相特性が高出力増幅器１９と逆特性と
なるリニアライザ５００を設けると、高出力増幅器１９
で発生する振幅歪および位相歪を補償することができ
る。図２９に高出力増幅器１９の振幅歪および位相歪を
補償するために必要な、リニアライザ５００の入力電力
の増大に対する出力電力、通過位相特性を示す。このよ
うな逆特性は、第１の移相器１１、第２の移相器１２、
第１の可変アッテネータ１３、第２の可変アッテネータ
１４、第３の可変アッテネータ１５、第４の可変アッテ
ネータ１６を調整することにより実現することができ
る。なお、第１のレベル調整用増幅器１７およびレベル
調整用可変アッテネータ１８はリニアライザ５００と高
出力増幅器１９を縦続接続する際のレベル調整を行う。Next, the operation will be described. A high-output amplifier using an FET is described in the literature IEEE, Transactions on M
icrowave Theory and Techniques, vol.MTT-28, No.
11, November 1990, pp1157-1163, ”esign Procedure f
or High-Efficiency LinearMicrowave Power Amplifier
As reported, generally, the gain decreases and the passing phase advances as the input power increases. FIG. 28 shows the output power and the passing phase characteristics with respect to the increase in the input power of the high-power amplifier 19. This change in the gain and the passing phase causes amplitude distortion and phase distortion in the high-output amplifier 19. The gain and the passing phase characteristics are opposite to those of the high-output amplifier 19 before the high-output amplifier 19. Is provided, the high power amplifier 19
Can be compensated for the amplitude distortion and the phase distortion that occur in. FIG. 29 shows output power and passing phase characteristics with respect to an increase in input power of the linearizer 500, which are necessary for compensating for amplitude distortion and phase distortion of the high-output amplifier 19. Such an inverse characteristic is caused by the first phase shifter 11, the second phase shifter 12,
This can be realized by adjusting the first variable attenuator 13, the second variable attenuator 14, the third variable attenuator 15, and the fourth variable attenuator 16. The first level adjustment amplifier 17 and the level adjustment variable attenuator 18 adjust the level when the linearizer 500 and the high-output amplifier 19 are connected in cascade.
【０００４】図３０に従来例２として公開特許公報、平
２−１４３６０４の超高周波増幅器の実施例を示す。図
において、１１１は半導体チップ、１１２はソース接地
ボンディングワイヤである。FIG. 30 shows an embodiment of an ultra-high frequency amplifier disclosed in Japanese Patent Laid-Open Publication No. 2-143604 as Conventional Example 2. In the drawing, reference numeral 111 denotes a semiconductor chip, and 112 denotes a source ground bonding wire.
【０００５】次に動作を説明する。１〜２ｍｍのソース
接地ボンディングワイヤによりソースインダクタンス
０．３〜１ｎＨの値を得る。このソースインダクタンス
により、小信号利得は減少するが、飽和出力は減少しな
いため、入出力特性における直線性が改善され、ソース
インダクタンスを挿入した増幅器自体の混変調歪が減少
するというものである。Next, the operation will be described. A source inductance of 0.3 to 1 nH is obtained with a source ground bonding wire of 1 to 2 mm. Although the small signal gain is reduced by the source inductance, the saturation output is not reduced, so that the linearity in the input / output characteristics is improved, and the intermodulation distortion of the amplifier itself with the source inductance inserted is reduced.
【０００６】図３１に従来例３として公開特許公報、昭
５７−３３８３９のアンテナ・ブースタ増幅回路の実施
例を示す。図３１（ａ）はアンテナ・ブースタ増幅回路
を一般化した図、図３１（ｂ）は実施例である。図にお
いて、１１３はＦＥＴ、１１４は負荷インピーダンスＺ
L、１１５はインピーダンスＺSの受動素子、Ｅiは入力
電圧、Ｅｏは出力電圧、１１６はリアクタンス成分Ｌo
のコイル、１１７はキャパシタンスＣoのコンデンサで
ある。FIG. 31 shows an embodiment of an antenna booster amplifier circuit disclosed in Japanese Unexamined Patent Publication No. 57-33839 as a third conventional example. FIG. 31A shows a generalized view of an antenna / boost amplifier circuit, and FIG. 31B shows an embodiment. In the figure, 113 is an FET, 114 is a load impedance Z
L and 115 are passive elements having an impedance ZS, Ei is an input voltage, Eo is an output voltage, and 116 is a reactance component Lo.
Is a capacitor having a capacitance Co.
【０００７】次に動作を説明する。ＦＥＴの相互コンダ
クタンスをｇｍとすると、図３１（ａ）の回路において
出力電圧Ｅoは入力電圧Ｅiにより次の式（１）で表され
る。Next, the operation will be described. Assuming that the mutual conductance of the FET is gm, the output voltage Eo in the circuit of FIG. 31A is represented by the following equation (1) by the input voltage Ei.
【０００８】[0008]
【数１】 (Equation 1)
【０００９】ここで、ｇｍ・ＺS＞＞１であれば、Here, if gm · ZS >> 1, then
【００１０】[0010]
【数２】 (Equation 2)
【００１１】と近似でき、ｇｍの非線形性の影響を小さ
く抑えることができ、混変調特性は改善される。図３１
（ｂ）はその実施例であり、ＺSとしてＬＣ直列回路を
用いるとそのインピーダンスは、[0011] The influence of the nonlinearity of gm can be suppressed small, and the cross-modulation characteristic is improved. FIG.
(B) is an embodiment of the present invention. When an LC series circuit is used as ZS, the impedance becomes
【００１２】[0012]
【数３】 (Equation 3)
【００１３】となる。使用する周波数において、１−ω
2２ＬoＣo＝０となるように、ＬoおよびＣoを定める。
この場合、希望周波数ではＺs＝０となるため利得を減
らさず、希望周波数以外ではＺSは大きくなるため、混
変調特性を改善することができる。## EQU1 ## At the frequency used, 1-ω
As a 2 2LoCo = 0, defines the Lo and Co.
In this case, the gain is not reduced because Zs = 0 at the desired frequency, and ZS increases at frequencies other than the desired frequency, so that the cross-modulation characteristics can be improved.
【００１４】図３２に従来例４として公開特許公報、昭
５４−５６４４の増幅回路の実施例を示す。図におい
て、１１８はエミッタ接地トランジスタ、１１９はベー
ス端子、１２０は入力整合回路、１２１入力端子、１２
２はバイアス回路、１２３は高調波阻止コイル、１２４
はバイアス供給端子、１２５はコレクタ端子、１２６は
出力整合回路、１２７は出力端子、１２８は高調波阻止
コイル、１２９は電源供給端子、１３０はエミッタ端
子、１３１は接地面、１３２はインダクタである。次に
動作を説明する。接地面１３１とエミッタ端子１３０の
間のインダクタ１３２の値は、増幅を行う周波数に対し
ては小さいインピーダンスとなり、高次高調波周波数に
対しては高いインピーダンスを有するように選ばれてい
る。これにより、高次高調波電流に対しては大きな負帰
還がかかるため高調波歪の発生が低減される。FIG. 32 shows an embodiment of an amplifier circuit disclosed in Japanese Patent Laid-Open Publication No. 54-5644, as Conventional Example 4. In the figure, 118 is a common emitter transistor, 119 is a base terminal, 120 is an input matching circuit, 121 input terminals, 12
2 is a bias circuit, 123 is a harmonic blocking coil, 124
Is a bias supply terminal, 125 is a collector terminal, 126 is an output matching circuit, 127 is an output terminal, 128 is a harmonic blocking coil, 129 is a power supply terminal, 130 is an emitter terminal, 131 is a ground plane, and 132 is an inductor. Next, the operation will be described. The value of the inductor 132 between the ground plane 131 and the emitter terminal 130 is selected so as to have a small impedance with respect to the frequency at which amplification is performed and to have a high impedance with respect to the higher harmonic frequency. Thereby, a large negative feedback is applied to the high-order harmonic current, so that the occurrence of harmonic distortion is reduced.
【００１５】[0015]
【発明が解決しようとする課題】従来の低歪増幅器は従
来例１のように高出力増幅器で発生する振幅歪および位
相歪を補償するためのリニアライザを用いるが、一般に
従来のリニアライザは複数個の９０゜ハイブリッド、可
変アッテネータ、移相器、増幅器から構成されるため
に、構造が複雑となり、大型化する、モノリシック化に
適さない、高出力増幅器以外のリニアライザ部分での消
費電力が大きく全体としての効率が低下する、値段が高
くなる等の問題点があった。The conventional low-distortion amplifier uses a linearizer for compensating for the amplitude distortion and the phase distortion generated by the high-output amplifier as in the first conventional example. However, the conventional linearizer generally includes a plurality of linearizers. Since it is composed of a 90 ° hybrid, variable attenuator, phase shifter, and amplifier, the structure becomes complicated and large, and it is not suitable for monolithicization. There were problems such as a decrease in efficiency and an increase in price.
【００１６】従来例２では、ＦＥＴのソースとグランド
の間にワイヤによるインダクタをいれることにより、そ
のＦＥＴ自体の混変調歪を改善することはできるが、Ｆ
ＥＴの入力電力に対する通過位相特性を考慮していない
ため大きな歪の改善は期待できず、インダクタにより利
得が低下することにより効率は悪化する。また、この回
路は、インダクタを挿入した増幅回路自体の混変調歪を
改善することはできるが、他の高出力増幅器によって発
生する混変調歪を改善することはできない。In the conventional example 2, the intermodulation distortion of the FET itself can be improved by inserting an inductor by a wire between the source of the FET and the ground.
Since the passing phase characteristic with respect to the input power of the ET is not taken into consideration, a large improvement in distortion cannot be expected, and the efficiency is deteriorated due to a decrease in gain due to the inductor. Further, this circuit can improve the intermodulation distortion of the amplifier circuit itself in which the inductor is inserted, but cannot improve the intermodulation distortion generated by another high-power amplifier.
【００１７】従来例３では、ＦＥＴのソースとグランド
の間にインダクタとキャパシタの直列回路をいれること
により、ｇｍの非線形性、すなわち、入力電力に対する
振幅特性の非線形性によるＦＥＴ自体の混変調歪を改善
することはできるが、ＦＥＴの入力電力に対する通過位
相特性を考慮していないため大きな歪の改善は期待でき
ず、またインダクタをキャパシタの値をチューニングす
る必要があるため調整が大変である。また、この回路
は、インダクタとキャパシタの直列回路を挿入した増幅
回路自体の混変調歪を改善することはできるが、他の高
出力増幅器によって発生する混変調歪を改善することは
できない。In the third conventional example, by inserting a series circuit of an inductor and a capacitor between the source of the FET and the ground, the non-linearity of gm, that is, the cross modulation distortion of the FET itself due to the non-linearity of the amplitude characteristic with respect to the input power is reduced. Although it can be improved, a large improvement in distortion cannot be expected because the passing phase characteristic with respect to the input power of the FET is not taken into consideration, and it is necessary to tune the value of the inductor and the capacitor. Further, this circuit can improve the intermodulation distortion of the amplifier circuit itself in which the series circuit of the inductor and the capacitor is inserted, but cannot improve the intermodulation distortion generated by another high-power amplifier.
【００１８】従来例４では、バイポーラトランジスタの
エミッタとグランドの間にインダクタをいれることによ
り、入力電力に対する振幅特性の非線形性によるＦＥＴ
自体の混変調歪を改善することはできる。しかし、イン
ダクタの値は増幅する周波数で小さいインピーダンスに
なり、高調波周波数で高いインピーダンスになるように
設定するのであるが、そのインピーダンスの大きさの違
いには限界があること、そして、入力電力に対する通過
位相特性を考慮していないことより大きな歪の改善は期
待できない。また、この回路は、インダクタとキャパシ
タの直列回路を挿入した増幅回路自体の混変調歪を改善
することはできるが、他の高出力増幅器によって発生す
る混変調歪を改善することはできない。In the conventional example 4, an inductor is inserted between the emitter of the bipolar transistor and the ground, so that the FET due to the non-linearity of the amplitude characteristic with respect to the input power.
It is possible to improve its own intermodulation distortion. However, the value of the inductor is set to be low impedance at the frequency to be amplified and high impedance at the harmonic frequency, but there is a limit to the difference in the magnitude of the impedance, and No significant improvement in distortion can be expected because the pass phase characteristic is not taken into account. Further, this circuit can improve the intermodulation distortion of the amplifier circuit itself in which the series circuit of the inductor and the capacitor is inserted, but cannot improve the intermodulation distortion generated by another high-power amplifier.
【００１９】この発明は上記のような問題点を解決する
ためになされたもので、小型で、高効率な歪み補償回路
および低歪半導体増幅器を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to obtain a small, highly efficient distortion compensation circuit and a low distortion semiconductor amplifier.
【００２０】[0020]
【課題を解決するための手段】請求項１の歪み補償回路
は、ソース接地のＦＥＴ素子を用いて構成される歪み補
償回路において、ゲート幅をＷｇ［ｍｍ］としたとき
に、ソース、グランド間に１／Ｗｇ［ｎＨ］よりも大き
な値をもつインダクタ、または、１／Ｗｇ［ｎＨ］より
も大きな値をもつインダクタおよび抵抗を直列接続した
回路を備えたものである。According to a first aspect of the present invention, there is provided a distortion compensating circuit comprising a source-ground FET when a gate width is set to Wg [mm]. And a circuit in which an inductor having a value greater than 1 / Wg [nH] or an inductor having a value greater than 1 / Wg [nH] and a resistor are connected in series.
【００２１】請求項２の歪み補償回路は、ゲート接地の
ＦＥＴ素子を用いて構成される歪み補償回路において、
ソース、ドレイン間にインダクタとＤＣカットのキャパ
シタ、または、インダクタと抵抗とＤＣカットのキャパ
シタを直列接続した回路を備えたものである。According to a second aspect of the present invention, there is provided a distortion compensating circuit comprising a grounded gate FET element.
It has a circuit in which an inductor and a DC cut capacitor or an inductor, a resistor and a DC cut capacitor are connected in series between the source and the drain.
【００２２】請求項３の歪み補償回路は、ゲート接地の
ＦＥＴ素子を用いて構成される歪み補償回路において、
ソース、ドレイン間にインダクタとＤＣカットのキャパ
シタ、または、インダクタと抵抗とＤＣカットのキャパ
シタを直列接続した回路を備え、ゲート、グランド間に
ＤＣカットのキャパシタを備えたものである。According to a third aspect of the present invention, there is provided a distortion compensating circuit comprising a gate-grounded FET element.
A circuit in which an inductor and a DC cut capacitor or an inductor, a resistor and a DC cut capacitor are connected in series between the source and the drain is provided, and a DC cut capacitor is provided between the gate and the ground.
【００２３】請求項４の歪み補償回路は、ソース接地の
ＦＥＴ素子を用いて構成される歪み補償回路において、
ソース、グランド間にゲート幅をＷｇ［ｍｍ］としたと
きに、１／Ｗｇ［ｎＨ］よりも大きな値をもつインダク
タとゲートバイアスで使用されるＦＥＴ素子とを直列接
続した回路を備えたものである。According to a fourth aspect of the present invention, there is provided a distortion compensating circuit comprising a source grounded FET element.
When the gate width is Wg [mm] between the source and the ground, the circuit has a circuit in which an inductor having a value larger than 1 / Wg [nH] and an FET element used for gate bias are connected in series. is there.
【００２４】請求項５の歪み補償回路は、請求項１〜４
のいずれか1項に記載の歪み補償回路の出力側にソース
接地のＦＥＴ素子を並列接続し、ＤＣカットのキャパシ
タを直列接続し、ドレイン、ソース間にインダクタが接
続され、ゲードバイアスで使用されるＦＥＴ素子を直列
接続したものである。According to a fifth aspect of the present invention, there is provided a distortion compensating circuit.
A source grounded FET element is connected in parallel to the output side of the distortion compensation circuit according to any one of the above, a DC cut capacitor is connected in series, an inductor is connected between the drain and the source, and used for gate bias. The FET elements are connected in series.
【００２５】請求項６の歪み補償回路は、請求項１〜５
のいずれか1項に記載の歪み補償回路の入力側に抵抗を
直列接続したものである。[0025] The distortion compensating circuit according to claim 6 is characterized in that:
A resistor is connected in series to the input side of the distortion compensation circuit according to any one of the above.
【００２６】請求項７の歪み補償回路は、請求項１〜６
のいずれか1項に記載の歪み補償回路の入力側および出
力側にアイソレータを設けたものである。The distortion compensating circuit according to claim 7 is characterized in that:
The distortion compensating circuit according to any one of the above, is provided with an isolator on the input side and the output side.
【００２７】請求項８の歪み補償回路は、請求項１〜６
のいずれか1項に記載の歪み補償回路の２つを、上記歪
み補償回路の入力側、出力側に９０度ハイブリッドを用
いてバランス型に並列接続したものである。The distortion compensating circuit of claim 8 is the first to sixth embodiments.
Wherein two of the distortion compensation circuits according to any one of the above are connected in parallel in a balanced manner using a 90-degree hybrid on the input side and the output side of the distortion compensation circuit.
【００２８】請求項９の歪み補償回路は、請求項１〜８
のいずれか1項に記載の歪み補償回路を複数個、縦続接
続したものである。The distortion compensating circuit according to the ninth aspect is the first to eighth aspects.
A plurality of the distortion compensating circuits according to any one of the above items are connected in cascade.
【００２９】請求項１０の歪み補償回路は、請求項１記
載の歪み補償回路のＦＥＴ素子のゲート幅をそれぞれ異
ならしめて形成した複数個の歪み補償回路を縦続接続し
たものである。According to a tenth aspect of the present invention, there is provided a distortion compensating circuit in which a plurality of distortion compensating circuits formed by varying the gate widths of the FET elements of the distortion compensating circuit according to the first aspect are cascaded.
【００３０】請求項１１の低歪半導体増幅器は、前段増
幅器を請求項１〜１０のいずれか1項に記載の歪み補償
回路とし、後段増幅器をＦＥＴまたはＢＪＴ増幅器の１
段あるいは多段構成とし、これらを縦続接続して多段増
幅器を構成し、前段増幅器のバイアス条件および入力
側、出力側の整合条件を後段増幅器の振幅歪、および、
位相歪を補償するように設定したものである。According to an eleventh aspect of the present invention, in the low distortion semiconductor amplifier, the pre-amplifier is the distortion compensating circuit according to any one of the first to tenth aspects, and the post-amplifier is an FET or a BJT amplifier.
A stage or a multi-stage configuration, these are cascaded to form a multi-stage amplifier, and the bias condition of the pre-stage amplifier and the matching conditions of the input side and the output side are adjusted to the amplitude distortion of the post-stage amplifier, and
This is set so as to compensate for phase distortion.
【００３１】請求項１２の低歪半導体増幅器は、多段増
幅器において、前段増幅器をＦＥＴまたはＢＪＴ増幅器
の１段あるいは多段構成とし、段間増幅器を請求項１〜
１０のいずれか1項に記載の歪み補償回路とし、後段増
幅器をＦＥＴまたはＢＪＴ増幅器の１段あるいは多段構
成とし、これらを縦続接続して多段増幅器を構成し、段
間増幅器のバイアス条件および入力側、出力側の整合条
件を後段増幅器の振幅歪、および、位相歪を補償するよ
うに設定したものである。According to a twelfth aspect of the present invention, in the multi-stage amplifier, the pre-stage amplifier is a single-stage or multi-stage configuration of an FET or a BJT amplifier, and the inter-stage amplifier is a multi-stage amplifier.
10. The distortion compensating circuit according to any one of the above items 10, wherein the post-stage amplifier has a single-stage or multi-stage configuration of an FET or a BJT amplifier, and these are cascaded to form a multi-stage amplifier. , And the matching condition on the output side is set so as to compensate for the amplitude distortion and the phase distortion of the subsequent-stage amplifier.
【００３２】請求項１３の低歪半導体増幅器は、請求項
１１記載の低歪半導体増幅器において、前段増幅器の入
力側、または、前段増幅器と後段増幅器の間、または前
段増幅器の入力側および前段増幅器と後段増幅器の間に
レベル調整用のアッテネータを挿入したものである。A low distortion semiconductor amplifier according to a thirteenth aspect is the low distortion semiconductor amplifier according to the eleventh aspect, wherein the input side of the preamplifier, or between the preamplifier and the postamplifier, or between the input side of the preamplifier and the preamplifier. This is one in which an attenuator for level adjustment is inserted between the post-stage amplifiers.
【００３３】請求項１４の低歪半導体増幅器は、請求項
１２記載の低歪半導体増幅器において、前段増幅器と段
間増幅器の間、または、前段増幅器と後段増幅器の間、
または前段増幅器と段間増幅器の間および前段増幅器と
後段増幅器の間にレベル調整用のアッテネータを挿入し
たものである。According to a fourteenth aspect of the present invention, there is provided the low distortion semiconductor amplifier according to the twelfth aspect, wherein the low distortion semiconductor amplifier is provided between the pre-stage amplifier and the inter-stage amplifier or between the pre-stage amplifier and the post-stage amplifier.
Alternatively, an attenuator for level adjustment is inserted between the pre-stage amplifier and the interstage amplifier and between the pre-stage amplifier and the post-stage amplifier.
【００３４】請求項１５の低歪半導体増幅器は、請求項
１３〜１４のいずれか1項に記載の低歪半導体増幅器に
おいて、出力側に出力レベルの検波器を設け、その検波
した出力レベルに基づいてレベル調整用のアッテネータ
を調整する制御手段を設けたものである。A low distortion semiconductor amplifier according to a fifteenth aspect is the low distortion semiconductor amplifier according to any one of the thirteenth and fourteenth aspects, wherein an output level detector is provided on the output side, and the output level is detected based on the detected output level. Control means for adjusting the attenuator for adjusting the level.
【００３５】請求項１６の低歪半導体増幅器は、プリデ
ィストーション型低歪半導体増幅器において、歪補償を
行う後段増幅器に、請求項１１〜１５のいずれか1項に
記載の低歪半導体増幅器を用いるものである。A low distortion semiconductor amplifier according to claim 16 is a predistortion type low distortion semiconductor amplifier, wherein the low distortion semiconductor amplifier according to any one of claims 11 to 15 is used as a subsequent amplifier for performing distortion compensation. It is.
【００３６】請求項１７の低歪半導体増幅器は、フィー
ドフォワード型低歪半導体増幅器において、歪補償を行
う後段増幅器に、請求項１１〜１５のいずれか1項に記
載の低歪半導体増幅器を用いるものである。A low-distortion semiconductor amplifier according to a seventeenth aspect is a feed-forward type low-distortion semiconductor amplifier using the low-distortion semiconductor amplifier according to any one of claims 11 to 15 as a subsequent-stage amplifier for performing distortion compensation. It is.
【００３７】請求項１８の歪み補償回路は、請求項１又
は請求項４記載の歪み補償回路において、ソース電極に
インダクタ成分を持たせたＦＥＴ素子について、基板厚
を厚くし、ソース電極パターンの線幅を細くしてソース
電極パターン面積を小さくしたＦＥＴ素子としたもので
ある。According to a eighteenth aspect of the present invention, in the distortion compensating circuit according to the first or fourth aspect, the FET element having the source electrode having the inductor component has a thick substrate and has a line of the source electrode pattern. This is an FET device having a reduced width and a reduced source electrode pattern area.
【００３８】[0038]
【発明の実施の形態】実施例１． 図１はこの発明の歪み補償回路の構成を示す等価回路図
である。図において、２０は第１の入力整合回路、２１
は第１のＦＥＴ、２２は第１の出力整合回路、２３は第
１のインダクタ、２４は第１の抵抗である。５０１はこ
の発明の歪み補償回路である。第１のＦＥＴ２１はソー
スが第１のインダクタ２３と第１の抵抗２４を介して接
地されている。第１のインダクタ２３は第１のＦＥＴ２
１のゲート幅をＷｇ［ｍｍ］とすると、インダクタンス
値Ｌｓが１／Ｗｇ［ｎＨ］以上の値である。なお、この
発明では歪み補償回路は通常は半導体回路で形成され
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. FIG. 1 is an equivalent circuit diagram showing a configuration of the distortion compensation circuit of the present invention. In the figure, reference numeral 20 denotes a first input matching circuit;
Is a first FET, 22 is a first output matching circuit, 23 is a first inductor, and 24 is a first resistor. Reference numeral 501 denotes a distortion compensation circuit according to the present invention. The source of the first FET 21 is grounded via a first inductor 23 and a first resistor 24. The first inductor 23 is the first FET 2
Assuming that the gate width of 1 is Wg [mm], the inductance value Ls is 1 / Wg [nH] or more. In the present invention, the distortion compensation circuit is usually formed by a semiconductor circuit.
【００３９】次に動作について説明する。図２は第１の
インダクタ２３のインダクタンス値Ｌｓをパラメータと
した場合の、入力電力に対する利得、通過位相特性のシ
ミュレーション結果である。シミュレーションは、ゲー
ト幅１．２ｍｍのＦＥＴの大信号モデルパラメータを抽
出し、その大信号モデルをハーモニックバランス法を用
いて解析して行った。用いた大信号モデルはCurtice Cu
bicモデルである。図２より、インダクタンス値Ｌｓ＞
１ｎＨとすると、入力電力に対して通過位相が減少する
特性が得られ、さらに、利得が増大する特性が得られる
ことが分かる。また、図２では特性の記載を略したが、
詳細に見ると、インダクタンス値Ｌｓ＞１０ｎＨとすれ
ば、入力電力に対して通過位相が減少する特性が得ら
れ、さらに、利得が増大する特性が得られることが分か
る。また、図２では特性の記載を略したが、詳細に見る
と、インダクタンス値Ｌｓ＞１ｎＨとすれば、入力電力
に対して通過位相が減少する特性が得られ、さらに、利
得が増大する特性が得られる。ゲート幅が大きなＦＥＴ
は、等価回路的には、小さなＦＥＴを並列接続したもの
と考えられるため、入力電力に対して、通過位相が減少
し、利得が増大する特性が得られるのに必要となるＬｓ
の値も、第１のＦＥＴ２１のゲート幅Ｗｇに依存すると
考えられる。従って、第１のインダクタ２３のインダク
タンス値はＬｓ＞１／Ｗｇ［ｎＨ］となる。Next, the operation will be described. FIG. 2 is a simulation result of gain and passing phase characteristics with respect to input power when the inductance value Ls of the first inductor 23 is used as a parameter. The simulation was performed by extracting a large signal model parameter of an FET having a gate width of 1.2 mm and analyzing the large signal model using a harmonic balance method. The large signal model used was Curtice Cu
It is a bic model. From FIG. 2, the inductance value Ls>
It can be seen that when 1 nH is set, the characteristic that the passing phase decreases with respect to the input power is obtained, and the characteristic that the gain increases is obtained. Although the description of the characteristics is omitted in FIG. 2,
In detail, when the inductance value Ls> 10 nH, it can be seen that a characteristic that the passing phase decreases with respect to the input power is obtained, and a characteristic that the gain increases is obtained. Although the characteristics are not shown in FIG. 2, if the inductance value is set to Ls> 1 nH, the characteristic that the passing phase decreases with respect to the input power can be obtained, and the characteristic that the gain increases can be obtained. can get. FET with large gate width
In terms of an equivalent circuit, it can be considered that small FETs are connected in parallel, so that Ls required to obtain a characteristic that the passing phase decreases and the gain increases with respect to the input power is obtained.
Is also considered to depend on the gate width Wg of the first FET 21. Therefore, the inductance value of the first inductor 23 is Ls> 1 / Wg [nH].
【００４０】ソース、グランド間の第１の抵抗２４につ
いて述べる。図３に第１のインダクタ２３の値Ｌｓ＝１
６ｎＨに固定し、第１の抵抗２４の抵抗値をパラメータ
とした場合の、入力電力に対する利得、通過位相特性の
シミュレーション結果を示す。図３より、入力電力に対
し、利得が増加し、通過位相特性が遅れる特性を得るこ
とができることがわかる。また、抵抗値を変化すること
により、入力電力に対する利得、通過位相特性を調整で
きることがわかる。第１の出力整合回路２２を変化さ
せ、第１のＦＥＴ２１の出力側の負荷条件を変化させた
場合のシミュレーション結果を示す。第１のインダクタ
２３の値Ｌｓ＝１６ｎＨとした。図４は線形利得からの
最大の利得の増加分を負荷条件を表すスミスチャート上
にプロットしたものである。図５は利得が最大となる入
力電力のときの通過位相をスミスチャート上にプロット
したものである。図４、図５より、負荷条件の実数部を
変化させると利得特性を調整でき、負荷条件の虚数部を
変化させると通過位相特性を変化できることがわかる。
例えば、文献 昭和６２年電子情報通信学会創立７０周
年記念総合全国大会予稿集、750,pp3-192,「ソースイン
ダクタ装荷形Ｘ帯モノリシック低雑音ＦＥＴ増幅器」で
報告されているように、ソース接地ＦＥＴのソース、グ
ランド間にインダクタを挿入する回路は低雑音増幅器に
おいても用いられるが、雑音指数を最小にする入力側の
負荷条件と利得を最大とする入力側の負荷条件を一致ま
たは近づけるために用いられており、この発明とは効果
が異なる。また、この発明と比較して、挿入するインダ
クタの値もゲート幅３００μｍに対し、本願発明であれ
ば３．４ｎＨ以上とすべきところを０．２〜０．４ｎＨ
と非常に小さい。The first resistor 24 between the source and the ground will be described. FIG. 3 shows the value Ls = 1 of the first inductor 23.
A simulation result of gain and passing phase characteristics with respect to input power when the resistance is fixed to 6 nH and the resistance value of the first resistor 24 is used as a parameter is shown. From FIG. 3, it can be seen that the gain can be increased and the passing phase characteristic can be delayed with respect to the input power. Further, it can be seen that the gain and the passing phase characteristic with respect to the input power can be adjusted by changing the resistance value. The simulation result when the first output matching circuit 22 is changed and the load condition on the output side of the first FET 21 is changed is shown. The value Ls of the first inductor 23 was set to 16 nH. FIG. 4 is a plot of the maximum gain increase from the linear gain on a Smith chart showing load conditions. FIG. 5 is a plot of the passing phase at the time of the input power at which the gain is maximum on a Smith chart. 4 and 5 that the gain characteristic can be adjusted by changing the real part of the load condition, and the passing phase characteristic can be changed by changing the imaginary part of the load condition.
For example, as reported in the 1987 Preliminary National Conference of the 70th Anniversary of the Institute of Electronics, Information and Communication Engineers, 750, pp3-192, "Source Inductor Loaded X-Band Monolithic Low Noise FET Amplifier", Although a circuit that inserts an inductor between the source and ground of a circuit is also used in low-noise amplifiers, it is used to match or approximate the load condition on the input side that minimizes the noise figure and the load condition on the input side that maximizes the gain. Therefore, the effect is different from that of the present invention. Compared with the present invention, the value of the inductor to be inserted is set to be 3.4 nH or more in the present invention with respect to the gate width of 300 μm.
And very small.
【００４１】実施例２． 図６はこの発明の歪み補償回路の構成を示す等価回路図
である。図において、２５は第２の入力整合回路、２６
は第２の出力整合回路、２７は第２のＦＥＴ、２８は第
２のインダクタ、２９は第２の抵抗、３０は第１のＤＣ
カットのキャパシタである。５０２はこの発明の歪み補
償回路である。次に動作について説明する。図７は第２
のインダクタ２８のインダクタンス値Ｌｓをパラメータ
とした場合の、入力電力に対する利得、通過位相特性の
シミュレーション結果である。シミュレーションは、ゲ
ート幅１．２ｍｍのＦＥＴの大信号モデルパラメータを
抽出し、その大信号モデルをハーモニックバランス法を
用いて解析して行った。用いた大信号モデルはCurtice
Cubicモデルである。図７より、インダクタンス値を変
化させることにより、入力電力に対して通過位相が減少
する特性が得られることがわかる。Embodiment 2 FIG. FIG. 6 is an equivalent circuit diagram showing the configuration of the distortion compensation circuit of the present invention. In the figure, 25 is a second input matching circuit, 26
Is a second output matching circuit, 27 is a second FET, 28 is a second inductor, 29 is a second resistor, and 30 is a first DC
It is a cut capacitor. Reference numeral 502 denotes a distortion compensation circuit according to the present invention. Next, the operation will be described. FIG. 7 shows the second
6 shows simulation results of gain and passing phase characteristics with respect to input power when the inductance value Ls of the inductor 28 is used as a parameter. The simulation was performed by extracting a large signal model parameter of an FET having a gate width of 1.2 mm and analyzing the large signal model using a harmonic balance method. The large signal model used was Curtice
It is a Cubic model. From FIG. 7, it can be seen that by changing the inductance value, a characteristic in which the passing phase decreases with respect to the input power can be obtained.
【００４２】実施例３． 図８はこの発明の歪み補償回路の構成を示す等価回路図
である。図において、３１は第３の入力整合回路、３２
は第３の出力整合回路、３３は第３のＦＥＴ、３４は第
３のインダクタ、３５は第３の抵抗、３６は第２のＤＣ
カットのキャパシタ、３７は第３のＤＣカットのキャパ
シタである。５０３はこの発明の歪み補償回路である。
次に動作について説明する。この発明の歪み補償回路５
０３は、実施例２の歪み補償回路５０２と比較してゲー
ト、グランド間に第３のＤＣカットのキャパシタ３７を
挿入した点が異なる。従って、歪み補償回路５０２と同
様に入力電力に対して通過位相が減少する特性が得られ
る。また、第３のＤＣカットのキャパシタ３７により、
第３のＦＥＴ３３の３端子にバイアスを容易に印加する
ことができるようになる。Embodiment 3 FIG. FIG. 8 is an equivalent circuit diagram showing the configuration of the distortion compensation circuit of the present invention. In the figure, 31 is a third input matching circuit, 32
Is a third output matching circuit, 33 is a third FET, 34 is a third inductor, 35 is a third resistor, 36 is a second DC
The cut capacitor 37 is a third DC cut capacitor. 503 is a distortion compensation circuit of the present invention.
Next, the operation will be described. Distortion compensation circuit 5 of the present invention
03 differs from the distortion compensation circuit 502 of the second embodiment in that a third DC cut capacitor 37 is inserted between the gate and the ground. Therefore, similar to the distortion compensation circuit 502, the characteristic that the passing phase decreases with respect to the input power is obtained. Further, the third DC cut capacitor 37 allows
Bias can be easily applied to the three terminals of the third FET 33.
【００４３】実施例４． 図９はこの発明の歪み補償回路の構成を示す等価回路図
である。図において、３８は第４の入力整合回路、３９
は第４の出力整合回路、４０は第４のＦＥＴ、４１は第
４のインダクタ、４２は第５のＦＥＴ、５０４はこの発
明の歪み補償回路である。Embodiment 4 FIG. FIG. 9 is an equivalent circuit diagram showing a configuration of the distortion compensation circuit of the present invention. In the figure, 38 is a fourth input matching circuit, 39
Is a fourth output matching circuit, 40 is a fourth FET, 41 is a fourth inductor, 42 is a fifth FET, and 504 is a distortion compensation circuit of the present invention.
【００４４】次に動作について説明する。この発明の歪
み補償回路５０４は、実施例２の歪み補償回路５０１と
比較してゲート、グランド間の抵抗２４の代りに第５の
ＦＥＴ４２を挿入した点が異なる。従って、歪み補償回
路５０１と同様に入力電力に対して利得が増大し通過位
相が減少する特性が得られる。さらに、第５のＦＥＴ４
２のゲート電圧を変化することにより等価的に抵抗値を
変化することができ、入力電力に対する利得、通過位相
特性を調整することができる。Next, the operation will be described. The distortion compensating circuit 504 of the present invention is different from the distortion compensating circuit 501 of the second embodiment in that a fifth FET 42 is inserted instead of the resistor 24 between the gate and the ground. Therefore, similar to the distortion compensation circuit 501, a characteristic is obtained in which the gain increases with respect to the input power and the passing phase decreases. Further, the fifth FET 4
The resistance value can be equivalently changed by changing the gate voltage of No. 2, and the gain and the passing phase characteristic with respect to the input power can be adjusted.
【００４５】実施例５． 図１０はこの発明の歪み補償回路の構成を示す等価回路
図である。図において、４３は第６のＦＥＴ、４４は第
４のＤＣカットのキャパシタ、４５は第５のインダク
タ、４６は第７のＦＥＴ、５０５はこの発明の歪み補償
回路である。５０１、５０２、５０３、５０４のいづれ
かの歪み補償回路の出力側に上記４３〜４６で示した素
子を挿入している。なお、上記５０１、５０２、５０
３、５０４の歪み補償回路において、入力整合回路、出
力整合回路は必須構成要件ではない。Embodiment 5 FIG. FIG. 10 is an equivalent circuit diagram showing a configuration of the distortion compensation circuit of the present invention. In the figure, reference numeral 43 denotes a sixth FET, 44 denotes a fourth DC cut capacitor, 45 denotes a fifth inductor, 46 denotes a seventh FET, and 505 denotes a distortion compensation circuit of the present invention. The elements indicated by 43 to 46 are inserted on the output side of any of the distortion compensation circuits 501, 502, 503, and 504. The above 501, 502, 50
In the distortion compensation circuits 3 and 504, the input matching circuit and the output matching circuit are not essential components.
【００４６】次に動作について説明する。この発明の歪
み補償回路５０５は、第６のＦＥＴ４３のゲート電圧を
変化することにより等価的に抵抗値を変化することがで
き、５０１、５０２、５０３、５０４の歪み補償回路の
出力側の負荷条件の実数部を変化することができる。次
に第５のインダクタ４５と並列接続されている第７のＦ
ＥＴ４６のゲート電圧を変化させると等価的にキャパシ
タンスを変化させることになり、並列回路全体で、５０
１、５０２、５０３、５０４の歪み補償回路の出力側の
負荷条件の虚数部を変化することができる。従って、実
施例１で述べたように、出力側の負荷条件を変化するこ
とにより、入力電力に対する利得、通過位相特性を、２
つのＦＥＴ４３、４５のゲート電圧を変化することによ
って調整することができる。Next, the operation will be described. The distortion compensating circuit 505 of the present invention can equivalently change the resistance value by changing the gate voltage of the sixth FET 43, and the load condition on the output side of the distortion compensating circuits 501, 502, 503, and 504. Can be changed. Next, a seventh inductor F connected in parallel with the fifth inductor 45
When the gate voltage of the ET 46 is changed, the capacitance is equivalently changed.
The imaginary part of the load condition on the output side of the distortion compensation circuits 1, 502, 503, and 504 can be changed. Therefore, as described in the first embodiment, by changing the load condition on the output side, the gain and the passing phase
It can be adjusted by changing the gate voltages of the two FETs 43 and 45.
【００４７】実施例６． 図１１はこの発明の歪み補償回路の構成を示す等価回路
図である。図において、４００は第４の抵抗、６００は
この発明の歪み補償回路である。５０１、５０２、５０
３、５０４、５０５のいづれかの歪み補償回路の入力側
に抵抗４００を設けている。なお、上記５０１、５０
２、５０３、５０４、５０５の歪み補償回路において、
入力整合回路、出力整合回路は必須構成要件ではない。Embodiment 6 FIG. FIG. 11 is an equivalent circuit diagram showing a configuration of the distortion compensation circuit of the present invention. In the drawing, 400 is a fourth resistor, and 600 is a distortion compensation circuit of the present invention. 501, 502, 50
A resistor 400 is provided on the input side of one of the distortion compensation circuits 3, 504 and 505. Note that the above 501, 50
In the distortion compensation circuits of 2, 503, 504, and 505,
The input matching circuit and the output matching circuit are not essential components.
【００４８】次に動作について説明する。図１２は、第
４の抵抗４００の抵抗値Ｒｓｅをパラメータとした場合
の周波数に対する安定係数Ｋのシミュレーション結果で
ある。シミュレーションはゲート幅１．２ｍｍのＦＥＴ
の大信号モデルパラメータを抽出し、その大信号モデル
を用いて解析を行った。用いた大信号モデルは、Curtic
e Cubicモデルである。図１２より、入力側に直列に１
００Ωの抵抗を挿入することで、安定係数ＫがＫ＞１と
なり、回路の安定性を改善できることがわかる。Next, the operation will be described. FIG. 12 is a simulation result of the stability coefficient K with respect to the frequency when the resistance value Rse of the fourth resistor 400 is used as a parameter. Simulation is FET with gate width 1.2mm
The large signal model parameters were extracted and analyzed using the large signal model. The large signal model used was Curtic
e Cubic model. As shown in FIG.
By inserting a resistance of 00Ω, the stability coefficient K becomes K> 1, and it can be seen that the stability of the circuit can be improved.
【００４９】第４の抵抗４００の抵抗値Ｒｓｅをパラメ
ータとした場合の入力電力に対する利得、通過位相特性
のシミュレーション結果を図１３に示す。図１３より、
第４の抵抗Ｒｓｅを変化させても入力電力に対し、利得
が増加し、位相が遅れる特性を得ることができる。ま
た、抵抗値を変化させることにより、回路の安定性を改
善しつつ、入力電力に対して、利得特性を調整すること
ができることがわかる。FIG. 13 shows a simulation result of gain and passing phase characteristics with respect to input power when the resistance value Rse of the fourth resistor 400 is used as a parameter. From FIG.
Even if the fourth resistor Rse is changed, it is possible to obtain a characteristic that the gain is increased and the phase is delayed with respect to the input power. Further, it can be seen that by changing the resistance value, the gain characteristics can be adjusted with respect to the input power while improving the stability of the circuit.
【００５０】実施例７． 図１４はこの発明の歪み補償回路の構成を示す等価回路
図である。図において、４７は第１のアイソレータ、４
８は第２のアイソレータ、５０６はこの発明の歪み補償
回路である。５０１、５０２、５０３、５０４、５０５
のいづれかの歪み補償回路の入力側、出力側にアイソレ
ータ４７、４８をそれぞれ設けている。次に動作につい
て説明する。この発明の歪み補償回路５０６は、５０
１、５０２、５０３、５０４、５０５、６００のいづれ
かの歪み補償回路の入力側、出力側にアイソレータ４
７、４８をそれぞれ設けているため、入力側、出力側の
反射特性を改善することができる。Embodiment 7 FIG. FIG. 14 is an equivalent circuit diagram showing a configuration of the distortion compensation circuit of the present invention. In the figure, 47 is a first isolator, 4
8 is a second isolator, and 506 is a distortion compensation circuit of the present invention. 501, 502, 503, 504, 505
Isolators 47 and 48 are provided on the input side and output side of either of the distortion compensation circuits. Next, the operation will be described. The distortion compensation circuit 506 of the present invention
1, 502, 503, 504, 505, and 600 are provided with an isolator 4 on the input side and the output side of the distortion compensation circuit.
7 and 48, the reflection characteristics on the input side and the output side can be improved.
【００５１】実施例８． 図１５はこの発明の歪み補償回路の構成を示す等価回路
図である。図において、４９は第７の９０゜ハイブリッ
ド、５０は第８の９０゜ハイブリッド、５０７はこの発
明の歪み補償回路である。５０１、５０２、５０３、５
０４、５０５、６００のいづれかの歪み補償回路を２つ
の９０゜ハイブリッド４９、５０を用いてバランス型に
接続している。Embodiment 8 FIG. FIG. 15 is an equivalent circuit diagram showing a configuration of the distortion compensation circuit of the present invention. In the figure, 49 is a seventh 90 ° hybrid, 50 is an eighth 90 ° hybrid, and 507 is a distortion compensation circuit of the present invention. 501, 502, 503, 5
One of the distortion compensation circuits 04, 505, and 600 is connected in a balanced manner using two 90 ° hybrids 49 and 50.
【００５２】次に動作について説明する。この発明の歪
み補償回路５０７は、５０１、５０２、５０３、５０
４、５０５、６００のいづれかの歪み補償回路を２つの
９０゜ハイブリッド４９、５０を用いてバランス型に接
続しているため、入力側、出力側の反射特性を改善する
ことができる。また、９０゜ハイブリッドを用いている
ためモノリシック化も可能となる。Next, the operation will be described. The distortion compensating circuit 507 of the present invention includes 501, 502, 503, 50
Since any one of the distortion compensating circuits 4, 505 and 600 is connected in a balanced manner using two 90 ° hybrids 49 and 50, the reflection characteristics on the input side and the output side can be improved. In addition, since a 90 ° hybrid is used, monolithicization is possible.
【００５３】実施例９． 図１６はこの発明の歪み補償回路の構成を示す等価回路
図である。５０８はこの発明の歪み補償回路である。次
に動作について説明する。この回路は、実施例１〜８の
歪み補償回路５０１〜５０７、６００を複数個組合わせ
たものであるため、入力電力に対する、利得、通過位相
の特性をより大きくすることができる。なお、図１６で
は、歪み補償回路５０１と歪み補償回路５０７を組合わ
せた場合を示す。Embodiment 9 FIG. FIG. 16 is an equivalent circuit diagram showing the configuration of the distortion compensation circuit of the present invention. 508 is a distortion compensation circuit of the present invention. Next, the operation will be described. Since this circuit is a combination of a plurality of the distortion compensation circuits 501 to 507 and 600 of the first to eighth embodiments, the characteristics of gain and passing phase with respect to input power can be further increased. Note that FIG. 16 illustrates a case where the distortion compensation circuit 501 and the distortion compensation circuit 507 are combined.
【００５４】実施例１０． 図１７はこの発明の歪み補償回路の構成を示す等価回路
図である。５０９はこの発明の歪み補償回路である。こ
の回路は、実施例１の歪み補償回路５０１を複数個組合
わせたものである。次に動作について説明する。歪み補
償回路５０１では、図２に示したように入力電力に対し
て、利得が増大し、通過位相が減少する特性の得られる
入力電力のダイナミックレンジが小さいため、ここで
は、各回路に用いるＦＥＴのゲート幅を異ならせること
によって、各回路での入力電力に対して、利得が増大し
通過位相が減少する特性の得られる入力電力の範囲をず
らすことにより、入力電力に対して、利得が増大し通過
位相が減少する特性が得られる入力電力のダイナミック
レンジを大きくすることができる。Embodiment 10 FIG. FIG. 17 is an equivalent circuit diagram showing a configuration of the distortion compensation circuit of the present invention. Reference numeral 509 denotes a distortion compensation circuit according to the present invention. This circuit is a combination of a plurality of distortion compensation circuits 501 of the first embodiment. Next, the operation will be described. In the distortion compensating circuit 501, as shown in FIG. 2, the dynamic range of the input power with which the gain increases and the passing phase decreases with respect to the input power is small. By changing the gate width of the input power, the gain is increased with respect to the input power by shifting the range of the input power in which the gain increases and the passing phase decreases with respect to the input power in each circuit. In addition, the dynamic range of the input power in which the characteristic that the passing phase is reduced can be obtained can be increased.
【００５５】実施例１１． 図１８はこの発明の低歪半導体増幅器の構成を示す等価
回路図である。５１は第１の前段増幅器、５２は第１の
後段増幅器、５１０はこの発明の低歪半導体増幅器であ
る。前段増幅器５１の回路に実施例１〜１０の歪み補償
回路５０１〜５０９、６００を用いることを特徴とす
る。Embodiment 11 FIG. FIG. 18 is an equivalent circuit diagram showing a configuration of the low distortion semiconductor amplifier of the present invention. 51 is a first pre-amplifier, 52 is a first post-amplifier, and 510 is a low distortion semiconductor amplifier of the present invention. The distortion compensating circuits 501 to 509 and 600 according to the first to tenth embodiments are used for the circuit of the pre-amplifier 51.
【００５６】次に動作について説明する。一般に、後段
増幅器５２は入力電力に対して、利得が減少し、通過位
相が増加する特性をもつ。前段増幅器５１に用いられる
歪み補償回路５０１〜５０９、６００は、入力電力に対
して、利得が増大する特性、通過位相が減少する特性を
もつ。したがって、前段増幅器５１に用いられる歪み補
償回路５０１〜５０９、６００のＦＥＴのゲート幅を調
整し、利得、通過位相特性が後段増幅器５２の特性と逆
特性となるように、出力レベルを後段増幅器５２に合せ
ることにより、増幅器全体としての利得、通過位相の変
動を少なくすることができる。これにより、増幅器全体
の歪特性を改善することができる。また、前段増幅器５
１に用いる回路の消費電力は、後段増幅器５２の消費電
力と比較して極めて小さいため高効率となる。Next, the operation will be described. Generally, the post-stage amplifier 52 has a characteristic that the gain decreases and the passing phase increases with respect to the input power. The distortion compensation circuits 501 to 509 and 600 used in the pre-amplifier 51 have a characteristic that the gain increases and a characteristic that the passing phase decreases with respect to the input power. Therefore, the gate widths of the FETs of the distortion compensating circuits 501 to 509 and 600 used in the pre-amplifier 51 are adjusted, and the output level is adjusted so that the gain and the passing phase characteristics are opposite to the characteristics of the post-amplifier 52. , Variations in gain and passing phase of the amplifier as a whole can be reduced. Thereby, the distortion characteristics of the whole amplifier can be improved. In addition, the pre-amplifier 5
Since the power consumption of the circuit used in 1 is extremely smaller than the power consumption of the post-amplifier 52, the efficiency is high.
【００５７】実施例１２． 図１９はこの発明の低歪半導体増幅器の構成を示す等価
回路図である。５３は第２の前段増幅器、５４は第１の
段間増幅器、５５は第２の後段増幅器、５１１はこの発
明の低歪半導体増幅器である。段間増幅器５４の回路に
実施例１〜１０の歪み補償回路５０１〜５０９、６００
を用いることを特徴とする。Embodiment 12 FIG. FIG. 19 is an equivalent circuit diagram showing the configuration of the low distortion semiconductor amplifier of the present invention. 53 is a second pre-stage amplifier, 54 is a first interstage amplifier, 55 is a second post-stage amplifier, and 511 is a low distortion semiconductor amplifier of the present invention. The distortion compensating circuits 501 to 509 and 600 of the first to tenth embodiments are added to the circuit of the interstage amplifier 54.
Is used.
【００５８】次に動作について説明する。一般に、第２
の後段増幅器５５は入力電力に対して、利得が減少し、
通過位相が増加する特性をもつ。第１の段間増幅器５４
に用いられる歪み補償回路５０１〜５０９、６００は、
入力電力に対して、利得が増大する特性、通過位相が減
少する特性をもつ。一般的に前段増幅器の効率は多段増
幅器全体効率にはほとんど影響を与えないため、第２の
前段増幅器５３は十分にバックオフをとったレベルで使
用されており線形である。したがって、第１の段間増幅
器５４に用いられる歪み補償回路５０１〜５０９、６０
０のＦＥＴのゲート幅を調整し、利得、通過位相特性が
後段増幅器５５の特性と逆特性となるように、出力レベ
ルを第２の後段増幅器５５に合せることにより、増幅器
全体としての利得、通過位相の変動を少なくすることが
できる。これにより、増幅器全体の歪特性を改善するこ
とができる。また、第１の段間増幅器５４に用いる回路
の消費電力は、第２の後段増幅器５５の消費電力と比較
して極めて小さいため高効率となる。増幅器全体での利
得が非常に大きい場合には入力電力が非常に小さくな
り、実施例１１の低歪半導体増幅器５１０では、歪み補
償回路５０１〜５０９、６００に用いるＦＥＴのゲート
幅が小さくなり実現が困難になる。それに対して、この
発明の低歪半導体増幅器５１１は、第２の前段増幅器５
３により利得を得ることができるため非常に高い利得を
もつことができる。Next, the operation will be described. Generally, the second
The post-amplifier 55 decreases the gain with respect to the input power,
It has the characteristic that the passing phase increases. First interstage amplifier 54
The distortion compensation circuits 501 to 509 and 600 used for
It has a characteristic that the gain increases and a characteristic that the passing phase decreases with respect to the input power. In general, the efficiency of the pre-amplifier has almost no effect on the overall efficiency of the multi-stage amplifier. Therefore, the second pre-amplifier 53 is used at a sufficiently back-off level and is linear. Therefore, the distortion compensation circuits 501 to 509, 60 used in the first interstage amplifier 54
By adjusting the gate width of the FET 0, and adjusting the output level to the second post-amplifier 55 so that the gain and pass phase characteristics are opposite to those of the post-amplifier 55, the gain and the pass Phase fluctuation can be reduced. Thereby, the distortion characteristics of the whole amplifier can be improved. Further, the power consumption of the circuit used for the first inter-stage amplifier 54 is extremely small compared to the power consumption of the second post-stage amplifier 55, so that the efficiency is high. When the gain of the whole amplifier is very large, the input power becomes very small. In the low distortion semiconductor amplifier 510 of the eleventh embodiment, the gate width of the FET used for the distortion compensation circuits 501 to 509 and 600 becomes small and the realization is realized. It becomes difficult. On the other hand, the low-distortion semiconductor amplifier 511 of the present invention includes the second preamplifier 5.
3, the gain can be obtained, so that a very high gain can be obtained.
【００５９】実施例１３． 図２０はこの発明の低歪半導体増幅器の構成を示す等価
回路図である。５６は第５の可変アッテネータ、５７は
第３の前段増幅器、５８は第６の可変アッテネータ、５
９は第３の後段増幅器、５１２はこの発明の低歪半導体
増幅器である。第３の前段増幅器５７の回路に実施例１
〜１０の歪み補償回路５０１〜５０９、６００を用い、
第３の前段増幅器５７の前または後または前後にレベル
調整用の可変アッテネータを挿入している。Embodiment 13 FIG. FIG. 20 is an equivalent circuit diagram showing the configuration of the low distortion semiconductor amplifier of the present invention. 56 is a fifth variable attenuator, 57 is a third preamplifier, 58 is a sixth variable attenuator, 5
9 is a third post-amplifier, and 512 is a low distortion semiconductor amplifier of the present invention. Example 1 in the circuit of the third preamplifier 57
Using the distortion compensation circuits 501 to 509 and 600 of
A variable attenuator for level adjustment is inserted before, after or before or after the third preamplifier 57.
【００６０】次に、動作について説明する。この発明の
低歪半導体増幅器５１２は、低歪半導体増幅器５１０と
比較して、第３の前段増幅器５７の前または後ろまたは
前後にレベル調整用のアッテネータ５６、５８を挿入し
ている点が異なる。第３の前段増幅器５７の前の可変ア
ッテネータ５６の動作について述べる。前段増幅器の前
に可変アッテネータ５６を挿入することにより、この低
歪半導体増幅器５１２を他のマイクロ波機器の後段に接
続する場合に容易にレベル調整を行うことができる。第
３の前段増幅器５７の後ろの可変アッテネータ５８の動
作について述べる。実施例１１の低歪半導体増幅器５１
０では、前段増幅器のＦＥＴのゲート幅の調整により、
後段増幅器とのレベル調整を行っていたが、ここでは、
前段増幅器５７の後ろの可変アッテネータにより行うこ
とができる。前段増幅器５７の前後に可変アッテネータ
５６、５８を挿入した場合には、その両方の特性を得る
ことができる。Next, the operation will be described. The low-distortion semiconductor amplifier 512 of the present invention is different from the low-distortion semiconductor amplifier 510 in that attenuators 56 and 58 for level adjustment are inserted before, after or before or after the third preamplifier 57. The operation of the variable attenuator 56 before the third preamplifier 57 will be described. By inserting the variable attenuator 56 before the pre-amplifier, the level can be easily adjusted when the low-distortion semiconductor amplifier 512 is connected after other microwave equipment. The operation of the variable attenuator 58 behind the third preamplifier 57 will be described. Low distortion semiconductor amplifier 51 of embodiment 11
At 0, by adjusting the gate width of the FET of the pre-amplifier,
Although the level adjustment with the post-stage amplifier was performed, here,
This can be performed by a variable attenuator behind the preamplifier 57. When the variable attenuators 56 and 58 are inserted before and after the pre-amplifier 57, both characteristics can be obtained.
【００６１】実施例１４． 図２１はこの発明の低歪半導体増幅器の構成を示す等価
回路図である。６０は第４の前段増幅器、６１は第７の
可変アッテネータ、６２は第２の段間増幅器、６３は第
８の可変アッテネータ、６４は第４の後段増幅器、５１
３はこの発明の低歪半導体増幅器である。第２の段間増
幅器６２の回路に実施例１〜１０の歪み補償回路５０１
〜５０９、６００を用い、第２の段間増幅器６２の前ま
たは後ろ、または前後にレベル調整用の可変アッテネー
タ６１、６３を挿入している。Embodiment 14 FIG. FIG. 21 is an equivalent circuit diagram showing a configuration of the low distortion semiconductor amplifier of the present invention. Reference numeral 60 denotes a fourth pre-amplifier, 61 denotes a seventh variable attenuator, 62 denotes a second interstage amplifier, 63 denotes an eighth variable attenuator, 64 denotes a fourth post-amplifier, and 51 denotes a fourth post-amplifier.
Reference numeral 3 denotes a low distortion semiconductor amplifier according to the present invention. The distortion compensating circuit 501 of the first to tenth embodiments is added to the circuit of the second interstage amplifier 62.
509 and 600, and variable attenuators 61 and 63 for level adjustment are inserted before, after, or before and after the second interstage amplifier 62.
【００６２】次に、動作について説明する。この発明の
低歪半導体増幅器５１３は、低歪半導体増幅器５１１と
比較して、第２の段間増幅器６２の前または後ろ、また
は前後にレベル調整用のアッテネータ６１、６３を挿入
している点が異なる。第２の段間増幅器６２の前の第７
の可変アッテネータ６１の動作について述べる。第２の
段間増幅器６２の前に可変アッテネータ６１を挿入する
ことにより、第４の前段増幅器６０との間のレベル調整
を容易に行うことができる。第２の段間増幅器６２の後
ろの第８の可変アッテネータ６３の動作について述べ
る。実施例１１の低歪半導体増幅器５１０では、第２の
段間増幅器６２のＦＥＴのゲート幅の調整により、第４
の後段増幅器６４とのレベル調整を行っていたが、ここ
では、第２の前段増幅器６２の後ろの可変アッテネータ
６３により行うことができる。第２の段間増幅器６２の
前後に可変アッテネータ６１、６３を挿入した場合に
は、その両方の特性を得ることができる。Next, the operation will be described. The low distortion semiconductor amplifier 513 of the present invention is different from the low distortion semiconductor amplifier 511 in that attenuators 61 and 63 for level adjustment are inserted before or after the second interstage amplifier 62 or before and after the second interstage amplifier 62. different. The seventh before the second interstage amplifier 62
The operation of the variable attenuator 61 will be described. By inserting the variable attenuator 61 before the second inter-stage amplifier 62, the level adjustment with the fourth pre-amplifier 60 can be easily performed. The operation of the eighth variable attenuator 63 behind the second interstage amplifier 62 will be described. In the low-distortion semiconductor amplifier 510 of the eleventh embodiment, the fourth inter-stage amplifier 62 adjusts the gate width of the
Although the level adjustment with the post-amplifier 64 has been performed, it can be performed here by the variable attenuator 63 after the second pre-amplifier 62. When the variable attenuators 61 and 63 are inserted before and after the second interstage amplifier 62, both characteristics can be obtained.
【００６３】実施例１５． 図２２はこの発明の低歪半導体増幅器の構成を示す等価
回路図である。６５は第９の可変アッテネータ、６６は
第５の前段増幅器、６７は第１０の可変アッテネータ、
６８は第５の後段増幅器、６９は第１の可変アッテネー
タ制御回路、７０は第１の検波器、７１は第１のカップ
ラー、５１４はこの発明の低歪半導体増幅器である。Embodiment 15 FIG. FIG. 22 is an equivalent circuit diagram showing a configuration of the low distortion semiconductor amplifier of the present invention. 65 is a ninth variable attenuator, 66 is a fifth preamplifier, 67 is a tenth variable attenuator,
68 is a fifth post-amplifier, 69 is a first variable attenuator control circuit, 70 is a first detector, 71 is a first coupler, and 514 is a low distortion semiconductor amplifier of the present invention.
【００６４】次に、動作について説明する。実施例１３
の低歪半導体増幅器５１２においては、温度変化による
出力変動に対応することができない。そこで、実施例１
３の低歪半導体増幅器５１２の出力側に第１のカップラ
ー７１を挿入し、第１の検波器７０により出力レベルを
検出する。そして、検出した出力レベルに応じて、第１
の可変アッテネータ制御回路６９において、出力レベル
が一定となるように、可変アッテネータ６５、６７を制
御し出力を一定に保つことができる。また、可変アッテ
ネータの制御方法を変えると次の様なこともできる。こ
の低歪半導体増幅器が使用される送信機において、出力
レベルの切り換えを行う必要がある場合に、出力レベル
にあわせて可変アッテネータ６５、６７を制御すること
により、前段増幅器６６によって歪補償をおこなうダイ
ナミックレンジを求められる出力レベルに合せた範囲に
移動し、どの出力レベルに切り換えた場合にも歪補償を
行うことが可能となる。Next, the operation will be described. Example 13
The low-distortion semiconductor amplifier 512 cannot cope with an output fluctuation due to a temperature change. Therefore, the first embodiment
The first coupler 71 is inserted on the output side of the third low-distortion semiconductor amplifier 512, and the output level is detected by the first detector 70. Then, according to the detected output level, the first
In the variable attenuator control circuit 69, the variable attenuators 65 and 67 can be controlled to keep the output constant so that the output level becomes constant. Further, the following can be achieved by changing the control method of the variable attenuator. In a transmitter using this low-distortion semiconductor amplifier, when it is necessary to switch the output level, by controlling the variable attenuators 65 and 67 in accordance with the output level, a dynamic amplifier that performs distortion compensation by the pre-amplifier 66 is used. The range is moved to a range that matches the required output level, and distortion compensation can be performed regardless of the output level.
【００６５】実施例１６． 図２３はこの発明の低歪半導体増幅器の構成を示す等価
回路図である。７２は第６の前段増幅器、７３は第１１
の可変アッテネータ、７４は第３の段間増幅器、７５は
第１２の可変アッテネータ、７６は第６の後段増幅器、
７７は第２の可変アッテネータ制御回路、７８は第２の
検波器、７９は第２のカップラー、５１５はこの発明の
低歪半導体増幅器である。Embodiment 16 FIG. FIG. 23 is an equivalent circuit diagram showing a configuration of the low distortion semiconductor amplifier of the present invention. 72 is the sixth preamplifier, 73 is the eleventh
74, a third interstage amplifier, 75 a twelfth variable attenuator, 76 a sixth post-amplifier,
77 is a second variable attenuator control circuit, 78 is a second detector, 79 is a second coupler, and 515 is a low distortion semiconductor amplifier of the present invention.
【００６６】次に、動作について説明する。実施例１４
の低歪半導体増幅器５１３においては、温度変化による
出力変動に対応することができない。そこで、実施例１
４の低歪半導体増幅器５１３の出力側にカップラー７９
を挿入し、検波器７８により出力レベルを検出する。そ
して、検出した出力レベルに応じて、可変アッテネータ
制御回路７６において、出力レベルが一定となるよう
に、可変アッテネータ７３、７５を制御し出力を一定に
保つことができる。また、可変アッテネータの制御方法
を変えると次の様なこともできる。この低歪半導体増幅
器が使用される送信機において、出力レベルの切り換え
を行う必要がある場合に、出力レベルにあわせて可変ア
ッテネータ７３、７５を制御することにより、第３の段
間増幅器７４によって歪補償をおこなうダイナミックレ
ンジを求められる出力レベルに合せた範囲に移動し、ど
の出力レベルに切り換えた場合にも歪補償を行うことが
可能となる。Next, the operation will be described. Example 14
The low-distortion semiconductor amplifier 513 cannot cope with output fluctuation due to temperature change. Therefore, the first embodiment
4 on the output side of the low-distortion semiconductor amplifier 513.
And an output level is detected by the detector 78. Then, in accordance with the detected output level, the variable attenuator control circuit 76 controls the variable attenuators 73 and 75 so that the output level is constant, so that the output can be kept constant. Further, the following can be achieved by changing the control method of the variable attenuator. In a transmitter using this low distortion semiconductor amplifier, when it is necessary to switch the output level, the third interstage amplifier 74 controls the distortion by controlling the variable attenuators 73 and 75 in accordance with the output level. The dynamic range in which compensation is performed is moved to a range that matches the required output level, and distortion compensation can be performed regardless of the output level.
【００６７】実施例１７． 図２４はこの発明の低歪半導体増幅器の構成を示す等価
回路図である。図において、９４は第２のレベル調整用
増幅器、９５は第２のレベル調整用可変アッテネータ、
９６は歪補償する第１の多段増幅器である。また、８１
は第２の歪発生用増幅器、８３は第２の線形増幅器、８
０は第９の９０゜ハイブリッド、８５は第１０の９０゜
ハイブリッド、８６は第１１の９０゜ハイブリッド、８
７は第１２の９０゜ハイブリッド、８８は第１３の９０
゜ハイブリッド、９３は第１４の９０゜ハイブリッド、
８９は第３の移相器、９０は第４の移相器、８２は第１
３の可変アッテネータ、８４は第１４の可変アッテネー
タ、９１は第１５の可変アッテネータ、９２は第１６の
可変アッテネータである。歪補償する第１の多段増幅器
９６として、実施例１１〜１６の低歪半導体増幅器５１
０〜５１５を用いることを特徴としている。Embodiment 17 FIG. FIG. 24 is an equivalent circuit diagram showing a configuration of the low distortion semiconductor amplifier of the present invention. In the figure, 94 is a second level adjustment amplifier, 95 is a second level adjustment variable attenuator,
Reference numeral 96 denotes a first multi-stage amplifier for performing distortion compensation. Also, 81
Is a second distortion generating amplifier, 83 is a second linear amplifier, 8
0 is the ninth 90 ° hybrid, 85 is the tenth 90 ° hybrid, 86 is the eleventh 90 ° hybrid, 8
7 is the twelfth 90 ° hybrid, 88 is the thirteenth 90 ° hybrid
゜ Hybrid, 93 is the 14th 90 ゜ hybrid,
89 is a third phase shifter, 90 is a fourth phase shifter, and 82 is a first phase shifter.
Reference numeral 3 denotes a variable attenuator, reference numeral 84 denotes a fourteenth variable attenuator, reference numeral 91 denotes a fifteenth variable attenuator, and reference numeral 92 denotes a sixteenth variable attenuator. As the first multi-stage amplifier 96 for compensating the distortion, the low-distortion semiconductor amplifier 51 of the embodiments 11 to 16
It is characterized in that 0 to 515 are used.
【００６８】次に、動作について説明する。この発明の
低歪半導体増幅器はプリディストーション型低歪半導体
増幅器において、歪補償を行う多段増幅器として実施例
１１〜１６の低歪半導体増幅器を用いている。従って、
プリディストーション型低歪半導体増幅器における歪補
償を行う多段増幅器９６に、より歪の少ない実施例１１
〜１６の低歪半導体増幅器を用いるため、全体として、
より低歪みな半導体増幅器が得られる。Next, the operation will be described. The low-distortion semiconductor amplifier of the present invention is a pre-distortion-type low-distortion semiconductor amplifier using the low-distortion semiconductor amplifiers of Examples 11 to 16 as a multistage amplifier for performing distortion compensation. Therefore,
A multi-stage amplifier 96 for performing distortion compensation in a pre-distortion type low distortion semiconductor amplifier has a lower distortion in the eleventh embodiment.
Since 16 low distortion semiconductor amplifiers are used,
A semiconductor amplifier with lower distortion can be obtained.
【００６９】実施例１８． 図２５はこの発明の低歪半導体増幅器の構成を示す等価
回路図である。図において、９７は歪補償する第２の多
段増幅器、９８は第３の線形増幅器、９９は第１７の可
変アッテネータ、１００は第５の移相器、１０１は歪増
幅器、１０２は第１８の可変アッテネータ、１０３は第
６の移相器、１０４は第３のカップラー、１０５は第４
のカップラー、１０６は第５のカップラー、１０７は第
６のカップラーである。歪補償する多段増幅器９７とし
て、実施例１１〜１６の低歪半導体増幅器５１０〜５１
５を用いることを特徴としている。Embodiment 18 FIG. FIG. 25 is an equivalent circuit diagram showing a configuration of the low distortion semiconductor amplifier of the present invention. In the figure, 97 is a second multi-stage amplifier for distortion compensation, 98 is a third linear amplifier, 99 is a seventeenth variable attenuator, 100 is a fifth phase shifter, 101 is a distortion amplifier, and 102 is an eighteenth variable amplifier. Attenuator, 103 a sixth phase shifter, 104 a third coupler, 105 a fourth
, 106 is a fifth coupler, and 107 is a sixth coupler. As the multi-stage amplifier 97 for distortion compensation, the low-distortion semiconductor amplifiers 510 to 51 of the embodiments 11 to 16 are used.
5 is used.
【００７０】次に、動作について説明する。この発明の
低歪半導体増幅はフィードフォワード型低歪半導体増幅
器において、歪補償を行う多段増幅器として実施例１１
〜１６の低歪半導体増幅器を用いている。従って、フィ
ードフォワード型低歪半導体増幅器における歪補償を行
う多段増幅器９７に、より歪の少ない実施例１１〜１６
の低歪半導体増幅器を用いるため、全体として、より低
歪みな半導体増幅器が得られる。Next, the operation will be described. The low-distortion semiconductor amplifier according to the present invention is a multi-stage amplifier for performing distortion compensation in a feedforward type low-distortion semiconductor amplifier.
To 16 low distortion semiconductor amplifiers. Therefore, the multistage amplifier 97 for performing the distortion compensation in the feedforward type low distortion semiconductor amplifier has the embodiments 11 to 16 with less distortion.
, A semiconductor amplifier having lower distortion can be obtained as a whole.
【００７１】実施例１９． 図２６はこの発明のＦＥＴ素子のパターン図である。図
において、１０８はゲート電極、１０９はドレイン電
極、１１０はソース電極である。Embodiment 19 FIG. FIG. 26 is a pattern diagram of the FET device of the present invention. In the figure, 108 is a gate electrode, 109 is a drain electrode, and 110 is a source electrode.
【００７２】次に、動作について述べる。ＦＥＴ素子の
レイアウトパターンにおいては、一般的に、ソースイン
ダクタ、ソース抵抗を減らす工夫やＦＥＴの基板厚を薄
くし熱抵抗を下げる工夫を行っている。この発明のＦＥ
Ｔ素子は、実施例１、４の歪み補償回路５０１、５０４
等に用いることを考えているため、逆に、ソースのイン
ダクタを増やし、発振を抑えるためにソースの浮遊容量
を減らす工夫をする必要がある。また、高い利得を必ず
しも得る必要はないのでソース電極１１０に抵抗成分が
入っても構わなく、高出力を得る必要はないので基板厚
を薄くする必要もない。そこで、この発明のＦＥＴ素子
においては、図２６に示すようにソース電極１１０にメ
アンダ状のパターンを採用し、インダクタ成分を得てい
る。また、高い利得を必ずしも得る必要はないのでソー
ス電極１１０に抵抗成分が入っても構わないので、メア
ンダ状のパターンの線幅を細くし、基板厚を厚くし、イ
ンダクタ成分を大きくすることができる。同時に、メア
ンダ状のパターンの線幅を細くしソース電極１１０のパ
ターン面積を小さくし、基板厚を厚くすることにより、
ソース電極１１０とグランド間に生じる浮遊容量を低減
することができ発振を防止することができる。Next, the operation will be described. In the layout pattern of the FET element, generally, a device for reducing the source inductor and the source resistance and a device for reducing the thermal resistance by reducing the thickness of the substrate of the FET are performed. FE of the present invention
The T element is the distortion compensation circuit 501, 504 of the first or fourth embodiment.
On the contrary, it is necessary to increase the source inductor and reduce the stray capacitance of the source in order to suppress oscillation. Also, since it is not necessary to obtain a high gain, a resistance component may enter the source electrode 110, and it is not necessary to obtain a high output, so that it is not necessary to reduce the substrate thickness. Therefore, in the FET device of the present invention, as shown in FIG. 26, a meandering pattern is adopted for the source electrode 110 to obtain an inductor component. In addition, since it is not necessary to obtain a high gain, a resistance component may enter the source electrode 110, so that the line width of the meander-shaped pattern can be reduced, the substrate thickness can be increased, and the inductor component can be increased. . At the same time, by reducing the line width of the meandering pattern, reducing the pattern area of the source electrode 110, and increasing the substrate thickness,
The stray capacitance generated between the source electrode 110 and the ground can be reduced, and oscillation can be prevented.
【００７３】[0073]
【発明の効果】請求項１の歪み補償回路によれば、入力
電力に対し利得が増加し通過位相が減少する特性を得る
ことができる。According to the distortion compensation circuit of the first aspect, it is possible to obtain a characteristic that the gain increases and the passing phase decreases with respect to the input power.
【００７４】請求項２の歪み補償回路によれば、入力電
力に対し通過位相が減少する特性を得ることができる。According to the distortion compensating circuit of the second aspect, it is possible to obtain the characteristic that the passing phase decreases with respect to the input power.
【００７５】請求項３の歪み補償回路よれば、入力電力
に対し通過位相が減少する特性を得ることができる。ま
た、ゲート、グランド間にＤＣカットのキャパシタを挿
入することにより、ゲート接地ＦＥＴへのバイアス印加
を容易にする。According to the distortion compensation circuit of the third aspect, it is possible to obtain the characteristic that the passing phase decreases with respect to the input power. Further, by inserting a DC-cut capacitor between the gate and the ground, bias application to the common-gate FET is facilitated.
【００７６】請求項４の歪み補償回路によれば、入力電
力に対し利得が増加し通過位相が減少する特性を得るこ
とができる。また、ゲート、ソース間のＦＥＴのゲート
電圧を制御することにより等価的に抵抗値を変化させ、
入力電力に対する利得特性、通過位相特性を調整可能と
する。According to the distortion compensation circuit of the fourth aspect, it is possible to obtain a characteristic that the gain increases and the passing phase decreases with respect to the input power. Also, by controlling the gate voltage of the FET between the gate and the source, the resistance value is equivalently changed,
The gain characteristic and the passing phase characteristic with respect to the input power can be adjusted.
【００７７】請求項５の歪み補償回路によれば、ゲー
ト、ソース間のＦＥＴのゲート電圧を制御することによ
り等価的に抵抗値を変化させ、また、 ＦＥＴのゲート
電圧を制御することにより等価的に容量値を変化させ、
入力電力に対する利得特性、通過位相特性を調整でき
る。According to the distortion compensating circuit of claim 5, the resistance value is equivalently changed by controlling the gate voltage of the FET between the gate and the source, and the equivalent value is controlled by controlling the gate voltage of the FET. Change the capacitance value to
Gain characteristics and passing phase characteristics with respect to input power can be adjusted.
【００７８】請求項６の歪み補償回路によれば、抵抗を
直列に接続することで、安定係数ＫがＫ＞１となり、回
路の安定性を改善することができる。According to the distortion compensation circuit of the sixth aspect, by connecting the resistors in series, the stability coefficient K becomes K> 1, and the stability of the circuit can be improved.
【００７９】請求項７の歪み補償回路によれば、入力
側、出力側の反射特性を改善することができる。According to the distortion compensating circuit of the present invention, the reflection characteristics on the input side and the output side can be improved.
【００８０】請求項８の歪み補償回路によれば、入力
側、出力側の反射特性を改善するともに、モノリシック
化を可能とする。According to the distortion compensating circuit of the present invention, the reflection characteristics on the input side and the output side are improved, and the monolithic structure can be realized.
【００８１】請求項９の歪み補償回路によれば、入力電
力に対して、利得を大幅に増大させる特性、通過位相を
大幅に減少させる特性を得ることができる。According to the distortion compensating circuit of the ninth aspect, it is possible to obtain the characteristic of greatly increasing the gain and the characteristic of greatly decreasing the passing phase with respect to the input power.
【００８２】請求項１０の歪み補償回路によれば、歪補
償を行えるダイナミックレンジを広くすることができ
る。According to the distortion compensation circuit of the tenth aspect, it is possible to widen a dynamic range in which distortion compensation can be performed.
【００８３】請求項１１の低歪半導体増幅器によれば、
多段増幅器全体としての利得、通過位相を一定とするこ
とができ、低歪にできる。また、従来の歪み補償回路の
ような大規模な歪み補償回路を用いないので、小型化、
低コスト化できるとともに、歪み補償回路部分での消費
電力を少なくすることができ、高効率にできる。According to the low distortion semiconductor amplifier of claim 11,
The gain and the passing phase of the entire multistage amplifier can be kept constant, and the distortion can be reduced. In addition, since a large-scale distortion compensating circuit such as a conventional distortion compensating circuit is not used, miniaturization,
The cost can be reduced, the power consumption in the distortion compensation circuit can be reduced, and the efficiency can be increased.
【００８４】請求項１２の低歪半導体増幅器によれば、
多段増幅器全体としての利得、通過位相を一定とするこ
とができ、低歪にできる。また、従来の歪み補償回路の
ような大規模な歪み補償回路を用いないので、小型化、
低コスト化できるとともに、歪み補償回路部分での消費
電力を少なくすることができ、高効率にできる。According to the low distortion semiconductor amplifier of claim 12,
The gain and the passing phase of the entire multistage amplifier can be kept constant, and the distortion can be reduced. In addition, since a large-scale distortion compensating circuit such as a conventional distortion compensating circuit is not used, miniaturization,
The cost can be reduced, the power consumption in the distortion compensation circuit can be reduced, and the efficiency can be increased.
【００８５】請求項１３の低歪半導体増幅器によれば、
前段増幅器の入力レベル、前段増幅器と後段増幅器のレ
ベルの調整を容易にすることができる。According to the low distortion semiconductor amplifier of claim 13,
It is possible to easily adjust the input level of the pre-amplifier and the levels of the pre-amplifier and the post-amplifier.
【００８６】請求項１４の低歪半導体増幅器よれば、前
段増幅器と段間増幅器および段間増幅器と後段増幅器の
レベル調整を容易にすることができる。According to the low distortion semiconductor amplifier of the fourteenth aspect, the level adjustment of the pre-stage amplifier and the interstage amplifier and the level adjustment of the interstage amplifier and the post-stage amplifier can be facilitated.
【００８７】請求項１５の低歪半導体増幅器によれば、
温度変動等による出力レベル変動を抑えることができ
る。また、使用する出力レベルが複数ある場合には、出
力レベルに合せて、歪補償をするレベルを変化すること
ができる。According to the low distortion semiconductor amplifier of claim 15,
Output level fluctuation due to temperature fluctuation or the like can be suppressed. When there are a plurality of output levels to be used, the level for distortion compensation can be changed in accordance with the output level.
【００８８】請求項１６の低歪半導体増幅器によれば、
プリディストーション型低歪半導体増幅器において、よ
り大きな歪補償を行うことができる。According to the low distortion semiconductor amplifier of claim 16,
Greater distortion compensation can be performed in the pre-distortion type low distortion semiconductor amplifier.
【００８９】請求項１７の低歪半導体増幅器によれば、
フィードフォワード型低歪半導体増幅器において、より
大きな歪補償を行うことができる。According to the low distortion semiconductor amplifier of claim 17,
In a feedforward type low distortion semiconductor amplifier, larger distortion compensation can be performed.
【００９０】請求項１８の歪み補償回路によれば、ソー
ス電極とグランド間に生じる浮遊容量を低減したＦＥＴ
素子を用いたので、発振を抑制できる。According to the distortion compensating circuit of the eighteenth aspect, the FET in which the stray capacitance generated between the source electrode and the ground is reduced.
Since an element is used, oscillation can be suppressed.
【図１】 この発明の実施例１による歪み補償回路の等
価回路図である。FIG. 1 is an equivalent circuit diagram of a distortion compensation circuit according to Embodiment 1 of the present invention.
【図２】 この発明の実施例１による歪み補償回路のイ
ンダクタ値Ｌｓをパラメータとした入力電力に対する利
得通過位相特性のシミュレーション結果を示す図であ
る。FIG. 2 is a diagram illustrating a simulation result of a gain passing phase characteristic with respect to input power using an inductor value Ls as a parameter of the distortion compensation circuit according to the first embodiment of the present invention.
【図３】 この発明の実施例１による歪み補償回路の抵
抗値をパラメータとした入力電力に対する利得通過位相
特性のシミュレーション結果を示す図である。FIG. 3 is a diagram illustrating a simulation result of a gain passing phase characteristic with respect to input power using a resistance value of the distortion compensation circuit according to the first embodiment of the present invention as a parameter;
【図４】 この発明の実施例１による歪み補償回路の出
力側の負荷条件をパラメータとした入力電力に対する利
得の最大増加量のシミュレーション結果を示す図であ
る。FIG. 4 is a diagram showing a simulation result of a maximum increase in gain with respect to input power using a load condition on an output side of the distortion compensation circuit according to the first embodiment of the present invention as a parameter;
【図５】 この発明の実施例１による歪み補償回路の出
力側の負荷条件をパラメータとした利得が最大となる入
力電力での通過位相のシミュレーション結果を示す図で
ある。FIG. 5 is a diagram illustrating a simulation result of a passing phase at an input power at which a gain is maximized by using a load condition on an output side of the distortion compensation circuit according to the first embodiment of the present invention as a parameter;
【図６】 この発明の実施例２による歪み補償回路の等
価回路図である。FIG. 6 is an equivalent circuit diagram of a distortion compensation circuit according to Embodiment 2 of the present invention.
【図７】 この発明の実施例２による歪み補償回路のイ
ンダクタ値Ｌｓをパラメータとした入力電力に対する利
得通過位相特性のシミュレーション結果を示す図であ
る。FIG. 7 is a diagram illustrating a simulation result of a gain passing phase characteristic with respect to input power using an inductor value Ls as a parameter of the distortion compensation circuit according to the second embodiment of the present invention.
【図８】 この発明の実施例３による歪み補償回路の等
価回路図である。FIG. 8 is an equivalent circuit diagram of a distortion compensation circuit according to Embodiment 3 of the present invention.
【図９】 この発明の実施例４による歪み補償回路の等
価回路図である。FIG. 9 is an equivalent circuit diagram of a distortion compensation circuit according to Embodiment 4 of the present invention.
【図１０】 この発明の実施例５による歪み補償回路の
等価回路図である。FIG. 10 is an equivalent circuit diagram of a distortion compensation circuit according to Embodiment 5 of the present invention.
【図１１】 この発明の実施例６による歪み補償回路の
等価回路図である。FIG. 11 is an equivalent circuit diagram of a distortion compensation circuit according to Embodiment 6 of the present invention.
【図１２】 この発明の実施例６による歪み補償回路の
抵抗値Ｒｓｅをパラメータとした周波数に対する安定係
数Ｋのシミュレーション結果を示す図である。FIG. 12 is a diagram illustrating a simulation result of a stability coefficient K with respect to a frequency using a resistance value Rse of a distortion compensation circuit according to a sixth embodiment of the present invention as a parameter;
【図１３】 この発明の実施例６による歪み補償回路の
抵抗値Ｒｓｅをパラメータとした入力電力に対する利得
通過位相特性のシミュレーション結果を示す図である。FIG. 13 is a diagram showing a simulation result of a gain passing phase characteristic with respect to input power using a resistance value Rse of a distortion compensation circuit according to Embodiment 6 of the present invention as a parameter.
【図１４】 この発明の実施例７による歪み補償回路の
等価回路図である。FIG. 14 is an equivalent circuit diagram of a distortion compensation circuit according to Embodiment 7 of the present invention.
【図１５】 この発明の実施例８による歪み補償回路の
等価回路図である。FIG. 15 is an equivalent circuit diagram of a distortion compensation circuit according to Embodiment 8 of the present invention.
【図１６】 この発明の実施例９による歪み補償回路の
等価回路図である。FIG. 16 is an equivalent circuit diagram of a distortion compensation circuit according to Embodiment 9 of the present invention.
【図１７】 この発明の実施例１０による歪み補償回路
の等価回路図である。FIG. 17 is an equivalent circuit diagram of a distortion compensation circuit according to Embodiment 10 of the present invention.
【図１８】 この発明の実施例１１による歪み補償回路
による低歪半導体増幅器の等価回路図である。FIG. 18 is an equivalent circuit diagram of a low distortion semiconductor amplifier using a distortion compensation circuit according to Embodiment 11 of the present invention.
【図１９】 この発明の実施例１２による歪み補償回路
による低歪半導体増幅器の等価回路図である。FIG. 19 is an equivalent circuit diagram of a low distortion semiconductor amplifier using a distortion compensation circuit according to Embodiment 12 of the present invention.
【図２０】 この発明の実施例１３による歪み補償回路
による低歪半導体増幅器の等価回路図である。FIG. 20 is an equivalent circuit diagram of a low distortion semiconductor amplifier using a distortion compensation circuit according to Embodiment 13 of the present invention.
【図２１】 この発明の実施例１４による歪み補償回路
による低歪半導体増幅器の等価回路図である。FIG. 21 is an equivalent circuit diagram of a low distortion semiconductor amplifier using a distortion compensation circuit according to Embodiment 14 of the present invention.
【図２２】 この発明の実施例１５による歪み補償回路
による低歪半導体増幅器の等価回路図である。FIG. 22 is an equivalent circuit diagram of a low distortion semiconductor amplifier using a distortion compensation circuit according to Embodiment 15 of the present invention.
【図２３】 この発明の実施例１６による歪み補償回路
による低歪半導体増幅器の等価回路図である。FIG. 23 is an equivalent circuit diagram of a low distortion semiconductor amplifier using a distortion compensation circuit according to Embodiment 16 of the present invention.
【図２４】 この発明の実施例１７による歪み補償回路
による低歪半導体増幅器の等価回路図である。FIG. 24 is an equivalent circuit diagram of a low distortion semiconductor amplifier using a distortion compensation circuit according to Embodiment 17 of the present invention.
【図２５】 この発明の実施例１８による歪み補償回路
による低歪半導体増幅器の等価回路図である。FIG. 25 is an equivalent circuit diagram of a low distortion semiconductor amplifier using a distortion compensation circuit according to Embodiment 18 of the present invention.
【図２６】 この発明の実施例１９によるＦＥＴ素子の
パターン図である。FIG. 26 is a pattern diagram of an FET device according to Embodiment 19 of the present invention.
【図２７】 従来の低歪増幅器の等価回路図である。FIG. 27 is an equivalent circuit diagram of a conventional low distortion amplifier.
【図２８】 高出力増幅器の入力電力に対する、出力電
力、通過位相特性を示す図である。FIG. 28 is a diagram illustrating output power and passing phase characteristics with respect to input power of a high-output amplifier.
【図２９】 リニアライザの入力電力に対する、出力電
力、通過位相特性を示す図である。FIG. 29 is a diagram showing output power and passing phase characteristics with respect to input power of a linearizer.
【図３０】 従来の超高周波増幅器の等価回路図であ
る。FIG. 30 is an equivalent circuit diagram of a conventional ultra-high frequency amplifier.
【図３１】 従来のアンテナ・ブースタ増幅回路の等価
回路図である。FIG. 31 is an equivalent circuit diagram of a conventional antenna / booster amplifier circuit.
【図３２】 従来の増幅回路の構成図である。FIG. 32 is a configuration diagram of a conventional amplifier circuit.
１ 入力端子、２ 出力端子、３ 第１の歪発生用増幅
器、４ 第１の線形増幅器、５ 第１の９０゜ハイブリ
ッド、６ 第２の９０゜ハイブリッド、７ 第３の９０
゜ハイブリッド、８ 第４の９０゜ハイブリッド、９
第５の９０゜ハイブリッド、１０ 第６の９０゜ハイブ
リッド、１１ 第１の移相器、１２ 第２の移相器、１
３ 第１の可変アッテネータ、１４ 第２の可変アッテ
ネータ、１５ 第３の可変アッテネータ、１６ 第４の
可変アッテネータ、１７ 第１のレベル調整用増幅器、
１８ 第１のレベル調整用アッテネータ、１９ 高出力
増幅器、２０ 第１の入力整合回路、２１ 第１のＦＥ
Ｔ、２２ 第１の出力整合回路、２３ 第１のインダク
タ、２４ 第１の抵抗、２５ 第２の入力整合回路、２
６ 第２の出力整合回路、２７ 第２のＦＥＴ、２８
第２のインダクタ、２９ 第２の抵抗、３０ 第１のキ
ャパシタ、３１ 第３の入力整合回路、３２ 第３の出
力整合回路、３３ 第３のＦＥＴ、３４ 第３のインダ
クタ、３５ 第３の抵抗、３６ 第２のキャパシタ、３
７ 第３のキャパシタ、３８ 第４の入力整合回路、３
９ 第４の出力整合回路、４０ 第４のＦＥＴ、４１
第４のインダクタ、４２ 第５のＦＥＴ、４３ 第６の
ＦＥＴ、４４ 第４のキャパシタ、４５ 第５のインダ
クタ、４６ 第７のＦＥＴ、４７ 第１のアイソレー
タ、４８ 第２のアイソレータ、４９ 第７の９０゜ハ
イブリッド、５０ 第８の９０゜ハイブリッド、５１
第１の前段増幅器、５２ 第１の後段増幅器、５３ 第
２の前段増幅器、５４ 第１の段間増幅器、５５ 第２
の後段増幅器、５６ 第５の可変アッテネータ、５７
第３の前段増幅器、５８ 第６の可変アッテネータ、５
９ 第３の後段増幅器、６０ 第４の前段増幅器、６１
第７の可変アッテネータ、６２ 第２の段間増幅器、
６３ 第８の可変アッテネータ、６４ 第４の後段増幅
器、６５ 第９の可変アッテネータ、６６ 第５の前段
増幅器、６７ 第１０の可変アッテネータ、６８ 第５
の後段増幅器、６９ 第１の可変アッテネータ制御回
路、７０ 第１の検波器、７１ 第１のカップラー、７
２ 第６の前段増幅器、７３ 第１１の可変アッテネー
タ、７４ 第３の段間増幅器、７５ 第１２の可変アッ
テネータ、７６ 第６の後段増幅器、７７ 第２の可変
アッテネータ制御回路、７８ 第２の検波器、７９ 第
２のカップラー、８０ 第９の９０゜ハイブリッド、８
１ 第２の歪発生用増幅器、８２ 第１３の可変アッテ
ネータ、８３ 第２の線形増幅器、８４ 第１４の可変
アッテネータ、８５ 第１０の９０゜ハイブリッド、８
６ 第１１の９０゜ハイブリッド、８７ 第１２の９０
゜ハイブリッド、８８ 第１３の９０゜ハイブリッド、
８９ 第３の移相器、９０ 第４の移相器、９１ 第１
５の可変アッテネータ、９２ 第１６の可変アッテネー
タ、９３ 第１４の９０゜ハイブリッド、９４ 第２の
レベル調整用増幅器、９５ 第２のレベル調整用アッテ
ネータ、９６ 第１の多段増幅器、９７ 第２の多段増
幅器、９８ 第３の線形増幅器、９９ 第１７の可変ア
ッテネータ、１００ 第５の移相器、１０１ 歪増幅
器、１０２ 第１８の可変アッテネータ、１０３ 第６
の移相器、１０４ 第３のカップラー、１０５ 第４の
カップラー、１０６ 第５のカップラー、１０７ 第６
のカップラー、１０８ ゲート電極、１０９ ドレイン
電極、１１０ ソース電極、１１１ 半導体チップ、１
１２ ソース接地ボンディングワイヤ、１１３ ＦＥ
Ｔ、１１４ 負荷インピーダンスＺL、１１５ インピ
ーダンスＺSの受動素子、１１６ リアクタンス成分Ｌo
のコイル、１１７ キャパシタンスＣoのコンデンサ、
１１８ エミッタ接地トランジスタ、１１９ ベース端
子、１２０ 入力整合回路、１２１ 入力端子、１２２
バイアス回路、１２３ 高調波阻止コイル、１２４
バイアス供給端子、１２５ コレクタ端子、１２６ 出
力整合回路、１２７ 出力端子、１２８ 高調波阻止コ
イル、１２９ 電源供給端子、１３０ エミッタ端子、
１３１ 接地面、１３２ インダクタ、４００ 第４の
抵抗、５００ 第１のリニアライザ、５０１ 実施例１
の歪み補償回路、５０２ 実施例２の歪み補償回路、５
０３ 実施例３の歪み補償回路、５０４ 実施例４の歪
み補償回路、５０５ 実施例５の歪み補償回路、５０６
実施例７の歪み補償回路、５０７ 実施例８の歪み補
償回路、５０８ 実施例９の歪み補償回路、５０９ 実
施例１０の歪み補償回路、５１０ 実施例１１の低歪半
導体増幅器、５１１ 実施例１２の低歪半導体増幅器、
５１２ 実施例１３の低歪半導体増幅器、５１３ 実施
例１４の低歪半導体増幅器、５１４ 実施例１５の低歪
半導体増幅器、５１５ 実施例１６の低歪半導体増幅
器、６００ 実施例６の歪み補償回路。Reference Signs List 1 input terminal, 2 output terminal, 3 first distortion generating amplifier, 4 first linear amplifier, 5 first 90 ° hybrid, 6 second 90 ° hybrid, 7 third 90
{Hybrid, 8 Fourth 90} Hybrid, 9
Fifth 90 ° hybrid, 10 sixth 90 ° hybrid, 11 first phase shifter, 12 second phase shifter, 1
3 first variable attenuator, 14 second variable attenuator, 15 third variable attenuator, 16 fourth variable attenuator, 17 first level adjusting amplifier,
18 first level adjusting attenuator, 19 high power amplifier, 20 first input matching circuit, 21 first FE
T, 22 first output matching circuit, 23 first inductor, 24 first resistor, 25 second input matching circuit, 2
6 second output matching circuit, 27 second FET, 28
Second inductor, 29 second resistor, 30 first capacitor, 31 third input matching circuit, 32 third output matching circuit, 33 third FET, 34 third inductor, 35 third resistor , 36 second capacitor, 3
7 Third capacitor, 38 Fourth input matching circuit, 3
9 Fourth output matching circuit, 40 Fourth FET, 41
4th inductor, 42 5th FET, 43 6th FET, 44 4th capacitor, 45 5th inductor, 46 7th FET, 47 1st isolator, 48 2nd isolator, 49 7th 90's hybrid, 50 of the 8th 90's hybrid, 51
1st preamplifier, 52 1st postamplifier, 53 2nd preamplifier, 54 1st interstage amplifier, 55 2nd
Post-amplifier, 56 fifth variable attenuator, 57
Third preamplifier, 58 Sixth variable attenuator, 5
9 Third post-amplifier, 60 Fourth pre-amplifier, 61
A seventh variable attenuator, 62 a second interstage amplifier,
63 eighth variable attenuator, 64 fourth post-amplifier, 65 ninth variable attenuator, 66 fifth pre-amplifier, 67 tenth variable attenuator, 68 fifth variable attenuator
Post-amplifier, 69 first variable attenuator control circuit, 70 first detector, 71 first coupler, 7
2 sixth pre-amplifier, 73 eleventh variable attenuator, 74 third inter-stage amplifier, 75 twelfth variable attenuator, 76 sixth post-amplifier, 77 second variable attenuator control circuit, 78 second detection Vessel, 79 second coupler, 80 ninth 90 ° hybrid, 8
1 second distortion generating amplifier, 82 th thirteenth variable attenuator, 83 second linear amplifier, 84 th fourteenth variable attenuator, 85 tenth 90 ° hybrid, 8
6 Eleventh 90 ° Hybrid, 87 Twelfth 90
{Hybrid, 88 thirteenth 90} hybrid,
89 third phase shifter, 90 fourth phase shifter, 91 first
5 variable attenuator, 92 16th variable attenuator, 93 fourteenth 90 ° hybrid, 94 second level adjustment amplifier, 95 second level adjustment attenuator, 96 first multistage amplifier, 97 second multistage Amplifier, 98 third linear amplifier, 99 seventeenth variable attenuator, 100 fifth phase shifter, 101 distortion amplifier, 102 eighteenth variable attenuator, 103 sixth variable attenuator
Phase shifter, 104 third coupler, 105 fourth coupler, 106 fifth coupler, 107 sixth coupler
Coupler, 108 gate electrode, 109 drain electrode, 110 source electrode, 111 semiconductor chip, 1
12 Source ground bonding wire, 113 FE
T, 114 Load impedance ZL, 115 Passive element with impedance ZS, 116 Reactance component Lo
Coil, 117 capacitor of capacitance Co,
118 common emitter transistor, 119 base terminal, 120 input matching circuit, 121 input terminal, 122
Bias circuit, 123 Harmonic blocking coil, 124
Bias supply terminal, 125 collector terminal, 126 output matching circuit, 127 output terminal, 128 harmonic blocking coil, 129 power supply terminal, 130 emitter terminal,
131 ground plane, 132 inductor, 400 fourth resistor, 500 first linearizer, 501
502, the distortion compensation circuit of the second embodiment,
03 Distortion compensation circuit of the third embodiment, 504 Distortion compensation circuit of the fourth embodiment, 505 Distortion compensation circuit of the fifth embodiment, 506
507 The distortion compensation circuit of the eighth embodiment, 508 The distortion compensation circuit of the ninth embodiment, 509 The distortion compensation circuit of the tenth embodiment, 510 The low distortion semiconductor amplifier of the eleventh embodiment, and 511 of the twelfth embodiment. Low distortion semiconductor amplifier,
512 Low distortion semiconductor amplifier of the thirteenth embodiment, 513 Low distortion semiconductor amplifier of the fourteenth embodiment, 514 low distortion semiconductor amplifier of the fifteenth embodiment, 515 low distortion semiconductor amplifier of the sixteenth embodiment, 600 distortion correction circuit of the sixth embodiment.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 康之 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (72)発明者 三井 康郎 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平６−252668（ＪＰ，Ａ) 特開 昭57−33841（ＪＰ，Ａ) 実開 平５−65113（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/32 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Yasuyuki Ito 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation (72) Inventor Yasuo Mitsui 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric (56) References JP-A-6-252668 (JP, A) JP-A-57-33841 (JP, A) JP-A-5-65113 (JP, U) (58) Fields surveyed (Int. Cl. 7 , DB name) H03F 1/32
Claims (18)
れる歪み補償回路において、ゲート幅をＷｇ［ｍｍ］と
したときに、ソース、グランド間に１／Ｗｇ［ｎＨ］よ
りも大きな値をもつインダクタ、または、１／Ｗｇ［ｎ
Ｈ］よりも大きな値をもつインダクタおよび抵抗を直列
接続した回路を備えたことを特徴とする歪み補償回路。In a distortion compensating circuit using a common-source FET element, when a gate width is Wg [mm], a value between a source and a ground is larger than 1 / Wg [nH]. Inductor or 1 / Wg [n
H] and a circuit in which an inductor and a resistor having a value larger than H] are connected in series.
れる歪み補償回路において、ソース、ドレイン間にイン
ダクタとＤＣカットのキャパシタ、または、インダクタ
と抵抗とＤＣカットのキャパシタを直列接続した回路を
備えたことを特徴とする歪み補償回路。2. A distortion compensating circuit comprising a gate-grounded FET element, comprising a circuit in which an inductor and a DC cut capacitor or an inductor, a resistor and a DC cut capacitor are connected in series between a source and a drain. A distortion compensation circuit.
れる歪み補償回路において、ソース、ドレイン間にイン
ダクタとＤＣカットのキャパシタ、または、インダクタ
と抵抗とＤＣカットのキャパシタを直列接続した回路を
備え、ゲート、グランド間にＤＣカットのキャパシタを
備えたことを特徴とする歪み補償回路。3. A distortion compensating circuit using a gate-grounded FET element, comprising a circuit in which an inductor and a DC cut capacitor or an inductor, a resistor and a DC cut capacitor are connected in series between a source and a drain. A distortion compensation circuit comprising a DC cut capacitor between the gate and the ground.
れる歪み補償回路において、ゲート幅をＷｇ［ｍｍ］と
したときに、ソース、グランド間に１／Ｗｇ［ｎＨ］よ
りも大きな値をもつインダクタとゲートバイアスで使用
されるＦＥＴ素子とを直列接続した回路を備えたことを
特徴とする歪み補償回路。4. A distortion compensating circuit using a common-source FET element has a value larger than 1 / Wg [nH] between the source and the ground when the gate width is Wg [mm]. A distortion compensation circuit comprising a circuit in which an inductor and an FET element used for gate bias are connected in series.
み補償回路の出力側にソース接地のＦＥＴ素子を並列接
続し、ＤＣカットのキャパシタを直列接続し、ドレイ
ン、ソース間にインダクタが接続され、ゲードバイアス
で使用されるＦＥＴ素子を直列接続したことを特徴とす
る歪み補償回路。5. An output side of the distortion compensation circuit according to any one of claims 1 to 4, wherein a common source FET element is connected in parallel, a DC cut capacitor is connected in series, and a drain is connected. A distortion compensating circuit, wherein an inductor is connected between the sources, and FET elements used for gate bias are connected in series.
み補償回路の入力側に抵抗を直列接続したことを特徴と
する歪み補償回路。6. A distortion compensating circuit, wherein a resistor is connected in series to an input side of the distortion compensating circuit according to any one of claims 1 to 5.
み補償回路の入力側および出力側にアイソレータを設け
たことを特徴をする歪み補償回路。 7. A distortion compensating circuit, wherein an isolator is provided on an input side and an output side of the distortion compensating circuit according to claim 1.
み補償回路の２つを、上記歪み補償回路の入力側、出力
側に９０度ハイブリッドを用いてバランス型に並列接続
したことを特徴とする歪み補償回路。8. Two distortion <br/> seen compensation circuit according to any one of claims 1 to 6, the input side of the distortion compensation circuit, balanced with a 90 degree hybrid to the output side A distortion compensating circuit, which is connected in parallel to the circuit.
み補償回路を複数個、縦続接続したことを特徴とする歪
み補償回路。9. A distortion compensation circuit, comprising a plurality of distortion compensation circuits according to claim 1 connected in cascade.
素子のゲート幅をそれぞれ異ならしめて形成した複数個
の歪み補償回路を縦続接続したことを特徴とする歪み補
償回路。10. A FET distortion compensation circuit according to claim 1, wherein
A distortion compensating circuit characterized in that a plurality of distortion compensating circuits formed with different element gate widths are connected in cascade.
か1項に記載の歪み補償回路とし、後段増幅器をＦＥＴ
またはＢＪＴ増幅器の１段あるいは多段構成とし、これ
らを縦続接続して多段増幅器を構成し、前段増幅器のバ
イアス条件および入力側、出力側の整合条件を後段増幅
器の振幅歪、および、位相歪を補償するように設定した
ことを特徴とする低歪半導体増幅器。11. A preamplifier any of claims 1 to 10
Or the distortion compensation circuit according to item 1 and the post-stage amplifier is an FET
Alternatively, a single-stage or multi-stage configuration of a BJT amplifier is used, and these are cascaded to form a multi-stage amplifier. The bias condition of the front-stage amplifier and the matching conditions on the input side and the output side are compensated for the amplitude distortion and phase distortion of the rear-stage amplifier. A low-distortion semiconductor amplifier characterized in that it is set to perform
ＥＴまたはＢＪＴ増幅器の１段あるいは多段構成とし、
段間増幅器を請求項１〜１０のいずれか1項に記載の歪
み補償回路とし、後段増幅器をＦＥＴまたはＢＪＴ増幅
器の１段あるいは多段構成とし、これらを縦続接続して
多段増幅器を構成し、段間増幅器のバイアス条件および
入力側、出力側の整合条件を後段増幅器の振幅歪、およ
び、位相歪を補償するように設定したことを特徴とする
低歪半導体増幅器。12. A multi-stage amplifier, wherein a pre-amplifier is F
ET or BJT amplifier with one or multiple stages,
An interstage amplifier is a distortion compensation circuit according to any one of claims 1 to 10, and a post-stage amplifier is a single-stage or multi-stage configuration of an FET or a BJT amplifier, and these are cascaded to form a multi-stage amplifier. Wherein the bias condition of the interstage amplifier and the matching conditions on the input side and the output side are set so as to compensate for the amplitude distortion and phase distortion of the subsequent stage amplifier.
おいて、前段増幅器の入力側、または、前段増幅器と後
段増幅器の間、または前段増幅器の入力側および前段増
幅器と後段増幅器の間にレベル調整用のアッテネータを
挿入したことを特徴とする低歪半導体増幅器。13. A low distortion semiconductor amplifier according to claim 11, the input side of the preamplifier, or, for level adjustment between the between the pre-amplifier and post-stage amplifier or the input side of the preamplifier and, pre-amplifier and the rear stage amplifier A low-distortion semiconductor amplifier, characterized in that an attenuator is inserted.
おいて、前段増幅器と段間増幅器の間、または、前段増
幅器と後段増幅器の間、または前段増幅器と段間増幅器
の間および前段増幅器と後段増幅器の間にレベル調整用
のアッテネータを挿入したことを特徴とする低歪半導体
増幅器。14. A low distortion semiconductor amplifier according to claim 12 wherein, during the pre-amplifier and the interstage amplifier, or between pre-amplifier and post-stage amplifier or pre-amplifier and between the interstage amplifier and pre-amplifier and the rear stage amplifier, A low-distortion semiconductor amplifier characterized in that an attenuator for level adjustment is inserted between them.
載の低歪半導体増幅器において、出力側に出力レベルの
検波器を設け、その検波した出力レベルに基づいてレベ
ル調整用のアッテネータを調整する制御手段を設けたこ
とを特徴とする低歪半導体増幅器。15. The method according to claim 13 , wherein:
The low-distortion semiconductor amplifier according to any of the preceding claims, further comprising an output level detector provided on the output side, and control means for adjusting an attenuator for level adjustment based on the detected output level.
幅器において、歪補償を行う後段増幅器に、請求項１１
〜１５のいずれか1項に記載の低歪半導体増幅器を用い
ることを特徴とする低歪半導体増幅器。16. A pre-distortion type low distortion semiconductor amplifier, wherein a post-stage amplifier for performing distortion compensation is provided.
16. A low-distortion semiconductor amplifier using the low-distortion semiconductor amplifier according to any one of claims 15 to 15.
器において、歪補償を行う後段増幅器に、請求項１１〜
１５のいずれか1項に記載の低歪半導体増幅器を用いる
ことを特徴とする低歪半導体増幅器。17. A feed-forward type low distortion semiconductor amplifier, wherein a post-stage amplifier for performing distortion compensation is provided.
15. A low-distortion semiconductor amplifier, comprising using the low-distortion semiconductor amplifier according to any one of 15.
回路において、ソース電極にインダクタ成分を持たせた
ＦＥＴ素子について、基板厚を厚くし、ソース電極パタ
ーンの線幅を細くしてソース電極パターン面積を小さく
したＦＥＴ素子としたことを特徴とする歪み補償回路。 18. The distortion compensation according to claim 1 or claim 4.
In the circuit, the source electrode has an inductor component
For FET devices, increase the substrate thickness and
Line width of the source electrode to reduce the source electrode pattern area
A distortion compensating circuit, wherein the distortion compensating circuit is a FET device.
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Applications Claiming Priority (3)
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|---|---|---|---|
| JP7-4252 | 1995-01-13 | ||
| JP425295 | 1995-01-13 | ||
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1995
- 1995-08-10 JP JP20436795A patent/JP3355883B2/en not_active Expired - Fee Related
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