JP3354510B2 - 印字駆動集積回路 - Google Patents
印字駆動集積回路Info
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- JP3354510B2 JP3354510B2 JP32955298A JP32955298A JP3354510B2 JP 3354510 B2 JP3354510 B2 JP 3354510B2 JP 32955298 A JP32955298 A JP 32955298A JP 32955298 A JP32955298 A JP 32955298A JP 3354510 B2 JP3354510 B2 JP 3354510B2
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Description
【０００１】
【発明の属する技術分野】本発明は、印字濃淡を改善す
る印字駆動集積回路に関する。
る印字駆動集積回路に関する。
【０００２】
【従来の技術】図２は一般的な印字駆動集積回路の要部
を示す回路ブロック図である。
を示す回路ブロック図である。
【０００３】図２において、Ｐ型ＭＯＳトランジスタ
（１−１）〜（１−ｎ）は駆動トランジスタであり、ソ
ース（入力電極）は電源Ｖｄｄと接続され、ドレイン
（出力電極）は出力端子（２−１）〜（２−ｎ）を介し
てｎ個のＬＥＤ（図示せず）と接続される。Ｐ型ＭＯＳ
トランジスタ（１−１）〜（１−ｎ）はゲート（制御電
極）に印加される電圧に応じてｎ個のＬＥＤの何れかを
発光させるものである。インバータ（３−１）〜（３−
ｎ）はＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタの直列体から成り、インバータ（３−１）〜（３−
ｎ）を構成するＰ型ＭＯＳトランジスタのソースは電源
Ｖｄｄ’と共通接続され、インバータ（３−１）〜（３
−ｎ）を構成するＰ型ＭＯＳトランジスタ及びＮ型ＭＯ
Ｓトランジスタのドレイン接続点はＰ型ＭＯＳトランジ
スタ（１−１）〜（１−ｎ）のゲートと接続される。
（１−１）〜（１−ｎ）は駆動トランジスタであり、ソ
ース（入力電極）は電源Ｖｄｄと接続され、ドレイン
（出力電極）は出力端子（２−１）〜（２−ｎ）を介し
てｎ個のＬＥＤ（図示せず）と接続される。Ｐ型ＭＯＳ
トランジスタ（１−１）〜（１−ｎ）はゲート（制御電
極）に印加される電圧に応じてｎ個のＬＥＤの何れかを
発光させるものである。インバータ（３−１）〜（３−
ｎ）はＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタの直列体から成り、インバータ（３−１）〜（３−
ｎ）を構成するＰ型ＭＯＳトランジスタのソースは電源
Ｖｄｄ’と共通接続され、インバータ（３−１）〜（３
−ｎ）を構成するＰ型ＭＯＳトランジスタ及びＮ型ＭＯ
Ｓトランジスタのドレイン接続点はＰ型ＭＯＳトランジ
スタ（１−１）〜（１−ｎ）のゲートと接続される。
【０００４】Ｐ型ＭＯＳトランジスタ（４）、演算増幅
器（５）及び電流検出抵抗（６）は定電流回路を構成す
る。Ｐ型ＭＯＳトランジスタ（４）のゲートは演算増幅
器（５）の出力端子と接続され、ソースは電源Ｖｄｄと
接続され、ドレインは電流検出抵抗（６）を介して接地
される。演算増幅器（５）の−（反転入力）端子は基準
電圧Ｖｒｅｆが印加され、＋（非反転入力）端子は電流
検出抵抗（６）の非接地側と接続される。そして、定電
流回路の出力となる演算増幅器（５）の出力端子はイン
バータ（３−１）〜（３−ｎ）を構成するＮ型ＭＯＳト
ランジスタのソースと共通接続される。定電流回路は、
Ｐ型ＭＯＳトランジスタ（４）のオン状態に応じて変動
する電流検出抵抗（６）の両端電圧を検出し、演算増幅
器（５）の出力電圧を一定値に保持するものである。従
って、インバータ（３−１）〜（３−ｎ）を構成するＮ
型ＭＯＳトランジスタのソース電圧を一定値に保持で
き、換言すれば、インバータ（３−１）〜（３−ｎ）を
構成するＮ型ＭＯＳトランジスタがオンした時のＰ型Ｍ
ＯＳトランジスタ（１−１）〜（１−ｎ）のゲート電圧
を一定値とでき、これより、ｎ個のＬＥＤを定電流駆動
できることになる。
器（５）及び電流検出抵抗（６）は定電流回路を構成す
る。Ｐ型ＭＯＳトランジスタ（４）のゲートは演算増幅
器（５）の出力端子と接続され、ソースは電源Ｖｄｄと
接続され、ドレインは電流検出抵抗（６）を介して接地
される。演算増幅器（５）の−（反転入力）端子は基準
電圧Ｖｒｅｆが印加され、＋（非反転入力）端子は電流
検出抵抗（６）の非接地側と接続される。そして、定電
流回路の出力となる演算増幅器（５）の出力端子はイン
バータ（３−１）〜（３−ｎ）を構成するＮ型ＭＯＳト
ランジスタのソースと共通接続される。定電流回路は、
Ｐ型ＭＯＳトランジスタ（４）のオン状態に応じて変動
する電流検出抵抗（６）の両端電圧を検出し、演算増幅
器（５）の出力電圧を一定値に保持するものである。従
って、インバータ（３−１）〜（３−ｎ）を構成するＮ
型ＭＯＳトランジスタのソース電圧を一定値に保持で
き、換言すれば、インバータ（３−１）〜（３−ｎ）を
構成するＮ型ＭＯＳトランジスタがオンした時のＰ型Ｍ
ＯＳトランジスタ（１−１）〜（１−ｎ）のゲート電圧
を一定値とでき、これより、ｎ個のＬＥＤを定電流駆動
できることになる。
【０００５】シフトレジスタ（７）はｎビットで構成さ
れ、ｎ個のＬＥＤを点灯又は消灯させる為の印字データ
（例えば、論理値「１」が点灯を表し、論理値「０」が
消灯を表すものとする）を、シフトクロックＳＣＬＫに
同期して順次シフトするものである。ラッチ回路（８）
はシフトレジスタ（７）に対応してｎビットで構成さ
れ、シフトレジスタ（７）に保持されたｎビットデータ
を、シフトレジスタ（７）がｎ回のシフト動作を終了し
た時点で発生するラッチクロックＬＣＬＫに同期して一
括ラッチするものである。ＡＮＤゲート（９−１）〜
（９−ｎ）は、Ｐ型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）に１対１に対応し、一方の入力端子はＬＥＤ
を発光させるタイミングで論理値「１」となるストロー
ブ信号ＳＴＢが供給され、他方の入力端子はラッチ回路
（８）のｎビットの出力端子と接続される。
れ、ｎ個のＬＥＤを点灯又は消灯させる為の印字データ
（例えば、論理値「１」が点灯を表し、論理値「０」が
消灯を表すものとする）を、シフトクロックＳＣＬＫに
同期して順次シフトするものである。ラッチ回路（８）
はシフトレジスタ（７）に対応してｎビットで構成さ
れ、シフトレジスタ（７）に保持されたｎビットデータ
を、シフトレジスタ（７）がｎ回のシフト動作を終了し
た時点で発生するラッチクロックＬＣＬＫに同期して一
括ラッチするものである。ＡＮＤゲート（９−１）〜
（９−ｎ）は、Ｐ型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）に１対１に対応し、一方の入力端子はＬＥＤ
を発光させるタイミングで論理値「１」となるストロー
ブ信号ＳＴＢが供給され、他方の入力端子はラッチ回路
（８）のｎビットの出力端子と接続される。
【０００６】以上より、ストローブ信号ＳＴＢが論理値
「１」に設定されている期間は、印字データが論理値
「１」のところのＰ型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）と接続されたＬＥＤは点灯し、印字データが
論理値「０」のところのＰ型ＭＯＳトランジスタ（１−
１）〜（１−ｎ）と接続されたＬＥＤは消灯する。そし
て、選択されたＬＥＤの点灯に伴いドット印字が実行さ
れ、この結果、使用者の意図するキャラクタ表示、グラ
フィック表示等が得られる。
「１」に設定されている期間は、印字データが論理値
「１」のところのＰ型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）と接続されたＬＥＤは点灯し、印字データが
論理値「０」のところのＰ型ＭＯＳトランジスタ（１−
１）〜（１−ｎ）と接続されたＬＥＤは消灯する。そし
て、選択されたＬＥＤの点灯に伴いドット印字が実行さ
れ、この結果、使用者の意図するキャラクタ表示、グラ
フィック表示等が得られる。
【０００７】
【発明が解決しようとする課題】図３は図２の要部を示
す図である。尚、図２と同一素子には同一番号を記す。
図３において、メタル配線（１１）は図２の電源Ｖｄｄ
の伝達ライン（１０）として機能する金属配線である。
メタル配線（１１）には複数の電源パッド（１２）が所
定間隔で配置され、電源パッド（１２）には金属ワイヤ
（図示せず）を介して外部から電源Ｖｄｄが印加され
る。
す図である。尚、図２と同一素子には同一番号を記す。
図３において、メタル配線（１１）は図２の電源Ｖｄｄ
の伝達ライン（１０）として機能する金属配線である。
メタル配線（１１）には複数の電源パッド（１２）が所
定間隔で配置され、電源パッド（１２）には金属ワイヤ
（図示せず）を介して外部から電源Ｖｄｄが印加され
る。
【０００８】図４は図３の要部を示す第１のパターン図
である。
である。
【０００９】図４において、Ｐ型ＭＯＳトランジスタ
（１−１）〜（１−ｎ）は、ゲートＧ、ソースＳ、ドレ
インＤから成る。ソースＳは一層のメタル配線（１１）
と結合されて電源Ｖｄｄが印加され、ドレインＤはメタ
ル配線（１３−１）〜（１３−ｎ）と結合され、メタル
配線（１３−１）〜（１３−ｎ）の先端は出力パッドと
して出力端子（２−１）〜（２−ｎ）と結合される。電
源Ｖｄｄは、電源パッド（１２）からメタル配線（１
１）を通ってＰ型ＭＯＳトランジスタ（１−１）〜（１
−ｎ）の各ソースに印加される。即ち、Ｐ型ＭＯＳトラ
ンジスタ（１−１）〜（１−ｎ）が電源パッド（１２）
に近い位置に配置されている場合は、電源Ｖｄｄと当該
Ｐ型ＭＯＳトランジスタとの間に介在するメタル配線
（１１）部分のインピーダンスは小さくて済むが、Ｐ型
ＭＯＳトランジスタ（１−１）〜（１−ｎ）が電源パッ
ド（１２）から遠い位置に配置されている場合は、電源
Ｖｄｄと当該Ｐ型ＭＯＳトランジスタとの間に介在する
メタル配線（１１）部分のインピーダンスは大きくなっ
てしまう。従って、Ｐ型ＭＯＳトランジスタ（１−１）
〜（１−ｎ）のドレイン電圧がばらつき、印字濃度に濃
淡が生じてしまう問題があった。
（１−１）〜（１−ｎ）は、ゲートＧ、ソースＳ、ドレ
インＤから成る。ソースＳは一層のメタル配線（１１）
と結合されて電源Ｖｄｄが印加され、ドレインＤはメタ
ル配線（１３−１）〜（１３−ｎ）と結合され、メタル
配線（１３−１）〜（１３−ｎ）の先端は出力パッドと
して出力端子（２−１）〜（２−ｎ）と結合される。電
源Ｖｄｄは、電源パッド（１２）からメタル配線（１
１）を通ってＰ型ＭＯＳトランジスタ（１−１）〜（１
−ｎ）の各ソースに印加される。即ち、Ｐ型ＭＯＳトラ
ンジスタ（１−１）〜（１−ｎ）が電源パッド（１２）
に近い位置に配置されている場合は、電源Ｖｄｄと当該
Ｐ型ＭＯＳトランジスタとの間に介在するメタル配線
（１１）部分のインピーダンスは小さくて済むが、Ｐ型
ＭＯＳトランジスタ（１−１）〜（１−ｎ）が電源パッ
ド（１２）から遠い位置に配置されている場合は、電源
Ｖｄｄと当該Ｐ型ＭＯＳトランジスタとの間に介在する
メタル配線（１１）部分のインピーダンスは大きくなっ
てしまう。従って、Ｐ型ＭＯＳトランジスタ（１−１）
〜（１−ｎ）のドレイン電圧がばらつき、印字濃度に濃
淡が生じてしまう問題があった。
【００１０】図５は図３の要部を示す第２のパターン図
である。
である。
【００１１】図５において、第１メタル配線（１１）及
び第２メタル配線（１４）は二層配線構造となってい
る。詳しくは、第２メタル配線（１４）のａ幅部分は絶
縁膜（図示せず）を介して第１メタル配線（１１）上部
に積層され、第２メタル配線（１４）のａ幅部分の両端
部は第１メタル配線（１１）と電気結合される。第２メ
タル配線（１４）のｂ幅部分はａ幅部分の長手方向の一
辺からＰ型ＭＯＳトランジスタ（１−１）〜（１−ｎ）
上部に延長され、Ｐ型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）のソースと電気結合される。これより、第１
及び第２メタル配線（１１）（１４）を電気結合した
為、メタル配線の幅が広がる。即ち、電源ＶｄｄとＰ型
ＭＯＳトランジスタ（１−１）〜（１−ｎ）との間に介
在するメタル配線のインピーダンスは図４の場合より全
体的に小さくなり、印字濃淡の低減に効果がある、とこ
ろで、メタル配線は、その素子特性に起因して幅方向に
対して圧縮力（白抜き矢印）が作用する。即ち、第２メ
タル配線（１４）に作用する圧縮力は絶縁膜を介した第
１メタル配線（１１）、Ｐ型ＭＯＳトランジスタ（１−
１）〜（１−ｎ）に影響を与え、印字駆動集積回路が本
来の特性を発揮できなくなる問題がある。そこで、第２
メタル配線（１４）に対し或る規則性を持って配置され
た複数の孔部（１５）を設け、第２メタル配線（１４）
だけで圧縮力を吸収し、周辺素子に対する影響を遮断し
ている。しかし、複数の孔部（１５）は、圧縮力を吸収
する代償として第２メタル配線（１４）の電流路を制限
してしまう。即ち、Ｐ型ＭＯＳトランジスタ（１−１）
〜（１−ｎ）と第２メタル配線（１４）との間における
個々のインピーダンスのばらつきが大きくなり、印字濃
淡の問題を再び引き起こす問題があった。
び第２メタル配線（１４）は二層配線構造となってい
る。詳しくは、第２メタル配線（１４）のａ幅部分は絶
縁膜（図示せず）を介して第１メタル配線（１１）上部
に積層され、第２メタル配線（１４）のａ幅部分の両端
部は第１メタル配線（１１）と電気結合される。第２メ
タル配線（１４）のｂ幅部分はａ幅部分の長手方向の一
辺からＰ型ＭＯＳトランジスタ（１−１）〜（１−ｎ）
上部に延長され、Ｐ型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）のソースと電気結合される。これより、第１
及び第２メタル配線（１１）（１４）を電気結合した
為、メタル配線の幅が広がる。即ち、電源ＶｄｄとＰ型
ＭＯＳトランジスタ（１−１）〜（１−ｎ）との間に介
在するメタル配線のインピーダンスは図４の場合より全
体的に小さくなり、印字濃淡の低減に効果がある、とこ
ろで、メタル配線は、その素子特性に起因して幅方向に
対して圧縮力（白抜き矢印）が作用する。即ち、第２メ
タル配線（１４）に作用する圧縮力は絶縁膜を介した第
１メタル配線（１１）、Ｐ型ＭＯＳトランジスタ（１−
１）〜（１−ｎ）に影響を与え、印字駆動集積回路が本
来の特性を発揮できなくなる問題がある。そこで、第２
メタル配線（１４）に対し或る規則性を持って配置され
た複数の孔部（１５）を設け、第２メタル配線（１４）
だけで圧縮力を吸収し、周辺素子に対する影響を遮断し
ている。しかし、複数の孔部（１５）は、圧縮力を吸収
する代償として第２メタル配線（１４）の電流路を制限
してしまう。即ち、Ｐ型ＭＯＳトランジスタ（１−１）
〜（１−ｎ）と第２メタル配線（１４）との間における
個々のインピーダンスのばらつきが大きくなり、印字濃
淡の問題を再び引き起こす問題があった。
【００１２】本発明は、印字濃淡を極力低減できる印字
駆動集積回路を提供することを目的とする。
駆動集積回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、電源電圧が印加さ
れる多層メタル配線と、前記多層メタル配線の長手方向
に平行配置された印字を行う為の複数の駆動トランジス
タと、を単一チップ上に集積化する印字駆動集積回路に
おいて、前記多層メタル配線を構成する上層メタル配線
の長手方向の一辺に対し、前記複数の駆動トランジスタ
の入力電極領域上に延長された複数の突出部を設けたこ
とを特徴とする。
解決する為に創作されたものであり、電源電圧が印加さ
れる多層メタル配線と、前記多層メタル配線の長手方向
に平行配置された印字を行う為の複数の駆動トランジス
タと、を単一チップ上に集積化する印字駆動集積回路に
おいて、前記多層メタル配線を構成する上層メタル配線
の長手方向の一辺に対し、前記複数の駆動トランジスタ
の入力電極領域上に延長された複数の突出部を設けたこ
とを特徴とする。
【００１４】上記特徴に加え、前記複数の駆動トランジ
スタはＭＯＳトランジスタであることを特徴とする。
スタはＭＯＳトランジスタであることを特徴とする。
【００１５】上記特徴に加え、前記複数の突出部は前記
駆動トランジスタの制御電極領域を構成するゲートの幅
方向に延長されることを特徴とする。
駆動トランジスタの制御電極領域を構成するゲートの幅
方向に延長されることを特徴とする。
【００１６】上記特徴に加え、前記複数の突出部は、前
記複数の駆動トランジスタの入力電極領域上の一部又は
全部に延長されることを特徴とする。
記複数の駆動トランジスタの入力電極領域上の一部又は
全部に延長されることを特徴とする。
【００１７】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１８】図１は本発明の印字駆動集積回路を示すパ
ターン図である。
ターン図である。
【００１９】図１において、Ｐ型ＭＯＳトランジスタ
（１−１）〜（１−ｎ）はＬＥＤ等の発光素子を発光さ
せる為の駆動トランジスタであり、横方向に並列配置さ
れる。メタル配線（１３−１）〜（１３−ｎ）はＰ型Ｍ
ＯＳトランジスタ（１−１）〜（１−ｎ）のドレイン領
域Ｄと電気結合され、一端は出力パッドとして図２の出
力端子（２−１）〜（２−ｎ）と結合される。第１メタ
ル配線（１１）及び第２メタル配線（１６）は二層配線
構造であり、Ｐ型ＭＯＳトランジスタ（１−１）〜（１
−ｎ）に対して平行配置される。即ち、第２メタル配線
（１６）は絶縁膜（図示せず）を介して第１メタル配線
（１１）上に積層され、第１メタル配線（１１）及び第
２メタル配線（１６）の両端は電気結合される。また、
第２メタル配線（１６）は圧縮力をそれ自体で吸収する
為の孔部（１５）を有し、孔部（１５）は第２メタル配
線（１６）に対し所定の規則性を持って配置される。
（１−１）〜（１−ｎ）はＬＥＤ等の発光素子を発光さ
せる為の駆動トランジスタであり、横方向に並列配置さ
れる。メタル配線（１３−１）〜（１３−ｎ）はＰ型Ｍ
ＯＳトランジスタ（１−１）〜（１−ｎ）のドレイン領
域Ｄと電気結合され、一端は出力パッドとして図２の出
力端子（２−１）〜（２−ｎ）と結合される。第１メタ
ル配線（１１）及び第２メタル配線（１６）は二層配線
構造であり、Ｐ型ＭＯＳトランジスタ（１−１）〜（１
−ｎ）に対して平行配置される。即ち、第２メタル配線
（１６）は絶縁膜（図示せず）を介して第１メタル配線
（１１）上に積層され、第１メタル配線（１１）及び第
２メタル配線（１６）の両端は電気結合される。また、
第２メタル配線（１６）は圧縮力をそれ自体で吸収する
為の孔部（１５）を有し、孔部（１５）は第２メタル配
線（１６）に対し所定の規則性を持って配置される。
【００２０】また、第２メタル配線（１６）は、Ｐ型Ｍ
ＯＳトランジスタ（１−１）〜（１−ｎ）に１対１に対
応する突出部（１７−１）〜（１７−ｎ）を有する。突
出部（１７−１）〜（１７−ｎ）は、第２メタル配線
（１６）の長手方向上側の一辺からＰ型ＭＯＳトランジ
スタ（１−１）〜（１−ｎ）のソース領域Ｓ上に延長さ
れ、ソース領域Ｓと電気結合される。この際、突出部
（１７−１）〜（１７−ｎ）は、Ｐ型ＭＯＳトランジス
タ（１−１）〜（１−ｎ）を構成するゲート領域Ｇの幅
方向に対し平行して延長される為、Ｐ型ＭＯＳトランジ
スタ（１−１）〜（１−ｎ）のソース領域Ｓと突出部
（１７−１）〜（１７−ｎ）との結合面積を大きく取る
ことができる。
ＯＳトランジスタ（１−１）〜（１−ｎ）に１対１に対
応する突出部（１７−１）〜（１７−ｎ）を有する。突
出部（１７−１）〜（１７−ｎ）は、第２メタル配線
（１６）の長手方向上側の一辺からＰ型ＭＯＳトランジ
スタ（１−１）〜（１−ｎ）のソース領域Ｓ上に延長さ
れ、ソース領域Ｓと電気結合される。この際、突出部
（１７−１）〜（１７−ｎ）は、Ｐ型ＭＯＳトランジス
タ（１−１）〜（１−ｎ）を構成するゲート領域Ｇの幅
方向に対し平行して延長される為、Ｐ型ＭＯＳトランジ
スタ（１−１）〜（１−ｎ）のソース領域Ｓと突出部
（１７−１）〜（１７−ｎ）との結合面積を大きく取る
ことができる。
【００２１】以上より、Ｐ型ＭＯＳトランジスタ（１−
１）〜（１−ｎ）のソース領域Ｓは、第２メタル配線
（１６）に設けた孔部（１５）による電流経路の制約を
抑えた状態で突出部（１７−１）〜（１７−ｎ）から電
源Ｖｄｄが直接印加される為、突出部（１７−１）〜
（１７−ｎ）との結合面積の大きさを考慮すると、Ｐ型
ＭＯＳトランジスタ（１−１）〜（１−ｎ）に対する第
２メタル配線（１６）のインピーダンスのばらつきを小
さくできる。従って、印字むらを低減できる。
１）〜（１−ｎ）のソース領域Ｓは、第２メタル配線
（１６）に設けた孔部（１５）による電流経路の制約を
抑えた状態で突出部（１７−１）〜（１７−ｎ）から電
源Ｖｄｄが直接印加される為、突出部（１７−１）〜
（１７−ｎ）との結合面積の大きさを考慮すると、Ｐ型
ＭＯＳトランジスタ（１−１）〜（１−ｎ）に対する第
２メタル配線（１６）のインピーダンスのばらつきを小
さくできる。従って、印字むらを低減できる。
【００２２】
【発明の効果】本発明によれば、並列配置された複数の
駆動トランジスタのソース領域Ｓは、複数の駆動トラン
ジスタと平行状態にある上層メタル配線の孔部による電
流経路の制約を抑えた状態で複数の突出部から電源が直
接印加される為、突出部との結合面積の大きさを考慮す
ると、複数の駆動トランジスタに対する上層メタル配線
のインピーダンスのばらつきを小さくできる。従って、
印字むらを低減できる利点を有する。
駆動トランジスタのソース領域Ｓは、複数の駆動トラン
ジスタと平行状態にある上層メタル配線の孔部による電
流経路の制約を抑えた状態で複数の突出部から電源が直
接印加される為、突出部との結合面積の大きさを考慮す
ると、複数の駆動トランジスタに対する上層メタル配線
のインピーダンスのばらつきを小さくできる。従って、
印字むらを低減できる利点を有する。
【図１】本発明の印字駆動集積回路を示すパターン図で
ある。
ある。
【図２】一般的な印字駆動集積回路を示す回路ブロック
図である。
図である。
【図３】図２の要部を示す図である。
【図４】図３の要部を示す第１パターン図である。
【図５】図３の要部を示す第２パターン図である。
【符号の説明】 （１−１）〜（１−ｎ） Ｐ型ＭＯＳトランジスタ （１１） 第１メタル配線 （１３−１）〜（１３−ｎ） メタル配線 （１６） 第２メタル配線 （１７−１）〜（１７−ｎ） 突出部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−297765（ＪＰ，Ａ) 特開 平11−157117（ＪＰ，Ａ) 特開2000−153633（ＪＰ，Ａ) 特開 平３−200332（ＪＰ，Ａ) 実開 昭62−83640（ＪＰ，Ｕ) 実開 平１−140835（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) B41J 2/44 B41J 2/45 B41J 2/455 H01L 27/088 H01L 21/8234 H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 33/00
Claims (4)
- 【請求項１】 電源電圧が印加される多層メタル配線
と、前記多層メタル配線の長手方向に平行配置された印
字を行う為の複数の駆動トランジスタと、を単一チップ
上に集積化する印字駆動集積回路において、 前記多層メタル配線を構成する上層メタル配線の長手方
向の一辺に対し、前記複数の駆動トランジスタの入力電
極領域上に延長された複数の突出部を設けたことを特徴
とする印字駆動集積回路。 - 【請求項２】 前記複数の駆動トランジスタはＭＯＳト
ランジスタであることを特徴とする請求項１記載の印字
駆動集積回路。 - 【請求項３】 前記複数の突出部は前記駆動トランジス
タの制御電極領域を構成するゲートの幅方向に延長され
ることを特徴とする請求項２記載の印字駆動集積回路。 - 【請求項４】 前記複数の突出部は、前記複数の駆動ト
ランジスタの入力電極領域上の一部又は全部に延長され
ることを特徴とする請求項１記載の印字駆動集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32955298A JP3354510B2 (ja) | 1998-11-19 | 1998-11-19 | 印字駆動集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32955298A JP3354510B2 (ja) | 1998-11-19 | 1998-11-19 | 印字駆動集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156418A JP2000156418A (ja) | 2000-06-06 |
| JP3354510B2 true JP3354510B2 (ja) | 2002-12-09 |
Family
ID=18222642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32955298A Expired - Lifetime JP3354510B2 (ja) | 1998-11-19 | 1998-11-19 | 印字駆動集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3354510B2 (ja) |
-
1998
- 1998-11-19 JP JP32955298A patent/JP3354510B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000156418A (ja) | 2000-06-06 |
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