JP3352160B2 - 固体サプレッサ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
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- H01L2924/1015—Shape
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Description
【０００１】
【産業上の利用分野】本発明は、それに限定するもので
はないが、特に低温で過渡現象を抑制するための固体サ
プレッサに関するものである。
はないが、特に低温で過渡現象を抑制するための固体サ
プレッサに関するものである。
【０００２】
【従来の技術】例えば、電気通信機器等のあらゆる種類
の装置を保護するために過渡サプレッサ（トランジェン
トサプレッサまたはサージサプレッサ）が用いられるこ
とが知られている。サプレッサはサイリスタ構造をベー
スとし、装置からの高電圧を抑制することができ、従っ
て任意のサージ電流を迂回させることができる。
の装置を保護するために過渡サプレッサ（トランジェン
トサプレッサまたはサージサプレッサ）が用いられるこ
とが知られている。サプレッサはサイリスタ構造をベー
スとし、装置からの高電圧を抑制することができ、従っ
て任意のサージ電流を迂回させることができる。
【０００３】以下の説明はＮ形材料から出発して作製さ
れるサイリスタ構造について述べている。Ｐ形材料から
出発するこれと相補的な構造についても同様である。”
Ｎ”と”Ｐ”とを入れ換えれば同様な説明が適用でき
る。更に当該分野で知られたように、記号Ｎ- は一般的
に低濃度にドープされたＮ形材料を意味し、また記号Ｎ
+ は一般的に高濃度にドープされた材料を意味する。
れるサイリスタ構造について述べている。Ｐ形材料から
出発するこれと相補的な構造についても同様である。”
Ｎ”と”Ｐ”とを入れ換えれば同様な説明が適用でき
る。更に当該分野で知られたように、記号Ｎ- は一般的
に低濃度にドープされたＮ形材料を意味し、また記号Ｎ
+ は一般的に高濃度にドープされた材料を意味する。
【０００４】図１はサイリスタの形の典型的な従来技術
の双方向性の過渡サプレッサを示す。これらのデバイス
は、２．５４×２．５４ミリメートル（１００ミル×１
００ミル）の寸法を有し、単一のシリコンスライス上に
デバイスを行列の形に配置したアレイとして作製され
る。スライスの寸法が上述のようなものであるので、こ
のシリコンの厚さは、デバイスを支持できるように、そ
して製造工程を通して十分な耐性を与えるように約２５
４ミクロン（１０ミル）である必要がある。
の双方向性の過渡サプレッサを示す。これらのデバイス
は、２．５４×２．５４ミリメートル（１００ミル×１
００ミル）の寸法を有し、単一のシリコンスライス上に
デバイスを行列の形に配置したアレイとして作製され
る。スライスの寸法が上述のようなものであるので、こ
のシリコンの厚さは、デバイスを支持できるように、そ
して製造工程を通して十分な耐性を与えるように約２５
４ミクロン（１０ミル）である必要がある。
【０００５】このサイリスタの降伏電圧は構造とＰ形お
よびＮ- 形のベース領域の伝導度レベルとによって決定
される。Ｎ- 形ベース領域の伝導度が通常、降伏電圧に
対して最も重大な影響を及ぼす。この領域はスライス母
材料から構成されるため、製造業者のなかには降伏電圧
を設定するように母材料の伝導度を選ぶ者もいる。別の
場合、スライス伝導度を要求されるものよりも高い降伏
電圧を与えるように選ぶことが行われる。降伏電圧は次
に、Ｐ形ベース層に隣接するＮ- 形ベース領域中へより
高いＮ形伝導度の領域を選択的に拡散させることによっ
て望みのレベルに低下させられる。降伏電圧の設定のた
めのＮ形拡散法について詳細な説明を行うが、それによ
って実現される特性改善は他の電圧設定法に対しても同
様に当てはまる。
よびＮ- 形のベース領域の伝導度レベルとによって決定
される。Ｎ- 形ベース領域の伝導度が通常、降伏電圧に
対して最も重大な影響を及ぼす。この領域はスライス母
材料から構成されるため、製造業者のなかには降伏電圧
を設定するように母材料の伝導度を選ぶ者もいる。別の
場合、スライス伝導度を要求されるものよりも高い降伏
電圧を与えるように選ぶことが行われる。降伏電圧は次
に、Ｐ形ベース層に隣接するＮ- 形ベース領域中へより
高いＮ形伝導度の領域を選択的に拡散させることによっ
て望みのレベルに低下させられる。降伏電圧の設定のた
めのＮ形拡散法について詳細な説明を行うが、それによ
って実現される特性改善は他の電圧設定法に対しても同
様に当てはまる。
【０００６】設計上の観点から、サイリスタの各半分に
対してそのサプレッサの降伏電圧を設定するためにＮ-
拡散領域が用いられる。典型的な降伏電圧は１８ないし
３５０ボルトの範囲になろう。従って、この電圧および
逆バイアスされた空乏層を支えるためのＮ- 拡散領域の
厚さはほんの３８ミクロン（１．５ミル）程度でよい。
更に、パッシベーションの要求に応えるために、Ｐ形接
合の深さはほんの２５−５１ミクロン（１−２ミル）で
あればよい。従って理想的には、このデバイスは約１２
７ミクロン（５ミル）の厚さを有するスライス上に形成
されるべきである。明らかに、これは実用的ではない。
というのは、この厚さのスライスでは製造工程を通して
機械的強度に不足を来すからである。そのため、サイリ
スタデバイスの製造のためにより厚いスライスを使用す
ることになり、そのことはＮ- 領域が一般的に不必要に
厚いということを意味する。Ｎ- 領域として必要以上の
厚さを用いることは、最小のＮ- 領域厚さを有するサイ
リスタ構造と比べて、スイッチング速度が遅くなり、オ
ン状態電圧が増大するという短所をもたらす。これらの
短所はサージ状態での電力消費を増大させ、最大サージ
定格を低下させることにつながる。更に、厚いＮ- 領域
は、エミッタから注入されるキャリアによってこの領域
が伝導度変調されるまでは高い抵抗体となる。このこと
は完全な保護状態が確立される以前にデバイス両端間に
高い過渡的電圧が生ずることにつながる。そのような過
渡現象は保護されるべき回路に対して損傷を与える。
対してそのサプレッサの降伏電圧を設定するためにＮ-
拡散領域が用いられる。典型的な降伏電圧は１８ないし
３５０ボルトの範囲になろう。従って、この電圧および
逆バイアスされた空乏層を支えるためのＮ- 拡散領域の
厚さはほんの３８ミクロン（１．５ミル）程度でよい。
更に、パッシベーションの要求に応えるために、Ｐ形接
合の深さはほんの２５−５１ミクロン（１−２ミル）で
あればよい。従って理想的には、このデバイスは約１２
７ミクロン（５ミル）の厚さを有するスライス上に形成
されるべきである。明らかに、これは実用的ではない。
というのは、この厚さのスライスでは製造工程を通して
機械的強度に不足を来すからである。そのため、サイリ
スタデバイスの製造のためにより厚いスライスを使用す
ることになり、そのことはＮ- 領域が一般的に不必要に
厚いということを意味する。Ｎ- 領域として必要以上の
厚さを用いることは、最小のＮ- 領域厚さを有するサイ
リスタ構造と比べて、スイッチング速度が遅くなり、オ
ン状態電圧が増大するという短所をもたらす。これらの
短所はサージ状態での電力消費を増大させ、最大サージ
定格を低下させることにつながる。更に、厚いＮ- 領域
は、エミッタから注入されるキャリアによってこの領域
が伝導度変調されるまでは高い抵抗体となる。このこと
は完全な保護状態が確立される以前にデバイス両端間に
高い過渡的電圧が生ずることにつながる。そのような過
渡現象は保護されるべき回路に対して損傷を与える。
【０００７】上述のシステムの欠点を克服するために、
アノードに対して厚いＰ+ 基板を用い、Ｎ- 層をエピタ
キシャル成長させる方法が提案された。しかし、この構
造は一方向のみの導通を与えるため、両極性の過渡保護
を必要とする場合には２つの別々の構造が必要となる。
これはコスト的にも便宜上も望ましくない。
アノードに対して厚いＰ+ 基板を用い、Ｎ- 層をエピタ
キシャル成長させる方法が提案された。しかし、この構
造は一方向のみの導通を与えるため、両極性の過渡保護
を必要とする場合には２つの別々の構造が必要となる。
これはコスト的にも便宜上も望ましくない。
【０００８】
【発明の概要】本発明の１つの目的は、進歩した動作特
性とスイッチング速度とを有し、特に低温での応用に適
したサプレッサ構造を提供することである。
性とスイッチング速度とを有し、特に低温での応用に適
したサプレッサ構造を提供することである。
【０００９】本発明の１つの態様に従えば、第１の伝導
形の基板材料を有し、その基板の少なくとも一部が、デ
バイス製造工程の間に第２の伝導形の材料で置換される
ようになったサイリスタデバイスが得られる。
形の基板材料を有し、その基板の少なくとも一部が、デ
バイス製造工程の間に第２の伝導形の材料で置換される
ようになったサイリスタデバイスが得られる。
【００１０】こうすれば、Ｎ- 基板層をキャリアを流す
目的のために等価的に比較的薄くでき、しかも製造目的
のために要求される厚さを確保できるという利点も得ら
れる。
目的のために等価的に比較的薄くでき、しかも製造目的
のために要求される厚さを確保できるという利点も得ら
れる。
【００１１】そのようなサイリスタは、例えば電気通信
用に用いられる型の過渡サプレッサに採用されよう。
用に用いられる型の過渡サプレッサに採用されよう。
【００１２】本発明の第２の態様に従えば、サイリスタ
デバイスを製造する方法であって：第１の伝導形の材料
の、２つの端面を備えた上面および下面を有する基板を
用意すること、前記上面または前記下面上において、前
記基板中に置換領域を形成すること、前記置換領域に対
向する面上において、前記基板中に第１の伝導形の前記
材料の第１の拡散領域を形成すること、前記基板の前記
上面および前記下面上において、第２の伝導形材料の第
２および第３の拡散領域を形成すること、前記第２およ
び第３の拡散領域の１つの中で、前記第３の拡散領域と
同じ側の表面上に、第１の伝導形の第４の拡散領域を形
成すること、の工程を含む方法が得られる。
デバイスを製造する方法であって：第１の伝導形の材料
の、２つの端面を備えた上面および下面を有する基板を
用意すること、前記上面または前記下面上において、前
記基板中に置換領域を形成すること、前記置換領域に対
向する面上において、前記基板中に第１の伝導形の前記
材料の第１の拡散領域を形成すること、前記基板の前記
上面および前記下面上において、第２の伝導形材料の第
２および第３の拡散領域を形成すること、前記第２およ
び第３の拡散領域の１つの中で、前記第３の拡散領域と
同じ側の表面上に、第１の伝導形の第４の拡散領域を形
成すること、の工程を含む方法が得られる。
【００１３】本発明の更に別の態様に従えば、上述のサ
イリスタデバイスを製造する方法であって、前記基板の
端上の第２の伝導形の前記材料の第５の拡散領域が分離
拡散エリアを提供するものとして用いられ、それによっ
てすべてのパッシベーションされた接合がデバイスの上
面上にあることが保証される方法が得られる。
イリスタデバイスを製造する方法であって、前記基板の
端上の第２の伝導形の前記材料の第５の拡散領域が分離
拡散エリアを提供するものとして用いられ、それによっ
てすべてのパッシベーションされた接合がデバイスの上
面上にあることが保証される方法が得られる。
【００１４】一例として添付の図面を参照しながら説明
する。
する。
【００１５】
【実施例】図１を参照すると、双方向性過渡サプレッサ
が一般的に１０で示されている。この従来技術によるサ
イリスタ構造（図１）は過渡サプレッサを構成するサイ
リスタデバイスの基本構造をなしている。
が一般的に１０で示されている。この従来技術によるサ
イリスタ構造（図１）は過渡サプレッサを構成するサイ
リスタデバイスの基本構造をなしている。
【００１６】このデバイスは、本発明に従えば、図２な
いし図１０に示されたように、次のようにして作製され
る。
いし図１０に示されたように、次のようにして作製され
る。
【００１７】Ｎ- 形（第１の伝導形）シリコンスライス
が一般的に１２で示されている（図２参照）。このスラ
イスは製造工程の開始時点では十分な構造的強度を与え
るように典型的には２５４ミクロン（１０ミル）の厚さ
である。このスライスは通常のやり方で酸化され、酸化
物層１４が形成される（図３参照）。
が一般的に１２で示されている（図２参照）。このスラ
イスは製造工程の開始時点では十分な構造的強度を与え
るように典型的には２５４ミクロン（１０ミル）の厚さ
である。このスライスは通常のやり方で酸化され、酸化
物層１４が形成される（図３参照）。
【００１８】図４を参照すると、この酸化物層に対して
フォトレジスト層１６が取り付けられる。このフォトレ
ジストの上にフォトマスク（図示されていない）が配置
され、ＵＶ光に露光される。光がマスクを通過する場所
ではフォトレジストが不溶となる。マスクの可溶部分
（ＵＶ光に露光されなかった部分）は、次に溶解されて
図４の構造が残される。フォトレジストによって保護さ
れていないエリア１８、１８’中の酸化物は当分野では
既知の適当な材料、例えばフッ化アンモニウムの飽和水
溶液を用いて除去される。露出したフォトレジストは次
に除去されて、図５に示された構造が得られる。次に、
２０、２０’で示されたようにホウ素がスライス１２の
表面に取り付けられる。このホウ素は拡散工程によって
シリコン中へ駆動され、２つの深いアノード２２、２
２’が基板中に形成され、それによって等価的なＮ- 厚
が基板のこの位置まで削減される。酸化物層はこの拡散
工程中に再び成長し、エリア１８、１８’は酸化物によ
って再び覆われる（図６参照）。
フォトレジスト層１６が取り付けられる。このフォトレ
ジストの上にフォトマスク（図示されていない）が配置
され、ＵＶ光に露光される。光がマスクを通過する場所
ではフォトレジストが不溶となる。マスクの可溶部分
（ＵＶ光に露光されなかった部分）は、次に溶解されて
図４の構造が残される。フォトレジストによって保護さ
れていないエリア１８、１８’中の酸化物は当分野では
既知の適当な材料、例えばフッ化アンモニウムの飽和水
溶液を用いて除去される。露出したフォトレジストは次
に除去されて、図５に示された構造が得られる。次に、
２０、２０’で示されたようにホウ素がスライス１２の
表面に取り付けられる。このホウ素は拡散工程によって
シリコン中へ駆動され、２つの深いアノード２２、２
２’が基板中に形成され、それによって等価的なＮ- 厚
が基板のこの位置まで削減される。酸化物層はこの拡散
工程中に再び成長し、エリア１８、１８’は酸化物によ
って再び覆われる（図６参照）。
【００１９】上述のフォトリソグラフィ工程を繰り返し
てエリア２４および２４’中にも露出したシリコンが形
成される。これらのエリア中でシリコン中へリンが打ち
込みされ、第２の拡散工程においてスライス中へ拡散さ
れて、Ｎ形（第１の伝導形）拡散領域２６、２６’が形
成される（図７参照）。
てエリア２４および２４’中にも露出したシリコンが形
成される。これらのエリア中でシリコン中へリンが打ち
込みされ、第２の拡散工程においてスライス中へ拡散さ
れて、Ｎ形（第１の伝導形）拡散領域２６、２６’が形
成される（図７参照）。
【００２０】酸化物層は更に続くフォトリソグラフィ処
理を用いて完全に除去される。上述のホウ素が、上述の
ように打ち込みおよび拡散されて、Ｐ形（第２の伝導
形）アノード領域２８、２８’とＰ形（第２の伝導形）
ベース領域３０、３０’が形成される（図８参照）。
理を用いて完全に除去される。上述のホウ素が、上述の
ように打ち込みおよび拡散されて、Ｐ形（第２の伝導
形）アノード領域２８、２８’とＰ形（第２の伝導形）
ベース領域３０、３０’が形成される（図８参照）。
【００２１】スライスのエリア３２、３２’が次に別の
フォトリソグラフィ工程によって露出され、その上にリ
ンが取り付けられる。次の拡散工程によってＮ+ 形（第
１の伝導形）エミッタ領域３４、３４’が形成される
（図９参照）。
フォトリソグラフィ工程によって露出され、その上にリ
ンが取り付けられる。次の拡散工程によってＮ+ 形（第
１の伝導形）エミッタ領域３４、３４’が形成される
（図９参照）。
【００２２】次に、フォトリソグラフィ工程と酸化物エ
ッチとによってコンタクト（図示されていない）が設け
られる。この構造の表面に対して適当な金属を蒸着させ
ることによって金属層３６、３６’が取り付けられる。
更に別のフォトリソグラフィ工程を用いて金属パターン
が定義される。
ッチとによってコンタクト（図示されていない）が設け
られる。この構造の表面に対して適当な金属を蒸着させ
ることによって金属層３６、３６’が取り付けられる。
更に別のフォトリソグラフィ工程を用いて金属パターン
が定義される。
【００２３】明らかなように、図１０に示された双方向
性過渡サプレッサの各半分は、製造することが要求され
ているデバイスを実現するように、互いに逆なように処
理されている。例えば、サプレッサの片方の半分ではス
ライスの下面中へ深いアノード２２が拡散されており、
サプレッサの反対側の半分ではスライスの上面中へ深い
アノード２２’が拡散されている。
性過渡サプレッサの各半分は、製造することが要求され
ているデバイスを実現するように、互いに逆なように処
理されている。例えば、サプレッサの片方の半分ではス
ライスの下面中へ深いアノード２２が拡散されており、
サプレッサの反対側の半分ではスライスの上面中へ深い
アノード２２’が拡散されている。
【００２４】この深いアノード構造あるいは任意の同等
な過剰ドープ領域は、より厚いスライスで以て薄いＮ-
ベースを実現することを許容する。図１０はサイリスタ
過渡サプレッサ中の深いアノードを示している。過渡サ
プレッサの特定の設計ではすべてのパッシベーションさ
れた接合が図１１に示されたようにデバイスの上面上に
あることを保証するために、分離拡散領域３８、３８’
の使用が要求される。その場合には、分離拡散を提供す
ることと併せて深いアノード拡散がデバイス中に便利に
採用される。この深いアノードエリアは酸化物マスキン
グによって形成することができる。ホウ素が酸化物窓中
に取り付けられ、シリコン中へ望みの深さだけ拡散され
る。拡散の時間を長くすればそれだけ深いアノードの深
さも深くなる。これ以外の方法を用いることもできる。
な過剰ドープ領域は、より厚いスライスで以て薄いＮ-
ベースを実現することを許容する。図１０はサイリスタ
過渡サプレッサ中の深いアノードを示している。過渡サ
プレッサの特定の設計ではすべてのパッシベーションさ
れた接合が図１１に示されたようにデバイスの上面上に
あることを保証するために、分離拡散領域３８、３８’
の使用が要求される。その場合には、分離拡散を提供す
ることと併せて深いアノード拡散がデバイス中に便利に
採用される。この深いアノードエリアは酸化物マスキン
グによって形成することができる。ホウ素が酸化物窓中
に取り付けられ、シリコン中へ望みの深さだけ拡散され
る。拡散の時間を長くすればそれだけ深いアノードの深
さも深くなる。これ以外の方法を用いることもできる。
【００２５】基板中のキャリアの流れる経路の等価的厚
さを減らす深いアノード構造のメリットは低温でより明
確になる。これは過渡サプレッサを温度が−４０℃まで
下がるような遠隔地で使用する場合に重要である。その
ような温度においては、従来技術の設計による過渡サプ
レッサのターンオン時間は約２５マイクロ秒である。深
いアノード領域を備える同じデバイスは約３マイクロ秒
で”ターンオン”される。
さを減らす深いアノード構造のメリットは低温でより明
確になる。これは過渡サプレッサを温度が−４０℃まで
下がるような遠隔地で使用する場合に重要である。その
ような温度においては、従来技術の設計による過渡サプ
レッサのターンオン時間は約２５マイクロ秒である。深
いアノード領域を備える同じデバイスは約３マイクロ秒
で”ターンオン”される。
【００２６】サージ能力もまた低温で増進する。深いア
ノード処理を用いる過渡サプレッサは１０／１０００マ
イクロ秒の１００Ａのサージ試験に耐えることができる
のに対して、従来のデバイスは５０Ａに耐えられない。
ノード処理を用いる過渡サプレッサは１０／１０００マ
イクロ秒の１００Ａのサージ試験に耐えることができる
のに対して、従来のデバイスは５０Ａに耐えられない。
【００２７】さらにまた、過渡サプレッサに対して高速
立ち上がりパルスを供給する時、デバイスが導通を開始
する前に正常時の降伏電圧以上に何らかのオーバシュー
トがみられる。立ち上がり速度が１０ｋＶ／マイクロ秒
の場合、深いアノードを備えるデバイスはオーバシュー
トを１５ボルトで制限するが、他方、標準的なサイリス
タ構造は１００ボルトものオーバシュートを示し、保護
されるべき回路に損傷を与える。
立ち上がりパルスを供給する時、デバイスが導通を開始
する前に正常時の降伏電圧以上に何らかのオーバシュー
トがみられる。立ち上がり速度が１０ｋＶ／マイクロ秒
の場合、深いアノードを備えるデバイスはオーバシュー
トを１５ボルトで制限するが、他方、標準的なサイリス
タ構造は１００ボルトものオーバシュートを示し、保護
されるべき回路に損傷を与える。
【００２８】図１２は、電流の流れる経路の等価的厚さ
を望みの厚さに減らすように、深いアノードの効果を提
供するための本発明の更に別の実施例を示す。シリコン
スライス１２中に”井戸”または他の型の凹み４０、４
０’がエッチされる。既に述べたように、サイリスタ構
造中へ、Ｎ拡散層４２、４２’、Ｐアノード４４、４
４’、Ｐベース４６、４６’、そしてＮ+ エミッタ層４
８、４８’が導入される。特定の応用においては、基板
中への”井戸”の使用は深いＰアノードの必要性を排除
する。Ｎ- スライスの厚さが削減された時には、オン状
態電圧もまた低下し、デバイスのスイッチング速度は上
昇する。シリコン中に”井戸”がエッチされ、Ｐ層（図
示されていない）がスライス中へ深く拡散された場合
は、Ｎ- ベースの厚さは更に減少する。一般的に、”井
戸”を含むデバイスの作製は図２−図１０に関連して述
べたものと同様である。
を望みの厚さに減らすように、深いアノードの効果を提
供するための本発明の更に別の実施例を示す。シリコン
スライス１２中に”井戸”または他の型の凹み４０、４
０’がエッチされる。既に述べたように、サイリスタ構
造中へ、Ｎ拡散層４２、４２’、Ｐアノード４４、４
４’、Ｐベース４６、４６’、そしてＮ+ エミッタ層４
８、４８’が導入される。特定の応用においては、基板
中への”井戸”の使用は深いＰアノードの必要性を排除
する。Ｎ- スライスの厚さが削減された時には、オン状
態電圧もまた低下し、デバイスのスイッチング速度は上
昇する。シリコン中に”井戸”がエッチされ、Ｐ層（図
示されていない）がスライス中へ深く拡散された場合
は、Ｎ- ベースの厚さは更に減少する。一般的に、”井
戸”を含むデバイスの作製は図２−図１０に関連して述
べたものと同様である。
【００２９】或る条件下では、Ｎ- ベースの等価的厚さ
を減らすために、その他の手段を用いることが適当な場
合があることは理解されよう。
を減らすために、その他の手段を用いることが適当な場
合があることは理解されよう。
【００３０】図１３を参照すると、そこでは過渡サプレ
ッサはそれぞれサイリスタ５４とダイオード５６をもた
らす深いアノード５０と深いカソード５２を含んでい
る。特定の条件下では、この形のサプレッサを使用する
ことが適当である。このサプレッサのサイリスタ部分
は、上で双方向性のサプレッサに関して説明したのと同
様にして作製される。一方、このサプレッサのダイオー
ド部分は同様であるが、工程中の異なる時点に異なる場
所へ異なる領域を拡散させることによって形成される。
ッサはそれぞれサイリスタ５４とダイオード５６をもた
らす深いアノード５０と深いカソード５２を含んでい
る。特定の条件下では、この形のサプレッサを使用する
ことが適当である。このサプレッサのサイリスタ部分
は、上で双方向性のサプレッサに関して説明したのと同
様にして作製される。一方、このサプレッサのダイオー
ド部分は同様であるが、工程中の異なる時点に異なる場
所へ異なる領域を拡散させることによって形成される。
【００３１】デバイスは双方向性であるとして説明した
が、特定の用途に対しては単方向性デバイスが同様に適
当であり得る。
が、特定の用途に対しては単方向性デバイスが同様に適
当であり得る。
【００３２】過渡サプレッサは数多くの応用に使用でき
る。しかし、１つの重要な用途は電気通信および同等分
野への利用である。
る。しかし、１つの重要な用途は電気通信および同等分
野への利用である。
【図１】双方向性過渡サプレッサの基本構造を示す断面
図。
図。
【図２】本発明の１つの態様に従う過渡サプレッサの製
造工程を示す断面図。
造工程を示す断面図。
【図３】本発明の１つの態様に従う過渡サプレッサの製
造工程を示す断面図。
造工程を示す断面図。
【図４】本発明の１つの態様に従う過渡サプレッサの製
造工程を示す断面図。
造工程を示す断面図。
【図５】本発明の１つの態様に従う過渡サプレッサの製
造工程を示す断面図。
造工程を示す断面図。
【図６】本発明の１つの態様に従う過渡サプレッサの製
造工程を示す断面図。
造工程を示す断面図。
【図７】本発明の１つの態様に従う過渡サプレッサの製
造工程を示す断面図。
造工程を示す断面図。
【図８】本発明の１つの態様に従う過渡サプレッサの製
造工程を示す断面図。
造工程を示す断面図。
【図９】本発明の１つの態様に従う過渡サプレッサの製
造工程を示す断面図。
造工程を示す断面図。
【図１０】本発明の１つの態様に従う過渡サプレッサの
製造工程を示す断面図。
製造工程を示す断面図。
【図１１】本発明の第２の態様に従う過渡サプレッサの
断面図。
断面図。
【図１２】本発明の第３の態様に従う過渡サプレッサの
断面図。
断面図。
【図１３】本発明の第４の態様に従う過渡サプレッサの
断面図。
断面図。
１０ 双方向性過渡サプレッサ １２ Ｎ- 形シリコン基板 １４ 酸化物層 １６ フォトレジスト層 １８，１８’ 酸化物層中のエリア ２０，２０’ スライスエリア ２４，２４’ シリコンエリア ２６，２６’ Ｎ拡散領域 ２８，２８’ Ｐアノード領域 ３０，３０’ Ｐベース領域 ３２，３２’ スライスエリア ３４，３４’ Ｎ+ エミッタ領域 ３６，３６’ 金属層 ３８，３８’ 分離拡散領域 ４０，４０’ 凹み ４２，４２’ Ｎ拡散層 ４４，４４’ Ｐアノード ４６，４６’ Ｐベース ４８，４８’ Ｎ+ エミッタ層 ５０ 深いアノード ５２ 深いカソード ５４ サイリスタ ５６ ダイオード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 29/747
Claims (3)
- 【請求項１】 サイリスタデバイスを製造する方法であ
って、 上面、下面および２つの側端面を有する第１の伝導形の
材料の基板を用意する工程と、 前記上面および／または下面において、前記基板中に凹
みを形成する工程であって、それによって第１の伝導形
の材料の基板のキャリアの流れる経路の等価的厚さを減
らす、前記凹みを形成する工程と、 前記凹みの正反対側に前記基板中に第１の伝導形の第１
の拡散領域を形成する工程と、前記基板において前記第１の拡散領域と同じ側の表面に
わたって 、第２の伝導形の材料の第２の拡散領域を形成
する工程と、 前記第２の拡散領域中で、前記第１の拡散領域の上方の
位置に、第１の伝導形の第３の拡散領域を形成する工程
と、 を有する前記方法。 - 【請求項２】 請求項１記載の方法であって、前記凹み
を形成する工程が、前記凹みと同じ表面に、前記第２の
伝導形の材料の第４の拡散領域を形成することを含む前
記方法。 - 【請求項３】 請求項１または２記載の方法であって、
前記第１の伝導形の材料がＮ形材料であり、前記第２の
伝導形の材料がＰ形材料である前記方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB92150176 | 1992-07-15 | ||
| GB929215017A GB9215017D0 (en) | 1992-07-15 | 1992-07-15 | Solid state suppressor |
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| Publication Number | Publication Date |
|---|---|
| JPH06163886A JPH06163886A (ja) | 1994-06-10 |
| JP3352160B2 true JP3352160B2 (ja) | 2002-12-03 |
Family
ID=10718739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17424593A Expired - Fee Related JP3352160B2 (ja) | 1992-07-15 | 1993-07-14 | 固体サプレッサ |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0579502A2 (ja) |
| JP (1) | JP3352160B2 (ja) |
| KR (1) | KR100322288B1 (ja) |
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| GB (1) | GB9215017D0 (ja) |
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|---|---|---|---|---|
| FR2709872B1 (fr) * | 1993-09-07 | 1995-11-24 | Sgs Thomson Microelectronics | Diode de shockley bidirectionnelle. |
| US5734207A (en) * | 1994-05-06 | 1998-03-31 | Miklinjul Corporation | Voltage polarity memory system and fuse-switch assembly usable therewith |
| EP0926740A3 (en) * | 1997-12-23 | 1999-08-25 | National University of Ireland, Cork | A transient voltage suppressor |
| JP3141869B2 (ja) | 1999-02-15 | 2001-03-07 | 日本電気株式会社 | 液晶モジュールの取付構造およびこれを搭載する携帯用情報端末機器 |
| US6084253A (en) * | 1999-03-01 | 2000-07-04 | Teccor Electronics, Lp | Low voltage four-layer device with offset buried region |
| US6531717B1 (en) | 1999-03-01 | 2003-03-11 | Teccor Electronics, L.P. | Very low voltage actuated thyristor with centrally-located offset buried region |
| US6956248B2 (en) | 1999-03-01 | 2005-10-18 | Teccor Electronics, Lp | Semiconductor device for low voltage protection with low capacitance |
| DE10344592B4 (de) * | 2003-09-25 | 2006-01-12 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Verfahren zum Einstellen der Durchbruchspannung eines Thyristors mit einer Durchbruchsstruktur |
| FR2960097A1 (fr) * | 2010-05-11 | 2011-11-18 | St Microelectronics Tours Sas | Composant de protection bidirectionnel |
| CN105720108A (zh) * | 2016-03-25 | 2016-06-29 | 昆山海芯电子科技有限公司 | 低电容低电压半导体过压保护器件 |
| CN106783949A (zh) * | 2016-12-19 | 2017-05-31 | 东莞市阿甘半导体有限公司 | 单向tvs结构及其制造方法 |
| CN108538722A (zh) * | 2018-04-03 | 2018-09-14 | 苏州德森瑞芯半导体科技有限公司 | 放电管生产方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54887A (en) * | 1977-06-03 | 1979-01-06 | Mitsubishi Electric Corp | Two-way thyristor |
| JPS55124262A (en) * | 1979-03-16 | 1980-09-25 | Mitsubishi Electric Corp | Bidirectional thyristor |
| JPS5676568A (en) * | 1979-11-27 | 1981-06-24 | Mitsubishi Electric Corp | Manufacture of thyristor |
| JPS57196569A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Bidirectional thyristor |
| US4797720A (en) * | 1981-07-29 | 1989-01-10 | American Telephone And Telegraph Company, At&T Bell Laboratories | Controlled breakover bidirectional semiconductor switch |
| JP2510972B2 (ja) * | 1984-12-28 | 1996-06-26 | 株式会社東芝 | 双方向サイリスタ |
| JPS6263472A (ja) * | 1985-09-13 | 1987-03-20 | Sharp Corp | パワ−ｍｏｓ−ｆｅｔ |
| EP0262485A1 (de) * | 1986-10-01 | 1988-04-06 | BBC Brown Boveri AG | Halbleiterbauelement mit einer Ätzgrube |
| CA1238115A (en) * | 1986-10-29 | 1988-06-14 | Jerzy Borkowicz | Bi-directional overvoltage protection device |
| GB2208257B (en) * | 1987-07-16 | 1990-11-21 | Texas Instruments Ltd | Overvoltage protector |
| EP0394859A1 (de) * | 1989-04-28 | 1990-10-31 | Asea Brown Boveri Ag | Bidirektionals, abschaltbares Halbeiterbauelement |
-
1992
- 1992-07-15 GB GB929215017A patent/GB9215017D0/en active Pending
-
1993
- 1993-06-11 US US08/075,656 patent/US5429953A/en not_active Expired - Fee Related
- 1993-06-22 CA CA002098967A patent/CA2098967A1/en not_active Abandoned
- 1993-07-13 KR KR1019930013107A patent/KR100322288B1/ko not_active IP Right Cessation
- 1993-07-14 JP JP17424593A patent/JP3352160B2/ja not_active Expired - Fee Related
- 1993-07-15 EP EP93305581A patent/EP0579502A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
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| GB9215017D0 (en) | 1992-08-26 |
| US5429953A (en) | 1995-07-04 |
| CA2098967A1 (en) | 1994-01-16 |
| JPH06163886A (ja) | 1994-06-10 |
| EP0579502A3 (ja) | 1994-03-30 |
| EP0579502A2 (en) | 1994-01-19 |
| KR100322288B1 (ko) | 2002-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |