JP3347615B2 - 半導体集積回路および光送信モジュール - Google Patents
半導体集積回路および光送信モジュールInfo
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- JP3347615B2 JP3347615B2 JP31748396A JP31748396A JP3347615B2 JP 3347615 B2 JP3347615 B2 JP 3347615B2 JP 31748396 A JP31748396 A JP 31748396A JP 31748396 A JP31748396 A JP 31748396A JP 3347615 B2 JP3347615 B2 JP 3347615B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/50—Transmitters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/42—Modifications of amplifiers to extend the bandwidth
- H03F1/48—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
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- Signal Processing (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Optical Communication System (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路およ
び光送信モジュールに関し、特に、ＦＥＴ(FieldEffect
Transistor) で構成したアンプの利得および帯域を向
上させることが可能な半導体集積回路に関する。近年、
例えば、光送信モジュールのドライバＩＣ（半導体集積
回路）は、GaAsFET等を使用して構成されている。この
ような半導体集積回路において、アンプの利得および帯
域（周波数動作帯域）の向上が要望されている。
び光送信モジュールに関し、特に、ＦＥＴ(FieldEffect
Transistor) で構成したアンプの利得および帯域を向
上させることが可能な半導体集積回路に関する。近年、
例えば、光送信モジュールのドライバＩＣ（半導体集積
回路）は、GaAsFET等を使用して構成されている。この
ような半導体集積回路において、アンプの利得および帯
域（周波数動作帯域）の向上が要望されている。
【０００２】
【従来の技術】図１は従来の半導体集積回路の一例を示
す回路図であり、ＳＣＦＬ(Source Coupled FET Logic)
回路の基本ゲートを示すものである。ここで、ＶＩＮ，
ＶＩＮＢは差動入力信号（入力電圧）を示し、また、Ｖ
ＯＵＴ，／ＶＯＵＴは相補の出力信号（出力電圧）を示
している。
す回路図であり、ＳＣＦＬ(Source Coupled FET Logic)
回路の基本ゲートを示すものである。ここで、ＶＩＮ，
ＶＩＮＢは差動入力信号（入力電圧）を示し、また、Ｖ
ＯＵＴ，／ＶＯＵＴは相補の出力信号（出力電圧）を示
している。
【０００３】図１において、参照符号Ｖddは、例えば、
０ボルトの電源電圧を供給する第１の電源線を示し、ま
た、Ｖssは、例えば、−５．２ボルトの電源電圧を供給
する第２の電源線を示している。さらに、参照符号１お
よび３は負荷素子、２および４はスイッチングＦＥＴ、
そして、５は定電流源を示している。図１に示すＳＣＦ
Ｌ回路は、従来から一般的に用いられているものであ
り、負荷素子１，３、スイッチングＦＥＴ（例えば、Ga
As FET) ２，４、および、定電流源５を備えて構成され
ている。
０ボルトの電源電圧を供給する第１の電源線を示し、ま
た、Ｖssは、例えば、−５．２ボルトの電源電圧を供給
する第２の電源線を示している。さらに、参照符号１お
よび３は負荷素子、２および４はスイッチングＦＥＴ、
そして、５は定電流源を示している。図１に示すＳＣＦ
Ｌ回路は、従来から一般的に用いられているものであ
り、負荷素子１，３、スイッチングＦＥＴ（例えば、Ga
As FET) ２，４、および、定電流源５を備えて構成され
ている。
【０００４】図２は従来の半導体集積回路（ＳＣＦＬ回
路）の他の例を示す回路図である。図２に示す半導体集
積回路は、図１との比較から明らかなように、負荷素子
１とスイッチングＦＥＴ２との間にＦＥＴ６を設けると
共に、負荷素子３とスイッチングＦＥＴ４との間にＦＥ
Ｔ７を設け、これらＦＥＴ６および７のゲートに対して
制御信号ＶＣＳを共通に与えるようになっている。
路）の他の例を示す回路図である。図２に示す半導体集
積回路は、図１との比較から明らかなように、負荷素子
１とスイッチングＦＥＴ２との間にＦＥＴ６を設けると
共に、負荷素子３とスイッチングＦＥＴ４との間にＦＥ
Ｔ７を設け、これらＦＥＴ６および７のゲートに対して
制御信号ＶＣＳを共通に与えるようになっている。
【０００５】上記の図１および図２に示す半導体集積回
路は、それぞれＳＣＦＬ回路の動作に違いは無く、一方
の差動入力信号ＶＩＮおよび他方の差動入力信号ＶＩＮ
Ｂの電位の変化に対して出力電圧（ＶＯＵＴ）とその反
転出力電圧（／ＶＯＵＴ）を得ることができるようにな
っている。ここで、図２に示す回路では、スイッチング
ＦＥＴ２および４のドレイン側（第１の電源線Ｖdd側）
のバイアス変動が、図１の回路よりも低減され、該スイ
ッチングＦＥＴ２および４のミラー効果によるゲート−
ドレイン間の容量Ｃgdの増加を低減することができる。
そのため、より一層の帯域（周波数動作帯域）の向上、
すなわち、より一層の高速動作が可能となっている。
路は、それぞれＳＣＦＬ回路の動作に違いは無く、一方
の差動入力信号ＶＩＮおよび他方の差動入力信号ＶＩＮ
Ｂの電位の変化に対して出力電圧（ＶＯＵＴ）とその反
転出力電圧（／ＶＯＵＴ）を得ることができるようにな
っている。ここで、図２に示す回路では、スイッチング
ＦＥＴ２および４のドレイン側（第１の電源線Ｖdd側）
のバイアス変動が、図１の回路よりも低減され、該スイ
ッチングＦＥＴ２および４のミラー効果によるゲート−
ドレイン間の容量Ｃgdの増加を低減することができる。
そのため、より一層の帯域（周波数動作帯域）の向上、
すなわち、より一層の高速動作が可能となっている。
【０００６】ところで、図１および図２に示す従来の半
導体集積回路（ＳＣＦＬ回路）において、出力電圧のデ
ューティ比（時間軸に対する高レベル”Ｈ”の幅と低レ
ベル”Ｌ”の幅の比）を変化させる場合、他方の差動入
力信号ＶＩＮＢとして直流電圧（ＤＣバイアス）を印加
し、そのバイアスレベルを制御することにより行われて
いた。
導体集積回路（ＳＣＦＬ回路）において、出力電圧のデ
ューティ比（時間軸に対する高レベル”Ｈ”の幅と低レ
ベル”Ｌ”の幅の比）を変化させる場合、他方の差動入
力信号ＶＩＮＢとして直流電圧（ＤＣバイアス）を印加
し、そのバイアスレベルを制御することにより行われて
いた。
【０００７】図３は従来の半導体集積回路の動作を説明
するための波形図であり、同図(1)〜(5) は、反転入力
信号ＶＩＮＢの各電圧レベル（各バイアスレベル）にお
ける出力電圧ＶＯＵＴ（／ＶＯＵＴ）のデューティ比の
変化を示すものである。図３(1) 〜図３(5) に示される
ように、一方の差動入力信号（一方の差動入力電圧）Ｖ
ＩＮに対して他方の差動入力信号（他方の差動入力電
圧）ＶＩＮＢとしての直流電圧レベル（ＤＣバイアス）
を変化させることにより、出力（ＶＯＵＴ）のデューテ
ィ比はＡ１／Ｂ１からＡ５／Ｂ５まで変化する。ここ
で、図３(1)はバイアスレベル（他方の差動入力電圧Ｖ
ＩＮＢ）が最も高い場合を示し、図３(2) はバイアスレ
ベルが中間電圧（一方の差動入力信号ＶＩＮの高レベ
ル”Ｈ”と低レベル”Ｌ”との中間の電圧）よりもやや
高い場合を示し、そして、図３(3) はバイアスレベルが
中間電圧に等しい場合を示している。さらに、図３(4)
はバイアスレベルが中間電圧よりもやや低い場合を示
し、そして、図３(5) はバイアスレベルが最も低い場合
を示している。
するための波形図であり、同図(1)〜(5) は、反転入力
信号ＶＩＮＢの各電圧レベル（各バイアスレベル）にお
ける出力電圧ＶＯＵＴ（／ＶＯＵＴ）のデューティ比の
変化を示すものである。図３(1) 〜図３(5) に示される
ように、一方の差動入力信号（一方の差動入力電圧）Ｖ
ＩＮに対して他方の差動入力信号（他方の差動入力電
圧）ＶＩＮＢとしての直流電圧レベル（ＤＣバイアス）
を変化させることにより、出力（ＶＯＵＴ）のデューテ
ィ比はＡ１／Ｂ１からＡ５／Ｂ５まで変化する。ここ
で、図３(1)はバイアスレベル（他方の差動入力電圧Ｖ
ＩＮＢ）が最も高い場合を示し、図３(2) はバイアスレ
ベルが中間電圧（一方の差動入力信号ＶＩＮの高レベ
ル”Ｈ”と低レベル”Ｌ”との中間の電圧）よりもやや
高い場合を示し、そして、図３(3) はバイアスレベルが
中間電圧に等しい場合を示している。さらに、図３(4)
はバイアスレベルが中間電圧よりもやや低い場合を示
し、そして、図３(5) はバイアスレベルが最も低い場合
を示している。
【０００８】ところで、出力電圧ＶＯＵＴ（／ＶＯＵ
Ｔ）におけるデューティ比のばらつき（バイアスレベル
を中間電圧とした場合におけるデューティ比の違い）
は、例えば、半導体集積回路を製造する時のプロセスの
ばらつきや、該半導体集積回路を実際に使用する場合の
周囲の温度変動等により生じるが、上記の図３に示すよ
うに、外部からバイアスレベルを制御することによっ
て、所定のデューティ比を得るようになっている。これ
により、例えば、この半導体集積回路により制御される
外部素子（例えば、光送信モジュールのレーザダイオー
ド）を最適に動作させることができるようになってい
る。
Ｔ）におけるデューティ比のばらつき（バイアスレベル
を中間電圧とした場合におけるデューティ比の違い）
は、例えば、半導体集積回路を製造する時のプロセスの
ばらつきや、該半導体集積回路を実際に使用する場合の
周囲の温度変動等により生じるが、上記の図３に示すよ
うに、外部からバイアスレベルを制御することによっ
て、所定のデューティ比を得るようになっている。これ
により、例えば、この半導体集積回路により制御される
外部素子（例えば、光送信モジュールのレーザダイオー
ド）を最適に動作させることができるようになってい
る。
【０００９】
【発明が解決しようとする課題】上述したように、従来
の半導体集積回路として、出力電圧におけるデューティ
比のばらつきを補償するために、外部からバイアスレベ
ル（ＶＩＮＢ）を制御することによって、所定のデュー
ティ比を得るものが知られている。ところで、上述した
ような半導体集積回路において、回路を広帯域化する場
合、インダクタのピーキングを利用することがあるが、
半導体チップ（ＩＣ）内にインダクタを設けると、チッ
プ面積が大きくなりコストが増大する。そこで、デュー
ティを可変するために、他方の差動入力信号ＶＩＮＢと
して直流電圧（ＤＣバイアス）を印加し、そのバイアス
レベルを制御することになるが、この場合、差動入力信
号ＶＩＮ，ＶＩＮＢとして相補信号を入力した場合に比
べて、差動アンプの利得がほぼ半減してしまう。
の半導体集積回路として、出力電圧におけるデューティ
比のばらつきを補償するために、外部からバイアスレベ
ル（ＶＩＮＢ）を制御することによって、所定のデュー
ティ比を得るものが知られている。ところで、上述した
ような半導体集積回路において、回路を広帯域化する場
合、インダクタのピーキングを利用することがあるが、
半導体チップ（ＩＣ）内にインダクタを設けると、チッ
プ面積が大きくなりコストが増大する。そこで、デュー
ティを可変するために、他方の差動入力信号ＶＩＮＢと
して直流電圧（ＤＣバイアス）を印加し、そのバイアス
レベルを制御することになるが、この場合、差動入力信
号ＶＩＮ，ＶＩＮＢとして相補信号を入力した場合に比
べて、差動アンプの利得がほぼ半減してしまう。
【００１０】本発明は、上述した従来の半導体集積回路
が有する課題に鑑み、ＦＥＴで構成したアンプの利得お
よび帯域（周波数動作帯域）を向上させることを目的と
する。
が有する課題に鑑み、ＦＥＴで構成したアンプの利得お
よび帯域（周波数動作帯域）を向上させることを目的と
する。
【００１１】
【課題を解決するための手段】本発明の第１の形態によ
れば、第１の電源線と第２の電源線との間に直列に設け
られた第１の負荷素子および第１のスイッチング素子を
有し、該第１のスイッチング素子の制御端子には入力信
号が供給された半導体集積回路であって、前記第１の負
荷素子と前記第１の電源線との間に設けられ、制御端子
に第１の制御信号が供給された第１のスイッチ手段と、
該第１のスイッチ手段の制御端子に接続され、そのイン
ピーダンスが任意の値に設定或いは可変される第１の負
荷手段とを具備し、前記第１の制御信号および前記第１
の負荷手段のインピーダンスにより回路の帯域、利得お
よび出力電位を制御するようにしたことを特徴とする半
導体集積回路が提供される。
れば、第１の電源線と第２の電源線との間に直列に設け
られた第１の負荷素子および第１のスイッチング素子を
有し、該第１のスイッチング素子の制御端子には入力信
号が供給された半導体集積回路であって、前記第１の負
荷素子と前記第１の電源線との間に設けられ、制御端子
に第１の制御信号が供給された第１のスイッチ手段と、
該第１のスイッチ手段の制御端子に接続され、そのイン
ピーダンスが任意の値に設定或いは可変される第１の負
荷手段とを具備し、前記第１の制御信号および前記第１
の負荷手段のインピーダンスにより回路の帯域、利得お
よび出力電位を制御するようにしたことを特徴とする半
導体集積回路が提供される。
【００１２】本発明の半導体集積回路によれば、第１の
スイッチ手段は、第１の負荷素子と第１の電源線との間
に設けられ、該第１のスイッチ手段の制御端子には第１
の制御信号が供給されている。さらに、第１のスイッチ
手段の制御端子には、そのインピーダンスが任意の値に
設定或いは可変される第１の負荷手段が設けられてい
る。この第１の制御信号および第１の負荷手段のインピ
ーダンスにより回路の帯域、利得および出力電位を制御
することができる。
スイッチ手段は、第１の負荷素子と第１の電源線との間
に設けられ、該第１のスイッチ手段の制御端子には第１
の制御信号が供給されている。さらに、第１のスイッチ
手段の制御端子には、そのインピーダンスが任意の値に
設定或いは可変される第１の負荷手段が設けられてい
る。この第１の制御信号および第１の負荷手段のインピ
ーダンスにより回路の帯域、利得および出力電位を制御
することができる。
【００１３】また、本発明の第２の形態によれば、入力
信号を受けて該入力信号を増幅するドライバＩＣと、該
ドライバＩＣの出力信号を受けて変調する変調器部と、
該変調器部の出力に応じて変調されたレーザ光を出力す
るレーザダイオード部と、該レーザ光を光ファイバへ供
給する光学系とを具備する光送信モジュールであって、
前記ドライバＩＣは、第１の電源線と第２の電源線との
間に直列に設けられた第１の負荷素子と、制御端子に入
力信号が供給された第１のスイッチング素子とを具備
し、さらに、該ドライバＩＣは、前記第１の負荷素子と
前記第１の電源線との間に設けられ、制御端子に第１の
制御信号が供給された第１のスイッチ手段と、該第１の
スイッチ手段の制御端子に接続され、そのインピーダン
スが任意の値に設定或いは可変される第１の負荷手段と
を具備し、前記第１の制御信号および前記第１の負荷手
段のインピーダンスにより回路の帯域、利得および出力
電位を制御するようにしたことを特徴とする光送信モジ
ュールが提供される。
信号を受けて該入力信号を増幅するドライバＩＣと、該
ドライバＩＣの出力信号を受けて変調する変調器部と、
該変調器部の出力に応じて変調されたレーザ光を出力す
るレーザダイオード部と、該レーザ光を光ファイバへ供
給する光学系とを具備する光送信モジュールであって、
前記ドライバＩＣは、第１の電源線と第２の電源線との
間に直列に設けられた第１の負荷素子と、制御端子に入
力信号が供給された第１のスイッチング素子とを具備
し、さらに、該ドライバＩＣは、前記第１の負荷素子と
前記第１の電源線との間に設けられ、制御端子に第１の
制御信号が供給された第１のスイッチ手段と、該第１の
スイッチ手段の制御端子に接続され、そのインピーダン
スが任意の値に設定或いは可変される第１の負荷手段と
を具備し、前記第１の制御信号および前記第１の負荷手
段のインピーダンスにより回路の帯域、利得および出力
電位を制御するようにしたことを特徴とする光送信モジ
ュールが提供される。
【００１４】本発明の光送信モジュールによれば、ドラ
イバＩＣは、入力信号を受けて該入力信号を増幅し、ま
た、変調器部は、ドライバＩＣの出力信号を受けて変調
し、そして、レーザダイオード部は、変調器部の出力に
応じて変調されたレーザ光を出力する。レーザダイオー
ド部から出力されたレーザ光は、光学系を介して光ファ
イバへ供給される。ドライバＩＣにおいて、第１のスイ
ッチ手段は、第１の負荷素子と第１の電源線との間に設
けられ、該第１のスイッチ手段の制御端子には第１の制
御信号が供給されている。さらに、第１のスイッチ手段
の制御端子には、そのインピーダンスが任意の値に設定
或いは可変される第１の負荷手段が設けられている。こ
の第１の制御信号および第１の負荷手段のインピーダン
スにより回路の帯域、利得および出力電位を制御するこ
とのできる光送信モジュールが提供される。
イバＩＣは、入力信号を受けて該入力信号を増幅し、ま
た、変調器部は、ドライバＩＣの出力信号を受けて変調
し、そして、レーザダイオード部は、変調器部の出力に
応じて変調されたレーザ光を出力する。レーザダイオー
ド部から出力されたレーザ光は、光学系を介して光ファ
イバへ供給される。ドライバＩＣにおいて、第１のスイ
ッチ手段は、第１の負荷素子と第１の電源線との間に設
けられ、該第１のスイッチ手段の制御端子には第１の制
御信号が供給されている。さらに、第１のスイッチ手段
の制御端子には、そのインピーダンスが任意の値に設定
或いは可変される第１の負荷手段が設けられている。こ
の第１の制御信号および第１の負荷手段のインピーダン
スにより回路の帯域、利得および出力電位を制御するこ
とのできる光送信モジュールが提供される。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明に係
る半導体集積回路および光送信モジュールの実施例を説
明する。図４は本発明に係る半導体集積回路の原理構成
を示す回路図（差動型回路）であり、ＳＣＦＬ(Source
Coupled FET Logic)回路の基本ゲートを示すものであ
る。ここで、ＶＩＮ，ＶＩＮＢは差動入力信号（入力電
圧）を示し、また、ＶＯＵＴ，ＶＯＵＴＢは相補の出力
信号（出力電圧）を示している。
る半導体集積回路および光送信モジュールの実施例を説
明する。図４は本発明に係る半導体集積回路の原理構成
を示す回路図（差動型回路）であり、ＳＣＦＬ(Source
Coupled FET Logic)回路の基本ゲートを示すものであ
る。ここで、ＶＩＮ，ＶＩＮＢは差動入力信号（入力電
圧）を示し、また、ＶＯＵＴ，ＶＯＵＴＢは相補の出力
信号（出力電圧）を示している。
【００１６】図４において、参照符号Ｖddは、例えば、
０ボルトの電源電圧を供給する第１の電源線を示し、ま
た、Ｖssは、例えば、−５．２ボルトの電源電圧を供給
する第２の電源線を示している。さらに、参照符号１お
よび３は負荷素子、２および４は差動スイッチングＦＥ
Ｔ（例えば、GaAs FET) 、そして、５は定電流源を示し
ている。さらに、参照符号８１および８３はスイッチ手
段（例えば、GaAs FET) 、８２および８４は負荷手段、
そして、ＣＮ１およびＣＮ２はそれぞれ制御信号を示し
ている。
０ボルトの電源電圧を供給する第１の電源線を示し、ま
た、Ｖssは、例えば、−５．２ボルトの電源電圧を供給
する第２の電源線を示している。さらに、参照符号１お
よび３は負荷素子、２および４は差動スイッチングＦＥ
Ｔ（例えば、GaAs FET) 、そして、５は定電流源を示し
ている。さらに、参照符号８１および８３はスイッチ手
段（例えば、GaAs FET) 、８２および８４は負荷手段、
そして、ＣＮ１およびＣＮ２はそれぞれ制御信号を示し
ている。
【００１７】図４の半導体集積回路と図１の従来の半導
体集積回路との比較から明らかなように、本発明の半導
体集積回路では、第１の電源線（高電位電源線）Ｖddと
差動回路の負荷素子１および３との間にそれぞれスイッ
チ手段８１および８３を挿入するようになっている。さ
らに、スイッチ手段８１および８３の制御端子には、そ
れぞれ制御信号ＣＮ１およびＣＮ２が供給されると共
に、負荷手段８２および８４が接続されている。
体集積回路との比較から明らかなように、本発明の半導
体集積回路では、第１の電源線（高電位電源線）Ｖddと
差動回路の負荷素子１および３との間にそれぞれスイッ
チ手段８１および８３を挿入するようになっている。さ
らに、スイッチ手段８１および８３の制御端子には、そ
れぞれ制御信号ＣＮ１およびＣＮ２が供給されると共
に、負荷手段８２および８４が接続されている。
【００１８】ここで、負荷手段８２および８４の他端
（スイッチ手段８１および８３の制御端子に接続されて
いない側）は、それぞれ電源線Ｖcc1 およびＶcc2 に接
続されている。また、負荷手段８２および８４は、その
インピーダンスの値が任意に変化または設定され、これ
により半導体集積回路の一部または全体の利得および帯
域（周波数動作帯域）を変化させることができるように
構成されている。なお、負荷手段８２および８４の他端
が接続される電源線Ｖcc1 およびＶcc2 は、例えば、高
電位電源線Ｖddとされている。本構成の半導体集積回路
においては、スイッチ手段８１および８３の制御端子に
任意のバイアス（ＣＮ１，ＣＮ２）を与えることによ
り、出力電圧ＶＯＵＴ（ＶＯＵＴＢ）の直流レベルを変
化させることができるようになっている。
（スイッチ手段８１および８３の制御端子に接続されて
いない側）は、それぞれ電源線Ｖcc1 およびＶcc2 に接
続されている。また、負荷手段８２および８４は、その
インピーダンスの値が任意に変化または設定され、これ
により半導体集積回路の一部または全体の利得および帯
域（周波数動作帯域）を変化させることができるように
構成されている。なお、負荷手段８２および８４の他端
が接続される電源線Ｖcc1 およびＶcc2 は、例えば、高
電位電源線Ｖddとされている。本構成の半導体集積回路
においては、スイッチ手段８１および８３の制御端子に
任意のバイアス（ＣＮ１，ＣＮ２）を与えることによ
り、出力電圧ＶＯＵＴ（ＶＯＵＴＢ）の直流レベルを変
化させることができるようになっている。
【００１９】図５は本発明に係る半導体集積回路の原理
構成を示す回路図（ＢＦＬ(Buffered FET Logic)型回
路）である。同図において、参照符号１１は負荷素子、
１２および１４はスイッチング素子（ＦＥＴ）、１３は
レベルシフト素子、１５は定電流源、１６はスイッチ手
段、そして、１７は負荷手段を示している。図５に示さ
れるように、本発明を適用したＢＦＬ型回路は、スイッ
チ手段１６、負荷素子１１、および、スイッチング素子
１２が第１の電源線（Ｖdd）と第２の電源線（Ｖss）と
の間に直列に設けられている。スイッチング素子１２の
制御端子には入力信号ＶＩＮが供給され、また、スイッ
チ手段１６の制御端子には制御信号ＣＮ１が供給される
と共に、負荷手段１７が接続されている。
構成を示す回路図（ＢＦＬ(Buffered FET Logic)型回
路）である。同図において、参照符号１１は負荷素子、
１２および１４はスイッチング素子（ＦＥＴ）、１３は
レベルシフト素子、１５は定電流源、１６はスイッチ手
段、そして、１７は負荷手段を示している。図５に示さ
れるように、本発明を適用したＢＦＬ型回路は、スイッ
チ手段１６、負荷素子１１、および、スイッチング素子
１２が第１の電源線（Ｖdd）と第２の電源線（Ｖss）と
の間に直列に設けられている。スイッチング素子１２の
制御端子には入力信号ＶＩＮが供給され、また、スイッ
チ手段１６の制御端子には制御信号ＣＮ１が供給される
と共に、負荷手段１７が接続されている。
【００２０】さらに、負荷素子１１とスイッチング素子
１２との接続個所から取り出された信号は、他のスイッ
チング素子（第２のスイッチング素子）１４の制御端子
に供給されている。スイッチング素子１４、レベルシフ
ト用素子１３、および、定電流源１５は、第１の電源線
（Ｖdd）と第２の電源線（Ｖss）との間に直列に設けら
れ、レベルシフト用素子１３と定電流源１５との接続個
所から出力信号（出力電圧）ＶＯＵＴが取り出されるよ
うになっている。そして、御信号ＣＮ１および負荷手段
１７のインピーダンスにより回路の帯域、利得および出
力電位を制御するようになっている。
１２との接続個所から取り出された信号は、他のスイッ
チング素子（第２のスイッチング素子）１４の制御端子
に供給されている。スイッチング素子１４、レベルシフ
ト用素子１３、および、定電流源１５は、第１の電源線
（Ｖdd）と第２の電源線（Ｖss）との間に直列に設けら
れ、レベルシフト用素子１３と定電流源１５との接続個
所から出力信号（出力電圧）ＶＯＵＴが取り出されるよ
うになっている。そして、御信号ＣＮ１および負荷手段
１７のインピーダンスにより回路の帯域、利得および出
力電位を制御するようになっている。
【００２１】図６は本発明に係る半導体集積回路の原理
構成を示す回路図（ＤＣＦＬ(Direct Coupled FET Logi
c)型回路）である。同図において、参照符号２１は負荷
素子、２２はスイッチング素子（ＦＥＴ）、２３はスイ
ッチ手段、そして、２４は負荷手段を示している。図６
に示されるように、本発明を適用したＤＣＦＬ型回路
は、スイッチ手段２３、負荷素子２１、および、スイッ
チング素子２２が第１の電源線（Ｖdd）と第２の電源線
（Ｖss）との間に直列に設けられている。スイッチング
素子２２の制御端子には入力信号ＶＩＮが供給され、ま
た、スイッチ手段２３の制御端子には制御信号ＣＮ１が
供給されると共に、負荷手段２４が接続されている。さ
らに、負荷素子２１とスイッチング素子２２との接続個
所から出力信号ＶＯＵＴが取り出されるようになってい
る。そして、御信号ＣＮ１および負荷手段２４のインピ
ーダンスにより回路の帯域、利得および出力電位を制御
するようになっている。
構成を示す回路図（ＤＣＦＬ(Direct Coupled FET Logi
c)型回路）である。同図において、参照符号２１は負荷
素子、２２はスイッチング素子（ＦＥＴ）、２３はスイ
ッチ手段、そして、２４は負荷手段を示している。図６
に示されるように、本発明を適用したＤＣＦＬ型回路
は、スイッチ手段２３、負荷素子２１、および、スイッ
チング素子２２が第１の電源線（Ｖdd）と第２の電源線
（Ｖss）との間に直列に設けられている。スイッチング
素子２２の制御端子には入力信号ＶＩＮが供給され、ま
た、スイッチ手段２３の制御端子には制御信号ＣＮ１が
供給されると共に、負荷手段２４が接続されている。さ
らに、負荷素子２１とスイッチング素子２２との接続個
所から出力信号ＶＯＵＴが取り出されるようになってい
る。そして、御信号ＣＮ１および負荷手段２４のインピ
ーダンスにより回路の帯域、利得および出力電位を制御
するようになっている。
【００２２】上記の図５および図６に示されるように、
本発明は、ＳＣＦＬ回路だけでなく、ＢＦＬ回路やＤＣ
ＦＬ回路等に対しても適用することができる。すなわ
ち、図５および図６から明らかなように、本発明の半導
体集積回路は、従来の構造と異なり、デューティの可変
制御端子を信号入力端子とは独立させることができるた
め、従来、デューティの可変機能を実現することが困難
であった、差動型回路（ＳＣＦＬ回路）以外の基本回路
（ＢＦＬ回路やＤＣＦＬ回路等）でのデューティの可変
を容易に行うことができる。
本発明は、ＳＣＦＬ回路だけでなく、ＢＦＬ回路やＤＣ
ＦＬ回路等に対しても適用することができる。すなわ
ち、図５および図６から明らかなように、本発明の半導
体集積回路は、従来の構造と異なり、デューティの可変
制御端子を信号入力端子とは独立させることができるた
め、従来、デューティの可変機能を実現することが困難
であった、差動型回路（ＳＣＦＬ回路）以外の基本回路
（ＢＦＬ回路やＤＣＦＬ回路等）でのデューティの可変
を容易に行うことができる。
【００２３】図７は本発明の半導体集積回路の第１実施
例を示す回路図である。図７に示す第１実施例は、図４
との比較から明らかなように、負荷素子１および３とし
て抵抗を用い、差動スイッチング素子２および４として
ＦＥＴを用い、スイッチ手段８１および８２としてＦＥ
Ｔを用い、負荷手段８２および８４として容量（キャパ
シタ）を用い、そして、電源線Ｖcc1 およびＶcc2 とし
て高電位電源線Ｖddを適用したものである。本実施例に
おいては、負荷容量（容量性負荷）８２および８４の容
量値を変化させることにより、半導体集積回路（ＳＣＦ
Ｌ回路）の利得および帯域を変化させることができる。
ここで、負荷手段８２および８４は、容量（負荷容量）
に限定されず、それぞれ抵抗或いはトランジスタ（制御
信号ＣＮ０１およびＣＮ０２がゲートに供給されたＦＥ
Ｔ）により構成することもできる。なお、トランジスタ
（ＦＥＴ）としては、特に指定する場合（図１１のデプ
レッション型ＦＥＴ２１）を除き、ゲートに供給される
信号に応じてデプレッション型ＦＥＴおよびエンハンス
メント型ＦＥＴの双方を選択して使用することができ
る。
例を示す回路図である。図７に示す第１実施例は、図４
との比較から明らかなように、負荷素子１および３とし
て抵抗を用い、差動スイッチング素子２および４として
ＦＥＴを用い、スイッチ手段８１および８２としてＦＥ
Ｔを用い、負荷手段８２および８４として容量（キャパ
シタ）を用い、そして、電源線Ｖcc1 およびＶcc2 とし
て高電位電源線Ｖddを適用したものである。本実施例に
おいては、負荷容量（容量性負荷）８２および８４の容
量値を変化させることにより、半導体集積回路（ＳＣＦ
Ｌ回路）の利得および帯域を変化させることができる。
ここで、負荷手段８２および８４は、容量（負荷容量）
に限定されず、それぞれ抵抗或いはトランジスタ（制御
信号ＣＮ０１およびＣＮ０２がゲートに供給されたＦＥ
Ｔ）により構成することもできる。なお、トランジスタ
（ＦＥＴ）としては、特に指定する場合（図１１のデプ
レッション型ＦＥＴ２１）を除き、ゲートに供給される
信号に応じてデプレッション型ＦＥＴおよびエンハンス
メント型ＦＥＴの双方を選択して使用することができ
る。
【００２４】図８は本発明の半導体集積回路の第２実施
例を示す回路図であり、同図において、参照符号８５は
負荷手段としての抵抗を示している。図８に示す第２実
施例では、図７の第１実施例との比較から明らかなよう
に、負荷容量（負荷手段）８２および８４の代わりに１
つの抵抗８５をスイッチ手段８１および８３の各制御電
極（ゲート）間に設けるようにしたものである。
例を示す回路図であり、同図において、参照符号８５は
負荷手段としての抵抗を示している。図８に示す第２実
施例では、図７の第１実施例との比較から明らかなよう
に、負荷容量（負荷手段）８２および８４の代わりに１
つの抵抗８５をスイッチ手段８１および８３の各制御電
極（ゲート）間に設けるようにしたものである。
【００２５】図９は本発明の半導体集積回路の第３実施
例を示す回路図であり、同図において、参照符号８６は
負荷手段としてのトランジスタ（ＦＥＴ）を示してい
る。図９に示す第３実施例では、図８の第２実施例との
比較から明らかなように、抵抗８５の代わりにトランジ
スタ（ＦＥＴ）８６を設けたものである。ここで、トラ
ンジスタ８６の制御電極（ゲート）には、制御信号ＣＮ
３が供給され、この制御信号ＣＮ３によりトランジスタ
８６による負荷を制御するようになっている。すなわ
ち、この制御信号ＣＮ３を外部から制御してトランジス
タ８６のインピーダンスの値を変化させ、これにより回
路の利得および帯域（周波数動作帯域）を調整すること
ができるようになっている。
例を示す回路図であり、同図において、参照符号８６は
負荷手段としてのトランジスタ（ＦＥＴ）を示してい
る。図９に示す第３実施例では、図８の第２実施例との
比較から明らかなように、抵抗８５の代わりにトランジ
スタ（ＦＥＴ）８６を設けたものである。ここで、トラ
ンジスタ８６の制御電極（ゲート）には、制御信号ＣＮ
３が供給され、この制御信号ＣＮ３によりトランジスタ
８６による負荷を制御するようになっている。すなわ
ち、この制御信号ＣＮ３を外部から制御してトランジス
タ８６のインピーダンスの値を変化させ、これにより回
路の利得および帯域（周波数動作帯域）を調整すること
ができるようになっている。
【００２６】図１０は本発明の半導体集積回路の第４実
施例（ＢＦＬ型回路）を示す回路図である。図１０に示
す第４実施例は、図５との比較から明らかなように、負
荷素子１１として抵抗を用い、スイッチング素子１２，
１４およびスイッチ手段１６としてＦＥＴを用い、負荷
手段１７として容量を用い、そして、レベルシフト手段
１３としてダイオードを用いたものである。本実施例に
おいては、負荷容量１７の容量値を変化させることによ
り、半導体集積回路（ＢＦＬ回路）の利得および帯域を
変化させることができる。ここで、負荷手段１７は、容
量に限定されず、抵抗或いは制御信号ＣＮ０１がゲート
に供給されたトランジスタ（ＦＥＴ）により構成するこ
ともできる。なお、レベルシフト手段１３として複数段
のダイオードを使用することもできる。
施例（ＢＦＬ型回路）を示す回路図である。図１０に示
す第４実施例は、図５との比較から明らかなように、負
荷素子１１として抵抗を用い、スイッチング素子１２，
１４およびスイッチ手段１６としてＦＥＴを用い、負荷
手段１７として容量を用い、そして、レベルシフト手段
１３としてダイオードを用いたものである。本実施例に
おいては、負荷容量１７の容量値を変化させることによ
り、半導体集積回路（ＢＦＬ回路）の利得および帯域を
変化させることができる。ここで、負荷手段１７は、容
量に限定されず、抵抗或いは制御信号ＣＮ０１がゲート
に供給されたトランジスタ（ＦＥＴ）により構成するこ
ともできる。なお、レベルシフト手段１３として複数段
のダイオードを使用することもできる。
【００２７】図１１は本発明の半導体集積回路の第５実
施例（ＤＣＦＬ型回路）を示す回路図である。図１１に
示す第５実施例は、図６との比較から明らかなように、
負荷素子２１としてＦＥＴ（デプレッション型ＦＥＴ）
を用い、スイッチング素子２２およびスイッチ手段２３
としてＦＥＴを用い、そして、負荷手段２４として容量
を用いたものである。本実施例においては、負荷容量２
４の容量値を変化させることにより、半導体集積回路
（ＤＣＦＬ回路）の利得および帯域を変化させることが
できる。ここで、負荷手段２４は、容量に限定されず、
抵抗或いは制御信号ＣＮ０１がゲートに供給されたトラ
ンジスタにより構成することもできる。
施例（ＤＣＦＬ型回路）を示す回路図である。図１１に
示す第５実施例は、図６との比較から明らかなように、
負荷素子２１としてＦＥＴ（デプレッション型ＦＥＴ）
を用い、スイッチング素子２２およびスイッチ手段２３
としてＦＥＴを用い、そして、負荷手段２４として容量
を用いたものである。本実施例においては、負荷容量２
４の容量値を変化させることにより、半導体集積回路
（ＤＣＦＬ回路）の利得および帯域を変化させることが
できる。ここで、負荷手段２４は、容量に限定されず、
抵抗或いは制御信号ＣＮ０１がゲートに供給されたトラ
ンジスタにより構成することもできる。
【００２８】図１２は本発明および従来の回路を二段接
続した半導体集積回路の一例を示す回路図であり、図１
３は図１２の半導体集積回路のシミュレーション結果
（周波数特性）を示す図である。ここで、図１２に示す
回路１００は、後述するように、光送信モジュール（３
００）のドライバＩＣ（３０１）における増幅部に対応
するものであり、本発明を適用した一段目の増幅回路１
０１および従来から知られている二段目の増幅回路１０
２を縦列接続（二段接続）して構成される。
続した半導体集積回路の一例を示す回路図であり、図１
３は図１２の半導体集積回路のシミュレーション結果
（周波数特性）を示す図である。ここで、図１２に示す
回路１００は、後述するように、光送信モジュール（３
００）のドライバＩＣ（３０１）における増幅部に対応
するものであり、本発明を適用した一段目の増幅回路１
０１および従来から知られている二段目の増幅回路１０
２を縦列接続（二段接続）して構成される。
【００２９】図１２に示されるように、一段目の増幅回
路１０１は、トランジスタ（ＦＥＴ）Ｆ１，Ｆ２、ダイ
オードＳ１〜Ｓ４、および、電流源Ｉ１，Ｉ２より成る
レベルシフト部１１１と、前述した図７の回路に対応す
る差動増幅部１１２を備えて構成されている。また、二
段目の増幅回路１０２は、トランジスタＦ７，Ｆ８、ダ
イオードＳ５〜Ｓ８、および、電流源Ｉ４，Ｉ５より成
るレベルシフト部１２１と、トランジスタＦ９，Ｆ１
０、抵抗Ｒ３，Ｒ４、および、電流源Ｉ６より成る差動
増幅部１２２を備えて構成されている。ここで、図１２
と図７との比較から明らかなように、差動増幅部１１２
におけるトランジスタＦ３，Ｆ４，Ｆ５，Ｆ６は図７に
おけるトランジスタ８１，８３，２，４に対応し、抵抗
Ｒ１，Ｒ２は図７における抵抗１，３に対応し、容量Ｃ
１，Ｃ３は図７における容量８２，８４に対応し、ま
た、電流源Ｉ３は図７における電流源５に対応してい
る。そして、一段目の増幅回路１０１における差動増幅
部１１２の容量Ｃ１およびＣ３の値を変化させることに
より、図１３のシミュレーション結果に示されるよう
に、利得および帯域（周波数特性）を変化させることが
できる。また、図８に示すように、負荷手段（容量負荷
８２および８４）を１つの抵抗８５で構成した場合に
は、負荷容量が小さい場合（図１３中の容量小）が抵抗
８５の抵抗値が大きい場合に対応する。
路１０１は、トランジスタ（ＦＥＴ）Ｆ１，Ｆ２、ダイ
オードＳ１〜Ｓ４、および、電流源Ｉ１，Ｉ２より成る
レベルシフト部１１１と、前述した図７の回路に対応す
る差動増幅部１１２を備えて構成されている。また、二
段目の増幅回路１０２は、トランジスタＦ７，Ｆ８、ダ
イオードＳ５〜Ｓ８、および、電流源Ｉ４，Ｉ５より成
るレベルシフト部１２１と、トランジスタＦ９，Ｆ１
０、抵抗Ｒ３，Ｒ４、および、電流源Ｉ６より成る差動
増幅部１２２を備えて構成されている。ここで、図１２
と図７との比較から明らかなように、差動増幅部１１２
におけるトランジスタＦ３，Ｆ４，Ｆ５，Ｆ６は図７に
おけるトランジスタ８１，８３，２，４に対応し、抵抗
Ｒ１，Ｒ２は図７における抵抗１，３に対応し、容量Ｃ
１，Ｃ３は図７における容量８２，８４に対応し、ま
た、電流源Ｉ３は図７における電流源５に対応してい
る。そして、一段目の増幅回路１０１における差動増幅
部１１２の容量Ｃ１およびＣ３の値を変化させることに
より、図１３のシミュレーション結果に示されるよう
に、利得および帯域（周波数特性）を変化させることが
できる。また、図８に示すように、負荷手段（容量負荷
８２および８４）を１つの抵抗８５で構成した場合に
は、負荷容量が小さい場合（図１３中の容量小）が抵抗
８５の抵抗値が大きい場合に対応する。
【００３０】なお、図１３は、一段目の増幅回路１０１
に本発明を適用したものを使用し、二段面の増幅回路１
０２は従来のものを使用した場合のシミュレーションを
示しているが、次の図１４に示すように、本発明を適用
した増幅回路を二段共に使用した場合には、変化の程度
（調整可能な利得および帯域）がより一層大きくなる。
に本発明を適用したものを使用し、二段面の増幅回路１
０２は従来のものを使用した場合のシミュレーションを
示しているが、次の図１４に示すように、本発明を適用
した増幅回路を二段共に使用した場合には、変化の程度
（調整可能な利得および帯域）がより一層大きくなる。
【００３１】このように、多段構成のアンプの場合、前
段（任意の一段）に本発明を適用した増幅回路を使用す
ることにより、デューティを可変し得る方法と同一の効
果が得られ、また、差動増幅器の利得を直流バイアスを
他方の差動入力信号として使用する従来構成のほぼ二倍
とすることができる。ここで、差動増幅部１１２におい
て、制御信号ＣＮ１＝Ｖ１，ＣＮ２＝Ｖ２とし、トラン
ジスタＦ３，Ｆ４のピンチオフ電圧（閾値電圧）をＶｔ
とし、トランジスタＦ３，Ｆ４のスイッチオン時のゲー
ト−ソース間電圧をＶｏｎとし、電流源Ｉ３に流れる電
流をＩとし、そして、負荷素子（抵抗）Ｒ１，Ｒ２の値
をＲとすると、ＯＵＴ，ＯＵＴＢの出力電圧（ＶＯＵ
Ｔ，ＶＯＵＴＢ）は、それぞれ次の式で表される。な
お、ＶＯＵＴＨは出力電圧ＶＯＵＴの高レベル”Ｈ”を
示し、ＶＯＵＴＬ出力電圧ＶＯＵＴの低レベル”Ｌ”を
示し、ＶＯＵＴＢＨは反転出力電圧ＶＯＵＴＢの高レベ
ル”Ｈ”を示し、そして、ＶＯＵＴＢＬ反転出力電圧Ｖ
ＯＵＴＢの低レベル”Ｌ”を示している。
段（任意の一段）に本発明を適用した増幅回路を使用す
ることにより、デューティを可変し得る方法と同一の効
果が得られ、また、差動増幅器の利得を直流バイアスを
他方の差動入力信号として使用する従来構成のほぼ二倍
とすることができる。ここで、差動増幅部１１２におい
て、制御信号ＣＮ１＝Ｖ１，ＣＮ２＝Ｖ２とし、トラン
ジスタＦ３，Ｆ４のピンチオフ電圧（閾値電圧）をＶｔ
とし、トランジスタＦ３，Ｆ４のスイッチオン時のゲー
ト−ソース間電圧をＶｏｎとし、電流源Ｉ３に流れる電
流をＩとし、そして、負荷素子（抵抗）Ｒ１，Ｒ２の値
をＲとすると、ＯＵＴ，ＯＵＴＢの出力電圧（ＶＯＵ
Ｔ，ＶＯＵＴＢ）は、それぞれ次の式で表される。な
お、ＶＯＵＴＨは出力電圧ＶＯＵＴの高レベル”Ｈ”を
示し、ＶＯＵＴＬ出力電圧ＶＯＵＴの低レベル”Ｌ”を
示し、ＶＯＵＴＢＨは反転出力電圧ＶＯＵＴＢの高レベ
ル”Ｈ”を示し、そして、ＶＯＵＴＢＬ反転出力電圧Ｖ
ＯＵＴＢの低レベル”Ｌ”を示している。
【００３２】 ＶＯＵＴＨ＝Ｖｄｄ−（Ｖ１＋Ｖｔ） ＶＯＵＴＬ＝Ｖｄｄ−（Ｖ１＋Ｖｏｎ＋Ｉ×Ｒ） ＶＯＵＴＢＨ＝Ｖｄｄ−（Ｖ２＋Ｖｔ） ＶＯＵＴＢＬ＝Ｖｄｄ−（Ｖ２＋Ｖｏｎ＋Ｉ×Ｒ） 上記の式から判るように、制御信号ＣＮ１およびＣＮ２
の電圧Ｖ１およびＶ２を任意に設定することにより、相
補出力の信号レベルＶＯＵＴおよびＶＯＵＴＢを独立し
て変化させることができる。すなわち、次段に差動アン
プを接続した場合、その入力レベルを任意に可変し得る
ため、従来技術で述べたようなデューティ可変回路を、
両入力端子に信号を入力した状態で構成することが可能
となる。
の電圧Ｖ１およびＶ２を任意に設定することにより、相
補出力の信号レベルＶＯＵＴおよびＶＯＵＴＢを独立し
て変化させることができる。すなわち、次段に差動アン
プを接続した場合、その入力レベルを任意に可変し得る
ため、従来技術で述べたようなデューティ可変回路を、
両入力端子に信号を入力した状態で構成することが可能
となる。
【００３３】図１４は本発明の回路を二段接続した半導
体集積回路の一例を示す回路図であり、図１４の回路２
００は、図１３の回路１００と同様に、光送信モジュー
ル３００のドライバＩＣ３０１における増幅部に対応す
る。なお、図１４の回路２００では、本発明を適用した
一段目の増幅回路２０１および本発明を適用した二段目
の増幅回路２０２を縦列接続（二段接続）して構成され
る。
体集積回路の一例を示す回路図であり、図１４の回路２
００は、図１３の回路１００と同様に、光送信モジュー
ル３００のドライバＩＣ３０１における増幅部に対応す
る。なお、図１４の回路２００では、本発明を適用した
一段目の増幅回路２０１および本発明を適用した二段目
の増幅回路２０２を縦列接続（二段接続）して構成され
る。
【００３４】図１４に示されるように、一段目の増幅回
路２０１および２０２は同様の構成とされ、それぞれ前
述した図１２における一段目の増幅回路１０１に対応す
る。すなわち、図１４における二段目の増幅回路２０２
における差動増幅部２２２の構成だけが、図１３と異な
るようになっており、図１４における一段目の増幅回路
２０１のレベルシフト部２１１並びに差動増幅部２１
２、および、二段目の増幅回路２０２のレベルシフト部
２２１は、図１３における一段目の増幅回路１０１のレ
ベルシフト部１１１並びに差動増幅部１１２、および、
二段目の増幅回路１０２のレベルシフト部１２１と同様
の構成となっている。そして、図１４に示されるよう
に、二段目の増幅回路２０２の差動増幅部２２２は、高
電位電源線（第１の電源線）Ｖddと抵抗（負荷素子）Ｒ
３，Ｒ４との間にそれぞれトランジスタ（スイッチ手
段）Ｆ１１およびＦ１２が挿入され、さらに、トランジ
スタＦ１１およびＦ１２のゲートには、それぞれ制御信
号ＣＮ４およびＣＮ５が供給されると共に、容量（負荷
手段）Ｃ３およびＣ４が接続されている。
路２０１および２０２は同様の構成とされ、それぞれ前
述した図１２における一段目の増幅回路１０１に対応す
る。すなわち、図１４における二段目の増幅回路２０２
における差動増幅部２２２の構成だけが、図１３と異な
るようになっており、図１４における一段目の増幅回路
２０１のレベルシフト部２１１並びに差動増幅部２１
２、および、二段目の増幅回路２０２のレベルシフト部
２２１は、図１３における一段目の増幅回路１０１のレ
ベルシフト部１１１並びに差動増幅部１１２、および、
二段目の増幅回路１０２のレベルシフト部１２１と同様
の構成となっている。そして、図１４に示されるよう
に、二段目の増幅回路２０２の差動増幅部２２２は、高
電位電源線（第１の電源線）Ｖddと抵抗（負荷素子）Ｒ
３，Ｒ４との間にそれぞれトランジスタ（スイッチ手
段）Ｆ１１およびＦ１２が挿入され、さらに、トランジ
スタＦ１１およびＦ１２のゲートには、それぞれ制御信
号ＣＮ４およびＣＮ５が供給されると共に、容量（負荷
手段）Ｃ３およびＣ４が接続されている。
【００３５】この図１４に示す回路では、制御信号ＣＮ
１およびＣＮ２による制御だけでなく、制御信号ＣＮ４
およびＣＮ５により、回路の利得および帯域を制御する
ように構成されている。図１５は本発明の半導体集積回
路が適用される光送信モジュール３００の全体的な構成
を概略的に示す図である。図１５において、参照符号３
０１はドライバＩＣ、３０２は終端抵抗、３０３は変調
部３３１およびレーザダイオード部３３２を有する変調
器内蔵レーザダイオード、３０４および３０６はレン
ズ、３０５はアイソレータ、そして、４００は平滑回路
を示している。
１およびＣＮ２による制御だけでなく、制御信号ＣＮ４
およびＣＮ５により、回路の利得および帯域を制御する
ように構成されている。図１５は本発明の半導体集積回
路が適用される光送信モジュール３００の全体的な構成
を概略的に示す図である。図１５において、参照符号３
０１はドライバＩＣ、３０２は終端抵抗、３０３は変調
部３３１およびレーザダイオード部３３２を有する変調
器内蔵レーザダイオード、３０４および３０６はレン
ズ、３０５はアイソレータ、そして、４００は平滑回路
を示している。
【００３６】図１５に示されるように、光送信モジュー
ル３００は、相補の入力信号DATA IN およびDATA INB
（ＶＩＮ，ＶＩＮＢ）を受け取り、該入力信号に対応し
て変調されたレーザ光を光ファイバへ出力するものであ
り、ドライバＩＣ３０１、終端抵抗３０２、変調器内蔵
レーザダイオード３０３、および、光学系（レンズ３０
４，３０６、および、アイソレータ３０５）を備えて構
成されている。
ル３００は、相補の入力信号DATA IN およびDATA INB
（ＶＩＮ，ＶＩＮＢ）を受け取り、該入力信号に対応し
て変調されたレーザ光を光ファイバへ出力するものであ
り、ドライバＩＣ３０１、終端抵抗３０２、変調器内蔵
レーザダイオード３０３、および、光学系（レンズ３０
４，３０６、および、アイソレータ３０５）を備えて構
成されている。
【００３７】ドライバＩＣ３０１の出力信号ＶＯＵＴ
は、変調部３３１へ供給されると共に、終端抵抗３０２
を介して接地（ＧＮＤ：Ｖss）されている。さらに、ド
ライバＩＣ３０１の反転出力信号ＶＯＵＴＢは、光送信
モジュール３００の外部に設けられた平滑回路４００に
より平滑され、その直流信号が該ドライバＩＣ３０１へ
フィードバックされるようになっている。これにより、
ドライバＩＣ３０１は、デューティの補正を自動的に行
って出力信号ＶＯＵＴを出力することができるようにな
っている。
は、変調部３３１へ供給されると共に、終端抵抗３０２
を介して接地（ＧＮＤ：Ｖss）されている。さらに、ド
ライバＩＣ３０１の反転出力信号ＶＯＵＴＢは、光送信
モジュール３００の外部に設けられた平滑回路４００に
より平滑され、その直流信号が該ドライバＩＣ３０１へ
フィードバックされるようになっている。これにより、
ドライバＩＣ３０１は、デューティの補正を自動的に行
って出力信号ＶＯＵＴを出力することができるようにな
っている。
【００３８】図１６は図１５の光送信モジュールにおけ
るドライバＩＣ（半導体集積回路）の一構成例を示す回
路図である。図１６に示されるように、ドライバＩＣ３
０１は、図１２に示す増幅回路１００（または、図１４
に示す増幅回路２００）と、複数のトランジスタＦ３１
〜Ｆ３４、抵抗Ｒ３１〜Ｒ３８、ダイオードＳ３１〜Ｓ
３４、および、電流源Ｉ３１〜Ｉ３３を備えて構成され
ている。増幅回路１００（２００）の出力信号ＶＯＵＴ
は、変調器部３３１へ供給され、反転出力信号ＶＯＵＴ
Ｂは、平滑回路４００へ供給されている。平滑回路４０
０は、例えば、容量および抵抗を備えて構成され、反転
出力信号ＶＯＵＴＢを平滑してその直流信号をトランジ
スタＦ３１のゲートへ供給するようになっている。
るドライバＩＣ（半導体集積回路）の一構成例を示す回
路図である。図１６に示されるように、ドライバＩＣ３
０１は、図１２に示す増幅回路１００（または、図１４
に示す増幅回路２００）と、複数のトランジスタＦ３１
〜Ｆ３４、抵抗Ｒ３１〜Ｒ３８、ダイオードＳ３１〜Ｓ
３４、および、電流源Ｉ３１〜Ｉ３３を備えて構成され
ている。増幅回路１００（２００）の出力信号ＶＯＵＴ
は、変調器部３３１へ供給され、反転出力信号ＶＯＵＴ
Ｂは、平滑回路４００へ供給されている。平滑回路４０
０は、例えば、容量および抵抗を備えて構成され、反転
出力信号ＶＯＵＴＢを平滑してその直流信号をトランジ
スタＦ３１のゲートへ供給するようになっている。
【００３９】すなわち、図１２および図１６に示される
ように、トランジスタＦ３，Ｆ４（スイッチ手段８１，
８３）のゲートに供給される制御信号ＣＮ１およびＣＮ
２は、ドライバＩＣ３０１において、平滑回路４００に
より反転出力信号ＶＯＵＴＢを平滑した直流信号に応じ
て生成されるようになっている。上述した実施例は、あ
くまでも本発明を適用した回路の例であり、その回路構
成は様々に変化させることができるのはいうまでもな
い。
ように、トランジスタＦ３，Ｆ４（スイッチ手段８１，
８３）のゲートに供給される制御信号ＣＮ１およびＣＮ
２は、ドライバＩＣ３０１において、平滑回路４００に
より反転出力信号ＶＯＵＴＢを平滑した直流信号に応じ
て生成されるようになっている。上述した実施例は、あ
くまでも本発明を適用した回路の例であり、その回路構
成は様々に変化させることができるのはいうまでもな
い。
【００４０】
【発明の効果】以上、詳述したように、本発明によれ
ば、回路の利得および帯域を向上させることができる。
さらに、回路の利得を損なうことなく出力のデューティ
を可変することができるため、アンプの段数を低減で
き、回路全体の消費電力およびチップ面積を低減するこ
とも可能である。また、従来、構成することが困難であ
った、回路においても、デューティ可変機能を実現する
ことも可能となる。
ば、回路の利得および帯域を向上させることができる。
さらに、回路の利得を損なうことなく出力のデューティ
を可変することができるため、アンプの段数を低減で
き、回路全体の消費電力およびチップ面積を低減するこ
とも可能である。また、従来、構成することが困難であ
った、回路においても、デューティ可変機能を実現する
ことも可能となる。
【図１】従来の半導体集積回路の一例を示す回路図であ
る。
る。
【図２】従来の半導体集積回路の他の例を示す回路図で
ある。
ある。
【図３】従来の半導体集積回路の動作を説明するための
波形図である。
波形図である。
【図４】本発明に係る半導体集積回路の原理構成を示す
回路図（差動型回路）である。
回路図（差動型回路）である。
【図５】本発明に係る半導体集積回路の原理構成を示す
回路図（ＢＦＬ型回路）である。
回路図（ＢＦＬ型回路）である。
【図６】本発明に係る半導体集積回路の原理構成を示す
回路図（ＤＣＦＬ型回路）である。
回路図（ＤＣＦＬ型回路）である。
【図７】本発明の半導体集積回路の第１実施例を示す回
路図である。
路図である。
【図８】本発明の半導体集積回路の第２実施例を示す回
路図である。
路図である。
【図９】本発明の半導体集積回路の第３実施例を示す回
路図である。
路図である。
【図１０】本発明の半導体集積回路の第４実施例を示す
回路図である。
回路図である。
【図１１】本発明の半導体集積回路の第５実施例を示す
回路図である。
回路図である。
【図１２】本発明および従来の回路を二段接続した半導
体集積回路の一例を示す回路図である。
体集積回路の一例を示す回路図である。
【図１３】図１２の半導体集積回路のシミュレーション
結果（周波数特性）を示す図である。
結果（周波数特性）を示す図である。
【図１４】本発明の回路を二段接続した半導体集積回路
の一例を示す回路図である。
の一例を示す回路図である。
【図１５】本発明の半導体集積回路が適用される光送信
モジュールの全体的な構成を概略的に示す図である。
モジュールの全体的な構成を概略的に示す図である。
【図１６】図１５の光送信モジュールにおけるドライバ
ＩＣ（半導体集積回路）の一構成例を示す回路図であ
る。
ＩＣ（半導体集積回路）の一構成例を示す回路図であ
る。
１，３，１１，２１…負荷素子 ２，４，１４…差動スイッチング素子（ＦＥＴ） ５，１５…定電流源 １２，２２…スイッチング素子（ＦＥＴ） １６，２３，８１，８３…スイッチ手段 １７，２４，８２，８４…負荷手段 １００，２００…ドライバＩＣの増幅部 ３００…光送信モジュール ３０１…ドライバＩＣ（半導体集積回路） ３０２…終端抵抗 ３０３…変調器内蔵レーザダイオード ３０４，３０６…レンズ ３０７…アイソレータ ３３１…変調器部 ３３２…レーザダイオード部（ＬＤ部） ４００…平滑回路 ＣＮ１，ＣＮ２，ＣＮ３…制御信号 Ｖdd…第１の電源線（高電位電源線） Ｖss…第２の電源線（低電位電源線） ＶＩＮ…入力信号（入力電圧） ＶＩＮＢ…反転入力信号（反転入力電圧） ＶＯＵＴ…出力信号（出力電圧） ＶＯＵＴＢ…反転出力信号（反転出力電圧）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 10/26 10/28 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0952 H03F 3/45
Claims (15)
- 【請求項１】 第１の電源線（Ｖdd）と第２の電源線
（Ｖss）との間に直列に設けられた第１の負荷素子
（１，１１，２１）および第１のスイッチング素子
（２，１２，２２）を有し、該第１のスイッチング素子
の制御端子には入力信号（ＶＩＮ）が供給された半導体
集積回路であって、 前記第１の負荷素子と前記第１の電源線との間に設けら
れ、制御端子に第１の制御信号（ＣＮ１）が供給された
第１のスイッチ手段（８１，１６，２３）と、 該第１のスイッチ手段の制御端子に接続され、そのイン
ピーダンスが任意の値に設定或いは可変される第１の負
荷手段（８２，１７，２４）とを具備し、前記第１の制
御信号および前記第１の負荷手段のインピーダンスによ
り回路の帯域、利得および出力電位を制御するようにし
たことを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、前記第１の負荷手段（８２，１７，２４）は容量に
より構成され、該負荷容量は前記第１のスイッチ手段の
制御端子と前記第１の電源線との間に接続されるように
なっていることを特徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、前記第１の負荷手段（８２，１７，２４）は抵抗に
より構成され、該負荷抵抗は前記第１のスイッチ手段の
制御端子と前記第１の電源線との間に接続されるように
なっていることを特徴とする半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、前記第１の負荷手段（８２，１７，２４）はゲート
に制御信号（ＣＮ０１）が供給されたトランジスタによ
り構成され、該負荷トランジスタは前記第１のスイッチ
手段の制御端子と前記第１の電源線との間に接続される
ようになっていることを特徴とする半導体集積回路。 - 【請求項５】 請求項１記載の半導体集積回路におい
て、前記半導体集積回路はＤＣＦＬ型回路であり、前記
第１の負荷素子と前記第１のスイッチング素子との接続
個所から出力信号が取り出されるようになっていること
を特徴とする半導体集積回路。 - 【請求項６】 請求項１記載の半導体集積回路におい
て、前記半導体集積回路はＢＦＬ型回路であり、該ＢＦ
Ｌ型回路は、さらに、 前記第１の負荷素子と前記第１のスイッチング素子との
接続個所から取り出された信号が制御端子に供給された
第２のスイッチング素子（１４）と、 該第２のスイッチング素子に接続されたレベルシフト用
素子（１３）と、 該レベルシフト用素子に接続された定電流源（１５）と
を具備し、前記レベルシフト用素子と前記定電流源との
接続個所から出力信号（ＶＯＵＴ）を取り出すようにし
たことを特徴とする半導体集積回路。 - 【請求項７】 請求項６記載の半導体集積回路におい
て、前記第２のスイッチング素子（１４）、前記レベル
シフト用素子（１３）および前記定電流源（１５）は、
前記第１の電源線（Ｖdd）と前記第２の電源線（Ｖss）
との間に直列接続されるようになっていることを特徴と
する半導体集積回路。 - 【請求項８】 請求項６記載の半導体集積回路におい
て、前記レベルシフト用素子（１３）は少なくとも１つ
のダイオード手段を備えていることを特徴とする半導体
集積回路。 - 【請求項９】 請求項１記載の半導体集積回路におい
て、前記半導体集積回路はＳＣＦＬ型回路であり、該Ｓ
ＣＦＬ型回路は、さらに、 前記第１の電源線（Ｖdd）と前記第２の電源線（Ｖss）
との間に直列に設けられた第２のスイッチ手段（８
３）、第２の負荷素子（３）および第２のスイッチング
素子（４）を有し、 前記第２のスイッチング素子の制御端子には前記入力信
号（ＶＩＮ）を反転した反転入力信号（ＶＩＮＢ）が供
給され、 前記第２のスイッチ手段（８３）の制御端子には、第２
の制御信号（ＣＮ２）が供給されると共に、そのインピ
ーダンスが任意の値に設定或いは可変される第２の負荷
手段（８４）が設けられ、 前記第１の負荷素子（１）と前記第１のスイッチング素
子（２）との接続個所から出力信号（ＶＯＵＴ）が取り
出され、 前記第２の負荷素子（３）と前記第２のスイッチング素
子（４）との接続個所から前記出力信号（ＶＯＵＴ）を
反転した反転出力信号（ＶＯＵＴＢ）が取り出され、そ
して、 前記第１および第２の制御信号と前記第１および第２の
負荷手段のインピーダンスとにより回路の帯域、利得お
よび出力電位を制御するようにしたことを特徴とする半
導体集積回路。 - 【請求項１０】 請求項９記載の半導体集積回路におい
て、前記第１および第２の負荷手段（８２，８４）はそ
れぞれ容量により構成され、該第１の負荷容量は前記第
１のスイッチ手段の制御端子と前記第１の電源線との間
に接続され、且つ、該第２の負荷容量は前記第２のスイ
ッチ手段の制御端子と前記第１の電源線との間に接続さ
れるようになっていることを特徴とする半導体集積回
路。 - 【請求項１１】 請求項９記載の半導体集積回路におい
て、前記第１および第２の負荷手段（８２，８４）はそ
れぞれ抵抗により構成され、該第１の負荷抵抗は前記第
１のスイッチ手段の制御端子と前記第１の電源線との間
に接続され、且つ、該第２の負荷抵抗は前記第２のスイ
ッチ手段の制御端子と前記第１の電源線との間に接続さ
れるようになっていることを特徴とする半導体集積回
路。 - 【請求項１２】 請求項９記載の半導体集積回路におい
て、前記第１および第２の負荷手段（８２，８４）はそ
れぞれ制御端子に制御信号（ＣＮ０１，ＣＮ０２）が供
給されたトランジスタにより構成され、該第１の負荷ト
ランジスタは前記第１のスイッチ手段の制御端子と前記
第１の電源線との間に接続され、且つ、該第２の負荷ト
ランジスタは前記第２のスイッチ手段の制御端子と前記
第１の電源線との間に接続されるようになっていること
を特徴とする半導体集積回路。 - 【請求項１３】 入力信号（DATA IN, DATA INB)を受け
て該入力信号を増幅するドライバＩＣ（３０１）と、該
ドライバＩＣの出力信号（ＶＯＵＴ）を受けて変調する
変調器部（３３１）と、該変調器部（３３１）の出力に
応じて変調されたレーザ光を出力するレーザダイオード
部（３３２）と、該レーザダイオード部から出力された
レーザ光を光ファイバへ供給する光学系（３０４，３０
５，３０６）とを具備する光送信モジュールであって、 前記ドライバＩＣ（３０１）は、第１の電源線（Ｖdd）
と第２の電源線（Ｖss）との間に直列に設けられた第１
の負荷素子（１，１１，２１）と、制御端子に入力信号
（ＶＩＮ）が供給された第１のスイッチング素子（２，
１２，２２）とを具備し、さらに、該ドライバＩＣは、 前記第１の負荷素子と前記第１の電源線との間に設けら
れ、制御端子に第１の制御信号（ＣＮ１）が供給された
第１のスイッチ手段（８１，１６，２３）と、該第１の
スイッチ手段の制御端子に接続され、そのインピーダン
スが任意の値に設定或いは可変される第１の負荷手段
（８２，１７，２４）とを具備し、前記第１の制御信号
および前記第１の負荷手段のインピーダンスにより回路
の帯域、利得および出力電位を制御するようにしたこと
を特徴とする光送信モジュール。 - 【請求項１４】 請求項１３記載の光送信モジュールに
おいて、前記ドライバＩＣはＳＣＦＬ型回路であり、該
ＳＣＦＬ型回路は、さらに、 前記第１の電源線（Ｖdd）と前記第２の電源線（Ｖss）
との間に直列に設けられた第２のスイッチ手段（８
３）、第２の負荷素子（３）および第２のスイッチング
素子（４）を有し、 前記第２のスイッチング素子の制御端子には前記入力信
号（ＶＩＮ）を反転した反転入力信号（ＶＩＮＢ）が供
給され、 前記第２のスイッチ手段（８３）の制御端子には、第２
の制御信号（ＣＮ２）が供給されると共に、そのインピ
ーダンスが任意の値に設定或いは可変される第２の負荷
手段（８４）が設けられ、 前記第１の負荷素子（１）と前記第１のスイッチング素
子（２）との接続個所から出力信号（ＶＯＵＴ）が取り
出され、 前記第２の負荷素子（３）と前記第２のスイッチング素
子（４）との接続個所から前記出力信号（ＶＯＵＴ）を
反転した反転出力信号（ＶＯＵＴＢ）が取り出され、そ
して、 前記第１および第２の制御信号と前記第１および第２の
負荷手段のインピーダンスとにより回路の帯域、利得お
よび出力電位を制御するようにしたことを特徴とする光
送信モジュール。 - 【請求項１５】 請求項１４記載の光送信モジュールに
おいて、前記反転出力信号（ＶＯＵＴＢ）は、平滑回路
（４００）により平滑されてその直流信号が前記ドライ
バＩＣ（３０１）へフィードバックされて前記第１およ
び第２の制御信号（ＣＮ１，ＣＮ２）が生成され、前記
出力信号（ＶＯＵＴ）のデューティの補正を自動的に行
うようになっていることを特徴とする光送信モジュー
ル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31748396A JP3347615B2 (ja) | 1996-11-28 | 1996-11-28 | 半導体集積回路および光送信モジュール |
| US08/979,477 US6087899A (en) | 1996-11-28 | 1997-11-26 | Optical transmitter module, and semiconductor integrated circuit capable of increasing gain and band of amplifier constructed from FET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31748396A JP3347615B2 (ja) | 1996-11-28 | 1996-11-28 | 半導体集積回路および光送信モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163856A JPH10163856A (ja) | 1998-06-19 |
| JP3347615B2 true JP3347615B2 (ja) | 2002-11-20 |
Family
ID=18088739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31748396A Expired - Lifetime JP3347615B2 (ja) | 1996-11-28 | 1996-11-28 | 半導体集積回路および光送信モジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6087899A (ja) |
| JP (1) | JP3347615B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109038212A (zh) * | 2018-08-20 | 2018-12-18 | 光梓信息科技（上海）有限公司 | 混合模式的激光驱动电路及光发射*** |
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-
1996
- 1996-11-28 JP JP31748396A patent/JP3347615B2/ja not_active Expired - Lifetime
-
1997
- 1997-11-26 US US08/979,477 patent/US6087899A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| CN109038212A (zh) * | 2018-08-20 | 2018-12-18 | 光梓信息科技（上海）有限公司 | 混合模式的激光驱动电路及光发射*** |
Also Published As
| Publication number | Publication date |
|---|---|
| US6087899A (en) | 2000-07-11 |
| JPH10163856A (ja) | 1998-06-19 |
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