JP3341441B2 - スイッチング電源装置 - Google Patents
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- JP3341441B2 JP3341441B2 JP03497394A JP3497394A JP3341441B2 JP 3341441 B2 JP3341441 B2 JP 3341441B2 JP 03497394 A JP03497394 A JP 03497394A JP 3497394 A JP3497394 A JP 3497394A JP 3341441 B2 JP3341441 B2 JP 3341441B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型ＦＥＴにより
主トランスの二次側に誘起された電圧を整流する同期整
流方式のスイッチング電源装置に関する。
主トランスの二次側に誘起された電圧を整流する同期整
流方式のスイッチング電源装置に関する。
【０００２】
【従来の技術】一般に、この種のスイッチング電源装置
は、電力変換回路により一次巻線に印加される直流入力
電圧をスイッチング素子によりスイッチングして、所定
の直流出力を得るようにしているが、主トランスの二次
巻線に誘起した電圧を整流する二次整流回路としてダイ
オードを用いた場合、このダイオードの順方向電圧降下
によって電源装置の効率が低下するという問題点があ
る。
は、電力変換回路により一次巻線に印加される直流入力
電圧をスイッチング素子によりスイッチングして、所定
の直流出力を得るようにしているが、主トランスの二次
巻線に誘起した電圧を整流する二次整流回路としてダイ
オードを用いた場合、このダイオードの順方向電圧降下
によって電源装置の効率が低下するという問題点があ
る。
【０００３】図４は、こうした電源装置の効率を改善す
るべく、二次整流回路にＭＯＳ型ＦＥＴを用いたプッシ
ュプル形コンバータの一例を示したものである。同図に
おいて、１，１Ａは直流入力電圧Ｖｉｎが供給される入
力端子、２は入力端子１，１Ａ間に接続されるコンデン
サであり、入力電圧Ｖｉはスイッチング素子たる２個の
ＭＯＳ型ＦＥＴ３，４のオン，オフ動作により、主トラ
ンス５の一次巻線５Ａ，５Ｂに交互に印加される。一
方、主トランス５の二次側には、整流ダイオードに代わ
り主トランス５の二次巻線５Ｃ，５Ｄの一端に接続され
た一対のＭＯＳ型ＦＥＴ６，７と、チョークコイル８
と、平滑コンデンサ９が設けられ、主トランス５を構成
する補助巻線５Ｅ，５Ｆの一端が抵抗10，11を介してＦ
ＥＴ６，７のゲートに接続される。そして、これらの各
素子により、直流入力電圧Ｖｉを直流出力電圧Ｖｏに変
換する電力変換回路12が構成される。
るべく、二次整流回路にＭＯＳ型ＦＥＴを用いたプッシ
ュプル形コンバータの一例を示したものである。同図に
おいて、１，１Ａは直流入力電圧Ｖｉｎが供給される入
力端子、２は入力端子１，１Ａ間に接続されるコンデン
サであり、入力電圧Ｖｉはスイッチング素子たる２個の
ＭＯＳ型ＦＥＴ３，４のオン，オフ動作により、主トラ
ンス５の一次巻線５Ａ，５Ｂに交互に印加される。一
方、主トランス５の二次側には、整流ダイオードに代わ
り主トランス５の二次巻線５Ｃ，５Ｄの一端に接続され
た一対のＭＯＳ型ＦＥＴ６，７と、チョークコイル８
と、平滑コンデンサ９が設けられ、主トランス５を構成
する補助巻線５Ｅ，５Ｆの一端が抵抗10，11を介してＦ
ＥＴ６，７のゲートに接続される。そして、これらの各
素子により、直流入力電圧Ｖｉを直流出力電圧Ｖｏに変
換する電力変換回路12が構成される。
【０００４】パルス幅制御回路13は、抵抗14，15を介し
てＦＥＴ３，４を交互にオン，オフさせ、いずれか一方
のＦＥＴ３，４がオン状態のときに主トランス５の一次
巻線５Ａ，５Ｂに比例した電圧を二次巻線５Ｃ，５Ｄに
誘起させる。このとき、ＦＥＴ３がオン状態となり、二
次巻線５Ｃ，５Ｄの非ドット側よりも、ドット側の電位
が高くなれば、補助巻線５ＥからＦＥＴ６のゲートに駆
動信号が与えられ、ＦＥＴ３に同期してＦＥＴ６がター
ンオンする。したがって、二次巻線５ＣからＦＥＴ６を
介して、出力端子16，16Ａに出力電圧Ｖｏが供給され
る。これに対して、ＦＥＴ４がオン状態となり、二次巻
線５Ｃ，５Ｄのドット側よりも、非ドット側の電位が高
くなれば、補助巻線５ＦからＦＥＴ７のゲートに駆動信
号が与えられ、スイッチング素子４に同期してＦＥＴ７
がターンオンする。そして、二次巻線５ＤからＦＥＴ７
を介して、出力端子16，16Ａに出力電圧Ｖｏが供給され
る。また、双方のＦＥＴ３，４が共にオフ状態のときに
は、チョークコイル８から出力端子16，16Ａに出力電圧
Ｖｏが供給される。
てＦＥＴ３，４を交互にオン，オフさせ、いずれか一方
のＦＥＴ３，４がオン状態のときに主トランス５の一次
巻線５Ａ，５Ｂに比例した電圧を二次巻線５Ｃ，５Ｄに
誘起させる。このとき、ＦＥＴ３がオン状態となり、二
次巻線５Ｃ，５Ｄの非ドット側よりも、ドット側の電位
が高くなれば、補助巻線５ＥからＦＥＴ６のゲートに駆
動信号が与えられ、ＦＥＴ３に同期してＦＥＴ６がター
ンオンする。したがって、二次巻線５ＣからＦＥＴ６を
介して、出力端子16，16Ａに出力電圧Ｖｏが供給され
る。これに対して、ＦＥＴ４がオン状態となり、二次巻
線５Ｃ，５Ｄのドット側よりも、非ドット側の電位が高
くなれば、補助巻線５ＦからＦＥＴ７のゲートに駆動信
号が与えられ、スイッチング素子４に同期してＦＥＴ７
がターンオンする。そして、二次巻線５ＤからＦＥＴ７
を介して、出力端子16，16Ａに出力電圧Ｖｏが供給され
る。また、双方のＦＥＴ３，４が共にオフ状態のときに
は、チョークコイル８から出力端子16，16Ａに出力電圧
Ｖｏが供給される。
【０００５】
【発明が解決しようとする課題】上記従来技術において
は、ＦＥＴ６，７を整流ダイオードの代わりに用いた場
合、従来に比べて電源装置の効率を向上させることがで
きるが、主トランス５に補助巻線５Ｅ，５Ｆをさらに巻
回して、ＦＥＴ６，７に所定の駆動電圧を供給しなけれ
ばならず、トランス構造の複雑化およびコストの上昇を
招いていた。また、このような事態を避けるために、二
次巻線５Ｃ，５Ｄに誘起された電圧を直接ＦＥＴ６，７
のゲートに駆動信号として印加する方法も有るが、出力
電圧Ｖｏが５Ｖ以下、例えば２Ｖや３．３Ｖ程度の低電
圧では、ＦＥＴ６，７をターンオンさせるのに充分な駆
動電圧が得られず、比較的出力電圧Ｖｏの高い特定の出
力電圧範囲にのみしか本方法を適用することができなか
った。
は、ＦＥＴ６，７を整流ダイオードの代わりに用いた場
合、従来に比べて電源装置の効率を向上させることがで
きるが、主トランス５に補助巻線５Ｅ，５Ｆをさらに巻
回して、ＦＥＴ６，７に所定の駆動電圧を供給しなけれ
ばならず、トランス構造の複雑化およびコストの上昇を
招いていた。また、このような事態を避けるために、二
次巻線５Ｃ，５Ｄに誘起された電圧を直接ＦＥＴ６，７
のゲートに駆動信号として印加する方法も有るが、出力
電圧Ｖｏが５Ｖ以下、例えば２Ｖや３．３Ｖ程度の低電
圧では、ＦＥＴ６，７をターンオンさせるのに充分な駆
動電圧が得られず、比較的出力電圧Ｖｏの高い特定の出
力電圧範囲にのみしか本方法を適用することができなか
った。
【０００６】そこで、本発明は上記問題点に鑑み、主ト
ランスの構造を複雑化させることなく、いかなる出力電
圧範囲に対してもＭＯＳ型ＦＥＴを充分に動作させるこ
との可能なスイッチング電源装置を提供することを目的
とする。
ランスの構造を複雑化させることなく、いかなる出力電
圧範囲に対してもＭＯＳ型ＦＥＴを充分に動作させるこ
との可能なスイッチング電源装置を提供することを目的
とする。
【０００７】また本発明の他の目的は、二次整流回路と
してＭＯＳ型ＦＥＴを用いた場合、簡単に補助電源回路
を得ることの可能なスイッチング電源装置を適用するこ
とにある。
してＭＯＳ型ＦＥＴを用いた場合、簡単に補助電源回路
を得ることの可能なスイッチング電源装置を適用するこ
とにある。
【０００８】
【課題を解決するための手段】本発明は、主トランスの
一次巻線に印加される直流入力電圧をスイッチング素子
のオン，オフ動作により断続して所定の直流出力電圧を
得る電力変換回路と、前記主トランスの二次巻線に誘起
した電圧を整流するＭＯＳ型ＦＥＴと、前記主トランス
の二次巻線両端にその一次巻線が接続され二次巻線から
前記ＭＯＳ型ＦＥＴに駆動信号を供給する前記主トラン
スとは別体のドライブトランスとからなるものである。
一次巻線に印加される直流入力電圧をスイッチング素子
のオン，オフ動作により断続して所定の直流出力電圧を
得る電力変換回路と、前記主トランスの二次巻線に誘起
した電圧を整流するＭＯＳ型ＦＥＴと、前記主トランス
の二次巻線両端にその一次巻線が接続され二次巻線から
前記ＭＯＳ型ＦＥＴに駆動信号を供給する前記主トラン
スとは別体のドライブトランスとからなるものである。
【０００９】また本発明は、前記ドライブトランスに補
助巻線を巻回し、この補助巻線に前記スイッチング素子
をオン，オフ制御する制御回路の補助電源回路を設けた
ものである。
助巻線を巻回し、この補助巻線に前記スイッチング素子
をオン，オフ制御する制御回路の補助電源回路を設けた
ものである。
【００１０】
【作用】上記構成により、スイッチング素子のオン，オ
フ動作に伴い、主トランスの二次巻線に一次巻線に比例
した電圧が誘起されると、この主トランスの二次巻線側
に接続されたドライブトランスの二次巻線にも一次巻線
に比例した電圧が誘起される。したがって、スイッチン
グ素子のスイッチングに同期して、ＭＯＳ型ＦＥＴを動
作させるのに充分な電圧の駆動信号がこのＦＥＴに供給
される。
フ動作に伴い、主トランスの二次巻線に一次巻線に比例
した電圧が誘起されると、この主トランスの二次巻線側
に接続されたドライブトランスの二次巻線にも一次巻線
に比例した電圧が誘起される。したがって、スイッチン
グ素子のスイッチングに同期して、ＭＯＳ型ＦＥＴを動
作させるのに充分な電圧の駆動信号がこのＦＥＴに供給
される。
【００１１】
【実施例】以下、本発明の各実施例を添付図面に基づい
て説明する。図１は本発明の第１実施例を示し、同図に
おいて、21は一次側と二次側とを絶縁するパルストラン
スからなる主トランスであり、この主トランス21の一次
巻線21Ａとスイッチング素子たるＭＯＳ型ＦＥＴ22との
直列回路が電力変換回路23として入力端子＋Ｖｉｎ，−
Ｖｉｎ間に接続され、入力端子＋Ｖｉｎ，−Ｖｉｎを介
して直流入力電圧Ｖｉが一次巻線21Ａに印加されるよう
になっている。また、主トランス21の一次巻線21Ａ間に
は、主トランス21のフライバック電圧をクランプするＭ
ＯＳ型ＦＥＴ25とブロッキングコンデンサ26との直列回
路が接続される。各ＦＥＴ22，25のドレイン・ソース間
には、図示しないが各々固有のキャパシタンス値をもつ
キャパシタと、ボディーダイオードとの並列回路がＦＥ
Ｔ22，25自体の特性として存在する。さらに入力端子＋
Ｖｉｎ，−Ｖｉｎ間にはコンデンサ27が接続される。そ
して、これらＦＥＴ22，25のゲートには、制御回路たる
パルス幅制御回路28からの制御信号が適当なデッドタイ
ムを持ちながら交互に与えられ、この駆動信号のパルス
幅を制御して電力変換回路23を構成するＦＥＴ22をオ
ン，オフ動作させることにより、主トランス21の一次巻
線21Ａに印加される入力電圧Ｖｉを断続して、所定の直
流出力電圧Ｖｏを出力端子＋Ｖｏｕｔ，−Ｖｏｕｔより
得るようにしている。
て説明する。図１は本発明の第１実施例を示し、同図に
おいて、21は一次側と二次側とを絶縁するパルストラン
スからなる主トランスであり、この主トランス21の一次
巻線21Ａとスイッチング素子たるＭＯＳ型ＦＥＴ22との
直列回路が電力変換回路23として入力端子＋Ｖｉｎ，−
Ｖｉｎ間に接続され、入力端子＋Ｖｉｎ，−Ｖｉｎを介
して直流入力電圧Ｖｉが一次巻線21Ａに印加されるよう
になっている。また、主トランス21の一次巻線21Ａ間に
は、主トランス21のフライバック電圧をクランプするＭ
ＯＳ型ＦＥＴ25とブロッキングコンデンサ26との直列回
路が接続される。各ＦＥＴ22，25のドレイン・ソース間
には、図示しないが各々固有のキャパシタンス値をもつ
キャパシタと、ボディーダイオードとの並列回路がＦＥ
Ｔ22，25自体の特性として存在する。さらに入力端子＋
Ｖｉｎ，−Ｖｉｎ間にはコンデンサ27が接続される。そ
して、これらＦＥＴ22，25のゲートには、制御回路たる
パルス幅制御回路28からの制御信号が適当なデッドタイ
ムを持ちながら交互に与えられ、この駆動信号のパルス
幅を制御して電力変換回路23を構成するＦＥＴ22をオ
ン，オフ動作させることにより、主トランス21の一次巻
線21Ａに印加される入力電圧Ｖｉを断続して、所定の直
流出力電圧Ｖｏを出力端子＋Ｖｏｕｔ，−Ｖｏｕｔより
得るようにしている。
【００１２】主トランス21の二次側の構成について引き
続き詳述すると、主トランス21の二次巻線21Ｂ，21Ｃは
出力端子＋Ｖｏｕｔに接続されるセンタータップにより
二分割され、二次巻線21Ｂ，21Ｃの両端間には、ドライ
ブトランス31の一次巻線31Ａが接続される。このドライ
ブトランス31は前記主トランス21と別体のパルストラン
スから構成され、一次巻線31Ａのドット側端子が主トラ
ンス21の二次巻線21Ｃのドット側端子に接続されととも
に、二次側には後述する各ＦＥＴ33，34のゲートに駆動
信号を供給する二次巻線31Ｂ，31Ｃと、補助電源回路32
に電力を供給する補助巻線31Ｄが各々巻回される。補助
電源回路32は補助巻線31Ｄに誘起された電圧を所定の直
流動作電圧に変換して、各ＦＥＴ22，25をオン，オフ制
御するパルス幅制御回路28などの各種回路に供給するも
のであり、その構成は種々の電源回路を適用できる。一
方、33，34は二次整流回路として整流ダイオードの代わ
りに設けられ、主トランス21の二次巻線21Ｂ，21Ｃに誘
起した電圧を整流するＭＯＳ型ＦＥＴであり、このＦＥ
Ｔ33，34は、効率を上げるために例えばオン抵抗が低い
などの同期整流方式に適した特性を有していることが好
ましい。また、各ＦＥＴ33，34のドレイン・ソース間に
は、ソース側にアノードが接続されるボディーダイオー
ド35，36が存在する。ＦＥＴ33のドレインは、主トラン
ス21の二次巻線21Ｂの非ドット側端子に接続されるとと
もに、このＦＥＴ33のゲートは、ドライブトランス31の
二次巻線31Ｂのドット側端子に接続される。また、ＦＥ
Ｔ34のドレインは、主トランス21の二次巻線21Ｃのドッ
ト側端子に接続されるとともに、このＦＥＴ34のゲート
は、ドライブトランス31の二次巻線31Ｃの非ドット側端
子に接続される。そして、各ＦＥＴ33，34のソース、お
よびドライブトランス31を構成する二次巻線31Ｂの非ド
ット側端子と、二次巻線31Ｃのドット側端子が共通して
出力端子−Ｖｏｕｔに接続される。なお、37は出力端子
＋Ｖｏｕｔ，−Ｖｏｕｔ間に接続された平滑コンデンサ
である。
続き詳述すると、主トランス21の二次巻線21Ｂ，21Ｃは
出力端子＋Ｖｏｕｔに接続されるセンタータップにより
二分割され、二次巻線21Ｂ，21Ｃの両端間には、ドライ
ブトランス31の一次巻線31Ａが接続される。このドライ
ブトランス31は前記主トランス21と別体のパルストラン
スから構成され、一次巻線31Ａのドット側端子が主トラ
ンス21の二次巻線21Ｃのドット側端子に接続されととも
に、二次側には後述する各ＦＥＴ33，34のゲートに駆動
信号を供給する二次巻線31Ｂ，31Ｃと、補助電源回路32
に電力を供給する補助巻線31Ｄが各々巻回される。補助
電源回路32は補助巻線31Ｄに誘起された電圧を所定の直
流動作電圧に変換して、各ＦＥＴ22，25をオン，オフ制
御するパルス幅制御回路28などの各種回路に供給するも
のであり、その構成は種々の電源回路を適用できる。一
方、33，34は二次整流回路として整流ダイオードの代わ
りに設けられ、主トランス21の二次巻線21Ｂ，21Ｃに誘
起した電圧を整流するＭＯＳ型ＦＥＴであり、このＦＥ
Ｔ33，34は、効率を上げるために例えばオン抵抗が低い
などの同期整流方式に適した特性を有していることが好
ましい。また、各ＦＥＴ33，34のドレイン・ソース間に
は、ソース側にアノードが接続されるボディーダイオー
ド35，36が存在する。ＦＥＴ33のドレインは、主トラン
ス21の二次巻線21Ｂの非ドット側端子に接続されるとと
もに、このＦＥＴ33のゲートは、ドライブトランス31の
二次巻線31Ｂのドット側端子に接続される。また、ＦＥ
Ｔ34のドレインは、主トランス21の二次巻線21Ｃのドッ
ト側端子に接続されるとともに、このＦＥＴ34のゲート
は、ドライブトランス31の二次巻線31Ｃの非ドット側端
子に接続される。そして、各ＦＥＴ33，34のソース、お
よびドライブトランス31を構成する二次巻線31Ｂの非ド
ット側端子と、二次巻線31Ｃのドット側端子が共通して
出力端子−Ｖｏｕｔに接続される。なお、37は出力端子
＋Ｖｏｕｔ，−Ｖｏｕｔ間に接続された平滑コンデンサ
である。
【００１３】次に、上記構成につきその作用を説明す
る。先ず、主トランス21の一次側において、パルス幅制
御回路28からの駆動信号により、ＦＥＴ22をオン，オフ
動作させることによって、入力電圧Ｖｉｎが主トランス
21の一次巻線21Ａに断続的に印加される。一方、ＦＥＴ
25は前記ＦＥＴ22と交互にオン，オフを繰り返し、か
つ、各ＦＥＴ22，25のオン，オフ切換わり時において、
一定のデッドタイムが存在するようにパルス幅制御回路
28を介して制御される。このとき、ＦＥＴ25がターンオ
フしてからＦＥＴ22がターンオンするまでのデッドタイ
ム間に、主トランス21の一次巻線21Ａに蓄積されたエネ
ルギーによりＦＥＴ22内に存在するキャパシタを放電さ
せ、かつ、ＦＥＴ22がターンオフしてからＦＥＴ25がタ
ーンオンするまでのデッドタイム間に、一次巻線21Ａに
蓄積されたエネルギーによりＦＥＴ25内に存在するキャ
パシタを放電させるように各ＦＥＴ22，25をスイッチン
グ制御すれば、各ＦＥＴ22，25のスイッチング損失は最
小になり、零電圧スイッチングが達成される。
る。先ず、主トランス21の一次側において、パルス幅制
御回路28からの駆動信号により、ＦＥＴ22をオン，オフ
動作させることによって、入力電圧Ｖｉｎが主トランス
21の一次巻線21Ａに断続的に印加される。一方、ＦＥＴ
25は前記ＦＥＴ22と交互にオン，オフを繰り返し、か
つ、各ＦＥＴ22，25のオン，オフ切換わり時において、
一定のデッドタイムが存在するようにパルス幅制御回路
28を介して制御される。このとき、ＦＥＴ25がターンオ
フしてからＦＥＴ22がターンオンするまでのデッドタイ
ム間に、主トランス21の一次巻線21Ａに蓄積されたエネ
ルギーによりＦＥＴ22内に存在するキャパシタを放電さ
せ、かつ、ＦＥＴ22がターンオフしてからＦＥＴ25がタ
ーンオンするまでのデッドタイム間に、一次巻線21Ａに
蓄積されたエネルギーによりＦＥＴ25内に存在するキャ
パシタを放電させるように各ＦＥＴ22，25をスイッチン
グ制御すれば、各ＦＥＴ22，25のスイッチング損失は最
小になり、零電圧スイッチングが達成される。
【００１４】上記各ＦＥＴ22，25における一連の動作
中、ＦＥＴ22がターンオフすると、主トランス21の一次
巻線21Ａにはフライバック電圧が発生し、一次巻線21Ａ
は電流の連続性を維持する一種の定電流源として作用す
るが、ＦＥＴ25がターンオンすると一次巻線21Ａに発生
するフライバック電圧は低インピーダンスのブロッキン
グコンデンサ26に充電され、略一定の値にクランプされ
る。したがって、一次巻線21Ａの両端電圧は略矩形状に
波形整形されることになる。
中、ＦＥＴ22がターンオフすると、主トランス21の一次
巻線21Ａにはフライバック電圧が発生し、一次巻線21Ａ
は電流の連続性を維持する一種の定電流源として作用す
るが、ＦＥＴ25がターンオンすると一次巻線21Ａに発生
するフライバック電圧は低インピーダンスのブロッキン
グコンデンサ26に充電され、略一定の値にクランプされ
る。したがって、一次巻線21Ａの両端電圧は略矩形状に
波形整形されることになる。
【００１５】一方、主トランス21の二次側では、各ＦＥ
Ｔ22，25のオン，オフ動作に伴って、一次巻線21Ａに比
例した電圧が二次巻線21Ｂ，21Ｃに発生するとともに、
ドライブトランス31の各二次巻線31Ｂ，31Ｃおよび補助
巻線31Ｄにも、一次巻線31Ａに比例した電圧が発生す
る。先ず、ＦＥＴ22がターンオンすると、一次巻線21Ａ
のドット側に正極性の電圧が加わり、二次巻線21Ｂ，21
Ｃのドット側に正極性の電圧が誘起される。また、ドラ
イブトランス31の一次巻線31Ａにはドット側に正極性の
電圧が印加され、二次巻線31Ｂ，31Ｃおよび補助巻線31
Ｄのドット側に正極性の電圧が誘起される。ＦＥＴ33の
ゲート・ソース間には、このＦＥＴ33をターンオンさせ
るのに充分な電圧が二次巻線31Ｂから供給され、ＦＥＴ
33のソース・ドレイン間は導通状態となるが、ＦＥＴ34
のゲート電位はソース電位よりも低くなり、ＦＥＴ34の
ソース・ドレイン間はオフ状態となる。したがって、二
次巻線21ＣからＦＥＴ34のソース側に流れ込もうとする
電流は、ＦＥＴ34のボディーダイオード36によって遮断
され、二次巻線21Ｂ→出力端子＋Ｖｏｕｔ→出力端子−
Ｖｏｕｔ→ＦＥＴ33（またはボディーダイオード35）→
二次巻線21Ｂの経路で出力電流が供給される。
Ｔ22，25のオン，オフ動作に伴って、一次巻線21Ａに比
例した電圧が二次巻線21Ｂ，21Ｃに発生するとともに、
ドライブトランス31の各二次巻線31Ｂ，31Ｃおよび補助
巻線31Ｄにも、一次巻線31Ａに比例した電圧が発生す
る。先ず、ＦＥＴ22がターンオンすると、一次巻線21Ａ
のドット側に正極性の電圧が加わり、二次巻線21Ｂ，21
Ｃのドット側に正極性の電圧が誘起される。また、ドラ
イブトランス31の一次巻線31Ａにはドット側に正極性の
電圧が印加され、二次巻線31Ｂ，31Ｃおよび補助巻線31
Ｄのドット側に正極性の電圧が誘起される。ＦＥＴ33の
ゲート・ソース間には、このＦＥＴ33をターンオンさせ
るのに充分な電圧が二次巻線31Ｂから供給され、ＦＥＴ
33のソース・ドレイン間は導通状態となるが、ＦＥＴ34
のゲート電位はソース電位よりも低くなり、ＦＥＴ34の
ソース・ドレイン間はオフ状態となる。したがって、二
次巻線21ＣからＦＥＴ34のソース側に流れ込もうとする
電流は、ＦＥＴ34のボディーダイオード36によって遮断
され、二次巻線21Ｂ→出力端子＋Ｖｏｕｔ→出力端子−
Ｖｏｕｔ→ＦＥＴ33（またはボディーダイオード35）→
二次巻線21Ｂの経路で出力電流が供給される。
【００１６】次に、ＦＥＴ22がターンオフすると、今度
は一次巻線21Ａの非ドット側に正極性の電圧が加わり、
二次巻線21Ｂ，21Ｃの非ドット側に正極性の電圧が誘起
される。また、ドライブトランス31の一次巻線31Ａには
非ドット側に正極性の電圧が印加され、二次巻線31Ｂ，
31Ｃおよび補助巻線31Ｄの非ドット側に正極性の電圧が
誘起される。ＦＥＴ34のゲート・ソース間には、このＦ
ＥＴ34をターンオンさせるのに充分な電圧が二次巻線31
Ｃから供給され、ＦＥＴ34のソース・ドレイン間は導通
状態となるが、ＦＥＴ33のゲート電位はソース電位より
も低くなり、ＦＥＴ33のソース・ドレイン間はオフ状態
となる。したがって、二次巻線21ＢからＦＥＴ33のソー
ス側に流れ込もうとする電流は、ＦＥＴ33のボディーダ
イオード35によって遮断され、二次巻線21Ｃ→出力端子
＋Ｖｏｕｔ→出力端子−Ｖｏｕｔ→ＦＥＴ34（またはボ
ディーダイオード36）→二次巻線21Ｃの経路で出力電流
が供給される。こうして、ＦＥＴ22のオン，オフ動作が
繰り返される毎に、二次巻線21Ｂ，21Ｃから交互に出力
電流が供給されることにより、平滑コンデンサ37を介し
て出力電圧Ｖｏが発生する。
は一次巻線21Ａの非ドット側に正極性の電圧が加わり、
二次巻線21Ｂ，21Ｃの非ドット側に正極性の電圧が誘起
される。また、ドライブトランス31の一次巻線31Ａには
非ドット側に正極性の電圧が印加され、二次巻線31Ｂ，
31Ｃおよび補助巻線31Ｄの非ドット側に正極性の電圧が
誘起される。ＦＥＴ34のゲート・ソース間には、このＦ
ＥＴ34をターンオンさせるのに充分な電圧が二次巻線31
Ｃから供給され、ＦＥＴ34のソース・ドレイン間は導通
状態となるが、ＦＥＴ33のゲート電位はソース電位より
も低くなり、ＦＥＴ33のソース・ドレイン間はオフ状態
となる。したがって、二次巻線21ＢからＦＥＴ33のソー
ス側に流れ込もうとする電流は、ＦＥＴ33のボディーダ
イオード35によって遮断され、二次巻線21Ｃ→出力端子
＋Ｖｏｕｔ→出力端子−Ｖｏｕｔ→ＦＥＴ34（またはボ
ディーダイオード36）→二次巻線21Ｃの経路で出力電流
が供給される。こうして、ＦＥＴ22のオン，オフ動作が
繰り返される毎に、二次巻線21Ｂ，21Ｃから交互に出力
電流が供給されることにより、平滑コンデンサ37を介し
て出力電圧Ｖｏが発生する。
【００１７】以上のように上記実施例によれば、主トラ
ンスの二次巻線に誘起した電圧を整流する二次整流回路
として、一対のＦＥＴ33，34を用いたスイッチング電源
装置において、主トランス21とは別体のドライブトラン
ス31の一次巻線31Ａを、主トランス21の二次巻線21Ｂ，
21Ｃの両端に接続するとともに、ドライブトランス31の
二次巻線31Ｂ，31Ｃの両端を各ＦＥＴ33，34のゲート・
ソース間に接続することによって、主トランス21の構造
を一切複雑化させることなく、ＦＥＴ33，34を動作させ
るのに充分な電圧の駆動信号を二次巻線31Ｂ，31Ｃから
ＦＥＴ33，34に供給することができる。したがって、出
力電圧Ｖｏが５Ｖ以下の低電圧であっても、ドライブト
ランス31を主トランス21の二次巻線21Ｂ，21Ｃに接続す
るだけで、スイッチング素子たるＦＥＴ22に同期してＦ
ＥＴ33，34を充分にオン，オフ動作させることができる
とともに、主トランス21に補助巻線を巻回す必要がな
く、その製造コストを低減することが可能となる。な
お、本実施例の場合、主トランス21の二次側が全波整流
型であれば、電力変換回路23の構成が変わっても、同一
の効果がもたらされる。
ンスの二次巻線に誘起した電圧を整流する二次整流回路
として、一対のＦＥＴ33，34を用いたスイッチング電源
装置において、主トランス21とは別体のドライブトラン
ス31の一次巻線31Ａを、主トランス21の二次巻線21Ｂ，
21Ｃの両端に接続するとともに、ドライブトランス31の
二次巻線31Ｂ，31Ｃの両端を各ＦＥＴ33，34のゲート・
ソース間に接続することによって、主トランス21の構造
を一切複雑化させることなく、ＦＥＴ33，34を動作させ
るのに充分な電圧の駆動信号を二次巻線31Ｂ，31Ｃから
ＦＥＴ33，34に供給することができる。したがって、出
力電圧Ｖｏが５Ｖ以下の低電圧であっても、ドライブト
ランス31を主トランス21の二次巻線21Ｂ，21Ｃに接続す
るだけで、スイッチング素子たるＦＥＴ22に同期してＦ
ＥＴ33，34を充分にオン，オフ動作させることができる
とともに、主トランス21に補助巻線を巻回す必要がな
く、その製造コストを低減することが可能となる。な
お、本実施例の場合、主トランス21の二次側が全波整流
型であれば、電力変換回路23の構成が変わっても、同一
の効果がもたらされる。
【００１８】また、請求項２に対応して、ドライブトラ
ンス31に補助巻線31Ｄを巻回し、この補助巻線31ＤにＦ
ＥＴ22，25をオン，オフ制御するパルス幅制御回路28の
補助電源回路32を設けたことによって、別のトランスを
装置内に付加することなく、ＦＥＴ33，34を駆動させる
ドライブトランス31を利用して、簡単に補助電源回路32
を得ることができるようになる。
ンス31に補助巻線31Ｄを巻回し、この補助巻線31ＤにＦ
ＥＴ22，25をオン，オフ制御するパルス幅制御回路28の
補助電源回路32を設けたことによって、別のトランスを
装置内に付加することなく、ＦＥＴ33，34を駆動させる
ドライブトランス31を利用して、簡単に補助電源回路32
を得ることができるようになる。
【００１９】さらに、実施例上の効果として、各ＦＥＴ
33，34に駆動信号を供給するドライブトランス31を主ト
ランス21の二次巻線21Ｂ，21Ｃに接続するとともに、主
トランス21の一次巻線21Ａ間にこの一次巻線21Ａのフラ
イバック電圧をクランプするＦＥＴ25とブロッキングコ
ンデンサ26との直列回路を接続することにより、一次巻
線21Ａに発生するフライバック電圧はＦＥＴ25がターン
オンすると略一定の値にクランプされ、ＦＥＴ22のター
ンオフ時に主トランス21の二次巻線21Ｂ，21Ｃ側に過大
な電圧が誘起されなくなる。したがって、ドライブトラ
ンス31およびこのドライブトランス31の二次巻線31Ｂ，
31Ｃおよび補助巻線31Ｄに接続されたＦＥＴ33，34や補
助電源回路32に過電圧が加わることを防止することがで
きる。
33，34に駆動信号を供給するドライブトランス31を主ト
ランス21の二次巻線21Ｂ，21Ｃに接続するとともに、主
トランス21の一次巻線21Ａ間にこの一次巻線21Ａのフラ
イバック電圧をクランプするＦＥＴ25とブロッキングコ
ンデンサ26との直列回路を接続することにより、一次巻
線21Ａに発生するフライバック電圧はＦＥＴ25がターン
オンすると略一定の値にクランプされ、ＦＥＴ22のター
ンオフ時に主トランス21の二次巻線21Ｂ，21Ｃ側に過大
な電圧が誘起されなくなる。したがって、ドライブトラ
ンス31およびこのドライブトランス31の二次巻線31Ｂ，
31Ｃおよび補助巻線31Ｄに接続されたＦＥＴ33，34や補
助電源回路32に過電圧が加わることを防止することがで
きる。
【００２０】次に、本発明の第２実施例を図２に基づき
説明する。なお、前述の第１実施例と同一部分には同一
符号を付し、その共通する部分の詳細なる説明は省略す
る。図１に示す第１実施例と異なる点は、本実施例では
電力変換回路23としてフォワード型のコンバータを用い
ていることにあり、これに伴って、ＦＥＴ33，34の接続
位置なども異なっている。すなわち、入力端子＋Ｖｉ
ｎ，−Ｖｉｎ間には、電力変換回路23を構成するトラン
ス21の一次巻線21Ａとスイッチング素子たるＦＥＴ22の
直列回路が接続され、パルス幅制御回路28からの駆動信
号によりＦＥＴ22をオン，オフ動作させることで、入力
電圧Ｖｉｎが断続的にトランス21の一次巻線21Ａに印加
される。また、トランス21の二次巻線21Ｂには、二次整
流回路としてボディーダイオード35，36を備えたＦＥＴ
33，34の他に、チョークコイル41および平滑コンデンサ
37が接続され、トランス21の二次巻線21Ｂに誘起された
電圧がこれらの各素子を介して整流平滑される。一方、
ＦＥＴ33は出力電圧−Ｖｏｕｔライン間に挿入接続され
るとともに、ＦＥＴ34は主トランス21の二次巻線21Ｂ間
に接続され、ＦＥＴ33のゲートはドライブトランス31の
二次巻線31Ｃのドット側端子に接続されるのに対し、Ｆ
ＥＴ34のゲートはドライブトランス31の二次巻線31Ｂの
非ドット側端子に接続される。そして、二次巻線31Ｂの
ドット側端子と、二次巻線31Ｃの非ドット側端子が、い
ずれもＦＥＴ33，34のソースである出力電圧−Ｖｏｕｔ
ラインに接続される。なお、図示しないが、ドライブト
ランス31に第１実施例と同様に補助巻線を設け、この補
助巻線に接続された補助電源回路によりパルス幅制御回
路28に動作電圧を供給するようにしてもよい。この場合
には、ＦＥＴ33，34を駆動させるドライブトランス31を
利用して、簡単に補助電源回路を得ることができるよう
になる。
説明する。なお、前述の第１実施例と同一部分には同一
符号を付し、その共通する部分の詳細なる説明は省略す
る。図１に示す第１実施例と異なる点は、本実施例では
電力変換回路23としてフォワード型のコンバータを用い
ていることにあり、これに伴って、ＦＥＴ33，34の接続
位置なども異なっている。すなわち、入力端子＋Ｖｉ
ｎ，−Ｖｉｎ間には、電力変換回路23を構成するトラン
ス21の一次巻線21Ａとスイッチング素子たるＦＥＴ22の
直列回路が接続され、パルス幅制御回路28からの駆動信
号によりＦＥＴ22をオン，オフ動作させることで、入力
電圧Ｖｉｎが断続的にトランス21の一次巻線21Ａに印加
される。また、トランス21の二次巻線21Ｂには、二次整
流回路としてボディーダイオード35，36を備えたＦＥＴ
33，34の他に、チョークコイル41および平滑コンデンサ
37が接続され、トランス21の二次巻線21Ｂに誘起された
電圧がこれらの各素子を介して整流平滑される。一方、
ＦＥＴ33は出力電圧−Ｖｏｕｔライン間に挿入接続され
るとともに、ＦＥＴ34は主トランス21の二次巻線21Ｂ間
に接続され、ＦＥＴ33のゲートはドライブトランス31の
二次巻線31Ｃのドット側端子に接続されるのに対し、Ｆ
ＥＴ34のゲートはドライブトランス31の二次巻線31Ｂの
非ドット側端子に接続される。そして、二次巻線31Ｂの
ドット側端子と、二次巻線31Ｃの非ドット側端子が、い
ずれもＦＥＴ33，34のソースである出力電圧−Ｖｏｕｔ
ラインに接続される。なお、図示しないが、ドライブト
ランス31に第１実施例と同様に補助巻線を設け、この補
助巻線に接続された補助電源回路によりパルス幅制御回
路28に動作電圧を供給するようにしてもよい。この場合
には、ＦＥＴ33，34を駆動させるドライブトランス31を
利用して、簡単に補助電源回路を得ることができるよう
になる。
【００２１】本実施例においては、パルス幅制御回路28
から所定のパルス幅を有する駆動信号がＦＥＴ22に与え
られることにより、ＦＥＴ22がオン，オフ動作を繰り返
すが、ＦＥＴ22がターンオンすると、主トランス21は二
次巻線21Ｂのドット側に正極性の電圧が誘起され、ドラ
イブトランス31の二次巻線31Ｂ，31Ｃのドット側に正極
性の電圧が誘起される。このとき、ＦＥＴ33のゲート電
位はソース電位よりも高くなり、ＦＥＴ33のソース・ド
レイン間はオン状態となるため、二次巻線21Ｂ→チョー
クコイル41→出力端子＋Ｖｏｕｔ→出力端子−Ｖｏｕｔ
→ＦＥＴ33（またはボディーダイオード35）→二次巻線
21Ｂの経路で出力電流が供給されるとともに、チョーク
コイル41にエネルギーが蓄えられる。
から所定のパルス幅を有する駆動信号がＦＥＴ22に与え
られることにより、ＦＥＴ22がオン，オフ動作を繰り返
すが、ＦＥＴ22がターンオンすると、主トランス21は二
次巻線21Ｂのドット側に正極性の電圧が誘起され、ドラ
イブトランス31の二次巻線31Ｂ，31Ｃのドット側に正極
性の電圧が誘起される。このとき、ＦＥＴ33のゲート電
位はソース電位よりも高くなり、ＦＥＴ33のソース・ド
レイン間はオン状態となるため、二次巻線21Ｂ→チョー
クコイル41→出力端子＋Ｖｏｕｔ→出力端子−Ｖｏｕｔ
→ＦＥＴ33（またはボディーダイオード35）→二次巻線
21Ｂの経路で出力電流が供給されるとともに、チョーク
コイル41にエネルギーが蓄えられる。
【００２２】次に、ＦＥＴ22がターンオフすると、今度
は主トランス21の二次巻線21Ｂの非ドット側に正極性の
電圧が誘起される。そして、ドライブトランス31の一次
巻線31Ａには非ドット側に正極性の電圧が印加され、二
次巻線31Ｂ，31Ｃの非ドット側に正極性の電圧が誘起さ
れる。ＦＥＴ34のゲート・ソース間には、ＦＥＴ34をタ
ーンオンさせるのに充分な電圧が二次巻線31Ｂから供給
され、ＦＥＴ34のソース・ドレイン間は導通状態とな
る。したがって、この場合には、チョークコイル41に蓄
えられたエネルギーが放出され、チョークコイル41→出
力端子＋Ｖｏｕｔ→出力端子−Ｖｏｕｔ→ＦＥＴ34（ま
たはボディーダイオード36）→チョークコイル41の経路
で出力電流が供給される。
は主トランス21の二次巻線21Ｂの非ドット側に正極性の
電圧が誘起される。そして、ドライブトランス31の一次
巻線31Ａには非ドット側に正極性の電圧が印加され、二
次巻線31Ｂ，31Ｃの非ドット側に正極性の電圧が誘起さ
れる。ＦＥＴ34のゲート・ソース間には、ＦＥＴ34をタ
ーンオンさせるのに充分な電圧が二次巻線31Ｂから供給
され、ＦＥＴ34のソース・ドレイン間は導通状態とな
る。したがって、この場合には、チョークコイル41に蓄
えられたエネルギーが放出され、チョークコイル41→出
力端子＋Ｖｏｕｔ→出力端子−Ｖｏｕｔ→ＦＥＴ34（ま
たはボディーダイオード36）→チョークコイル41の経路
で出力電流が供給される。
【００２３】以上のように、電力変換回路23としてフォ
ワード型コンバータを有する本実施例においても、第１
実施例と同様に、主トランス21とは別体のドライブトラ
ンス31の一次巻線31Ａを、主トランス21の二次巻線21Ｂ
の両端に接続するとともに、ドライブトランス31の二次
巻線31Ｂ，31Ｃの両端を各ＦＥＴ34，33のゲート・ソー
ス間に接続することによって、主トランス21の構造を一
切複雑化させることなく、ＦＥＴ33，34を動作させるの
に充分な電圧の駆動信号を、ドライブトランス31の二次
巻線31Ｂ，31ＣからＦＥＴ34，33に供給することができ
る。
ワード型コンバータを有する本実施例においても、第１
実施例と同様に、主トランス21とは別体のドライブトラ
ンス31の一次巻線31Ａを、主トランス21の二次巻線21Ｂ
の両端に接続するとともに、ドライブトランス31の二次
巻線31Ｂ，31Ｃの両端を各ＦＥＴ34，33のゲート・ソー
ス間に接続することによって、主トランス21の構造を一
切複雑化させることなく、ＦＥＴ33，34を動作させるの
に充分な電圧の駆動信号を、ドライブトランス31の二次
巻線31Ｂ，31ＣからＦＥＴ34，33に供給することができ
る。
【００２４】図３は本発明の第３実施例を示すものであ
り、前述の第１実施例と同一部分には同一符号を付し、
その共通する部分の詳細なる説明は省略する。本実施例
は、電力変換回路23としてフライバック型のコンバータ
を用いている点が注目される。この場合、二次整流回路
として用いられるＦＥＴ33は，出力電圧−Ｖｏｕｔライ
ンに挿入接続され、ドライブトランス31の二次巻線31Ｂ
より駆動信号が供給されるようになっている。ＦＥＴ33
のゲートは、二次巻線31Ｂの非ドット側端子に接続され
るが、二次巻線31Ｂのドット側端子は、ＦＥＴ33のソー
スである出力電圧−Ｖｏｕｔラインに接続される。な
お、図示しないが、ドライブトランス31に第１実施例と
同様に補助巻線を設け、この補助巻線に接続された補助
電源回路によりパルス幅制御回路28に動作電圧を供給す
るようにしてもよい。この場合には、ＦＥＴ33を駆動さ
せるドライブトランス31を利用して、簡単に補助電源回
路を得ることができるようになる。
り、前述の第１実施例と同一部分には同一符号を付し、
その共通する部分の詳細なる説明は省略する。本実施例
は、電力変換回路23としてフライバック型のコンバータ
を用いている点が注目される。この場合、二次整流回路
として用いられるＦＥＴ33は，出力電圧−Ｖｏｕｔライ
ンに挿入接続され、ドライブトランス31の二次巻線31Ｂ
より駆動信号が供給されるようになっている。ＦＥＴ33
のゲートは、二次巻線31Ｂの非ドット側端子に接続され
るが、二次巻線31Ｂのドット側端子は、ＦＥＴ33のソー
スである出力電圧−Ｖｏｕｔラインに接続される。な
お、図示しないが、ドライブトランス31に第１実施例と
同様に補助巻線を設け、この補助巻線に接続された補助
電源回路によりパルス幅制御回路28に動作電圧を供給す
るようにしてもよい。この場合には、ＦＥＴ33を駆動さ
せるドライブトランス31を利用して、簡単に補助電源回
路を得ることができるようになる。
【００２５】しかして、ＦＥＴ22がターンオンすると、
主トランス21の二次巻線21Ｂにはドット側に一次巻線21
Ａに比例した正電極の電圧が誘起される。このとき、ド
ライブトランス31の二次巻線31Ｂはドット側端子に正電
極の電圧が誘起されるため、ＦＥＴ33のソース・ドレイ
ン間はオフ状態となり、主トランス21の二次巻線21Ｂか
ら出力電圧−Ｖｏｕｔラインに流れ込もうとする電流
は、ダイオード35により阻止される。したがって、主ト
ランス21の一次巻線21Ａには、エネルギーが蓄えられる
ことになる。
主トランス21の二次巻線21Ｂにはドット側に一次巻線21
Ａに比例した正電極の電圧が誘起される。このとき、ド
ライブトランス31の二次巻線31Ｂはドット側端子に正電
極の電圧が誘起されるため、ＦＥＴ33のソース・ドレイ
ン間はオフ状態となり、主トランス21の二次巻線21Ｂか
ら出力電圧−Ｖｏｕｔラインに流れ込もうとする電流
は、ダイオード35により阻止される。したがって、主ト
ランス21の一次巻線21Ａには、エネルギーが蓄えられる
ことになる。
【００２６】一方、ＦＥＴ22がターンオフすると、主ト
ランス21の二次巻線21Ｂには非ドット側に正電極の電圧
が誘起される。このとき、ドライブトランス31の二次巻
線３１Ｂは非ドット側端子に正電極の電圧が誘起される
ため、ＦＥＴ３３のソース・ドレイン間は導通状態とな
る。したがって、この場合には、主トランス21の一次巻
線21Ａに蓄えられたエネルギーが二次巻線21Ｂから放出
され、二次巻線21Ｂ→出力端子＋Ｖｏｕｔ→出力端子−
Ｖｏｕｔ→ＦＥＴ33（またはボディーダイオード35）→
二次巻線21Ｂの経路で出力電流が供給される。
ランス21の二次巻線21Ｂには非ドット側に正電極の電圧
が誘起される。このとき、ドライブトランス31の二次巻
線３１Ｂは非ドット側端子に正電極の電圧が誘起される
ため、ＦＥＴ３３のソース・ドレイン間は導通状態とな
る。したがって、この場合には、主トランス21の一次巻
線21Ａに蓄えられたエネルギーが二次巻線21Ｂから放出
され、二次巻線21Ｂ→出力端子＋Ｖｏｕｔ→出力端子−
Ｖｏｕｔ→ＦＥＴ33（またはボディーダイオード35）→
二次巻線21Ｂの経路で出力電流が供給される。
【００２７】以上のように、電力変換回路23としてフラ
イバック型コンバータを有する本実施例においても、第
１および第２実施例と同様に、主トランス21とは別体の
ドライブトランス31の一次巻線31Ａを、主トランス21の
二次巻線21Ｂの両端に接続するとともに、ドライブトラ
ンス31の二次巻線31Ｂの両端をＦＥＴ33のゲート・ソー
ス間に接続することによって、主トランス21の構造を一
切複雑化させることなく、ＦＥＴ33を動作させるのに充
分な電圧の駆動信号を、ドライブトランス31の二次巻線
31ＢからＦＥＴ33に供給することができる。
イバック型コンバータを有する本実施例においても、第
１および第２実施例と同様に、主トランス21とは別体の
ドライブトランス31の一次巻線31Ａを、主トランス21の
二次巻線21Ｂの両端に接続するとともに、ドライブトラ
ンス31の二次巻線31Ｂの両端をＦＥＴ33のゲート・ソー
ス間に接続することによって、主トランス21の構造を一
切複雑化させることなく、ＦＥＴ33を動作させるのに充
分な電圧の駆動信号を、ドライブトランス31の二次巻線
31ＢからＦＥＴ33に供給することができる。
【００２８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲において種々の変形実
施が可能である。
のではなく、本発明の要旨の範囲において種々の変形実
施が可能である。
【００２９】
【発明の効果】請求項１に記載のスイッチング電源装置
は、主トランスの一次巻線に印加される直流入力電圧を
スイッチング素子のオン，オフ動作により断続して所定
の直流出力電圧を得る電力変換回路と、前記主トランス
の二次巻線に誘起した電圧を整流するＭＯＳ型ＦＥＴ
と、前記主トランスの二次巻線両端にその一次巻線が接
続され二次巻線から前記ＭＯＳ型ＦＥＴに駆動信号を供
給する前記主トランスとは別体のドライブトランスとか
らなり、主トランスの構造を複雑化させることなく、い
かなる出力電圧範囲に対してもＭＯＳ型ＦＥＴを充分に
動作させることが可能となる。
は、主トランスの一次巻線に印加される直流入力電圧を
スイッチング素子のオン，オフ動作により断続して所定
の直流出力電圧を得る電力変換回路と、前記主トランス
の二次巻線に誘起した電圧を整流するＭＯＳ型ＦＥＴ
と、前記主トランスの二次巻線両端にその一次巻線が接
続され二次巻線から前記ＭＯＳ型ＦＥＴに駆動信号を供
給する前記主トランスとは別体のドライブトランスとか
らなり、主トランスの構造を複雑化させることなく、い
かなる出力電圧範囲に対してもＭＯＳ型ＦＥＴを充分に
動作させることが可能となる。
【００３０】また、請求項２に記載のスイッチング電源
装置は、前記ドライブトランスに補助巻線を巻回し、こ
の補助巻線に前記スイッチング素子をオン，オフ制御す
る制御回路の補助電源回路を設けたものであり、二次整
流回路としてＭＯＳ型ＦＥＴを用い、そのドライブにド
ライブトランスを用いた場合、簡単に補助電源回路を得
ることが可能となる。
装置は、前記ドライブトランスに補助巻線を巻回し、こ
の補助巻線に前記スイッチング素子をオン，オフ制御す
る制御回路の補助電源回路を設けたものであり、二次整
流回路としてＭＯＳ型ＦＥＴを用い、そのドライブにド
ライブトランスを用いた場合、簡単に補助電源回路を得
ることが可能となる。
【図１】本発明の第１実施例を示す回路構成図である。
【図２】本発明の第２実施例を示す回路構成図である。
【図３】本発明の第３実施例を示す回路構成図である。
【図４】従来例を示す回路構成図である。
21 主トランス 21Ａ 主トランスの一次巻線 21Ｂ，21Ｃ 主トランスの二次巻線 22 ＭＯＳ型ＦＥＴ（スイッチング素子） 28 パルス幅制御回路（制御回路） 31 ドライブトランス 31Ａ ドライブトランスの一次巻線 31Ｂ，31Ｃ ドライブトランスの二次巻線 31Ｄ ドライブトランスの補助巻線 32 補助電源回路 33，34 ＭＯＳ型ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/28
Claims (2)
- 【請求項１】 主トランスの一次巻線に印加される直流
入力電圧をスイッチング素子のオン，オフ動作により断
続して所定の直流出力電圧を得る電力変換回路と、前記
主トランスの二次巻線に誘起した電圧を整流するＭＯＳ
型ＦＥＴと、前記主トランスの二次巻線両端にその一次
巻線が接続され二次巻線から前記ＭＯＳ型ＦＥＴに駆動
信号を供給する前記主トランスとは別体のドライブトラ
ンスとからなることを特徴とするスイッチング電源装
置。 - 【請求項２】 前記ドライブトランスに補助巻線を巻回
し、この補助巻線に前記スイッチング素子をオン，オフ
制御する制御回路の補助電源回路を設けたことを特徴と
する請求項１に記載のスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03497394A JP3341441B2 (ja) | 1994-03-04 | 1994-03-04 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03497394A JP3341441B2 (ja) | 1994-03-04 | 1994-03-04 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07245943A JPH07245943A (ja) | 1995-09-19 |
| JP3341441B2 true JP3341441B2 (ja) | 2002-11-05 |
Family
ID=12429093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03497394A Expired - Fee Related JP3341441B2 (ja) | 1994-03-04 | 1994-03-04 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3341441B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5973939A (en) * | 1996-08-29 | 1999-10-26 | Trw Inc. | Double forward converter with soft-PWM switching |
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