JP3341298B2 - Semiconductor storage device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は半導体記憶装置に係り、
特にセルアレイがブロック化された半導体記憶装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a semiconductor memory device in which a cell array is blocked.

【０００２】近年、ダイナミック・ランダム・アクセス
メモリ（ＤＲＡＭ）は大容量化と共に、出力の多ビット
化（例えば、５１２ｋビット×８，２５６ｋビット×１
６等）が要求されている。2. Description of the Related Art In recent years, dynamic random access memories (DRAMs) have a large capacity and a multi-bit output (for example, 512 kbits × 8, 256 kbits × 1).
6) are required.

【０００３】これはＤＲＡＭがワークステーション、パ
ソコン、ハンドヘルドコンピュータ等で多く使用される
比率が高くなり、メモリのアドレスの深さ（多さ）より
同時に多ビットを読み出せる機能が必要となったことに
よる。[0003] This is because DRAMs are increasingly used in workstations, personal computers, hand-held computers, and the like, and a function of reading multiple bits simultaneously from the depth (largeness) of a memory address is required. .

【０００４】現在のＤＲＡＭは大容量化と共にチップ上
でメモリセルを複数のブロックに分割した構成とされて
いる。[0004] Current DRAMs have a structure in which memory cells are divided into a plurality of blocks on a chip with the increase in capacity.

【０００５】このような、ＤＲＡＭでは消費電流の低減
とレイアウトの効率化から各ブロック毎に同じ周辺回路
が設けられており、アクセスする際には入力されたアド
レス信号の内容によりどれか１つのブロックだけを動作
させアクセスする方式が一般的である。In such a DRAM, the same peripheral circuit is provided for each block in order to reduce current consumption and improve layout efficiency. When accessing, any one of the blocks depends on the contents of an input address signal. In general, a method is used in which only the device is operated and accessed.

【０００６】このような、ＤＲＡＭでは各ブロックの持
つデータバスの本数が例えば４本に限られているため、
多ビット化して８ビットの出力を得ようとする場合、同
時に２ブロックを動作させることにより８ビット出力を
得ている。In such a DRAM, since the number of data buses in each block is limited to, for example, four,
When trying to obtain an 8-bit output by increasing the number of bits, an 8-bit output is obtained by operating two blocks simultaneously.

【０００７】[0007]

【従来の技術】図８は従来の一例のブロック図を示す。
同図中、１はモードコントロール回路を示す。モードコ
ントロール回路１にはローアドレスストローブ（ＲＡ
Ｓ）信号及びコラムアドレスストローブ（ＣＡＳ）信号
がバッファアンプ２，３を介して入力されると共に、Ｎ
ＡＮＤゲート４を介して生成されるＲＡＳ信号とＣＡＳ
信号とのＮＡＮＤ論理信号が入力される。モードコント
ロール回路１はこれらの信号より、動作モードを決定す
るモードコントロール信号を生成し、メモリブロック５
-1〜５-8に対して出力する。2. Description of the Related Art FIG . 8 is a block diagram showing a conventional example.
In the figure, reference numeral 1 denotes a mode control circuit. The mode control circuit 1 has a row address strobe (RA
S) signal and column address strobe (CAS) signal are input via buffer amplifiers 2 and 3 and N
RAS signal generated via AND gate 4 and CAS signal
A NAND logic signal with the signal is input. The mode control circuit 1 generates a mode control signal for determining an operation mode from these signals, and
Output for -1 to 5-8.

【０００８】６はアドレス入力回路を示す。アドレス入
力回路６はバッファアンプ６ａ及びラッチ６ｂよりな
る。Reference numeral 6 denotes an address input circuit. The address input circuit 6 includes a buffer amplifier 6a and a latch 6b.

【０００９】アドレス入力回路６にはアドレス信号Ａ0
〜Ａn が入力される。アドレス入力回路６はアドレス信
号Ａ0 〜Ａn をバッファアンプ６ａを介してラッチ６ｂ
に供給し、所定のタイミングでラッチしつつ、アドレス
信号Ａ0 〜Ａn 及びその反転信号をメモリブロック２-1
〜２-4に対して出力する。Address signal A0 is applied to address input circuit 6.
~ An is input. The address input circuit 6 latches the address signals A0 to An via a buffer amplifier 6a and latches them.
While latching at a predetermined timing, the address signals A0 to An and their inverted signals are stored in the memory block 2-1.
To 2-4.

【００１０】図９はメモリブロックの構成図を示す。本
実施例ではメモリブロック２-1とメモリブロック２-2と
が同時にアクセスされ、メモリブロック２-3とメモリブ
ロック２-4とが同時にアクセスされる構成とされてい
る。このため、メモリブロック２-1とメモリブロック２
-2とで同期を取ると共に、メモリブロック２-3とメモリ
ブロック２-4とで同期を取る構成とされる。FIG . 9 shows a configuration diagram of a memory block. In this embodiment, the memory block 2-1 and the memory block 2-2 are simultaneously accessed, and the memory block 2-3 and the memory block 2-4 are simultaneously accessed. Therefore, the memory blocks 2-1 and 2
-2, and the memory block 2-3 and the memory block 2-4.

【００１１】メモリブロック２-1〜２-4はメモリブロッ
ク２-1及びメモリブロック２-2とメモリブロック２-3及
びメモリブロック２-4とで同一の構成となるため、ここ
ではメモリブロック２-1及びメモリブロック２-2の構成
についてのみ説明する。The memory blocks 2-1 to 2-4 have the same configuration in the memory blocks 2-1 and 2-2 and the memory blocks 2-3 and 2-4. 1 and the configuration of the memory block 2-2 will be described.

【００１２】メモリブロック２-1はワード線駆動信号
（ＷＤ）生成回路２ａ，ブースト回路２ｂ，プリデコー
ダ２ｃ，センスアンプ部（コラムデコーダを含む）２
ｄ，ローデコーダ２ｅ，セルアレイ２ｆよりなる。ＷＤ
生成回路２ａはアドレス入力回路６よりメモリブロック
２-1〜２-4を識別するためのブロックアドレス信号が供
給され、ブロックアドレス信号に基づいてワード線駆動
信号ＷＤを生成し、ブースト回路２ｂに供給する。The memory block 2-1 includes a word line drive signal (WD) generation circuit 2a, a boost circuit 2b, a predecoder 2c, and a sense amplifier (including a column decoder) 2.
d, a row decoder 2e, and a cell array 2f. WD
The generation circuit 2a is supplied with a block address signal for identifying the memory blocks 2-1 to 2-4 from the address input circuit 6, generates a word line drive signal WD based on the block address signal, and supplies it to the boost circuit 2b. I do.

【００１３】ブースト回路２ｂはワード線駆動信号ＷＤ
をブーストして、デコーダ２ｅに供給する。プリデコー
ダ２ｃはアドレス入力回路６からアドレス信号が入力さ
れ、プリデコードされ、ローデコーダ２ｅに供給され
る。ローデコーダ２ｅはプリデコーダ２ｃ及びブースト
回路２ｂの出力信号に基づいてセルアレイ２ｆよりアド
レス信号に応じたセルのビット線を選択する。The boost circuit 2b is connected to a word line drive signal WD
And supplies it to the decoder 2e. The predecoder 2c receives an address signal from the address input circuit 6, performs predecoding, and supplies the predecoded data to the row decoder 2e. The row decoder 2e selects a bit line of a cell corresponding to an address signal from the cell array 2f based on output signals of the predecoder 2c and the boost circuit 2b.

【００１４】また、ブースト回路２ｂの出力は活性化信
号としてセンスアンプ部２ｄに供給される。センスアン
プ部２ｄはセンスアンプ及びコラムデコーダよりなり、
プリデコーダ２ｃからのアドレス信号に応じたワード線
ＷＬが選択されると共にセンスアンプ活性化信号ＬＥ１
とその反転活性化信号により動作させ、必要なセルにア
クセスされる。The output of the boost circuit 2b is supplied to the sense amplifier 2d as an activation signal. The sense amplifier unit 2d includes a sense amplifier and a column decoder.
The word line WL according to the address signal from the predecoder 2c is selected, and the sense amplifier activation signal LE1 is selected.
And its inversion activating signal to access necessary cells.

【００１５】図１０はセンスアンプ及びメモリセルの構
成図を示す。同図中、ＭS はメモリセルを示す。メモリ
セルＭS はスイッチングトランジスタＱ1 及びセルキャ
パシタＣS よりなる。FIG . 10 shows a configuration diagram of a sense amplifier and a memory cell. In the figure, MS indicates a memory cell. The memory cell MS comprises a switching transistor Q1 and a cell capacitor CS.

【００１６】セルキャパシタＣS はスイッチングトラン
ジスタＱ1 を介してビット線ＢＬ，及びワード線ＷＬと
接続してなる。ビット線ＢＬにはセンスアンプＡS が接
続される。センスアンプＡS はトランジスタＱ1 〜Ｑ4
よりなり、ビット線ＢＬの電位のバランスによりビット
線ＢＬを活性化信号φ1 ，φ2 の電位差に応じた値に増
幅する。The cell capacitor CS is connected to the bit line BL and the word line WL via the switching transistor Q1. The sense amplifier AS is connected to the bit line BL. The sense amplifier AS includes transistors Q1 to Q4
And amplifies the bit line BL to a value corresponding to the potential difference between the activation signals φ1 and φ2 by balancing the potential of the bit line BL.

【００１７】セルキャパシタＣS に記憶された情報はビ
ット線ＢＬの電位を検出することにより検出する。メモ
リブロック２-2，２-3，２-4はメモリブロック２-1と同
様な構成となるため、その説明は省略する。The information stored in the cell capacitor CS is detected by detecting the potential of the bit line BL. The memory blocks 2-2, 2-3, and 2-4 have the same configuration as the memory block 2-1 and will not be described.

【００１８】[0018]

【発明が解決しようとする課題】しかるに、従来の半導
体装置は同時にアクセスされる複数のメモリブロック間
で活性化信号を同期させていなかっため、各ブロックの
素子のバラツキやアドレス信号の時間的バラツキ、電源
電圧ＶCC，接地電圧ＶSSの内部電圧降下等によるレベル
の違いにより活性化信号にわずかな時間差が生じる場合
があった。図１１は従来の一例の動作波形図を示す。セ
ンスアンプは図１１（Ａ）に示すＲＡＳ信号に応じて動
作する。センスアンプは１ブロック内で大量に動作する
ため、消費電流が大きく、図１１（Ｃ），（Ｄ）に示す
ように電源電圧ＶCCや接地電圧ＶSSに影響を与えやす
い。However, in the conventional semiconductor device, the activation signal is not synchronized between a plurality of memory blocks which are accessed at the same time, so that the variation of the elements of each block and the temporal variation of the address signal, There is a case where a slight time difference occurs between the activation signals due to a difference in level due to an internal voltage drop of the power supply voltage VCC and the ground voltage VSS. FIG. 11 shows an operation waveform diagram of an example of the related art. The sense amplifier operates in response to the RAS signal shown in Figure 11 (A). Since the sense amplifier operates in a large amount in one block, the current consumption is large and easily affects the power supply voltage VCC and the ground voltage VSS as shown in FIGS. 11C and 11D.

【００１９】このため、一方のブロックで活性化信号が
早く立ち上がった場合、これにより電源電圧ＶCC，接地
電圧ＶSSにノイズが発生し、図１１（Ｅ）に示すように
ビット線信号ＢＬにノイズを乗せてしまい他方のブロッ
クのセンスアンプを誤動作させてしまう場合がある等の
問題点があった。Therefore, if the activation signal rises quickly in one of the blocks, noise is generated in the power supply voltage VCC and the ground voltage VSS, and noise is generated in the bit line signal BL as shown in FIG. There is a problem in that, for example, it may be put on and the sense amplifier of the other block may malfunction.

【００２０】本発明は上記の点に鑑みてなされたもの
で、センスアンプを動作させる活性化信号を、同時にア
クセスする複数ブロック間で同期させることにより誤動
作を防止することができる半導体記憶装置を提供するこ
とを目的とする。The present invention has been made in view of the above points, and provides a semiconductor memory device capable of preventing a malfunction by synchronizing an activation signal for operating a sense amplifier between a plurality of blocks simultaneously accessed. The purpose is to do.

【００２１】[0021]

【課題を解決するための手段】本発明は、第１のメモリ
セル部及び該第１のメモリセル部のデータを増幅するた
めの第１のセンスアンプを有する第１のメモリブロック
と、第２のメモリセル部及び該第２のメモリセル部のデ
ータを増幅するための第２のセンスアンプを有する第２
のメモリブロックと、選択信号に基づいて前記第１のセ
ンスアンプを活性化するための第１の活性化信号を出力
する第１のセンスアンプ駆動手段と、前記選択信号に基
づいて前記第２のセンスアンプを活性化するための第２
の活性化信号を出力する第２のセンスアンプ駆動手段と
を有し、前記第１及び第２の活 性化信号が同時に出力さ
れるように、前記第１のセンスアンプ駆動手段と前記第
２のセンスアンプ駆動手段との間でタイミング信号をや
り取りする。 SUMMARY OF THE INVENTION The present invention relates to a first memory.
Amplifying data in the cell section and the first memory cell section;
Memory block having a first sense amplifier for
And a second memory cell portion and data of the second memory cell portion.
A second sense amplifier for amplifying the data
And the first cell based on a selection signal.
Outputs a first activation signal for activating a sense amplifier
First sense amplifier driving means for performing
And a second sense amplifier for activating the second sense amplifier.
Second sense amplifier driving means for outputting an activation signal of
Has the first and second activity signal simultaneously is output
So that the first sense amplifier driving means and the second
A timing signal between the second sense amplifier driving means
Remove.

【００２２】また、前記第１及び第２の活性化信号が同
時に出力されるように、前記第１及び第２のセンスアン
プ駆動手段に同期信号を供給する。 Further , the first and second activation signals are the same.
Output from the first and second sense amplifiers.
A synchronization signal is supplied to the step driving means.

【００２３】[0023]

【作用】本発明によれば、第１及び第２の活性化信号を
同時に出力できるため、第１及び第２のセンスアンプを
同時に駆動でき、よって、第１及び第２のセンスアンプ
の起動に差が生じない。従って、他のセンスアンプの起
動によるノイズの影響を各センスアンプが受けずに済
む。 According to the present invention, the first and second activation signals are
Since they can be output simultaneously, the first and second sense amplifiers
Can be driven simultaneously, and thus the first and second sense amplifiers
No difference in startup Therefore, the activation of other sense amplifiers
Each sense amplifier is not affected by noise due to motion
No.

【００２４】[0024]

【実施例】図１は本発明の第１実施例のブロック図を示
す。同図中、１１はモードコントロール回路を示す。モ
ードコントロール回路１１にはローアドレスストローブ
（ＲＡＳ）信号及びコラムアドレスストローブ（ＣＡ
Ｓ）信号がバッファアンプ１２，１３を介して入力され
ると共に、ＮＡＮＤゲート１４を介して生成されるＲＡ
Ｓ信号とＣＡＳ信号とのＮＡＮＤ論理信号が入力され
る。モードコントロール回路１１はこれらの信号より、
動作モードを決定するモードコントロール信号を生成
し、メモリブロック１５〜１８に対して出力する。FIG . 1 is a block diagram showing a first embodiment of the present invention. In the figure, reference numeral 11 denotes a mode control circuit. The mode control circuit 11 has a row address strobe (RAS) signal and a column address strobe (CA).
S) A signal is input through buffer amplifiers 12 and 13 and RA generated through NAND gate 14 is input.
A NAND logic signal of the S signal and the CAS signal is input. The mode control circuit 11 obtains from these signals
A mode control signal for determining an operation mode is generated and output to the memory blocks 15 to 18.

【００２５】１９はアドレス入力回路を示す。アドレス
入力回路１９はバッファアンプ２０-1〜２０-n及びラッ
チ２１-1〜２１-nよりなる。Reference numeral 19 denotes an address input circuit. The address input circuit 19 includes buffer amplifiers 20-1 to 20-n and latches 21-1 to 21-n.

【００２６】アドレス入力回路１５にはアドレス信号Ａ
0 〜Ａn が入力される。アドレス入力回路１５はアドレ
ス信号Ａ0 〜Ａn をバッファアンプ２０-1〜２０-nを介
してラッチ２１-1〜２１-nに供給し、所定のタイミング
でラッチしつつ、アドレス信号Ａ0 〜Ａn 及びその反転
信号をメモリブロック１５〜１８に対して出力する。The address input circuit 15 has an address signal A
0 to An are input. The address input circuit 15 supplies the address signals A0 to An to the latches 21-1 to 21-n via the buffer amplifiers 20-1 to 20-n. An inverted signal is output to memory blocks 15-18.

【００２７】図２はメモリブロックの構成図を示す。本
実施例ではメモリブロック１５とメモリブロック１６と
が同時にアクセスされ、メモリブロック１７とメモリブ
ロック１８とが同時にアクセスされる構成とされてい
る。このため、メモリブロック１５とメモリブロック１
６とで同期を取ると共に、メモリブロック１７とメモリ
ブロック１８とで同期を取る構成とされる。FIG . 2 shows a configuration diagram of the memory block. In this embodiment, the memory block 15 and the memory block 16 are simultaneously accessed, and the memory block 17 and the memory block 18 are simultaneously accessed. Therefore, the memory block 15 and the memory block 1
6 and the memory block 17 and the memory block 18 are synchronized.

【００２８】メモリブロック１５〜１８はメモリブロッ
ク１５及びメモリブロック１６とメモリブロック１７及
びメモリブロック１８とで同一の構成となるため、ここ
ではメモリブロック１５及びメモリブロック１６の構成
についてのみ説明する。Since the memory blocks 15 to 18 have the same configuration in the memory blocks 15 and 16 and the memory blocks 17 and 18, only the configuration of the memory blocks 15 and 16 will be described here.

【００２９】メモリブロック１５はワード線駆動信号
（ＷＤ）生成回路２２，ブースト回路２３，プリデコー
ダ２４，同期回路２５，センスアンプ部（コラムデコー
ダを含む）２６，ローデコーダ２７，セルアレイ２８よ
りなる。ＷＤ生成回路２２はアドレス入力回路１９より
メモリブロック１５〜１８を識別するためのブロックア
ドレス信号が供給され、ブロックアドレス信号に基づい
てワード線駆動信号ＷＤを生成し、ブースト回路２３に
供給する。The memory block 15 includes a word line drive signal (WD) generation circuit 22, a boost circuit 23, a predecoder 24, a synchronization circuit 25, a sense amplifier (including a column decoder) 26, a row decoder 27, and a cell array 28. The WD generation circuit 22 is supplied with a block address signal for identifying the memory blocks 15 to 18 from the address input circuit 19, generates a word line drive signal WD based on the block address signal, and supplies the word line drive signal WD to the boost circuit 23.

【００３０】ブースト回路２３はワード線駆動信号ＷＤ
をブーストして、ローデコーダ２７に供給する。The boost circuit 23 has a word line drive signal WD
Is supplied to the row decoder 27.

【００３１】プリデコーダ２４はアドレス入力回路１９
からアドレス信号が入力され、プリデコードされ、ロー
デコーダ２７に供給される。ローデコーダ２７はプリデ
コード２４及びブースト回路２３の出力信号に基づいて
セルアレイ２８よりアドレス信号に応じたセルのビット
線を選択し、有効とする。The predecoder 24 has an address input circuit 19
, An address signal is input, pre-decoded, and supplied to the row decoder 27. The row decoder 27 selects a bit line of a cell corresponding to the address signal from the cell array 28 based on the output signals of the predecode 24 and the boost circuit 23, and makes the bit line valid.

【００３２】また、ブースト回路２３の出力より活性化
信号となるタイミングの信号が同期回路２５に供給され
る。同期回路２５は活性化信号を同期させ、活性化信号
ＬＥ１とその反転活性化信号を生成し、センスアンプ部
２６に供給する。Further, a signal at the timing of becoming an activation signal is supplied to the synchronization circuit 25 from the output of the boost circuit 23. The synchronization circuit 25 synchronizes the activation signal, generates an activation signal LE1 and its inverted activation signal, and supplies the generated signal to the sense amplifier unit 26.

【００３３】センスアンプ部２６はセンスアンプ及びコ
ラムデコーダよりなり、プリデコーダ２４からのアドレ
ス信号に応じたワード線ＷＬが選択されると共にセンス
アンプに対して活性化信号ＬＥ１とその反転活性化信号
とが供給され、必要なセルにアクセスされる。The sense amplifier section 26 comprises a sense amplifier and a column decoder, selects a word line WL in accordance with the address signal from the predecoder 24, and activates an activation signal LE1 and its inversion activation signal for the sense amplifier. Are supplied to access the required cells.

【００３４】メモリブロック１６はメモリブロック１５
と同様な構成で、ワード線駆動信号（ＷＤ）生成回路２
９，ブースト回路３０，プリデコーダ３１，同期回路３
２，センスアンプ部３３，ローデコーダ３４，セルアレ
イ３５よりなり、各部の構成動作はメモリブロック１５
と同一となるため、その説明は省略する。The memory block 16 is the memory block 15
And a word line drive signal (WD) generation circuit 2
9, boost circuit 30, predecoder 31, synchronization circuit 3
2, a sense amplifier 33, a row decoder 34, and a cell array 35.
Therefore, the description is omitted.

【００３５】図３は本発明の第１実施例の同期回路の構
成図を示す。メモリブロック１５の同期回路２５は抵抗
Ｒ1 ，コンデンサＣ1 ，バッファアンプ３６，ＮＡＮＤ
ゲート３７，インバータ３８よりなる。また、メモリブ
ロック１６の同期回路３２もメモリブロック１５の同期
回路２５と同一の構成で、抵抗Ｒ2 ，コンデンサＣ2，
バッファアンプ３９，ＮＡＮＤゲート４０，インバータ
４１よりなる。FIG . 3 shows a configuration diagram of a synchronization circuit according to the first embodiment of the present invention. The synchronization circuit 25 of the memory block 15 includes a resistor R1, a capacitor C1, a buffer amplifier 36, a NAND
It comprises a gate 37 and an inverter 38. The synchronizing circuit 32 of the memory block 16 has the same configuration as the synchronizing circuit 25 of the memory block 15, and includes a resistor R2, a capacitor C2,
It comprises a buffer amplifier 39, a NAND gate 40, and an inverter 41.

【００３６】同期回路２５に供給されるワード線駆動信
号ＷＤは抵抗Ｒ1 ，コンデンサＣ1により遅延された
後、バッファアンプ３６を介してＮＡＮＤゲート３７に
供給されるワード線駆動信号ＷＤは抵抗Ｒ2 ，コンデン
サＣ1 により遅延された後、バッファアンプ３９を介し
てＮＡＮＤゲート４０に供給される。After the word line drive signal WD supplied to the synchronizing circuit 25 is delayed by the resistor R1 and the capacitor C1, the word line drive signal WD supplied to the NAND gate 37 via the buffer amplifier 36 is connected to the resistor R2 and the capacitor. After being delayed by C1, it is supplied to the NAND gate 40 via the buffer amplifier 39.

【００３７】同期回路２５のバッファアンプ３６の出力
はＮＡＮＤゲート３７に供給されると共に同期回路４０
のＮＡＮＤゲート４０に供給され、同期回路３２のバッ
ファアンプ３９の出力はＮＡＮＤゲート４０に供給され
ると共に同期回路２５のＮＡＮＤゲート３７に供給され
る。The output of the buffer amplifier 36 of the synchronization circuit 25 is supplied to a NAND gate 37 and the synchronization circuit 40
, And the output of the buffer amplifier 39 of the synchronization circuit 32 is supplied to the NAND gate 40 and the NAND gate 37 of the synchronization circuit 25.

【００３８】ＮＡＮＤゲート３７の出力信号は反転活性
化信号として、さらに、インバータ３８を介して活性化
信号ＬＥ１としてセンスアンプ部２６に供給される。ま
た、ＮＡＮＤゲート４０の出力信号は反転活性化信号と
して、さらにインバータ３８を介して活性化信号ＬＥ１
としてセンスアンプ部３３に供給される。The output signal of the NAND gate 37 is supplied to the sense amplifier unit 26 as an inversion activation signal and as an activation signal LE1 via an inverter 38. Further, the output signal of the NAND gate 40 is used as an inversion activation signal, and further through the inverter 38, the activation signal LE1.
Is supplied to the sense amplifier 33.

【００３９】図４は本発明の第１実施例の動作波形図を
示す。図４と共に本発明の動作を説明する。図４（Ａ）
に示すようにＲＡＳ信号が入力されると、モードコント
ロール回路１１よりモードコントロール信号が供給さ
れ、メモリブロック１５，メモリブロック１６内にアド
レス信号が入力される。FIG . 4 is an operation waveform diagram of the first embodiment of the present invention. The operation of the present invention will be described with reference to FIG. Fig. 4 (A)
When the RAS signal is input as shown in (1), a mode control signal is supplied from the mode control circuit 11, and an address signal is input into the memory blocks 15 and 16.

【００４０】アドレス信号が入力されると同期回路２５
内の抵抗Ｒ1 とコンデンサＣ1 との節点が図４（Ｂ）に
Ｗ1 で示すように立ち上がり、バッファアンプ３６の出
力Ａ1 が抵抗Ｒ1 及びコンデンサＣ1 により遅延されて
立ち上がる。When an address signal is input, the synchronization circuit 25
The node between the resistor R1 and the capacitor C1 rises as shown by W1 in FIG. 4B, and the output A1 of the buffer amplifier 36 rises after being delayed by the resistor R1 and the capacitor C1.

【００４１】このとき、同期回路３２内の抵抗Ｒ2 とコ
ンデンサＣ2 との節点が図４（Ｃ）にＷ2 で示すように
Ｗ1 に比べτ1 だけ遅れて立ち上がったとするとバッフ
ァアンプ３９の出力Ａ2 もＡ1 に比べ遅れ立ち上がる。At this time, if the node between the resistor R2 and the capacitor C2 in the synchronous circuit 32 rises later by τ1 than W1 as shown by W2 in FIG. 4C , the output A2 of the buffer amplifier 39 also becomes A1. Stand up later.

【００４２】活性化信号ＬＥ２はＮＡＮＤゲート４０に
よりバッファアンプ３６の出力Ａ1が先に立ち上がって
いるため、バッファアンプ３９の出力Ａ2 が立ち上がり
と共に立ち上がる。また活性化信号ＬＥ１はＮＡＮＤゲ
ート３７によりバッファアンプ３６の出力Ａ1 が先に立
ち上がっていても立ち上がらず、バッファアンプ３９の
出力Ａ2 の立ち上がりと共に立ち上がる。Since the output A1 of the buffer amplifier 36 rises first by the NAND gate 40 of the activation signal LE2, the output A2 of the buffer amplifier 39 rises with the rise. Further, the activation signal LE1 does not rise even if the output A1 of the buffer amplifier 36 rises first by the NAND gate 37, and rises with the rise of the output A2 of the buffer amplifier 39.

【００４３】このため、活性化信号ＬＥ１は遅れて立ち
上がった信号ＬＥ２と同期して立ち上がり、メモリブロ
ック１５のセンスアンプとメモリブロック１６のセンス
アンプとに同時に活性化信号ＬＥ１，ＬＥ２を供給でき
る。Therefore, the activation signal LE1 rises in synchronization with the signal LE2 which rises later, and the activation signals LE1 and LE2 can be supplied to the sense amplifier of the memory block 15 and the sense amplifier of the memory block 16 at the same time.

【００４４】従って、複数のメモリブロック１５，１６
を同時に動作させた場合において図４（Ｄ），（Ｅ）に
示すようにメモリブロック１５センスアンプとメモリブ
ロック１６のセンスアンプとを同時に動作させることが
でき、ビットライン信号ＢＬ1 ，ＢＬ2 を増幅すること
ができる。このため、互いに互いのセンスアンプの動作
による電源電圧ＶCC，接地電圧ＶSSの変動の影響を受け
ることはない。Therefore, a plurality of memory blocks 15, 16
Are operated simultaneously, the memory block 15 sense amplifier and the memory block 16 sense amplifier can be operated simultaneously as shown in FIGS. 4D and 4E, and the bit line signals BL1 and BL2 are amplified. be able to. Therefore, the power supply voltage VCC and the ground voltage VSS are not affected by the mutual operation of the sense amplifiers.

【００４５】また、メモリブロック１７及びメモリブロ
ック１８も（メモリブロック１５，１６同様）互いに同
期回路が接続されていて、夫々のセンスアンプに対して
同時に活性化信号を供給できる構成とされている。The memory blocks 17 and 18 (similar to the memory blocks 15 and 16) are also connected to a synchronizing circuit so that an activation signal can be supplied to each sense amplifier at the same time.

【００４６】図５は本発明の第２実施例のメモリブロッ
クの構成図を示す。同図中、図２と同一構成部分には同
一符号を付し、その説明は省略する。FIG . 5 shows a configuration diagram of a memory block according to a second embodiment of the present invention. 2 , the same components as those of FIG. 2 are denoted by the same reference numerals, and the description thereof will be omitted.

【００４７】本実施例では遅延回路４２を設け、同一の
遅延信号ＢＸ１を同期回路２５，３２に供給して活性化
信号ＬＥ１及びＬＥ２の同期を取る構成とされている。In this embodiment, a delay circuit 42 is provided, and the same delay signal BX1 is supplied to the synchronization circuits 25 and 32 to synchronize the activation signals LE1 and LE2.

【００４８】図６は本発明の同期回路の構成図を示す。
遅延回路４２は抵抗Ｒ3 ，Ｒ4 ，コンデンサＣ3 ，Ｃ4
，インバータ４３，４４よりなり、モードコントロー
ル回路１１で生成されるモードコントロール信号のう
ち、動作を開始するためのパルスを有する信号が入力さ
れる。FIG . 6 shows a configuration diagram of the synchronization circuit of the present invention.
The delay circuit 42 includes resistors R3 and R4, capacitors C3 and C4.
, Inverters 43 and 44, and among the mode control signals generated by the mode control circuit 11, a signal having a pulse for starting operation is input.

【００４９】図７は本発明の第２実施例の動作波形図を
示す。図７（Ａ）に示すようにＲＡＳ信号が入力された
とするとこれに応じてメモリブロック１５，１６にアド
レス信号及びモードコントロール信号が入力される。FIG . 7 shows an operation waveform diagram of the second embodiment of the present invention. If the RAS signal is input as shown in FIG. 7A , the address signals and the mode control signal are input to the memory blocks 15 and 16 in response to the input.

【００５０】このとき、同期回路２５内の信号Ｗ1 に比
べ同期回路３２内の信号Ｗ2 が時間τ2 だけ遅れていた
とするとその遅延信号Ａ1 ，Ａ2 も時間τ2 の差が生じ
る。遅延信号Ａ1 ，Ａ2 はＮＡＮＤゲート３７，４０に
供給され、遅延回路４２の出力ＢＸ１とＮＡＮＤ論理が
取られる。遅延回路４２の出力ＢＸ１は遅延回路４２に
より遅延され遅延信号Ａ1 ，Ａ2 よりわずかに遅延され
た信号とされている。At this time, if the signal W2 in the synchronization circuit 32 is delayed by the time τ2 compared to the signal W1 in the synchronization circuit 25, the delay signals A1 and A2 also have a difference of the time τ2. The delay signals A1 and A2 are supplied to NAND gates 37 and 40, and the output BX1 of the delay circuit 42 and NAND logic are taken. The output BX1 of the delay circuit 42 is a signal delayed by the delay circuit 42 and slightly delayed from the delay signals A1 and A2.

【００５１】このため、図７（Ｂ），（Ｃ）に示すよう
に信号Ａ1 ，Ａ2 が立ち上がった後、遅延信号ＢＸ１が
立ち上がる構成とされている。従って、ＮＡＮＤゲート
３７，４０により活性化信号ＬＥ１，ＬＥ２を信号ＢＸ
１の立ち上がりと同時に立ち上げることができる。For this reason, as shown in FIGS. 7B and 7C , the delay signal BX1 rises after the signals A1 and A2 rise. Therefore, the activation signals LE1 and LE2 are changed to the signal BX by the NAND gates 37 and 40.
1 can be started at the same time as the rise.

【００５２】このため、メモリブロック１５のセンスア
ンプとメモリブロック１６のセンスアンプとを同時に動
作させることができる。なお、第１実施例においても、
第２実施例においても、実際にはもっとブロック数が多
くなる。例えば１６ブロック存在しているものとすれ
ば、その分だけ全ブロックで同期させる必要がある。Therefore, the sense amplifier of the memory block 15 and the sense amplifier of the memory block 16 can be operated at the same time. Note that also in the first embodiment,
Also in the second embodiment, the number of blocks is actually larger. For example, if there are 16 blocks, it is necessary to synchronize all blocks by that amount.

【００５３】第１実施例のように、最も遅いものに同期
するように、各ブロックから得た信号をゲートで受ける
構成にしておくと、ブロック数が多い場合、各ブロック
の同期回路を互いに配線しなければならず、その分配線
を引き回さねばならず、配線面積が非常に多く必要にな
ってしまう。そのうえに、ブロックからゲートまでの配
線相互の長さの差が非常に大きくなってしまって、その
分信号のディレイが増加してしまうため、動作が遅くな
る。つまり、第１実施例では同期させるべき遅い信号が
なおさら遅くゲートに入力されてしまいがちであり、そ
の分全体の動作が遅くなってしまう。これに対し、第２
実施例では遅延回路から各ブロックの同期回路に配線す
るだけでよいため、配線が比較的簡単な構成となるた
め、その分全体の動作は早くなることになる。As in the first embodiment, when a signal obtained from each block is received by a gate so as to synchronize with the slowest signal, when the number of blocks is large, the synchronization circuits of each block are interconnected. And the wiring must be routed accordingly, resulting in a very large wiring area. In addition, the difference between the lengths of the wirings from the block to the gate becomes very large, and the delay of the signal increases by that much, so that the operation becomes slow. That is, in the first embodiment, a signal that is to be synchronized is likely to be input to the gate even later, and the entire operation is delayed accordingly. In contrast, the second
In the embodiment, since only the wiring from the delay circuit to the synchronous circuit of each block is required, the wiring has a relatively simple configuration, so that the entire operation is accelerated accordingly.

【００５４】[0054]

【発明の効果】上述の如く、本発明によれば、同時にア
クセスする第１及び第２のメモリブロックに供給される
第１及び第２の活性化信号を同時に出力させることがで
き、同時にアクセスした第１及び第２のメモリブロック
間にノイズが乗ることがなくなり、安定した動作が可能
となる等の特長を有する。 As described above, according to the present invention , at the same time
Supplied to the first and second memory blocks to be accessed
It is possible to output the first and second activation signals simultaneously.
And the first and second memory blocks accessed simultaneously
No noise is put in between, and stable operation is possible
It has features such as

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１実施例のブロック図である。 FIG. 1 is a block diagram of a first embodiment of the present invention.

【図２】本発明の第１実施例のメモリブロックの構成図
である。 FIG. 2 is a configuration diagram of a memory block according to a first embodiment of the present invention;
It is.

【図３】本発明の第１実施例の同期回路の構成図であ
る。 FIG. 3 is a configuration diagram of a synchronization circuit according to the first embodiment of the present invention.
You.

【図４】本発明の第１実施例の動作波形図である。 FIG. 4 is an operation waveform diagram of the first embodiment of the present invention.

【図５】本発明の第２実施例のメモリブロックの構成図
である。 FIG. 5 is a configuration diagram of a memory block according to a second embodiment of the present invention;
It is.

【図６】本発明の第２実施例の同期回路の構成図であ
る。 FIG. 6 is a configuration diagram of a synchronization circuit according to a second embodiment of the present invention.
You.

【図７】本発明の第２実施例の動作波形図である。 FIG. 7 is an operation waveform diagram of the second embodiment of the present invention.

【図８】従来の一例のブロック図である。 FIG. 8 is a block diagram of an example of the related art.

【図９】従来の一例のメモリブロックの構成図である。 FIG. 9 is a configuration diagram of an example of a conventional memory block.

【図１０】従来のメモリセル及びセンスアンプの構成図
である。 FIG. 10 is a configuration diagram of a conventional memory cell and a sense amplifier.
It is.

【図１１】従来の一例の動作波形図である。 FIG. 11 is an operation waveform diagram of an example of the related art.

【符号の説明】１１ モードコントロール回路 １２、１３、２０ _−１ 〜２０ _−ｎ バッファアンプ １４ ＮＡＮＤゲート １５〜１８ メモリブロック １９ アドレス入力回路 ２１ _−１ 〜２１ _−ｎ ラッチ [Explanation of symbols]11 Mode control circuit 12, 13, 20 _-1 ~ 20 _-N Buffer amplifier 14 NAND gate 15-18 memory block 19 Address input circuit 21 _-1 ~ 21 _-N latch

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１のメモリセル部及び該第１のメモリ
セル部のデータを増幅するための第１のセンスアンプを
有する第１のメモリブロックと、 第２のメモリセル部及び該第２のメモリセル部のデータ
を増幅するための第２のセンスアンプを有する第２のメ
モリブロックと、 選択信号に基づいて前記第１のセンスアンプを活性化す
るための第1の活性化信号を出力する第１のセンスアン
プ駆動手段と、 前記選択信号に基づいて前記第２のセンスアンプを活性
化するための第２の活性化信号を出力する第２のセンス
アンプ駆動手段とを有し、 前記第１及び第２の活性化信号が同時に出力されるよう
に、前記第１のセンスアンプ駆動手段と前記第２のセン
スアンプ駆動手段との間でタイミング信号をやり取りす
ることを特徴とする半導体記憶装置。A first memory block having a first memory cell section and a first sense amplifier for amplifying data in the first memory cell section; a second memory cell section and the second memory block; A second memory block having a second sense amplifier for amplifying data in the memory cell section of the first and second sections, and outputting a first activation signal for activating the first sense amplifier based on a selection signal. A first sense amplifier driving unit that outputs a second activation signal for activating the second sense amplifier based on the selection signal, and a second sense amplifier driving unit that outputs a second activation signal for activating the second sense amplifier based on the selection signal. A semiconductor memory, wherein a timing signal is exchanged between the first sense amplifier driving means and the second sense amplifier driving means so that first and second activation signals are output simultaneously. apparatus 【請求項２】 前記第１のセンスアンプ駆動手段は、前
記第２のセンスアンプ駆動手段に第１のタイミング信号
を供給し、 前記第２のセンスアンプ駆動手段は、前記第１のセンス
アンプ駆動手段に第２のタイミング信号を供給し、 前記第１及び第２の活性化信号は、前記第１及び第２の
タイミング信号のうち遅いほうのタイミングに応答して
出力されることを特徴とする請求項１記載の半導体記憶
装置。2. The first sense amplifier driving means supplies a first timing signal to the second sense amplifier driving means, and the second sense amplifier driving means drives the first sense amplifier driving means. Means for supplying a second timing signal to the means, wherein the first and second activation signals are output in response to a later timing of the first and second timing signals. The semiconductor memory device according to claim 1.