JP3338849B2 - Active matrix type liquid crystal display device and driving method thereof - Google Patents
Active matrix type liquid crystal display device and driving method thereofInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
などのスイッチング素子を用いたアクティブマトリクス
型の液晶表示装置の駆動方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving method of an active matrix type liquid crystal display device using a switching element such as a thin film transistor.
【０００２】[0002]
【従来の技術】図７は従来の、スイッチング素子として
薄膜トランジスタ（以下、ＴＦＴと略記することがあ
る。ＴＦＴ：Thin Film Transistor）を用いて作製され
たアクティブマトリクス型液晶表示装置の等価回路の一
例を示している。2. Description of the Related Art FIG. 7 shows an example of an equivalent circuit of a conventional active matrix type liquid crystal display device manufactured using thin film transistors (hereinafter sometimes abbreviated as TFTs) as switching elements. Is shown.
【０００３】画素電極６がマトリクス状に形成されてお
り、この画素電極６にはスイッチング素子であるＴＦＴ
１のドレイン電極が接続されている。このＴＦＴ１のゲ
ート電極には走査線としてのゲート走査線２が接続さ
れ、ゲート電極に入力されるゲート信号によってＴＦＴ
１が駆動制御されるようになっている。また、ＴＦＴ１
のソース電極には信号線としてのソース信号線３が接続
され、ＴＦＴ１の駆動時に、ＴＦＴ１を介してデータ
（表示）信号が画素電極６に入力されるようになってい
る。各ゲート走査線２とソース信号線３とは、マトリク
ス状に配列された画素電極６の周囲を通り、互いに直交
差するように配線されている。さらに、ＴＦＴ１のドレ
イン電極は画素電極６および付加容量（保持容量、蓄積
容量）Ｃｓに接続されており、この付加容量Ｃｓにおけ
る一方の電極は共通配線４に接続されている。そして、
画素電極６と対向電極１８との間に個々の液晶素子Ｃlc
が形成されている。A pixel electrode 6 is formed in a matrix, and the pixel electrode 6 has a TFT as a switching element.
One drain electrode is connected. The gate electrode of the TFT 1 is connected to a gate scanning line 2 as a scanning line, and the TFT is operated by a gate signal input to the gate electrode.
1 is driven and controlled. Also, TFT1
The source signal line 3 is connected to a source signal line 3 as a signal line. When the TFT 1 is driven, a data (display) signal is input to the pixel electrode 6 via the TFT 1. The gate scanning lines 2 and the source signal lines 3 pass around the pixel electrodes 6 arranged in a matrix and are wired so as to be orthogonal to each other. Further, the drain electrode of the TFT 1 is connected to the pixel electrode 6 and an additional capacitance (storage capacitance, storage capacitance) Cs, and one electrode of the additional capacitance Cs is connected to the common wiring 4. And
Each liquid crystal element Clc is provided between the pixel electrode 6 and the counter electrode 18.
Is formed.
【０００４】このようなアクティブマトリクス型液晶表
示装置の１画素部分の構成を拡大して図８に示す。FIG. 8 is an enlarged view of the structure of one pixel portion of such an active matrix type liquid crystal display device.
【０００５】図示しない透明絶縁性基板上に、図７で説
明したゲート走査線２とソース信号線３とが直交差する
状態で形成され、その交差部の近傍にスイッチング素子
としてのＴＦＴ１が形成され、そのドレイン電極が接続
線５を介して図示しない層間絶縁膜に形成されたコンタ
クトホール７を通じて画素電極６に接続されている。画
素電極６は図８において矩形であり、その平行２辺がゲ
ート走査線２に対してその上方で重なっており、別の平
行２辺がソース信号線３に対してその上方で重なってい
る。なお、接続線５は共通配線４に対して図示しないゲ
ート絶縁膜を介して重なっており、その間に付加容量Ｃ
ｓを形成している。また、ゲート走査線２および共通配
線４とソース信号線３との間は絶縁されていることはい
うまでもない。ゲート走査線２、ソース信号線３、共通
配線４、接続線５およびＴＦＴ１と画素電極６とはその
間に層間絶縁膜を介して対向している。On a transparent insulating substrate (not shown), the gate scanning line 2 and the source signal line 3 described with reference to FIG. 7 are formed so as to be orthogonally different from each other, and a TFT 1 as a switching element is formed near the intersection. The drain electrode is connected to the pixel electrode 6 via a contact hole 7 formed in an interlayer insulating film (not shown) via a connection line 5. The pixel electrode 6 is rectangular in FIG. 8, and two parallel sides of the pixel electrode 6 overlap above the gate scanning line 2, and another parallel side of the pixel electrode 6 overlaps above the source signal line 3. The connection line 5 overlaps the common line 4 via a gate insulating film (not shown), and the additional capacitance C
s. Needless to say, the gate scanning line 2 and the common wiring 4 are insulated from the source signal line 3. The gate scanning line 2, the source signal line 3, the common wiring 4, the connection line 5, and the TFT 1 and the pixel electrode 6 face each other with an interlayer insulating film therebetween.
【０００６】そして、以上のように構成されたアクティ
ブマトリクス基板は液晶層を介して透明な対向基板と対
向しており、アクティブマトリクス型液晶表示装置を構
成している。対向基板における透明な対向電極１８はす
べての画素電極６に対して共通の電極となっている。The active matrix substrate configured as described above faces a transparent counter substrate with a liquid crystal layer interposed therebetween, and constitutes an active matrix type liquid crystal display device. The transparent counter electrode 18 on the counter substrate is a common electrode for all the pixel electrodes 6.
【０００７】以上のような構造により、液晶表示装置の
開口率を大きく確保しているとともに、各配線２，３に
起因する電界をシールドしてディスクリネーション（液
晶分子の配向不良…配向が崩れること）を抑制してい
る。With the above-described structure, a large aperture ratio of the liquid crystal display device is ensured, and an electric field caused by each of the wirings 2 and 3 is shielded for disclination (poor alignment of liquid crystal molecules. That).
【０００８】また、各配線２，３を金属などの導電性遮
光材で形成することにより、隣接する画素電極６相互間
の遮光膜として利用することができる。このとき、層間
絶縁膜の膜厚を２μｍ程度と比較的厚くすることによ
り、寄生容量の低減を図ることができる。Further, by forming each of the wirings 2 and 3 with a conductive light-shielding material such as a metal, it can be used as a light-shielding film between adjacent pixel electrodes 6. At this time, the parasitic capacitance can be reduced by making the thickness of the interlayer insulating film relatively thick, about 2 μm.
【０００９】上記のようにアクティブマトリクス基板と
対向基板との間に液晶層を挟んで貼り合わせることによ
り液晶表示装置を構成するが、この基板どうしを組み立
てる際に、表示領域の周辺領域を遮光するための遮光膜
との重なりマージン（ゆとり）をもたせるために、最外
端（最終端または最始端）のゲート走査線２′を最外端
以外のゲート走査線２より幅広に形成するという方式が
ある。As described above, a liquid crystal display device is formed by bonding a liquid crystal layer between an active matrix substrate and a counter substrate, and when assembling the substrates, the peripheral area of the display area is shielded from light. In order to provide an overlap margin (clearance) with the light-shielding film, the outermost (final or initial) gate scanning line 2 'is formed wider than the gate scanning lines 2 other than the outermost end. is there.
【００１０】また、対向基板側に遮光膜を配置するので
はなく、図９に示すように、アクティブマトリクス基板
側に遮光膜を形成するという方式もある。図９において
は、アクティブマトリクス基板の表示領域と外部の走査
電極駆動回路２２および信号電極駆動回路２３との間の
表示領域周辺領域に幅が約１〜数ｍｍの遮光パターン３
０を形成するという方式もある。There is also a method in which a light shielding film is formed on the active matrix substrate side, as shown in FIG. 9, instead of disposing a light shielding film on the opposite substrate side. In FIG. 9, a light-shielding pattern 3 having a width of about 1 to several mm is provided in a peripheral area of the display area between the display area of the active matrix substrate and the external scan electrode drive circuit 22 and signal electrode drive circuit 23.
There is also a method of forming 0.
【００１１】このような構造により、表示領域の周辺領
域からの光漏れを十分に少なくすることができる。With such a structure, light leakage from the peripheral area of the display area can be sufficiently reduced.
【００１２】[0012]
【発明が解決しようとする課題】上記のように、貼り合
わせマージンをもたせたり遮光膜として用いるために最
外端のゲート走査線２′を幅広に形成した場合や、近傍
に遮光膜を配置した場合に、最外端以外のゲート走査線
２より大きな負荷容量が生じ、その最外端のゲート走査
線２′のゲート信号時定数τg が最外端以外のゲート走
査線２に比べて大きくなる。As described above, the outermost gate scanning line 2 'is formed wide to provide a bonding margin or to be used as a light-shielding film, or a light-shielding film is disposed in the vicinity. In this case, a larger load capacitance occurs than the gate scanning lines 2 other than the outermost end, and the gate signal time constant τ g of the outermost gate scanning line 2 ′ is larger than that of the gate scanning lines 2 other than the outermost end. Become.
【００１３】そして、このことが原因で、あるいは、時
定数が同じになるように抵抗を低く設定した場合でも負
荷容量が大きいこと自体に起因して、図１０に示すよう
に、走査電極駆動回路の出力波形の鈍りにより信号遅延
が起こり、最外端のゲート走査線２′におけるゲート電
極のオン信号ＳON′が最外端以外のゲート走査線２にお
けるオン信号ＳONよりも遅延する。すなわち、鈍りによ
るオン信号の遅延が、最外端以外のゲート走査線２のオ
ン信号ＳONではｔ1 と比較的小さいのに対して、最外端
のゲート走査線２′のオン信号ＳON′ではｔ2 と比較的
大きくなる。As shown in FIG. 10, the scan electrode driving circuit shown in FIG. 10 has a large load capacity even when the resistance is set low so that the time constant is the same. , The signal waveform occurs due to the dulling of the output waveform, and the ON signal S ON 'of the gate electrode in the outermost gate scanning line 2 ′ is delayed more than the ON signal S ON in the gate scanning lines 2 other than the outermost one. In other words, the delay of the ON signal by blunting, on signal S ON with respect to the relatively small t 1 in the ON signal S ON gate scanning lines 2 other than the outermost end, the gate scanning line 2 of the outermost end ''Is relatively large at t 2 .
【００１４】そのため、オンからオフへ切り換わるとき
に、最終端のゲート走査線２′にあっては帰線期間の信
号が画素電極６に書き込まれ、最始端（先頭）のゲート
走査線２′にあっては２ライン目の映像信号が画素電極
６に書き込まれてしまい、本来の映像信号とは異なる信
号が書き込まれることとなる。その結果として、最外端
（最終端または最始端）の表示ラインにおいて輝線化を
生じ、表示品位を損なうという問題があった。この輝線
化の現象は、高温で通電動作させた場合に、一層顕著に
なることが実験により確かめられている。Therefore, when switching from ON to OFF, the signal of the retrace period is written to the pixel electrode 6 on the gate scanning line 2 'at the last end, and the gate scanning line 2' at the very beginning (head). In this case, the video signal of the second line is written to the pixel electrode 6, and a signal different from the original video signal is written. As a result, there is a problem that bright lines are formed on the outermost display line (final end or start end) and display quality is impaired. It has been confirmed by experiments that the phenomenon of bright line formation becomes more remarkable when a current is supplied at a high temperature.
【００１５】図３はアクティブマトリクス型液晶表示装
置を高温・高湿試験における最終端の表示ラインにおけ
る輝線化発生率を示すものである。すなわち、図の
（イ）で示すように、全面黒表示時に最終端の１ライン
分の画素が線状に輝点として表示される輝線化が発生す
るが、この輝線化の発生数として高温・高湿試験にかけ
る前のものを１００％とした場合に、図の（ロ）で示す
ように、従来品にあっては、２４０時間にわたる高温・
高湿条件下での連続駆動後において、輝線化発生率は１
１５％まで増大していた。FIG. 3 shows the rate of occurrence of bright lines in the display line at the last end of the active matrix type liquid crystal display device in a high temperature / high humidity test. That is, as shown in (a) of the figure, when the entire surface is displayed in black, bright lines are formed in which one line of pixels at the end is displayed as bright lines in a linear manner. Assuming that the value before the high humidity test was 100%, as shown in (b) of FIG.
After continuous driving under high humidity conditions, the emission line generation rate is 1
It had increased to 15%.
【００１６】本発明は、このような事情に鑑みて創案さ
れたものであって、最外端（最終端または最始端）の表
示ラインにおける輝線化を防止して、高品位な表示が行
えるようにすることを目的としている。The present invention has been made in view of the above circumstances, and prevents the display line at the outermost end (final end or the initial end) from becoming a bright line so that high-quality display can be performed. It is intended to be.
【００１７】[0017]
【課題を解決するための手段】本発明に係るアクティブ
マトリクス型液晶表示装置またはその駆動方法は、互い
に直交差する走査線と信号線の交差部近傍に配置のスイ
ッチング素子とこのスイッチング素子に接続の画素電極
を有するアクティブマトリクス基板に、液晶層を封入す
る状態で対向基板を対向配置させて構成されるが、本発
明にあっては、最外端（最終端または最始端）の走査線
の負荷容量がその走査線を幅広にするか近傍に遮光膜を
配置するために最外端以外の走査線よりも大きくなって
おり、このことに対応して、その最外端の走査線に対し
ては、最外端以外の走査線に入力されるオン信号よりも
パルス幅の短いオン信号を入力させるように構成してあ
る。According to the present invention, there is provided an active matrix type liquid crystal display device or a method for driving the same, comprising a switching element arranged near an intersection of a scanning line and a signal line which are orthogonal to each other, and a switching element connected to the switching element. In the present invention, the active matrix substrate having the pixel electrodes is configured such that the opposing substrate is opposed to the liquid crystal layer in a sealed state. However, in the present invention, the load on the outermost (final or initial) scanning line is reduced. The capacitance is larger than the scanning lines other than the outermost end in order to make the scanning line wider or to arrange a light shielding film near the scanning line. Is configured to input an ON signal having a shorter pulse width than an ON signal input to a scanning line other than the outermost end.
【００１８】この構成によれば、最外端の走査線に入力
するオン信号のパルス幅を短くしてあるので、スイッチ
ング素子の通電動作時の最外端の走査線での遅延に起因
して次のデータ信号を拾うといった事態の発生を防止
し、最外端（最終端または最始端）の表示ラインにおけ
る輝線化をなくし、高品位な表示を行うことができる。
もちろん、最外端の走査線を幅広にしたり近傍に遮光膜
を配置することにより、表示領域の周辺領域を遮光する
ための遮光膜との重なりマージンをもたせて、表示領域
周辺からの光の漏れを確実に少なくすることができ、高
品位表示の一層の改善に有効である。According to this configuration, the pulse width of the ON signal input to the outermost scanning line is shortened, so that the delay in the outermost scanning line when the switching element is energized is caused. It is possible to prevent the occurrence of a situation where the next data signal is picked up, eliminate the bright line in the outermost (last or initial) display line, and perform high-quality display.
Of course, by increasing the width of the outermost scanning line or arranging a light-shielding film in the vicinity, an overlap margin with a light-shielding film for shielding the peripheral area of the display area is provided, and light leakage from the periphery of the display area is prevented. Can be reliably reduced, which is effective for further improving high-quality display.
【００１９】[0019]
【発明の実施の形態】以下、本発明に係るアクティブマ
トリクス型液晶表示装置の具体的な実施の形態につい
て、図面に基づいて詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, specific embodiments of an active matrix type liquid crystal display device according to the present invention will be described in detail with reference to the drawings.
【００２０】〔実施の形態１〕実施の形態１に係るアク
ティブマトリクス型液晶表示装置は、その等価回路とし
て、大筋では、従来の技術に係る図７に示したものと同
様の構成の回路を有している。すなわち、画素電極６が
マトリクス状に形成されており、この画素電極６にはス
イッチング素子であるＴＦＴ（薄膜トランジスタ）１の
ドレイン電極が接続されている。このＴＦＴ１のゲート
電極には走査線としてのゲート走査線２が接続され、ゲ
ート電極に入力されるゲート信号によってＴＦＴ１が駆
動制御されるようになっている。また、ＴＦＴ１のソー
ス電極には信号線としてのソース信号線３が接続され、
ＴＦＴ１の駆動時に、ＴＦＴ１を介してデータ（表示）
信号が画素電極６に入力されるようになっている。各ゲ
ート走査線２とソース信号線３とは、マトリクス状に配
列された画素電極６の周囲を通り、互いに直交差するよ
うに配線されている。さらに、ＴＦＴ１のドレイン電極
は画素電極６および付加容量Ｃｓに接続されており、こ
の付加容量Ｃｓにおける一方の電極は共通配線４に接続
されている。そして、画素電極６と対向電極１８との間
に個々の液晶素子Ｃlcが形成されている。[Embodiment 1] The active matrix type liquid crystal display device according to Embodiment 1 has, as an equivalent circuit, a circuit having the same configuration as that shown in FIG. are doing. That is, the pixel electrodes 6 are formed in a matrix, and the drain electrodes of the TFTs (thin film transistors) 1 that are switching elements are connected to the pixel electrodes 6. A gate scanning line 2 as a scanning line is connected to a gate electrode of the TFT 1, and the TFT 1 is driven and controlled by a gate signal input to the gate electrode. Further, a source signal line 3 as a signal line is connected to a source electrode of the TFT 1,
Data (display) via TFT1 when driving TFT1
A signal is input to the pixel electrode 6. The gate scanning lines 2 and the source signal lines 3 pass around the pixel electrodes 6 arranged in a matrix and are wired so as to be orthogonal to each other. Further, the drain electrode of the TFT 1 is connected to the pixel electrode 6 and the additional capacitance Cs, and one electrode of the additional capacitance Cs is connected to the common wiring 4. Each liquid crystal element Clc is formed between the pixel electrode 6 and the counter electrode 18.
【００２１】図１はこのような実施の形態１に係るアク
ティブマトリクス型液晶表示装置の１画素部分の構成を
拡大して示す平面図である。FIG. 1 is an enlarged plan view showing the configuration of one pixel portion of the active matrix type liquid crystal display device according to the first embodiment.
【００２２】図１に示すように、図示しない透明絶縁性
基板上に遮光性を有するゲート走査線２とソース信号線
３とが直交差する状態で形成され、両配線２，３の交差
部の近傍にスイッチング素子としてのＴＦＴ１が形成さ
れ、そのドレイン電極が接続線５を介して図示しない層
間絶縁膜に形成されたコンタクトホール７を通じて画素
電極６に接続されている。画素電極６は図１において矩
形であり、その平行２辺がゲート走査線２に対してその
上方で重なっており、別の平行２辺がソース信号線３に
対してその上方で重なっている。なお、接続線５は共通
配線４に対して図示しないゲート絶縁膜を介して重なっ
て付加容量Ｃｓを形成している。また、ゲート走査線２
および共通配線４とソース信号線３との間は絶縁されて
いることはいうまでもない。ゲート走査線２、ソース信
号線３、共通配線４、接続線５およびＴＦＴ１と画素電
極６とはその間に層間絶縁膜を介して対向している。As shown in FIG. 1, a gate scanning line 2 having light-shielding properties and a source signal line 3 are formed on a transparent insulating substrate (not shown) so as to be orthogonal to each other. A TFT 1 as a switching element is formed in the vicinity, and a drain electrode of the TFT 1 is connected to a pixel electrode 6 via a connection line 5 through a contact hole 7 formed in an interlayer insulating film (not shown). The pixel electrode 6 is rectangular in FIG. 1, and two parallel sides thereof overlap with the gate scanning line 2 above, and another parallel side overlaps with the source signal line 3 above. The connection line 5 overlaps the common line 4 via a gate insulating film (not shown) to form an additional capacitance Cs. Also, the gate scanning line 2
Needless to say, the common wiring 4 and the source signal line 3 are insulated. The gate scanning line 2, the source signal line 3, the common wiring 4, the connection line 5, and the TFT 1 and the pixel electrode 6 face each other with an interlayer insulating film therebetween.
【００２３】そして、以上のように構成されたアクティ
ブマトリクス基板は液晶層を介して透明な対向基板と対
向しており、アクティブマトリクス型液晶表示装置を構
成している。対向基板における透明な対向電極１８はす
べての画素電極６に対して共通の電極となっている。The active matrix substrate configured as described above faces a transparent counter substrate with a liquid crystal layer interposed therebetween, and constitutes an active matrix type liquid crystal display device. The transparent counter electrode 18 on the counter substrate is a common electrode for all the pixel electrodes 6.
【００２４】以上のような構造により、液晶表示装置の
開口率を大きく確保しているとともに、各配線２，３に
起因する電界をシールドしてディスクリネーション（液
晶分子の配向不良…配向が崩れること）を抑制してい
る。With the structure described above, a large aperture ratio of the liquid crystal display device is ensured, and an electric field caused by each of the wirings 2 and 3 is shielded for disclination (poor alignment of liquid crystal molecules. That).
【００２５】また、各配線２，３を金属などの導電性遮
光材で形成することにより、隣接する画素電極６相互間
の遮光膜として利用している。この場合に、層間絶縁膜
の膜厚を２μｍ程度と比較的厚くすることにより、寄生
容量の低減を図ることができる。Each of the wirings 2 and 3 is formed of a conductive light-shielding material such as a metal, and is used as a light-shielding film between adjacent pixel electrodes 6. In this case, the parasitic capacitance can be reduced by making the thickness of the interlayer insulating film relatively thick, about 2 μm.
【００２６】そして、最外端（図１では最終端）のゲー
ト走査線２′は最外端以外のゲート走査線２よりも幅広
に形成されている。したがって、表示領域の周辺領域を
遮光するための遮光膜との重なりマージンをもたせて、
表示領域周辺からの光の漏れを確実に少なくすることが
できる。The gate scanning line 2 'at the outermost end (the last end in FIG. 1) is formed wider than the gate scanning lines 2 other than the outermost end. Therefore, an overlap margin with a light shielding film for shielding the peripheral area of the display area from light is provided,
Light leakage from the periphery of the display area can be reliably reduced.
【００２７】この最終端のゲート走査線２′において
は、最外端以外のゲート走査線２に比べて、ソース信号
線３との間の寄生容量が大きく、約２倍から３倍の負荷
容量をもつ状態となっており、ゲート信号の時定数τg
が最外端以外のゲート走査線２に比べて約２倍から３倍
となっている。The gate scanning line 2 'at the last end has a larger parasitic capacitance with the source signal line 3 than the gate scanning lines 2 other than the outermost end, and the load capacitance is about two to three times as large. And the gate signal time constant τ g
Are about two to three times as large as those of the gate scanning lines 2 other than the outermost end.
【００２８】このことが原因で、あるいは、時定数が同
じになるように抵抗を低く設定した場合でも負荷容量が
大きいこと自体に起因して、走査電極駆動回路の出力波
形の鈍りにより信号遅延が起こるため、上記のままの構
成では、最終端のゲート走査線２′におけるゲート電極
のオン信号が最外端以外のゲート走査線２におけるオン
信号よりも遅延することとなる。これが従来の技術の項
で述べた課題である。For this reason, or because the load capacitance itself is large even when the resistance is set low so that the time constant becomes the same, the signal delay is caused by the dull output waveform of the scan electrode drive circuit. Therefore, in the configuration as described above, the ON signal of the gate electrode in the last gate scanning line 2 ′ is delayed more than the ON signal in the gate scanning lines 2 other than the outermost end. This is the problem described in the section of the related art.
【００２９】そこで、本実施の形態１においては、図２
に示すように、最終端のゲート走査線２′におけるＴＦ
Ｔ１のゲート電極に対するオン信号のパルス幅（オン時
間）Ｐ′を最外端以外のゲート走査線２におけるオン信
号のパルス幅（オン時間）Ｐ0 よりも時間幅ａだけ短く
してある。すなわち、 Ｐ′＝Ｐ0−ａ＜Ｐ0 としてある。その結果として、最終端のゲート走査線
２′でのゲート電極に対する駆動信号の波形鈍りによる
遅延がｔ2 と、その最外端以外のゲート走査線２での遅
延のｔ1 に比べて長くても、オンからオフに切り換わる
ときに、帰線期間の信号を画素に書き込まないようにす
ることができる。したがって、最終端の表示ラインにお
いて輝線化が生じることを防止することができ、高品位
な表示を行うことができる。Therefore, in the first embodiment, FIG.
As shown in FIG.
The pulse width of the ON signal to the gate electrode of T1 (on time) P 'pulse width (on-time) of the on-signal at the gate scan lines 2 other than the outermost end are as short as the time width a than P 0. That is, there is a P '= P 0 -a <P 0. As a result, the final end delay due blunted waveform of the driving signal to the gate electrode of the gate scanning line 2 'of the t 2, and longer than the t 1 of the delay in the gate scan lines 2 other than the outermost end Also, when switching from ON to OFF, it is possible to prevent the signal in the retrace period from being written to the pixel. Therefore, it is possible to prevent a bright line from being generated in the display line at the last end, and it is possible to perform high-quality display.
【００３０】図示は省略しているが、最外端のゲート走
査線２′が最始端（先頭）のゲート走査線２′の場合に
も、上記と同様に、その最始端のゲート走査線２′を最
外端以外のゲート走査線２に比べて、負荷容量が約２倍
から３倍になる程度に幅広にしてある。したがって、表
示領域の周辺領域を遮光するための遮光膜との重なりマ
ージンをもたせて、表示領域周辺からの光の漏れを確実
に少なくすることができる。Although not shown, the outermost gate scanning line 2 'is also the first (leading) gate scanning line 2' in the same manner as described above. ′ Is made wider so that the load capacitance becomes about two to three times as large as that of the gate scanning lines 2 other than the outermost end. Accordingly, it is possible to reliably reduce the leakage of light from the periphery of the display area by providing an overlap margin with the light shielding film for shielding the peripheral area of the display area from light.
【００３１】そして、最終端のゲート走査線２′の場合
と同様に、図２に示すように、その最始端のゲート走査
線２′におけるＴＦＴ１のゲート電極に対するオン信号
のパルス幅（オン時間）Ｐ′を最外端以外のゲート走査
線２におけるオン信号のパルス幅（オン時間）Ｐ0 より
も短くすることにより、次段のデータ信号を書き込まな
いようにしている。したがって、最始端の表示ラインに
おいて輝線化が生じることを防止することができ、高品
位な表示を行うことができる。As in the case of the last gate scanning line 2 ', as shown in FIG. 2, the pulse width (ON time) of the ON signal to the gate electrode of the TFT 1 at the very first gate scanning line 2'. By setting P ′ smaller than the pulse width (ON time) P 0 of the ON signal in the gate scanning lines 2 other than the outermost end, the data signal of the next stage is not written. Therefore, it is possible to prevent a bright line from being generated in the display line at the very beginning, and to perform high-quality display.
【００３２】図３はアクティブマトリクス型液晶表示装
置を高温・高湿試験における最終端の表示ラインでの輝
線化発生率を、本実施の形態の発明品と従来品とで比較
して示すものである。すなわち、図の（イ）で示すよう
に、全面黒表示時に最終端の１ライン分の画素が線状に
輝点として表示される輝線化が発生するが、その輝線化
の発生数として高温・高湿試験にかける前のものを１０
０％とした場合に、図の（ロ）で示すように、従来品に
あっては、２４０時間にわたる高温・高湿条件下での連
続駆動後において、輝線化発生率は１１５％まで増大し
ていた。これに対して、図の（ハ）で示すように、発明
品にあっては、２４０時間にわたる高温・高湿条件下で
の連続駆動後において、輝線化発生率は０％であり、輝
線化は全く発生しなかった。FIG. 3 shows the ratio of occurrence of bright lines on the display line at the final end of the active matrix type liquid crystal display device in a high-temperature / high-humidity test, comparing the invention product of the present embodiment with the conventional product. is there. That is, as shown in (a) of the figure, when the entire surface is displayed in black, a line corresponding to one line at the end is displayed as a bright point. 10 before high humidity test
When it is set to 0%, as shown in (b) of the figure, in the conventional product, after continuous driving under high-temperature and high-humidity conditions for 240 hours, the occurrence rate of bright line increases to 115%. I was On the other hand, as shown by (c) in the figure, in the invention product, after continuous driving under high temperature and high humidity conditions for 240 hours, the occurrence rate of bright line is 0%, Did not occur at all.
【００３３】なお、最外端のゲート走査線２′に対する
オン時間Ｐ′について最外端以外のゲート走査線２に対
するオン時間Ｐ0 に比べてより短くする時間幅ａとして
は、ゲート信号時定数τg の増加分だけ短くすることが
望ましいが、実際の最外端のゲート走査線２′のオン時
間Ｐ′は、最外端以外のゲート走査線２のオン時間Ｐ0
に対して約１０〜２０％程度短く設定するのがよい。短
くする時間幅ａをこの範囲よりも小さくすると、オン時
間Ｐ′が長すぎて次のデータ信号を書き込んでしまうお
それがあるし、また、短くする時間幅ａをこの範囲より
も大きくすると、書き込み時間が足らなくなり、充電不
足を起こすおそれがある。最外端のゲート走査線２′の
オン時間Ｐ′を最外端以外のゲート走査線２のオン時間
Ｐ0 の約１０〜２０％減としてあるので、充電不足を確
実に回避しながら、上記の輝線化の発生を確実に防止す
ることができる。[0033] As the time width a shorter more than the on-time P 0 to the gate scanning line 2 other than the outermost end on 'on-time P' with respect to the gate scanning line 2 of the outermost end, the gate signal time constant Although it is desirable to shorten the amount by an increase of τ g , the actual ON time P ′ of the outermost end gate scanning line 2 ′ is the ON time P 0 of the gate scanning lines 2 other than the outermost end.
Should be set to be shorter by about 10 to 20%. If the time width a to be shortened is smaller than this range, the ON time P 'may be too long to write the next data signal, and if the time width a to be shortened is larger than this range, the write time may be reduced. There is a risk of running out of time and causing insufficient charging. Because are as about 10-20% decrease of the on-time P 0 gate scan lines 2 other than the outermost end of the 'on-time P' of the outermost end of the gate scan lines 2, while reliably avoiding insufficiently charged, the Can be reliably prevented from becoming bright lines.
【００３４】〔実施の形態２〕図４は実施の形態２に係
るアクティブマトリクス型液晶表示装置の１画素部分の
構成を拡大して示す平面図である。[Second Embodiment] FIG. 4 is an enlarged plan view showing a configuration of one pixel portion of an active matrix type liquid crystal display device according to a second embodiment.
【００３５】図４において、実施の形態１に係る図１に
おけるのと同じ符号は実施の形態２においても同一要素
を示すので、ここでは符号名称を記載するにとどめ、詳
しい説明は省略する。１はＴＦＴ（薄膜トランジス
タ）、２，２′はゲート走査線、３はソース信号線、４
は共通配線、５は接続線、６は画素電極、７はコンタク
トホールである。実施の形態２における構成が実施の形
態１と相違する点は以下のとおりである。In FIG. 4, the same reference numerals as those in FIG. 1 according to the first embodiment denote the same elements in the second embodiment. Therefore, only the names of the reference numerals will be described here, and detailed description thereof will be omitted. 1 is a TFT (thin film transistor), 2 and 2 'are gate scanning lines, 3 is a source signal line, 4
Is a common wiring, 5 is a connection line, 6 is a pixel electrode, and 7 is a contact hole. The configuration of the second embodiment is different from that of the first embodiment as follows.
【００３６】最終端のゲート走査線２′の幅は最外端以
外のゲート走査線２の幅と同一となっているが、その最
終端のゲート走査線２′を実施の形態１のように幅広に
することに代えて、最終端のゲート走査線２′のさらに
外側において、最終端のゲート走査線２′に重ねて遮光
膜３０′を形成してある。したがって、表示領域の周辺
領域を遮光するための遮光膜との重なりマージンをもた
せて、表示領域周辺からの光の漏れを確実に少なくする
ことができる。The width of the last gate scanning line 2 'is the same as the width of the gate scanning lines 2 other than the outermost end. However, the width of the last gate scanning line 2' is the same as in the first embodiment. Instead of increasing the width, a light-shielding film 30 'is formed on the outer side of the gate scanning line 2' at the final end so as to overlap the gate scanning line 2 'at the final end. Accordingly, it is possible to reliably reduce the leakage of light from the periphery of the display area by providing an overlap margin with the light shielding film for shielding the peripheral area of the display area from light.
【００３７】また、実施の形態２においても、実施の形
態１の場合の図２に示すのと同様に、最終端のゲート走
査線２′におけるＴＦＴ１のゲート電極に対するオン信
号のパルス幅（オン時間）Ｐ′を最外端以外のゲート走
査線２におけるオン信号のパルス幅（オン時間）Ｐ0 よ
りも時間幅ａだけ短くしてある。すなわち、 Ｐ′＝Ｐ0−ａ＜Ｐ0 としてある。Also, in the second embodiment, similarly to the case of the first embodiment shown in FIG. 2, the pulse width (ON time) of the ON signal to the gate electrode of the TFT 1 on the gate scanning line 2 'at the final end. ) P ′ is shorter than the pulse width (ON time) P 0 of the ON signal in the gate scanning lines 2 other than the outermost end by a time width a. That is, there is a P '= P 0 -a <P 0.
【００３８】実施の形態２は、最終端のゲート走査線
２′を幅広にすることに代えて最終端のゲート走査線
２′に重ねて遮光膜３０′を形成してある点において実
施の形態１と構造上の相違があるが、その遮光膜３０′
の形成によって、最外端以外のゲート走査線２に比べて
負荷容量が約２倍から３倍となっている。そして、上記
のようにパルス幅を短くすることにより、実施の形態１
の場合と同様の作用・効果を奏する。すなわち、最終端
のゲート走査線２′でのゲート電極に対する駆動信号の
波形鈍りによる遅延がｔ2 と、その最外端以外のゲート
走査線２での遅延のｔ1 に比べて長くても、オンからオ
フに切り換わるときに、帰線期間の信号を画素に書き込
まないようにすることができる。したがって、最終端の
表示ラインにおいて輝線化が生じることを防止すること
ができ、高品位な表示を行うことができる。The second embodiment is different from the second embodiment in that a light shielding film 30 'is formed so as to overlap the last gate scanning line 2' instead of making the last gate scanning line 2 'wider. Although there is a structural difference from FIG.
, The load capacitance is about two to three times as large as that of the gate scanning lines 2 other than the outermost end. By shortening the pulse width as described above, the first embodiment
The same operation and effect as in the case of are achieved. That is, the delay due to waveform dullness of the drive signal to the gate electrode of the gate scanning line 2 'of the final end of the t 2, even longer than the t 1 of the delay in its outermost end than the gate scanning line 2, When switching from the on state to the off state, it is possible to prevent the signal in the blanking period from being written to the pixel. Therefore, it is possible to prevent a bright line from being generated in the display line at the last end, and it is possible to perform high-quality display.
【００３９】図示は省略しているが、最外端のゲート走
査線２′が最始端（先頭）のゲート走査線２′の場合に
も、上記と同様に、その最始端のゲート走査線２′のさ
らに外側において、最始端のゲート走査線２′に重ねて
遮光膜３０′を形成してある。そして、ゲート走査線
２′におけるＴＦＴ１のゲート電極に対するオン信号の
パルス幅（オン時間）Ｐ′を最外端以外のゲート走査線
２におけるオン信号のパルス幅（オン時間）Ｐ0 よりも
短くすることにより、次段のデータ信号を書き込まない
ようにすることができる。したがって、最始端の表示ラ
インにおいて輝線化が生じることを防止することがで
き、高品位な表示を行うことができる。Although not shown, even when the outermost gate scanning line 2 'is the most initial (leading) gate scanning line 2', similarly to the above, the outermost gate scanning line 2 'is also provided. Further, a light-shielding film 30 'is formed on the outer side of the gate scanning line 2' at the outermost end. Then, the pulse width of the ON signal 'pulse width of the ON signal to the gate electrode of the TFT1 in (on-time) P' the gate scanning line 2 in the gate scanning lines 2 other than the outermost end (on-time) shorter than P 0 This makes it possible to prevent the data signal of the next stage from being written. Therefore, it is possible to prevent a bright line from being generated in the display line at the very beginning, and to perform high-quality display.
【００４０】高温・高湿試験における最始端の表示ライ
ンでの輝線化発生率を、図３の場合と同様に０％にする
ことができた。In the high temperature / high humidity test, the incidence of bright lines on the display line at the very beginning was reduced to 0% as in the case of FIG.
【００４１】〔実施の形態３〕最終端または最始端のゲ
ート走査線２′におけるＴＦＴ１のゲート電極に対する
オン信号ＳON′のパルス幅（オン時間）Ｐ′を最外端以
外のゲート走査線２におけるオン信号ＳONのパルス幅
（オン時間）Ｐ0 よりも短くすると、充電不足になるこ
とがあり得る。この充電不足の課題を解決するのが、本
実施の形態３である。[Embodiment 3] The pulse width (on time) P 'of the ON signal S ON ' for the gate electrode of the TFT 1 at the last or the beginning gate scanning line 2 'is changed to the gate scanning lines 2 other than the outermost end. If the pulse width (ON time) P 0 of the ON signal S ON is shorter than P 0 , the charging may be insufficient. Embodiment 3 solves the problem of insufficient charging.
【００４２】実施の形態３に係るアクティブマトリクス
型液晶表示装置の構成は、実施の形態１または実施の形
態２の構成と同様であるものとする。The configuration of the active matrix type liquid crystal display device according to the third embodiment is the same as the configuration of the first or second embodiment.
【００４３】図５に示すように、最外端（最終端または
最始端）のゲート走査線２′におけるＴＦＴ１のゲート
電極に対するオン信号の振幅Ｈ′を最外端以外のゲート
走査線２におけるオン信号の振幅Ｈ0 よりもｂだけ大き
くしてある。すなわち、 Ｈ′＝Ｈ0＋ｂ＞Ｈ0 としてある。ｂの値としては、数Ｖから数十Ｖである。As shown in FIG. 5, the amplitude H 'of the ON signal for the gate electrode of the TFT 1 at the outermost end (final end or the beginning) of the gate scanning line 2' is changed to the ON level at the gate scanning lines 2 other than the outermost end. The amplitude is made b larger than the signal amplitude H 0 . That is, H ′ = H 0 + b> H 0 . The value of b is several volts to several tens of volts.
【００４４】このように振幅Ｈ′を大きくしてあること
により、充電速度を上げ、十分に充電することができる
ので、充電不足を解消することができる。By increasing the amplitude H 'in this manner, the charging speed can be increased and the charging can be sufficiently performed, so that the insufficient charging can be eliminated.
【００４５】これにより、最外端の表示ラインにおいて
輝線化が生じることを防止し、高品位な表示を行うとい
う作用・効果を確実なものとすることができる。As a result, it is possible to prevent the occurrence of bright lines in the outermost display lines, and to ensure the operation and effect of performing high-quality display.
【００４６】〔実施の形態４〕実施の形態４に係るアク
ティブマトリクス型液晶表示装置の構成は、実施の形態
１または実施の形態２の構成と同様であるものとする。Fourth Embodiment A configuration of an active matrix liquid crystal display device according to a fourth embodiment is the same as the configuration of the first or second embodiment.
【００４７】本実施の形態４に係るアクティブマトリク
ス型液晶表示装置においては、フィールド反転において
前の段の映像信号と同じ極性の信号が書き込まれる場合
に、図６に示すように、最外端（最終端または最始端）
のゲート走査線２′でのゲート電極に対するオン信号Ｓ
ON′の立ち上がりタイミングを、最外端以外のゲート走
査線２でのゲート電極に対するオン信号ＳONの立ち上が
りタイミングよりも時間ｃだけ早く設定したものであ
る。In the active matrix type liquid crystal display device according to the fourth embodiment, when a signal having the same polarity as the video signal of the previous stage is written in the field inversion, as shown in FIG. (The last end or the very beginning)
ON signal S for the gate electrode on the gate scanning line 2 '
The rising timing of ON 'is set earlier by the time c than the rising timing of the ON signal SON for the gate electrode in the gate scanning line 2 other than the outermost end.
【００４８】この構成によれば、最外端のゲート走査線
２′でのソース電極に対して次の映像信号が入力される
までにオン信号ＳON′をオフにすることができる。した
がって、帰線期間の信号や２ライン目のデータ信号を最
外端（最終端または最始端）のゲート走査線２′におけ
る画素に書き込まないようにすることができる。したが
って、最外端の表示ラインにおいて輝線化が生じること
を防止することができ、高品位な表示を行うことができ
る。According to this configuration, the ON signal S ON ′ can be turned off until the next video signal is input to the source electrode on the outermost gate scanning line 2 ′. Therefore, it is possible to prevent the signal of the flyback period and the data signal of the second line from being written to the pixels on the outermost (final or initial) gate scanning line 2 '. Therefore, it is possible to prevent bright lines from being generated in the outermost display lines, and to perform high-quality display.
【００４９】なお、最外端のゲート走査線２′でのオン
信号ＳON′の立ち上がりタイミングが１つ前のゲート走
査線２でのオン信号ＳONの鈍った立ち下がりの部分と一
部重複するが、その鈍った立ち下がり部分の電圧レベル
が十分に低いので相互干渉の問題は生じない。The rising timing of the ON signal S ON 'in the outermost gate scanning line 2 ′ partially overlaps with the dull falling portion of the ON signal S ON in the immediately preceding gate scanning line 2. However, since the voltage level of the dull falling portion is sufficiently low, the problem of mutual interference does not occur.
【００５０】[0050]
【発明の効果】本発明に係る請求項１のアクティブマト
リクス型液晶表示装置または請求項４のアクティブマト
リクス型液晶表示装置の駆動方法によれば、最外端（最
終端または最始端）の走査線に入力するオン信号のパル
ス幅を最外端以外の走査線よりも短くしてあるので、ス
イッチング素子の通電動作時の最外端の走査線での遅延
に起因して次のデータ信号を拾うといった事態の発生を
防止し、最外端（最終端または最始端）の表示ラインに
おける輝線化をなくし、高品位な表示を行うことができ
る。そして、最外端の走査線を幅広にしたり近傍に遮光
膜を配置することにより、表示領域周辺遮光膜との重な
りマージンをもたせて、表示領域周辺からの光の漏れを
確実に少なくすることができ、高品位表示の改善を一層
有効なものとできる。According to the driving method of the active matrix type liquid crystal display device according to the first aspect of the present invention or the active matrix type liquid crystal display device according to the fourth aspect of the present invention, the outermost (final or initial) scanning line. Since the pulse width of the ON signal input to the scan line is shorter than that of the scan lines other than the outermost end, the next data signal is picked up due to the delay in the outermost scan line when the switching element is energized. Such a situation can be prevented, and the brightest display line at the outermost end (final end or start end) can be eliminated, and high-quality display can be performed. By making the outermost scanning line wider or disposing a light-shielding film in the vicinity, it is possible to provide an overlap margin with the light-shielding film around the display area and to surely reduce leakage of light from the periphery of the display area. Thus, the improvement of the high quality display can be made more effective.
【００５１】本発明に係る請求項２のアクティブマトリ
クス型液晶表示装置または請求項５のアクティブマトリ
クス型液晶表示装置の駆動方法によれば、最外端の走査
線に対するオン信号のパルス幅について最外端以外の走
査線に対するオン信号よりも短くする割合として、約１
０〜２０％程度短く設定するもので、充電不足を確実に
回避しながら、上記の輝線化の発生を確実に防止するこ
とができる。According to the driving method of the active matrix type liquid crystal display device of the second aspect or the active matrix type liquid crystal display device of the fifth aspect of the present invention, the pulse width of the ON signal for the outermost scanning line is the outermost. As a ratio of being shorter than the ON signal for the scanning lines other than the end, about 1
By setting it to be short by about 0 to 20%, it is possible to reliably prevent the occurrence of the bright line while reliably avoiding insufficient charging.
【００５２】本発明に係る請求項３のアクティブマトリ
クス型液晶表示装置または請求項５のアクティブマトリ
クス型液晶表示装置の駆動方法によれば、最外端（最終
端または最始端）の走査線に対するオン信号を最外端以
外の走査線に対するオン信号よりも高いレベルに設定す
るので、充電速度を上げて十分に充電することができる
ので、充電不足を解消することができ、最外端の表示ラ
インにおいて輝線化が生じることを防止し、高品位な表
示を行うという作用・効果を確実なものとすることがで
きる。According to the driving method of the active matrix type liquid crystal display device of the third aspect or the active matrix type liquid crystal display device of the fifth aspect of the present invention, the turning on of the outermost (final or initial) scanning line is performed. Since the signal is set to a higher level than the ON signals for the scanning lines other than the outermost end, the charging speed can be increased and sufficient charging can be performed, so that insufficient charging can be eliminated, and the outermost display line In this case, the occurrence of bright lines can be prevented, and the operation and effect of performing high-quality display can be ensured.
【図１】本発明の実施の形態１に係るアクティブマトリ
クス型液晶表示装置の１画素部分の構成を拡大して示す
平面図である。FIG. 1 is an enlarged plan view showing a configuration of one pixel portion of an active matrix liquid crystal display device according to a first embodiment of the present invention.
【図２】実施の形態１における駆動方法についての動作
説明に供する波形図である。FIG. 2 is a waveform chart for describing an operation of a driving method according to the first embodiment.
【図３】アクティブマトリクス型液晶表示装置を高温・
高湿試験における最終端の表示ラインでの輝線化発生率
を、本発明の実施の形態の発明品と従来品とで比較して
示すものである。FIG. 3 shows that the active matrix type liquid crystal display device is operated at a high temperature.
FIG. 9 shows the occurrence ratio of bright lines on the display line at the last end in the high humidity test, comparing the invention product according to the embodiment of the present invention with the conventional product.
【図４】本発明の実施の形態２に係るアクティブマトリ
クス型液晶表示装置の１画素部分の構成を拡大して示す
平面図である。FIG. 4 is an enlarged plan view showing a configuration of one pixel portion of an active matrix liquid crystal display device according to a second embodiment of the present invention.
【図５】実施の形態３における駆動方法についての動作
説明に供する波形図である。FIG. 5 is a waveform chart for describing an operation of a driving method according to a third embodiment.
【図６】実施の形態４における駆動方法についての動作
説明に供する波形図である。FIG. 6 is a waveform chart used for describing the operation of the driving method according to the fourth embodiment.
【図７】従来の、スイッチング素子として薄膜トランジ
スタ（ＴＦＴ）を用いて作製されたアクティブマトリク
ス型液晶表示装置の等価回路の一例を示す回路図であ
る。FIG. 7 is a circuit diagram showing an example of an equivalent circuit of a conventional active matrix liquid crystal display device manufactured using a thin film transistor (TFT) as a switching element.
【図８】従来の技術に係るアクティブマトリクス型液晶
表示装置の１画素部分の構成を拡大して示す平面図であ
る。FIG. 8 is an enlarged plan view showing a configuration of one pixel portion of an active matrix type liquid crystal display device according to a conventional technique.
【図９】従来の技術に係るアクティブマトリクス型液晶
表示装置の全体の概略構成を示す平面図である。FIG. 9 is a plan view showing an overall schematic configuration of an active matrix type liquid crystal display device according to a conventional technique.
【図１０】従来の技術における駆動方法についての動作
説明に供する波形図である。FIG. 10 is a waveform chart for explaining the operation of the driving method in the conventional technique.
１……ＴＦＴ（薄膜トランジスタ） ２……最外端以外のゲート走査線 ２′…最外端のゲート走査線 ３……ソース信号線 ４……共通配線 ５……接続線 ６……画素電極 ７……コンタクトホール １８……対向電極 ３０′…遮光膜 Ｃlc……液晶素子 Ｃｓ……負荷容量 ＳON′…最外端のゲート走査線のゲート電極に対するオ
ン信号 ＳON……最外端以外のゲート走査線のゲート電極に対す
るオン信号 Ｐ′……最外端のゲート走査線におけるオン時間 Ｐ0 ……最外端以外のゲート走査線におけるオン時間 ａ……短くした時間幅 ｂ……大きくした振幅DESCRIPTION OF SYMBOLS 1 ... TFT (thin film transistor) 2 ... Gate scanning line other than the outermost end 2 '... Outermost gate scanning line 3 ... Source signal line 4 ... Common wiring 5 ... Connection line 6 ... Pixel electrode 7 ...... Contact hole 18 ...... Counter electrode 30 'Shielding film Clc ...... Liquid crystal element Cs ...... Load capacitance S ON ' ... ON signal to the gate electrode of the outermost gate scanning line S ON ...... Other than the outermost end was increased on-time a ...... shorter the time width b ...... in the on signal P '...... on time P 0 ...... gate scanning lines other than the outermost end in the gate lines of the outermost edge to the gate electrode of the gate scan lines amplitude
フロントページの続き (72)発明者 片山 幹雄 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平４−73617（ＪＰ，Ａ) 特開 昭59−123884（ＪＰ，Ａ) 特開 昭63−118128（ＪＰ，Ａ) 特開 平４−225318（ＪＰ，Ａ) 特開 平２−53026（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133 550 Continuation of front page (72) Inventor Mikio Katayama 22-22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside Sharp Corporation (56) References JP-A-4-73617 (JP, A) JP-A-59-123884 (JP) JP-A-63-118128 (JP, A) JP-A-4-225318 (JP, A) JP-A-2-53026 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB Name) G09G 3/36 G02F 1/133 550
Claims (5)
ング素子が配置され、そのスイッチング素子に接続され
た画素電極を有するアクティブマトリクス基板と、これ
に微小間隔を隔てて対向する対向基板と、前記両基板の
間に封入された液晶層とを備えたアクティブマトリクス
型液晶表示装置において、最終端と最始端とのうち少な
くともいずれか一方の最外端の走査線の負荷容量が最外
端以外の走査線よりも大きく、その最外端の走査線には
最外端以外の走査線に入力されるオン信号よりもパルス
幅の短いオン信号を入力させるように構成してあること
を特徴とするアクティブマトリクス型液晶表示装置。1. An active matrix substrate having a switching element disposed near an intersection of a scanning line and a signal line and having a pixel electrode connected to the switching element, a counter substrate facing the active matrix substrate at a small interval, and In an active matrix type liquid crystal display device including a liquid crystal layer sealed between the two substrates, a load capacity of an outermost scanning line of at least one of a final end and an initial end is other than the outermost end. , And the outermost scanning line is configured to input an ON signal having a shorter pulse width than an ON signal input to a scanning line other than the outermost scanning line. Active matrix type liquid crystal display device.
ス幅について最外端以外の走査線に対するオン信号より
も短くする割合として、約１０〜２０％程度短く設定し
てあることを特徴とする請求項１に記載のアクティブマ
トリクス型液晶表示装置。2. The pulse width of the ON signal for the outermost scanning line is set to be shorter than the ON signal for the scanning lines other than the outermost line by about 10 to 20%. The active matrix type liquid crystal display device according to claim 1.
端以外の走査線に対するオン信号よりも高いレベルに設
定してあることを特徴とする請求項１または請求項２に
記載のアクティブマトリクス型液晶表示装置。3. The active device according to claim 1, wherein an ON signal for an outermost scanning line is set to a higher level than an ON signal for a scanning line other than the outermost scanning line. Matrix type liquid crystal display device.
れか一方の最外端の走査線の負荷容量が最外端以外の走
査線よりも大きくなっているアクティブマトリクス型液
晶表示装置において、その最外端の走査線に対して入力
するオン信号として、最外端以外の走査線に入力するオ
ン信号よりもパルス幅の短いオン信号を入力することを
特徴とするアクティブマトリクス型液晶表示装置の駆動
方法。4. An active matrix liquid crystal display device in which a load capacity of an outermost scanning line of at least one of a final end and an initialmost end is larger than that of a scanning line other than the outermost end. An active matrix liquid crystal display device characterized in that an ON signal having a shorter pulse width than an ON signal input to a scanning line other than the outermost end is input as an ON signal input to an outermost scanning line. Drive method.
れたアクティブマトリクス型液晶表示装置に対して請求
項４に記載の駆動方法を適用することを特徴とするアク
ティブマトリクス型液晶表示装置の駆動方法。5. The active matrix type liquid crystal display device according to claim 2, wherein the driving method according to claim 4 is applied to an active matrix type liquid crystal display device configured as in claim 2 or 3. Drive method.
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