JP3332270B2 - Exponentiation unit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、０≦Ａ≦Ｎ−１なる関
係がある複数ビットで表現される整数ＡとＮ、ならびに
複数ビットで表現される整数Ｂにおける、ＡB ｍｏｄＮ
なるべき乗剰余演算を実行するとき有用な、べき乗演算
装置に関する。さらに、本発明は、複数ビットで表現さ
れる０以外の実数Ａと整数Ｂにより、ＡB なるべき乗演
算を実行するとき有用な、べき乗演算装置に関する。The present invention relates, in 0 ≦ A ≦ N-1 becomes relation integers A and N represented by a plurality of bits and the integer B represented by a plurality of bits,, A B modN
The present invention relates to an exponentiation device useful when performing a modular exponentiation operation. Further, the present invention relates to a power operation device useful when performing a power operation of A B by a real number A other than 0 and an integer B represented by a plurality of bits.
【０００２】[0002]
【従来の技術】ＡB またはＡB ｍｏｄＮなどのべき乗演
算は、基本的には乗算（積Ｘ×Ｙを求める）または剰余
乗算（積Ｘ×ＹｍｏｄＮを求める）を繰り返して実行さ
れ、べきの指数部Ｂの桁数が大きくなると、単純な乗算
または剰余乗算の繰り返し回数の増大が高速化を妨げる
要因となる。 （従来法１）〔参考資料；森田：「暗号技術と高速算
法」，情報処理，Ｖｏｌ．３４，Ｎｏ．３，ｐｐ．３４
１，平成５年３月」 そこで、整数Ｂをｂi からなるビットに分解し、ＡB ｍ
ｏｄＮのべき乗剰余演算を高速化する手法が提案され
た。手順は、図４に示す様に、ｂi に対応させて、Ｘ×
ＸｍｏｄＮ，Ｘ×ＡｍｏｄＮを組み合わせ、剰余乗算の
実行回数をＢの桁数程度に削減する。図５に示す様に、
装置上では、整数Ａ，Ｂ，Ｎのデータが入力され、それ
ぞれの記憶手段ＡＲ，ＢＲ，ＮＲに蓄積する。前記整数
ＡまたはＸから選択し整数Ｙを出力する選択手段ＳＥＬ
と、演算途中結果の整数Ｘを蓄積する記憶手段ＸＲと、
これらの記憶手段ＸＲ，ＮＲと選択手段ＳＥＬの各々の
出力から剰余乗算手段ＳＭがＸ×ＹｍｏｄＮを実行し、
得られた出力で記憶手段ＸＲのデータを更新する。選択
手段ＳＥＬをはじめ各部を制御する制御手段ＣＮＴは、
記憶手段ＢＲに蓄積されるｂi の値に従い、図４におけ
るＸ×ＸｍｏｄＮまたはＸ×ＡｍｏｄＮなどの実行の順
序を制御する。The exponentiation of 2. Description of the Related Art] A B or A B modN, runs essentially multiplies (determining the product X × Y) or (obtaining the product X × YmodN) modular multiplication repeatedly and should exponent As the number of digits of the part B increases, the increase in the number of times of simple multiplication or remainder multiplication becomes a factor that hinders speeding up. (Conventional method 1) [Reference material; Morita: "Cryptographic Technology and High-Speed Algorithm", Information Processing, Vol. 34, no. 3, pp. 34
1, March 1993] Then, the integer B is decomposed into bits consisting of b i and A B m
A method has been proposed for speeding up the modular exponentiation of oddN. Procedure, as shown in FIG. 4, corresponding to b i, X ×
By combining XmodN and X × AmodN, the number of executions of the remainder multiplication is reduced to about the number of B digits. As shown in FIG.
On the apparatus, data of integers A, B, and N are input and stored in respective storage means AR, BR, and NR. Selection means SEL for selecting an integer A or X and outputting an integer Y
Storage means XR for accumulating an integer X resulting from the operation,
The remainder multiplication means SM executes X × YmodN from the outputs of these storage means XR and NR and the selection means SEL,
The data in the storage means XR is updated with the obtained output. The control unit CNT that controls each unit including the selection unit SEL includes:
As the value of b i stored in the storage unit BR, controls the order of execution, such as X × XmodN or X × AmodN in FIG.
【０００３】ＲＳＡ（Ｒｉｖｅｓｔ−Ｓｈａｍｉｒ−Ａ
ｄｌｅｍａｎ）などの暗号分野で用いられるべき乗剰余
演算ＡB ｍｏｄＮは、０≦Ａ，Ｂ≦Ｎ−１の関係があ
り、Ｎは５１２ビット程度が採用されることが多い。こ
の様な場合、Ｂも５１２ビットとするとＸ×ＸｍｏｄＮ
なる剰余乗算が５１１回、Ｘ×ＡｍｏｄＮなる剰余乗算
に最大５１１回、平均２５５回が必要となる。従って、
剰余乗算が最大１０２２回、平均７６６回必要になる。
一般には、指数部Ｂのビット数をｍとするとき、最大２
（ｍ−１）回の剰余乗算、平均３（ｍ−１）／２回の剰
余乗算が必要となる。[0003] RSA (Rivest-Shamir-A)
The modular exponentiation operation A B modN used in the cryptographic field such as dleman) has a relationship of 0 ≦ A, B ≦ N−1, and N is often about 512 bits. In such a case, if B is also 512 bits, X × XmodN
The remainder multiplication 511 times, and the remainder multiplication X × AmodN requires a maximum of 511 times and an average of 255 times. Therefore,
It requires a maximum of 1022 modular multiplications and an average of 766.
Generally, when the number of bits of the exponent part B is m, a maximum of 2
(M-1) remainder multiplications and an average of 3 (m-1) / 2 remainder multiplications are required.
【０００４】以上、べき乗剰余演算ＡB ｍｏｄＮを対象
に説明したが、Ｂのビット数ｍと剰余乗算回数との関係
は、べき乗演算ＡB における、Ｂのビット数ｍと乗算回
数との関係にも同様のことが成り立つ。但し、べき乗演
算ＡB は、法Ｎ内に途中結果が収まるべき乗剰余演算Ａ
B ｍｏｄＮと異なり、途中結果の桁数が増大するので、
仮数部と指数部を分ける近似的な表現が取られることが
多い。 （従来法２）〔参考資料；Ｂｒｉｃｋｅｌｌ，Ｅ．
Ｆ．：“Ａ Ｆａｓｔ Ｍｏｄｕｌａｒ Ｍｕｌｔｉｐ
ｌｉｃａｔｉｏｎ Ａｌｇｏｒｉｔｈｍ ｗｉｔｈＡｐ
ｐｌｉｃａｔｉｏｎ ｔｏ Ｔｗｏ Ｋｅｙ Ｃｒｙｐ
ｔｏｇｒａｐｈｙ，Ａｄｖａｎｃｅｓ ｉｎ Ｃｒｙｐ
ｔｏｌｏｇｙ−ＣＲＹＰＴＯ′８２，ｐｐ．５１−６
０，Ｐｌｅｎｕｍ（１９８３）〕 剰余乗算の回数を少しでも減らそうとして開発されたの
が従来法２である。手順を図６に示す。そこで、Ｂをｂ
i からなるビット列対応に分解し、そのビットで１が立
つ回数が半分を越えるとき、剰余逆元Ａ-1ｍｏｄＮを求
め、繰り返しの演算では、半分より少ない筈のｂi ＝０
がある時とほぼ同じ回数だけ、ＸとＡ-1ｍｏｄＮとの剰
余乗算を実行する。逆に、そのビットで１が立つ回数が
半分以下のときは従来法１と同じ処理を行う。Although the above description has been made with respect to the modular exponentiation operation A B modN, the relationship between the number of bits m of B and the number of modular multiplications is related to the relationship between the number of bits m of B and the number of multiplications in the exponentiation operation A B. The same holds true. However, the exponentiation operation A B is a modular exponentiation operation A in which the intermediate result must fit within the modulus N.
Unlike B modN, the number of digits in the intermediate result increases,
An approximate expression that separates the mantissa and the exponent is often used. (Conventional method 2) [Reference material; Brickell, E .;
F. : "A Fast Modular Multip
ligation Algorithm with Ap
application to Two Key Crypto
toggle, Advances in Cryp
policy-CRYPTO'82, pp. 51-6
0, Plenum (1983)] Conventional method 2 was developed to reduce the number of times of remainder multiplication as much as possible. The procedure is shown in FIG. So, let B be b
When the number of occurrences of 1 at that bit exceeds half, the remainder inverse A -1 mod N is obtained. In the repetitive operation, b i = 0, which should be less than half, is obtained.
The remainder multiplication of X and A -1 mod N is performed almost as many times as there are times. Conversely, if the number of times 1 is set at that bit is less than half, the same processing as the conventional method 1 is performed.
【０００５】図７に示す装置上で図６の処理を実行する
場合、整数Ａ，Ｂ，Ｎが記憶手段Ａ（ＡＩ）Ｒ，ＢＲ，
ＮＲに入力され、制御手段ＣＮＴにＢの“１”の値を持
つビット数の大小を判定させ、“１”が多い場合、Ｘの
記憶手段ＸＲに整数Ａを設定したあと、装置外から剰余
逆元Ａ-1ｍｏｄＮ＝ＡＩを記憶手段Ａ（ＡＩ）Ｒに読み
込み、図４と同様の手順で実行する。装置に剰余逆元手
段がある場合、内部的に記憶手段Ａ（ＡＩ）Ｒのデータ
をＡからＡＩ＝Ａ-1ｍｏｄＮに書き換える。When the processing shown in FIG. 6 is executed on the apparatus shown in FIG. 7, integers A, B, and N are stored in storage means A (AI) R, BR,
NR, the control means CNT determines the size of the number of bits having the value of "1" of B. If the number of "1" s is large, the integer A is set in the storage means XR of X, and the remainder is set from outside the apparatus. The inverse element A -1 modN = AI is read into the storage means A (AI) R, and executed in the same procedure as in FIG. If the device has a remainder inverse unit, the data of the storage unit A (AI) R is internally rewritten from A to AI = A -1 modN.
【０００６】Ｂが５１２ビットとすると、Ｘ×Ｘｍｏｄ
Ｎなる剰余乗算が５１１回、Ｘ×ＡｍｏｄＮなる剰余乗
算に最大２５５回が必要となる。従って、剰余乗算が最
大７６６回が必要になる。一般には、指数部Ｂのビット
数をｍとするとき、最大３（ｍ−１）／２回の剰余乗算
が必要となる。同様に、べき乗演算ＡB を求める際、仮
数部と指数部を分ける近似的な表現が必要であるが、上
記剰余逆元Ａ-1ｍｏｄＮを１／Ａに置き換えることで、
同様の乗算回数の削減が可能である。If B is 512 bits, X × Xmod
N modulo multiplications require 511 times and X × AmodN modulo multiplications require a maximum of 255 times. Therefore, a maximum of 766 remainder multiplications are required. In general, when the number of bits of the exponent part B is m, a maximum of 3 (m-1) / 2 remainder multiplications is required. Similarly, when calculating the exponentiation operation A B , an approximate expression for separating the mantissa part and the exponent part is necessary. By replacing the remainder inverse element A −1 modN with 1 / A,
A similar reduction in the number of multiplications is possible.
【０００７】以上の様に、従来法では、べき乗剰余にお
ける剰余乗算の回数、べき乗における乗算の回数を削減
するため、指数部をビット単位に行う手法、逆元（剰余
逆元または逆数）を利用する手法が利用されて来た。As described above, in the conventional method, in order to reduce the number of times of modular multiplication in the power-residue and the number of times of multiplication in the exponentiation, a method of performing an exponent part in units of bits and an inverse element (residual inverse element or inverse number) are used. Techniques have been used.
【０００８】[0008]
【発明が解決しようとする課題】従来法２は最大の乗算
回数を削減する効果が有った。しかし、最大の乗算回数
は、Ｂにおけるｍビットが（コインなげで表または裏を
出すベルヌーイ試行と同様に）０又は１にランダムに分
布している場合、１の生起確率は２項分布に従っている
から、Ｘ×ＡｍｏｄＮなる剰余乗算の所要回数は最大ｍ
であっても、平均はｍ／２近傍にある。この為、従来法
２は従来法１に比べ改良の効果が少なく、逆に逆元を演
算するのに要する時間が付加されるので有効ではなかっ
た。The conventional method 2 has the effect of reducing the maximum number of multiplications. However, the maximum number of multiplications is that if m bits in B are randomly distributed 0 or 1 (similar to a Bernoulli trial that flips front or back with no coins), the occurrence probability of 1 follows a binomial distribution. From the above, the required number of remainder multiplications of X × AmodN is at most m
, The average is near m / 2. For this reason, the conventional method 2 is less effective than the conventional method 1 in that the time required for calculating the inverse is added.
【０００９】本発明の目的は、べき乗剰余演算ＡB ｍｏ
ｄＮにおいて、剰余逆元Ａ-1ｍｏｄＮにより、剰余乗算
の最大回数ばかりでなく、平均回数も削減を図り、高速
なべき乗演算装置を提供することにある。また、同様
に、べき乗演算ＡB においては、逆数１／Ａにより、乗
算の最大回数ばかりでなく、平均回数も削減を図り、高
速なべき乗演算装置を提供することにある。An object of the present invention is to provide a modular exponentiation operation A B mo
An object of the present invention is to provide a high-speed exponentiation device that reduces not only the maximum number of modular multiplications but also the average number of modular multiplications by using a modular inverse A −1 modN in dN. Similarly, in the exponentiation operation A B , not only the maximum number of multiplications but also the average number is reduced by the reciprocal 1 / A to provide a high-speed exponentiation device.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、べき乗剰余ＡB ｍｏｄＮまたはべき乗演
算ＡB において、数Ａに対する逆元であるＡ-1ｍｏｄＮ
または１／Ａを利用するとともに、指数部Ｂを基数４、
つまりバイナリ−コード２ビット分の符号付冗長表現に
コード変換する機構により、乗算に要する平均回数を削
減できるべき乗演算装置を提供する。To achieve the above object of the Invention The present invention provides a modular exponentiation A B modN or exponentiation A B, A -1 modN is inverse to the number A
Or use 1 / A and add exponent B to base 4,
That is, a power operation device capable of reducing the average number of times required for multiplication by a mechanism for converting a code into a binary redundant 2-bit signed representation is provided.
【００１１】[0011]
【作用】べき乗剰余演算ＡB ｍｏｄＮまたはべき乗演算
ＡB において、指数部Ｂがｍ個の０または１からなるビ
ット列（ｂm-1 ，ｂm-2 ，ｂm-3 ，…ｂ1 ，ｂ0 ）で表
現されているとする。この時、降順にビット列を、０，
１、または−１の何れかからなるｂ′i に関するビット
列（ｂ′m ，…ｂ′i ，…ｂ′1 ，ｂ′0 ）に変換する
（方法は請求項１および３，説明は後述する）。[Action] In the modular exponentiation A B modN or exponentiation A B, the bit string exponent B consists of m 0 or 1 (b m-1, b m-2, b m-3, ... b 1, b 0 ). At this time, the bit string is set to 0,
1 or consisting of any of -1 b 'bit string related to i (b' m, ... b 'i, ... b' 1, b '0) to convert (method according to claim 1 and 3, description will be described later ).
【００１２】こうすることにより、ｂ′2j+1とｂ′2jか
ら成る２桁を単位に考えると、Ｂに関して非０の値が、
従来は最大２回平均１回であったものが、最大１回平均
３／４回となる。この結果、図４の従来法１では、ｂi
＝１でＸ×ＡｍｏｄＮを実行させたのに対し、本変換後
では、ｂ′i ＝１のときＸ×ＡｍｏｄＮ、ｂ′1 ＝−１
のときＸ×Ａ-1ｍｏｄＮを実行することにより、Ｂに関
して非０の値の減少が、全体の乗算回数の減少として反
映できる。なお、ここで使われるＡ-1ｍｏｄＮは初期状
態において求め、記憶手段に蓄積する。By doing so, considering the two digits consisting of b ′ 2j + 1 and b ′ 2j as a unit, a non-zero value for B is
In the past, the average was once at a maximum of two times, but the average is one-third of the maximum at one time. As a result, in the conventional method 1 of FIG. 4, b i
= 1, whereas X × AmodN is executed when b ′ i = 1 after this conversion, X × AmodN, b ′ 1 = −1
By executing X × A −1 modN at the time of, the decrease in the value of non-zero with respect to B can be reflected as the decrease in the total number of multiplications. Note that A -1 modN used here is obtained in the initial state and is stored in the storage means.
【００１３】[0013]
【実施例】図２に、本発明のべき乗演算装置の動作フロ
ーチャートを示す（請求項５に対応）。べき乗剰余演算
ＡB ｍｏｄＮにおいて、予め、整数Ａの剰余逆元Ａ-1ｍ
ｏｄＮを求め、その値を整数ＡＩと置く。変数Ｘは１に
初期化し、変数ｉはＢのビット数ｍに初期化し（ステッ
プＳ1 ）、以下の演算をｍ＋１回繰り返す。FIG. 2 is a flowchart showing the operation of the exponentiation device according to the present invention (corresponding to claim 5). In the modular exponentiation operation A B modN, the modular inverse A −1 m of the integer A is determined in advance.
Find o dN and place that value as the integer AI. The variable X is initialized to 1, the variable i is initialized to the bit number m of B (step S 1 ), and the following operation is repeated m + 1 times.
【００１４】ステップＳ2 でｉ≧０のとき、ＸをＸ×Ｘ
ｍｏｄＮで更新し（ステップＳ3 ）、ステップＳ4 で
ｂ′i の１，０，−１を判定し、ｂi ′＝１の時、Ｘを
Ｘ×ＡｍｏｄＮで更新し（ステップＳ5 ）、ｂi ′＝−
１の時、ＸをＸ×ＡＩｍｏｄＮで更新する（ステップＳ
6 ）。なお、Ｘ＝１の時は自乗してもＸ×ＸｍｏｄＮ＝
１なので、これを検出することにより剰余乗算を不要に
できる。以下の議論では、この様な初期の剰余乗算はそ
の回数に含めない。If i ≧ 0 in step S 2 , X is X × X
updated at modN (Step S 3), b in step S 4 '1, 0 of the i, determines -1, b i' when = 1, and updates the X in X × AmodN (Step S 5), b i ′ = −
At the time of 1, X is updated by X × AImodN (step S
6 ). In addition, when X = 1, even if it is squared, X × XmodN =
Since it is 1, by detecting this, remainder multiplication can be made unnecessary. In the following discussion, such an initial remainder multiplication will not be included in the number.
【００１５】以上のべき乗剰余演算ＡB ｍｏｄＮの処理
において、ＡＩ＝Ａ-1ｍｏｄＮをＡＩ＝１／Ａに、Ｘ×
ＡｍｏｄＮをＸ×Ａに、Ｘ×ＡＩｍｏｄＮをＸ×ＡＩに
置き換えることよりべき乗演算ＡB が実行できる（請求
項３）。しかし、Ａは０以外の実数とされる。ｍ個の０
または１からなるビット列（ｂm-1 ，ｂm-2 ，ｂm-3 ，
…ｂ1 ，ｂ0）で表現されている指数部Ｂを、以下の様
に、０、１、または−１からなるビット列（ｂ′m ，
ｂ′m-1 ，ｂ′m-2 ，…ｂ′1 ，ｂ′0 ）を生成し、非
０のビットの生起確率を削減する。ｊ（ｊは０または正
の整数で、ｍが偶数ならｊ≦ｍ／２、ｍが奇数からｊ≦
（ｍ−１）／２）に関して、降順にビット列を以下の様
に変換する（請求項１）。In the above processing of the modular exponentiation operation A B modN, AI = A −1 mod N is set to AI = 1 / A, and X ×
The AmodN to X × A, the X × AImodN can perform exponentiation A B than to replace the X × AI (claim 3). However, A is a real number other than 0. m zeros
Or a bit string consisting of 1 (b m−1 , b m−2 , b m−3 ,
.. B 1 , b 0 ) is converted into a bit string (b ′ m ,
b ′ m−1 , b ′ m−2 ,... b ′ 1 , b ′ 0 ) to reduce the probability of occurrence of non-zero bits. j (j is 0 or a positive integer; if m is an even number, j ≦ m / 2;
Regarding (m-1) / 2), the bit string is converted as follows in the descending order (claim 1 ).
【数３】 しかし、必ずしも上記のテーブルを参照しなくても、
ｂ′i を必要の都度、 ｂ′2j+1←（−１) b2j+1 ｛（１−ｂ2j+1）ｂ2jｂ2j-1＋ｂ2j+1（１−ｂ2j） （１−ｂ2j-1）｝， ｂ′2j←（−１）b2j+1 ｛（１−ｂ2j）ｂ2j-1＋ｂ2j（１−ｂ2j-1）｝ の様に関数に基づき変換して使用することも可能である
（請求項５）。(Equation 3) However, without necessarily referencing the table above,
Each time b ′ i is required, b ′ 2j + 1 ← (−1) b2j + 1 ｛(1-b 2j + 1 ) b 2j b 2j-1 + b 2j + 1 (1-b 2j ) (1-b 2j-1 )｝, b ' 2j ← (-1) b2j + 1 {(1-b 2j ) b 2j-1 + b 2j (1-b 2j-1 )} It is also possible (claim 5 ).
【００１６】図１に、本発明のべき乗演算装置の実施例
を示す。整数Ａ，ＡＩ，Ｂ，Ｎは装置外部より得られる
とし、各々対応する記憶手段ＡＲ，ＡＩＲ，ＢＲ，ＮＲ
に蓄積される。演算途中結果の整数Ｘを記憶する記憶手
段ＸＲ及びＸ，ＡＩ，Ａ，のいずれかを選択する選択手
段ＳＥＬ及び剰余乗算手段ＳＭ等が設けられる（請求項
１）。FIG. 1 shows an embodiment of a power operation device according to the present invention. The integers A, AI, B, and N are assumed to be obtained from outside the apparatus, and the corresponding storage means AR, AIR, BR, NR
Is accumulated in There are provided storage means XR for storing the integer X resulting from the operation and a selection means SEL for selecting any of X, AI, A, and a remainder multiplication means SM (claim 1).
【００１７】なお、コード変換手段ＣＣは、必要に応じ
てｂ′i を生成し出力する。制御手段ＣＮＴはｂ′i の
値により、選択手段ＳＥＬの出力を切り替えることによ
り、Ｘ×ＹｍｏｄＮを実行する剰余乗算手段ＳＭにＸ×
ＸｍｏｄＮ，Ｘ×ＡｍｏｄＮ，またはＸ×ＡＩｍｏｄＮ
の処理を実行させる。なお、繰り返し演算に先立ち予め
全てのｂ′i を生成し、それでＢを更新することも可能
である。[0017] Incidentally, the code conversion unit CC generates and outputs a b 'i if necessary. The control unit CNT switches the output of the selection unit SEL according to the value of b ′ i , so that the remainder multiplication unit SM executing X × YmodN performs X ×
XmodN, X × AmodN, or X × AImodN
Is executed. Note that it is also possible to generate all b ′ i in advance of the repetitive operation and update B with that.
【００１８】図３に、本発明のべき乗演算装置の第２の
実施例を示す。整数Ａ，Ｂ，Ｎは装置外部より得られる
とし、各々対応する記憶手段ＡＲ，ＢＲ，ＮＲに蓄積さ
れる。また、繰り返し演算に先立ち、Ａ-1ｍｏｄＮが剰
余逆元手段ＳＩにより生成され、整数ＡＩとして記憶手
段ＡＩＲに蓄積される。その他は図１と同様である（請
求項２）。FIG. 3 shows a second embodiment of the exponentiation arithmetic unit according to the present invention. It is assumed that the integers A, B, and N are obtained from outside the apparatus, and are stored in the corresponding storage means AR, BR, and NR, respectively. Prior to the repetitive operation, A -1 modN is generated by the remainder inverse means SI and stored in the storage means AIR as an integer AI. Others are the same as FIG. 1 (claim 2).
【００１９】以上の説明では、Ｘ×ＹｍｏｄＮを実行す
る剰余乗算手段ＳＭおよびＡ-1ｍｏｄＮを実行する剰余
逆元手段ＳＩを備えることによりＡB ｍｏｄＮなるべき
乗演算を実行する場合を示したが、Ｘ×ＹｍｏｄＮを実
行する剰余乗算手段ＳＭをＸ×Ｙを実行する乗算手段
に、Ａ-1ｍｏｄＮを実行する剰余逆元手段ＳＩを１／Ａ
を実行する除算手段に置き換え、Ａを０以外の実数とす
ることによりＡB なるべき乗演算を実行することが可能
となる。なお、１／Ａを実行する除算手段がべき乗演算
装置外部に存する場合と（請求項３）、内蔵する場合が
ある（請求項４）。In the above description, a case has been described in which a power modulo operation of A B mod N is executed by providing the remainder multiplication means SM for executing X × Y mod N and the remainder inverse means SI for executing A -1 mod N. The remainder multiplication means SM executing X × Y mod N is replaced by the multiplication means executing X × Y, and the remainder inverse means SI executing A -1 mod N is replaced by 1 / A
, And by setting A to be a real number other than 0, it is possible to execute a power exponentiation of A B. The dividing means for performing 1 / A may be provided outside the exponentiation device (claim 3) or may be provided internally (claim 4).
【００２０】[0020]
【発明の効果】以上の説明から明らかに、本発明によれ
ば以下の様な効果が得られる。 （１）剰余乗算回数の比較に於て、 最大 平均 従来法１ ２（ｍ−１） ３（ｍ−１）／２ 従来法２ ３（ｍ−１）／２ ３（ｍ−１）／２以下の近傍 本発明 ３（ｍ−１）／２ １１（ｍ−１）／８ であるから、平均的に約（ｍ−１）／８回剰余乗算回数
を削減できる。従って、約８％の処理速度改善効果があ
る。 （２）指数部Ｂを基数４符号付コードへ変換するには、
隣接３ビットを参照することで、テーブルまたは関数を
用いて容易に実行できる。このため、従来法２に利用さ
れる装置とほぼ同じ構成のまま、僅かな処理を付け加え
ることで高速化を達成できる。As apparent from the above description, the following effects can be obtained according to the present invention. (1) In the comparison of the number of remainder multiplications, the maximum average Conventional method 12 (m-1) 3 (m-1) / 2 Conventional method 23 (m-1) / 2 3 (m-1) / 2 The following neighborhood: The present invention is 3 (m-1) / 2 11 (m-1) / 8, so that the number of times of modular multiplication by about (m-1) / 8 can be reduced on average. Therefore, there is an effect of improving the processing speed by about 8%. (2) To convert the exponent part B into a radix-4 signed code,
By referring to the adjacent three bits, it can be easily executed using a table or a function. For this reason, high speed can be achieved by adding a small amount of processing while keeping the same configuration as the apparatus used in the conventional method 2.
【図１】請求項１の発明の実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】図１及び図３の動作フローチャート。FIG. 2 is an operation flowchart of FIGS. 1 and 3;
【図３】請求項２の発明の実施例を示すブロック図。FIG. 3 is a block diagram showing an embodiment of the invention of claim 2;
【図４】従来の第１のべき乗演算装置の動作フローチャ
ート。FIG. 4 is an operation flowchart of a conventional first exponentiation operation device.
【図５】図４の従来の第１のべき乗演算装置のブロック
図。FIG. 5 is a block diagram of the first conventional power operation device of FIG. 4;
【図６】従来の第２のべき乗演算装置の動作フローチャ
ート。FIG. 6 is an operation flowchart of a second conventional power operation device.
【図７】図６の従来の第２のべき乗演算装置のブロック
図。FIG. 7 is a block diagram of the second conventional power operation device of FIG. 6;
フロントページの続き (56)参考文献 特開 平２−141790（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/52 G06F 7/552 G09C 1/00 620 (56) References JP-A-2-141790 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G06F 7/52 G06F 7/552 G09C 1/00 620
Claims (5)
トで表現される整数ＡとＮ、ならびに複数ビットで表現
される整数Ｂで、ＡB mod Ｎなるべき乗剰余演算を実行
するべき乗演算装置において、 前記整数Ａ，Ｂ，Ｎを表現する複数ビットの入力データ
をそれぞれ記憶する記憶手段ＡＲ，ＢＲ，ＮＲと、 演算途中結果の整数Ｘを記憶する記憶手段ＸＲと、 前記整数Ａの剰余逆元（整数）ＡＩ＝Ａ-1ｍｏｄＮを記
憶する記憶手段ＡＩＲと、 前記記憶手段ＡＲ，ＸＲ，ＡＩＲから入力される前記整
数Ａ，Ｘ，ＡＩから一つの整数Ｙを選択する選択手段
と、 前記記憶手段ＸＲ，ＮＲから得られる整数Ｘ，Ｎ，なら
びに前記選択手段が出力する整数Ｙを入力し、Ｘ×Ｙｍ
ｏｄＮなる剰余乗算を行い、その出力を前記記憶手段Ｘ
Ｒに入力して、そのデータを更新させる剰余乗算手段
と、前記各手段を制御する制御手段と、 各ビットｂ′ i が０，１、または−１で表されるビット
列（ｂ′ m ，…ｂ′ i ，…ｂ′ 1 ，ｂ′ 0 ）で前記整数
Ｂを表現するとき、前記制御手段は、最初に前記整数Ｘ
及びビット番号ｉをＸ＝１，ｉ＝ｍに初期化させ、 次に、前記制御手段は、前記選択手段を制御して前記Ｙ
として前記Ｘを選択させ、その結果、前記剰余乗算手段
はＸ×ＸｍｏｄＮなる演算を実行し、その出力で前記記
憶手段ＸＲのデータを更新し、 次に、前記制御手段は、ｂ′ i ＝１の時、前記選択手段
を制御して前記Ｙとして前記整数Ａを選択させ、その結
果、前記剰余乗算手段はＸ×ＡｍｏｄＮなる演算を実行
し、その出力で前記記憶手段ＸＲのデータを更新し、 前記制御手段は、前記ｂ′ i ＝−１の時、前記選択手段
を制御して、前記Ｙとして前記ＡＩを選択させ、その結
果、前記剰余乗算手段はＸ×ＡＩｍｏｄＮなる演算を実
行し、その出力で前記記憶手段ＸＲのデータを更新し、 次に、前記制御手段は、前記ｉをｉ−１で更新して同様
の演算処理を繰返させ、ｉ＜０ならば演算処理を終了さ
せ、その時の前記記憶手段ＸＲのデータを前記 Ａ B ｍｏ
ｄＮなるべき乗剰余演算結果として出力させ、 （ｂ m-1 ，…ｂ 1 ，ｂ 0 ）なるｍ個の０または１からな
るビット列で整数Ｂが表現されている時、前記の隣接す
るビット列（ｂ 2j+1 ，ｂ 2j ，ｂ 2j-1 ）（ｊは０または正
の整数で、ｍが偶数ならｊ≦ｍ／２，ｍが奇数ならｊ≦
（ｍ−１）／２）から次の表に示す変換テーブルに従
い、０，１、または−１からなるビット列（ｂ′ 2j+1 ，
ｂ′ 2j ）を大きいｉから降順に生成するコード変換手段
と を具備することを特徴とする、 べき乗演算装置。 【数１】 1. An exponentiation for executing a modular exponentiation operation to be A B mod N with integers A and N represented by a plurality of bits and a relationship represented by a plurality of bits, where 0 ≦ A ≦ N−1. In the arithmetic unit, storage means AR, BR, and NR for respectively storing a plurality of bits of input data representing the integers A, B, and N; storage means XR for storing an integer X of an intermediate calculation result; A storage means AIR for storing the remainder inverse (integer) AI = A -1 modN; a selection means for selecting one integer Y from the integers A, X, AI input from the storage means AR, XR, AIR; The integers X and N obtained from the storage means XR and NR and the integer Y output from the selection means are input, and X × Ym
mod N, and outputs the result to the storage means X
Enter the R, and modular multiplication means for updating the data, and control means for controlling said each means, bits each bit b 'i is represented by 0, 1, or -1,
In the sequence (b ′ m ,... B ′ i ,... B ′ 1 , b ′ 0 ), the integer
When expressing B, the control means first sets the integer X
And the bit number i is initialized to X = 1, i = m, and the control means controls the selection means to control the Y
As a result, and as a result, the remainder multiplying means
Performs an operation of X × XmodN, and outputs
The data in the storage means XR is updated, and then, when b ′ i = 1, the selection means
To select the integer A as the Y,
As a result, the remainder multiplying means executes an operation of X × AmodN
Then, the control means updates the data in the storage means XR with the output, and when the b ' i = -1, the selection means
To allow the AI to be selected as the Y,
As a result, the remainder multiplying means executes an operation of X × AImodN.
And updates the data in the storage means XR with the output, and then the control means updates i to i-1
Is repeated, and if i <0, the operation is terminated.
And the data in the storage means XR at that time is stored in the A B mo
dN is output as the result of the modular exponentiation operation, and is composed of m 0s or 1s (b m−1 ,... b 1 , b 0 ).
When the integer B is represented by a bit sequence,
(B 2j + 1 , b 2j , b 2j-1 ) (j is 0 or positive
If m is an even number, j ≦ m / 2, if m is an odd number, j ≦
(M-1) / 2) according to the conversion table shown in the following table.
, A bit string consisting of 0, 1, or -1 (b ′ 2j + 1 ,
code conversion means for generating b ′ 2j ) in descending order from i
A power arithmetic device, comprising: (Equation 1)
て、前記記憶手段ＡＲ，ＮＲから前記整数ＡとＮを入力
して、Ａ-1ｍｏｄＮなる剰余逆元を求める剰余逆元手段
を具備し、その出力を前記整数ＡＩとし、これを前記記
憶手段ＡＩＲに記憶することを特徴とする。2. The exponentiation arithmetic unit according to claim 1, further comprising: a remainder inverse unit for inputting the integers A and N from the storage units AR and NR to calculate a remainder inverse of A −1 mod N; The output is the integer AI, and this is stored in the storage means AIR.
と整数Ｂで、ＡB なるべき乗演算を実行するべき乗演算
装置において、 前記数Ａ，Ｂを表現する複数ビットの入力データをそれ
ぞれ記憶する記憶手段ＡＲ，ＢＲと、 演算途中結果の数Ｘを記憶する記憶手段ＸＲと、 前記実数Ａの逆数ＡＩ＝１／Ａを記憶する記憶手段ＡＩ
Ｒと、 前記記憶手段ＡＲ，ＸＲ，ＡＩＲから入力される前記数
Ａ，Ｘ，ＡＩから一つの数Ｙを選択する選択手段と、 前記記憶手段ＸＲから得られる数Ｘならびに前記選択手
段が出力する数Ｙを入力し、Ｘ×Ｙなる積を求め、その
積を前記記憶手段ＸＲに入力して、そのデータを更新さ
せる乗算手段と、前記各手段を制御する制御手段と、 各ビットｂ′ i が０，１かまたは−１で表されるビット
列（ｂ′ m ，…ｂ′ i ，…ｂ′ 1 ，ｂ′ 0 ）で前記整数
Ｂを表現するとき、前記制御手段は、最初に前記数Ｘ及
びビット番号ｉをＸ＝１，ｉ＝ｍに初期化させ、 次に、前記制御手段は、前記選択手段を制御して前記Ｙ
として前記Ｘを選択させ、その結果、前記乗算手段はＸ
×Ｘなる演算を実行し、その出力で前記記憶手段ＸＲの
データを更新し、 次に、前記制御手段は、前記ｂ′ i ＝１の時、前記選択
手段を制御して前記Ｙとして前記数Ａを選択させ、その
結果、前記乗算手段はＸ×Ａなる演算を実行し、その出
力で前記記憶手段ＸＲのデータを更新し、 前記制御手段は、前記ｂ′ i ＝−１の時、前記選択手段
を制御して、前記Ｙとして前記ＡＩを選択させ、その結
果、前記乗算手段はＸ×ＡＩなる演算を実行し、その出
力で前記記憶手段ＸＲのデータを更新し、 次に、前記制御手段は、前記ｉをｉ−１で更新して同様
の演算処理を繰返させ、ｉ＜０ならば演算処理を終了さ
せ、その時の前記記憶手段ＸＲのデータを前記Ａ B なる
べき乗演算結果として出力させ、 （ｂ m-1 ，…ｂ 1 ，ｂ 0 ）なるｍ個の０または１からな
るビット列で整数Ｂが表現されている時、前記の隣接す
るビット列（ｂ 2j+1 ，ｂ 2j ，ｂ 2j-1 ）（ｊは０または正
の整数で、ｍが偶数ならｊ≦ｍ／２，ｍが奇数ならｊ≦
（ｍ−１）／２）から次の表に示す変換テーブルに従
い、０，１、または−１からなるビット列 （ｂ′ 2j+1 ，
ｂ′ 2j ）を大きいｉから降順に生成するコード変換手段
と を具備することを特徴とする、 べき乗演算装置。 【数２】 3. A real number A other than 0 represented by a plurality of bits
A power operation device for performing a power operation of A B with an integer B, storing means AR and BR for storing a plurality of bits of input data representing the numbers A and B, and storing the number X of the intermediate result of the operation. Storage means XR for storing the inverse number AI = 1 / A of the real number A
R, selecting means for selecting one number Y from the numbers A, X, AI inputted from the storing means AR, XR, AIR, number X obtained from the storing means XR, and output by the selecting means A number Y is input, a product of X × Y is obtained, the product is input to the storage means XR, a multiplication means for updating the data, a control means for controlling the respective means, and a bit b ′ i Is a bit represented by 0, 1 or -1
In the sequence (b ′ m ,... B ′ i ,... B ′ 1 , b ′ 0 ), the integer
When expressing B, the control means first sets the number X and
And the bit number i is initialized to X = 1, i = m, and the control means controls the selection means to control the Y
As a result, the multiplying means determines that X
× X operation is performed, and the output thereof is stored in the storage unit XR.
The control means updates the data when b ′ i = 1.
Controlling the means to select the number A as the Y;
As a result, the multiplying means executes an operation of X × A, and outputs
The control means updates the data in the storage means XR by force, and when the b ' i = -1, the selection means
To allow the AI to be selected as the Y,
As a result, the multiplying means executes an operation of X × AI and outputs the result.
The data in the storage means XR is updated by force, and then the control means updates the i with i-1 and
Is repeated, and if i <0, the operation is terminated.
Was made the A B data of said storage means XR at that time
It is output as the result of exponentiation, and is composed of m 0s or 1s of (b m−1 ,... B 1 , b 0 ).
When the integer B is represented by a bit sequence,
(B 2j + 1 , b 2j , b 2j-1 ) (j is 0 or positive
If m is an even number, j ≦ m / 2, if m is an odd number, j ≦
(M-1) / 2) according to the conversion table shown in the following table.
, A bit string consisting of 0, 1, or -1 (b ′ 2j + 1 ,
code conversion means for generating b ′ 2j ) in descending order from i
A power arithmetic device, comprising: (Equation 2)
て、前記記憶手段ＡＲから前記数Ａを入力して、その逆
数１／Ａを求める除算手段を具備し、その出力を前記数
ＡＩとし、これを前記記憶手段ＡＩＲに記憶することを
特徴とする。4. The exponentiation device according to claim 3, further comprising: division means for inputting the number A from the storage means AR and calculating a reciprocal 1 / A thereof, and outputting the number AI. Is stored in the storage means AIR.
において、（ｂm-1，…ｂ1 ，ｂ0 ）なるｍ個の０また
は１からなるビット列で整数Ｂが表現されている時、前
記の隣接するビット列（ｂ2j+1，ｂ2j，ｂ2j-1）（ｊは
０または正の整数で、ｍが偶数ならｊ≦ｍ／２，ｍが奇
数ならｊ≦（ｍ−１）／２）から、 ｂ′2j+1＝（−１) b2j+1 ｛（１−ｂ2j+1）ｂ2jｂ2j-1＋ｂ2j+1（１−ｂ2j） （１−ｂ2j-1）｝， ｂ′2j＝（−１）b2j+1 ｛（１−ｂ2j）ｂ2j-1＋ｂ2j（１−ｂ2j-1）｝ の変換を、前記ｂ′i を使用する時点で、その都度行う
コード変換手段が設けられていることを特徴とする。5. The exponentiation device according to claim 1 or 3, wherein, when it is expressed integer B in (b m-1, ... b 1, b 0) made of m bit train consisting of 0 or 1, The adjacent bit string (b 2j + 1 , b 2j , b 2j-1 ) (j is 0 or a positive integer, j ≦ m / 2 if m is an even number, and j ≦ (m−1) if m is an odd number. / 2), b ′ 2j + 1 = (− 1) b2j + 1 ｛(1-b 2j + 1 ) b 2j b 2j-1 + b 2j + 1 (1-b 2j ) (1-b 2j-1) ), B ' 2j = (-1) b2j + 1 {(1-b 2j ) b 2j-1 + b 2j (1-b 2j-1 )} at the time of using b' i , It is characterized in that code conversion means for performing each time is provided.
Priority Applications (1)
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|---|---|---|---|
| JP19349693A JP3332270B2 (en) | 1993-08-04 | 1993-08-04 | Exponentiation unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19349693A JP3332270B2 (en) | 1993-08-04 | 1993-08-04 | Exponentiation unit |
Publications (2)
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|---|---|
| JPH0749769A JPH0749769A (en) | 1995-02-21 |
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Family
ID=16309016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19349693A Expired - Fee Related JP3332270B2 (en) | 1993-08-04 | 1993-08-04 | Exponentiation unit |
Country Status (1)
| Country | Link |
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| JP (1) | JP3332270B2 (en) |
Families Citing this family (2)
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|---|---|---|---|---|
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| JP2009008993A (en) * | 2007-06-29 | 2009-01-15 | Nec Electronics Corp | Power remainder computing unit and its control method |
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1993
- 1993-08-04 JP JP19349693A patent/JP3332270B2/en not_active Expired - Fee Related
Also Published As
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