JP3329956B2 - 電力変換回路 - Google Patents
電力変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、スイッチトキャパシタ
を用いて単極性の電源から電圧波形が時間の経過ととも
に脈流波形状ないし正弦波形状に変化する電力を得る電
力変換回路に関するものである。
を用いて単極性の電源から電圧波形が時間の経過ととも
に脈流波形状ないし正弦波形状に変化する電力を得る電
力変換回路に関するものである。
【０００２】
【従来の技術】スイッチトキャパシタを用いて電圧波形
が正弦波形状である交流電力を直流電源から得るように
した電力変換回路としては、図１７に示す構成を考える
ことができる。この回路構成では、負荷Ｚに与える電流
の向きを交番させるためのフルブリッジ型のインバータ
回路ＩＮＶと、直流電源ＤＣからインバータ回路ＩＮＶ
に与える電圧を時間とともに脈流波形状に変化させるた
めのスイッチトキャパシタとを備える。
が正弦波形状である交流電力を直流電源から得るように
した電力変換回路としては、図１７に示す構成を考える
ことができる。この回路構成では、負荷Ｚに与える電流
の向きを交番させるためのフルブリッジ型のインバータ
回路ＩＮＶと、直流電源ＤＣからインバータ回路ＩＮＶ
に与える電圧を時間とともに脈流波形状に変化させるた
めのスイッチトキャパシタとを備える。
【０００３】スイッチトキャパシタは、５個ずつのスイ
ッチング素子Ｓj1およびキャパシタＣj と、４個ずつの
スイッチング素子Ｓj2およびダイオードＤj とを備える
とともに、直流電源ＤＣからの給電をオン・オフするス
イッチング素子Ｓs を備えている。スイッチング素子Ｓ
j1とキャパシタＣj （ｊ≧１）とは１個ずつ直列接続さ
れ、スイッチング素子Ｓj1とキャパシタＣj （ｊ≧２）
との各直列回路におけるキャパシタＣj 側の一端にはダ
イオードＤ(j-1) のアノードが接続される。また、スイ
ッチング素子Ｓj1とキャパシタＣj とダイオードＤ
(j-1) （ｊ≧２）との直列回路はスイッチング素子Ｓ
(j-1)1とキャパシタＣ(j-1) に並列接続される。さら
に、スイッチング素子Ｓj1とキャパシタＣj との接続点
と、スイッチング素子Ｓ(j-1)1とダイオードＤ(j-1) の
カソードとの接続点との間にはスイッチング素子Ｓ
(j-1)2が挿入される。この構成においてスイッチング素
子Ｓ11とキャパシタＣ1 との直列回路がスイッチング素
子Ｓs を介して直流電源ＤＣに接続される。
ッチング素子Ｓj1およびキャパシタＣj と、４個ずつの
スイッチング素子Ｓj2およびダイオードＤj とを備える
とともに、直流電源ＤＣからの給電をオン・オフするス
イッチング素子Ｓs を備えている。スイッチング素子Ｓ
j1とキャパシタＣj （ｊ≧１）とは１個ずつ直列接続さ
れ、スイッチング素子Ｓj1とキャパシタＣj （ｊ≧２）
との各直列回路におけるキャパシタＣj 側の一端にはダ
イオードＤ(j-1) のアノードが接続される。また、スイ
ッチング素子Ｓj1とキャパシタＣj とダイオードＤ
(j-1) （ｊ≧２）との直列回路はスイッチング素子Ｓ
(j-1)1とキャパシタＣ(j-1) に並列接続される。さら
に、スイッチング素子Ｓj1とキャパシタＣj との接続点
と、スイッチング素子Ｓ(j-1)1とダイオードＤ(j-1) の
カソードとの接続点との間にはスイッチング素子Ｓ
(j-1)2が挿入される。この構成においてスイッチング素
子Ｓ11とキャパシタＣ1 との直列回路がスイッチング素
子Ｓs を介して直流電源ＤＣに接続される。
【０００４】一方、インバータ回路ＩＮＶは上述したよ
うにフルブリッジ型であって４個のスイッチング素子Ｓ
zj（ｊ＝１、２、３、４）をブリッジ接続して構成され
ている。すなわち、２個のスイッチング素子Ｓz1，Ｓz4
の直列回路と、２個のスイッチング素子Ｓz2，Ｓz3の直
列回路とが互いに並列接続され、両直列回路よりなる並
列回路に対してスイッチトキャパシタの出力電圧が印加
されるのである。また、スイッチング素子Ｓz1，Ｓz2は
負荷Ｚを介して直列接続され、スイッチング素子Ｓz3，
Ｓz4は負荷Ｚを介して直列接続される。
うにフルブリッジ型であって４個のスイッチング素子Ｓ
zj（ｊ＝１、２、３、４）をブリッジ接続して構成され
ている。すなわち、２個のスイッチング素子Ｓz1，Ｓz4
の直列回路と、２個のスイッチング素子Ｓz2，Ｓz3の直
列回路とが互いに並列接続され、両直列回路よりなる並
列回路に対してスイッチトキャパシタの出力電圧が印加
されるのである。また、スイッチング素子Ｓz1，Ｓz2は
負荷Ｚを介して直列接続され、スイッチング素子Ｓz3，
Ｓz4は負荷Ｚを介して直列接続される。
【０００５】次に、上述した電力変換回路の動作を説明
する。図１７の各部の動作は図１８にまとめて示す。イ
ンバータ回路ＩＮＶでは、スイッチング素子Ｓz1，Ｓz2
をオンにするかスイッチング素子Ｓz3，Ｓz4をオンにす
るかによって、負荷Ｚに通電される電流の向きが反転す
る。すなわち、負荷Ｚを介して直列接続されている２個
ずつのスイッチング素子Ｓzjを交互にオン・オフさせる
ことにより負荷Ｚへの供給電力を交番させることができ
る。ただし、スイッチトキャパシタの出力電圧を一定と
し、スイッチング素子Ｓzjのオン・オフの時間を変化さ
せないものとすれば、負荷Ｚへの印加電圧は矩形波を交
番させたものとなる。
する。図１７の各部の動作は図１８にまとめて示す。イ
ンバータ回路ＩＮＶでは、スイッチング素子Ｓz1，Ｓz2
をオンにするかスイッチング素子Ｓz3，Ｓz4をオンにす
るかによって、負荷Ｚに通電される電流の向きが反転す
る。すなわち、負荷Ｚを介して直列接続されている２個
ずつのスイッチング素子Ｓzjを交互にオン・オフさせる
ことにより負荷Ｚへの供給電力を交番させることができ
る。ただし、スイッチトキャパシタの出力電圧を一定と
し、スイッチング素子Ｓzjのオン・オフの時間を変化さ
せないものとすれば、負荷Ｚへの印加電圧は矩形波を交
番させたものとなる。
【０００６】この種の電力変換装置は、負荷Ｚに印加す
る電圧Ｖz1の波形を正弦波形状とすることが目的であっ
て、時間経過に伴う電圧変化はスイッチトキャパシタに
より実現している。すなわち、スイッチトキャパシタで
は、まずスイッチング素子Ｓ s およびスイッチング素子
Ｓj1をオンにし、スイッチング素子Ｓj2をオフにする。
ここで、スイッチング素子Ｓj1のオン抵抗やダイオード
Ｄj の電圧効果を無視すれば、各キャパシタＣj の端子
電圧は直流電源ＤＣの電源電圧Ｅと等しくなる。ただ
し、スイッチング素子Ｓs のオン期間にはインバータ回
路ＩＮＶのスイッチング素子Ｓzjはすべてオフにする。
る電圧Ｖz1の波形を正弦波形状とすることが目的であっ
て、時間経過に伴う電圧変化はスイッチトキャパシタに
より実現している。すなわち、スイッチトキャパシタで
は、まずスイッチング素子Ｓ s およびスイッチング素子
Ｓj1をオンにし、スイッチング素子Ｓj2をオフにする。
ここで、スイッチング素子Ｓj1のオン抵抗やダイオード
Ｄj の電圧効果を無視すれば、各キャパシタＣj の端子
電圧は直流電源ＤＣの電源電圧Ｅと等しくなる。ただ
し、スイッチング素子Ｓs のオン期間にはインバータ回
路ＩＮＶのスイッチング素子Ｓzjはすべてオフにする。
【０００７】次に、スイッチング素子Ｓs をオフにし、
インバータ回路ＩＮＶのスイッチング素子Ｓz1，Ｓz2ま
たはスイッチング素子Ｓz3，Ｓz4をオンにする。ここ
で、スイッチトキャパシタではスイッチング素子Ｓ51の
みをオンにすれば、キャパシタＣ5 の両端電圧がインバ
ータ回路ＩＮＶに印加され、インバータ回路ＩＮＶへの
印加電圧は直流電源ＤＣの電源電圧Ｅと等しくなる。さ
らに、インバータ回路ＩＮＶについては変化させずに、
スイッチング素子Ｓ51をオフにしてスイッチング素子Ｓ
41，Ｓ42をオンにすると、キャパシタＣ4 ，Ｃ5 が直列
接続され、インバータ回路ＩＮＶには直流電源ＤＣの電
源電圧Ｅの２倍の電圧が印加される。このとき、ダイオ
ードＤ4 のカソード電位は直流電源ＤＣの電源電圧Ｅに
等しいからダイオードＤ4 は逆バイアスになりオフに保
たれる。次に、スイッチング素子Ｓ 41をオフにし、スイ
ッチング素子Ｓ31，Ｓ32をオンにすればキャパシタＣ3
〜Ｃ 5 が直列接続されてインバータ回路ＩＮＶへの印加
電圧は直流電源ＤＣの電源電圧Ｅの３倍になり、順次こ
のような制御を行なうことでインバータ回路ＩＮＶへの
印加電圧Ｖz は段階的に上昇し最終的には直流電源ＤＣ
の電源電圧Ｅの５倍に達する。その後、逆の順序で制御
すれば、インバータ回路ＩＮＶへの印加電圧Ｖ z を段階
的に下降させることができるのである。このようにイン
バータ回路ＩＮＶへの印加電圧Ｖz の上昇、下降の間に
スイッチング素子Ｓz1，Ｓz2とスイッチング素子Ｓz3，
Ｓz4との一方のみをオンに保つことで、負荷Ｚへの印加
電圧Ｖz1を時間の経過に伴って変化させることができ
る。
インバータ回路ＩＮＶのスイッチング素子Ｓz1，Ｓz2ま
たはスイッチング素子Ｓz3，Ｓz4をオンにする。ここ
で、スイッチトキャパシタではスイッチング素子Ｓ51の
みをオンにすれば、キャパシタＣ5 の両端電圧がインバ
ータ回路ＩＮＶに印加され、インバータ回路ＩＮＶへの
印加電圧は直流電源ＤＣの電源電圧Ｅと等しくなる。さ
らに、インバータ回路ＩＮＶについては変化させずに、
スイッチング素子Ｓ51をオフにしてスイッチング素子Ｓ
41，Ｓ42をオンにすると、キャパシタＣ4 ，Ｃ5 が直列
接続され、インバータ回路ＩＮＶには直流電源ＤＣの電
源電圧Ｅの２倍の電圧が印加される。このとき、ダイオ
ードＤ4 のカソード電位は直流電源ＤＣの電源電圧Ｅに
等しいからダイオードＤ4 は逆バイアスになりオフに保
たれる。次に、スイッチング素子Ｓ 41をオフにし、スイ
ッチング素子Ｓ31，Ｓ32をオンにすればキャパシタＣ3
〜Ｃ 5 が直列接続されてインバータ回路ＩＮＶへの印加
電圧は直流電源ＤＣの電源電圧Ｅの３倍になり、順次こ
のような制御を行なうことでインバータ回路ＩＮＶへの
印加電圧Ｖz は段階的に上昇し最終的には直流電源ＤＣ
の電源電圧Ｅの５倍に達する。その後、逆の順序で制御
すれば、インバータ回路ＩＮＶへの印加電圧Ｖ z を段階
的に下降させることができるのである。このようにイン
バータ回路ＩＮＶへの印加電圧Ｖz の上昇、下降の間に
スイッチング素子Ｓz1，Ｓz2とスイッチング素子Ｓz3，
Ｓz4との一方のみをオンに保つことで、負荷Ｚへの印加
電圧Ｖz1を時間の経過に伴って変化させることができ
る。
【０００８】その後、インバータ回路ＩＮＶのすべての
スイッチング素子Ｓzjをオフにし、スイッチトキャパシ
タではスイッチング素子Ｓj1のすべてをオンにするとと
もに、スイッチング素子Ｓs をオンにすれば、再びキャ
パシタＣj の端子電圧を直流電源ＤＣの電源電圧Ｅとす
るように充電することができる。次に、スイッチング素
子Ｓs をオフにするとともに、インバータ回路ＩＮＶの
スイッチング素子Ｓz1〜Ｓz4についてスイッチング素子
Ｓs の前回のオフ期間とはオン・オフの関係を逆にし、
スイッチトキャパシタを上述のように動作させれば、負
荷Ｚへの印加電圧Ｖz1をスイッチング素子Ｓs の前回の
オフ期間とは逆極性で時間の経過に伴って変化させるこ
とができる。
スイッチング素子Ｓzjをオフにし、スイッチトキャパシ
タではスイッチング素子Ｓj1のすべてをオンにするとと
もに、スイッチング素子Ｓs をオンにすれば、再びキャ
パシタＣj の端子電圧を直流電源ＤＣの電源電圧Ｅとす
るように充電することができる。次に、スイッチング素
子Ｓs をオフにするとともに、インバータ回路ＩＮＶの
スイッチング素子Ｓz1〜Ｓz4についてスイッチング素子
Ｓs の前回のオフ期間とはオン・オフの関係を逆にし、
スイッチトキャパシタを上述のように動作させれば、負
荷Ｚへの印加電圧Ｖz1をスイッチング素子Ｓs の前回の
オフ期間とは逆極性で時間の経過に伴って変化させるこ
とができる。
【０００９】以上のように上記動作を繰り返すことによ
って、負荷Ｚへの印加電圧Ｖz1を時間の経過とともに直
流電源ＤＣの電源電圧Ｅの幅で段階的に変化させ、かつ
極性を交番させることができるのであって、交流電圧を
負荷Ｚに印加することができることになる。
って、負荷Ｚへの印加電圧Ｖz1を時間の経過とともに直
流電源ＤＣの電源電圧Ｅの幅で段階的に変化させ、かつ
極性を交番させることができるのであって、交流電圧を
負荷Ｚに印加することができることになる。
【００１０】
【発明が解決しようとする課題】上記説明から明らかな
ように、上述した構成では直流電源ＤＣの電源電圧Ｅの
幅で段階的に電圧が変化するものであるから、多くの高
調波成分を含むことになり、とくに負荷Ｚが放電灯であ
る場合には放電灯から高調波を輻射する原因になる。ま
た、放電灯への印加電圧が段階的に変化すると放電灯へ
のストレスが大きくなり、放電灯の寿命が短くなるとい
う問題も生じる。
ように、上述した構成では直流電源ＤＣの電源電圧Ｅの
幅で段階的に電圧が変化するものであるから、多くの高
調波成分を含むことになり、とくに負荷Ｚが放電灯であ
る場合には放電灯から高調波を輻射する原因になる。ま
た、放電灯への印加電圧が段階的に変化すると放電灯へ
のストレスが大きくなり、放電灯の寿命が短くなるとい
う問題も生じる。
【００１１】これらの問題を解決するには電圧の変化を
滑らかにすることが要求され、このような要求を満たす
には、一段階当たりの電圧の変化幅が小さくなるように
スイッチトキャパシタのキャパシタＣj の個数を多くす
ることが考えられるが、部品点数が大幅に増加してコス
ト高になるという問題が生じ、それでいて電圧波形を完
全に連続させることはできないものである。
滑らかにすることが要求され、このような要求を満たす
には、一段階当たりの電圧の変化幅が小さくなるように
スイッチトキャパシタのキャパシタＣj の個数を多くす
ることが考えられるが、部品点数が大幅に増加してコス
ト高になるという問題が生じ、それでいて電圧波形を完
全に連続させることはできないものである。
【００１２】本発明は上記問題点の解決を目的とするも
のであり、部品点数を大幅に増加させることなく完全に
連続した電圧波形が得られるようにした電力変換回路を
提供しようとするものである。
のであり、部品点数を大幅に増加させることなく完全に
連続した電圧波形が得られるようにした電力変換回路を
提供しようとするものである。
【００１３】
【課題を解決するための手段】請求項１の発明は、複数
個のキャパシタと、各キャパシタを端子電圧が互いに異
なる所定の電圧になるように充電する充電部と、負荷に
並列接続した負荷用キャパシタと、負荷用キャパシタに
直列接続されたインダクタと、負荷用キャパシタとイン
ダクタとの直列回路と各キャパシタとの間にそれぞれ挿
入される複数個のスイッチング素子と、各キャパシタを
上記直列回路に順次択一的に接続することにより負荷用
キャパシタの両端電圧を脈流波形状に変化させるように
スイッチング素子を制御する制御回路とを備えることを
特徴とする。
個のキャパシタと、各キャパシタを端子電圧が互いに異
なる所定の電圧になるように充電する充電部と、負荷に
並列接続した負荷用キャパシタと、負荷用キャパシタに
直列接続されたインダクタと、負荷用キャパシタとイン
ダクタとの直列回路と各キャパシタとの間にそれぞれ挿
入される複数個のスイッチング素子と、各キャパシタを
上記直列回路に順次択一的に接続することにより負荷用
キャパシタの両端電圧を脈流波形状に変化させるように
スイッチング素子を制御する制御回路とを備えることを
特徴とする。
【００１４】請求項２の発明は、制御回路は、負荷用キ
ャパシタおよびインダクタの直列回路にキャパシタを接
続した後におけるインダクタの通過電流の最初のゼロク
ロス点で上記直列回路に接続したキャパシタを切り離す
ようにスイッチング素子を制御することを特徴とする。
請求項３の発明は、制御回路は、負荷用キャパシタおよ
びインダクタの直列回路にキャパシタを接続した後にお
けるインダクタの通過電流の最初のゼロクロス点よりも
前の時点で上記直列回路に接続したキャパシタを切り離
すようにスイッチング素子を制御することを特徴とす
る。
ャパシタおよびインダクタの直列回路にキャパシタを接
続した後におけるインダクタの通過電流の最初のゼロク
ロス点で上記直列回路に接続したキャパシタを切り離す
ようにスイッチング素子を制御することを特徴とする。
請求項３の発明は、制御回路は、負荷用キャパシタおよ
びインダクタの直列回路にキャパシタを接続した後にお
けるインダクタの通過電流の最初のゼロクロス点よりも
前の時点で上記直列回路に接続したキャパシタを切り離
すようにスイッチング素子を制御することを特徴とす
る。
【００１５】請求項４の発明は、負荷用キャパシタの両
端電圧が正弦波形状になるように充電部による各キャパ
シタの充電時の端子電圧を設定することを特徴とする。
請求項５の発明は、負荷用キャパシタの両端電圧が正弦
波形状になるようにスイッチング素子による各キャパシ
タの接続時間を制御することを特徴とする。請求項６の
発明は、負荷用キャパシタの両端電圧が正弦波形状にな
るように各キャパシタの容量を設定したことを特徴とす
る。
端電圧が正弦波形状になるように充電部による各キャパ
シタの充電時の端子電圧を設定することを特徴とする。
請求項５の発明は、負荷用キャパシタの両端電圧が正弦
波形状になるようにスイッチング素子による各キャパシ
タの接続時間を制御することを特徴とする。請求項６の
発明は、負荷用キャパシタの両端電圧が正弦波形状にな
るように各キャパシタの容量を設定したことを特徴とす
る。
【００１６】請求項７の発明は、負荷用キャパシタを電
源とし交番電力を負荷に供給するインバータ回路を設け
て成ることを特徴とする。請求項８の発明は、複数個ず
つのキャパシタを備える２組のキャパシタ群と、各キャ
パシタ群を構成する各キャパシタを端子電圧が互いに異
なる所定の電圧になるように充電する充電部と、負荷に
並列接続した負荷用キャパシタと、負荷用キャパシタに
直列接続されたインダクタと、負荷用キャパシタとイン
ダクタとの直列回路と各キャパシタとの間にそれぞれ挿
入された複数個のスイッチング素子と、各キャパシタ群
を上記直列回路に交互に接続するとともに、各キャパシ
タ群を構成する各キャパシタを上記直列回路に順次択一
的に接続することにより負荷用キャパシタの両端電圧を
脈流波形を交番させた形に変化させる複数個のスイッチ
ング素子とを備えることを特徴とする。
源とし交番電力を負荷に供給するインバータ回路を設け
て成ることを特徴とする。請求項８の発明は、複数個ず
つのキャパシタを備える２組のキャパシタ群と、各キャ
パシタ群を構成する各キャパシタを端子電圧が互いに異
なる所定の電圧になるように充電する充電部と、負荷に
並列接続した負荷用キャパシタと、負荷用キャパシタに
直列接続されたインダクタと、負荷用キャパシタとイン
ダクタとの直列回路と各キャパシタとの間にそれぞれ挿
入された複数個のスイッチング素子と、各キャパシタ群
を上記直列回路に交互に接続するとともに、各キャパシ
タ群を構成する各キャパシタを上記直列回路に順次択一
的に接続することにより負荷用キャパシタの両端電圧を
脈流波形を交番させた形に変化させる複数個のスイッチ
ング素子とを備えることを特徴とする。
【００１７】請求項９の発明は、負荷が放電灯であるこ
とを特徴とする。
とを特徴とする。
【００１８】
【作用】各請求項の発明によれば、複数個のキャパシタ
を端子電圧が互いに異なる所定の電圧になるように充電
し、各キャパシタをインダクタと負荷用キャパシタとの
直列回路に順次接続することによって負荷用キャパシタ
の端子電圧を脈流波形状ないし脈流波形を交番させた形
に変化させるのであって、インダクタとキャパシタの共
振を利用して共振的に負荷用キャパシタへの電力供給を
行なうから、負荷用キャパシタの両端電圧を連続的に変
化させることが可能になる。すなわち、負荷用キャパシ
タを並列接続した負荷に印加される電圧の波形も滑らか
に連続した波形となり、負荷電圧波形の高調波成分を低
減することができる。とくに、負荷が放電灯である場合
には、ランプからの高調波の放射を低減できるととも
に、ランプへのストレスも低減されるのである。
を端子電圧が互いに異なる所定の電圧になるように充電
し、各キャパシタをインダクタと負荷用キャパシタとの
直列回路に順次接続することによって負荷用キャパシタ
の端子電圧を脈流波形状ないし脈流波形を交番させた形
に変化させるのであって、インダクタとキャパシタの共
振を利用して共振的に負荷用キャパシタへの電力供給を
行なうから、負荷用キャパシタの両端電圧を連続的に変
化させることが可能になる。すなわち、負荷用キャパシ
タを並列接続した負荷に印加される電圧の波形も滑らか
に連続した波形となり、負荷電圧波形の高調波成分を低
減することができる。とくに、負荷が放電灯である場合
には、ランプからの高調波の放射を低減できるととも
に、ランプへのストレスも低減されるのである。
【００１９】
（実施例１）本実施例では、直流電源を電源に用い、時
間の経過とともに脈流波形状に変化する電圧を負荷に印
加する例を示す。図１に示すように、電力変換回路はス
イッチトキャパシタを用いたものであり、それぞれキャ
パシタＣj 、スイッチング素子Ｓj1、ダイオードＤ
j （ｊ＝１、２、……、５）からなる５個の直列回路を
並列接続し、この並列回路をインダクタＬ1 およびスイ
ッチング素子Ｓs を介して直流電源ＤＣに接続するとと
もに、キャパシタＣj 、スイッチング素子Ｓj2からなる
５個の直列回路を並列接続し、この並列回路をインダク
タＬ2 を介して負荷Ｚに接続した構成を有する。また、
直流電源ＤＣとスイッチング素子Ｓs との直列回路には
ダイオードＤs を並列接続し、負荷Ｚには負荷用キャパ
シタＣz を並列接続してある。両インダクタＬ1 ，Ｌ2
にはインダクタンスのごく小さいものを用いてあり、共
振的に電力を伝達することによって、電力伝達効率を向
上させてある。ここに、各スイッチング素子Ｓj1，
Ｓj2，Ｓs は図示していない制御回路により後述するよ
うに制御される。この制御回路は、各キャパシタＣj の
端子電圧を監視しており、各キャパシタＣj の充電時に
は各キャパシタＣj ごとに設定された所定の端子電圧に
達すると充電を停止させる。また、各スイッチング素子
Ｓj1，Ｓj2，Ｓs には、ＭＯＳＦＥＴ、バイポーラトラ
ンジスタなどが用いられ、オン時に所定のオン抵抗を持
っている。
間の経過とともに脈流波形状に変化する電圧を負荷に印
加する例を示す。図１に示すように、電力変換回路はス
イッチトキャパシタを用いたものであり、それぞれキャ
パシタＣj 、スイッチング素子Ｓj1、ダイオードＤ
j （ｊ＝１、２、……、５）からなる５個の直列回路を
並列接続し、この並列回路をインダクタＬ1 およびスイ
ッチング素子Ｓs を介して直流電源ＤＣに接続するとと
もに、キャパシタＣj 、スイッチング素子Ｓj2からなる
５個の直列回路を並列接続し、この並列回路をインダク
タＬ2 を介して負荷Ｚに接続した構成を有する。また、
直流電源ＤＣとスイッチング素子Ｓs との直列回路には
ダイオードＤs を並列接続し、負荷Ｚには負荷用キャパ
シタＣz を並列接続してある。両インダクタＬ1 ，Ｌ2
にはインダクタンスのごく小さいものを用いてあり、共
振的に電力を伝達することによって、電力伝達効率を向
上させてある。ここに、各スイッチング素子Ｓj1，
Ｓj2，Ｓs は図示していない制御回路により後述するよ
うに制御される。この制御回路は、各キャパシタＣj の
端子電圧を監視しており、各キャパシタＣj の充電時に
は各キャパシタＣj ごとに設定された所定の端子電圧に
達すると充電を停止させる。また、各スイッチング素子
Ｓj1，Ｓj2，Ｓs には、ＭＯＳＦＥＴ、バイポーラトラ
ンジスタなどが用いられ、オン時に所定のオン抵抗を持
っている。
【００２０】次に、図１に示した回路の動作を図２を参
照して説明する。図２（ａ）〜（ｋ）の各スイッチング
素子Ｓj1，Ｓj2，Ｓs の動作については網かけの期間が
オンを示し、他の期間はオフを示す。まず、図２（ａ）
（ｂ）のように時刻ｔ0 においてスイッチング素子Ｓs
およびスイッチング素子Ｓ11のみをオンにする。キャパ
シタＣ1 が、スイッチング素子Ｓs 、インダクタＬ1 、
ダイオードＤ1 、スイッチング素子Ｓ11を介して充電さ
れ、図２（ｌ）のようにキャパシタＣ1 の端子電圧ＶC1
が時刻ｔ1 でＶ10に達すると、スイッチング素子Ｓs を
オンに保ったままでスイッチング素子Ｓ11をオフにす
る。その後、図２（ｃ）のようにスイッチング素子Ｓ21
をオンにしてキャパシタＣ2 の端子電圧Ｖc2が時刻ｔ2
でＶ20（＞Ｖ10）に達するまでキャパシタＣ2 を充電す
る。同様にして、図２（ｂ）〜（ｆ）のように、スイッ
チング素子Ｓj1を順次オンにして各キャパシタＣj の端
子電圧Ｖcjがそれぞれ所定の設定値Ｖ10、Ｖ20、Ｖ30、
Ｖ40、Ｖ50（Ｖ10＜Ｖ20＜Ｖ 30＜Ｖ40＜Ｖ50）となるよ
うに各キャパシタＣj を充電する。ただし、キャパシタ
Ｃ5 については、図２（ａ）（ｆ）（ｌ）に示すよう
に、キャパシタＣ5 の端子電圧がＶ50に達する直前の時
刻ｔ41にスイッチング素子Ｓs をオフにすることで、イ
ンダクタＬ1 、ダイオードＤ5 、スイッチング素子
Ｓ51、キャパシタＣ5、ダイオードＤs の経路で、イン
ダクタＬ1 の蓄積エネルギも利用して充電する。上述の
ようにして、単一の直流電源ＤＣを用いて各キャパシタ
Ｃj を異なる端子電圧Ｖcjとなるように充電することが
できる。ここで、各キャパシタＣj はインダクタＬ1 を
通して共振的に充電されるから、電力転送の損失を低減
することができる。
照して説明する。図２（ａ）〜（ｋ）の各スイッチング
素子Ｓj1，Ｓj2，Ｓs の動作については網かけの期間が
オンを示し、他の期間はオフを示す。まず、図２（ａ）
（ｂ）のように時刻ｔ0 においてスイッチング素子Ｓs
およびスイッチング素子Ｓ11のみをオンにする。キャパ
シタＣ1 が、スイッチング素子Ｓs 、インダクタＬ1 、
ダイオードＤ1 、スイッチング素子Ｓ11を介して充電さ
れ、図２（ｌ）のようにキャパシタＣ1 の端子電圧ＶC1
が時刻ｔ1 でＶ10に達すると、スイッチング素子Ｓs を
オンに保ったままでスイッチング素子Ｓ11をオフにす
る。その後、図２（ｃ）のようにスイッチング素子Ｓ21
をオンにしてキャパシタＣ2 の端子電圧Ｖc2が時刻ｔ2
でＶ20（＞Ｖ10）に達するまでキャパシタＣ2 を充電す
る。同様にして、図２（ｂ）〜（ｆ）のように、スイッ
チング素子Ｓj1を順次オンにして各キャパシタＣj の端
子電圧Ｖcjがそれぞれ所定の設定値Ｖ10、Ｖ20、Ｖ30、
Ｖ40、Ｖ50（Ｖ10＜Ｖ20＜Ｖ 30＜Ｖ40＜Ｖ50）となるよ
うに各キャパシタＣj を充電する。ただし、キャパシタ
Ｃ5 については、図２（ａ）（ｆ）（ｌ）に示すよう
に、キャパシタＣ5 の端子電圧がＶ50に達する直前の時
刻ｔ41にスイッチング素子Ｓs をオフにすることで、イ
ンダクタＬ1 、ダイオードＤ5 、スイッチング素子
Ｓ51、キャパシタＣ5、ダイオードＤs の経路で、イン
ダクタＬ1 の蓄積エネルギも利用して充電する。上述の
ようにして、単一の直流電源ＤＣを用いて各キャパシタ
Ｃj を異なる端子電圧Ｖcjとなるように充電することが
できる。ここで、各キャパシタＣj はインダクタＬ1 を
通して共振的に充電されるから、電力転送の損失を低減
することができる。
【００２１】一方、負荷Ｚへは、充電の終了したキャパ
シタＣj から順に給電される。すなわち、時刻ｔ1 にお
いてキャパシタＣ1 の充電が終了すると同時に、図２
（ｇ）に示すように、スイッチング素子Ｓ12をオンに
し、キャパシタＣ1 からインダクタＬ2 を通して負荷用
キャパシタＣz および負荷Ｚに給電する。キャパシタＣ
1から負荷Ｚへの給電時には、負荷Ｚと負荷用キャパシ
タＣz との並列回路とインダクタＬ2 とキャパシタＣ1
とにより共振回路が構成され、インダクタＬ2 には図２
（ｎ）のような共振電流Ｉ1 が流れることになる。した
がって、図２（ｍ）のように負荷用キャパシタＣz の端
子電圧Ｖz は共振的に上昇し、キャパシタＣ 1 の端子電
圧は、図２（ｌ）のように降下する。いま、負荷Ｚのイ
ンピーダンスが十分に高く、キャパシタＣ1 と負荷用キ
ャパシタＣz との容量が略等しいとすれば、負荷用キャ
パシタＣz の端子電圧Ｖz はキャパシタＣ1 について設
定された端子電圧Ｖ10に近い電圧まで上昇し、一方、キ
ャパシタＣ1 の端子電圧Ｖc1は負荷用キャパシタＣz の
元の端子電圧Ｖz （＝０Ｖ）付近まで下がることにな
る。また、負荷用キャパシタＣz の端子電圧Ｖz がほぼ
Ｖ10に達すると、今度は負荷用キャパシタＣz が放電
し、キャパシタＣ1 が充電される。そこで、負荷用キャ
パシタＣz の端子電圧Ｖz がほぼピークに達した時点
（時刻ｔ2 ）でスイッチング素子Ｓ12をオフにする。時
刻ｔ2 ではキャパシタＣ2 の充電が終了しているから、
図２（ｈ）のようにスイッチング素子Ｓ22をオンにす
る。このとき、キャパシタＣ2 、インダクタＬ2 、負荷
用キャパシタＣz および負荷Ｚによる共振回路が形成さ
れるのであって、キャパシタＣ2 と負荷用キャパシタＣ
z との容量が略等しいとすれば、時刻ｔ3 には図２
（ｍ）のように負荷用キャパシタＣz の端子電圧がキャ
パシタＣ2 について設定された端子電圧Ｖ20付近まで上
昇し、図２（ｌ）のようにキャパシタＣ2 の端子電圧Ｖ
c2は負荷用キャパシタＣz の元の端子電圧Ｖ10付近まで
下降する。上記動作を次々に繰り返せば、図２（ｍ）の
ように負荷用キャパシタＣz の端子電圧Ｖz は順次上昇
して時刻ｔ6 には、負荷用キャパシタＣz の端子電圧Ｖ
z はキャパシタＣ5 について設定されている端子電圧Ｖ
50付近まで上昇する。
シタＣj から順に給電される。すなわち、時刻ｔ1 にお
いてキャパシタＣ1 の充電が終了すると同時に、図２
（ｇ）に示すように、スイッチング素子Ｓ12をオンに
し、キャパシタＣ1 からインダクタＬ2 を通して負荷用
キャパシタＣz および負荷Ｚに給電する。キャパシタＣ
1から負荷Ｚへの給電時には、負荷Ｚと負荷用キャパシ
タＣz との並列回路とインダクタＬ2 とキャパシタＣ1
とにより共振回路が構成され、インダクタＬ2 には図２
（ｎ）のような共振電流Ｉ1 が流れることになる。した
がって、図２（ｍ）のように負荷用キャパシタＣz の端
子電圧Ｖz は共振的に上昇し、キャパシタＣ 1 の端子電
圧は、図２（ｌ）のように降下する。いま、負荷Ｚのイ
ンピーダンスが十分に高く、キャパシタＣ1 と負荷用キ
ャパシタＣz との容量が略等しいとすれば、負荷用キャ
パシタＣz の端子電圧Ｖz はキャパシタＣ1 について設
定された端子電圧Ｖ10に近い電圧まで上昇し、一方、キ
ャパシタＣ1 の端子電圧Ｖc1は負荷用キャパシタＣz の
元の端子電圧Ｖz （＝０Ｖ）付近まで下がることにな
る。また、負荷用キャパシタＣz の端子電圧Ｖz がほぼ
Ｖ10に達すると、今度は負荷用キャパシタＣz が放電
し、キャパシタＣ1 が充電される。そこで、負荷用キャ
パシタＣz の端子電圧Ｖz がほぼピークに達した時点
（時刻ｔ2 ）でスイッチング素子Ｓ12をオフにする。時
刻ｔ2 ではキャパシタＣ2 の充電が終了しているから、
図２（ｈ）のようにスイッチング素子Ｓ22をオンにす
る。このとき、キャパシタＣ2 、インダクタＬ2 、負荷
用キャパシタＣz および負荷Ｚによる共振回路が形成さ
れるのであって、キャパシタＣ2 と負荷用キャパシタＣ
z との容量が略等しいとすれば、時刻ｔ3 には図２
（ｍ）のように負荷用キャパシタＣz の端子電圧がキャ
パシタＣ2 について設定された端子電圧Ｖ20付近まで上
昇し、図２（ｌ）のようにキャパシタＣ2 の端子電圧Ｖ
c2は負荷用キャパシタＣz の元の端子電圧Ｖ10付近まで
下降する。上記動作を次々に繰り返せば、図２（ｍ）の
ように負荷用キャパシタＣz の端子電圧Ｖz は順次上昇
して時刻ｔ6 には、負荷用キャパシタＣz の端子電圧Ｖ
z はキャパシタＣ5 について設定されている端子電圧Ｖ
50付近まで上昇する。
【００２２】負荷用キャパシタＣz の端子電圧Ｖz が時
刻ｔ6 でほぼピークに達した後にも図２（ｌ）のように
スイッチング素子Ｓ52をオンにし続けておくと、図２
（ｎ）のようにインダクタＬ2 を通して逆向きの共振電
流Ｉ1 が流れ、負荷用キャパシタＣz の端子電圧は図２
（ｌ）のように次第に下降する。負荷用キャパシタＣz
の端子電圧は時刻ｔ8 でＶ40付近まで低下するから、こ
の時点でスイッチング素子Ｓ52をオフにするとともに、
図２（ｊ）のようにスイッチング素子Ｓ42をオンにす
る。この時点ではキャパシタＣ4 の端子電圧Ｖc4はＶ30
に近く、負荷用キャパシタＣz の端子電圧Ｖz はＶ40に
近いから、図２（ｌ）に示すように、負荷用キャパシタ
Ｃz からキャパシタＣ4 に向かう共振電流Ｉ1 が流れ、
負荷用キャパシタＣz の端子電圧Ｖz がＶ30付近まで低
下するとともに、キャパシタＣ4 の端子電圧Ｖc4がＶ40
付近まで上昇する。このように、スイッチング素子Ｓj2
を順にオンにし、負荷用キャパシタＣz の端子電圧Ｖz
を次第に降下させ、最終的には負荷用キャパシタＣz の
端子電圧Ｖz をほぼ０Ｖまで降下させることができる。
ここに、各スイッチング素子Ｓj2のオフのタイミング
は、共振電流Ｉ1 のゼロクロス点を検出することで決定
する。
刻ｔ6 でほぼピークに達した後にも図２（ｌ）のように
スイッチング素子Ｓ52をオンにし続けておくと、図２
（ｎ）のようにインダクタＬ2 を通して逆向きの共振電
流Ｉ1 が流れ、負荷用キャパシタＣz の端子電圧は図２
（ｌ）のように次第に下降する。負荷用キャパシタＣz
の端子電圧は時刻ｔ8 でＶ40付近まで低下するから、こ
の時点でスイッチング素子Ｓ52をオフにするとともに、
図２（ｊ）のようにスイッチング素子Ｓ42をオンにす
る。この時点ではキャパシタＣ4 の端子電圧Ｖc4はＶ30
に近く、負荷用キャパシタＣz の端子電圧Ｖz はＶ40に
近いから、図２（ｌ）に示すように、負荷用キャパシタ
Ｃz からキャパシタＣ4 に向かう共振電流Ｉ1 が流れ、
負荷用キャパシタＣz の端子電圧Ｖz がＶ30付近まで低
下するとともに、キャパシタＣ4 の端子電圧Ｖc4がＶ40
付近まで上昇する。このように、スイッチング素子Ｓj2
を順にオンにし、負荷用キャパシタＣz の端子電圧Ｖz
を次第に降下させ、最終的には負荷用キャパシタＣz の
端子電圧Ｖz をほぼ０Ｖまで降下させることができる。
ここに、各スイッチング素子Ｓj2のオフのタイミング
は、共振電流Ｉ1 のゼロクロス点を検出することで決定
する。
【００２３】上述のようにスイッチング素子Ｓj1，
Ｓj2，Ｓs を制御すれば、キャパシタＣ j 、インダクタ
Ｌ2 、負荷用キャパシタＣz よりなる共振回路に流れる
共振電流Ｉ1 を利用することで、図２（ｍ）のように負
荷用キャパシタＣz の端子電圧Ｖ z を滑らかに変化させ
ることができる。また、負荷Ｚが抵抗性であれば負荷電
流Ｉ2 は図２（ｏ）のように負荷用キャパシタＣz の端
子電圧Ｖz に比例して滑らかに変化し、結果的に負荷Ｚ
に流れる負荷電流Ｉ2 の高調波歪を低減することができ
る。ここで、上述した各共振回路の共振周波数は、負荷
用キャパシタＣz の両端電圧が変化する周期（ｔ0 〜ｔ
11）に相当する周波数よりも高くなるから、キャパシタ
Ｃj やインダクタＬ1 ，Ｌ2 により決定される時定数を
小さく設定することができる。しかも、インダクタＬ2
の両端間の電位差は、隣合うキャパシタＣj ，Ｃ(j+1)
の端子電圧の差（たとえば、Ｖ50−Ｖ40）程度であるか
ら、負荷用キャパシタＣz の端子電圧のピーク値（Ｖ50
程度）に比較して小さく、負荷Ｚへの印加電圧に比較し
て低耐圧のものを用いることができる。また、インダク
タＬ1 ，Ｌ2 を介して電力を伝達するから、インダクタ
を用いていない通常のスイッチトキャパシタに比較して
高効率になるのである。
Ｓj2，Ｓs を制御すれば、キャパシタＣ j 、インダクタ
Ｌ2 、負荷用キャパシタＣz よりなる共振回路に流れる
共振電流Ｉ1 を利用することで、図２（ｍ）のように負
荷用キャパシタＣz の端子電圧Ｖ z を滑らかに変化させ
ることができる。また、負荷Ｚが抵抗性であれば負荷電
流Ｉ2 は図２（ｏ）のように負荷用キャパシタＣz の端
子電圧Ｖz に比例して滑らかに変化し、結果的に負荷Ｚ
に流れる負荷電流Ｉ2 の高調波歪を低減することができ
る。ここで、上述した各共振回路の共振周波数は、負荷
用キャパシタＣz の両端電圧が変化する周期（ｔ0 〜ｔ
11）に相当する周波数よりも高くなるから、キャパシタ
Ｃj やインダクタＬ1 ，Ｌ2 により決定される時定数を
小さく設定することができる。しかも、インダクタＬ2
の両端間の電位差は、隣合うキャパシタＣj ，Ｃ(j+1)
の端子電圧の差（たとえば、Ｖ50−Ｖ40）程度であるか
ら、負荷用キャパシタＣz の端子電圧のピーク値（Ｖ50
程度）に比較して小さく、負荷Ｚへの印加電圧に比較し
て低耐圧のものを用いることができる。また、インダク
タＬ1 ，Ｌ2 を介して電力を伝達するから、インダクタ
を用いていない通常のスイッチトキャパシタに比較して
高効率になるのである。
【００２４】さらに、上記構成では、負荷用キャパシタ
Ｃz の端子電圧Ｖz が変化する１周期内で、各キャパシ
タＣj と負荷用キャパシタＣz との間での充放電を行な
う前に、各キャパシタＣj への直流電源ＤＣからの充電
を行なっていることにより（１周期の期間ｔ0 〜ｔ11の
うち、キャパシタＣ1 には時刻ｔ1 以前、キャパシタＣ
2 には時刻ｔ2 以前ないし時刻ｔ10以後、キャパシタＣ
3 には時刻ｔ3 以前ないし時刻ｔ9 以後、キャパシタＣ
4 には時刻ｔ4 以前ないし時刻ｔ8 以後、キャパシタＣ
5 には時刻ｔ5 以前ないし時刻ｔ7 以後）、負荷用キャ
パシタＣz の端子電圧Ｖz の上昇時と下降時とで電圧波
形をほぼ対称にすることができるのである。
Ｃz の端子電圧Ｖz が変化する１周期内で、各キャパシ
タＣj と負荷用キャパシタＣz との間での充放電を行な
う前に、各キャパシタＣj への直流電源ＤＣからの充電
を行なっていることにより（１周期の期間ｔ0 〜ｔ11の
うち、キャパシタＣ1 には時刻ｔ1 以前、キャパシタＣ
2 には時刻ｔ2 以前ないし時刻ｔ10以後、キャパシタＣ
3 には時刻ｔ3 以前ないし時刻ｔ9 以後、キャパシタＣ
4 には時刻ｔ4 以前ないし時刻ｔ8 以後、キャパシタＣ
5 には時刻ｔ5 以前ないし時刻ｔ7 以後）、負荷用キャ
パシタＣz の端子電圧Ｖz の上昇時と下降時とで電圧波
形をほぼ対称にすることができるのである。
【００２５】以上説明したように、本実施例では単一の
直流電源ＤＣを用いながらも、複数のキャパシタＣj を
端子電圧Ｖcjが異なるように充電し、各キャパシタＣj
から順次インダクタＬ2 を介して負荷用キャパシタＣz
を充電するとともに、負荷用キャパシタＣz に並列接続
した負荷Ｚに給電するから、負荷Ｚへの印加電圧を時間
の経過とともに滑らかに変化させることができるのであ
る。上記説明によって明らかなように、直流電源ＤＣ、
スイッチング素子Ｓs ，Ｓj1，インダクタＬ1、ダイオ
ードＤj 、制御回路により充電部が構成される。
直流電源ＤＣを用いながらも、複数のキャパシタＣj を
端子電圧Ｖcjが異なるように充電し、各キャパシタＣj
から順次インダクタＬ2 を介して負荷用キャパシタＣz
を充電するとともに、負荷用キャパシタＣz に並列接続
した負荷Ｚに給電するから、負荷Ｚへの印加電圧を時間
の経過とともに滑らかに変化させることができるのであ
る。上記説明によって明らかなように、直流電源ＤＣ、
スイッチング素子Ｓs ，Ｓj1，インダクタＬ1、ダイオ
ードＤj 、制御回路により充電部が構成される。
【００２６】（実施例２）本実施例は、実施例１と同じ
回路構成について、各スイッチング素子Ｓj2をオフにす
るタイミングを実施例１とは異ならせたものである。実
施例１では図３（ａ）のようにインダクタＬ1 に流れる
共振電流Ｉ1 のゼロクロス点で各スイッチング素子Ｓj2
をオフにしているので、負荷用キャパシタＣz の端子電
圧Ｖz は図３（ｂ）のように、キャパシタＣj からの充
電（ないしキャパシタＣj への放電）による上昇（ない
し下降）がほぼ停止してから次のキャパシタＣ
(j+1) （ないしキャパシタＣ(j-1) ）に切り換えられ
る。この場合、負荷用キャパシタＣz の端子電圧Ｖz の
上昇率（ないし下降率）がスイッチング素子Ｓj2の切換
時点で急に変化する。
回路構成について、各スイッチング素子Ｓj2をオフにす
るタイミングを実施例１とは異ならせたものである。実
施例１では図３（ａ）のようにインダクタＬ1 に流れる
共振電流Ｉ1 のゼロクロス点で各スイッチング素子Ｓj2
をオフにしているので、負荷用キャパシタＣz の端子電
圧Ｖz は図３（ｂ）のように、キャパシタＣj からの充
電（ないしキャパシタＣj への放電）による上昇（ない
し下降）がほぼ停止してから次のキャパシタＣ
(j+1) （ないしキャパシタＣ(j-1) ）に切り換えられ
る。この場合、負荷用キャパシタＣz の端子電圧Ｖz の
上昇率（ないし下降率）がスイッチング素子Ｓj2の切換
時点で急に変化する。
【００２７】そこで、本実施例では、図４（ａ）に示す
ように、共振電流Ｉ1 のゼロクロス点よりも前にスイッ
チング素子Ｓj2をオフにして、次のキャパシタＣ(j+1)
（ないしキャパシタＣ(j-1) ）に切り換えて充電（ない
し放電）を行なうことにより、図４（ｂ）のように負荷
用キャパシタＣz の端子電圧Ｖz の上昇率（ないし下降
率）について、スイッチング素子Ｓj2の切換時点での急
激な変化を抑制し、電圧波形をより一層滑らかにしてい
るのである。すなわち、スイッチング素子Ｓj2のオン・
オフのタイミングを本実施例のように制御すれば、実施
例１に比較して高調波歪を一層抑制することができる。
他の構成および動作は実施例１と同様である。
ように、共振電流Ｉ1 のゼロクロス点よりも前にスイッ
チング素子Ｓj2をオフにして、次のキャパシタＣ(j+1)
（ないしキャパシタＣ(j-1) ）に切り換えて充電（ない
し放電）を行なうことにより、図４（ｂ）のように負荷
用キャパシタＣz の端子電圧Ｖz の上昇率（ないし下降
率）について、スイッチング素子Ｓj2の切換時点での急
激な変化を抑制し、電圧波形をより一層滑らかにしてい
るのである。すなわち、スイッチング素子Ｓj2のオン・
オフのタイミングを本実施例のように制御すれば、実施
例１に比較して高調波歪を一層抑制することができる。
他の構成および動作は実施例１と同様である。
【００２８】（実施例３）本実施例は、負荷用キャパシ
タＣz の端子電圧を正弦波形状に変化させる例であっ
て、実施例１では各キャパシタＣj の直流電源ＤＣから
の充電時の端子電圧Ｖcjの設定値をＶ20−Ｖ10≒Ｖ30−
Ｖ20≒Ｖ40−Ｖ30≒Ｖ50−Ｖ40となるように設定してい
たが、本実施例ではＶ20−Ｖ10＞Ｖ30−Ｖ20＞Ｖ40−Ｖ
30＞Ｖ50−Ｖ 40となるように設定している。
タＣz の端子電圧を正弦波形状に変化させる例であっ
て、実施例１では各キャパシタＣj の直流電源ＤＣから
の充電時の端子電圧Ｖcjの設定値をＶ20−Ｖ10≒Ｖ30−
Ｖ20≒Ｖ40−Ｖ30≒Ｖ50−Ｖ40となるように設定してい
たが、本実施例ではＶ20−Ｖ10＞Ｖ30−Ｖ20＞Ｖ40−Ｖ
30＞Ｖ50−Ｖ 40となるように設定している。
【００２９】各キャパシタＣj の端子電圧Ｖcjを上述の
ような関係に設定するために、本実施例では負荷用キャ
パシタＣz の端子電圧Ｖz について図５に実線で示すよ
うな目標となる波形に対して周期が等しく振幅が若干大
きい波形（図５に一点鎖線で示す）を規定し、この波形
に基づいて各キャパシタＣj の到達すべき端子電圧Ｖ z
を決定し、制御回路では設定した端子電圧Ｖcjとなるよ
うに各キャパシタＣjの充電時間を調節するのである。
たとえば、キャパシタＣ2 の端子電圧Ｖc2は、時刻ｔ2
では図５に一点鎖線で示した波形の時刻ｔ3 における電
圧になっている必要がある。また、キャパシタＣ5 の端
子電圧Ｖc5は、時刻ｔ5 では図５に一点鎖線で示した波
形のピーク値に達するように設定される。キャパシタＣ
j の端子電圧Ｖz を上述のように設定することで、キャ
パシタＣj と負荷用キャパシタＣ z との間での充放電の
際に、スイッチング素子Ｓj2のオン・オフのタイミング
をほぼ等しい時間間隔としながらも負荷Ｚへの印加電圧
をほぼ正弦波形状に変化させることができる。
ような関係に設定するために、本実施例では負荷用キャ
パシタＣz の端子電圧Ｖz について図５に実線で示すよ
うな目標となる波形に対して周期が等しく振幅が若干大
きい波形（図５に一点鎖線で示す）を規定し、この波形
に基づいて各キャパシタＣj の到達すべき端子電圧Ｖ z
を決定し、制御回路では設定した端子電圧Ｖcjとなるよ
うに各キャパシタＣjの充電時間を調節するのである。
たとえば、キャパシタＣ2 の端子電圧Ｖc2は、時刻ｔ2
では図５に一点鎖線で示した波形の時刻ｔ3 における電
圧になっている必要がある。また、キャパシタＣ5 の端
子電圧Ｖc5は、時刻ｔ5 では図５に一点鎖線で示した波
形のピーク値に達するように設定される。キャパシタＣ
j の端子電圧Ｖz を上述のように設定することで、キャ
パシタＣj と負荷用キャパシタＣ z との間での充放電の
際に、スイッチング素子Ｓj2のオン・オフのタイミング
をほぼ等しい時間間隔としながらも負荷Ｚへの印加電圧
をほぼ正弦波形状に変化させることができる。
【００３０】ここにおいて、目標とする波形よりも振幅
の大きい波形に基づいてキャパシタＣj の端子電圧Ｖcj
を決めているのは、負荷Ｚでの電力消費による負荷用キ
ャパシタＣz の端子電圧Ｖz の降下に対する補償を行な
うためである。また、この設定を採用することにより、
実施例２のように共振電流Ｉ1 のゼロクロス点よりも前
にスイッチング素子Ｓj2を切り換えるように制御して
も、負荷用キャパシタＣ z の端子電圧Ｖz を目標値に保
つことができる。以上説明したように、キャパシタＣj
の直流電源ＤＣからの充電時に端子電圧Ｖcjが上述のよ
うに設定されるから、負荷用キャパシタＣz の端子電圧
Ｖz を正弦波形状に変化させることができ、負荷Ｚへの
印加電圧、通電電流の高調波歪を一層低減することがで
きるのである。他の構成および動作は実施例１と同様で
ある。
の大きい波形に基づいてキャパシタＣj の端子電圧Ｖcj
を決めているのは、負荷Ｚでの電力消費による負荷用キ
ャパシタＣz の端子電圧Ｖz の降下に対する補償を行な
うためである。また、この設定を採用することにより、
実施例２のように共振電流Ｉ1 のゼロクロス点よりも前
にスイッチング素子Ｓj2を切り換えるように制御して
も、負荷用キャパシタＣ z の端子電圧Ｖz を目標値に保
つことができる。以上説明したように、キャパシタＣj
の直流電源ＤＣからの充電時に端子電圧Ｖcjが上述のよ
うに設定されるから、負荷用キャパシタＣz の端子電圧
Ｖz を正弦波形状に変化させることができ、負荷Ｚへの
印加電圧、通電電流の高調波歪を一層低減することがで
きるのである。他の構成および動作は実施例１と同様で
ある。
【００３１】（実施例４）本実施例も実施例３と同様に
負荷用キャパシタＣz の端子電圧Ｖz を正弦波形状に変
化させようとするものであるが、実施例３とは制御方法
が異なっている。すなわち、実施例３では隣合う各一対
のキャパシタＣj ，Ｃ(j+1) の端子電圧Ｖ j ，Ｖ(j+1)
の差を異ならせていたが、本実施例では、図１に示した
実施例１と同様の回路構成を用いて、隣合う各一対のキ
ャパシタＣj ，Ｃ(j+1) の端子電圧Ｖj ，Ｖ(j+1) の差
を実施例１と同様にほぼ一定とし、各キャパシタＣj と
負荷用キャパシタＣz との間に設けた各スイッチング素
子Ｓj2のオン期間を異ならせるように制御することによ
って、負荷用キャパシタＣz の端子電圧Ｖz を正弦波形
状に変化させるのである。ここに、各キャパシタＣj の
端子電圧Ｖcjの目標値の設定方法は実施例３と同様であ
って、まず図６に実線で示すように負荷用キャパシタＣ
z の目標となる端子電圧Ｖz の波形に対して振幅のやや
大きい図６の一点鎖線で示すような波形を設定し、この
波形上で各時刻ｔ2 、ｔ3 、ｔ4 、ｔ5、ｔ6 における
各キャパシタＣj の端子電圧Ｖcjの目標値を決定すれば
よい。
負荷用キャパシタＣz の端子電圧Ｖz を正弦波形状に変
化させようとするものであるが、実施例３とは制御方法
が異なっている。すなわち、実施例３では隣合う各一対
のキャパシタＣj ，Ｃ(j+1) の端子電圧Ｖ j ，Ｖ(j+1)
の差を異ならせていたが、本実施例では、図１に示した
実施例１と同様の回路構成を用いて、隣合う各一対のキ
ャパシタＣj ，Ｃ(j+1) の端子電圧Ｖj ，Ｖ(j+1) の差
を実施例１と同様にほぼ一定とし、各キャパシタＣj と
負荷用キャパシタＣz との間に設けた各スイッチング素
子Ｓj2のオン期間を異ならせるように制御することによ
って、負荷用キャパシタＣz の端子電圧Ｖz を正弦波形
状に変化させるのである。ここに、各キャパシタＣj の
端子電圧Ｖcjの目標値の設定方法は実施例３と同様であ
って、まず図６に実線で示すように負荷用キャパシタＣ
z の目標となる端子電圧Ｖz の波形に対して振幅のやや
大きい図６の一点鎖線で示すような波形を設定し、この
波形上で各時刻ｔ2 、ｔ3 、ｔ4 、ｔ5、ｔ6 における
各キャパシタＣj の端子電圧Ｖcjの目標値を決定すれば
よい。
【００３２】実施例３の構成では、各キャパシタＣj の
端子電圧Ｖcjが異なっており、スイッチング素子Ｓj2を
切り換える時間幅での電圧の変化幅が低電圧側では高電
圧側よりも大きくなっているから、インダクタＬ2 の両
端間の電位差が大きくなり、インダクタＬ2 として実施
例１よりも高耐圧のものを用いることが必要になる。一
方、本実施例の構成では、スイッチング素子Ｓj2を切り
換える時間幅での電圧の変化幅をほぼ一定にしているか
ら（すなわち、隣合うキャパシタＣj ，Ｃ(j+1 ) の間の
端子電圧Ｖj ，Ｖ(j+1) の差が一定）、インダクタＬ2
の両端間の電位差をほぼ一定に保つことができ、結果的
にインダクタＬ2 として実施例１と同程度に低耐圧のも
のを用いることができるのである。他の構成および動作
は実施例１と同様である。
端子電圧Ｖcjが異なっており、スイッチング素子Ｓj2を
切り換える時間幅での電圧の変化幅が低電圧側では高電
圧側よりも大きくなっているから、インダクタＬ2 の両
端間の電位差が大きくなり、インダクタＬ2 として実施
例１よりも高耐圧のものを用いることが必要になる。一
方、本実施例の構成では、スイッチング素子Ｓj2を切り
換える時間幅での電圧の変化幅をほぼ一定にしているか
ら（すなわち、隣合うキャパシタＣj ，Ｃ(j+1 ) の間の
端子電圧Ｖj ，Ｖ(j+1) の差が一定）、インダクタＬ2
の両端間の電位差をほぼ一定に保つことができ、結果的
にインダクタＬ2 として実施例１と同程度に低耐圧のも
のを用いることができるのである。他の構成および動作
は実施例１と同様である。
【００３３】（実施例５）本実施例も実施例３、４と同
様に図１に示した実施例１と同様の構成を用いて負荷用
キャパシタＣz の端子電圧Ｖz を正弦波形状に変化させ
ようとするものである。このため、各キャパシタＣj に
は容量の異なるものを用いている（Ｃ1 ＜Ｃ2 ＜Ｃ3 ＜
Ｃ4 ＜Ｃ5 ）。すなわち、負荷用キャパシタＣz に接続
されるキャパシタＣj について、負荷用キャパシタＣz
の端子電圧Ｖz が低い期間に接続されるものほど容量を
小さくしてある。したがって、各キャパシタＣj と負荷
用キャパシタＣz とが接続されている期間における共振
周波数を各キャパシタＣj ごとに変化させることになる
のであって、負荷用キャパシタＣz の端子電圧Ｖz の高
い期間では共振周波数を低くして電圧変化を緩やかにす
ることで、正弦波形状の電圧波形を得ているのである。
逆に、負荷用キャパシタＣz の端子電圧の低い期間では
共振周波数が高くなり電圧変化が速くなる。他の構成お
よび動作は実施例１と同様である。
様に図１に示した実施例１と同様の構成を用いて負荷用
キャパシタＣz の端子電圧Ｖz を正弦波形状に変化させ
ようとするものである。このため、各キャパシタＣj に
は容量の異なるものを用いている（Ｃ1 ＜Ｃ2 ＜Ｃ3 ＜
Ｃ4 ＜Ｃ5 ）。すなわち、負荷用キャパシタＣz に接続
されるキャパシタＣj について、負荷用キャパシタＣz
の端子電圧Ｖz が低い期間に接続されるものほど容量を
小さくしてある。したがって、各キャパシタＣj と負荷
用キャパシタＣz とが接続されている期間における共振
周波数を各キャパシタＣj ごとに変化させることになる
のであって、負荷用キャパシタＣz の端子電圧Ｖz の高
い期間では共振周波数を低くして電圧変化を緩やかにす
ることで、正弦波形状の電圧波形を得ているのである。
逆に、負荷用キャパシタＣz の端子電圧の低い期間では
共振周波数が高くなり電圧変化が速くなる。他の構成お
よび動作は実施例１と同様である。
【００３４】（実施例６）本実施例は、図７に示すよう
に、負荷Ｚとして従来の技術で説明したものと同様のフ
ルブリッジ型のインバータ回路ＩＮＶを採用したもので
ある。すなわち、４個のスイッチング素子Ｓz1〜Ｓz4を
ブリッジ接続し、負荷Ｚを介して直列接続した２個のス
イッチング素子Ｓz1，Ｓz2（Ｓz3，Ｓz4）を同時にオン
にし、互いに直列接続されたスイッチング素子Ｓz1，Ｓ
z4（Ｓz3，Ｓz2）を交互にオン・オフさせることによっ
て、負荷Ｚに交番電流を流すようにしてある。この種の
インバータ回路ＩＮＶは周知のものであって、実施例１
ないし実施例５の構成の負荷Ｚとして、このようなイン
バータ回路ＩＮＶを用いることで負荷Ｚに対して正弦波
形状の交流電圧を印加することができる。
に、負荷Ｚとして従来の技術で説明したものと同様のフ
ルブリッジ型のインバータ回路ＩＮＶを採用したもので
ある。すなわち、４個のスイッチング素子Ｓz1〜Ｓz4を
ブリッジ接続し、負荷Ｚを介して直列接続した２個のス
イッチング素子Ｓz1，Ｓz2（Ｓz3，Ｓz4）を同時にオン
にし、互いに直列接続されたスイッチング素子Ｓz1，Ｓ
z4（Ｓz3，Ｓz2）を交互にオン・オフさせることによっ
て、負荷Ｚに交番電流を流すようにしてある。この種の
インバータ回路ＩＮＶは周知のものであって、実施例１
ないし実施例５の構成の負荷Ｚとして、このようなイン
バータ回路ＩＮＶを用いることで負荷Ｚに対して正弦波
形状の交流電圧を印加することができる。
【００３５】（実施例７）本実施例は、図８に示すよう
に、実施例１の構成に対してキャパシタＣa 、スイッチ
ング素子Ｓa1、ダイオードＤa1の直列回路と、キャパシ
タＣa に並列接続された２個のスイッチング素子Ｓa2，
Ｓa3とダイオードＤa2との直列回路とを付加した構成を
有する。キャパシタＣa 、スイッチング素子Ｓa1、ダイ
オードＤa1の直列回路は、キャパシタＣ3 、スイッチン
グ素子Ｓ31、ダイオードＤ3 の直列回路に並列接続さ
れ、スイッチング素子Ｓa3とダイオードＤa2との直列回
路はキャパシタＣ2 ，Ｃ3 の一端間に挿入されている。
また、ダイオードＤa2はカソードがキャパシタＣ2 の一
端に接続される。
に、実施例１の構成に対してキャパシタＣa 、スイッチ
ング素子Ｓa1、ダイオードＤa1の直列回路と、キャパシ
タＣa に並列接続された２個のスイッチング素子Ｓa2，
Ｓa3とダイオードＤa2との直列回路とを付加した構成を
有する。キャパシタＣa 、スイッチング素子Ｓa1、ダイ
オードＤa1の直列回路は、キャパシタＣ3 、スイッチン
グ素子Ｓ31、ダイオードＤ3 の直列回路に並列接続さ
れ、スイッチング素子Ｓa3とダイオードＤa2との直列回
路はキャパシタＣ2 ，Ｃ3 の一端間に挿入されている。
また、ダイオードＤa2はカソードがキャパシタＣ2 の一
端に接続される。
【００３６】この構成は、負荷用キャパシタＣz のピー
ク電圧を直流電源ＤＣの電源電圧Ｅよりも高く設定する
ことを目的とするものであり、キャパシタＣj のうちキ
ャパシタＣ3 〜Ｃ5 を直流電源ＤＣから充電する際に、
キャパシタＣa の端子電圧Ｖ caを加算することで、キャ
パシタＣj の端子電圧Ｖcjを直流電源ＤＣの電源電圧Ｅ
よりも高くできるようにしてある。キャパシタＣa につ
いては端子電圧ＶcaをＶa0に設定してある。図９に基づ
いて、具体的に動作を説明すると、まず図９（ａ）のよ
うに時刻ｔ 1 においてスイッチング素子Ｓs をオンにし
た状態で、図９（ｂ）のようにスイッチング素子Ｓ11を
オンにし、キャパシタＣ1 を充電する。また、スイッチ
ング素子Ｓ11を時刻ｔ3 でオフにする直前の時刻ｔ2 に
おいて図９（ｃ）のようにスイッチング素子Ｓ21をオン
にしてキャパシタＣ2 を充電する。次に、スイッチング
素子Ｓ21を時刻ｔ5 でオフにする直前の時刻ｔ4 におい
ては、図９（ｄ）のようにスイッチング素子Ｓ31をオン
にすると同時に、図９（ｈ）のようにスイッチング素子
Ｓa2もオンにする。ここで、キャパシタＣa がすでに充
電されているとすれば、キャパシタＣa の端子電圧Ｖa0
に直流電源ＤＣの電源電圧Ｅが加算され、この加算電圧
がキャパシタＣ3 に印加されることになる。すなわち、
キャパシタＣ3 の端子電圧Ｖc3を電源電圧Ｅよりも高く
することが可能になる。以後、同様にしてスイッチング
素子Ｓa2をオンに保ったままで、図９（ｅ）（ｆ）に示
すように、スイッチング素子Ｓ41，Ｓ51を順にオンに
し、キャパシタＣ4 ，Ｃ5 の端子電圧Ｖc4，Ｖc5が電源
電圧Ｅよりも高くなるまで充電する。このように、スイ
ッチング素子Ｓj1のオン期間の一部を重複させることに
よって、インダクタＬ 1 に流れる電流に休止期間が生じ
ないようにしてある。
ク電圧を直流電源ＤＣの電源電圧Ｅよりも高く設定する
ことを目的とするものであり、キャパシタＣj のうちキ
ャパシタＣ3 〜Ｃ5 を直流電源ＤＣから充電する際に、
キャパシタＣa の端子電圧Ｖ caを加算することで、キャ
パシタＣj の端子電圧Ｖcjを直流電源ＤＣの電源電圧Ｅ
よりも高くできるようにしてある。キャパシタＣa につ
いては端子電圧ＶcaをＶa0に設定してある。図９に基づ
いて、具体的に動作を説明すると、まず図９（ａ）のよ
うに時刻ｔ 1 においてスイッチング素子Ｓs をオンにし
た状態で、図９（ｂ）のようにスイッチング素子Ｓ11を
オンにし、キャパシタＣ1 を充電する。また、スイッチ
ング素子Ｓ11を時刻ｔ3 でオフにする直前の時刻ｔ2 に
おいて図９（ｃ）のようにスイッチング素子Ｓ21をオン
にしてキャパシタＣ2 を充電する。次に、スイッチング
素子Ｓ21を時刻ｔ5 でオフにする直前の時刻ｔ4 におい
ては、図９（ｄ）のようにスイッチング素子Ｓ31をオン
にすると同時に、図９（ｈ）のようにスイッチング素子
Ｓa2もオンにする。ここで、キャパシタＣa がすでに充
電されているとすれば、キャパシタＣa の端子電圧Ｖa0
に直流電源ＤＣの電源電圧Ｅが加算され、この加算電圧
がキャパシタＣ3 に印加されることになる。すなわち、
キャパシタＣ3 の端子電圧Ｖc3を電源電圧Ｅよりも高く
することが可能になる。以後、同様にしてスイッチング
素子Ｓa2をオンに保ったままで、図９（ｅ）（ｆ）に示
すように、スイッチング素子Ｓ41，Ｓ51を順にオンに
し、キャパシタＣ4 ，Ｃ5 の端子電圧Ｖc4，Ｖc5が電源
電圧Ｅよりも高くなるまで充電する。このように、スイ
ッチング素子Ｓj1のオン期間の一部を重複させることに
よって、インダクタＬ 1 に流れる電流に休止期間が生じ
ないようにしてある。
【００３７】また、キャパシタＣ5 の端子電圧Ｖc5がほ
ぼ設定値Ｖ50に達する直前の時刻ｔ 10において図９
（ｉ）のようにスイッチング素子Ｓa3をオンにし、キャ
パシタＣ a からキャパシタＣ5 への放電を中止する。こ
のとき、インダクタＬ1 に蓄積されたエネルギが放出さ
れることにより、キャパシタＣ5 への充電は継続され
る。次に、図９（ｈ）のように時刻ｔ11においてスイッ
チング素子Ｓa2をオフにし、さらに図９（ｇ）のように
時刻ｔ12においてスイッチング素子Ｓa1をオンにする
と、キャパシタＣa が直流電源ＤＣにより充電される。
その後、図９（ｆ）のように時刻ｔ13でスイッチング素
子Ｓ51をオフにしてキャパシタＣ5 の充電を終了する。
ぼ設定値Ｖ50に達する直前の時刻ｔ 10において図９
（ｉ）のようにスイッチング素子Ｓa3をオンにし、キャ
パシタＣ a からキャパシタＣ5 への放電を中止する。こ
のとき、インダクタＬ1 に蓄積されたエネルギが放出さ
れることにより、キャパシタＣ5 への充電は継続され
る。次に、図９（ｈ）のように時刻ｔ11においてスイッ
チング素子Ｓa2をオフにし、さらに図９（ｇ）のように
時刻ｔ12においてスイッチング素子Ｓa1をオンにする
と、キャパシタＣa が直流電源ＤＣにより充電される。
その後、図９（ｆ）のように時刻ｔ13でスイッチング素
子Ｓ51をオフにしてキャパシタＣ5 の充電を終了する。
【００３８】次に、図９（ａ）のように時刻ｔ14でスイ
ッチング素子Ｓs をオフにすると、インダクタＬ1 の蓄
積エネルギがインダクタＬ1 、ダイオードＤa 、スイッ
チング素子Ｓa1、キャパシタＣa 、スイッチング素子Ｓ
a3、ダイオードＤa2、ダイオードＤs という経路で放出
され、このエネルギによってキャパシタＣa が充電され
る。このようにして、インダクタＬ1 の蓄積エネルギが
なくなると、スイッチング素子Ｓa1, Ｓa3をオフにす
る。
ッチング素子Ｓs をオフにすると、インダクタＬ1 の蓄
積エネルギがインダクタＬ1 、ダイオードＤa 、スイッ
チング素子Ｓa1、キャパシタＣa 、スイッチング素子Ｓ
a3、ダイオードＤa2、ダイオードＤs という経路で放出
され、このエネルギによってキャパシタＣa が充電され
る。このようにして、インダクタＬ1 の蓄積エネルギが
なくなると、スイッチング素子Ｓa1, Ｓa3をオフにす
る。
【００３９】上述したように、各スイッチング素子Ｓj1
Ｓa1, Ｓa2, Ｓa3を制御することによって、図９（ｊ）
に示すように、各キャパシタＣj ，Ｃa についてそれぞ
れ設定した目標の端子電圧Ｖ10〜Ｖ50，Ｖa0を得ること
ができるのである。しかして、実施例１などに示したよ
うに、スイッチング素子Ｓj2を制御し、各キャパシタＣ
j を負荷用キャパシタＣz に対してインダクタＬ2 を介
して接続することにより、キャパシタＣz の端子電圧Ｖ
z を時間経過に伴って変化させることができる。他の構
成および動作は実施例１と同様である。
Ｓa1, Ｓa2, Ｓa3を制御することによって、図９（ｊ）
に示すように、各キャパシタＣj ，Ｃa についてそれぞ
れ設定した目標の端子電圧Ｖ10〜Ｖ50，Ｖa0を得ること
ができるのである。しかして、実施例１などに示したよ
うに、スイッチング素子Ｓj2を制御し、各キャパシタＣ
j を負荷用キャパシタＣz に対してインダクタＬ2 を介
して接続することにより、キャパシタＣz の端子電圧Ｖ
z を時間経過に伴って変化させることができる。他の構
成および動作は実施例１と同様である。
【００４０】（実施例８）本実施例は、図１０に示すよ
うに、実施例１の構成について、直流電源ＤＣに代えて
キャパシタＣs を用いた構成を有する。このキャパシタ
Ｃs は負荷用キャパシタＣz の電圧変化の１周期毎に再
充電される。また、スイッチトキャパシタを構成する各
キャパシタＣj は、実施例１では端子電圧Ｖcjが低く設
定されるものから高く設定されるものの順に充電されて
いたが、本実施例では、端子電圧Ｖ cjが高いほうから低
いほうに順に充電するようにしてある。ここに、キャパ
シタＣj への充電開始前におけるキャパシタＣs の端子
電圧Ｖcsは、端子電圧Ｖcjがもっとも高く設定されるキ
ャパシタＣ5 の端子電圧Ｖc5の設定値Ｖ50よりも高く設
定してある。
うに、実施例１の構成について、直流電源ＤＣに代えて
キャパシタＣs を用いた構成を有する。このキャパシタ
Ｃs は負荷用キャパシタＣz の電圧変化の１周期毎に再
充電される。また、スイッチトキャパシタを構成する各
キャパシタＣj は、実施例１では端子電圧Ｖcjが低く設
定されるものから高く設定されるものの順に充電されて
いたが、本実施例では、端子電圧Ｖ cjが高いほうから低
いほうに順に充電するようにしてある。ここに、キャパ
シタＣj への充電開始前におけるキャパシタＣs の端子
電圧Ｖcsは、端子電圧Ｖcjがもっとも高く設定されるキ
ャパシタＣ5 の端子電圧Ｖc5の設定値Ｖ50よりも高く設
定してある。
【００４１】実施例１の構成では図１１（ａ）に示すよ
うにスイッチトキャパシタを構成するすべてのキャパシ
タＣj に対して電源電圧Ｅで充電していたから、キャパ
シタＣj の端子電圧Ｖcjと電源電圧Ｅとの差Ｖejは、キ
ャパシタＣj の端子電圧Ｖcjが低く設定されているほど
大きくなっていた（Ｖe1＞Ｖc2＞Ｖc3＞Ｖc4＞Ｖc5）。
その結果、電圧の差Ｖejが大きい分だけ充電時の損失が
多くなっていた。これに対して、本実施例では、キャパ
シタＣs によってキャパシタＣj を充電し、かつ端子電
圧Ｖcjがもっとも高く設定されるキャパシタＣ5 を最初
に充電して順に端子電圧Ｖcjが低く設定されるキャパシ
タＣj を充電するから、図１１（ｂ）に示すように、キ
ャパシタＣj への充電が進むにつれてキャパシタＣs の
端子電圧Ｖcsが下がることでキャパシタＣj への充電開
始時点での両キャパシタＣs , Ｃ j の端子電圧Ｖcs，Ｖ
cjの差Ｖsjの変化が小さくなる。すなわち、充電電流の
ピーク値を抑制することができ回路効率が改善される。
他の構成および動作は実施例１と同様である。
うにスイッチトキャパシタを構成するすべてのキャパシ
タＣj に対して電源電圧Ｅで充電していたから、キャパ
シタＣj の端子電圧Ｖcjと電源電圧Ｅとの差Ｖejは、キ
ャパシタＣj の端子電圧Ｖcjが低く設定されているほど
大きくなっていた（Ｖe1＞Ｖc2＞Ｖc3＞Ｖc4＞Ｖc5）。
その結果、電圧の差Ｖejが大きい分だけ充電時の損失が
多くなっていた。これに対して、本実施例では、キャパ
シタＣs によってキャパシタＣj を充電し、かつ端子電
圧Ｖcjがもっとも高く設定されるキャパシタＣ5 を最初
に充電して順に端子電圧Ｖcjが低く設定されるキャパシ
タＣj を充電するから、図１１（ｂ）に示すように、キ
ャパシタＣj への充電が進むにつれてキャパシタＣs の
端子電圧Ｖcsが下がることでキャパシタＣj への充電開
始時点での両キャパシタＣs , Ｃ j の端子電圧Ｖcs，Ｖ
cjの差Ｖsjの変化が小さくなる。すなわち、充電電流の
ピーク値を抑制することができ回路効率が改善される。
他の構成および動作は実施例１と同様である。
【００４２】（実施例９）本実施例は、図１２に示すよ
うに、キャパシタＣj に代えて、図１３に示す構成のス
イッチトキャパシタＳＣj を用いたものである。各スイ
ッチトキャパシタＳＣj は、複数個のキャパシタＣ
jn（ｊ＝１，２，……，５、ｘ＝１，２，……）と、各
一対のキャパシタＣj(n-1)，Ｃjnの一端間にそれぞれ挿
入されたスイッチング素子Ｓj1(n-1) と、各一対のキャ
パシタＣj(n-1)，Ｃjnの他端間にそれぞれ挿入されたス
イッチング素子Ｓj3(n-1) と、キャパシタＣjnの上記一
端とキャパシタＣj(n-1)の上記他端との間に挿入された
スイッチング素子Ｓj2(n-1) とにより構成されている。
このスイッチトキャパシタＳＣj は、充電時と放電時と
でスイッチトキャパシタＳＣj の端子電圧を変化させる
目的で構成されている。
うに、キャパシタＣj に代えて、図１３に示す構成のス
イッチトキャパシタＳＣj を用いたものである。各スイ
ッチトキャパシタＳＣj は、複数個のキャパシタＣ
jn（ｊ＝１，２，……，５、ｘ＝１，２，……）と、各
一対のキャパシタＣj(n-1)，Ｃjnの一端間にそれぞれ挿
入されたスイッチング素子Ｓj1(n-1) と、各一対のキャ
パシタＣj(n-1)，Ｃjnの他端間にそれぞれ挿入されたス
イッチング素子Ｓj3(n-1) と、キャパシタＣjnの上記一
端とキャパシタＣj(n-1)の上記他端との間に挿入された
スイッチング素子Ｓj2(n-1) とにより構成されている。
このスイッチトキャパシタＳＣj は、充電時と放電時と
でスイッチトキャパシタＳＣj の端子電圧を変化させる
目的で構成されている。
【００４３】すなわち、各スイッチトキャパシタＳＣj
の端子電圧を直流電源ＤＣの電源電圧Ｅよりも低く設定
する場合には、にスイッチング素子Ｓj2(n-1) をオンに
するとともにスイッチング素子Ｓj1(n-1) ，Ｓj3(n-1)
をオフにしてキャパシタＣjnを直列接続し、放電時には
スイッチング素子Ｓj2(n-1) をオフにするとともにスイ
ッチング素子Ｓj1(n-1) ，Ｓj3(n-1) をオンにしてキャ
パシタＣjnを並列接続すればよい。この場合、スイッチ
トキャパシタＳＣj の充電時の端子電圧がＶj0であった
とすると、放電時の端子電圧はＶj0／ｎになる。
の端子電圧を直流電源ＤＣの電源電圧Ｅよりも低く設定
する場合には、にスイッチング素子Ｓj2(n-1) をオンに
するとともにスイッチング素子Ｓj1(n-1) ，Ｓj3(n-1)
をオフにしてキャパシタＣjnを直列接続し、放電時には
スイッチング素子Ｓj2(n-1) をオフにするとともにスイ
ッチング素子Ｓj1(n-1) ，Ｓj3(n-1) をオンにしてキャ
パシタＣjnを並列接続すればよい。この場合、スイッチ
トキャパシタＳＣj の充電時の端子電圧がＶj0であった
とすると、放電時の端子電圧はＶj0／ｎになる。
【００４４】一方、各スイッチトキャパシタＳＣj の端
子電圧を直流電源ＤＣの電源電圧Ｅよりも高く設定する
場合には、にスイッチング素子Ｓj2(n-1) をオフにする
とともにスイッチング素子Ｓj1(n-1) ，Ｓj3(n-1) をオ
ンにしてキャパシタＣjnを並列接続し、放電時にはスイ
ッチング素子Ｓj2(n-1) をオンにするとともにスイッチ
ング素子Ｓj1(n-1) ，Ｓj3(n-1) をオフにしてキャパシ
タＣjnを直列接続すればよい。この場合、スイッチトキ
ャパシタＳＣj の充電時の端子電圧がＶj0であったとす
ると、放電時の端子電圧はｎ・Ｖj0になる。
子電圧を直流電源ＤＣの電源電圧Ｅよりも高く設定する
場合には、にスイッチング素子Ｓj2(n-1) をオフにする
とともにスイッチング素子Ｓj1(n-1) ，Ｓj3(n-1) をオ
ンにしてキャパシタＣjnを並列接続し、放電時にはスイ
ッチング素子Ｓj2(n-1) をオンにするとともにスイッチ
ング素子Ｓj1(n-1) ，Ｓj3(n-1) をオフにしてキャパシ
タＣjnを直列接続すればよい。この場合、スイッチトキ
ャパシタＳＣj の充電時の端子電圧がＶj0であったとす
ると、放電時の端子電圧はｎ・Ｖj0になる。
【００４５】上述のように、各スイッチトキャパシタＳ
Ｃj を適宜制御することによって、スイッチトキャパシ
タＳＣj の端子電圧を広範囲に設定することができ、単
一の直流電源ＤＣを用いながらも負荷Ｚへの印加電圧を
目的に応じて様々に設定することが可能になる。他の構
成および動作は実施例１と同様である。（実施例１０）
本実施例は、図１４に示すように、実施例１の構成に対
して、インダクタＬ1とダイオードＤs との直列回路に
並列接続したスイッチング素子Ｓt を追加した構成を有
する。この回路構成では、スイッチング素子Ｓt をオフ
にしておきスイッチング素子Ｓs を適宜周波数でスイッ
チングすれば、スイッチング素子Ｓs 、インダクタ
Ｌ1 、ダイオードＤs 、キャパシタＣj よりなる降圧チ
ョッパ回路として機能させることができ、また、スイッ
チング素子Ｓs をオンにしておきスイッチング素子Ｓt
を適宜周波数でスイッチングすれば、スイッチング素子
Ｓt 、インダクタＬ1 、ダイオードＤj 、キャパシタＣ
j よりなる昇圧チョッパ回路として機能させることがで
きる。
Ｃj を適宜制御することによって、スイッチトキャパシ
タＳＣj の端子電圧を広範囲に設定することができ、単
一の直流電源ＤＣを用いながらも負荷Ｚへの印加電圧を
目的に応じて様々に設定することが可能になる。他の構
成および動作は実施例１と同様である。（実施例１０）
本実施例は、図１４に示すように、実施例１の構成に対
して、インダクタＬ1とダイオードＤs との直列回路に
並列接続したスイッチング素子Ｓt を追加した構成を有
する。この回路構成では、スイッチング素子Ｓt をオフ
にしておきスイッチング素子Ｓs を適宜周波数でスイッ
チングすれば、スイッチング素子Ｓs 、インダクタ
Ｌ1 、ダイオードＤs 、キャパシタＣj よりなる降圧チ
ョッパ回路として機能させることができ、また、スイッ
チング素子Ｓs をオンにしておきスイッチング素子Ｓt
を適宜周波数でスイッチングすれば、スイッチング素子
Ｓt 、インダクタＬ1 、ダイオードＤj 、キャパシタＣ
j よりなる昇圧チョッパ回路として機能させることがで
きる。
【００４６】したがって、上記構成によれば、各キャパ
シタＣj への充電時に、端子電圧Ｖ cjの設定値が直流電
源ＤＣの電源電圧Ｅよりも低い場合には、降圧チョッパ
回路として機能させることでキャパシタＣj への充電電
圧を電源電圧Ｅよりも下げ、端子電圧Ｖcjの設定値が電
源電圧Ｅよりも高い場合には、昇圧チョッパ回路として
機能させることでキャパシタＣj への充電電圧を電源電
圧Ｅよりも上げることができるのである。このように降
圧チョッパ回路ないし昇圧チョッパ回路を用いてキャパ
シタＣj を充電することによって、実施例９と同様に負
荷Ｚへの印加電圧を広範囲に設定することが可能にな
り、またスイッチング電源を併用することで充電時の損
失を低減できるのである。他の構成および動作は実施例
１と同様である。
シタＣj への充電時に、端子電圧Ｖ cjの設定値が直流電
源ＤＣの電源電圧Ｅよりも低い場合には、降圧チョッパ
回路として機能させることでキャパシタＣj への充電電
圧を電源電圧Ｅよりも下げ、端子電圧Ｖcjの設定値が電
源電圧Ｅよりも高い場合には、昇圧チョッパ回路として
機能させることでキャパシタＣj への充電電圧を電源電
圧Ｅよりも上げることができるのである。このように降
圧チョッパ回路ないし昇圧チョッパ回路を用いてキャパ
シタＣj を充電することによって、実施例９と同様に負
荷Ｚへの印加電圧を広範囲に設定することが可能にな
り、またスイッチング電源を併用することで充電時の損
失を低減できるのである。他の構成および動作は実施例
１と同様である。
【００４７】（実施例１１）本実施例は、図１５に示す
ように、実施例１の構成からスイッチング素子Ｓs、ダ
イオードＤs ，Ｄj 、インダクタＬ1 を省略した構成を
有する。すなわち、各キャパシタＣj を充電する際に
は、インダクタＬ1 を介さずに充電し、スイッチング素
子Ｓ1jのオン期間の制御のみでキャパシタＣj の端子電
圧Ｖcjを所望の設定値になるように充電するのである。
他の構成および動作は実施例１と同様であって、インダ
クタＬ1 を省略したことにより小型化、軽量化が容易に
なる。
ように、実施例１の構成からスイッチング素子Ｓs、ダ
イオードＤs ，Ｄj 、インダクタＬ1 を省略した構成を
有する。すなわち、各キャパシタＣj を充電する際に
は、インダクタＬ1 を介さずに充電し、スイッチング素
子Ｓ1jのオン期間の制御のみでキャパシタＣj の端子電
圧Ｖcjを所望の設定値になるように充電するのである。
他の構成および動作は実施例１と同様であって、インダ
クタＬ1 を省略したことにより小型化、軽量化が容易に
なる。
【００４８】（実施例１２）本実施例は、インバータ回
路を用いることなくスイッチトキャパシタのみで負荷Ｚ
に交流電圧を印加しようとするものであって、図１６に
示すように、実施例１０の構成に、キャパシタＣj とは
逆向きの電流を負荷Ｚに流すための構成を付加したもの
である。また、ダイオードＤs にはスイッチング素子Ｓ
u を直列接続してある。キャパシタＣj とは逆向きの電
流を負荷Ｚに流すための構成としては、キャパシタＣj
と同様に複数個のキャパシタＣk （ｋ＝６，７，……１
０）を用いた構成を採用している。すなわち、２組のキ
ャパシタ群にそれぞれ複数個ずつのキャパシタＣj ，Ｃ
K を用いている。各キャパシタＣk にはダイオードＤk
およびスイッチング素子Ｓk1を直列接続し、またダイオ
ードＤk およびスイッチング素子Ｓk1とは別にスイッチ
ング素子Ｓk2を直列接続してある。キャパシタＣ k とダ
イオードＤk とスイッチング素子Ｓk1との直列回路は互
いに並列接続され、この並列回路は直流電源ＤＣとスイ
ッチング素子Ｓs との直列回路に並列接続される。ま
た、キャパシタＣk とスイッチング素子Ｓk2との直列回
路は互いに並列接続され、この並列回路はインダクタＬ
1 と負荷用キャパシタＣz との直列回路に並列接続され
る。
路を用いることなくスイッチトキャパシタのみで負荷Ｚ
に交流電圧を印加しようとするものであって、図１６に
示すように、実施例１０の構成に、キャパシタＣj とは
逆向きの電流を負荷Ｚに流すための構成を付加したもの
である。また、ダイオードＤs にはスイッチング素子Ｓ
u を直列接続してある。キャパシタＣj とは逆向きの電
流を負荷Ｚに流すための構成としては、キャパシタＣj
と同様に複数個のキャパシタＣk （ｋ＝６，７，……１
０）を用いた構成を採用している。すなわち、２組のキ
ャパシタ群にそれぞれ複数個ずつのキャパシタＣj ，Ｃ
K を用いている。各キャパシタＣk にはダイオードＤk
およびスイッチング素子Ｓk1を直列接続し、またダイオ
ードＤk およびスイッチング素子Ｓk1とは別にスイッチ
ング素子Ｓk2を直列接続してある。キャパシタＣ k とダ
イオードＤk とスイッチング素子Ｓk1との直列回路は互
いに並列接続され、この並列回路は直流電源ＤＣとスイ
ッチング素子Ｓs との直列回路に並列接続される。ま
た、キャパシタＣk とスイッチング素子Ｓk2との直列回
路は互いに並列接続され、この並列回路はインダクタＬ
1 と負荷用キャパシタＣz との直列回路に並列接続され
る。
【００４９】キャパシタＣj に直流電源ＤＣから充電す
る動作は実施例１０と同様であって、スイッチング素子
Ｓt をオフ、スイッチング素子Ｓu をオンに保ち、スイ
ッチング素子Ｓs を適宜周波数でスイッチングすれば降
圧チョッパ回路として機能し、直流電源ＤＣの電源電圧
Ｅよりも低い電圧でキャパシタＣj を充電することがで
き、またスイッチング素子Ｓs ，Ｓu をオンに保ち、ス
イッチング素子Ｓt を適宜周波数でスイッチングすれば
昇圧チョッパ回路として機能し、電源電圧Ｅよりも高い
電圧でキャパシタＣj を充電することができる。
る動作は実施例１０と同様であって、スイッチング素子
Ｓt をオフ、スイッチング素子Ｓu をオンに保ち、スイ
ッチング素子Ｓs を適宜周波数でスイッチングすれば降
圧チョッパ回路として機能し、直流電源ＤＣの電源電圧
Ｅよりも低い電圧でキャパシタＣj を充電することがで
き、またスイッチング素子Ｓs ，Ｓu をオンに保ち、ス
イッチング素子Ｓt を適宜周波数でスイッチングすれば
昇圧チョッパ回路として機能し、電源電圧Ｅよりも高い
電圧でキャパシタＣj を充電することができる。
【００５０】一方、キャパシタＣk に直流電源ＤＣから
充電するには、スイッチング素子Ｓ t をオンに保ち、ス
イッチング素子Ｓs を適宜周波数でスイッチングさせ
る。この動作によって、スイッチング素子Ｓs 、インダ
クタＬ1 、キャパシタＣk 、ダイオードＤk による反転
チョッパ回路（昇降圧チョッパ回路ともいう）として機
能し、スイッチング素子Ｓs のオフ時にインダクタＬ1
の蓄積エネルギによってキャパシタＣk に充電すること
ができる。また、スイッチング素子Ｓs をスイッチング
する周波数を適宜設定することでキャパシタＣj を電源
電圧Ｅに対して低い電圧や高い電圧で充電することがで
きる。
充電するには、スイッチング素子Ｓ t をオンに保ち、ス
イッチング素子Ｓs を適宜周波数でスイッチングさせ
る。この動作によって、スイッチング素子Ｓs 、インダ
クタＬ1 、キャパシタＣk 、ダイオードＤk による反転
チョッパ回路（昇降圧チョッパ回路ともいう）として機
能し、スイッチング素子Ｓs のオフ時にインダクタＬ1
の蓄積エネルギによってキャパシタＣk に充電すること
ができる。また、スイッチング素子Ｓs をスイッチング
する周波数を適宜設定することでキャパシタＣj を電源
電圧Ｅに対して低い電圧や高い電圧で充電することがで
きる。
【００５１】上述のような構成によって、キャパシタＣ
j からは負荷Ｚに対して図１６の上から下に向かう電流
を流すことができ、キャパシタＣk からは負荷Ｚに対し
て図１６の下から上に向かう電流を流すことができる。
すなわち、負荷Ｚに対して電流の向きを交番させること
ができ、しかもインダクタＬ2 と負荷用キャパシタＣ z
とにより負荷Ｚに対して共振的に電流を流すから、電圧
変化の滑らかな交流電圧を負荷Ｚに印加することができ
るのである。他の構成および動作は実施例１と同様であ
る。
j からは負荷Ｚに対して図１６の上から下に向かう電流
を流すことができ、キャパシタＣk からは負荷Ｚに対し
て図１６の下から上に向かう電流を流すことができる。
すなわち、負荷Ｚに対して電流の向きを交番させること
ができ、しかもインダクタＬ2 と負荷用キャパシタＣ z
とにより負荷Ｚに対して共振的に電流を流すから、電圧
変化の滑らかな交流電圧を負荷Ｚに印加することができ
るのである。他の構成および動作は実施例１と同様であ
る。
【００５２】（実施例１３）本実施例は、実施例１２と
同様にスイッチトキャパシタのみで負荷Ｚに交流電圧を
印加しようとするものであって、直流電源ＤＣに一対の
キャパシタの直列回路を並列接続することによって、直
流電源ＤＣの電源電圧Ｅを分圧し、各キャパシタを電源
として２組のスイッチトキャパシタに充電する構成を採
用している。すなわち、スイッチトキャパシタは実施例
１２と同様の構成を有しているが、キャパシタＣk を反
転チョッパ回路を通して充電する代わりに、ダイオード
Ｄk のカソード側にインダクタとスイッチング素子とを
介して直流電源ＤＣの負極に接続してある。また、キャ
パシタＣj とキャパシタＣk との共通接続された一端は
電源電圧Ｅを分圧している両キャパシタの接続点に接続
される。
同様にスイッチトキャパシタのみで負荷Ｚに交流電圧を
印加しようとするものであって、直流電源ＤＣに一対の
キャパシタの直列回路を並列接続することによって、直
流電源ＤＣの電源電圧Ｅを分圧し、各キャパシタを電源
として２組のスイッチトキャパシタに充電する構成を採
用している。すなわち、スイッチトキャパシタは実施例
１２と同様の構成を有しているが、キャパシタＣk を反
転チョッパ回路を通して充電する代わりに、ダイオード
Ｄk のカソード側にインダクタとスイッチング素子とを
介して直流電源ＤＣの負極に接続してある。また、キャ
パシタＣj とキャパシタＣk との共通接続された一端は
電源電圧Ｅを分圧している両キャパシタの接続点に接続
される。
【００５３】上述した構成では、キャパシタＣj および
キャパシタＣk は、直流電源ＤＣの電源電圧Ｅを分圧す
る各キャパシタからそれぞれ充電されることになり、キ
ャパシタＣj とキャパシタＣk との共通接続された一端
が分圧用のキャパシタの接続点に接続されているから、
結果的にキャパシタＣj とキャパシタＣk とは放電時に
負荷Ｚに対して逆向きの電流を流すことになって、実施
例１２と同様に負荷Ｚに対して滑らかに電圧が変化する
交流電圧を印加することができるのである。他の構成お
よび動作は実施例１と同様である。
キャパシタＣk は、直流電源ＤＣの電源電圧Ｅを分圧す
る各キャパシタからそれぞれ充電されることになり、キ
ャパシタＣj とキャパシタＣk との共通接続された一端
が分圧用のキャパシタの接続点に接続されているから、
結果的にキャパシタＣj とキャパシタＣk とは放電時に
負荷Ｚに対して逆向きの電流を流すことになって、実施
例１２と同様に負荷Ｚに対して滑らかに電圧が変化する
交流電圧を印加することができるのである。他の構成お
よび動作は実施例１と同様である。
【００５４】上記各実施例で説明したスイッチトキャパ
シタを構成するキャパシタＣj ，Ｃ k の個数はとくに限
定されるものではなく、必要に応じて上記実施例よりも
少なくしてもまた多くしてもよい。ただし、キャパシタ
Ｃj ，Ｃk の個数が多いほど電圧変化を滑らかにするこ
とが可能になり、また隣合うキャパシタＣj ，
Ｃ(j+1 ) 、Ｃk ，Ｃ(k+1) の端子電圧の差が小さくなる
からインダクタＬ2 に耐圧の小さいものを用いることが
できる。上述した電力変換回路を用いることによって、
負荷Ｚが放電灯である場合でも、ランプから放射される
高調波が少なくなり、しかもランプに印加する電圧波形
が正弦波形状になることによってランプへのストレスが
軽減され、ランプの寿命が長くなる。
シタを構成するキャパシタＣj ，Ｃ k の個数はとくに限
定されるものではなく、必要に応じて上記実施例よりも
少なくしてもまた多くしてもよい。ただし、キャパシタ
Ｃj ，Ｃk の個数が多いほど電圧変化を滑らかにするこ
とが可能になり、また隣合うキャパシタＣj ，
Ｃ(j+1 ) 、Ｃk ，Ｃ(k+1) の端子電圧の差が小さくなる
からインダクタＬ2 に耐圧の小さいものを用いることが
できる。上述した電力変換回路を用いることによって、
負荷Ｚが放電灯である場合でも、ランプから放射される
高調波が少なくなり、しかもランプに印加する電圧波形
が正弦波形状になることによってランプへのストレスが
軽減され、ランプの寿命が長くなる。
【００５５】
【発明の効果】各請求項の発明によれば、複数個のキャ
パシタを端子電圧が互いに異なる所定の電圧になるよう
に充電し、各キャパシタをインダクタと負荷用キャパシ
タとの直列回路に順次接続することによって負荷用キャ
パシタの端子電圧を脈流波形状ないし脈流波形を交番さ
せた形に変化させるのであって、インダクタとキャパシ
タの共振を利用して共振的に負荷用キャパシタへの電力
供給を行なうから、負荷用キャパシタの両端電圧を連続
的に変化させることが可能になる。すなわち、負荷用キ
ャパシタを並列接続した負荷に印加される電圧の波形も
滑らかに連続した波形となり、負荷電圧波形の高調波成
分を低減することができる。とくに、負荷が放電灯であ
る場合には、ランプからの高調波の放射を低減できると
ともに、ランプへのストレスも低減されるのである。
パシタを端子電圧が互いに異なる所定の電圧になるよう
に充電し、各キャパシタをインダクタと負荷用キャパシ
タとの直列回路に順次接続することによって負荷用キャ
パシタの端子電圧を脈流波形状ないし脈流波形を交番さ
せた形に変化させるのであって、インダクタとキャパシ
タの共振を利用して共振的に負荷用キャパシタへの電力
供給を行なうから、負荷用キャパシタの両端電圧を連続
的に変化させることが可能になる。すなわち、負荷用キ
ャパシタを並列接続した負荷に印加される電圧の波形も
滑らかに連続した波形となり、負荷電圧波形の高調波成
分を低減することができる。とくに、負荷が放電灯であ
る場合には、ランプからの高調波の放射を低減できると
ともに、ランプへのストレスも低減されるのである。
【図１】実施例１を示す回路図である。
【図２】実施例１の動作説明図である。
【図３】実施例１の動作説明図である。
【図４】実施例２の動作説明図である。
【図５】実施例３の動作説明図である。
【図６】実施例４の動作説明図である。
【図７】実施例６を示す回路図である。
【図８】実施例７を示す回路図である。
【図９】実施例７の動作説明図である。
【図１０】実施例８を示す回路図である。
【図１１】実施例８の動作説明図である。
【図１２】実施例９を示す回路図である。
【図１３】実施例９の要部回路図である。
【図１４】実施例１０を示す回路図である。
【図１５】実施例１１を示す回路図である。
【図１６】実施例１２を示す回路図である。
【図１７】従来例を示す回路図である。
【図１８】従来例の動作説明図である。
Ｃ1 〜Ｃ10 キャパシタ Ｃs キャパシタ Ｃz 負荷用キャパシタ Ｄ1 〜Ｄ10 ダイオード Ｄs ダイオード ＤＣ 直流電源 ＩＮＶ インバータ回路 Ｓ11〜Ｓ101 スイッチング素子 Ｓ12〜Ｓ102 スイッチング素子 Ｌ1 インダクタ Ｌ2 インダクタ Ｚ 負荷
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−190288（ＪＰ，Ａ) 特開 昭60−82061（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/48 H02M 3/07
Claims (9)
- 【請求項１】 複数個のキャパシタと、各キャパシタを
端子電圧が互いに異なる所定の電圧になるように充電す
る充電部と、負荷に並列接続した負荷用キャパシタと、
負荷用キャパシタに直列接続されたインダクタと、負荷
用キャパシタとインダクタとの直列回路と各キャパシタ
との間にそれぞれ挿入される複数個のスイッチング素子
と、各キャパシタを上記直列回路に順次択一的に接続す
ることにより負荷用キャパシタの両端電圧を脈流波形状
に変化させるようにスイッチング素子を制御する制御回
路とを備えることを特徴とする電力変換回路。 - 【請求項２】 制御回路は、負荷用キャパシタおよびイ
ンダクタの直列回路にキャパシタを接続した後における
インダクタの通過電流の最初のゼロクロス点で上記直列
回路に接続したキャパシタを切り離すようにスイッチン
グ素子を制御することを特徴とする請求項１記載の電力
変換回路。 - 【請求項３】 制御回路は、負荷用キャパシタおよびイ
ンダクタの直列回路にキャパシタを接続した後における
インダクタの通過電流の最初のゼロクロス点よりも前の
時点で上記直列回路に接続したキャパシタを切り離すよ
うにスイッチング素子を制御することを特徴とする請求
項１記載の電力変換回路。 - 【請求項４】 負荷用キャパシタの両端電圧が正弦波形
状になるように充電部による各キャパシタの充電時の端
子電圧を設定することを特徴とする請求項１記載の電力
変換回路。 - 【請求項５】 負荷用キャパシタの両端電圧が正弦波形
状になるようにスイッチング素子による各キャパシタの
接続時間を制御することを特徴とする請求項１記載の電
力変換回路。 - 【請求項６】 負荷用キャパシタの両端電圧が正弦波形
状になるように各キャパシタの容量を設定したことを特
徴とする請求項１記載の電力変換回路。 - 【請求項７】 負荷用キャパシタを電源とし交番電力を
負荷に供給するインバータ回路を設けて成ることを特徴
とする請求項１記載の電力変換回路。 - 【請求項８】 複数個ずつのキャパシタを備える２組の
キャパシタ群と、各キャパシタ群を構成する各キャパシ
タを端子電圧が互いに異なる所定の電圧になるように充
電する充電部と、負荷に並列接続した負荷用キャパシタ
と、負荷用キャパシタに直列接続されたインダクタと、
負荷用キャパシタとインダクタとの直列回路と各キャパ
シタとの間にそれぞれ挿入された複数個のスイッチング
素子と、各キャパシタ群を上記直列回路に交互に接続す
るとともに、各キャパシタ群を構成する各キャパシタを
上記直列回路に順次択一的に接続することにより負荷用
キャパシタの両端電圧を脈流波形を交番させた形に変化
させる複数個のスイッチング素子とを備えることを特徴
とする電力変換回路。 - 【請求項９】 負荷が放電灯であることを特徴とする請
求項１ないし請求項８記載の電力変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24974394A JP3329956B2 (ja) | 1994-10-14 | 1994-10-14 | 電力変換回路 |
| US08/536,125 US5610807A (en) | 1994-10-14 | 1995-09-29 | Power converting system with a plurality of charging capacitors |
| CN95116775A CN1042382C (zh) | 1994-10-14 | 1995-10-13 | 电源变换*** |
| DE1995138259 DE19538259C2 (de) | 1994-10-14 | 1995-10-13 | Wechselrichter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24974394A JP3329956B2 (ja) | 1994-10-14 | 1994-10-14 | 電力変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116679A JPH08116679A (ja) | 1996-05-07 |
| JP3329956B2 true JP3329956B2 (ja) | 2002-09-30 |
Family
ID=17197557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24974394A Expired - Fee Related JP3329956B2 (ja) | 1994-10-14 | 1994-10-14 | 電力変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3329956B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4765235B2 (ja) * | 2001-09-27 | 2011-09-07 | 東芝ライテック株式会社 | 電源装置 |
| WO2018066444A1 (ja) * | 2016-10-06 | 2018-04-12 | 株式会社村田製作所 | Ｄｃ－ｄｃコンバータ |
| JP7334752B2 (ja) | 2021-02-26 | 2023-08-29 | 株式会社村田製作所 | 電圧変換器 |
-
1994
- 1994-10-14 JP JP24974394A patent/JP3329956B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08116679A (ja) | 1996-05-07 |
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