JP3329484B2 - APL detection circuit - Google Patents
APL detection circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、例えば液晶ＴＶなど
の映像信号処理回路における、ＡＰＬ（平均画像レベ
ル）を検出するＡＰＬ検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an APL (Average Image Level) detecting circuit in a video signal processing circuit such as a liquid crystal TV.
【０００２】[0002]
【従来の技術】液晶ＴＶでは、液晶パネルのＤレンジが
狭いため、過大入力レベルに対して白つぶれが生じやす
い。そこで白つぶれ防止策として、コントラスト自動調
整回路を設けている。この回路は、入力レベルがある一
定レベルよりも大きくなったときに、そのレベルに応じ
て輝度信号を抑圧するものである。この過大入力レベル
検出の１つ方式として、ＡＰＬを検出するものがある。2. Description of the Related Art In a liquid crystal TV, since the D range of a liquid crystal panel is narrow, an over-input level is liable to cause overexposure. Therefore, an automatic contrast adjustment circuit is provided as a measure to prevent underexposure. This circuit suppresses a luminance signal according to the input level when the input level exceeds a certain level. One method of detecting the excessive input level is to detect APL.
【０００３】図４は従来の映像信号処理回路に用いた、
コントラスト自動調整回路を示すものである。図４にお
いて、入力端子２１から入力された輝度信号を、ゲイン
制御回路２３によりゲイン制御し、ＤＣ（直流）再生回
路２４によりＤＣ再生する。ー方入力端子２２から入力
されたクロマ信号は、復調回路２５により色差信号に復
調し、マトリクス回路２６において、ＤＣ再生回路２４
の輝度信号と演算し、出力端子１，２，３からそれぞれ
Ｒ，Ｇ，Ｂ信号を出力する。ここでＡＰＬ検出のため、
出力ＲＧＢ信号は逆マトリクス回路２７により演算され
た輝度信号を再生した後、積分回路１０でＤＣ成分を抽
出し、一定レベル以上の出力に対しゲイン制御回路２３
を制御し、振幅を下げるよう帰還をかける。ゲイン制御
回路２３によりゲインを絞られた輝度信号は、ＤＣ再生
回路２４によりペデスタルレベルが一定レベルに抑えて
いるので、白ピークを下げることで、白つぶれを防止で
きる。FIG. 4 shows a conventional video signal processing circuit.
3 shows an automatic contrast adjustment circuit. In FIG. 4, a gain control circuit 23 controls the gain of a luminance signal input from an input terminal 21, and a DC (direct current) reproduction circuit 24 performs DC reproduction. The chroma signal input from the input terminal 22 is demodulated into a color difference signal by a demodulation circuit 25, and the matrix circuit 26 converts the chroma signal into a color difference signal.
, And output R, G, and B signals from output terminals 1, 2, and 3, respectively. Here, for APL detection,
The output RGB signal is obtained by reproducing the luminance signal calculated by the inverse matrix circuit 27, and then extracting the DC component by the integration circuit 10 and applying a gain control circuit 23 to an output of a certain level or more.
And apply feedback to reduce the amplitude. Since the pedestal level of the luminance signal whose gain has been narrowed down by the gain control circuit 23 is kept at a constant level by the DC reproduction circuit 24, it is possible to prevent the loss of white by lowering the white peak.
【０００４】ここで、ＤＣ再生回路２４の出力から直接
ＡＰＬ検出する方法もあるが、回路のばらつきに左右さ
れず出力映像に忠実な、コントラスト自動調整をかける
ために、ここでは映像信号処理の最終段にできるだけ近
い信号に対し、ＡＰＬ検出を行っている。Here, there is a method of directly performing APL detection from the output of the DC reproduction circuit 24. However, in order to perform automatic contrast adjustment faithful to an output image without being influenced by circuit variations, the final image signal processing is performed here. APL detection is performed on a signal as close as possible to the stage.
【０００５】図５は、図４の破線で囲むＡＰＬ検出部の
具体例を示すものである。Ｒ信号が入力端子１ａからア
ンプ４の非反転入力に、Ｇ信号が入力端子２ａからアン
プ５の非反転入力に、Ｂ信号が入力端子３ａからアンプ
６の非反転入力に、それぞれ入力する。アンプ４，５，
６の反転入力には、リファレンス電位３２を接続する。
アンプ４，５，６の出力を加算回路７により加算して、
輝度信号を再生し、積分回路１０によりＤＣ成分を抽出
して、ＡＰＬを検出する。FIG. 5 shows a specific example of an APL detecting section surrounded by a broken line in FIG. The R signal is input from the input terminal 1a to the non-inverting input of the amplifier 4, the G signal is input from the input terminal 2a to the non-inverting input of the amplifier 5, and the B signal is input from the input terminal 3a to the non-inverting input of the amplifier 6. Amplifiers 4, 5,
The reference potential 32 is connected to the inverting input 6.
The outputs of the amplifiers 4, 5, and 6 are added by an adding circuit 7,
The luminance signal is reproduced, the DC component is extracted by the integration circuit 10, and the APL is detected.
【０００６】ところで、図４における、ＲＧＢ出力１，
２，３には、回路のばらつきなどによりＤＣオフセット
が生じる場合がある。このためＲＧＢ出力１，２，３
は、ー般的には、クランプ回路などによりＤＣ再生す
る。ところが、ブライトコントロール、直流伝送補正な
どにより、出力信号のペデスタルレベルが変動する場合
もあり、この場合には上記クランプ回路を用いることは
できない。このとき、ＲＧＢ出力１，２，３の軸間ＤＣ
オフセットが、ＡＰＬ検出レベルのばらつきとなる、と
いう問題がある。[0006] By the way, in FIG.
In some cases, DC offset may occur due to variations in the circuit. Therefore, RGB outputs 1, 2, 3
Is generally DC-reproduced by a clamp circuit or the like. However, the pedestal level of the output signal may fluctuate due to brightness control, DC transmission correction, and the like. In this case, the clamp circuit cannot be used. At this time, DC between the axes of RGB outputs 1, 2, 3
There is a problem that the offset causes variation in the APL detection level.
【０００７】[0007]
【発明が解決しようとする課題】上記した従来のＡＰＬ
検出回路では、ＡＰＬ検出回路入力に軸間ＤＣオフセッ
トがあると、ＡＰＬ検出レベルのばらつきとなる、とい
う欠点があった。The above-mentioned conventional APL
The detection circuit has a drawback that if there is an inter-axis DC offset in the input of the APL detection circuit, the APL detection level varies.
【０００８】この発明は、入力の軸間にＤＣオフセット
があっても、ＡＰＬ検出レベルのばらつきにならず、各
軸共通の入力ＤＣレベル変動に対してはＡＰＬ検出レベ
ルが正確に追従できる回路を提供することを目的とす
る。According to the present invention, there is provided a circuit which does not cause variation in the APL detection level even if there is a DC offset between the input axes, and which can accurately follow the input DC level variation common to each axis. The purpose is to provide.
【０００９】[0009]
【課題を解決するための手段】この発明は、逆マトリク
ス回路出力のペデスタルレベルを基準レベルにクランプ
し、しかもその基準レベルをＡＰＬ検出回路の任意の一
入力のペデスタルレベルとしたものである。According to the present invention, the pedestal level of the output of the inverse matrix circuit is clamped to a reference level, and the reference level is set to the pedestal level of an arbitrary input of the APL detection circuit.
【００１０】[0010]
【作用】このような構成によれば、逆マトリクス回路出
力の出力ペデスタルレベルは常に基準となる入力のペデ
スタルレベルに一致するため、軸間の入力ＤＣオフセッ
トには不感となり、各軸共通の入力ＤＣレベル変動に対
しては、出力を変化させることが出来る。According to such a configuration, the output pedestal level of the output of the inverse matrix circuit always matches the pedestal level of the reference input, so that the input DC offset between axes is insensitive, and the input DC common to each axis is common. The output can be changed with respect to the level fluctuation.
【００１１】[0011]
【実施例】以下、この発明の実施例につき図面を参照し
て詳細に説明する。図１は、この発明のＡＰＬ検出回路
の一実施例を示すものである。この回路は、クランプ回
路８を用いて加算回路７出力の基準ＤＣレベルを、入力
端子２ａのＧ入力の基準ＤＣレベルに等しくなるように
した部分の構成が図５と異なる。なお、クランプ回路８
の帰還先はアンプ４，５，６の反転入力としている。基
準レベルの比較は、パルス入力９に供給されるクランプ
パルスを用い、ペデスタルレベルのみの比較を行う。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 shows an embodiment of an APL detection circuit according to the present invention. This circuit is different from FIG. 5 in the configuration in which the reference DC level of the output of the adder circuit 7 is made equal to the reference DC level of the G input of the input terminal 2a by using the clamp circuit 8. Note that the clamp circuit 8
Is the inverted input of the amplifiers 4, 5, and 6. The comparison of the reference level uses the clamp pulse supplied to the pulse input 9 and compares only the pedestal level.
【００１２】このような構成では、Ｇ入力基準レベルに
対し、Ｒ入力基準レベルがばらついても加算回路７の出
力基準レベルには関係ない。これは入力端子３ａのＢ入
力についても同様である。簡易的なブライトコントロー
ルにより、輝度信号のＤＣレベルを変動させた場合は、
ＲＧＢ入力ともＤＣが変動する。この場合はＧ入力基準
レベルが変動することにより、クランプ回路８の出力は
Ｇ入力基準レベルの変動分をそのまま出力するため、Ａ
ＰＬは正確に再生できる。In such a configuration, even if the R input reference level varies from the G input reference level, it does not affect the output reference level of the adder circuit 7. This is the same for the B input of the input terminal 3a. When the DC level of the luminance signal is changed by simple bright control,
DC varies for both RGB inputs. In this case, since the G input reference level fluctuates, the output of the clamp circuit 8 outputs the fluctuation of the G input reference level as it is.
PL can be accurately reproduced.
【００１３】図２は逆マトリクス回路の具体的に示した
ものである。この回路は、入力端子１ａがベースに接続
されたトランジスタＱ1 のコレクタは、電源Ｖccに接続
し、エミッタは電流源Ｉ1 を介して接地するとともに抵
抗Ｒ1 を介してトランジスタＱ2 のエミッタと相互接続
する。トランジスタＱ2 のコレクタは、抵抗Ｒ４を介し
て電源Ｖccに接続するとともに加算出力端子１２に接続
する。トランジスタＱ2 のエミッタは、電流源Ｉ2 を介
して接地し、トランジスタＱ2 のベースは制御入力端子
１３に接続する。入力端子２ａにベースが接続されたト
ランジスタＱ3 のコレクタは、電源Ｖccに接続し、エミ
ッタは、電流源Ｉ3 を介して接地するとともに抵抗Ｒ2
を介してトランジスタＱ4 のエミッタと相互接続する。
トランジスタＱ４のコレクタは、加算出力端子１２に接
続し、エミッタは、電流源Ｉ4を介して接地するととも
にベースは、制御入力端子１３に接続する。FIG. 2 shows a specific example of the inverse matrix circuit. In this circuit, the collector of the transistor Q1 whose input terminal 1a is connected to the base is connected to the power supply Vcc, the emitter is grounded via the current source I1, and is interconnected with the emitter of the transistor Q2 via the resistor R1. The collector of the transistor Q2 is connected to the power supply Vcc via the resistor R4 and to the addition output terminal 12. The emitter of transistor Q2 is grounded via current source I2, and the base of transistor Q2 is connected to control input terminal 13. The collector of the transistor Q3 whose base is connected to the input terminal 2a is connected to the power supply Vcc, the emitter is grounded via the current source I3 and the resistor R2
To the emitter of transistor Q4.
The collector of the transistor Q4 is connected to the addition output terminal 12, the emitter is grounded via the current source I4, and the base is connected to the control input terminal 13.
【００１４】入力端子３ａにベースが接続されたトラン
ジスタＱ5 のコレクタは、電源Ｖccに接続し、エミッタ
は、電流源Ｉ5 を介して接地するとともに抵抗Ｒ3 を介
してトランジスタＱ6 のエミッタと相互接続する。トラ
ンジスタＱ6 のコレクタは、加算出力端子１２に接続す
る。トランジスタＱ6 のエミッタは、電流源Ｉ6 を介し
て接地し、ベースは、制御入力端子１３に接続する。The collector of the transistor Q5 whose base is connected to the input terminal 3a is connected to the power supply Vcc, and the emitter is grounded via the current source I5 and interconnected with the emitter of the transistor Q6 via the resistor R3. The collector of the transistor Q6 is connected to the addition output terminal 12. The emitter of the transistor Q6 is grounded via the current source I6, and the base is connected to the control input terminal 13.
【００１５】この回路において、加算出力端子１２の基
準レベルが、入力端子２ａに供給されたＧ入力の基準レ
ベルよりも高くなったとき、クランプ回路８は、制御入
力端子１３の電位が高くなるため、加算出力端子１２の
基準レベルを下げる方向に制御する。In this circuit, when the reference level of the addition output terminal 12 becomes higher than the reference level of the G input supplied to the input terminal 2a, the clamp circuit 8 causes the potential of the control input terminal 13 to increase. , The reference level of the addition output terminal 12 is controlled to decrease.
【００１６】ここで、ＲＧＢ入力（Ｖｒ、Ｖｇ、Ｖｂ）
に対する加算出力（Ｖｙ）は、Here, RGB input (Vr, Vg, Vb)
Is the sum output (Vy)
【００１７】[0017]
【式１】 となる。逆マトリクスによる輝度信号再生のためには、 Ｖｙ＝Ａ・（０．３０Ｖｒ＋０．５９Ｖｇ＋０．１１Ｖｂ） であればよい。このとき、Ａ＝１となるようにゲイン設
定すれば、各軸共通の入力ＤＣレベル変動に対して、出
力を１：１で変化させることができる。(Equation 1) Becomes In order to reproduce a luminance signal using an inverse matrix, Vy = A · (0.30 Vr + 0.59 Vg + 0.11 Vb) may be used. At this time, if the gain is set so that A = 1, the output can be changed 1: 1 with respect to the input DC level fluctuation common to each axis.
【００１８】図３はクランプ回路８を具体的に示したも
のである。加算出力端子１２をトランジスタＱ7 のベー
スに、入力端子２ａをトランジスタＱ8 のベースにそれ
ぞれ接続する。トランジスタＱ7 ，Ｑ8 のエミッタは、
相互接続するとともに電流源Ｉ7 を介して接地する。ト
ランジスタＱ7 のコレクタはカレントミラーＣＭ1 の入
力に、トランジスタＱ8 のコレクタはカレントミラーＣ
Ｍ2 の入力に接続する。カラントミラーＣＭ2 の出力
は、カレントミラーＣＭ3 の入力に接続し、カレントミ
ラーＣＭ1 の出力は、カレントミラーＣＭ3 の出力、制
御出力端子１３に接続するとともにコンデンサＣ１を介
して接地する。FIG. 3 shows the clamp circuit 8 in detail. The addition output terminal 12 is connected to the base of the transistor Q7, and the input terminal 2a is connected to the base of the transistor Q8. The emitters of the transistors Q7 and Q8 are
Interconnected and grounded via current source I7. The collector of the transistor Q7 is connected to the input of the current mirror CM1, and the collector of the transistor Q8 is connected to the current mirror C1.
Connect to the input of M2. The output of the current mirror CM2 is connected to the input of the current mirror CM3, and the output of the current mirror CM1 is connected to the output of the current mirror CM3 and the control output terminal 13 and grounded via the capacitor C1.
【００１９】この回路では、クランプ入力９からクラン
プパルスが到来したときのみ電流源Ｉ7 がオンし、回路
がアクティブとなる。加算出力端子１２の基準レベル
が、入力端子２ａに供給されるＧ入力の基準レベルより
も高いとき、コンデンサＣ1 をチャージして制御出力端
子１３の電位が高くなる。これは制御入力端子１３に接
続されるため、結果的に加算出力１２基準レベルがＧ入
力の基準レベルに等しくなるように帰還がかかる。In this circuit, the current source I7 is turned on only when a clamp pulse arrives from the clamp input 9, and the circuit becomes active. When the reference level of the addition output terminal 12 is higher than the reference level of the G input supplied to the input terminal 2a, the capacitor C1 is charged and the potential of the control output terminal 13 increases. Since this is connected to the control input terminal 13, feedback is applied so that the reference level of the addition output 12 becomes equal to the reference level of the G input.
【００２０】なお、図２の加算出力端子１２を、図３の
加算入力端子１２に直結すると回路のＤレンジが少なく
なるため、エミッタフォロアなどのレベルシフタを介し
て接続してもよい。この場合は入力基準レベルと出力基
準レベルとの間にレベルシフト分のオフセットがつくだ
けであり、回路動作の本質的な部分には何ら影響される
ものではない。When the addition output terminal 12 in FIG. 2 is directly connected to the addition input terminal 12 in FIG. 3, the D range of the circuit is reduced, so that the addition output terminal 12 may be connected via a level shifter such as an emitter follower. In this case, there is only an offset corresponding to the level shift between the input reference level and the output reference level, and the essential part of the circuit operation is not affected at all.
【００２１】上記した実施例では、クランプ回路８の帰
還先を逆マトリクス回路のＲＧＢそれぞれのアンプの反
転入力にしたが、任意の１入力アンプにしても同様の効
果が得られることは言うまでもない。しかし図１のよう
にＲＧＢそれぞれのアンプの反転入力に帰還する場合
は、軸間の入力ＤＣオフセットがより大きくても制御が
可能である、すなわち制御範囲が広い、というメリット
がある。In the above-described embodiment, the feedback destination of the clamp circuit 8 is the inverting input of each of the RGB amplifiers of the inverse matrix circuit. However, when the feedback is made to the inverting input of each of the RGB amplifiers as shown in FIG. 1, there is an advantage that control is possible even if the input DC offset between axes is larger, that is, the control range is wide.
【００２２】[0022]
【発明の効果】以上説明したように、この発明のＡＰＬ
検出回路によれば、基準となるべき１軸出力のペデスタ
ルにクランプすることにより、他軸のＤＣオフセットの
影響はなくし、３軸共通のＤＣ変動には正確に追従でき
る。As described above, the APL of the present invention
According to the detection circuit, the influence of the DC offset of the other axis is eliminated by clamping to the pedestal of one axis output to be a reference, and it is possible to accurately follow the DC fluctuation common to the three axes.
【図１】この発明のー実施例を示す構成図。FIG. 1 is a configuration diagram showing an embodiment of the present invention.
【図２】図１の逆マトリクス回路の具体的な回路図。FIG. 2 is a specific circuit diagram of the inverse matrix circuit of FIG.
【図３】図１のクランプ回路の具体的な回路図。FIG. 3 is a specific circuit diagram of the clamp circuit of FIG. 1;
【図４】ＡＰＬ検出回路を備えた従来の信号処理回路の
システム構成図。FIG. 4 is a system configuration diagram of a conventional signal processing circuit including an APL detection circuit.
【図５】図４のＡＰＬ検出回路の構成図。FIG. 5 is a configuration diagram of an APL detection circuit in FIG. 4;
４〜６…アンプ、 ７…加算回路、 ８…クランプ回
路、 ９…パルス入力、１０…積分回路。4 to 6: Amplifier, 7: Addition circuit, 8: Clamp circuit, 9: Pulse input, 10: Integration circuit.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 9/64 H04N 5/14 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H04N 9/64 H04N 5/14
Claims (3)
増幅する複数のアンプと、 前記増幅された複数の信号を加算する加算回路と、 前記加算された信号における基準期間のレベルと前記複
数の信号のいずれかひとつの信号における基準期間のレ
ベルとの差を検出する検出回路とを具備し、 前記検出回路の検出出力は、前記複数のアンプのうちの
少なくともいずれかにその増幅の制御基準として帰還さ
れる ことを特徴とするＡＰＬ検出回路。1. A plurality of the plurality of amplifiers signal amplifies them respectively inputted, an adder circuit for adding a plurality of signals the amplifier, the level of the reference period in the summed signal double
Comprising a detection circuit for detect the difference between the LES <br/> level of the reference period in any one of the signals in the number of signals, the detection output of said detection circuit, of the plurality of amplifiers
At least one of them is fed back as a control reference for that amplification.
APL detecting circuit, characterized in that it is.
アンプそれぞれにそれらの増幅の制御基準として帰還さ
れることを特徴とする請求項１記載のＡＰＬ検出回路。2. The detection output of the detection circuit,
Each amplifier is fed back as a control reference for their amplification.
APL detecting circuit according to claim 1, characterized in that.
レベルを得ることを特徴とする請求項１記載のＡＰＬ検
出回路。Wherein APL detecting circuit according to claim 1, wherein the obtaining the average picture level by the product minute output of the adder circuit.
Priority Applications (1)
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|---|---|---|---|
| JP13237992A JP3329484B2 (en) | 1992-05-25 | 1992-05-25 | APL detection circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP13237992A JP3329484B2 (en) | 1992-05-25 | 1992-05-25 | APL detection circuit |
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|---|---|
| JPH05328375A JPH05328375A (en) | 1993-12-10 |
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|---|---|---|---|---|
| JP5147521B2 (en) * | 2008-04-25 | 2013-02-20 | 三菱電機株式会社 | Image processing device |
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- 1992-05-25 JP JP13237992A patent/JP3329484B2/en not_active Expired - Fee Related
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| JPH05328375A (en) | 1993-12-10 |
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