JP3328581B2 - Frame synchronization circuit and frame synchronization method - Google Patents
Frame synchronization circuit and frame synchronization methodInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は時分割多重通信のフ
レーム同期回路に関するもので、さらに特定すれば、加
入者線の終端装置に利用されるフレーム同期回路および
フレーム同期方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame synchronization circuit for time division multiplex communication, and more particularly, to a frame synchronization circuit and a frame synchronization method used for a subscriber line termination device.
【０００２】[0002]
【従来の技術】従来、交番する二つの同期ワード
“Ｆ"、“反転Ｆ"の同期確立を行うフレーム同期回路は
特開平５―３００９７号に記載されたものが知られてい
る。図６は従来のフレーム同期回路の構成を示してお
り、第１の同期ワード、その交番パターンである第２の
同期ワードの順でフレーム同期確立をなす第１の手段
と、前記第２の同期ワード、前記第１の同期ワードの順
でフレーム同期確立をなす第２の手段と、前記第１およ
び第２の手段を平行して動作せしめる制御手段と、前記
第１の同期ワード、前記第２の同期ワードの順で後方保
護・前方保護を行う第３の手段と、前記第２の同期ワー
ド、前記第１の同期ワードの順で後方保護・前方保護を
行う第４の手段で構成され、“Ｆ"、“反転Ｆ"の順で
も、“反転Ｆ"、“Ｆ"の順でも同期ワードを検出するこ
とができる。2. Description of the Related Art Conventionally, a frame synchronization circuit for establishing synchronization of two alternating synchronization words "F" and "inverted F" is disclosed in Japanese Patent Application Laid-Open No. 5-30097. FIG. 6 shows a configuration of a conventional frame synchronization circuit. First means for establishing frame synchronization in the order of a first synchronization word, a second synchronization word which is an alternating pattern thereof, and the second synchronization word. Word, second means for establishing frame synchronization in the order of the first synchronization word, control means for causing the first and second means to operate in parallel, the first synchronization word, the second synchronization word, A third means for performing backward protection and forward protection in the order of the synchronization word, a second means for performing backward protection and forward protection in the order of the second synchronization word and the first synchronization word, and The synchronization word can be detected in the order of "F", "inverted F", or in the order of "inverted F", "F".
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来のフレーム同期回路においては、交番する同期ワード
の検出手段と同期保護手段をそれぞれ２系統必要とする
という問題を有していた。However, the above-described conventional frame synchronization circuit has a problem in that two systems of alternately detecting synchronization words and two types of synchronization protection units are required.
【０００４】本発明は、上記従来の問題を解決するもの
で、フレーム毎に“１"、“０"と交番する特定の１ビッ
トを含む同期ワードを有したディジタル信号を受信する
とき、１系統のみの同期ワード検出手段と同期保護手段
で構成することができ、かつ受信を始める同期ワードの
交番ビットの順序が“１"、“０"または“０"、“１"ど
ちらからでも検出することができるフレーム同期回路お
よびフレーム同期方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention solves the above-mentioned conventional problem. When receiving a digital signal having a synchronization word including a specific bit alternated between "1" and "0" for each frame, one system is used. It can be composed of only the synchronization word detection means and the synchronization protection means, and can detect the order of the alternating bits of the synchronization word starting reception from "1", "0" or "0", "1". And a frame synchronization method.
【０００５】[0005]
【課題を解決するための手段】上記問題を解決するため
に本発明は、フレーム毎に、“１”、“０”と交番する
特定の１ビットを含む同期ワードを有したディジタル信
号を受信した場合、このディジタル信号を直並列変換手
段にて並列信号に変換し、同期ワード検出手段が同期ワ
ードを検出して、ハンチング・後方保護・同期・前方保
護からなるフレーム同期の保護状態を制御し、交番ビッ
トの検定を行うための検定ビットを生成するに当り、一
方の第１の保持手段は受信した交番ビットから生成し、
他方の第２の保持手段は同期ワードの検出に用いた検定
ビットを帰還させて生成するように構成したものであ
る。SUMMARY OF THE INVENTION In order to solve the above problem, the present invention receives a digital signal having a synchronization word including a specific one bit alternated between "1" and "0" every frame. In this case, the digital signal is converted into a parallel signal by the serial / parallel conversion means, the synchronization word detection means detects the synchronization word, and controls a protection state of frame synchronization including hunting, backward protection, synchronization, and forward protection, In generating the test bit for performing the test of the alternating bit, one of the first holding means generates the test bit from the received alternating bit,
The other second holding means is configured to feedback and generate the test bit used for detecting the synchronization word.
【０００６】また、前記同期ワード検出手段は、最初の
同期ワード検定では交番ビットを無視し、同期ワードを
検出した場合には受信した交番ビットを前記第１の保持
手段に反転させて保持し、２回目の同期ワード検定では
前記第１の保持手段の信号により２回目に受信した交番
ビットを検定し、同期ワードを検出できた場合は前記第
１の保持手段の信号を反転させて前記第２の保持手段に
保持し、３回目以降の同期ワード検定では前記第２の保
持手段の信号により受信した交番ビットを検定し、同期
ワードを検出できた場合は前記第２の保持手段の信号を
反転、帰還させて前記第２の保持手段に保持する動作を
繰り返すように構成したものである。The synchronization word detecting means ignores the alternation bit in the first synchronization word test, and when the synchronization word is detected, inverts and holds the received alternation bit in the first holding means, In the second synchronization word test, the alternating bit received second time is tested by the signal of the first holding means, and if a synchronization word can be detected, the signal of the first holding means is inverted and the second bit is inverted. In the third and subsequent synchronization word tests, the alternating bit received by the signal of the second holding means is tested, and if a synchronization word is detected, the signal of the second holding means is inverted. , And the operation of returning and holding in the second holding means is repeated.
【０００７】以上により、フレームごとに“１”、
“０”と交番する特定の１ビットを含む同期ワードを受
信し、同期ワードを検出したフレーム数と同期保護状態
に応じて交番ビットの検定方法を選択する同期ワード検
定方式によって、フレーム同期を確立させることができ
る。As described above, "1" for each frame,
Frame synchronization is established by a synchronization word verification method in which a synchronization word including a specific bit alternating with “0” is received, and a verification method of the alternating bit is selected according to the number of frames in which the synchronization word is detected and the synchronization protection state. Can be done.
【０００８】[0008]
【発明の実施の形態】請求項１に記載の本発明は、フレ
ーム毎に“１"、“０"と交番する特定の１ビットを含む
同期ワードを有したディジタル信号を受信し、ディジタ
ル信号を並列信号に変換する直並列変換手段と、直並列
変換手段の出力より同期ワードを検出する同期ワード検
出手段と、ハンチング・後方保護・同期・前方保護から
なるフレーム同期の保護状態を制御する同期保護手段
と、交番ビットの検定を行うための検定ビットを生成す
るにあたり、一方は前記直並列変換手段の出力より交番
ビットを抽出し生成する第１の保持手段および他方は同
期ワードの検出に用いた検定ビットを帰還させて生成す
る第２の保持手段とを備え、同期ワード検出手段におい
て同期ワードを抽出することによって検出すると同時
に、同期ワードに含まれる交番ビットを第１の保持手段
に保持することを特徴とするものであり、受信したディ
ジタル信号を直並列変換手段が変換した並列信号より、
同期ワード検出手段は同期ワードを検出し、同期保護手
段はハンチング・後方保護・同期・前方保護からなるフ
レーム同期の保護状態を制御し、交番ビットの検定を行
うための検定ビットを一方の第１の保持手段は受信した
交番ビットから生成し、他方の第２の保持手段は同期ワ
ードの検出に用いた検定ビットを帰還させて生成し、同
期ワードが直並列交換手段に保持されているとき、同期
ワード検出手段において同期ワードを検出すると同時
に、同期ワードに含まれる交番ビットを抽出し第１の保
持手段に保持できるという作用を有する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention according to claim 1 receives a digital signal having a synchronization word including a specific one bit alternated between "1" and "0" every frame, and converts the digital signal. Serial-parallel conversion means for converting to parallel signals, synchronization word detection means for detecting a synchronization word from the output of the serial-parallel conversion means, and synchronization protection for controlling the protection state of frame synchronization including hunting, backward protection, synchronization, and forward protection In generating the test bit for performing the test of the alternation bit, one is used for extracting the alternation bit from the output of the serial-parallel conversion means and generating the test bit, and the other is used for detecting the synchronization word. It is fed back to test bit and a second holding means for generating, the synchronous word detector odor
Detection by extracting the sync word
The alternate bit included in the synchronization word is stored in the first holding means.
From holding to be characterized in Rukoto, parallel signals a digital signal received by the serial-parallel conversion means and converted to,
The synchronization word detection means detects the synchronization word, and the synchronization protection means controls the protection state of frame synchronization including hunting, backward protection, synchronization, and forward protection, and outputs a test bit for testing an alternating bit to one of the first. Is generated from the received alternation bit, and the other second holding unit generates the feedback bit used for detecting the synchronization word by feedback. When the synchronization word is stored in the serial / parallel switching unit, At the same time that the synchronization word is detected by the synchronization word detection means, an alternation bit included in the synchronization word can be extracted and held in the first holding means.
【０００９】請求項２に記載の本発明は、請求項１記載
の発明において、最初の同期ワード検定では交番ビット
を除いた残りのビット列から同期ワード検出手段が同期
ワードを検出したと判定することを特徴とし、このとき
受信した交番ビットを前記第１の保持手段に反転して保
持するするものであり、交番ビットが “１”または
“０”のどちらからでも検出することができる作用を有
する。According to a second aspect of the present invention, in the first aspect of the present invention, in the first synchronization word test, it is determined that the synchronization word detecting means detects the synchronization word from the remaining bit sequence excluding the alternating bits. And at this time
The received alternating bit is inverted and stored in the first holding means.
This has the effect that the alternation bit can be detected from either "1" or "0".
【００１０】請求項３に記載された本発明は、２回目の
同期ワード検定では第１の保持手段の信号を用いて２回
目に受信した交番ビットを検定し、同期ワードを検出で
きた場合は前記第１の保持手段の信号を反転させて第２
の保持手段に保持し、前記同期ワードを検出できなかっ
た場合は最初の同期ワード検定に戻ることを特徴とする
同期ワード検定方式を備えて構成するものであり、最初
に検出した同期ワードの交番ビットが、“１”であれば
交番ビット“０”の同期ワードを、“０”であれば交番
ビット“１”の同期ワードを、２回目に検出できる作用
を有する。According to a third aspect of the present invention, in the second synchronization word verification, the alternating bit received second time is verified by using the signal of the first holding means, and when the synchronization word can be detected, Inverting the signal of the first holding means,
The synchronization word verification method is characterized in that when the synchronization word is not detected, the process returns to the first synchronization word verification method. If the bit is “1”, the synchronization word having the alternating bit “0” can be detected for the second time, and if the bit is “0”, the synchronization word having the alternating bit “1” can be detected for the second time.
【００１１】請求項４に記載の本発明は、請求項１記載
の発明において、３回目以降の同期ワード検定では第２
の保持手段の信号を用いて受信した交番ビットを検定
し、前記同期ワードを検出できた場合または前記同期ワ
ードを検出できずかつ前方保護状態の場合は、前記第２
の保持手段の信号を帰還、反転させて前記第２の保持手
段に再度保持し、前記同期ワードを検出できずかつ前方
保護外れの場合は最初の同期ワード検定にもどることを
特徴とする同期ワード検定方式を備えて構成するもので
あり、フレーム毎に交番する交番ビットのパターンに従
って同期ワードを検出し、同期ワードを検出できないフ
レームがあっても、前方保護中は交番ビットのパターン
に従って同期ワードの検定を続けられる作用を有する。According to a fourth aspect of the present invention, in the first aspect of the present invention, the second and subsequent synchronization word tests are performed based on the second synchronization word test.
The alternating bit received by using the signal of the holding means is tested, and if the synchronization word can be detected or if the synchronization word cannot be detected and is in the forward protection state, the second bit is detected.
The synchronization signal is fed back, inverted, and held again in the second holding means. If the synchronization word cannot be detected and the forward protection is lost, the synchronization word is returned to the first synchronization word test. It is configured with a verification method, and detects the synchronization word according to the pattern of the alternating bits alternating for each frame, and even if there is a frame where the synchronization word cannot be detected, the synchronization word is detected according to the pattern of the alternating bits during forward protection. Has the effect of continuing the test.
【００１２】請求項５に記載の本発明は、請求項１記載
の発明において、加入者線受信信号を多重分離する受信
処理回路と、多重分離された加入者線受信信号をフォー
マット変換し宅内インタフェース受信信号を出力する第
１のフォーマット変換回路と、宅内インタフェース送信
信号をフォーマット変換し送信処理回路に転送する第２
のフォーマット変換回路と、フォーマット変換された宅
内インタフェース送信信号を多重化し加入者線送信信号
を出力する送信処理回路と、フレーム同期回路と受信処
理回路と送信処理回路と第１のフォーマット変換回路と
第２のフォーマット変換回路の動作タイミング制御を行
うタイミング回路とを有して構成することを特徴とする
加入者線終端回路を備えて構成するものであり、加入者
線とのフレーム同期を獲得し、加入者線受信信号を多重
分離して宅内インタフェース受信信号にフォーマット変
換し、宅内インタフェース送信信号をフォーマット変換
して加入者線送信信号を多重化し送信する作用を有す
る。According to a fifth aspect of the present invention, in the first aspect of the present invention, a reception processing circuit for demultiplexing a subscriber line received signal, and a home interface for converting the format of the demultiplexed subscriber line received signal. A first format conversion circuit for outputting a received signal, and a second format conversion circuit for converting a home interface transmission signal to a transmission processing circuit
A format conversion circuit, a transmission processing circuit for multiplexing the format-converted home interface transmission signal and outputting a subscriber line transmission signal, a frame synchronization circuit, a reception processing circuit, a transmission processing circuit, a first format conversion circuit, And a timing circuit for controlling the operation timing of the format conversion circuit of No. 2 which is provided with a subscriber line termination circuit, which acquires frame synchronization with the subscriber line, It has a function of demultiplexing a subscriber line reception signal, converting the format into a home interface reception signal, converting the home interface transmission signal, multiplexing and transmitting the subscriber line transmission signal.
【００１３】請求項６に記載の本発明は、フレーム毎に
“１"、“０"と交番する特定の１ビットを含む同期ワー
ドを有したディジタル信号を受信した場合に、直並列変
換手段にてディジタル信号を並列信号に変換し、次に、
前記直並列変換手段の出力より同期ワードを同期ワード
検出手段により検出することによって、同期保護手段に
よりハンチング・後方保護・同期・前方保護からなるフ
レーム同期の保護状態を制御し、その後、交番ビットの
検定を行うための検定ビットを生成するにあたり、一方
は第１の保持手段により前記直並列変換手段の出力より
交番ビットを抽出し生成すると共に、他方は第２の保持
手段により同期ワードの検出に用いた検定ビットを帰還
させて生成するようにし、同期ワード検出手段において
同期ワードを検出すると同時に、当該同期ワードに含ま
れる交番ビットを第１の保持手段に保持することを特徴
とするものであり、受信したディジタル信号を直並列変
換手段が変換した並列信号より、同期ワード検出手段が
同期ワードを検出し、同期保護手段がハンチング・後方
保護・同期・前方保護からなるフレーム同期の保護状態
を制御し、交番ビットの検定を行うための検定ビットを
一方の第１の保持手段が受信した交番ビットから生成
し、他方の第２の保持手段が同期ワードの検出に用いた
検定ビットを帰還させて生成するという作用を有する。According to a sixth aspect of the present invention, when a digital signal having a synchronization word including a specific one bit alternated between "1" and "0" is received for each frame, the serial-parallel conversion means is provided. To convert the digital signal into a parallel signal,
By detecting the synchronization word from the output of the serial / parallel conversion means by the synchronization word detection means, the protection state of the frame synchronization including hunting, backward protection, synchronization, and forward protection is controlled by the synchronization protection means. In generating a test bit for performing a test, one is used to extract and generate an alternating bit from the output of the serial-parallel conversion means by the first holding means, and the other is used to detect the synchronization word by the second holding means. The used test bits are fed back and generated, and the sync word detection means
Sync word is detected and included in the sync word
The alternating bit is intended to hold to said Rukoto the first holding means, from a parallel signal to a digital signal received by the serial-parallel conversion means and converting the synchronous word detection means detects a synchronization word, synchronization The protection means controls a protection state of frame synchronization including hunting, backward protection, synchronization, and forward protection, and generates a test bit for performing a test of an alternating bit from the alternating bit received by one of the first holding means, The other second holding means has an effect of generating the feedback bit used for detecting the synchronization word by feedback.
【００１４】請求項７に記載の本発明は、請求項６記載
の発明において、最初の同期ワード検定では交番ビット
を除いた残りのビット列から同期ワード検出手段が同期
ワードを検出したと判定するようにしたことを特徴とす
るものであり、このとき受信した交番ビットが第１の保
持手段にて反転して保持されているものであり、交番ビ
ットが“１”または“０”のどちらからでも検出するこ
とができるという作用を有する。According to a seventh aspect of the present invention, in the sixth aspect of the present invention, in the first synchronization word test, the synchronization word detecting means detects the synchronization word from the remaining bit string excluding the alternating bits.
It is determined that a word has been detected.
Are those that, coercive alternating bits received this time is the first
The data is inverted and held by the holding means, and has the effect that the alternating bit can be detected from either "1" or "0".
【００１５】請求項８に記載の本発明は、請求項６記載
の発明において、２回目の同期ワード検定では第１の保
持手段の信号を用いて２回目に受信した交番ビットを検
定し、同期ワードを検出できた場合は前記第１の保持手
段の信号を反転させて第２の保持手段に保持させ、同期
ワードを検出できなかった場合は最初の同期ワード検定
にもどることにより同期ワード検定を行うことを特徴と
するもので、最初に検出した同期ワードの交番ビット
が、“１"であれば交番ビット“０"の同期ワードを、
“０"であれば交番ビット“１"の同期ワードを、２回目
に検出できる作用を有する。According to an eighth aspect of the present invention, in the invention according to the sixth aspect, in the second synchronization word verification, the alternating bit received second time is verified using the signal of the first holding means, and the synchronization is performed. If a word can be detected, the signal of the first holding means is inverted and held in the second holding means. If a synchronization word cannot be detected, the process returns to the first synchronization word test to execute the synchronization word test. If the alternation bit of the synchronization word detected first is “1”, the synchronization word of the alternation bit “0” is
If it is "0", it has the effect of detecting the synchronization word of the alternating bit "1" for the second time.
【００１６】請求項９に記載の本発明は、請求項６記載
の発明において、３回目以降の同期ワード検定では第２
の保持手段の信号を用いて受信した交番ビットを検定
し、同期ワードを検出できた場合または同期ワードを検
出できずかつ前方保護状態の場合は、前記第２の保持手
段の信号を帰還、反転させて前記第２の保持手段に再度
保持させ、同期ワードを検出できずかつ前方保護外れの
場合は最初の同期ワード検定にもどることにより同期ワ
ード検定を行うことを特徴とするもので、フレーム毎に
交番する交番ビットのパターンに従って同期ワードを検
出し、同期ワードを検出できないフレームがあっても、
前方保護中は交番ビットのパターンに従って同期ワード
の検定を続けられる作用を有する。According to a ninth aspect of the present invention, in the invention according to the sixth aspect, the second and subsequent synchronization word tests are performed in the second or subsequent synchronization word test.
The alternating bit received by using the signal of the holding means is tested, and if the synchronization word can be detected or if the synchronization word cannot be detected and is in the forward protection state, the signal of the second holding means is fed back and inverted. Then, when the synchronization word cannot be detected and the forward protection is lost, the synchronization word verification is performed by returning to the first synchronization word verification. The synchronization word is detected according to the pattern of the alternating bits that are alternated in
During forward protection, it has the effect of continuing to test the sync word according to the pattern of the alternating bits.
【００１７】請求項１０に記載の本発明は、請求項６記
載の発明において、加入者終端回路における加入者線受
信信号を受信処理回路にて多重分離し、多重分離された
加入者線受信信号を第１のフォーマット変換回路にてフ
ォーマット変換して宅内インタフェース受信信号を出力
すると共に、宅内インタフェース送信信号を第２のフォ
ーマット変換回路にてフォーマット変換して送信処理回
路に転送し、次に、フォーマット変換された宅内インタ
フェース送信信号を送信処理回路にて多重化し加入者線
送信信号を出力して、次に、タイミング回路にて、前記
第１のフォーマット変換回路および第２のフォーマット
変換回路とフレーム同期回路、受信処理回路および送信
処理回路との動作タイミング制御を行うことを特徴とす
るもので、加入者線とのフレーム同期を獲得し、加入者
線受信信号を多重分離して宅内インタフェース受信信号
にフォーマット変換し、宅内インタフェース送信信号を
フォーマット変換して加入者線送信信号を多重化し送信
する作用を有する。According to a tenth aspect of the present invention, in the invention of the sixth aspect, the subscriber line reception signal in the subscriber termination circuit is demultiplexed by the reception processing circuit, and the demultiplexed subscriber line reception signal is demultiplexed. Is converted by a first format conversion circuit to output a home interface reception signal, and the home interface transmission signal is format converted by a second format conversion circuit and transferred to a transmission processing circuit. The converted home interface transmission signal is multiplexed by a transmission processing circuit and a subscriber line transmission signal is output. Then, a timing circuit synchronizes the first format conversion circuit and the second format conversion circuit with the frame synchronization. Circuit, a reception processing circuit, and a transmission processing circuit. It has the effect of frame acquires synchronism, and format conversion to the home interface reception signal demultiplexes the subscriber line received signal, and transmits multiplexed subscriber line transmission signal format converting a home interface transmission signal with.
【００１８】以下、本発明の実施の形態について、図１
から図５を用いて説明する。FIG. 1 shows an embodiment of the present invention.
This will be described with reference to FIG.
【００１９】（実施の形態１）図１はフレーム同期回路
を示し、図１において１は受信信号、２はシリアルの受
信信号１をパラレルに変換する直並列変換手段、３は同
期ワードを検出する同期ワード検出手段、４は直並列変
換手段２の出力から抽出される交番ビット、５は反転さ
れた交番ビット４を保持する第１の保持手段、６は第１
の保持手段５により生成された第１の検定ビット、７は
同期ワード検出に用いた検定ビットを帰還させた帰還信
号、８は反転された帰還信号７を保持する第２の保持手
段、９は第２の保持手段により生成された第２の検定ビ
ット、１００は同期保護状態を制御する同期保護手段、
１１は同期ワードを検出できたことを通知する同期ワー
ド検出信号、１２は同期保護状態がハンチング・後方保
護・同期・前方保護のいずれかであることを通知する同
期保護信号である。(Embodiment 1) FIG. 1 shows a frame synchronization circuit. In FIG. 1, 1 is a received signal, 2 is a serial-parallel converter for converting a serial received signal 1 into parallel, and 3 is a synchronous word. The synchronous word detecting means 4 is an alternating bit extracted from the output of the serial-parallel conversion means 2, 5 is a first holding means for holding the inverted alternating bit 4, and 6 is a first holding means.
, A feedback signal obtained by feeding back the test bit used for the synchronization word detection, 8 denotes a second holding means for holding the inverted feedback signal 7, and 9 denotes a feedback signal. A second verification bit generated by the second holding unit, 100 is a synchronization protection unit for controlling a synchronization protection state;
Reference numeral 11 denotes a synchronization word detection signal for notifying that a synchronization word has been detected, and reference numeral 12 denotes a synchronization protection signal for notifying that the synchronization protection state is any of hunting, backward protection, synchronization, and forward protection.
【００２０】以上のように構成されたフレーム同期回路
について、その動作を説明する。図２は、このフレーム
同期回路の同期ワード検出方式を示すフローチャートで
ある。The operation of the frame synchronization circuit configured as described above will be described. FIG. 2 is a flowchart showing a synchronization word detection method of the frame synchronization circuit.
【００２１】同期ワード検出手段３は、最初に同期ワー
ドを検定するときは受信する交番ビットを無視して直並
列変換手段２の出力信号を検定し、交番ビット除いた同
期ワードの残りのパターンを検出できた場合は、抽出し
た交番ビット４を反転して第１の保持手段５に保持す
る。The synchronization word detecting means 3 examines the output signal of the serial / parallel conversion means 2 ignoring the alternating bit to be received when the synchronization word is first inspected, and examines the remaining pattern of the synchronization word excluding the alternating bit. If it can be detected, the extracted alternating bit 4 is inverted and held in the first holding means 5.
【００２２】２回目の同期ワード検定では、同期ワード
検出手段３は第１の検定ビット６を用いて受信する交番
ビットを検定し、同期ワードを検出できた場合は、帰還
信号７に第１の検定ビット６を出力、反転して第２の保
持手段８に保持し、同期ワードを検出できない場合同期
ワード検出手段３は最初の同期ワード検定に戻る。In the second synchronization word verification, the synchronization word detecting means 3 verifies the received alternating bit using the first verification bit 6, and if the synchronization word can be detected, the first synchronization bit is detected and the feedback signal 7 is added to the feedback signal 7. The test bit 6 is output, inverted and held in the second holding means 8, and if the sync word cannot be detected, the sync word detecting means 3 returns to the first sync word test.
【００２３】３回目以降の同期ワード検定では、同期ワ
ード検出手段３は第２の検定ビット９を用いて受信する
交番ビットを検定し、同期ワードを検出できた場合また
は同期ワードを検出できずかつ前方保護状態の場合は、
同期ワード検出手段３は帰還信号７に第２の検定ビット
９を出力、反転して第２の保護手段８に再度保持し、同
期ワードを検出できずかつ前方保護外れの場合は、同期
ワード検出手段３は最初の同期ワード検定に戻る。In the third and subsequent synchronizing word tests, the synchronizing word detecting means 3 tests the alternating bit received by using the second verifying bit 9 and detects the synchronizing word or the synchronizing word cannot be detected and For forward protection,
The synchronization word detecting means 3 outputs the second test bit 9 as the feedback signal 7, inverts it and holds it again in the second protection means 8. If the synchronization word cannot be detected and the forward protection is lost, the synchronization word detection is performed. Means 3 returns to the initial synchronization word test.
【００２４】一例に、“Ｂ０１００１０１”なる同期ワ
ードを受信する場合について説明する。この同期ワード
において“Ｂ”が交番ビットであり、フレーム毎に
“１”、“０”と交番する。図３は、同期ワード“Ｂ０
１００１０１”の検出方式を示すフローチャートであ
る。ここでは最初に受信する“Ｂ”が“１”である場合
を考える。As an example, a case where the synchronization word “B0100101” is received will be described. In this synchronization word, “B” is an alternation bit, which alternates with “1” and “0” for each frame. FIG. 3 shows the synchronization word “B0”
It is a flowchart which shows the detection method of 100101. Here, the case where "B" received first is "1" is considered.
【００２５】最初に同期ワード“１０１００１０”を検
定するときは、“Ｂ”を無視して検定し、残りのパター
ン“０１００１０１”を検出できた場合は、同期ワード
より抽出した“Ｂ”すなわち“１”を反転させた“０”
を第１の保持手段５に保持し次フレームの検定ビットと
する。When the synchronization word "1010010" is tested for the first time, "B" is ignored and the test is performed. When the remaining pattern "0100101" is detected, "B" extracted from the synchronization word, that is, "1" is extracted. "0" with "" inverted
Is held in the first holding means 5 and is used as a test bit for the next frame.
【００２６】２回目の同期ワード検定では、検定ビット
“０”で受信する交番ビットを検定し、同期ワード“０
０１００１０１”を検出できた場合は、第１の保持手段
５に保持していた“０”を反転させた“１”を第２の保
持手段８に保持し次フレームの検定ビットとする。同期
ワードを検出できない場合は最初の同期ワード検定に戻
る。In the second synchronization word test, a test bit "0" tests the received alternating bit, and the synchronization word "0" is checked.
When "0100101" is detected, "1", which is obtained by inverting "0" held in the first holding unit 5, is held in the second holding unit 8, and is used as a test bit for the next frame. If it cannot be detected, the process returns to the first synchronization word test.
【００２７】３回目の同期ワード検定では、検定ビット
“１”で受信する交番ビットを検定し、同期ワード“１
０１００１０１”を検出できた場合または同期ワードを
検出できずかつ前方保護状態の場合は、第２の保持手段
８に保持していた“１”を反転させた“０”を第２の保
護手段８に再度保持し次フレームの検定ビットとする。
同期ワードを検出できずかつ前方保護外れの場合は、最
初の同期ワード検定に戻る。In the third synchronization word test, a test bit "1" is used to test the received alternating bit, and the synchronization word "1" is checked.
When “0100101” is detected or when the synchronization word cannot be detected and in the forward protection state, “0” obtained by inverting “1” held in the second holding unit 8 is replaced with “0”. And again as the test bit for the next frame.
If the sync word cannot be detected and the forward protection has been lost, the process returns to the initial sync word test.
【００２８】４回目の同期ワード検定では、検定ビット
“０”で交番ビットを検定し、同期ワードを検出した場
合または前方保護中の場合は、第２の保持手段８に
“１”を保持し、５フレーム以降は３回目、４回目と同
じ動作を繰り返し、前方保護外れとなった場合は最初の
同期ワード検定に戻る。In the fourth synchronization word test, the alternation bit is tested with a test bit "0", and when a synchronization word is detected or forward protection is being performed, "1" is held in the second holding means 8. After the fifth frame, the same operation as the third and fourth times is repeated, and if the forward protection is lost, the process returns to the first synchronous word test.
【００２９】以上で説明した同期ワード検出動作のタイ
ミングチャートを図４に示す。最初の同期ワード検定で
は交番ビット“１”を含む同期ワードを検出し、以降フ
レームごとに“０”、“１”と繰り返し変化する交番ビ
ットに対応して検定ビットを生成し、同期ワードの検定
を行う。FIG. 4 is a timing chart of the synchronous word detecting operation described above. In the first synchronization word test, a synchronization word including an alternation bit “1” is detected, and thereafter, a test bit is generated corresponding to an alternation bit that changes repeatedly to “0” and “1” for each frame, and a synchronization word test is performed. I do.
【００３０】（実施の形態２）図５は加入者線終端回路
を示し、図４において２１は図１に示すフレーム同期回
路、２２は受信処理回路、２３は送信処理回路、２４は
第１のフォーマット変換回路、２５は第２のフォーマッ
ト変換回路、２６はタイミング生成回路、２７は同期ワ
ード検出信号、２８は加入者線受信信号、２９は加入者
線送信信号、３０は宅内インタフェース受信信号、３１
は宅内インタフェース送信信号である。(Embodiment 2) FIG. 5 shows a subscriber line termination circuit. In FIG. 4, 21 is a frame synchronization circuit shown in FIG. 1, 22 is a reception processing circuit, 23 is a transmission processing circuit, and 24 is a first processing circuit. Format conversion circuit, 25 is a second format conversion circuit, 26 is a timing generation circuit, 27 is a synchronization word detection signal, 28 is a subscriber line reception signal, 29 is a subscriber line transmission signal, 30 is a home interface reception signal, 31
Is a home interface transmission signal.
【００３１】以上のように構成された加入者線終端回路
について動作を説明する。The operation of the subscriber line termination circuit configured as described above will be described.
【００３２】フレーム同期回路２１はフレームごとに
“１”、“０”と交番する特定の１ビットを含む同期ワ
ードを検出してフレーム同期を確立し、タイミング生成
回路２６はフレーム同期回路２１の同期ワード検出信号
２７をもとにフレーム同期回路２１が次フレームで同期
ワードを検定するタイミングを生成する。またタイミン
グ生成回路２６は受信するフレームから受信信号を抽出
するタイミングと送信信号の送信タイミングを生成して
おり、タイミング生成回路２６の制御に従って、受信処
理回路２２は加入者線受信信号２８を多重分離し、第１
のフォーマット変換回路２４は多重分離された加入者線
受信信号２８をフォーマット変換し宅内インタフェース
受信信号３０を出力し、第２のフォーマット変換回路２
５は宅内インタフェース送信信号３１をフォーマット変
換し送信処理回路２３に転送し、送信処理回路２３は加
入者線送信信号２９を多重化して出力する。The frame synchronization circuit 21 establishes frame synchronization by detecting a synchronization word including a specific bit alternating between "1" and "0" for each frame, and the timing generation circuit 26 performs synchronization of the frame synchronization circuit 21. Based on the word detection signal 27, the frame synchronization circuit 21 generates a timing for testing a synchronization word in the next frame. Further, the timing generation circuit 26 generates a timing for extracting a reception signal from a received frame and a transmission timing for a transmission signal, and the reception processing circuit 22 demultiplexes the subscriber line reception signal 28 under the control of the timing generation circuit 26. And the first
The format conversion circuit 24 converts the format of the demultiplexed subscriber line reception signal 28 and outputs a home interface reception signal 30.
5 converts the format of the home interface transmission signal 31 and transfers it to the transmission processing circuit 23. The transmission processing circuit 23 multiplexes and outputs the subscriber line transmission signal 29.
【００３３】なお、各回路ブロックにより構成される本
発明は１個のＬＳＩを用いても実現できる。The present invention constituted by each circuit block can be realized by using one LSI.
【００３４】[0034]
【発明の効果】以上のように本発明は、同期ワードを検
出する同期ワード検出手段、ハンチング・後方保護・同
期・前方保護からなるフレーム同期の保護状態を制御す
る同期保護手段、交番ビットの検定を行う検定ビットを
生成するために、一方は受信した交番ビットから生成す
る第１の保持手段、他方は同期ワードの検出に用いた検
定ビットを帰還させて生成する第２の保持手段を設ける
ことにより、フレーム毎に“１”、“０”と交番する特
定の１ビットを含む同期ワードを受信し、同期ワードを
検出したフレーム数と同期保護状態に応じて交番ビット
の検定方法を選択して、同期ワード検定を行うことによ
って、フレーム同期を確立させるという効果が得られ
る。As described above, the present invention provides a synchronizing word detecting means for detecting a synchronizing word, a synchronizing protection means for controlling a protection state of frame synchronization including hunting, backward protection, synchronization and forward protection, and a test of an alternating bit. In order to generate a test bit for performing the following, one is provided with first holding means for generating the received alternating bit, and the other is provided with a second holding means for generating the feedback bit used for detecting the synchronization word by feedback. Thus, a synchronization word including a specific bit alternated between "1" and "0" is received for each frame, and a method for testing the alternating bit is selected according to the number of frames in which the synchronization word is detected and the synchronization protection state. By performing the synchronization word test, the effect of establishing frame synchronization can be obtained.
【図１】本発明の実施の形態１におけるフレーム同期回
路のブロック図FIG. 1 is a block diagram of a frame synchronization circuit according to a first embodiment of the present invention.
【図２】本発明の実施の形態１におけるフレーム同期回
路の同期ワード検出方式を示すフローチャートFIG. 2 is a flowchart showing a synchronization word detection method of the frame synchronization circuit according to the first embodiment of the present invention.
【図３】本発明の実施の形態１におけるフレーム同期回
路で同期ワード“”を受信した場合の検出方式を示すフ
ローチャートFIG. 3 is a flowchart illustrating a detection method when a synchronization word “” is received by the frame synchronization circuit according to the first embodiment of the present invention;
【図４】本発明の実施の形態１におけるフレーム同期回
路で同期ワード“”を受信した場合の動作を示すタイミ
ングチャートFIG. 4 is a timing chart showing an operation when a synchronization word “” is received by the frame synchronization circuit according to the first embodiment of the present invention;
【図５】本発明の実施の形態２における加入者線終端回
路のブロック図FIG. 5 is a block diagram of a subscriber line termination circuit according to a second embodiment of the present invention.
【図６】従来のフレーム同期システムの動作フロー図FIG. 6 is an operation flowchart of a conventional frame synchronization system.
【符号の説明】 １ 受信信号 ２ 直並列変換手段 ３ 同期ワード検出手段 ４ 交番ビット ５ 第１の保持手段 ６ 第1の検定ビット ７ 帰還信号 ８ 第２の保持手段 ９ 第２の検定ビット １０ 同期保護手段 １１ 同期ワード検出信号 １２ 同期保護信号 ２１ 図１に示すフレーム同期回路 ２２ 受信処理回路 ２３ 送信処理回路 ２４ 第１のフォーマット変換回路 ２５ 第２のフォーマット変換回路 ２６ タイミング生成回路 ２７ 同期ワード検出信号 ２８ 加入者線受信信号 ２９ 加入者線送信信号 ３０ 宅内インタフェース受信信号 ３１ 宅内インタフェース送信信号[Description of Signs] 1 Received signal 2 Serial-parallel conversion means 3 Synchronization word detection means 4 Alternating bit 5 First holding means 6 First test bit 7 Feedback signal 8 Second holding means 9 Second test bit 10 Synchronization Protection means 11 Synchronous word detection signal 12 Synchronous protection signal 21 Frame synchronization circuit shown in FIG. 1 22 Reception processing circuit 23 Transmission processing circuit 24 First format conversion circuit 25 Second format conversion circuit 26 Timing generation circuit 27 Synchronization word detection signal 28 subscriber line reception signal 29 subscriber line transmission signal 30 home interface reception signal 31 home interface transmission signal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/08 H04J 3/06 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H04L 7/08 H04J 3/06
Claims (10)
定の１ビットを含む同期ワードを有したディジタル信号
を受信し、ディジタル信号を並列信号に変換する直並列
変換手段と、直並列変換手段の出力より同期ワードを検
出する同期ワード検出手段と、ハンチング・後方保護・
同期・前方保護からなるフレーム同期の保護状態を制御
する同期保護手段と、交番ビットの検定を行うための検
定ビットを生成するにあたり、一方は前記直並列変換手
段の出力より交番ビットを抽出し生成する第１の保持手
段および他方は同期ワードの検出に用いた検定ビットを
帰還させて生成する第２の保持手段とを備え、前記同期
ワード検出手段において同期ワードを抽出することによ
って検出すると同時に、当該同期ワードに含まれる交番
ビットを前記第１の保持手段に保持することを特徴とす
るフレーム同期回路。1. A serial-to-parallel conversion means for receiving a digital signal having a synchronization word including a specific one bit alternating between "1" and "0" for each frame and converting the digital signal into a parallel signal. Synchronization word detection means for detecting a synchronization word from the output of the parallel conversion means;
In generating synchronization protection means for controlling the protection state of frame synchronization including synchronization / forward protection and a test bit for performing a test of an alternating bit, one of the two means extracts and generates an alternating bit from the output of the serial / parallel conversion means. The first holding means for performing synchronization and the second holding means for generating feedback bits used for detecting the synchronization word by feedback.
By extracting the synchronization word in the word detection means,
At the same time as the alternation
Frame synchronization circuit characterized that you hold the bits in the first holding means.
除いた残りのビット列から同期ワード検出手段が同期ワ
ードを検出したと判定することを特徴とし、このとき受
信した交番ビットを前記第１の保持手段に反転して保持
する請求項１記載のフレーム同期回路。2. In the first synchronous word test , an alternating bit is
It is characterized in that it is determined that the synchronization word detection means has detected a synchronization word from the remaining bit strings except for the synchronization.
Inverts the transmitted alternation bit to the first holding means and holds it
The frame synchronization circuit according to claim 1, wherein
手段の信号を用いて２回目に受信した交番ビットを検定
し、同期ワードを検出できた場合は前記第１の保持手段
の信号を反転させて第２の保持手段に保持し、前記同期
ワードを検出できなかった場合は最初の同期ワード検定
に戻ることを特徴とする同期ワード検定方式を備えた請
求項１記載のフレーム同期回路。3. In a second synchronization word test, a second received alternation bit is tested using a signal of the first holding means, and when a synchronization word is detected, a signal of the first holding means is changed. 2. The frame synchronization circuit according to claim 1, further comprising a synchronization word verification method, wherein the synchronization word is inverted and held in the second holding means, and if the synchronization word cannot be detected, the process returns to the first synchronization word verification.
保持手段の信号を用いて受信した交番ビットを検定し、
前記同期ワードを検出できた場合または前記同期ワード
を検出できずかつ前方保護状態の場合は、前記第２の保
持手段の信号を帰還、反転させて前記第２の保持手段に
再度保持し、前記同期ワードを検出できずかつ前方保護
外れの場合は最初の同期ワード検定にもどることを特徴
とする同期ワード検定方式を備えた請求項１記載のフレ
ーム同期回路。4. In the third and subsequent synchronization word tests, the received alternating bit is tested using the signal of the second holding means,
When the synchronization word is detected or when the synchronization word cannot be detected and in the forward protection state, the signal of the second holding means is fed back, inverted, and held again in the second holding means, 2. The frame synchronization circuit according to claim 1, further comprising: a synchronization word verification method in which a synchronization word cannot be detected and when the forward protection is lost, the process returns to the first synchronization word verification.
理回路と、多重分離された加入者線受信信号をフォーマ
ット変換し宅内インタフェース受信信号を出力する第１
のフォーマット変換回路と、宅内インタフェース送信信
号をフォーマット変換し送信処理回路に転送する第２の
フォーマット変換回路と、フォーマット変換された宅内
インタフェース送信信号を多重化し加入者線送信信号を
出力する送信処理回路と、フレーム同期回路と受信処理
回路と送信処理回路と第１のフォーマット変換回路と第
２のフォーマット変換回路の動作タイミング制御を行う
タイミング回路とを有して構成することを特徴とする加
入者線終端回路を備えた請求項１記載のフレーム同期回
路。5. A reception processing circuit for demultiplexing a subscriber line reception signal, and a first converter for converting the format of the demultiplexed subscriber line reception signal and outputting a home interface reception signal.
Format conversion circuit, a second format conversion circuit for converting the format of the home interface transmission signal and transferring the format to the transmission processing circuit, and a transmission processing circuit for multiplexing the format converted home interface transmission signal and outputting the subscriber line transmission signal And a timing circuit for controlling operation timings of the frame synchronization circuit, the reception processing circuit, the transmission processing circuit, the first format conversion circuit, and the second format conversion circuit. 2. The frame synchronization circuit according to claim 1, further comprising a termination circuit.
定の１ビットを含む同期ワードを有したディジタル信号
を受信した場合に、直並列変換手段にてディジタル信号
を並列信号に変換し、次に、前記直並列変換手段の出力
より同期ワードを同期ワード検出手段により検出するこ
とによって、同期保護手段によりハンチング・後方保護
・同期・前方保護からなるフレーム同期の保護状態を制
御し、その後、交番ビットの検定を行うための検定ビッ
トを生成するにあたり、一方は第１の保持手段により前
記直並列変換手段の出力より交番ビットを抽出し生成す
ると共に、他方は第２の保持手段により同期ワードの検
出に用いた検定ビットを帰還させて生成するようにし、
前記同期ワード検出手段において同期ワードを検出する
と同時に、当該同期ワードに含まれる交番ビットを第１
の保持手段に保持することを特徴とするフレーム同期方
法。6. When a digital signal having a synchronization word including a specific one bit alternated between "1" and "0" is received for each frame, the digital signal is converted into a parallel signal by the serial / parallel conversion means. Then, by detecting the synchronization word from the output of the serial / parallel conversion means by the synchronization word detection means, the protection state of the frame synchronization including hunting, backward protection, synchronization, and forward protection is controlled by the synchronization protection means, Thereafter, in generating a test bit for performing the test of the alternation bit, one is extracted and generated by the first holding means from the output of the serial-parallel conversion means, and the other is generated by the second holding means. The test bits used to detect the sync word are generated by feedback .
The synchronization word is detected by the synchronization word detection means.
At the same time, the alternation bit included in the synchronization word is
Frame synchronization method for you wherein Rukoto held in the holding means.
除いた残りのビット列から同期ワード検出手段が同期ワ
ードを検出したと判定するようにしたことを特徴とし、
このとき受信した交番ビットは前記第１の保持手段に反
転して保持する請求項６記載のフレーム同期方法。7. In the first synchronous word test, an alternating bit is
The synchronization word detection means uses the synchronization word from the remaining bit strings.
It is characterized in that it is determined that a code has been detected,
The alternating bit received at this time is reflected to the first holding means.
Rolling to the frame synchronization method according to claim 6, wherein you hold.
手段の信号を用いて２回目に受信した交番ビットを検定
し、同期ワードを検出できた場合は前記第１の保持手段
の信号を反転させて第２の保持手段に保持させ、同期ワ
ードを検出できなかった場合は最初の同期ワード検定に
もどることにより同期ワード検定を行うことを特徴とす
る請求項６記載のフレーム同期方法。8. A second synchronization word test uses the signal of the first holding means to test the alternate bit received second time. If a synchronization word is detected, the signal of the first holding means is changed. 7. The frame synchronization method according to claim 6, wherein the synchronization word verification is performed by inverting the data and holding it in the second holding means, and if no synchronization word is detected, returning to the first synchronization word verification.
保持手段の信号を用いて受信した交番ビットを検定し、
同期ワードを検出できた場合または同期ワードを検出で
きずかつ前方保護状態の場合は、前記第２の保持手段の
信号を帰還、反転させて前記第２の保持手段に再度保持
させ、同期ワードを検出できずかつ前方保護外れの場合
は最初の同期ワード検定にもどることにより同期ワード
検定を行うことを特徴とする請求項６記載のフレーム同
期方法。9. In the third and subsequent synchronization word tests, the received alternating bit is tested using the signal of the second holding means,
When the synchronization word is detected or when the synchronization word cannot be detected and in the forward protection state, the signal of the second holding unit is fed back, inverted, and held again by the second holding unit, and the synchronization word is held. 7. The frame synchronization method according to claim 6, wherein, in a case where the detection is not possible and the forward protection is lost, the synchronization word verification is performed by returning to the first synchronization word verification.
信号を受信処理回路にて多重分離し、多重分離された加
入者線受信信号を第１のフォーマット変換回路にてフォ
ーマット変換して宅内インタフェース受信信号を出力す
ると共に、宅内インタフェース送信信号を第２のフォー
マット変換回路にてフォーマット変換して送信処理回路
に転送し、次に、フォーマット変換された宅内インタフ
ェース送信信号を送信処理回路にて多重化し加入者線送
信信号を出力して、次に、タイミング回路にて、前記第
１のフォーマット変換回路および第２のフォーマット変
換回路とフレーム同期回路、受信処理回路および送信処
理回路との動作タイミング制御を行うことを特徴とする
請求項６記載のフレーム同期方法。10. A subscriber line receiving signal in a subscriber terminating circuit is demultiplexed by a reception processing circuit, and the demultiplexed subscriber line receiving signal is format-converted by a first format conversion circuit to receive a home interface. A signal is output, and the home interface transmission signal is format-converted by the second format conversion circuit and transferred to the transmission processing circuit. Next, the format-converted home interface transmission signal is multiplexed and joined by the transmission processing circuit. Then, the transmission line signal is output, and then the timing circuit controls the operation timing of the first format conversion circuit and the second format conversion circuit, the frame synchronization circuit, the reception processing circuit, and the transmission processing circuit. 7. The frame synchronization method according to claim 6, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12806198A JP3328581B2 (en) | 1998-04-23 | 1998-04-23 | Frame synchronization circuit and frame synchronization method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH11308207A JPH11308207A (en) | 1999-11-05 |
| JP3328581B2 true JP3328581B2 (en) | 2002-09-24 |
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