JP3326928B2 - Method for manufacturing field effect transistor - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ゲート耐圧の低下や、
ソース−ゲート容量の増加による素子特性の劣化を招く
ことなしに、寄生抵抗を小さくした電界効果トランジス
タおよびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a field-effect transistor having a reduced parasitic resistance without deteriorating device characteristics due to an increase in source-gate capacitance, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図７〜図８は従来例の説明図である。図
において、15〜18は半導体基板、25〜28はバッファ層、
35〜38はチャネル層、45は電子供給層、46a はｎ+ 電子
供給層、46b はｎ- 電子供給層、47a はｎ-- InAlAs電
子供給層、47b はｉ- InAlAs層、55〜58はキャップ層、
55a 〜56a 、58a はｎ- -GaAs キャップ層、55b 〜56b
、58b はｎ+ - GaAsキャップ層、55c〜56c 、57b 、58
c はｎ+ -InGaAs キャップ層、85〜88はゲート電極、95
a 〜98a はソース電極、95b 〜98b はドレイン電極であ
る。2. Description of the Related Art FIGS. 7 and 8 are explanatory views of a conventional example. In the figure, 15 to 18 are semiconductor substrates, 25 to 28 are buffer layers,
35-38 channel layer, 45 is an electron supply layer, 46a is n + electron supply layer, 46b the n - electron supply layer, 47a the n - - InAlAs electron supply layer, 47b is i-InAlAs layer, is 55 to 58 Cap layer,
55a to 56a and 58a are n -- GaAs cap layers, and 55b to 56b
, 58b are n + -GaAs cap layers, 55c to 56c, 57b, 58
c is an n + -InGaAs cap layer, 85 to 88 are gate electrodes, 95
a to 98a are source electrodes, and 95b to 98b are drain electrodes.
【０００３】ＨＥＭＴ、ＭＥＳＦＥＴの高集積化、高性
能化のために、高信頼性、高耐熱、低抵抗、微細化可能
なノンアロイオーミック電極の使用が望まれている。ノ
ンアロイオーミック電極の利点を充分に活かすために
は、電極から二次元電子ガスまでの間の抵抗を出来る限
り低くする必要がある。しかし、従来の構造では充分に
低抵抗にはできなかった。[0003] For high integration and high performance of HEMTs and MESFETs, it is desired to use non-alloy ohmic electrodes with high reliability, high heat resistance, low resistance and miniaturization. To take full advantage of the non-alloy ohmic electrode, it is necessary to reduce the resistance between the electrode and the two-dimensional electron gas as low as possible. However, the conventional structure cannot make the resistance sufficiently low.
【０００４】その理由を図７（ａ）により説明する。リ
セスゲート構造を有する電界効果トランジスタでは、キ
ャップ層55の下層部とゲート電極85が接触する恐れがあ
るために、この部分のキャリア濃度を低くしないとゲー
ト耐圧が低下し、またゲート−ソース容量も増加して応
答が遅くなるといった素子特性の劣化がおきる。ソース
−ゲート間の距離を長くすれば接触は防げるものの、距
離を長くした分の寄生抵抗が増加する。The reason will be described with reference to FIG. In a field-effect transistor having a recess gate structure, the lower layer of the cap layer 55 may come into contact with the gate electrode 85. Therefore, unless the carrier concentration in this portion is reduced, the gate breakdown voltage decreases and the gate-source capacitance also increases. As a result, the element characteristics deteriorate such that the response becomes slow. The contact can be prevented by increasing the distance between the source and the gate, but the parasitic resistance increases by the increase in the distance.
【０００５】従って、ゲート電極85と接触する恐れがあ
るキャップ層55の下層部のキャリア濃度を１〜２×1018
ｃｍ-3程度に抑えており、この部分の抵抗が充分に低く
はない。ｎ- -InAlAs/InGaAs層のＨＥＭＴではInAlAs層
のショットキー障壁が低いために、図８（ｃ）に示すよ
うに、電子供給層の上にｉ−InAlAs層47b を挿入してい
る。また、図７（ｂ）に示すように、半導体基板16上に
作成された電子供給層が InGaP層やAlGaAs層のＨＥＭＴ
の中でも、高性能化を目指して電子供給層46のキャリア
濃度を高くした構造では、ゲート耐圧を確保するために
電子供給層46の上層部のキャリア濃度を低くしている。
これらの層はソースやドレインの部分にも存在するので
寄生抵抗増大の原因となる。Therefore, the carrier concentration in the lower layer of the cap layer 55, which may come into contact with the gate electrode 85, is set to 1-2 × 10 18
cm -3 , and the resistance in this area is not sufficiently low. In the HEMT of the n − -InAlAs / InGaAs layer, since the Schottky barrier of the InAlAs layer is low, the i-InAlAs layer 47b is inserted on the electron supply layer as shown in FIG. 8C. As shown in FIG. 7B, the electron supply layer formed on the semiconductor substrate 16 is composed of an HEMT of an InGaP layer or an AlGaAs layer.
Among them, in the structure in which the carrier concentration of the electron supply layer 46 is increased for higher performance, the carrier concentration in the upper layer portion of the electron supply layer 46 is reduced in order to secure the gate breakdown voltage.
These layers also exist in the source and drain portions, which cause an increase in parasitic resistance.
【０００６】また、図８（ｄ）は従来のＭＥＳＦＥＴの
例で、構造上、ＨＥＭＴと同じような問題がある。FIG. 8D shows an example of a conventional MESFET, which has the same problem in structure as the HEMT.
【０００７】[0007]
【発明が解決しようとする課題】以上述べたように、寄
生抵抗低減のためにはソース・ドレイン電極を形成する
オーミック電極から電子供給層の二次元電子ガスまでの
間はできるだけ低抵抗、つまり高キャリア濃度（５×10
18ｃｍ-3以上）にするのが望ましいにもかかわらず、素
子特性を劣化させる他の要因の導入を防ぐために低キャ
リア濃度層が存在していた。As described above, in order to reduce the parasitic resistance, the resistance between the ohmic electrodes forming the source / drain electrodes and the two-dimensional electron gas in the electron supply layer is as low as possible, that is, as high as possible. Carrier concentration (5 × 10
(18 cm -3 or more), a low carrier concentration layer exists to prevent the introduction of other factors that degrade the device characteristics.
【０００８】本発明は、素子特性を劣化させる他の要因
の導入を防ぎつつ、オーミック電極から二次元電子ガス
までの間に低キャリア濃度層を含まない電界効果トラン
ジスタおよびその製造方法を提供することを目的とす
る。It is an object of the present invention to provide a field effect transistor which does not include a low carrier concentration layer between an ohmic electrode and a two-dimensional electron gas while preventing the introduction of other factors which deteriorate device characteristics, and a method of manufacturing the same. With the goal.
【０００９】[0009]
【課題を解決するための手段】図１は本発明の原理説明
図であり、キャップ層側壁への真性化合物半導体層形成
の模式断面図を示す。図において、１は半導体基板、３
はチャネル層、４は電子供給層、５はキャップ層、６は
開口部、７は真性化合物半導体層、８はゲート電極、９
はソース・ドレイン電極である。FIG. 1 is an explanatory view of the principle of the present invention, and is a schematic cross-sectional view showing formation of an intrinsic compound semiconductor layer on a side wall of a cap layer. In the figure, 1 is a semiconductor substrate, 3
Is a channel layer, 4 is an electron supply layer, 5 is a cap layer, 6 is an opening, 7 is an intrinsic compound semiconductor layer, 8 is a gate electrode, 9
Denotes source / drain electrodes.
【００１０】本発明では、図１に模式断面図で示すよう
に、ゲート電極８と高濃度のキャップ層５の接触を防ぐ
ためには、両方の層の間のみにキャリア濃度の低い半導
体層、例えば真性化合物半導体層７を形成する。また、
ショットキー耐圧の低い電子供給層４を用いる場合には
ゲート電極８直下のみに濃度の低い半導体層、例えば真
性化合物半導体層７を形成する。In the present invention, as shown in the schematic cross-sectional view of FIG. 1, in order to prevent contact between the gate electrode 8 and the high-concentration cap layer 5, a semiconductor layer having a low carrier concentration, for example, only between both layers, for example. An intrinsic compound semiconductor layer 7 is formed. Also,
When the electron supply layer 4 having a low Schottky breakdown voltage is used, a low-concentration semiconductor layer, for example, an intrinsic compound semiconductor layer 7 is formed just below the gate electrode 8.
【００１１】図２は本発明に特有のキャリア濃度の低い
半導体層、例えば真性化合物半導体層７の二種類の製造
方法の説明図である。図２（ａ）〜（ｃ）はキャップ層
５の側壁のみにキャリア濃度の低い真性化合物半導体層
７を作成する方法の説明図である。FIG. 2 is an explanatory view of two kinds of manufacturing methods of a semiconductor layer having a low carrier concentration, for example, an intrinsic compound semiconductor layer 7 unique to the present invention. FIGS. 2A to 2C are explanatory diagrams of a method of forming the intrinsic compound semiconductor layer 7 having a low carrier concentration only on the side wall of the cap layer 5.
【００１２】先ず、図２（ａ）に示すように、図示しな
いSiO2膜等の絶縁膜マスクを用いて、ドライエッチング
によりリセス領域のみキャップ層５を除去して、リセス
ゲート電極形成のための開口部６を形成する。First, as shown in FIG. 2A, an opening for forming a recess gate electrode is formed by removing the cap layer 5 only in the recess region by dry etching using an insulating film mask such as a SiO 2 film (not shown). The part 6 is formed.
【００１３】次に、図２（ｂ）に示すように、SiO2膜か
らなるマスクを弗酸で除去した後に、真性化合物半導体
層７として、例えばｉ−GaAs層を全面に成長する。この
成長は等方的なので開口部６の側壁にも真性化合物半導
体層７が成長する。Next, as shown in FIG. 2B, after removing the mask made of the SiO 2 film with hydrofluoric acid, an i-GaAs layer, for example, as an intrinsic compound semiconductor layer 7 is grown on the entire surface. Since this growth is isotropic, the intrinsic compound semiconductor layer 7 also grows on the side wall of the opening 6.
【００１４】最後に、図２（ｃ）に示すように、成長し
た真性化合物半導体層７と同じ厚みの真性化合物半導体
層７をドライエッチングする。このドライエッチングは
異方性なので、側壁に成長した真性化合物半導体層７の
みが開口部６内に残されることとなる。Finally, as shown in FIG. 2C, the intrinsic compound semiconductor layer 7 having the same thickness as the grown intrinsic compound semiconductor layer 7 is dry-etched. Since this dry etching is anisotropic, only the intrinsic compound semiconductor layer 7 grown on the side wall is left in the opening 6.
【００１５】図２（ｄ）〜（ｆ）はキャップ層５の側壁
とゲート直下にキャリア濃度の低い半導体層、例えば真
性化合物半導体層７を作成する方法の説明図である。先
ず、図２（ｄ）に示すように、SiO2膜等の絶縁膜10から
なるマスクを用いて、ドライエッチングによりリセス領
域のみキャップ層５を除去する。FIGS. 2D to 2F are explanatory views of a method for forming a semiconductor layer having a low carrier concentration, for example, an intrinsic compound semiconductor layer 7 immediately below the side wall and the gate of the cap layer 5. First, as shown in FIG. 2D, the cap layer 5 is removed only in the recess region by dry etching using a mask made of an insulating film 10 such as an SiO 2 film.
【００１６】次に、図２（ｅ）に示すように、この絶縁
膜10のマスクを用いて、開口部６の内側露出部のみにキ
ャリア濃度の低い真性化合物半導体層７を選択成長す
る。最後に、図２（ｆ）に示すように、マスクとして用
いた絶縁膜10を弗酸で除去して、開口部６内の側壁及び
底部のみに真性化合物半導体層７の被覆層を形成する。Next, as shown in FIG. 2E, an intrinsic compound semiconductor layer 7 having a low carrier concentration is selectively grown only in the exposed portion inside the opening 6 using the mask of the insulating film 10. Finally, as shown in FIG. 2F, the insulating film 10 used as a mask is removed with hydrofluoric acid to form a coating layer of the intrinsic compound semiconductor layer 7 only on the side walls and the bottom in the opening 6.
【００１７】即ち、本発明の目的は、図１に示すよう
に、半導体基板１上に少なくともチャネル層３、電子供
給層４、キャップ層５が積層され、キャップ層５の開口
部６にリセス構造のゲート電極８、キャップ層５上にソ
ース・ドレイン電極９が設けられた電界効果トランジス
タであって、少なくともゲート電極８に近接するキャッ
プ層５の側壁の露出部に真性化合物半導体層７が形成さ
れてなる電界効果トランジスタの製造方法に関し、 図２
（ａ）〜（ｃ）に示すように、半導体基板１上に、チャ
ネル層３、電子供給層４及びキャップ層５を順次積層す
る工程と、該キャップ層５のリセス構造ゲート電極形成
領域に開口部６を設ける工程と、該開口部６を含めて、
該半導体基板１上に真性化合物半導体層７を形成する工
程と、該真性化合物半導体層７を異方性ドライエッチン
グして、該キャップ層５の側壁のみに該真性化合物半導
体層７を残すことにより、或いは、図２（ｄ）〜（ｆ）
に示したように、キャップ層５のリセス構造ゲート電極
形成領域にパターニングされた絶縁膜10をマスクとして
開口部６を設ける工程と、該開口部６内のみに真性化合
物半導体層７を選択成長する工程と、該絶縁膜10を除去
する工程とを含むことにより達成される。That is, as shown in FIG. 1, an object of the present invention is that at least a channel layer 3, an electron supply layer 4, and a cap layer 5 are laminated on a semiconductor substrate 1, and a recess structure is formed in an opening 6 of the cap layer 5. In the field effect transistor , the source / drain electrode 9 is provided on the gate electrode 8 and the cap layer 5, and the intrinsic compound semiconductor layer 7 is formed at least on the exposed portion of the side wall of the cap layer 5 close to the gate electrode 8. relates to a manufacturing method of a field effect transistor comprising Te, FIG. 2
As shown in (a) to (c), the semiconductor substrate 1
A tunnel layer 3, an electron supply layer 4, and a cap layer 5 are sequentially laminated.
And that step, a step of providing an opening 6 in the recess structure gate electrode formation region of the cap layer 5, including the opening 6,
Forming an intrinsic compound semiconductor layer 7 on the semiconductor substrate 1, the said vacuum compound semiconductor layer 7 to anisotropic dry etching, by leaving the intrinsic compound semiconductor layer 7 only on the side wall of the cap layer 5 Alternatively, FIGS. 2 (d) to 2 (f)
As shown in, for selective growth a step of providing an opening 6 the patterned insulating film 10 in the recess structure gate electrode formation region of the cap layer 5 as a mask, an intrinsic compound semiconductor layer 7 only the opening 6 a step is accomplished by including the step of removing the insulating film 10.
【００１８】[0018]
【作用】尚、キャップ層側壁に絶縁膜を形成してゲート
電極とキャップ層の接触を防ぐ技術があるが、本発明と
は、以下の点で異なるものである。There is a technique for preventing the contact between the gate electrode and the cap layer by forming an insulating film on the side wall of the cap layer, but differs from the present invention in the following points.
【００１９】先ず、第１に、側壁の被覆に絶縁膜を用い
るとエッチングの際に加わる損傷が大きいが、本発明で
は、半導体のエッチング技術を使用することができるの
で、損傷を小さく抑えることが可能である。First, first, if an insulating film is used to cover the side wall, the damage caused during etching is large. However, in the present invention, the damage can be suppressed to a small level because a semiconductor etching technique can be used. It is possible.
【００２０】第２に、絶縁膜を用いると絶縁膜と半導体
層との間の熱膨張係数の差が大きいので、局所歪がかか
るが、本発明では熱膨張係数が近い半導体層を使用する
ので、歪を小さく抑えることが可能である。Second, when an insulating film is used, a local difference is applied due to a large difference in thermal expansion coefficient between the insulating film and the semiconductor layer. However, in the present invention, a semiconductor layer having a close thermal expansion coefficient is used. , It is possible to suppress distortion.
【００２１】更に、本発明では、オーミック電極と二次
元電子ガスの間に低キャリア濃度層を挟まないので、ゲ
ート耐圧や寄生容量の増大はない。Further, in the present invention, since a low carrier concentration layer is not interposed between the ohmic electrode and the two-dimensional electron gas, there is no increase in gate breakdown voltage and parasitic capacitance.
【００２２】[0022]
【実施例】図３〜図６は本発明の電界効果トランジスタ
の幾つかの実施例の模式構造断面図である。3 to 6 are schematic sectional views of several embodiments of a field effect transistor according to the present invention.
【００２３】図において、11〜14はGaAs基板、21a 〜22
a 、24a はi-GaAsバッファ層、21b〜22b 、24b はi-AlG
aAsバッファ層、23a はi-InP バッファ層、23b はInAlA
sバッファ層、31a 〜32a はi-GaAsまたは AlGaAs チャ
ネル層、33はi-InGaAsチャネル層、34はｎ- -GaAs チャ
ネル層、41〜42はｎ- -GaInPまたはｎ- -AlGaAs 電子供
給層、43はｎ- -InAlAs 電子供給層、51a 〜52a 、54a
はｎ+ -GaAs キャップ層、51b 〜52b 、54b はｎ+ -InG
aAs キャップ層、53はｎ+ -InGaAs キャップ層、71、74
はi-GaAs層、72はi-InGaP またはi-AlGaAs層、73はi-In
AlAs層、81〜84はゲート電極、91a 〜94a はソース電
極、91b 〜94b はドレイン電極である。In the figures, 11 to 14 are GaAs substrates, 21a to 22
a and 24a are i-GaAs buffer layers, 21b to 22b and 24b are i-AlG
aAs buffer layer, 23a is i-InP buffer layer, 23b is InAlA
s buffer layer, 31a to 32a are i-GaAs or AlGaAs channel layers, 33 is an i-InGaAs channel layer, 34 is an n -- GaAs channel layer, 41 to 42 are n -- GaInP or n -- AlGaAs electron supply layers, 43 is an n -- InAlAs electron supply layer, 51a to 52a, 54a
Are n + -GaAs cap layers, 51b to 52b, 54b are n + -InG
aAs cap layer, 53 is an n + -InGaAs cap layer, 71, 74
Is an i-GaAs layer, 72 is an i-InGaP or i-AlGaAs layer, 73 is i-In
An AlAs layer, 81 to 84 are gate electrodes, 91a to 94a are source electrodes, and 91b to 94b are drain electrodes.
【００２４】先ず、図３を用いて、本発明の第１の実施
例について説明する。半絶縁性のGaAs基板11上に、ＭＯ
ＶＰＥ法により、2,000 Åの厚さのi-GaAsバッファ層21
a 、3,000 Åの厚さの i- AlGaAsバッファ層21b 、2,00
0 Åの厚さのi-GaAsチャネル層31a 、100 Åの厚さのi-
InGaAsチャネル層31b 、400 Åの厚さのｎ- - GaInP ま
たはｎ- - AlGaAs電子供給層、500 Åの厚さのｎ+ GaAs
キャップ層51a 、500 Åの厚さのｎ+ InGaAsキャップ層
51b を順次積層する。First, a first embodiment of the present invention will be described with reference to FIG. MO on a semi-insulating GaAs substrate 11
A 2,000-mm-thick i-GaAs buffer layer 21 is formed by the VPE method.
a, 3,000 mm thick i-AlGaAs buffer layer 21b, 2,000
A 0Å thick i-GaAs channel layer 31a, a 100Å thick i-GaAs channel
N of the thickness of the InGaAs channel layer 31b, 400 Å - - GaInP or n - - AlGaAs electron supply layer, the thickness of 500 Å n + GaAs
Cap layer 51a, 500 nm thick n + InGaAs cap layer
51b are sequentially laminated.
【００２５】次に、プラズマＣＶＤ技術とフォトリソグ
ラフィ技術を用いて作成したリセス形成予定領域に開口
部を有する厚さ1,000 ÅのSiO2膜マスクを用いて、開口
部の高キャリア濃度のｎ+ GaAsキャップ層51a 、ｎ+ In
GaAsキャップ層51b のみを CCl2F2 によるドライエッチ
ングにより除去して、リセス構造を作成した。Next, an n + GaAs having a high carrier concentration in the opening is formed by using a 1,000-mm-thick SiO 2 film mask having an opening in a region where a recess is to be formed, formed by plasma CVD and photolithography. Cap layer 51a, n + In
Only the GaAs cap layer 51b was removed by dry etching with CCl 2 F 2 to form a recess structure.
【００２６】マスクとして用いたSiO2膜を弗酸により除
去した後にふたたびＭＯＶＰＥ法を用いて 100Åの厚さ
にGaAs基板11上全面にｉ−GaAs層71を成長した。次に、
CCl2F2によるドライエッチングにより、リセス構造内の
高キャリア濃度ｎ+ GaAsキャップ層51a 、ｎ+ InGaAsキ
ャップ層51b 側壁部分のｉ−GaAs層７のみ残してｉ−Ga
As層７をエッチングした。After the SiO 2 film used as the mask was removed with hydrofluoric acid, an i-GaAs layer 71 was grown on the entire surface of the GaAs substrate 11 to a thickness of 100 ° by MOVPE again. next,
By dry etching with CCl 2 F 2 , the high carrier concentration n + GaAs cap layer 51 a in the recess structure, the n + InGaAs cap layer 51 b, leaving only the i-GaAs layer 7 on the side wall, i-Ga
The As layer 7 was etched.
【００２７】最後に、厚さ3,000 ÅのTi／Alからなるソ
ース電極91a とドレイン電極91b 、およびAl膜からなる
厚さ 3,000Åのゲート電極81を作成した。次に、図４を
用いて、本発明の第２の実施例について説明する。Finally, a source electrode 91a and a drain electrode 91b made of Ti / Al having a thickness of 3,000 mm and a gate electrode 81 made of an Al film having a thickness of 3,000 mm were formed. Next, a second embodiment of the present invention will be described with reference to FIG.
【００２８】半絶縁性のGaAs基板12上に、ＭＯＶＰＥ法
により、2,000 Åの厚さのi-GaAsバッファ層22a 、3,00
0 Åの厚さの i-AlGaAs バッファ層22b 、2,000 Åの厚
さのi-GaAsチャネル層32a 、100 Åの厚さのi-InGaAsチ
ャネル層32b 、2,000 Åの厚さのｎ- - InGaP またはｎ
- - AlGaAs電子供給層42、500 Åの厚さのｎ+ GaAsキャ
ップ層52a 、500 Åの厚さのｎ+ InGaAsキャップ層52b
を順次積層する。On the semi-insulating GaAs substrate 12, an i-GaAs buffer layer 22a having a thickness of 2,000 .ANG.
0 Å of the thickness of the i-AlGaAs buffer layer 22b, 2,000 Å of the thickness of the i-GaAs channel layer 32a, 100 Å of the thickness of the i-InGaAs channel layer 32b, the thickness of 2,000 Å n - - InGaP or n
- - the thickness of the AlGaAs electron supply layer 42,500 Å thick of n + GaAs cap layer 52a, 500 Å n + InGaAs cap layer 52b
Are sequentially laminated.
【００２９】次に、プラズマＣＶＤ技術とフォトリソグ
ラフィ技術を用いて作成したリセス形成予定領域に開口
部を有する厚さ1,000 ÅのSiO2膜マスクを用いて、開口
部の高キャリア濃度のｎ+ GaAsキャップ層52a 、ｎ+ In
GaAsキャップ層52b のみを、CH3Br によるドライエッチ
ングにより除去して、リセス構造を作成した。Next, a high carrier concentration n + GaAs having a high carrier concentration in the opening is formed by using a 1,000-mm thick SiO 2 film mask having an opening in a region where a recess is to be formed, which is formed by plasma CVD and photolithography. Cap layer 52a, n + In
Only the GaAs cap layer 52b was removed by dry etching with CH 3 Br to form a recess structure.
【００３０】このマスクを用いてＭＯＶＰＥ法を用いて
開口部のみにi-InGaP またはi-AlGaAs層72を成長した。
その後、弗酸によりマスクを除去する。次に、3,000 Å
の厚さのTi/Au からなるソース電極92a とドレイン電極
92b 、3,000 Åの厚さのTI/ Ptからなるゲート電極82を
作成した。Using this mask, an i-InGaP or i-AlGaAs layer 72 was grown only in the opening by MOVPE.
Thereafter, the mask is removed with hydrofluoric acid. Next, 3,000 Å
And drain electrodes 92a and 92a made of Ti / Au
A gate electrode 82 made of TI / Pt having a thickness of 2,000 mm was formed on 92b.
【００３１】次に、図５を用いて、本発明の第３の実施
例について説明する。半絶縁性のGaAs基板13上に、ＭＯ
ＶＰＥ法により、500 Åの厚さのi-InP バッファ層23a
、3,000 Åの厚さの InAlAs バッファ層23b 、2,500
Åの厚さのi-InGaAsチャネル層33、4,000 Åの厚さのｎ
- -InGaAs 電子供給層43、500 Åの厚さのｎ+ InGaAsキ
ャップ層53を順次積層する。Next, a third embodiment of the present invention will be described with reference to FIG. MO on a semi-insulating GaAs substrate 13
A 500 厚 thick i-InP buffer layer 23a is formed by the VPE method.
3,000 3,000 thick InAlAs buffer layer 23b 2,500
I thick i-InGaAs channel layer 33, 4,000 厚 thick n
- sequentially stacked n + InGaAs cap layer 53 having a thickness of -InGaAs electron supply layer 43,500 Å.
【００３２】次に、プラズマＣＶＤ技術とフォトリソグ
ラフィ技術を用いて作成したリセス形成予定領域に開口
部を有する厚さ1,000 ÅのSiO2膜マスクを用いて、開口
部の高キャリア濃度のｎ+ InGaAsキャップ層53のみを C
H3Brによるドライエッチングにより除去して、リセス構
造を作成した。Next, a high carrier concentration n + InGaAs having a high carrier concentration in the opening is formed by using an SiO 2 film mask having a thickness of 1,000 mm and having an opening in a region where a recess is to be formed, formed by using the plasma CVD technique and the photolithography technique. Only cap layer 53 is C
The recess was removed by dry etching with H 3 Br to form a recess structure.
【００３３】このマスクを用いてＭＯＶＰＥ法により、
開口部のみにi-InAlAs層73を1,000Åの厚さに成長し
た。その後、弗酸によりマスクを除去する。最後に、厚
さ3,000 ÅのTi／Alからなるソース電極93a とドレイン
電極93b 、およびAl膜からなる厚さ 3,000Åのゲート電
極83を作成した。Using this mask, the MOVPE method
An i-InAlAs layer 73 was grown to a thickness of 1,000 mm only in the opening. Thereafter, the mask is removed with hydrofluoric acid. Finally, a 3,000-mm-thick source electrode 93a and a drain electrode 93b made of Ti / Al, and a 3,000-mm-thick gate electrode 83 made of an Al film were formed.
【００３４】次に、図６を用いて、本発明をＭＥＳＦＥ
Ｔに適用した第４の実施例について説明する。半絶縁性
のGaAs基板14上に、ＭＯＶＰＥ法により、2,000 Åの厚
さのi-GaAsバッファ層24a 、3,000 Åの厚さの i- AlGa
Asバッファ層24b 、1,000 Åの厚さのｎ- -GaAs チャネ
ル層34、500 Åの厚さのｎ+ -GaAsキャップ層54a 、500
Åの厚さのｎ+ -InGaAsキャップ層54b を順次積層す
る。Next, the present invention will be described with reference to FIG.
A fourth embodiment applied to T will be described. On a semi-insulating GaAs substrate 14, an 2,000-mm-thick i-GaAs buffer layer 24a and a 3,000-mm-thick i-AlGa
As buffer layer 24b, 1,000Å thick n -- GaAs channel layer 34, 500Å thick n + -GaAs cap layer 54a, 500
An n + -InGaAs cap layer 54b having a thickness of Å is sequentially laminated.
【００３５】次に、プラズマＣＶＤ技術とフォトリソグ
ラフィ技術を用いて作成したリセス形成予定領域に開口
部を有する厚さ1,000 ÅのSiO2膜マスクを用いて、開口
部の高キャリア濃度のｎ+ -GaAsキャップ層54a 、ｎ+ -
InGaAsキャップ層54b のみを、CCl2F2によるドライエ
ッチングにより除去して、リセス構造を作成した。[0035] Next, using the SiO 2 film mask having a thickness of 1,000 Å with an opening to the recess forming area created by a plasma CVD technique and a photolithography technique, a high carrier concentration of the opening n + - GaAs cap layer 54a, n + -
Only the InGaAs cap layer 54b was removed by dry etching with CCl 2 F 2 to form a recess structure.
【００３６】マスクとして用いたSiO2膜を弗酸により除
去した後にふたたびＭＯＶＰＥ法を用いて 100Åの厚さ
にGaAs基板11上全面にｉ−GaAs層74を成長した。次に、
CCl2F2によるドライエッチングにより、リセス構造内の
高キャリア濃度ｎ+ -GaAs キャップ層54a 、ｎ+ - InGa
Asキャップ層54b 、側壁部分のｉ−GaAs層74のみ残して
ｉ−GaAs層74をエッチングした。After removing the SiO 2 film used as a mask with hydrofluoric acid, an i-GaAs layer 74 was grown on the entire surface of the GaAs substrate 11 to a thickness of 100 ° by MOVPE again. next,
By dry etching with CCl 2 F 2 , high carrier concentration n + -GaAs cap layer 54a in the recess structure, n + -InGa
The i-GaAs layer 74 was etched while leaving only the As cap layer 54b and the i-GaAs layer 74 on the side wall.
【００３７】最後に、厚さ3,000 ÅのTi／Alからなるソ
ース電極94a とドレイン電極94b 、およびAl膜からなる
厚さ 3,000Åのゲート電極84を作成した。Finally, a source electrode 94a and a drain electrode 94b made of Ti / Al having a thickness of 3,000 mm, and a gate electrode 84 made of an Al film having a thickness of 3,000 mm were formed.
【００３８】[0038]
【発明の効果】以上説明したように、本発明の構造なら
びに製造方法によれば、従来例と比較して、キャップ層
側壁に低抵抗の半導体層を形成してゲート電極とキャッ
プ層の接触を防ぐために、寄生抵抗が３／４に減少する
とともに、素子特性の劣化も生ずることなく、本発明の
寄生抵抗低減の効果が確認され、ＨＥＭＴやＭＥＳＦＥ
Ｔのような電界効果トランジスタの特性向上に寄与する
ところが大きい。As described above, according to the structure and the manufacturing method of the present invention, compared with the conventional example, a low-resistance semiconductor layer is formed on the side wall of the cap layer to make contact between the gate electrode and the cap layer. In order to prevent this, the parasitic resistance is reduced to ／, and the effect of reducing the parasitic resistance of the present invention is confirmed without deteriorating the element characteristics.
It greatly contributes to the improvement of the characteristics of the field effect transistor such as T.
【図１】 本発明の原理説明図（その１）FIG. 1 is a diagram illustrating the principle of the present invention (part 1).
【図２】 本発明の原理説明図（その２）FIG. 2 is a diagram illustrating the principle of the present invention (part 2).
【図３】 本発明の第１の実施例の装置構成図FIG. 3 is a block diagram of an apparatus according to a first embodiment of the present invention.
【図４】 本発明の第２の実施例の装置構成図FIG. 4 is a block diagram of an apparatus according to a second embodiment of the present invention.
【図５】 本発明の第３の実施例の装置構成図FIG. 5 is an apparatus configuration diagram according to a third embodiment of the present invention.
【図６】 本発明の第４の実施例の装置構成図FIG. 6 is a configuration diagram of an apparatus according to a fourth embodiment of the present invention.
【図７】 従来例の説明図（その１）FIG. 7 is an explanatory view of a conventional example (part 1).
【図８】 従来例の説明図（その２）FIG. 8 is an explanatory view of a conventional example (part 2).
１ 半導体基板 ３ チャネル層 ４ 電子供給層 ５ キャップ層 ６ 開口部 ７ 真性化合物半導体層 ８ ゲート電極 ９ ソース・ドレイン電極 10 絶縁膜 11〜14 GaAs基板 21a 〜22a 、24a i-GaAsバッファ層、 21b 〜22b 、24b i-AlGaAsバッファ層 23a i-InP バッファ層 23b InAlAsバッファ層 31a 〜32a i-GaAsまたは AlGaAs チャネル層 33 i-InGaAsチャネル層 34 ｎ- -GaAs チャネル層 41〜42 ｎ- -GaInPまたはｎ- -AlGaAs 電子供給層 43 ｎ- -InAlAs 電子供給層 51a 〜52a 、54a ｎ+ -GaAs キャップ層 51b 〜52b 、54b ｎ+ -InGaAs キャップ層 53 ｎ+ -InGaAs キャップ層 71、74 i-GaAs層 72 i-InGaP またはi-AlGaAs層 73 i-InAlAs層 81〜84 ゲート電極 91a 〜94a ソース電極 91b 〜94b ドレイン電極Reference Signs List 1 semiconductor substrate 3 channel layer 4 electron supply layer 5 cap layer 6 opening 7 intrinsic compound semiconductor layer 8 gate electrode 9 source / drain electrode 10 insulating film 11-14 GaAs substrate 21a-22a, 24a i-GaAs buffer layer, 21b- 22b, 24b i-AlGaAs buffer layer 23a i-InP buffer layer 23b InAlAs buffer layer 31a to 32a i-GaAs or AlGaAs channel layer 33 i-InGaAs channel layer 34 n -- GaAs channel layer 41 to 42n -- GaInP or n - -AlGaAs electron supply layer 43 n - type InAlAs electron supply layer 51a ~52a, 54a n + -GaAs cap layer 51b ~52b, 54b n + -InGaAs cap layer 53 n + -InGaAs cap layer 71 and 74 i-GaAs layer 72 i-InGaP or i-AlGaAs layer 73 i-InAlAs layer 81 to 84 Gate electrode 91a to 94a Source electrode 91b to 94b Drain electrode
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812 ──────────────────────────────────────────────────続 き Continuation of front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/338 H01L 29/778 H01L 29/812
Claims (2)
層及びキャップ層を順次積層する工程と、 該キャップ層のリセス構造ゲート電極形成領域に開口部
を設ける工程と、 該開口部を含めて、該半導体基板上に真性化合物半導体
層を形成する工程と、 該真性化合物半導体層を異方性ドライエッチングして、
該キャップ層の側壁のみに該真性化合物半導体層を残す
工程とを含む電界効果トランジスタの製造方法。 1. A channel layer and an electron supply on a semiconductor substrate.
Sequentially stacking a layer and a cap layer, and forming an opening in the recessed gate electrode formation region of the cap layer.
A step of the Ru provided, including the opening, an intrinsic compound semiconductor on the semiconductor substrate
Step of forming a layer, anisotropic dry etching of the intrinsic compound semiconductor layer,
The intrinsic compound semiconductor layer is left only on the side wall of the cap layer
And a method for manufacturing a field effect transistor.
層及びキャップ層を順次積層する工程と、 該キャップ層のリセス構造ゲート電極形成領域にパター
ニングされた絶縁膜をマスクとして開口部を設ける工程
と、 該開口部内のみに該真性化合物半導体層を選択成長する
工程と、 該絶縁膜を除去する工程とを含む電界効果トランジスタ
の製造方法。 2. A semiconductor device comprising : a channel layer on a semiconductor substrate;
Sequentially laminating a layer and a cap layer, and forming a pattern on the recessed gate electrode formation region of the cap layer.
The step of providing an opening using the patterned insulating film as a mask
If, selective growth of said vacuum compound semiconductor layer only on the opening in the
Field effect transistor comprising the steps, and removing the insulating film
Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP30692393A JP3326928B2 (en) | 1993-12-08 | 1993-12-08 | Method for manufacturing field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP30692393A JP3326928B2 (en) | 1993-12-08 | 1993-12-08 | Method for manufacturing field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161971A JPH07161971A (en) | 1995-06-23 |
| JP3326928B2 true JP3326928B2 (en) | 2002-09-24 |
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| JP30692393A Expired - Lifetime JP3326928B2 (en) | 1993-12-08 | 1993-12-08 | Method for manufacturing field effect transistor |
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| Country | Link |
|---|---|
| JP (1) | JP3326928B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223651A (en) | 1997-02-05 | 1998-08-21 | Nec Corp | Field effect transistor |
| KR100511905B1 (en) * | 1999-12-02 | 2005-09-02 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
| FR2924271B1 (en) * | 2007-11-27 | 2010-09-03 | Picogiga Internat | CONTROLLED ELECTRIC FIELD ELECTRONIC DEVICE |
-
1993
- 1993-12-08 JP JP30692393A patent/JP3326928B2/en not_active Expired - Lifetime
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|---|---|
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