JP3324597B2 - セルフアライン型ベース−エミッタ接合を有するバイポーラ素子の製造方法 - Google Patents

セルフアライン型ベース−エミッタ接合を有するバイポーラ素子の製造方法

Info

Publication number
JP3324597B2
JP3324597B2 JP2000156466A JP2000156466A JP3324597B2 JP 3324597 B2 JP3324597 B2 JP 3324597B2 JP 2000156466 A JP2000156466 A JP 2000156466A JP 2000156466 A JP2000156466 A JP 2000156466A JP 3324597 B2 JP3324597 B2 JP 3324597B2
Authority
JP
Japan
Prior art keywords
layer
silicon
region
etching
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000156466A
Other languages
English (en)
Other versions
JP2001023998A (ja
Inventor
グリ イヴォン
Original Assignee
エステーミクロエレクトロニクス ソシエテ アノニム
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エステーミクロエレクトロニクス ソシエテ アノニム filed Critical エステーミクロエレクトロニクス ソシエテ アノニム
Publication of JP2001023998A publication Critical patent/JP2001023998A/ja
Application granted granted Critical
Publication of JP3324597B2 publication Critical patent/JP3324597B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66272Silicon vertical transistors
    • H01L29/66287Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66242Heterojunction transistors [HBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、一般にバイポー
ラ素子を製造することに関する。この発明はバイポーラ
技術のみを用いたバイポーラトランジスタ又はバイポー
ラMOS(BICMOS)技術を含んだバイポーラトランジスタを
製造することに適用する。
【0002】
【従来の技術】ベース−エミッタ接合のバイポーラトラ
ンジスタを製造する場合、種々の問題が生ずる。特にセ
ルフアライン(自己整合)型製造法を好適に用いて該ト
ランジスタの構造を小さくすることが望まれている。
【0003】ベース−エミッタ接合のバイポーラトラン
ジスタを製造する場合、ドーピングによるガウス形の構
造を必ず生ずる。前記のベースはドーピングしたエピタ
キシーの堆積により形成されることが理想である。
【0004】前記の製造の場合、更にベースとの接続抵
抗(ベース抵抗)を最小にし、該トランジスタの周波数
特性を改善することが望まれている。この要求を満たす
ため、特にベースにシリコン−ゲルマニウム層を使用す
ることが提案されている。しかし、ゲルマニウムを使用
することによりバイポーラトランジスタの接続抵抗と該
ベースの通過時間がかなり改善される反面、注入に対す
る問題が生ずる。前記の場合、該注入により前記のゲル
マニウムをシリコン層内に入れることが難しく、しかも
この種のシリコン層は高温に耐えることができない。
【0005】
【発明が解決しようとする課題】この発明の目的は、ベ
ース−エミッタ接合をセルフアライン(自己整合)法で
形成する新規なバイポーラトランジスタの製造法を提供
することである。
【0006】この発明の他の目的は前記トランジスタの
ベース抵抗を少なく、即ち最小にする前記の製造法を提
供することである。
【0007】この発明の他の目的は、シリコン−ゲルマ
ニウムのベース領域に使用できる前記の製造法を提供す
ることである。
【0008】
【課題を解決するための手段】前記の目的及びその他の
目的を達成するため、この発明は電界絶縁材を満たした
トレンチにより範囲が定められる第一の導電型を有する
能動シリコン領域上にバイポーラトランジスタのエミッ
タ−ベース接合を製造する方法であって、この方法によ
る構造体が第一の絶縁層で覆われていることを特徴とし
ている。前記の方法は、第一の絶縁層をエッチングして
前記電界絶縁材の上に広がる開口を形成して該能動シリ
コン領域の表面を露出すること;該能動シリコン領域の
表面を所定の厚さだけエッチングすること;該第一の絶
縁層の前記のエッチングと該能動シリコン領域の前記エ
ッチングにより得られる前記第一の絶縁層と前記電界絶
縁材で形成される急な***部にそって第二の導電型を有
し十分にドーピングした第二のシリコンスペーサと第一
のシリコンスペーサをそれぞれ形成すること;第二の導
電型のドーピングしたベース層をエピタキシーにより堆
積すること;前記の第一のシリコンスペーサに対応した
ベース層の***部の内側周囲の絶縁材料内に第三のスペ
ーサを形成すること;第一の導電型のシリコンを十分に
ドーピングしたエミッタ層を堆積すること;前記第一の
層と第三のスペーサの層を停止部として使用し化学機械
研磨を行うこと;の各段階を含んでいる。
【0009】この発明の実施例によれば、この発明は能
動シリコン領域をエッチングするため、第一の絶縁層に
所定の厚さのシリコン層を堆積すること;前記能動シリ
コン領域の上で前記シリコン層と第一の絶縁層に対しマ
スキングとその除去を行うこと;該シリコンを選択的に
エッチングし第一の絶縁層に到達するとその検出を行い
該エッチングを止めること;の各段階を含んでいる。
【0010】この発明の実施例によれば、前記の第一及
び第二のスペーサを形成することは前記能動シリコン領
域をオーバーエッチングすることにより行う。
【0011】この発明の実施例によれば、第一の絶縁層
は酸化シリコン層と窒化シリコン層で形成した多層であ
る。
【0012】この発明の実施例によれば、第一と第二の
スペーサは第二の導電型のドーピングしたポリシリコン
から作られている。
【0013】この発明の実施例によれば、少なくとも第
一のスペーサは単結晶シリコンから作られている。
【0014】この発明の実施例によれば、ベース層はシ
リコンとゲルマニウムから作られている。
【0015】この発明の実施例によれば、前記ベース層
のゲルマニウムの傾斜と第一の導電型のドーパントの傾
斜はゲルマニウムの最大濃度部とドーパントの最大濃度
部がそれぞれ該能動シリコン領域の界面とエミッタ領域
の界面に近い所にある様になっている。
【0016】この発明の実施例によれば、第三のスペー
サは酸化シリコンにより作られている。
【0017】
【発明の実施の形態】説明を明確にするため、図1から
図9のそれぞれの図で同じエレメントは同じ参照番号で
示し、集積回路で通常表示する様に図1から図9のそれ
ぞれのエレメントの縮尺は異なっている。
【0018】図1はこの発明の実施例に基づく製造法の
最初の段階の後を示す図で、第一の導電型の、例えばP
型のシリコン基板1の状態を示している。該基板1は、該
基板の上側表面に第二の導電型の、例えばN型の領域2及
び3を含み、それぞれの領域は十分なドーピングと軽い
ドーピングが行われている。該領域2は、例えば該基板1
内への注入/拡散により得られ、該領域3はエピタキシャ
ル成長から得られる。電界絶縁材4、例えば酸化シリコ
ン(SiO2)で満たされたトレンチにより該領域3内に能動
領域が定められる。この構造体は絶縁層5で覆われてい
る。該層5はシリコン層6、好適にはポリシリコンでふさ
がれている。層6の厚さh1は後述する様に決められてい
る。
【0019】この発明の実施例によれば、該層5は多層
であり相互に及びシリコン層6に対し選択的にエッチン
グされている異なる絶縁材の層から形成されている。該
層5は例えば下側の酸化シリコン層5-1と上側の窒化シリ
コン層5-2(Si3N4)である。
【0020】次の段階の結果は図2に示しているが、こ
の段階で層6と層5はシングルマスクにより開口が作られ
る。該シングルマスクは内部にバイポーラトランジスタ
が形成される領域3の該能動表面を露出するためこの段
階に使用されている。更にこの段階で層6と層5の開口は
周囲の電界絶縁領域の上に広がっている。該開口を形成
した後、高エネルギーが注入され、領域2と接触してい
る領域3の底部にドーピングを十分行ったN型の領域7が
形成される。該領域7はバイポーラトランジスタのコレ
クタの底部を形成する役割をしている。該領域7に注入
するため、絶縁層5-1が残ることが好適である。次に該
絶縁層5-1が除去され、熱酸化物が成長する。領域2とオ
ーム接触の形成は従来の方法の通り行うため、記載及び
図示しない。
【0021】この次の段階の結果は図3に示している
が、この段階で酸化シリコン層5-1が除去される。次に
シリコンに対し異方性エッチングを行う。該異方性エッ
チングを行った後、該開口の底部にある領域3の露出表
面は層6と同時にエッチングされる。該エッチングは該
層6の除去が完全に終わる直後に停止される。
【0022】領域3と同時に層6をエッチングする利点
は、絶縁層5が形成するエッチングの停止層を有するこ
とである。該絶縁層5により該エッチングを終了する検
出も行われる。層6と層3を作る材料のエッチング特性の
違いは周知であり、層6の高さh1により領域3の取り除か
れることが望ましい高さh2が決められる。
【0023】この次の段階の結果は図4に示している
が、この段階で極めて十分にドーピングしたP型のシリ
コン層が堆積される。該ドーピングは好適にはその場所
で行われる。次に該極めて十分にドーピングした層はエ
ッチングを異方的に行い、電界絶縁材4と絶縁層5で形成
された急な***部に沿ってスペーサを作る部分8-1と8-2
を適所にのみ残す。部分8-1の幅はシリコン層6の最初の
厚さにより決定される。
【0024】部分8-1と部分8-2の形成はエピタキシー層
である領域3を任意にオーバーエッチングすることによ
り行われることに注目する必要がある。前記のオーバー
エッチングは十分深い厚さまで行い、領域3の表面にお
ける部分8-1のドーパントを拡散することにより発生す
る可能性のある寄生的なドーピングを取り除いてから、
又は可能なら取り除く前に十分にドーピングした層をエ
ッチングする。領域3のオーバーエッチングを好適に行
い領域3の露出した表面と部分8-1との接触部分の間に滑
らかな傾斜を得る。
【0025】次に、電界絶縁材4は部分8-1の最大の高さ
より小さい高さh3までエッチングされる。このエッチン
グの目的は部分8-1の外側の周りにくぼみ9を形成するこ
とである。従って、部分8-1は周囲にある電界絶縁材4に
対し部分的に盛り上がっている。
【0026】この次の段階の結果は図5に示している
が、この段階でシリコン層10はくぼみ9の高さh3(図
4)に少なくとも等しい厚さを越えて同じ角度に堆積さ
れている。該層10の役割はバイポーラトランジスタのベ
ースを形成することであり、エピタキシにより堆積し少
なくとも領域3の上で単結晶層になることである。該層1
0はP型のドーパント、例えばホウ素により5×1018原子/
cm3程度の少ない濃度でドーピングされている。
【0027】シリコン層10の堆積は同じ角度なので、該
層の上側表面は下側の層で特にシリコンのリング部分8-
1の急な内側の***部を再現している。これによりリン
グ状のスペーサ11は図示の様に例えば酸化シリコンによ
る絶縁層を堆積し異方性のエッチングを行うことにより
形成される。
【0028】この次の段階の結果は図6に示している
が、この段階でN型のドーパントにより好適にはその場
所で十分にドーピングされたポリシリコン層12が堆積さ
れる。該ドーパントはあらゆる周知のドーパント、例え
ばヒ素又はリンである。該層12の役割はバイポーラトラ
ンジスタのエミッタを作ることである。
【0029】この次の段階の結果は図7に示している
が、この段階でこの発明に基づき化学機械研磨を行う。
前記の研磨は該層5とスペーサ11の上側表面に達すると
止められる。得られた平坦部により少なくとも一方向の
大きさが改善、即ち少なくなり、これは高周波集積素子
の場合常に改善が得られる。N型シリコン層12の場合、
リング状のスペーサ11に対し内側にエミッタ部分のみが
残る。P型シリコン層はベースの中央部分の適所に残
る。更に、該層10の周辺部10-1も残り、該周辺部により
ドーピングが十分に行われたP型のシリコン部分8-1と8-
2(これらは図4のくぼみ9に対応した領域内にある)の
間の接触が確実になる。エレメント10、8-1、及び8-2の
間が電気的に接続されていることに注目する必要があ
る。
【0030】次の段階の結果は図8に示しており、この
段階で見かけの導電性表面をケイ化物にする。この処理
を行った第一のケイ化物のベース接触13は同じ第一のド
ーピングの種類(P)である種々のエレメントの上側表面1
0、8-1、10-1及び8-2の上に形成される。該ケイ化物の
接触13の殆どの部分は該絶縁領域4の上にある。これに
よりベース−コレクタ容量が少なくなる。更に第二のケ
イ化物の接触14もエミッタ層12の上に形成される。次
に、例えば酸化シリコンで作られた絶縁層15は堆積及び
開口され、該接触部13及び14を部分的に露出する。領域
8-1、10-1及び8-2の上にケイ化物13があることにより、
ベース接触の広がりにより該ベース接触開口の位置決め
が重要なことでなく、これがこの発明の特筆すべき利点
であることに注目する必要がある。
【0031】この発明による方法は、図9に示す様に導
電性材16、例えば金属であり好適にはタングステンによ
り該層の該開口を満たすことで終わる。ベース及びエミ
ッタ接触領域16-1及び16-2は従ってそれぞれ形成され
る。
【0032】この発明に対するこれ以後の段階(図示し
ていない)で、層2を再現する接触の領域も形成され、
図示の平面外にコレクタ用の接触領域は得られる。
【0033】この発明は、特にベースがシリコン−ゲル
マニウムで作られるトランジスタの形成に適用される。
実際には、図5に関連して前述したベース層10のエピタ
キシャル堆積の段階の間に、層10の少なくとも厚い部分
が選定した濃度部の構造に基づき、ゲルマニウム−シリ
コン合金で作ることを提供することができる。該層10に
入れられたゲルマニウム及びドーパント、例えばホウ素
から成る濃度部の堆積は層10内の最大濃度部が異なって
おり、ゲルマニウムの最大濃度部はホウ素の最大濃度部
よりもベース−基板の接合3-10により近い所にあること
が好適である。
【0034】この発明に基づく方法の利点は、極めて十
分にドーピングしたシリコン素子の上でベース接触を行
い、ゲルマニウムを含む層(層10)よりもケイ化物にす
ることが容易であることである。該部分8-1と8-2のドー
ピングが非常に高いので、隣接したエレメント内に拡散
が十分に行われ、特に前記部分間の接触を十分にする部
分10-1内への拡散が十分に行われることに注目する必要
がある。
【0035】この発明の実施例における種々の層及びエ
ッチングの特性は次の通りである; −領域2について: 厚さ:1μmから3μmで好適には2μm; ドーピング:ヒ素で2×1019at./cm3; −領域3について: 厚さ:0.5μmから1μm; ドーピング:ヒ素で1×1016at./cm3; −多層5について: 層5-1は酸化シリコンから作られ、厚さが2nmから20nmで
好適には5nm程度; 層5-2は窒化シリコンから作られ、厚さが40nmから100nm
で好適には55nm程度; −領域3のエッチングの停止部を定める層6の厚さh1(図
1及び図2)について: 100nmから250nmで好適には150nm程度; −領域3の高さh2(図3)について: 厚さh1と同程度; −部分8-1及び部分8-2について: ホウ素のドーピングで1×1020at./cm3; −領域3の表面のオーバーエッチングについて(図
4):ほぼh1に等しい; −くぼみ9の高さh3について(図4):30nmから100nmの
間で、好適には60nm程度である; −ベースのゲルマニウム−シリコン層について:厚さが
30nmから150nmの間で、好適には60nm程度である(Geが
ある場合厚さがより大きい); −ポリシリコンのエミッタ層12について: ドーピング:ヒ素又はリンの場合1020から2×1021at./c
m3である; 研磨前の能動窓の厚さ(図6):100nmから250nmの厚さ
で、好適には150nm程度である; 研磨後の能動窓の厚さ(図7):80nmから200nmの厚さ
で、好適には100nm程度の厚さである; −酸化シリコン層15の厚さは300nmから2000nmの間で、
好適には800nm程度の厚さである; −接触金属化材16-1、16-2:金属とケイ化物の間にTi/T
iN障壁層を有するタングステン又はアルミニウム又はこ
れらの金属の合金;層15の上に行われる該金属化は同じ
層15の開口を満たす材料と異なる材料から形成される。
【0036】この発明は、当業者が容易に考えることが
できる種々の変形、変更又は改善を有する可能性がある
ことは勿論である。特に、この発明の原理はNPN型バイ
ポーラトランジスタを形成することに適用できると記載
及び図示した。しかし該当業者は、PNP型トランジスタ
が同じ原理に基づき種々のシリコン領域、層、即ち部分
1、2、3、7、8-1、10及び12に相補的ドーピングを行う
ことにより形成できることを理解できる。
【0037】この種の変形、変更又は改善はこの発明の
開示の部分であり、この発明の精神及び範囲内である。
従って、前述の記載は一例でありこの例に限定されな
い。
【図面の簡単な説明】
【図1】この発明の実施例に基づく製造法の第一の段階
におけるバイポーラトランジスタの簡単な部分断面図で
ある。
【図2】この発明の実施例に基づく製造法の第二の段階
におけるバイポーラトランジスタの簡単な部分断面図で
ある。
【図3】この発明の実施例に基づく製造法の第三の段階
におけるバイポーラトランジスタの簡単な部分断面図で
ある。
【図4】この発明の実施例に基づく製造法の第四の段階
におけるバイポーラトランジスタの簡単な部分断面図で
ある。
【図5】この発明の実施例に基づく製造法の第五の段階
におけるバイポーラトランジスタの簡単な部分断面図で
ある。
【図6】この発明の実施例に基づく製造法の第六の段階
におけるバイポーラトランジスタの簡単な部分断面図で
ある。
【図7】この発明の実施例に基づく製造法の第七の段階
におけるバイポーラトランジスタの簡単な部分断面図で
ある。
【図8】この発明の実施例に基づく製造法の第八の段階
におけるバイポーラトランジスタの簡単な部分断面図で
ある。
【図9】この発明の実施例に基づく製造法の第九の段階
におけるバイポーラトランジスタの簡単な部分断面図で
ある。
【符号の説明】
1 基板 2,3 第二の導電率の種類の領域 4 電界絶縁材 5 絶縁層 6,10 シリコン層 7 ドーピングを十分に行ったN型の領域 8-1,8-2 スペーサを形成する部分 9 くぼみ 11 スペーサ 12 ポリシリコン層 13 ケイ化物のベース接触 14 ケイ化物の接触 15 絶縁層 16-1,16-2 ベース及びエミッタ接触領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/73

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項1】 電界絶縁材(4)を満たしたトレンチによ
    り範囲が定められる第一の導電型を有する能動シリコン
    領域(3)の上にバイポーラトランジスタのエミッタ−ベ
    ース接合を製造する方法であって、この方法による構造
    体が第一の絶縁層(5)で覆われており、次の各段階; 第一の絶縁層(5)をエッチングして前記電界絶縁材の上
    に広がる開口を形成して前記能動シリコン領域を露出す
    ること; 該能動シリコン領域の表面を所定の高さ(h2)だけエッチ
    ングすること; 前記第一の絶縁層の前記エッチングと前記能動シリコン
    領域の前記エッチングにより得られる前記第一の絶縁層
    と前記電界絶縁材で形成される急な***部にそって第二
    の導電型を有し十分にドーピングした第二のシリコンス
    ペーサと第一のシリコンスペーサ(8-2,8-1)をそれぞれ
    形成すること; 第二の導電型のドーピングしたベース層(10)をエピタキ
    シーにより成長させること; 前記の第一のスペーサに対応したベース層の***部の内
    側の周囲に絶縁材の第三のスペーサ(11)を形成するこ
    と; 第一の導電型の十分にドーピングしたシリコンエミッタ
    層(12)を堆積すること; 前記第一の絶縁層と前記第三のスペーサを停止部として
    使用し化学機械研磨を行うこと; を含むことを特徴とするバイポーラトランジスタのエミ
    ッタ−ベース接合の製造法。
  2. 【請求項2】 前記能動シリコン領域(3)に対しエッチ
    ングを行うため次の各段階; 第一の絶縁層(5)に所定の厚さ(h1)のシリコン層(6)を堆
    積すること; 前記能動シリコン領域の上で前記シリコン層と第一の絶
    縁層に対しマスキングと除去を行うこと; 第一の絶縁層(5)に到達するとその検出を行いエッチン
    グの停止部まで該シリコンを選択的にエッチングするこ
    と; を含むことを特徴とする請求項1に記載の方法。
  3. 【請求項3】 前記第一と第二のスペーサ(8-1,8-2)の
    形成は前記能動領域をオーバーエッチングすることによ
    り行うことを特徴としている請求項1又は2のいずれか
    に記載の方法。
  4. 【請求項4】 前記第一の絶縁層(5)が酸化シリコン層
    (5-1)と窒化シリコン層(5-2)で形成された多層であるこ
    とを特徴とする請求項1又は2のいずれかに記載の方
    法。
  5. 【請求項5】 前記第一と第二のスペーサ(8-1,8-2)が
    第二の導電型の種類のドーピングしたポリシリコンから
    作られていることを特徴とする請求項1又は2のいずれ
    かに記載の方法。
  6. 【請求項6】 少なくとも第一のスペーサが単結晶シリ
    コンから作られていることを特徴とする請求項1又は2
    のいずれかに記載の方法。
  7. 【請求項7】 該ベース層(10)がシリコンとゲルマニウ
    ムから形成されていることを特徴とする請求項1又は2
    のいずれかに記載の方法。
  8. 【請求項8】 前記ベース層(10)のゲルマニウムの傾斜
    と第一の導電型のドーパントの傾斜は、該ゲルマニウム
    の最大濃度部とドーパントの最大濃度部がそれぞれ該能
    動シリコン領域とエミッタ領域の界面に近い所にある様
    にしていることを特徴とする請求項7に記載の方法。
  9. 【請求項9】 前記第三のスペーサ(11)が酸化シリコン
    により作られていることを特徴とする請求項1に記載の
    方法。
JP2000156466A 1999-05-31 2000-05-26 セルフアライン型ベース−エミッタ接合を有するバイポーラ素子の製造方法 Expired - Fee Related JP3324597B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9907023A FR2794285B1 (fr) 1999-05-31 1999-05-31 Procede de fabrication de dispositifs bipolaires a jonction base-emetteur autoalignee
FR9907023 1999-05-31

Publications (2)

Publication Number Publication Date
JP2001023998A JP2001023998A (ja) 2001-01-26
JP3324597B2 true JP3324597B2 (ja) 2002-09-17

Family

ID=9546339

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000156466A Expired - Fee Related JP3324597B2 (ja) 1999-05-31 2000-05-26 セルフアライン型ベース−エミッタ接合を有するバイポーラ素子の製造方法

Country Status (5)

Country Link
US (1) US6352907B1 (ja)
EP (1) EP1058302B1 (ja)
JP (1) JP3324597B2 (ja)
DE (1) DE60035642D1 (ja)
FR (1) FR2794285B1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016074A (ja) * 2000-06-27 2002-01-18 Sony Corp 半導体装置およびその製造方法
US6674102B2 (en) * 2001-01-25 2004-01-06 International Business Machines Corporation Sti pull-down to control SiGe facet growth
US6649482B1 (en) * 2001-06-15 2003-11-18 National Semiconductor Corporation Bipolar transistor with a silicon germanium base and an ultra small self-aligned polysilicon emitter and method of forming the transistor
US6784065B1 (en) 2001-06-15 2004-08-31 National Semiconductor Corporation Bipolar transistor with ultra small self-aligned polysilicon emitter and method of forming the transistor
US7087979B1 (en) 2001-06-15 2006-08-08 National Semiconductor Corporation Bipolar transistor with an ultra small self-aligned polysilicon emitter
US6579771B1 (en) 2001-12-10 2003-06-17 Intel Corporation Self aligned compact bipolar junction transistor layout, and method of making same
JP2005268261A (ja) * 2004-03-16 2005-09-29 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US8735289B2 (en) * 2010-11-29 2014-05-27 Infineon Technologies Ag Method of contacting a doping region in a semiconductor substrate
CN108054095B (zh) * 2017-12-21 2020-08-28 南京溧水高新创业投资管理有限公司 双极晶体管的制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008207A (en) * 1989-09-11 1991-04-16 International Business Machines Corporation Method of fabricating a narrow base transistor
US5132765A (en) 1989-09-11 1992-07-21 Blouse Jeffrey L Narrow base transistor and method of fabricating same
US5137840A (en) * 1990-10-24 1992-08-11 International Business Machines Corporation Vertical bipolar transistor with recessed epitaxially grown intrinsic base region
US5488003A (en) * 1993-03-31 1996-01-30 Intel Corporation Method of making emitter trench BiCMOS using integrated dual layer emitter mask
EP0626769B1 (en) * 1993-05-26 2000-02-02 Nec Corporation Network synchronization for cellular TDMA communication using signals from mobile stations in neighboring cells
US5541121A (en) * 1995-01-30 1996-07-30 Texas Instruments Incorporated Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer
KR100257517B1 (ko) * 1997-07-01 2000-06-01 윤종용 고속 바이폴라 트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
US6352907B1 (en) 2002-03-05
DE60035642D1 (de) 2007-09-06
EP1058302A1 (fr) 2000-12-06
FR2794285A1 (fr) 2000-12-01
EP1058302B1 (fr) 2007-07-25
FR2794285B1 (fr) 2001-08-10
JP2001023998A (ja) 2001-01-26

Similar Documents

Publication Publication Date Title
US9508824B2 (en) Method for fabricating a bipolar transistor having self-aligned emitter contact
US6362066B1 (en) Method for manufacturing bipolar devices
US5821149A (en) Method of fabricating a heterobipolar transistor
EP0483487B1 (en) Self-aligned epitaxial base transistor and method for fabricating same
JP2744808B2 (ja) 自己整合トランジスタの製造方法
US5320972A (en) Method of forming a bipolar transistor
US20050233536A1 (en) Method for the production of a bipolar transistor
JP2002313798A (ja) エピタキシャル・ベース・バイポーラ・トランジスタおよびその製造方法
US5003365A (en) Bipolar transistor with a sidewall-diffused subcollector
JP3132101B2 (ja) 半導体装置の製造方法
JP2005527979A (ja) SiGeヘテロジャンクション・バイポ−ラトランジスタの製造方法
GB2425400A (en) Improvements in transistor manufacture
JP3324597B2 (ja) セルフアライン型ベース−エミッタ接合を有するバイポーラ素子の製造方法
US6635545B2 (en) Method for fabricating a bipolar transistor and method for fabricating an integrated circuit configuration having such a bipolar transistor
US7521327B2 (en) High fT and fmax bipolar transistor and method of making same
US6319786B1 (en) Self-aligned bipolar transistor manufacturing method
US20090212394A1 (en) Bipolar transistor and method of fabricating the same
JP2924417B2 (ja) 半導体装置
JP2002525874A (ja) バイポーラトランジスタ及びその製造方法
US8173511B2 (en) Method of manufacturing a semiconductor device and semiconductor device obtained with such a method
US5516708A (en) Method of making single polysilicon self-aligned bipolar transistor having reduced emitter-base junction
KR20030047274A (ko) 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법
JP3332037B2 (ja) 基板の上表面に二つの自己整列型領域を定める方法
US20030109109A1 (en) Bipolar device having non-uniform depth base-emitter junction
US7601584B2 (en) Semiconductor array and method for manufacturing a semiconductor array

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020604

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070705

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080705

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080705

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090705

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090705

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100705

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110705

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees