JP3324277B2 - Synchronous DRAM - Google Patents
Synchronous DRAMInfo
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- JP3324277B2 JP3324277B2 JP11780094A JP11780094A JP3324277B2 JP 3324277 B2 JP3324277 B2 JP 3324277B2 JP 11780094 A JP11780094 A JP 11780094A JP 11780094 A JP11780094 A JP 11780094A JP 3324277 B2 JP3324277 B2 JP 3324277B2
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- Dram (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、DRAM(Dynamic
Random Access Memory)のうち、外部から供給され
るクロックに同期して動作するシンクロナスDRAM
(SynchronousDRAM.以下、SDRAMという)に
関する。The present invention relates to a DRAM (Dynamic).
(Random Access Memory), a synchronous DRAM that operates in synchronization with an externally supplied clock
(Synchronous DRAM, hereinafter referred to as SDRAM).
【0002】[0002]
【従来の技術】従来、SDRAMとして、図18に、そ
の要部を示すようなものが知られている。2. Description of the Related Art FIG. 18 shows a main part of a conventional SDRAM.
【0003】図18中、1はバンクと呼ばれる領域であ
り、メモリセルを配列してなるメモリセルアレイ部、メ
モリセルアレイ部から読み出されたデータを増幅するセ
ンスアンプ、ロウアドレス信号をデコードしてワード線
の選択を行うロウデコーダ、コラムアドレス信号をデコ
ードしてコラム選択信号を出力するコラムデコーダ、コ
ラム選択信号に基づいてコラムの選択を行うコラムゲー
トを有している。In FIG. 18, reference numeral 1 denotes an area called a bank, which includes a memory cell array section in which memory cells are arranged, a sense amplifier for amplifying data read from the memory cell array section, and a word for decoding a row address signal to obtain a word. It has a row decoder for selecting a line, a column decoder for decoding a column address signal and outputting a column selection signal, and a column gate for selecting a column based on the column selection signal.
【0004】また、2は外部クロックCLKを取り込
み、この外部クロックCLKを波形整形してなる内部ク
ロックφCLKを出力するクロック入力回路である。A clock input circuit 2 receives an external clock CLK and outputs an internal clock φ CLK obtained by shaping the waveform of the external clock CLK.
【0005】また、3は外部から供給されるチップ・セ
レクト信号/CS、ロウアドレス・ストローブ信号/R
AS、コラムアドレス・ストローブ信号/CAS、ライ
ト・イネーブル信号/WEからなるコマンドをデコード
するコマンド・デコーダである。Reference numeral 3 denotes a chip select signal / CS and a row address strobe signal / R supplied from outside.
A command decoder that decodes a command consisting of AS, a column address strobe signal / CAS, and a write enable signal / WE.
【0006】また、4は外部から供給されるアドレスA
0〜A9を取り込むアドレス入力回路、5は外部から供
給される入力データDQ0〜DQ15を取り込むデータ
入力回路、6はバンク1から読み出された出力データD
Q0〜DQ15をラッチして外部に出力するデータ出力
回路である。4 is an address A supplied from the outside.
Address input circuit for taking in 0 to A9, 5 is a data input circuit for taking in input data DQ0 to DQ15 supplied from outside, and 6 is output data D read from bank 1.
This is a data output circuit that latches Q0 to DQ15 and outputs them to the outside.
【0007】図19は、このSDRAMに必要な外部端
子の一部を、配列の順序を無視して示しており、8はS
DRAM本体、9〜13、140〜149、150〜15
15は外部端子である。FIG. 19 shows some of the external terminals required for the SDRAM, ignoring the arrangement order.
DRAM body, 9-13, 14 0 -14 9 , 15 0 -15
15 is an external terminal.
【0008】特に、9は外部クロックCLK用の外部端
子、10〜13はコマンド/CS、/RAS、/CA
S、/WE用の外部端子、140〜149はアドレスA0
〜A9用の外部端子、150〜1515は入出力データD
Q0〜DQ15用の外部端子である。In particular, 9 is an external terminal for an external clock CLK, 10 to 13 are commands / CS, / RAS and / CA.
S, / external terminals for WE, 14 0 ~14 9 is address A0
External terminals for ~A9, 15 0 ~15 15 is input and output data D
External terminals for Q0 to DQ15.
【0009】また、図20は、このSDRAMにおける
読出し動作を説明するためのタイムチャートであり、図
20Aは外部クロックCLK、図20Bはコマンド、図
20Cはアドレス、図20Dは出力データを示してい
る。この例では、連続して入出力できるデータの長さ、
即ち、バースト長BLは、4に設定されている。FIG. 20 is a time chart for explaining a read operation in this SDRAM. FIG. 20A shows an external clock CLK, FIG. 20B shows a command, FIG. 20C shows an address, and FIG. 20D shows output data. . In this example, the length of data that can be input and output continuously,
That is, the burst length BL is set to 4.
【0010】即ち、このSDRAMから読出しを行う場
合には、例えば、外部クロックCLK0の立ち上がりエ
ッジに同期させて、アクティブ・コマンドACTV及び
ロウアドレスR−ADDを取り込ませ、バンク1を活性
化させる。That is, when reading from the SDRAM, the active command ACTV and the row address R-ADD are taken in, for example, in synchronization with the rising edge of the external clock CLK0, and the bank 1 is activated.
【0011】そして、その後、例えば、外部クロックC
LK3の立ち上がりエッジに同期させて、リード・コマ
ンドRD及びコラムアドレスC−ADDを取り込ませ
る。Then, thereafter, for example, the external clock C
The read command RD and the column address C-ADD are fetched in synchronization with the rising edge of LK3.
【0012】このようにすると、例えば、外部クロック
CLK5の立ち上がりエッジから所定の遅延時間を経過
して、指定したアドレスを先頭アドレスとして、連続す
る4個のアドレスから16ビットのデータQ、Q+1、
Q+2、Q+3が連続して出力される。With this configuration, for example, after a predetermined delay time has elapsed from the rising edge of the external clock CLK5, 16 bits of data Q, Q + 1,
Q + 2 and Q + 3 are continuously output.
【0013】なお、データQ+1、Q+2、Q+3は、
それぞれ、外部クロックCLK6、CLK7、CLK8
の立ち上がりエッジから所定の遅延時間を経過して出力
される。The data Q + 1, Q + 2, Q + 3 are
External clocks CLK6, CLK7, CLK8, respectively
Is output after a predetermined delay time has elapsed from the rising edge of.
【0014】また、図21は、このSDRAMにおける
書込み動作を説明するためのタイムチャートであり、図
21Aは外部クロックCLK、図21Bはコマンド、図
21Cはアドレス、図21Dは入力データを示してい
る。FIG. 21 is a time chart for explaining a write operation in the SDRAM. FIG. 21A shows an external clock CLK, FIG. 21B shows a command, FIG. 21C shows an address, and FIG. 21D shows input data. .
【0015】即ち、このSDRAMに対して書込みを行
う場合には、例えば、外部クロックCLK0の立ち上が
りエッジに同期させて、アクティブ・コマンドACTV
及びロウアドレスR−ADDを取り込ませ、バンク1を
活性化させる。That is, when writing to the SDRAM, for example, the active command ACTV is synchronized with the rising edge of the external clock CLK0.
And the row address R-ADD, and the bank 1 is activated.
【0016】その後、例えば、外部クロックCLK3の
立ち上がりエッジに同期させて、ライト・コマンドW
R、コラムアドレスC−ADD及び16ビットの入力デ
ータQを取り込ませ、続いて、外部クロックCLK4、
CLK5、CLK6の立ち上がりエッジに同期させて、
それぞれ、16ビットの入力データQ+1、Q+2、Q
+3を連続して取り込ませる。Thereafter, for example, the write command W is synchronized with the rising edge of the external clock CLK3.
R, a column address C-ADD, and 16-bit input data Q.
In synchronization with the rising edges of CLK5 and CLK6,
16-bit input data Q + 1, Q + 2, Q
+3 is continuously taken in.
【0017】このようにすると、指定したアドレスを先
頭アドレスとして、バンク1の連続する4個のアドレス
に、16ビットの入力データQ、Q+1、Q+2、Q+
3が連続して書き込まれる。In this manner, 16 bits of input data Q, Q + 1, Q + 2, Q +
3 are written continuously.
【0018】[0018]
【発明が解決しようとする課題】かかる従来のSDRA
Mにおいては、外部端子の数が多く、これが価格を上昇
させる大きな原因となっていた。The conventional SDRA
In the case of M, the number of external terminals is large, and this has been a major cause of an increase in price.
【0019】本発明は、かかる点に鑑み、外部端子の数
を減らし、価格の低減化を図ることができるようにした
SDRAMを提供することを目的とする。In view of the foregoing, it is an object of the present invention to provide an SDRAM that can reduce the number of external terminals and reduce the cost.
【0020】[0020]
【課題を解決するための手段】本発明によるSDRAM
は、アドレス入力用とデータ入出力用とに兼用される外
部端子を備えて構成される。SUMMARY OF THE INVENTION SDRAM according to the present invention
Are provided with external terminals used for both address input and data input / output.
【0021】[0021]
【作用】本発明においては、アドレス入力用とデータ入
出力用とに兼用される外部端子を備えているので、その
分、外部端子の数を減らすことができる。In the present invention, since external terminals are provided for both address input and data input / output, the number of external terminals can be reduced accordingly.
【0022】[0022]
【実施例】以下、図1〜図17を参照して、参考例のS
DRAM及び本発明の一実施例について説明する。EXAMPLES Hereinafter, with reference to FIGS. 1 to 17, S in Reference Example
A DRAM and an embodiment of the present invention will be described.
【0023】(参考例のSDRAM・・図1〜図10) 図1は参考例のSDRAMの要部を示す回路図であり、
図1中、17はメモリセルアレイ部、センスアンプ、ロ
ウデコーダ、コラムデコーダ、コラムゲートを含んでな
るバンクである。( SDRAM of Reference Example : FIGS. 1 to 10) FIG. 1 is a circuit diagram showing a main part of an SDRAM of a reference example .
In FIG. 1, reference numeral 17 denotes a bank including a memory cell array section, a sense amplifier, a row decoder, a column decoder, and a column gate.
【0024】また、18は外部クロックCLKを取り込
み、この外部クロックCLKを波形整形してなる内部ク
ロックφCLKを出力するクロック入力回路である。A clock input circuit 18 receives an external clock CLK and outputs an internal clock φ CLK obtained by shaping the waveform of the external clock CLK.
【0025】また、19は外部から供給されるチップ・
セレクト信号/CS、ロウアドレス・ストローブ信号/
RAS、コラムアドレス・ストローブ信号/CAS、ラ
イト・イネーブル信号/WE等からなるコマンドをデコ
ードするコマンド・デコーダである。Reference numeral 19 denotes a chip supplied from the outside.
Select signal / CS, row address strobe signal /
This is a command decoder that decodes a command including RAS, a column address strobe signal / CAS, a write enable signal / WE, and the like.
【0026】また、20は外部から供給されるアドレス
A0〜A9及び入力データDQ0〜DQ15を取り込む
アドレス/データ入力回路である。An address / data input circuit 20 receives addresses A0 to A9 supplied from outside and input data DQ0 to DQ15.
【0027】また、21はコマンド・デコーダ19から
出力されるアドレスバッファ制御信号φAに制御され、
アドレス/データ入力回路20から出力されるアドレス
A0〜A9を取り込むアドレス・バッファである。Further, 21 is controlled by an address buffer control signal φ A output from the command decoder 19,
This is an address buffer that captures addresses A0 to A9 output from the address / data input circuit 20.
【0028】また、22はコマンド・デコーダ19から
出力される書込み回路制御信号φWに制御され、アドレ
ス/データ入力回路20から出力される入力データDQ
0〜DQ15を取り込み、バンク17に対する書込みを
行う書込み回路である。Reference numeral 22 denotes an input data DQ output from the address / data input circuit 20, which is controlled by a write circuit control signal φ W output from the command decoder 19.
This is a write circuit that takes in 0 to DQ15 and writes data to the bank 17.
【0029】また、23はコマンド・デコーダ19から
出力されるデータ出力回路制御信号φQに制御され、バ
ンク17から読み出された出力データDQ0〜DQ15
をラッチして外部に出力するデータ出力回路である。Further, 23 is controlled to the data output circuit control signal phi Q output from the command decoder 19, the output data read out from the bank 17 DQ0-DQ15
Is a data output circuit that latches and outputs the result to outside.
【0030】ここに、アドレス/データ入力回路20
は、例えば、図2に示すように構成されており、図2
中、240〜249(242〜248は図示を省略してい
る)はアドレスA0〜A9又はデータDQ0〜DQ9が
入力される差動増幅回路である。Here, the address / data input circuit 20
Is configured, for example, as shown in FIG.
In, (24 2 to 24 8 are omitted) 24 0 - 24 9 is a differential amplifier circuit address A0~A9 or data DQ0~DQ9 is input.
【0031】また、2410〜2415(2412〜2414は
図示を省略している)はデータDQ10〜DQ15が入
力される差動増幅回路である。Further, (24 12 to 24 14 are omitted) 24 10-24 15 is a differential amplifier circuit data DQ10~DQ15 is input.
【0032】これら差動増幅回路240〜2415は同一
の回路構成とされており、例えば、差動増幅回路240
において、25は電源電圧VCCを供給するVCC電源
線、26、27は負荷をなすカレントミラー回路を構成
するpMOSトランジスタである。The differential amplifier circuits 24 0 to 24 15 have the same circuit configuration. For example, the differential amplifier circuits 24 0 to 24 15
In the figure, reference numeral 25 denotes a VCC power supply line for supplying a power supply voltage VCC, and reference numerals 26 and 27 denote pMOS transistors constituting a current mirror circuit forming a load.
【0033】また、28、29は駆動トランジスタをな
すnMOSトランジスタ、30は差動増幅回路活性化信
号φEによりON(導通)、OFF(非導通)が制御さ
れ、ON時、抵抗として機能するnMOSトランジスタ
である。Reference numerals 28 and 29 denote nMOS transistors as drive transistors, and reference numeral 30 denotes ON (conduction) and OFF (non-conduction) controlled by a differential amplifier circuit activation signal φ E , and when ON, nMOS functions as a resistor. It is a transistor.
【0034】ここに、差動増幅回路活性化信号φE=L
レベルの場合、nMOSトランジスタ30=OFFとな
り、この差動増幅回路240は、非活性状態とされる。
他の差動増幅回路241〜2415においても、同様であ
る。Here, the differential amplifier circuit activation signal φ E = L
In the case of the level, the nMOS transistor 30 is turned off, and the differential amplifier circuit 240 is inactivated.
In other differential amplifier circuit 24 1-24 15, it is the same.
【0035】これに対して、差動増幅回路活性化信号φ
E=Hレベルにされると、nMOSトランジスタ30=
ONとなり、この差動増幅回路240は活性状態とされ
る。他の差動増幅回路241〜2415においても、同様
である。On the other hand, differential amplifier circuit activation signal φ
When E = H level, the nMOS transistor 30 =
It turns ON, and this differential amplifier circuit 240 is activated. In other differential amplifier circuit 24 1-24 15, it is the same.
【0036】この場合において、アドレスA0又はデー
タDQ0=Hレベルの場合には、nMOSトランジスタ
28=ON、nMOSトランジスタ29=OFFとな
り、差動増幅回路240の出力=Hレベルとなる。[0036] In this case, when the address A0 or data DQ0 = H level is nMOS transistor 28 = ON, the nMOS transistor 29 = OFF, and the output = H level of the differential amplifier circuit 24 0.
【0037】これに対して、アドレスA0又はデータD
Q0=Lレベルの場合には、nMOSトランジスタ28
=OFF、nMOSトランジスタ29=ONとなり、差
動増幅回路240の出力=Lレベルとなる。On the other hand, address A0 or data D
When Q0 = L level, the nMOS transistor 28
= Become OFF, nMOS transistor 29 = ON, and the output = L level of the differential amplifier circuit 24 0.
【0038】また、図2において、310〜3115(3
12〜318、3112〜3114は図示を省略している)は
差動増幅回路240〜2415の出力を反転するクロック
ドCMOSインバータ、320〜3215(322〜3
28、3212〜3214は図示を省略している)は、内部
クロックφCLKを反転するCMOSインバータである。In FIG. 2, 31 0 to 31 15 (3
1 2-31 8, 31 12 to 31 14 are omitted) is clocked CMOS inverter for inverting the output of the differential amplifier circuit 24 0 - 24 15, 32 0 to 32 15 (32 two or three
2 8, 32 12 to 32 14 are not shown) is a CMOS inverter for inverting the internal clock phi CLK.
【0039】クロックドCMOSインバータ310〜3
115は同一の回路構成とされており、例えば、クロック
ドCMOSインバータ310において、33はVCC電
源線、34、35はpMOSトランジスタ、36、37
はnMOSトランジスタである。Clocked CMOS inverters 31 0 to 3
1 15 is the same circuit configuration, for example, in the clocked CMOS inverters 31 0, 33 VCC power supply line, 34 and 35 pMOS transistors, 36 and 37
Is an nMOS transistor.
【0040】ここに、内部クロックφCLK=Lレベルの
場合、pMOSトランジスタ34=OFF、nMOSト
ランジスタ37=OFFとなり、このクロックドCMO
Sインバータ310は、非活性状態とされ、その出力状
態を高インピーダンス状態とされる。他のクロックドC
MOSインバータ311〜3115においても、同様であ
る。When the internal clock φ CLK is at the L level, the pMOS transistor 34 is turned off and the nMOS transistor 37 is turned off.
S inverter 310 is inactivated, and its output state is set to a high impedance state. Other clocked C
The same applies to the MOS inverters 31 1 to 31 15 .
【0041】これに対して、内部クロックφCLK=Hレ
ベルにされると、pMOSトランジスタ34=ON、n
MOSトランジスタ37=ONとなり、クロックドCM
OSインバータ310は活性状態とされる。他のクロッ
クドCMOSインバータ311〜3115においても、同
様である。On the other hand, when the internal clock φ CLK is set to the H level, the pMOS transistor 34 is turned on and n
MOS transistor 37 = ON, clocked CM
OS inverter 310 is activated. The same applies to the other clocked CMOS inverters 31 1 to 31 15 .
【0042】この場合において、例えば、差動増幅回路
240の出力=Hレベルの場合には、pMOSトランジ
スタ35=OFF、nMOSトランジスタ36=ONと
なり、クロックドCMOSインバータ310の出力はL
レベルとなる。[0042] In this case, for example, in the case of output = H level of the differential amplifier circuit 24 0, pMOS transistors 35 = OFF, nMOS transistor 36 = ON, and the output of the clocked CMOS inverters 31 0 L
Level.
【0043】これに対して、差動増幅回路240の出力
=Lレベルの場合には、pMOSトランジスタ35=O
N、nMOSトランジスタ36=OFFとなり、クロッ
クドCMOSインバータ310の出力はHレベルとな
る。[0043] On the contrary, when the output = L level of the differential amplifier circuit 24 0, pMOS transistors 35 = O
N, nMOS transistors 36 = OFF, and the output of the clocked CMOS inverters 31 0 becomes H level.
【0044】また、図2において、380〜3815(3
82〜388、3812〜3814は図示を省略している)は
クロックドCMOSインバータ310〜3115の出力を
反転してラッチするラッチ回路であり、390〜3915
(392〜398、3912〜3914は図示を省略してい
る)、400〜4015(402〜408、4012〜4014
は図示を省略している)はCMOSインバータである。In FIG. 2, 38 0 to 38 15 (3
8 2-38 8, 38 12 to 38 14 are omitted) is a latch circuit which inverts and latches the output of the clocked CMOS inverters 31 0-31 15, 39 0-39 15
(39 2-39 8, 39 12 to 39 14 are not shown), 40 0-40 15 (40 2-40 8, 40 12 to 40 14
Is a CMOS inverter).
【0045】また、図1に示すアドレス・バッファ21
は、図3に示すように構成されており、図3中、420
〜429(422〜428は図示を省略している)はアド
レスA0〜A9を反転するクロックドCMOSインバー
タである。The address buffer 21 shown in FIG.
Is configured as shown in FIG. 3, in FIG. 3, 42 0
To 42 9 (42 2 to 42 8 is omitted) is a clocked CMOS inverter for inverting the address A0-A9.
【0046】これらクロックドCMOSインバータ42
0〜429は、同一の回路構成とされており、例えば、ク
ロックドCMOSインバータ420において、43はV
CC電源線、44、45はpMOSトランジスタ、4
6、47はnMOSトランジスタである。These clocked CMOS inverters 42
0-42 9 has the same circuit configuration, for example, in the clocked CMOS inverters 42 0, 43 V
CC power supply lines, 44 and 45 are pMOS transistors, 4
Reference numerals 6 and 47 are nMOS transistors.
【0047】また、480〜489(482〜488は図示
を省略している)はアドレスバッファ制御信号φAを反
転するCMOSインバータである。Further, 48 0-48 9 (48 2 to 48 8 is omitted) is a CMOS inverter for inverting the address buffer control signal phi A.
【0048】ここに、アドレスバッファ制御信号φA=
Lレベルの場合、pMOSトランジスタ44=OFF、
nMOSトランジスタ47=OFFとなり、クロックド
CMOSインバータ420は非活性状態とされ、その出
力状態を高インピーダンス状態とされる。他のクロック
ドCMOSインバータ421〜429においても、同様で
ある。Here, the address buffer control signal φ A =
In the case of L level, the pMOS transistor 44 = OFF,
nMOS transistor 47 = OFF, and the clocked CMOS inverters 42 0 is inactive, is the output state to the high impedance state. In other clocked CMOS inverters 42 1 to 42 9, the same.
【0049】これに対して、アドレスバッファ制御信号
φA=Hレベルにされると、pMOSトランジスタ44
=ON、nMOSトランジスタ47=ONとなり、クロ
ックドCMOSインバータ420は活性状態とされる。
他のクロックドCMOSインバータ421〜429におい
ても、同様である。On the other hand, when the address buffer control signal φ A = H level, the pMOS transistor 44
= ON, nMOS transistors 47 = ON, and the clocked CMOS inverters 42 0 is activated.
In other clocked CMOS inverters 42 1 to 42 9, the same.
【0050】この場合において、例えば、アドレスA0
=Hレベルの場合には、pMOSトランジスタ45=O
FF、nMOSトランジスタ46=ONとなり、クロッ
クドCMOSインバータ420の出力はLレベルとな
る。In this case, for example, the address A0
= H level, pMOS transistor 45 = O
FF, nMOS transistors 46 = ON, and the output of the clocked CMOS inverters 42 0 to the L level.
【0051】これに対して、アドレスA0=Lレベルの
場合には、pMOSトランジスタ45=ON、nMOS
トランジスタ46=OFFとなり、クロックドCMOS
インバータ420の出力はHレベルとなる。On the other hand, when the address A0 = L level, the pMOS transistor 45 = ON and the nMOS transistor
Transistor 46 = OFF, clocked CMOS
The output of the inverter 42 0 becomes H level.
【0052】また、図3において、490〜499(49
2〜498は図示を省略している)はクロックドCMOS
インバータ420〜429の出力を反転してラッチするラ
ッチ回路であり、500〜509(502〜508は図示を
省略している)、510〜519(512〜518は図示を
省略している)はCMOSインバータである。In FIG. 3, 49 0 to 49 9 (49
2-49 8 is omitted) is clocked CMOS
A latch circuit which inverts and latches the output of the inverter 42 0-42 9, 50 0-50 9 (50 2 to 50 8 are not shown), 51 0-51 9 (51 2 to 51 8 Is a CMOS inverter).
【0053】また、図4は、図1に示す書込み回路22
の入力データDQ0に対応する部分を示しており、入力
データDQ1〜DQ15に対応する部分も、同様に構成
されている。FIG. 4 shows the write circuit 22 shown in FIG.
2 shows a portion corresponding to the input data DQ0, and the portions corresponding to the input data DQ1 to DQ15 have the same configuration.
【0054】図4中、53はOR回路、54はAND回
路、55はOR回路53の出力を反転して遅延する反転
遅延回路であり、561、562、562n-1(nは2以上
の整数)はCMOSインバータである。In FIG. 4, 53 is an OR circuit, 54 is an AND circuit, and 55 is an inverting delay circuit for inverting and delaying the output of the OR circuit 53. 56 1 , 56 2 , 56 2n-1 (n is 2 The above integer) is a CMOS inverter.
【0055】また、57は書込み回路制御信号φWを反
転するCMOSインバータ、58はデータDQ0を反転
するクロックドCMOSインバータであり、59はVC
C電源線、60、61はpMOSトランジスタ、62、
63はnMOSトランジスタである。Reference numeral 57 denotes a CMOS inverter for inverting the write circuit control signal φ W , 58 a clocked CMOS inverter for inverting the data DQ0, and 59 a VC.
C power supply lines, 60 and 61 are pMOS transistors, 62,
63 is an nMOS transistor.
【0056】また、64はクロックドCMOSインバー
タ58の出力を反転してラッチするラッチ回路であり、
65、66はCMOSインバータである。Reference numeral 64 denotes a latch circuit for inverting and latching the output of the clocked CMOS inverter 58,
65 and 66 are CMOS inverters.
【0057】また、67はOR回路53の出力を反転す
るCMOSインバータ、68はラッチ回路64の出力を
反転するクロックドCMOSインバータであり、69は
VCC電源線、70、71はpMOSトランジスタ、7
2、73はnMOSトランジスタである。Reference numeral 67 denotes a CMOS inverter for inverting the output of the OR circuit 53; 68, a clocked CMOS inverter for inverting the output of the latch circuit 64; 69, a VCC power line; 70, 71, pMOS transistors;
Reference numerals 2 and 73 are nMOS transistors.
【0058】図5は、この回路の動作を説明するための
波形図であり、図5Aは書込み回路制御信号φW、図5
BはOR回路53の出力、図5Cは反転遅延回路55の
出力、図5DはAND回路54の出力を示している。FIG. 5 is a waveform diagram for explaining the operation of this circuit. FIG. 5A shows the write circuit control signal φ W , FIG.
B shows the output of the OR circuit 53, FIG. 5C shows the output of the inversion delay circuit 55, and FIG. 5D shows the output of the AND circuit 54.
【0059】即ち、この回路においては、書込み回路制
御信号φW=Lレベルにある場合、pMOSトランジス
タ60=OFF、nMOSトランジスタ63=OFFと
なり、クロックドCMOSインバータ58は、非活性状
態とされ、その出力状態を高インピーダンス状態とされ
る。That is, in this circuit, when the write circuit control signal φ W is at the L level, the pMOS transistor 60 is turned off and the nMOS transistor 63 is turned off, and the clocked CMOS inverter 58 is deactivated. The output state is set to a high impedance state.
【0060】また、この場合には、OR回路53の出力
=Lレベル、pMOSトランジスタ70=OFF、nM
OSトランジスタ73=OFFとなり、クロックドCM
OSインバータ68も、非活性状態とされ、その出力状
態を高インピーダンス状態とされている。In this case, the output of the OR circuit 53 is at L level, the pMOS transistor 70 is OFF, and nM
OS transistor 73 = OFF, clocked CM
The OS inverter 68 is also in an inactive state, and its output state is in a high impedance state.
【0061】ここに、書込み回路制御信号φW=Hレベ
ルにされると、pMOSトランジスタ60=ON、nM
OSトランジスタ63=ONとなり、クロックドCMO
Sインバータ58は活性状態とされる。Here, when the write circuit control signal φ W is set to the H level, the pMOS transistor 60 is turned on and nM
OS transistor 63 = ON, clocked CMO
S inverter 58 is activated.
【0062】また、この場合、OR回路53の出力=H
レベル、pMOSトランジスタ70=ON、nMOSト
ランジスタ73=ONとなり、クロックドCMOSイン
バータ68も、活性状態とされる。In this case, the output of the OR circuit 53 = H
The level, the pMOS transistor 70 = ON, the nMOS transistor 73 = ON, and the clocked CMOS inverter 68 is also activated.
【0063】この場合において、データDQ0=Hレベ
ルの場合には、クロックドCMOSインバータ58の出
力=Lレベル、ラッチ回路64の出力=Hレベル、クロ
ックドCMOSインバータ68の出力=Lレベルとされ
る。In this case, when data DQ0 is at H level, the output of clocked CMOS inverter 58 is at L level, the output of latch circuit 64 is at H level, and the output of clocked CMOS inverter 68 is at L level. .
【0064】これに対して、データDQ0=Lレベルの
場合には、クロックドCMOSインバータ58の出力=
Hレベル、ラッチ回路64の出力=Lレベル、クロック
ドCMOSインバータ68の出力=Hレベルとされる。On the other hand, when data DQ0 = L level, output of clocked CMOS inverter 58 =
H level, output of latch circuit 64 = L level, output of clocked CMOS inverter 68 = H level.
【0065】その後、書込み回路制御信号φW=Lレベ
ルにされると、pMOSトランジスタ60=OFF、n
MOSトランジスタ63=OFFとなり、クロックドC
MOSインバータ58は、非活性状態とされ、その出力
状態を高インピーダンス状態とされる。Thereafter, when the write circuit control signal φ W is set to L level, the pMOS transistor 60 is turned off and n
MOS transistor 63 = OFF, clocked C
MOS inverter 58 is deactivated and its output state is set to a high impedance state.
【0066】しかし、この場合、反転遅延回路55の出
力=Hレベルに維持されるので、AND回路54の出力
=Hレベル、OR回路53の出力=Hレベルに維持さ
れ、クロックドCMOSインバータ68は活性状態を維
持する。However, in this case, since the output of the inverting delay circuit 55 is maintained at the H level, the output of the AND circuit 54 is maintained at the H level, and the output of the OR circuit 53 is maintained at the H level. Stay active.
【0067】その後、所定の遅延時間が経過すると、反
転遅延回路55の出力=Lレベルになるので、AND回
路54の出力=Lレベル、OR回路53の出力=Lレベ
ルとなり、クロックドCMOSインバータ68は、非活
性状態とされ、その出力状態を高インピーダンス状態と
されて、次の動作に備えられる。Thereafter, when a predetermined delay time has elapsed, the output of the inverting delay circuit 55 goes low, so that the output of the AND circuit 54 goes low and the output of the OR circuit 53 goes low, and the clocked CMOS inverter 68 Is set to an inactive state, its output state is set to a high impedance state, and is ready for the next operation.
【0068】また、図6は、図1に示すデータ出力回路
23の出力データDQ0に対応する部分を示しており、
出力データDQ1〜DQ15に対応する部分も、同様に
構成されている。FIG. 6 shows a portion corresponding to output data DQ0 of data output circuit 23 shown in FIG.
Portions corresponding to the output data DQ1 to DQ15 have the same configuration.
【0069】図6中、75はデータ出力回路制御信号φ
Qとバンク17から出力されたデータQ0とをNAND
処理するNAND回路、76はバンク17から出力され
たデータQ0を反転するCMOSインバータ、77はデ
ータ出力回路制御信号φQとCMOSインバータ76の
出力とをAND処理するAND回路である。In FIG. 6, reference numeral 75 denotes a data output circuit control signal φ.
NAND and data Q0 output from the Q and the bank 17
NAND circuit which processes, CMOS inverter for inverting the data Q0 output from the bank 17 76, 77 denotes an AND circuit for AND processing and output of the data output circuit control signal phi Q and CMOS inverter 76.
【0070】また、78、79は内部クロックφCLKを
反転するCMOSインバータ、80はNAND回路75
の出力を反転するクロックドCMOSインバータであ
り、81はVCC電源線、82、83はpMOSトラン
ジスタ、84、85はnMOSトランジスタである。Reference numerals 78 and 79 denote CMOS inverters for inverting the internal clock φ CLK, and reference numeral 80 denotes a NAND circuit 75.
Is a clocked CMOS inverter that inverts the output of the above, 81 is a VCC power supply line, 82 and 83 are pMOS transistors, and 84 and 85 are nMOS transistors.
【0071】また、86はAND回路77の出力を反転
するクロックドCMOSインバータであり、87はVC
C電源線、88、89はpMOSトランジスタ、90、
91はnMOSトランジスタである。Reference numeral 86 denotes a clocked CMOS inverter for inverting the output of the AND circuit 77, and reference numeral 87 denotes a VC.
C power supply lines, 88 and 89 are pMOS transistors, 90,
Reference numeral 91 denotes an nMOS transistor.
【0072】また、92はクロックドCMOSインバー
タ80の出力を反転してラッチするラッチ回路であり、
93、94はCMOSインバータである。A latch circuit 92 inverts and latches the output of the clocked CMOS inverter 80.
93 and 94 are CMOS inverters.
【0073】また、95はクロックドCMOSインバー
タ86の出力を反転してラッチするラッチ回路であり、
96、97はCMOSインバータである。A latch circuit 95 inverts and latches the output of the clocked CMOS inverter 86.
Reference numerals 96 and 97 are CMOS inverters.
【0074】また、98は出力トランジスタ回路部であ
り、99はVCC電源線、100はプルアップ用の出力
トランジスタであるpMOSトランジスタ、101はプ
ルダウン用の出力トランジスタであるnMOSトランジ
スタである。Reference numeral 98 denotes an output transistor circuit, 99 denotes a VCC power supply line, 100 denotes a pMOS transistor as a pull-up output transistor, and 101 denotes an nMOS transistor as a pull-down output transistor.
【0075】ここに、データ出力回路制御信号φQ=L
レベルの場合、NAND回路75の出力=Hレベル、A
ND回路77の出力=Lレベルとなる。Here, the data output circuit control signal φ Q = L
Level, the output of the NAND circuit 75 = H level, A
The output of the ND circuit 77 becomes L level.
【0076】この場合において、内部クロックφCLK=
Hレベルにされると、pMOSトランジスタ82、88
=ON、nMOSトランジスタ85、91=ONとな
り、クロックドCMOSインバータ80、86は活性状
態とされる。In this case, the internal clock φ CLK =
When set to the H level, the pMOS transistors 82 and 88
= ON, nMOS transistors 85 and 91 = ON, and clocked CMOS inverters 80 and 86 are activated.
【0077】この場合、NAND回路75の出力=Hレ
ベルであるから、クロックドCMOSインバータ80の
出力=Lレベル、ラッチ回路92の出力=Hレベルとな
り、pMOSトランジスタ100=OFFとなる。In this case, since the output of the NAND circuit 75 is at the H level, the output of the clocked CMOS inverter 80 is at the L level, the output of the latch circuit 92 is at the H level, and the pMOS transistor 100 is off.
【0078】また、この場合、AND回路77の出力=
Lレベルであるから、クロックドCMOSインバータ8
6の出力=Hレベル、ラッチ回路95の出力=Lレベル
となり、nMOSトランジスタ101=OFFとされ
る。In this case, the output of the AND circuit 77 =
Since it is at L level, clocked CMOS inverter 8
6 = H level, the output of the latch circuit 95 = L level, and the nMOS transistor 101 is turned off.
【0079】このように、データ出力回路制御信号φQ
=Lレベルの場合には、pMOSトランジスタ100=
OFF、nMOSトランジスタ101=OFFとなり、
この回路の出力状態は、高インピーダンス状態とされ
る。As described above, data output circuit control signal φ Q
= L level, the pMOS transistor 100 =
OFF, nMOS transistor 101 = OFF,
The output state of this circuit is a high impedance state.
【0080】これに対して、データ出力回路制御信号φ
Q=Hレベルにされると、データQ0=Hレベルの場合
には、NAND回路75の出力=Lレベル、AND回路
77の出力=Lレベルとなり、データQ0=Lレベルの
場合には、NAND回路75の出力=Hレベル、AND
回路77の出力=Hレベルとなる。On the other hand, data output circuit control signal φ
When Q = H level, when the data Q0 = H level, the output of the NAND circuit 75 becomes L level and the output of the AND circuit 77 becomes L level . When the data Q0 = L level, the NAND circuit 75 becomes 75 output = H level, AND
The output of the circuit 77 becomes H level .
【0081】ここに、データQ0=Hレベルで、NAN
D回路75の出力=Lレベル、AND回路77の出力=
Lレベルとされた場合において、内部クロックφCLK=
Hレベルにされると、クロックドCMOSインバータ8
0の出力=Hレベル、ラッチ回路92の出力=Lレベ
ル、pMOSトランジスタ100=ONとされる。Here, when data Q0 = H level, NAN
Output of D circuit 75 = L level, Output of AND circuit 77 =
When the internal clock φ CLK =
When set to the H level, the clocked CMOS inverter 8
The output of 0 = H level, the output of latch circuit 92 = L level, and pMOS transistor 100 = ON.
【0082】また、クロックドCMOSインバータ86
の出力=Hレベル、ラッチ回路95の出力=Lレベル、
nMOSトランジスタ101=OFFとされる。The clocked CMOS inverter 86
Output = H level, output of latch circuit 95 = L level,
The nMOS transistor 101 is turned off.
【0083】このように、データQ0=Hレベルの場合
には、pMOSトランジスタ100=ON、nMOSト
ランジスタ101=OFFとされるので、出力データD
Q0としてHレベルが出力される。As described above, when data Q0 = H level, pMOS transistor 100 = ON and nMOS transistor 101 = OFF, so that output data D
The H level is output as Q0.
【0084】これに対して、データQ0=Lレベルで、
NAND回路75の出力=Hレベル、AND回路77の
出力=Hレベルとされた場合において、内部クロックφ
CLK=Hレベルにされると、クロックドCMOSインバ
ータ80の出力=Lレベル、ラッチ回路92の出力=H
レベル、pMOSトランジスタ100=OFFとされ
る。On the other hand, when data Q0 = L level,
When the output of the NAND circuit 75 is at the H level and the output of the AND circuit 77 is at the H level , the internal clock φ
When CLK = H level, the output of the clocked CMOS inverter 80 = L level and the output of the latch circuit 92 = H
Level, pMOS transistor 100 = OFF.
【0085】また、クロックドCMOSインバータ86
の出力=Lレベル、ラッチ回路95の出力=Hレベル、
nMOSトランジスタ101=ONとされる。The clocked CMOS inverter 86
Output = L level, output of latch circuit 95 = H level,
The nMOS transistor 101 is turned on.
【0086】このように、データQ0=Lレベルの場合
には、pMOSトランジスタ100=OFF、nMOS
トランジスタ101=ONとされるので、出力データD
Q0としてLレベルが出力される。As described above, when the data Q0 = L level, the pMOS transistor 100 = OFF and the nMOS
Since the transistor 101 is turned on, the output data D
The L level is output as Q0.
【0087】図7は参考例のSDRAMに必要な外部端
子の一部を配列の順序を無視して示しており、図7中、
103はSDRAM本体、104〜108、1090〜
10915は外部端子である。FIG . 7 shows some of the external terminals required for the SDRAM of the reference example , ignoring the order of arrangement.
103 is the SDRAM main body, 104 to 108, 109 0 to
Reference numeral 10915 denotes an external terminal.
【0088】特に、104は外部クロックCLK用の外
部端子、105〜108はコマンド/CS、/RAS、
/CAS、/WE用の外部端子、1090〜1099はア
ドレス信号A0〜A9及び入出力データDQ0〜DQ9
に兼用される外部端子、10910〜10915は入出力デ
ータDQ10〜DQ15用の外部端子である。In particular, 104 is an external terminal for an external clock CLK, 105 to 108 are commands / CS, / RAS,
/ CAS, / external terminals for WE, 109 0 ~109 9 address signal A0~A9 and output data DQ0~DQ9
External terminals to be also used in, 109 10-109 15 are external terminals for input and output data DQ10~DQ15.
【0089】図8は参考例のSDRAMにおける読出し
動作を説明するためのタイムチャートであり、図8Aは
外部クロックCLK、図8Bはコマンド、図8Cはアド
レス及び出力データを示している。なお、参考例のSD
RAMにおいては、バースト長BLを従来例の場合と同
様に4に設定しているものとする。FIG. 8 is a time chart for explaining a read operation in the SDRAM of the reference example . FIG. 8A shows an external clock CLK, FIG. 8B shows a command, and FIG. 8C shows an address and output data. The SD of the reference example
In the RAM, it is assumed that the burst length BL is set to 4 as in the conventional example.
【0090】即ち、参考例のSDRAMにおいて読出し
を行う場合には、例えば、外部クロックCLK0の立ち
上がりエッジに同期させて、アクティブ・コマンドAC
TV及びロウアドレスR−ADDを取り込ませ、バンク
17を活性化させる。That is, when reading is performed in the SDRAM of the reference example , for example, the active command AC is synchronized with the rising edge of the external clock CLK0.
The TV and the row address R-ADD are taken in, and the bank 17 is activated.
【0091】なお、この場合、書込み回路22は非活性
状態とされ、ロウアドレスR−ADDは、アドレス/デ
ータ入力回路20を介してアドレスバッファ21に取り
込まれる。In this case, the write circuit 22 is deactivated, and the row address R-ADD is taken into the address buffer 21 via the address / data input circuit 20.
【0092】そして、その後、例えば、外部クロックC
LK3の立ち上がりエッジに同期させて、リード・コマ
ンドRD及びコラムアドレスC−ADDを取り込ませ
る。Thereafter, for example, the external clock C
The read command RD and the column address C-ADD are fetched in synchronization with the rising edge of LK3.
【0093】この場合も、書込み回路22は非活性状態
とされ、コラムアドレスC−ADDは、アドレス/デー
タ入力回路20を介してアドレスバッファ21に取り込
まれる。Also in this case, write circuit 22 is deactivated, and column address C-ADD is taken into address buffer 21 through address / data input circuit 20.
【0094】このようにすると、外部クロックCLK5
の立ち上がりエッジから所定の遅延時間を経過して、指
定したアドレスを先頭アドレスとして、バンク17の連
続する4個のアドレスから16ビットのデータQ、Q+
1、Q+2、Q+3が連続して出力される。By doing so, the external clock CLK5
After a lapse of a predetermined delay time from the rising edge of the data, 16 bits of data Q, Q +
1, Q + 2 and Q + 3 are continuously output.
【0095】なお、この場合、データQ+1、Q+2、
Q+3は、それぞれ、外部クロックCLK6、CLK
7、CLK8の立ち上がりエッジから所定の遅延時間を
経過して出力される。In this case, the data Q + 1, Q + 2,
Q + 3 are external clocks CLK6 and CLK, respectively.
7. Output after a predetermined delay time from the rising edge of CLK8.
【0096】図9は参考例のSDRAMにおける書込み
動作を説明するためのタイムチャートであり、図9Aは
外部クロックCLK、図9Bはコマンド、図9Cはアド
レス及び入力データを示している。FIG . 9 is a time chart for explaining a write operation in the SDRAM of the reference example . FIG. 9A shows an external clock CLK, FIG. 9B shows a command, and FIG. 9C shows an address and input data.
【0097】即ち、参考例のSDRAMにおいて書込み
を行う場合には、例えば、外部クロックCLK0の立ち
上がりエッジに同期させて、アクティブ・コマンドAC
TV及びロウアドレスR−ADDを取り込ませ、バンク
17を活性化させる。That is, when writing in the SDRAM of the reference example , for example, the active command AC is synchronized with the rising edge of the external clock CLK0.
The TV and the row address R-ADD are taken in, and the bank 17 is activated.
【0098】なお、この場合、書込み回路22は非活性
状態とされ、ロウアドレスR−ADDは、アドレス/デ
ータ入力回路20を介してアドレスバッファ21に取り
込まれる。In this case, the write circuit 22 is deactivated, and the row address R-ADD is taken into the address buffer 21 via the address / data input circuit 20.
【0099】そして、その後、例えば、外部クロックC
LK3の立ち上がりエッジに同期させて、ライト・コマ
ンドWR及びコラムアドレスC−ADDを取り込ませ
る。Then, for example, the external clock C
The write command WR and the column address C-ADD are fetched in synchronization with the rising edge of LK3.
【0100】この場合も、書込み回路22は非活性状態
とされ、コラムアドレスC−ADDは、アドレス/デー
タ入力回路20を介してアドレスバッファ21に取り込
まれる。Also in this case, write circuit 22 is deactivated, and column address C-ADD is taken into address buffer 21 via address / data input circuit 20.
【0101】続いて、外部クロックCLK4、CLK
5、CLK6、CLK7の立ち上がりエッジに同期させ
て、16ビットのデータQ、Q+1、Q+2、Q+3を
連続して取り込ませる。Subsequently, external clocks CLK4, CLK
5, in synchronization with the rising edges of CLK6 and CLK7, 16-bit data Q, Q + 1, Q + 2, and Q + 3 are continuously taken in.
【0102】この場合、アドレスバッファ21は、非活
性状態とされ、データQ、Q+1、Q+2、Q+3は、
アドレス/データ入力回路20を介して書込み回路22
に取り込まれる。In this case, address buffer 21 is deactivated, and data Q, Q + 1, Q + 2, and Q + 3 are
Write circuit 22 via address / data input circuit 20
It is taken in.
【0103】このようにすると、指定したアドレスを先
頭アドレスとして、バンク17の連続する4個のアドレ
スに、16ビットの入力データQ、Q+1、Q+2、Q
+3が連続して書き込まれる。In this way, four consecutive addresses of the bank 17 are used as input addresses Q, Q + 1, Q + 2, Q
+3 is written continuously.
【0104】参考例のSDRAMによれば、外部端子1
090〜1099は、アドレスA0〜A9入力用及びデー
タDQ0〜DQ9入出力用に兼用されているので、10
個の外部端子を減らすことができ、この分、価格の低減
化を図ることができる。According to the SDRAM of the reference example , external terminal 1
Since 09 0 to 109 9 are also used for inputting addresses A0 to A9 and inputting / outputting data DQ0 to DQ9,
The number of external terminals can be reduced, and the cost can be reduced accordingly.
【0105】なお、参考例のSDRAMでは、外部端子
10910〜10915は、データDQ10〜DQ15入出
力用とされているが、図10に示すように、これら外部
端子10910〜10915については、データDQ10〜
DQ15入出力用と、内部回路の動作を制御する制御信
号S0〜S5入力用とに兼用するようにしても良い。[0105] In the SDRAM reference example, the external terminals 109 10-109 15 has been a data DQ10~DQ15 for input and output, as shown in FIG. 10, these External terminals 109 10-109 15 , Data DQ10
DQ15 input / output and control signals S0 to S5 for controlling the operation of the internal circuit may be shared.
【0106】また、アドレス入力用とデータ入出力用と
に兼用される外部端子を備える場合において、アドレス
のビット数がデータのビット数よりも多い場合には、ア
ドレス入力用とデータ入出力用とに兼用される外部端子
以外のアドレス入力用の外部端子については、内部回路
の動作を制御する制御信号の入力用に兼用するようにし
ても良く、このようにする場合には、外部端子を増加す
ることなく、機能の拡大を図ることができる。In the case where an external terminal which is used for both address input and data input / output is provided, if the number of address bits is larger than the number of data bits, the address input and data input / output are used. The external terminals for address input other than the external terminals also used for input may be shared for inputting control signals for controlling the operation of the internal circuit. In such a case, the number of external terminals is increased. The function can be expanded without performing.
【0107】(本発明の一実施例・・図11〜図17) 図11は本発明の一実施例の要部を示す回路図であり、
本発明の一実施例は、図1に示す参考例のSDRAMを
改良したものであり、図1に示すバンク17の代わり
に、2個のバンク111、112が設けられている。( Embodiment of the Present Invention: FIGS. 11 to 17) FIG. 11 is a circuit diagram showing a main part of an embodiment of the present invention.
One embodiment of the present invention is an improvement of the SDRAM of the reference example shown in FIG. 1, in place of the bank 17 shown in FIG. 1, the two banks 111 and 112 are provided.
【0108】また、外部から供給される入出力遅延信号
/RWDを入力し、この入出力遅延信号/RWDを波形
整形してなる内部入出力遅延信号φRWDを出力する入出
力遅延回路113が設けられている。An input / output delay circuit 113 for receiving an externally supplied input / output delay signal / RWD and outputting an internal input / output delay signal φ RWD obtained by shaping the waveform of the input / output delay signal / RWD is provided. Have been.
【0109】また、内部入出力遅延信号φRWDとデータ
出力回路制御信号φQとをAND処理するAND回路1
14が設けられており、データ出力回路制御信号φQの
代わりに、AND回路114から出力されるデータ出力
回路制御信号φQZをデータ出力回路23に供給するよう
に構成されている。An AND circuit 1 for ANDing internal input / output delay signal φ RWD and data output circuit control signal φ Q.
The data output circuit control signal φ QZ output from the AND circuit 114 is supplied to the data output circuit 23 instead of the data output circuit control signal φ Q.
【0110】また、内部入出力遅延信号φRWDと書込み
回路制御信号φWとをAND処理するAND回路115
が設けられており、書込み回路制御信号φWの代わり
に、AND回路115から出力される書込み回路制御信
号φWZを書込み回路22に供給するように構成されてい
る。その他については、図1に示す参考例のSDRAM
と同様に構成されている。An AND circuit 115 which performs an AND process on the internal input / output delay signal φ RWD and the write circuit control signal φ W
Is provided, and a write circuit control signal φ WZ output from the AND circuit 115 is supplied to the write circuit 22 instead of the write circuit control signal φ W. For the rest, the SDRAM of the reference example shown in FIG.
It is configured similarly to.
【0111】ここに、入出力遅延信号/RWD=Lレベ
ルとされる場合、内部入出力遅延信号φRWD=Lレベ
ル、データ出力回路制御信号φQZ=Lレベルとされ、デ
ータ出力回路23は、非活性状態とされ、その出力状態
を高インピーダンス状態とされる。Here, when the input / output delay signal / RWD = L level, the internal input / output delay signal φ RWD = L level, the data output circuit control signal φ QZ = L level, and the data output circuit 23 It is made inactive and its output state is made high impedance.
【0112】これに対して、入出力遅延信号/RWD=
Hレベルにされると、内部入出力遅延信号φRWD=Hレ
ベルとなり、データ出力回路制御信号φQZとして、デー
タ出力回路制御信号φQがデータ出力回路23に供給さ
れ、データ出力回路23は、図1に示す参考例のSDR
AMの場合と同様に、このデータ出力回路制御信号φQ
に制御されることになる。On the other hand, input / output delay signal / RWD =
When set to the H level, the internal input / output delay signal φ RWD becomes H level, and the data output circuit control signal φ Q is supplied to the data output circuit 23 as the data output circuit control signal φ QZ . SDR of reference example shown in FIG.
As in the case of AM, the data output circuit control signal φ Q
Will be controlled.
【0113】また、入出力遅延信号/RWD=Lレベル
とされる場合、内部入出力遅延信号φRWD=Lレベル、
書込み回路制御信号φWZ=Lレベルとされ、書込み回路
22は、非活性状態とされ、その出力状態を高インピー
ダンス状態とされる。When input / output delay signal / RWD is at L level, internal input / output delay signal φ RWD = L level,
The write circuit control signal φ WZ = L level, the write circuit 22 is deactivated, and its output state is set to the high impedance state.
【0114】これに対して、入出力遅延信号/RWD=
Hレベルにされると、内部入出力遅延信号φRWD=Hレ
ベルとなり、書込み回路制御信号φWZとして、書込み回
路制御信号φWが書込み回路22に供給され、書込み回
路22は、図1に示す参考例のSDRAMの場合と同様
に、この書込み回路制御信号φWに制御されることにな
る。On the other hand, the input / output delay signal / RWD =
When it is set to the H level, the internal input / output delay signal φ RWD becomes H level, and the write circuit control signal φ W is supplied to the write circuit 22 as the write circuit control signal φ WZ , and the write circuit 22 shown in FIG. as with the SDRAM of reference example will be controlled to the write circuit control signal phi W.
【0115】図12は本発明の一実施例に必要な外部端
子の一部を配列の順序を無視して示しており、本発明の
一実施例では、入出力遅延信号/RWD用の外部端子1
17が追加されており、その他については、図7に示す
参考例のSDRAMの場合と同様とされている。FIG . 12 shows some of the external terminals required for the embodiment of the present invention, ignoring the arrangement order .
In one embodiment , the external terminal 1 for the input / output delay signal / RWD
17 are added, and others are shown in FIG.
This is similar to the case of the SDRAM of the reference example .
【0116】図13は本発明の一実施例における読出し
動作を説明するためのタイムチャートであり、バンク1
11をアクセスする場合を示しており、図13Aは外部
クロックCLK、図13Bはコマンド、図13Cは入出
力遅延信号/RWD、図13Dはアドレス及び出力デー
タを示している。なお、本発明の一実施例においても、
バースト長BLを従来例の場合と同様に4に設定してい
るものとする。FIG . 13 is a time chart for explaining a read operation in one embodiment of the present invention.
FIG. 13A shows an external clock CLK, FIG. 13B shows a command, FIG. 13C shows an input / output delay signal / RWD, and FIG. 13D shows an address and output data. In one embodiment of the present invention ,
It is assumed that the burst length BL is set to 4 as in the case of the conventional example.
【0117】即ち、本発明の一実施例において、バンク
111から読出しを行う場合には、入出力遅延信号/R
WD=Hレベルとし、例えば、外部クロックCLK0の
立ち上がりエッジに同期させて、アクティブ・コマンド
ACTV及びバンク111を対象とするロウアドレスR
−ADD0を取り込ませ、バンク111を活性化させ
る。That is, in one embodiment of the present invention, when reading from the bank 111, the input / output delay signal / R
WD = H level, for example, in synchronization with the rising edge of the external clock CLK0, the active command ACTV and the row address R for the bank 111
ADD0 is taken in and the bank 111 is activated.
【0118】なお、この場合、書込み回路22は、非活
性状態とされ、ロウアドレスR−ADD0は、アドレス
/データ入力回路20を介してアドレスバッファ21に
取り込まれる。In this case, the write circuit 22 is deactivated, and the row address R-ADD0 is taken into the address buffer 21 via the address / data input circuit 20.
【0119】そして、その後、例えば、外部クロックC
LK3の立ち上がりエッジに同期させて、リード・コマ
ンドRD及びコラムアドレスC−ADDを取り込ませ
る。Thereafter, for example, the external clock C
The read command RD and the column address C-ADD are fetched in synchronization with the rising edge of LK3.
【0120】なお、この場合も、書込み回路22は非活
性状態とされ、コラムアドレスC−ADDは、アドレス
/データ入力回路20を介してアドレスバッファ21に
取り込まれる。In this case as well, write circuit 22 is deactivated, and column address C-ADD is taken into address buffer 21 via address / data input circuit 20.
【0121】このようにすると、外部クロックCLK5
の立ち上がりエッジから所定の遅延時間を経過して、指
定したアドレスを先頭アドレスとして、バンク111の
連続する4個のアドレスから16ビットのデータQ、Q
+1、Q+2、Q+3が連続して出力される。By doing so, the external clock CLK5
After a predetermined delay time has passed from the rising edge of the bank 111, 16 bits of data Q, Q
+1, Q + 2, and Q + 3 are continuously output.
【0122】なお、この場合、データQ+1、Q+2、
Q+3は、それぞれ、外部クロックCLK6、CLK
7、CLK8の立ち上がりエッジから所定の遅延時間を
経過して出力される。In this case, data Q + 1, Q + 2,
Q + 3 are external clocks CLK6 and CLK, respectively.
7. Output after a predetermined delay time from the rising edge of CLK8.
【0123】図14も本発明の一実施例における読出し
動作を説明するためのタイムチャートであり、バンク1
11をアクセス中にバンク112をアクセスする場合を
示しており、図14Aは外部クロックCLK、図14B
はコマンド、図14Cは入出力遅延信号/RWD、図1
4Dはアドレス及び出力データを示している。FIG . 14 is also a time chart for explaining a read operation in one embodiment of the present invention.
FIG. 14A shows a case where the bank 112 is accessed while accessing the external clock CLK.
14C is a command, FIG. 14C is an input / output delay signal / RWD, FIG.
4D indicates an address and output data.
【0124】即ち、この場合には、入出力遅延信号/R
WD=Hレベルにし、例えば、外部クロックCLK0の
立ち上がりエッジに同期させて、アクティブ・コマンド
ACTV及びバンク111を対象とするロウアドレスR
−ADD0を取り込ませ、バンク111を活性化させ
る。That is, in this case, the input / output delay signal / R
WD = H level, for example, in synchronization with the rising edge of the external clock CLK0, the active command ACTV and the row address R for the bank 111
ADD0 is taken in and the bank 111 is activated.
【0125】なお、この場合、書込み回路22は非活性
状態とされ、ロウアドレスR−ADD0は、アドレス/
データ入力回路20を介してアドレスバッファ21に取
り込まれる。In this case, write circuit 22 is inactivated, and row address R-ADD0 is at address /
The data is taken into the address buffer 21 via the data input circuit 20.
【0126】そして、その後、例えば、外部クロックC
LK3の立ち上がりエッジに同期させて、リード・コマ
ンドRD及びコラムアドレスC−ADDを取り込ませ
る。Thereafter, for example, the external clock C
The read command RD and the column address C-ADD are fetched in synchronization with the rising edge of LK3.
【0127】なお、この場合も、書込み回路22は非活
性状態とされ、コラムアドレスC−ADDは、アドレス
/データ入力回路20を介してアドレスバッファ21に
取り込まれる。In this case as well, write circuit 22 is inactivated, and column address C-ADD is taken into address buffer 21 via address / data input circuit 20.
【0128】このようにすると、外部クロックCLK5
の立ち上がりエッジから所定の遅延時間を経過して、指
定したアドレスを先頭アドレスとして、バンク111の
連続する4個のアドレスから16ビットのデータQ、Q
+1、Q+2、Q+3が連続して出力されようとする。By doing so, the external clock CLK5
After a predetermined delay time has passed from the rising edge of the bank 111, 16 bits of data Q, Q
+1, Q + 2, and Q + 3 are continuously output.
【0129】そこで、例えば、データQ+2の出力に合
わせて、入出力遅延信号/RWDをLレベルとし、内部
入出力遅延信号φRWDをLレベルとして、データ出力回
路制御信号φQZをLレベルとする。Therefore, for example, in accordance with the output of data Q + 2, input / output delay signal / RWD is set to L level, internal input / output delay signal φ RWD is set to L level, and data output circuit control signal φ QZ is set to L level. .
【0130】このようにすると、データ出力回路23の
出力状態は、高インピーダンス状態にされると共に、バ
ンク111から読み出されたデータQ+3のデータ出力
回路23によるラッチは留保される。Thus, the output state of the data output circuit 23 is set to the high impedance state, and the latch of the data Q + 3 read from the bank 111 by the data output circuit 23 is retained.
【0131】そこで、入出力遅延信号/RWD=Hレベ
ルにし、外部クロックCLK9の立ち上がりエッジに同
期させて、アクティブ・コマンドACTV及びバンク1
12を対象とするロウアドレスR−ADD1を取り込ま
せ、バンク112を活性化させる。Therefore, the input / output delay signal / RWD is set to the H level, and the active command ACTV and the bank 1 are synchronized with the rising edge of the external clock CLK9.
The row address R-ADD1 for the target 12 is taken in, and the bank 112 is activated.
【0132】なお、この場合も、書込み回路22は非活
性状態とされ、ロウアドレスR−ADD1は、アドレス
/データ入力回路20を介してアドレスバッファ21に
取り込まれる。In this case as well, the write circuit 22 is deactivated, and the row address R-ADD1 is taken into the address buffer 21 via the address / data input circuit 20.
【0133】また、この場合、入出力遅延信号/RWD
=Hレベルとされているので、外部クロックCLK9の
立ち上がりエッジに同期させて、データQ+3がデータ
出力回路23にラッチされ、外部クロックCLK9の立
ち上がりエッジから所定の遅延時間遅延して出力データ
Q+3が外部に出力される。In this case, the input / output delay signal / RWD
= H level, the data Q + 3 is latched in the data output circuit 23 in synchronization with the rising edge of the external clock CLK9, and the output data Q + 3 is externally delayed by a predetermined delay time from the rising edge of the external clock CLK9. Is output to
【0134】このように、本発明の一実施例において
は、バンク111からデータQ、Q+1、Q+2、Q+
3を連続して出力させる場合、例えば、データQ+3の
出力を外部クロックCLKの1周期分、遅延させること
により、バンク112をアクセスすることができる。As described above, in one embodiment of the present invention, data Q, Q + 1, Q + 2, Q +
In the case where 3 is continuously output, the bank 112 can be accessed by, for example, delaying the output of the data Q + 3 by one cycle of the external clock CLK.
【0135】なお、バンク112をアクセス中に、バン
ク111をアクセスすることも、同様にして行うことが
できる。Note that the access to the bank 111 while the bank 112 is being accessed can be performed in the same manner.
【0136】図15は本発明の一実施例における書込み
動作を説明するためのタイムチャートであり、バンク1
11をアクセスする場合を示しており、図15Aは外部
クロックCLK、図15Bはコマンド、図15Cは入出
力遅延信号/RWD、図15Dはアドレス及び入力デー
タを示している。FIG . 15 is a time chart for explaining a write operation in one embodiment of the present invention.
FIG. 15A shows an external clock CLK, FIG. 15B shows a command, FIG. 15C shows an input / output delay signal / RWD, and FIG. 15D shows an address and input data.
【0137】即ち、本発明の一実施例においてバンク1
11に書込みを行う場合には、入出力遅延信号/RWD
=Hレベルとし、例えば、外部クロックCLK0の立ち
上がりエッジに同期させて、アクティブ・コマンドAC
TV及びバンク111を対象とするロウアドレスR−A
DD0を取り込ませ、バンク111を活性化する。That is, in one embodiment of the present invention , bank 1
11 is to be written, the input / output delay signal / RWD
= H level, for example, in synchronization with the rising edge of the external clock CLK0, the active command AC
Row address RA for TV and bank 111
DD0 is taken in, and the bank 111 is activated.
【0138】なお、この場合、書込み回路22は非活性
状態とされ、ロウアドレスR−ADD0は、アドレス/
データ入力回路20を介してアドレスバッファ21に取
り込まれる。In this case, write circuit 22 is inactivated, and row address R-ADD0 is at address /
The data is taken into the address buffer 21 via the data input circuit 20.
【0139】そして、その後、例えば、外部クロックC
LK3の立ち上がりエッジに同期させて、ライト・コマ
ンドWR及びコラムアドレスC−ADDを取り込ませ
る。Thereafter, for example, the external clock C
The write command WR and the column address C-ADD are fetched in synchronization with the rising edge of LK3.
【0140】この場合も、書込み回路22は非活性状態
とされており、コラムアドレスC−ADDは、アドレス
/データ入力回路20を介してアドレスバッファ21に
取り込まれる。Also in this case, write circuit 22 is inactive, and column address C-ADD is taken into address buffer 21 via address / data input circuit 20.
【0141】続いて、外部クロックCLK4、CLK
5、CLK6、CLK7の立ち上がりエッジに同期させ
て、16ビットのデータQ、Q+1、Q+2、Q+3を
連続して取り込ませる。Subsequently, external clocks CLK4, CLK
5, in synchronization with the rising edges of CLK6 and CLK7, 16-bit data Q, Q + 1, Q + 2, and Q + 3 are continuously taken in.
【0142】この場合、アドレスバッファ21は非活性
状態とされ、データQ、Q+1、Q+2、Q+3は、ア
ドレス/データ入力回路20を介して書込み回路22に
取り込まれる。In this case, address buffer 21 is deactivated, and data Q, Q + 1, Q + 2, and Q + 3 are taken into write circuit 22 via address / data input circuit 20.
【0143】このようにすると、指定したアドレスを先
頭アドレスとして、バンク111の連続する4個のアド
レスに16ビットの入力データQ、Q+1、Q+2、Q
+3が連続して書き込まれる。In this way, 16 consecutive bits of input data Q, Q + 1, Q + 2, Q
+3 is written continuously.
【0144】図16は本発明の一実施例における書込み
動作を説明するためのタイムチャートであり、バンク1
11をアクセス中にバンク112をアクセスする場合を
示しており、図16Aは外部クロックCLK、図16B
はコマンド、図16Cは入出力遅延信号/RWD、図1
6Dはアドレス及び入力データを示している。FIG . 16 is a time chart for explaining a write operation in one embodiment of the present invention.
FIG. 16A shows a case in which the bank 112 is accessed while accessing the external clock CLK.
16C is a command, FIG. 16C is an input / output delay signal / RWD, FIG.
6D indicates an address and input data.
【0145】即ち、この場合には、入出力遅延信号/R
WD=Hレベルとし、例えば、外部クロックCLK0の
立ち上がりエッジに同期させて、アクティブ・コマンド
ACTV及びバンク111を対象としてロウアドレスR
−ADD0を取り込ませ、バンク111を活性化する。That is, in this case, the input / output delay signal / R
WD = H level and, for example, in synchronization with the rising edge of the external clock CLK0, the row address R for the active command ACTV and the bank 111 is set.
-ADD0 is taken in and the bank 111 is activated.
【0146】なお、この場合、書込み回路22は非活性
状態とされ、ロウアドレスR−ADD0は、アドレス/
データ入力回路20を介してアドレスバッファ21に取
り込まれる。In this case, write circuit 22 is inactivated, and row address R-ADD0 is at address /
The data is taken into the address buffer 21 via the data input circuit 20.
【0147】そして、その後、例えば、外部クロックC
LK3の立ち上がりエッジに同期させて、ライト・コマ
ンドWR及びコラムアドレスC−ADDを取り込ませ
る。Thereafter, for example, the external clock C
The write command WR and the column address C-ADD are fetched in synchronization with the rising edge of LK3.
【0148】この場合も、書込み回路22は非活性状態
とされており、コラムアドレスC−ADDは、アドレス
/データ入力回路20を介してアドレスバッファ21に
取り込まれる。Also in this case, write circuit 22 is inactive, and column address C-ADD is taken into address buffer 21 via address / data input circuit 20.
【0149】続いて、外部クロックCLK4、CLK
5、CLK6の立ち上がりエッジに同期させて、それぞ
れ、データQ、Q+1、Q+2を取り込ませると共に、
データQ+2の入力に合わせて入出力遅延信号/RWD
をLレベルにする。Subsequently, external clocks CLK4, CLK
5. In synchronization with the rising edge of CLK6, data Q, Q + 1, and Q + 2 are taken in, respectively.
Input / output delay signal / RWD according to input of data Q + 2
To L level.
【0150】この場合、アドレスバッファ21は非活性
状態とされ、データQ、Q+1はアドレス/データ入力
回路20を介して書込み回路22に取り込まれる。In this case, the address buffer 21 is deactivated, and the data Q and Q + 1 are taken into the write circuit 22 via the address / data input circuit 20.
【0151】しかし、データQ+2は、アドレス/デー
タ入力回路20にはラッチされるが、データQ+2の入
力に合わせて入出力遅延信号/RWD=Lレベルとされ
るので、書込み回路22には取り込まれず、アドレス/
データ入力回路20が出力し続ける。However, the data Q + 2 is latched in the address / data input circuit 20, but is not taken in by the write circuit 22 because the input / output delay signal / RWD is set to the L level according to the input of the data Q + 2. ,address/
The data input circuit 20 keeps outputting.
【0152】その後、データQの入力が終了すると、入
出力遅延信号/RWDはHレベルになるが、この場合、
書込み回路制御信号φWが書込み回路22に供給され、
アドレス/データ入力回路20が出力しているデータQ
+2が書込み回路22に取り込まれる。After that, when the input of the data Q is completed, the input / output delay signal / RWD becomes H level.
The write circuit control signal φ W is supplied to the write circuit 22,
Data Q output from the address / data input circuit 20
+2 is taken into the write circuit 22.
【0153】そこで、続いて、外部クロックCLK7の
立ち上がりエッジに同期させて、アクティブ・コマンド
ACTV及びバンク112を対象とするロウアドレスR
−ADD1を取り込ませ、バンク112を活性化させ
る。Then, subsequently, the active command ACTV and the row address R for the bank 112 are synchronized with the rising edge of the external clock CLK7.
-ADD1 is taken in and the bank 112 is activated.
【0154】なお、この場合には、書込み回路22は非
活性状態とされ、ロウアドレスR−ADD1は、アドレ
ス/データ入力回路20を介してアドレスバッファ21
に取り込まれる。In this case, write circuit 22 is deactivated, and row address R-ADD1 is supplied to address buffer 21 via address / data input circuit 20.
It is taken in.
【0155】次に、外部クロックCLK8の立ち上がり
エッジに同期させて、データQ+3を取り込ませる。こ
の場合、アドレスバッファ21は非活性状態とされ、デ
ータQ+3は、アドレス/データ入力回路20を介して
書込み回路22に取り込まれる。Next, data Q + 3 is taken in synchronization with the rising edge of the external clock CLK8. In this case, the address buffer 21 is deactivated, and the data Q + 3 is taken into the write circuit 22 via the address / data input circuit 20.
【0156】このように、本発明の一実施例において
は、バンク111にデータQ、Q+1、Q+2、Q+3
を連続して書き込む場合、例えば、データQ+3の入力
を外部クロックCLKの1周期分、遅延させることによ
り、バンク112をアクセスすることができる。As described above, in one embodiment of the present invention , data Q, Q + 1, Q + 2, Q + 3 are stored in the bank 111.
, The bank 112 can be accessed by, for example, delaying the input of the data Q + 3 by one cycle of the external clock CLK.
【0157】なお、バンク112をアクセス中に、バン
ク111をアクセスすることも、同様にして行うことが
できる。Note that the access to the bank 111 while the bank 112 is being accessed can be performed in the same manner.
【0158】本発明の一実施例によれば、入出力遅延信
号/RWD用の外部端子117を余分に設けているが、
外部端子1090〜1099はアドレスA0〜A9入力用
及びデータDQ0〜DQ9入出力用に兼用されているの
で、9個の外部端子を減らすことができ、この分、価格
の低減化を図ることができる。According to the embodiment of the present invention, the external terminal 117 for the input / output delay signal / RWD is additionally provided.
Since the external terminals 109 0 to 109 9 are also used for inputting the addresses A0 to A9 and inputting / outputting the data DQ0 to DQ9, nine external terminals can be reduced, and the price can be reduced accordingly. Can be.
【0159】また、本発明の一実施例によれば、入出力
遅延信号/RWD用の外部端子117及びAND回路1
14、115を設けているので、バンク111、112
のいずれかにアクセス中に、他のバンクをアクセスする
ことができ、データ処理の高速化を図ることができる。According to one embodiment of the present invention, the external terminal 117 for the input / output delay signal / RWD and the AND circuit 1
14 and 115, the banks 111 and 112 are provided.
During access to any one of the banks, another bank can be accessed, and the speed of data processing can be increased.
【0160】なお、本発明の一実施例では、外部端子1
0910〜10915は、データDQ10〜DQ15入出力
用とされているが、これら外部端子10910〜10915
については、図17に示すように、データDQ10〜D
Q15入出力用と、内部回路の動作を制御する制御信号
S0〜S5入力用とに兼用するようにしても良い。In one embodiment of the present invention , the external terminal 1
09 10-109 15 has been a data DQ10~DQ15 for input and output, these external terminals 109 10-109 15
As shown in FIG. 17, data DQ10 to DQ
The input and output of Q15 and the input of control signals S0 to S5 for controlling the operation of the internal circuit may be shared.
【0161】また、アドレス入力用とデータ入出力用と
に兼用される外部端子を備える場合において、アドレス
のビット数がデータのビット数よりも多い場合には、ア
ドレス入力用とデータ入出力用とに兼用される外部端子
以外のアドレス入力用の外部端子については、内部回路
の動作を制御する制御信号の入力用に兼用するようにし
ても良く、このようにする場合には、外部端子を増加す
ることなく、機能の拡大を図ることができる。In the case where an external terminal which is used for both address input and data input / output is provided, if the number of bits of the address is larger than the number of bits of data, the address input and the data input / output are used. The external terminals for address input other than the external terminals also used for input may be shared for inputting control signals for controlling the operation of the internal circuit. In such a case, the number of external terminals is increased. The function can be expanded without performing.
【0162】[0162]
【発明の効果】以上のように、本発明によれば、アドレ
ス入力用とデータ入出力用とに兼用される外部端子を備
えるとしているので、その分、外部端子の数を減らすこ
とができ、価格の低減化を図ることができる。As described above, according to the present invention, since the external terminals used for both address input and data input / output are provided, the number of external terminals can be reduced accordingly. The price can be reduced.
【0163】なお、複数のバンクを有する場合において
は、外部から供給される所定の制御信号に基づいてデー
タの入出力のタイミングを外部クロックの任意の周期分
遅延させるデータ入出力遅延手段を設ける場合、一のバ
ンクをアクセス中に他のバンクをアクセスすることがで
き、データ処理の高速化を図ることができる。When a plurality of banks are provided, a data input / output delay means for delaying the data input / output timing by an arbitrary period of the external clock based on a predetermined control signal supplied from the outside is provided. , While one bank is being accessed, the other bank can be accessed, and the speed of data processing can be increased.
【0164】また、アドレス入力用とデータ入出力用と
に兼用される外部端子を備える場合において、アドレス
のビット数と、データのビット数とが異なる場合には、
アドレス入力用とデータ入出力用とに兼用される外部端
子以外のアドレス入力用又はデータ入出力用の外部端子
については、内部回路の動作を制御する制御信号の入力
用に兼用するようにしても良く、このようにする場合に
は、外部端子を増加することなく、機能の拡大を図るこ
とができる。In the case where an external terminal used for both address input and data input / output is provided, if the number of address bits and the number of data bits are different,
An external terminal for address input or data input / output other than an external terminal used for both address input and data input / output may also be used for input of a control signal for controlling operation of an internal circuit. In this case, the function can be expanded without increasing the number of external terminals.
【図1】参考例のSDRAMの要部を示す回路図であ
る。FIG. 1 is a circuit diagram showing a main part of an SDRAM of a reference example .
【図2】参考例のSDRAMが設けているアドレス/デ
ータ入力回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of an address / data input circuit provided in an SDRAM of a reference example .
【図3】参考例のSDRAMが設けているアドレス・バ
ッファの構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of an address buffer provided in an SDRAM of a reference example .
【図4】参考例のSDRAMが設けている書込み回路の
一部分の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a part of a write circuit provided in the SDRAM of the reference example .
【図5】図4に示す回路の動作を説明するための波形図
である。FIG. 5 is a waveform chart for explaining the operation of the circuit shown in FIG. 4;
【図6】参考例のSDRAMが設けているデータ出力回
路の一部分の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a part of a data output circuit provided in the SDRAM of the reference example .
【図7】参考例のSDRAMに必要な外部端子の一部を
配列の順序を無視して示す図である。FIG. 7 is a diagram showing some external terminals required for the SDRAM of the reference example, ignoring the order of arrangement.
【図8】参考例のSDRAMにおける読出し動作を説明
するためのタイムチャートである。FIG. 8 is a time chart for explaining a read operation in the SDRAM of the reference example .
【図9】参考例のSDRAMにおける書込み動作を説明
するためのタイムチャートである。FIG. 9 is a time chart for explaining a write operation in the SDRAM of the reference example .
【図10】参考例のSDRAMにおける外部端子の他の
使用例を示す図である。FIG. 10 is a diagram showing another usage example of the external terminal in the SDRAM of the reference example .
【図11】本発明の一実施例の要部を示す回路図であ
る。FIG. 11 is a circuit diagram showing a main part of one embodiment of the present invention.
【図12】本発明の一実施例に必要な外部端子の一部を
配列の順序を無視して示す図である。FIG. 12 is a diagram showing a part of external terminals required for an embodiment of the present invention, ignoring the order of arrangement.
【図13】本発明の一実施例における読出し動作(一方
のバンクをアクセスする場合)を説明するためのタイム
チャートである。FIG. 13 is a time chart for explaining a read operation (when one bank is accessed) in one embodiment of the present invention.
【図14】本発明の一実施例における読出し動作(一方
のバンクをアクセス中に他方のバンクをアクセスする場
合)を説明するためのタイムチャートである。FIG. 14 is a time chart for explaining a read operation (when accessing one bank while accessing another bank) in one embodiment of the present invention;
【図15】本発明の一実施例における書込み動作(一方
のバンクをアクセスする場合)を説明するためのタイム
チャートである。FIG. 15 is a time chart for explaining a write operation (when one bank is accessed) in one embodiment of the present invention.
【図16】本発明の一実施例における書込み動作(一方
のバンクをアクセス中に他方のバンクをアクセスする場
合)を説明するためのタイムチャートである。FIG. 16 is a time chart for explaining a write operation (when accessing one bank while accessing another bank) in one embodiment of the present invention;
【図17】本発明の一実施例における外部端子の他の使
用例を示す図である。FIG. 17 is a diagram showing another usage example of the external terminal in one embodiment of the present invention.
【図18】従来のSDRAMの一例の要部を示す回路図
である。FIG. 18 is a circuit diagram showing a main part of an example of a conventional SDRAM.
【図19】図18に示す従来のSDRAMに必要な外部
端子の一部を配列の順序を無視して示す図である。19 is a diagram showing some external terminals required for the conventional SDRAM shown in FIG. 18 ignoring the order of arrangement.
【図20】図18に示す従来のSDRAMにおける読出
し動作を説明するためのタイムチャートである。20 is a time chart for describing a read operation in the conventional SDRAM shown in FIG.
【図21】図18に示す従来のSDRAMにおける書込
み動作を説明するためのタイムチャートである。21 is a time chart for describing a write operation in the conventional SDRAM shown in FIG.
φCLK 内部クロック φA アドレスバッファ制御信号 φW 書込み回路制御信号 φQ データ出力回路制御信号φ CLK internal clock φ A address buffer control signal φ W write circuit control signal φ Q data output circuit control signal
Claims (2)
される外部端子と、 複数のバンクと、 外部から供給される所定の制御信号に基づいてデータの
入出力のタイミングを外部クロックの任意の周期分遅延
させるデータ入出力遅延手段とを設けている ことを特徴
とするシンクロナスDRAM。An external terminal used for both address input and data input / output , a plurality of banks, and a data control circuit based on a predetermined control signal supplied from the outside.
I / O timing is delayed by any period of external clock
And a data input / output delay means .
される外部端子と、 アドレス入力用又はデータ入出力用と制御信号入力用と
に兼用される外部端子と、複数のバンクと、 外部から供給される所定の制御信号に基づいてデータの
入出力のタイミングを外部クロックの任意の周期分遅延
させるデータ入出力遅延手段とを設けている ことを特徴
とするシンクロナスDRAM。2. A external terminal which is also used as the address input and the data input and output, an external terminal is also used to address for input or data input and output and control signal input, and a plurality of banks, external Data based on a predetermined control signal supplied from
I / O timing is delayed by any period of external clock
And a data input / output delay means .
Priority Applications (1)
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---|---|---|---|
JP11780094A JP3324277B2 (en) | 1994-05-31 | 1994-05-31 | Synchronous DRAM |
Applications Claiming Priority (1)
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JP11780094A JP3324277B2 (en) | 1994-05-31 | 1994-05-31 | Synchronous DRAM |
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Family Applications (1)
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JP11780094A Expired - Lifetime JP3324277B2 (en) | 1994-05-31 | 1994-05-31 | Synchronous DRAM |
Country Status (1)
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WO2007116484A1 (en) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | Memory apparatus, interface circuit thereof, control method thereof, control program thereof, memory card, circuit board, and electronic device |
-
1994
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