JP3324277B2 - Synchronous DRAM - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ＤＲＡＭ（Ｄynamic
Ｒandom Ａccess Ｍemory）のうち、外部から供給され
るクロックに同期して動作するシンクロナスＤＲＡＭ
（ＳynchronousＤＲＡＭ．以下、ＳＤＲＡＭという）に
関する。The present invention relates to a DRAM (Dynamic).
(Random Access Memory), a synchronous DRAM that operates in synchronization with an externally supplied clock
(Synchronous DRAM, hereinafter referred to as SDRAM).

【０００２】[0002]

【従来の技術】従来、ＳＤＲＡＭとして、図１８に、そ
の要部を示すようなものが知られている。2. Description of the Related Art FIG. 18 shows a main part of a conventional SDRAM.

【０００３】図１８中、１はバンクと呼ばれる領域であ
り、メモリセルを配列してなるメモリセルアレイ部、メ
モリセルアレイ部から読み出されたデータを増幅するセ
ンスアンプ、ロウアドレス信号をデコードしてワード線
の選択を行うロウデコーダ、コラムアドレス信号をデコ
ードしてコラム選択信号を出力するコラムデコーダ、コ
ラム選択信号に基づいてコラムの選択を行うコラムゲー
トを有している。In FIG. 18, reference numeral 1 denotes an area called a bank, which includes a memory cell array section in which memory cells are arranged, a sense amplifier for amplifying data read from the memory cell array section, and a word for decoding a row address signal to obtain a word. It has a row decoder for selecting a line, a column decoder for decoding a column address signal and outputting a column selection signal, and a column gate for selecting a column based on the column selection signal.

【０００４】また、２は外部クロックＣＬＫを取り込
み、この外部クロックＣＬＫを波形整形してなる内部ク
ロックφ_CLKを出力するクロック入力回路である。A clock input circuit 2 receives an external clock _CLK and outputs an internal clock φ _CLK obtained by shaping the waveform of the external clock CLK.

【０００５】また、３は外部から供給されるチップ・セ
レクト信号／ＣＳ、ロウアドレス・ストローブ信号／Ｒ
ＡＳ、コラムアドレス・ストローブ信号／ＣＡＳ、ライ
ト・イネーブル信号／ＷＥからなるコマンドをデコード
するコマンド・デコーダである。Reference numeral 3 denotes a chip select signal / CS and a row address strobe signal / R supplied from outside.
A command decoder that decodes a command consisting of AS, a column address strobe signal / CAS, and a write enable signal / WE.

【０００６】また、４は外部から供給されるアドレスＡ
０〜Ａ９を取り込むアドレス入力回路、５は外部から供
給される入力データＤＱ０〜ＤＱ１５を取り込むデータ
入力回路、６はバンク１から読み出された出力データＤ
Ｑ０〜ＤＱ１５をラッチして外部に出力するデータ出力
回路である。4 is an address A supplied from the outside.
Address input circuit for taking in 0 to A9, 5 is a data input circuit for taking in input data DQ0 to DQ15 supplied from outside, and 6 is output data D read from bank 1.
This is a data output circuit that latches Q0 to DQ15 and outputs them to the outside.

【０００７】図１９は、このＳＤＲＡＭに必要な外部端
子の一部を、配列の順序を無視して示しており、８はＳ
ＤＲＡＭ本体、９〜１３、１４₀〜１４₉、１５₀〜１５
₁₅は外部端子である。FIG. 19 shows some of the external terminals required for the SDRAM, ignoring the arrangement order.
DRAM body, 9-13, 14 ₀ -14 ₉ , 15 ₀ -15
₁₅ is an external terminal.

【０００８】特に、９は外部クロックＣＬＫ用の外部端
子、１０〜１３はコマンド／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ用の外部端子、１４₀〜１４₉はアドレスＡ０
〜Ａ９用の外部端子、１５₀〜１５₁₅は入出力データＤ
Ｑ０〜ＤＱ１５用の外部端子である。In particular, 9 is an external terminal for an external clock CLK, 10 to 13 are commands / CS, / RAS and / CA.
S, / external terminals for WE, 14 ₀ ~14 ₉ is address A0
External terminals for ~A9, _{15 0} ~15 15 is input and output data D
External terminals for Q0 to DQ15.

【０００９】また、図２０は、このＳＤＲＡＭにおける
読出し動作を説明するためのタイムチャートであり、図
２０Ａは外部クロックＣＬＫ、図２０Ｂはコマンド、図
２０Ｃはアドレス、図２０Ｄは出力データを示してい
る。この例では、連続して入出力できるデータの長さ、
即ち、バースト長ＢＬは、４に設定されている。FIG. 20 is a time chart for explaining a read operation in this SDRAM. FIG. 20A shows an external clock CLK, FIG. 20B shows a command, FIG. 20C shows an address, and FIG. 20D shows output data. . In this example, the length of data that can be input and output continuously,
That is, the burst length BL is set to 4.

【００１０】即ち、このＳＤＲＡＭから読出しを行う場
合には、例えば、外部クロックＣＬＫ０の立ち上がりエ
ッジに同期させて、アクティブ・コマンドＡＣＴＶ及び
ロウアドレスＲ−ＡＤＤを取り込ませ、バンク１を活性
化させる。That is, when reading from the SDRAM, the active command ACTV and the row address R-ADD are taken in, for example, in synchronization with the rising edge of the external clock CLK0, and the bank 1 is activated.

【００１１】そして、その後、例えば、外部クロックＣ
ＬＫ３の立ち上がりエッジに同期させて、リード・コマ
ンドＲＤ及びコラムアドレスＣ−ＡＤＤを取り込ませ
る。Then, thereafter, for example, the external clock C
The read command RD and the column address C-ADD are fetched in synchronization with the rising edge of LK3.

【００１２】このようにすると、例えば、外部クロック
ＣＬＫ５の立ち上がりエッジから所定の遅延時間を経過
して、指定したアドレスを先頭アドレスとして、連続す
る４個のアドレスから１６ビットのデータＱ、Ｑ＋１、
Ｑ＋２、Ｑ＋３が連続して出力される。With this configuration, for example, after a predetermined delay time has elapsed from the rising edge of the external clock CLK5, 16 bits of data Q, Q + 1,
Q + 2 and Q + 3 are continuously output.

【００１３】なお、データＱ＋１、Ｑ＋２、Ｑ＋３は、
それぞれ、外部クロックＣＬＫ６、ＣＬＫ７、ＣＬＫ８
の立ち上がりエッジから所定の遅延時間を経過して出力
される。The data Q + 1, Q + 2, Q + 3 are
External clocks CLK6, CLK7, CLK8, respectively
Is output after a predetermined delay time has elapsed from the rising edge of.

【００１４】また、図２１は、このＳＤＲＡＭにおける
書込み動作を説明するためのタイムチャートであり、図
２１Ａは外部クロックＣＬＫ、図２１Ｂはコマンド、図
２１Ｃはアドレス、図２１Ｄは入力データを示してい
る。FIG. 21 is a time chart for explaining a write operation in the SDRAM. FIG. 21A shows an external clock CLK, FIG. 21B shows a command, FIG. 21C shows an address, and FIG. 21D shows input data. .

【００１５】即ち、このＳＤＲＡＭに対して書込みを行
う場合には、例えば、外部クロックＣＬＫ０の立ち上が
りエッジに同期させて、アクティブ・コマンドＡＣＴＶ
及びロウアドレスＲ−ＡＤＤを取り込ませ、バンク１を
活性化させる。That is, when writing to the SDRAM, for example, the active command ACTV is synchronized with the rising edge of the external clock CLK0.
And the row address R-ADD, and the bank 1 is activated.

【００１６】その後、例えば、外部クロックＣＬＫ３の
立ち上がりエッジに同期させて、ライト・コマンドＷ
Ｒ、コラムアドレスＣ−ＡＤＤ及び１６ビットの入力デ
ータＱを取り込ませ、続いて、外部クロックＣＬＫ４、
ＣＬＫ５、ＣＬＫ６の立ち上がりエッジに同期させて、
それぞれ、１６ビットの入力データＱ＋１、Ｑ＋２、Ｑ
＋３を連続して取り込ませる。Thereafter, for example, the write command W is synchronized with the rising edge of the external clock CLK3.
R, a column address C-ADD, and 16-bit input data Q.
In synchronization with the rising edges of CLK5 and CLK6,
16-bit input data Q + 1, Q + 2, Q
+3 is continuously taken in.

【００１７】このようにすると、指定したアドレスを先
頭アドレスとして、バンク１の連続する４個のアドレス
に、１６ビットの入力データＱ、Ｑ＋１、Ｑ＋２、Ｑ＋
３が連続して書き込まれる。In this manner, 16 bits of input data Q, Q + 1, Q + 2, Q +
3 are written continuously.

【００１８】[0018]

【発明が解決しようとする課題】かかる従来のＳＤＲＡ
Ｍにおいては、外部端子の数が多く、これが価格を上昇
させる大きな原因となっていた。The conventional SDRA
In the case of M, the number of external terminals is large, and this has been a major cause of an increase in price.

【００１９】本発明は、かかる点に鑑み、外部端子の数
を減らし、価格の低減化を図ることができるようにした
ＳＤＲＡＭを提供することを目的とする。In view of the foregoing, it is an object of the present invention to provide an SDRAM that can reduce the number of external terminals and reduce the cost.

【００２０】[0020]

【課題を解決するための手段】本発明によるＳＤＲＡＭ
は、アドレス入力用とデータ入出力用とに兼用される外
部端子を備えて構成される。SUMMARY OF THE INVENTION SDRAM according to the present invention
Are provided with external terminals used for both address input and data input / output.

【００２１】[0021]

【作用】本発明においては、アドレス入力用とデータ入
出力用とに兼用される外部端子を備えているので、その
分、外部端子の数を減らすことができる。In the present invention, since external terminals are provided for both address input and data input / output, the number of external terminals can be reduced accordingly.

【００２２】[0022]

【実施例】以下、図１〜図１７を参照して、参考例のＳ
ＤＲＡＭ及び本発明の一実施例について説明する。EXAMPLES Hereinafter, with reference to FIGS. 1 to 17, S in Reference Example
A DRAM and an embodiment of the present invention will be described.

【００２３】（参考例のＳＤＲＡＭ・・図１〜図１０） 図１は参考例のＳＤＲＡＭの要部を示す回路図であり、
図１中、１７はメモリセルアレイ部、センスアンプ、ロ
ウデコーダ、コラムデコーダ、コラムゲートを含んでな
るバンクである。( SDRAM of Reference Example : FIGS. 1 to 10) FIG. 1 is a circuit diagram showing a main part of an SDRAM of a reference example .
In FIG. 1, reference numeral 17 denotes a bank including a memory cell array section, a sense amplifier, a row decoder, a column decoder, and a column gate.

【００２４】また、１８は外部クロックＣＬＫを取り込
み、この外部クロックＣＬＫを波形整形してなる内部ク
ロックφ_CLKを出力するクロック入力回路である。A clock input circuit 18 receives an external clock _CLK and outputs an internal clock φ _CLK obtained by shaping the waveform of the external clock CLK.

【００２５】また、１９は外部から供給されるチップ・
セレクト信号／ＣＳ、ロウアドレス・ストローブ信号／
ＲＡＳ、コラムアドレス・ストローブ信号／ＣＡＳ、ラ
イト・イネーブル信号／ＷＥ等からなるコマンドをデコ
ードするコマンド・デコーダである。Reference numeral 19 denotes a chip supplied from the outside.
Select signal / CS, row address strobe signal /
This is a command decoder that decodes a command including RAS, a column address strobe signal / CAS, a write enable signal / WE, and the like.

【００２６】また、２０は外部から供給されるアドレス
Ａ０〜Ａ９及び入力データＤＱ０〜ＤＱ１５を取り込む
アドレス／データ入力回路である。An address / data input circuit 20 receives addresses A0 to A9 supplied from outside and input data DQ0 to DQ15.

【００２７】また、２１はコマンド・デコーダ１９から
出力されるアドレスバッファ制御信号φ_Aに制御され、
アドレス／データ入力回路２０から出力されるアドレス
Ａ０〜Ａ９を取り込むアドレス・バッファである。Further, 21 is controlled by an address buffer control signal φ _A output from the command decoder 19,
This is an address buffer that captures addresses A0 to A9 output from the address / data input circuit 20.

【００２８】また、２２はコマンド・デコーダ１９から
出力される書込み回路制御信号φ_Wに制御され、アドレ
ス／データ入力回路２０から出力される入力データＤＱ
０〜ＤＱ１５を取り込み、バンク１７に対する書込みを
行う書込み回路である。Reference numeral 22 denotes an input data DQ output from the address / data input circuit 20, which is controlled by a write circuit control signal φ _W output from the command decoder 19.
This is a write circuit that takes in 0 to DQ15 and writes data to the bank 17.

【００２９】また、２３はコマンド・デコーダ１９から
出力されるデータ出力回路制御信号φ_Qに制御され、バ
ンク１７から読み出された出力データＤＱ０〜ＤＱ１５
をラッチして外部に出力するデータ出力回路である。Further, 23 is controlled to the data output circuit control signal phi _Q output from the command decoder 19, the output data read out from the bank 17 DQ0-DQ15
Is a data output circuit that latches and outputs the result to outside.

【００３０】ここに、アドレス／データ入力回路２０
は、例えば、図２に示すように構成されており、図２
中、２４₀〜２４₉（２４₂〜２４₈は図示を省略してい
る）はアドレスＡ０〜Ａ９又はデータＤＱ０〜ＤＱ９が
入力される差動増幅回路である。Here, the address / data input circuit 20
Is configured, for example, as shown in FIG.
In, (24 ₂ to 24 ₈ are omitted) 24 _{0 -} 24 ₉ is a differential amplifier circuit address A0~A9 or data DQ0~DQ9 is input.

【００３１】また、２４₁₀〜２４₁₅（２４₁₂〜２４₁₄は
図示を省略している)はデータＤＱ１０〜ＤＱ１５が入
力される差動増幅回路である。Further, (24 ₁₂ to 24 ₁₄ are omitted) 24 _{10-24 15} is a differential amplifier circuit data DQ10~DQ15 is input.

【００３２】これら差動増幅回路２４₀〜２４₁₅は同一
の回路構成とされており、例えば、差動増幅回路２４₀
において、２５は電源電圧ＶＣＣを供給するＶＣＣ電源
線、２６、２７は負荷をなすカレントミラー回路を構成
するｐＭＯＳトランジスタである。The differential amplifier circuits 24 _{0 to} 24 ₁₅ have the same circuit configuration. For example, the differential amplifier circuits 24 _{0 to} 24 ₁₅
In the figure, reference numeral 25 denotes a VCC power supply line for supplying a power supply voltage VCC, and reference numerals 26 and 27 denote pMOS transistors constituting a current mirror circuit forming a load.

【００３３】また、２８、２９は駆動トランジスタをな
すｎＭＯＳトランジスタ、３０は差動増幅回路活性化信
号φ_EによりＯＮ（導通）、ＯＦＦ（非導通）が制御さ
れ、ＯＮ時、抵抗として機能するｎＭＯＳトランジスタ
である。Reference numerals 28 and 29 denote nMOS transistors as drive transistors, and reference numeral 30 denotes ON (conduction) and OFF (non-conduction) controlled by a differential amplifier circuit activation signal φ _E , and when ON, nMOS functions as a resistor. It is a transistor.

【００３４】ここに、差動増幅回路活性化信号φ_E＝Ｌ
レベルの場合、ｎＭＯＳトランジスタ３０＝ＯＦＦとな
り、この差動増幅回路２４₀は、非活性状態とされる。
他の差動増幅回路２４₁〜２４₁₅においても、同様であ
る。Here, the differential amplifier circuit activation signal φ _E = L
In the case of the level, the nMOS transistor 30 is turned off, and the differential amplifier circuit ₂₄₀ is inactivated.
In other differential amplifier circuit 24 _{1-24 15,} it is the same.

【００３５】これに対して、差動増幅回路活性化信号φ
_E＝Ｈレベルにされると、ｎＭＯＳトランジスタ３０＝
ＯＮとなり、この差動増幅回路２４₀は活性状態とされ
る。他の差動増幅回路２４₁〜２４₁₅においても、同様
である。On the other hand, differential amplifier circuit activation signal φ
_{When E} = H level, the nMOS transistor 30 =
It turns ON, and this differential amplifier circuit ₂₄₀ is activated. In other differential amplifier circuit 24 _{1-24 15,} it is the same.

【００３６】この場合において、アドレスＡ０又はデー
タＤＱ０＝Ｈレベルの場合には、ｎＭＯＳトランジスタ
２８＝ＯＮ、ｎＭＯＳトランジスタ２９＝ＯＦＦとな
り、差動増幅回路２４₀の出力＝Ｈレベルとなる。[0036] In this case, when the address A0 or data DQ0 = H level is nMOS transistor 28 = ON, the nMOS transistor 29 = OFF, and the output = H level of the differential amplifier circuit 24 _0.

【００３７】これに対して、アドレスＡ０又はデータＤ
Ｑ０＝Ｌレベルの場合には、ｎＭＯＳトランジスタ２８
＝ＯＦＦ、ｎＭＯＳトランジスタ２９＝ＯＮとなり、差
動増幅回路２４₀の出力＝Ｌレベルとなる。On the other hand, address A0 or data D
When Q0 = L level, the nMOS transistor 28
= Become OFF, nMOS transistor 29 = ON, and the output = L level of the differential amplifier circuit 24 _0.

【００３８】また、図２において、３１₀〜３１₁₅（３
１₂〜３１₈、３１₁₂〜３１₁₄は図示を省略している）は
差動増幅回路２４₀〜２４₁₅の出力を反転するクロック
ドＣＭＯＳインバータ、３２₀〜３２₁₅（３２₂〜３
２₈、３２₁₂〜３２₁₄は図示を省略している）は、内部
クロックφ_CLKを反転するＣＭＯＳインバータである。In FIG. 2, 31 _{0 to} 31 ₁₅ (3
1 _{2-31 8,} 31 ₁₂ to 31 ₁₄ are omitted) is clocked CMOS inverter for inverting the output of the differential amplifier circuit 24 _{0 -} 24 _15, 32 ₀ to 32 ₁₅ (32 _{two or} three
2 _8, 32 ₁₂ to 32 ₁₄ are not shown) is a CMOS inverter for inverting the internal clock phi _CLK.

【００３９】クロックドＣＭＯＳインバータ３１₀〜３
１₁₅は同一の回路構成とされており、例えば、クロック
ドＣＭＯＳインバータ３１₀において、３３はＶＣＣ電
源線、３４、３５はｐＭＯＳトランジスタ、３６、３７
はｎＭＯＳトランジスタである。Clocked CMOS inverters 31 _{0 to} 3
1 ₁₅ is the same circuit configuration, for example, in the clocked CMOS inverters 31 _0, 33 VCC power supply line, 34 and 35 pMOS transistors, 36 and 37
Is an nMOS transistor.

【００４０】ここに、内部クロックφ_CLK＝Ｌレベルの
場合、ｐＭＯＳトランジスタ３４＝ＯＦＦ、ｎＭＯＳト
ランジスタ３７＝ＯＦＦとなり、このクロックドＣＭＯ
Ｓインバータ３１₀は、非活性状態とされ、その出力状
態を高インピーダンス状態とされる。他のクロックドＣ
ＭＯＳインバータ３１₁〜３１₁₅においても、同様であ
る。When the internal clock φ _{CLK is at the} L level, the pMOS transistor 34 is turned off and the nMOS transistor 37 is turned off.
S inverter ₃₁₀ is inactivated, and its output state is set to a high impedance state. Other clocked C
The same applies to the MOS inverters 31 _{1 to} 31 ₁₅ .

【００４１】これに対して、内部クロックφ_CLK＝Ｈレ
ベルにされると、ｐＭＯＳトランジスタ３４＝ＯＮ、ｎ
ＭＯＳトランジスタ３７＝ＯＮとなり、クロックドＣＭ
ＯＳインバータ３１₀は活性状態とされる。他のクロッ
クドＣＭＯＳインバータ３１₁〜３１₁₅においても、同
様である。On the other hand, when the internal clock φ _{CLK is set to the} H level, the pMOS transistor 34 is turned on and n
MOS transistor 37 = ON, clocked CM
OS inverter ₃₁₀ is activated. The same applies to the other clocked CMOS inverters 31 _{1 to} 31 ₁₅ .

【００４２】この場合において、例えば、差動増幅回路
２４₀の出力＝Ｈレベルの場合には、ｐＭＯＳトランジ
スタ３５＝ＯＦＦ、ｎＭＯＳトランジスタ３６＝ＯＮと
なり、クロックドＣＭＯＳインバータ３１₀の出力はＬ
レベルとなる。[0042] In this case, for example, in the case of output = H level of the differential amplifier circuit 24 _0, pMOS transistors 35 = OFF, nMOS transistor 36 = ON, and the output of the clocked CMOS inverters 31 ₀ L
Level.

【００４３】これに対して、差動増幅回路２４₀の出力
＝Ｌレベルの場合には、ｐＭＯＳトランジスタ３５＝Ｏ
Ｎ、ｎＭＯＳトランジスタ３６＝ＯＦＦとなり、クロッ
クドＣＭＯＳインバータ３１₀の出力はＨレベルとな
る。[0043] On the contrary, when the output = L level of the differential amplifier circuit 24 _0, pMOS transistors 35 = O
N, nMOS transistors 36 = OFF, and the output of the clocked CMOS inverters 31 ₀ becomes H level.

【００４４】また、図２において、３８₀〜３８₁₅（３
８₂〜３８₈、３８₁₂〜３８₁₄は図示を省略している）は
クロックドＣＭＯＳインバータ３１₀〜３１₁₅の出力を
反転してラッチするラッチ回路であり、３９₀〜３９₁₅
（３９₂〜３９₈、３９₁₂〜３９₁₄は図示を省略してい
る）、４０₀〜４０₁₅（４０₂〜４０₈、４０₁₂〜４０₁₄
は図示を省略している）はＣＭＯＳインバータである。In FIG. 2, 38 _{0 to} 38 ₁₅ (3
8 _{2-38 8,} 38 ₁₂ to 38 ₁₄ are omitted) is a latch circuit which inverts and latches the output of the clocked CMOS inverters 31 _{0-31 15,} 39 _{0-39 15}
(39 _{2-39 8,} 39 ₁₂ to 39 ₁₄ are not shown), 40 _{0-40 15} (40 _{2-40 8,} 40 ₁₂ to 40 ₁₄
Is a CMOS inverter).

【００４５】また、図１に示すアドレス・バッファ２１
は、図３に示すように構成されており、図３中、４２₀
〜４２₉（４２₂〜４２₈は図示を省略している）はアド
レスＡ０〜Ａ９を反転するクロックドＣＭＯＳインバー
タである。The address buffer 21 shown in FIG.
Is configured as shown in FIG. 3, in FIG. 3, 42 ₀
To 42 ₉ (42 ₂ to 42 ₈ is omitted) is a clocked CMOS inverter for inverting the address A0-A9.

【００４６】これらクロックドＣＭＯＳインバータ４２
₀〜４２₉は、同一の回路構成とされており、例えば、ク
ロックドＣＭＯＳインバータ４２₀において、４３はＶ
ＣＣ電源線、４４、４５はｐＭＯＳトランジスタ、４
６、４７はｎＭＯＳトランジスタである。These clocked CMOS inverters 42
_{0-42 9} has the same circuit configuration, for example, in the clocked CMOS inverters 42 _0, 43 V
CC power supply lines, 44 and 45 are pMOS transistors, 4
Reference numerals 6 and 47 are nMOS transistors.

【００４７】また、４８₀〜４８₉（４８₂〜４８₈は図示
を省略している）はアドレスバッファ制御信号φ_Aを反
転するＣＭＯＳインバータである。Further, 48 _{0-48 9} (48 ₂ to 48 ₈ is omitted) is a CMOS inverter for inverting the address buffer control signal phi _A.

【００４８】ここに、アドレスバッファ制御信号φ_A＝
Ｌレベルの場合、ｐＭＯＳトランジスタ４４＝ＯＦＦ、
ｎＭＯＳトランジスタ４７＝ＯＦＦとなり、クロックド
ＣＭＯＳインバータ４２₀は非活性状態とされ、その出
力状態を高インピーダンス状態とされる。他のクロック
ドＣＭＯＳインバータ４２₁〜４２₉においても、同様で
ある。Here, the address buffer control signal φ _A =
In the case of L level, the pMOS transistor 44 = OFF,
nMOS transistor 47 = OFF, and the clocked CMOS inverters 42 ₀ is inactive, is the output state to the high impedance state. In other clocked CMOS inverters 42 ₁ to 42 _9, the same.

【００４９】これに対して、アドレスバッファ制御信号
φ_A＝Ｈレベルにされると、ｐＭＯＳトランジスタ４４
＝ＯＮ、ｎＭＯＳトランジスタ４７＝ＯＮとなり、クロ
ックドＣＭＯＳインバータ４２₀は活性状態とされる。
他のクロックドＣＭＯＳインバータ４２₁〜４２₉におい
ても、同様である。On the other hand, when the address buffer control signal φ _A = H level, the pMOS transistor 44
= ON, nMOS transistors 47 = ON, and the clocked CMOS inverters 42 ₀ is activated.
In other clocked CMOS inverters 42 ₁ to 42 _9, the same.

【００５０】この場合において、例えば、アドレスＡ０
＝Ｈレベルの場合には、ｐＭＯＳトランジスタ４５＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ４６＝ＯＮとなり、クロッ
クドＣＭＯＳインバータ４２₀の出力はＬレベルとな
る。In this case, for example, the address A0
= H level, pMOS transistor 45 = O
FF, nMOS transistors 46 = ON, and the output of the clocked CMOS inverters 42 ₀ to the L level.

【００５１】これに対して、アドレスＡ０＝Ｌレベルの
場合には、ｐＭＯＳトランジスタ４５＝ＯＮ、ｎＭＯＳ
トランジスタ４６＝ＯＦＦとなり、クロックドＣＭＯＳ
インバータ４２₀の出力はＨレベルとなる。On the other hand, when the address A0 = L level, the pMOS transistor 45 = ON and the nMOS transistor
Transistor 46 = OFF, clocked CMOS
The output of the inverter 42 ₀ becomes H level.

【００５２】また、図３において、４９₀〜４９₉（４９
₂〜４９₈は図示を省略している）はクロックドＣＭＯＳ
インバータ４２₀〜４２₉の出力を反転してラッチするラ
ッチ回路であり、５０₀〜５０₉（５０₂〜５０₈は図示を
省略している）、５１₀〜５１₉（５１₂〜５１₈は図示を
省略している）はＣＭＯＳインバータである。In FIG. 3, 49 ₀ to 49 ₉ (49
_{2-49 8} is omitted) is clocked CMOS
A latch circuit which inverts and latches the output of the inverter 42 _{0-42 9,} 50 _{0-50 9} (50 ₂ to 50 ₈ are not shown), 51 _{0-51 9} (51 ₂ to 51 ₈ Is a CMOS inverter).

【００５３】また、図４は、図１に示す書込み回路２２
の入力データＤＱ０に対応する部分を示しており、入力
データＤＱ１〜ＤＱ１５に対応する部分も、同様に構成
されている。FIG. 4 shows the write circuit 22 shown in FIG.
2 shows a portion corresponding to the input data DQ0, and the portions corresponding to the input data DQ1 to DQ15 have the same configuration.

【００５４】図４中、５３はＯＲ回路、５４はＡＮＤ回
路、５５はＯＲ回路５３の出力を反転して遅延する反転
遅延回路であり、５６₁、５６₂、５６_2n-1（ｎは２以上
の整数）はＣＭＯＳインバータである。In FIG. 4, 53 is an OR circuit, 54 is an AND circuit, and 55 is an inverting delay circuit for inverting and delaying the output of the OR circuit 53. 56 ₁ , 56 ₂ , 56 _2n-1 (n is 2 The above integer) is a CMOS inverter.

【００５５】また、５７は書込み回路制御信号φ_Wを反
転するＣＭＯＳインバータ、５８はデータＤＱ０を反転
するクロックドＣＭＯＳインバータであり、５９はＶＣ
Ｃ電源線、６０、６１はｐＭＯＳトランジスタ、６２、
６３はｎＭＯＳトランジスタである。Reference numeral 57 denotes a CMOS inverter for inverting the write circuit control signal φ _W , 58 a clocked CMOS inverter for inverting the data DQ0, and 59 a VC.
C power supply lines, 60 and 61 are pMOS transistors, 62,
63 is an nMOS transistor.

【００５６】また、６４はクロックドＣＭＯＳインバー
タ５８の出力を反転してラッチするラッチ回路であり、
６５、６６はＣＭＯＳインバータである。Reference numeral 64 denotes a latch circuit for inverting and latching the output of the clocked CMOS inverter 58,
65 and 66 are CMOS inverters.

【００５７】また、６７はＯＲ回路５３の出力を反転す
るＣＭＯＳインバータ、６８はラッチ回路６４の出力を
反転するクロックドＣＭＯＳインバータであり、６９は
ＶＣＣ電源線、７０、７１はｐＭＯＳトランジスタ、７
２、７３はｎＭＯＳトランジスタである。Reference numeral 67 denotes a CMOS inverter for inverting the output of the OR circuit 53; 68, a clocked CMOS inverter for inverting the output of the latch circuit 64; 69, a VCC power line; 70, 71, pMOS transistors;
Reference numerals 2 and 73 are nMOS transistors.

【００５８】図５は、この回路の動作を説明するための
波形図であり、図５Ａは書込み回路制御信号φ_W、図５
ＢはＯＲ回路５３の出力、図５Ｃは反転遅延回路５５の
出力、図５ＤはＡＮＤ回路５４の出力を示している。FIG. 5 is a waveform diagram for explaining the operation of this circuit. FIG. 5A shows the write circuit control signal φ _W , FIG.
B shows the output of the OR circuit 53, FIG. 5C shows the output of the inversion delay circuit 55, and FIG. 5D shows the output of the AND circuit 54.

【００５９】即ち、この回路においては、書込み回路制
御信号φ_W＝Ｌレベルにある場合、ｐＭＯＳトランジス
タ６０＝ＯＦＦ、ｎＭＯＳトランジスタ６３＝ＯＦＦと
なり、クロックドＣＭＯＳインバータ５８は、非活性状
態とされ、その出力状態を高インピーダンス状態とされ
る。That is, in this circuit, when the write circuit control signal φ _{W is at the} L level, the pMOS transistor 60 is turned off and the nMOS transistor 63 is turned off, and the clocked CMOS inverter 58 is deactivated. The output state is set to a high impedance state.

【００６０】また、この場合には、ＯＲ回路５３の出力
＝Ｌレベル、ｐＭＯＳトランジスタ７０＝ＯＦＦ、ｎＭ
ＯＳトランジスタ７３＝ＯＦＦとなり、クロックドＣＭ
ＯＳインバータ６８も、非活性状態とされ、その出力状
態を高インピーダンス状態とされている。In this case, the output of the OR circuit 53 is at L level, the pMOS transistor 70 is OFF, and nM
OS transistor 73 = OFF, clocked CM
The OS inverter 68 is also in an inactive state, and its output state is in a high impedance state.

【００６１】ここに、書込み回路制御信号φ_W＝Ｈレベ
ルにされると、ｐＭＯＳトランジスタ６０＝ＯＮ、ｎＭ
ＯＳトランジスタ６３＝ＯＮとなり、クロックドＣＭＯ
Ｓインバータ５８は活性状態とされる。Here, when the write circuit control signal φ _{W is set to the} H level, the pMOS transistor 60 is turned on and nM
OS transistor 63 = ON, clocked CMO
S inverter 58 is activated.

【００６２】また、この場合、ＯＲ回路５３の出力＝Ｈ
レベル、ｐＭＯＳトランジスタ７０＝ＯＮ、ｎＭＯＳト
ランジスタ７３＝ＯＮとなり、クロックドＣＭＯＳイン
バータ６８も、活性状態とされる。In this case, the output of the OR circuit 53 = H
The level, the pMOS transistor 70 = ON, the nMOS transistor 73 = ON, and the clocked CMOS inverter 68 is also activated.

【００６３】この場合において、データＤＱ０＝Ｈレベ
ルの場合には、クロックドＣＭＯＳインバータ５８の出
力＝Ｌレベル、ラッチ回路６４の出力＝Ｈレベル、クロ
ックドＣＭＯＳインバータ６８の出力＝Ｌレベルとされ
る。In this case, when data DQ0 is at H level, the output of clocked CMOS inverter 58 is at L level, the output of latch circuit 64 is at H level, and the output of clocked CMOS inverter 68 is at L level. .

【００６４】これに対して、データＤＱ０＝Ｌレベルの
場合には、クロックドＣＭＯＳインバータ５８の出力＝
Ｈレベル、ラッチ回路６４の出力＝Ｌレベル、クロック
ドＣＭＯＳインバータ６８の出力＝Ｈレベルとされる。On the other hand, when data DQ0 = L level, output of clocked CMOS inverter 58 =
H level, output of latch circuit 64 = L level, output of clocked CMOS inverter 68 = H level.

【００６５】その後、書込み回路制御信号φ_W＝Ｌレベ
ルにされると、ｐＭＯＳトランジスタ６０＝ＯＦＦ、ｎ
ＭＯＳトランジスタ６３＝ＯＦＦとなり、クロックドＣ
ＭＯＳインバータ５８は、非活性状態とされ、その出力
状態を高インピーダンス状態とされる。Thereafter, when the write circuit control signal φ _{W is set to} L level, the pMOS transistor 60 is turned off and n
MOS transistor 63 = OFF, clocked C
MOS inverter 58 is deactivated and its output state is set to a high impedance state.

【００６６】しかし、この場合、反転遅延回路５５の出
力＝Ｈレベルに維持されるので、ＡＮＤ回路５４の出力
＝Ｈレベル、ＯＲ回路５３の出力＝Ｈレベルに維持さ
れ、クロックドＣＭＯＳインバータ６８は活性状態を維
持する。However, in this case, since the output of the inverting delay circuit 55 is maintained at the H level, the output of the AND circuit 54 is maintained at the H level, and the output of the OR circuit 53 is maintained at the H level. Stay active.

【００６７】その後、所定の遅延時間が経過すると、反
転遅延回路５５の出力＝Ｌレベルになるので、ＡＮＤ回
路５４の出力＝Ｌレベル、ＯＲ回路５３の出力＝Ｌレベ
ルとなり、クロックドＣＭＯＳインバータ６８は、非活
性状態とされ、その出力状態を高インピーダンス状態と
されて、次の動作に備えられる。Thereafter, when a predetermined delay time has elapsed, the output of the inverting delay circuit 55 goes low, so that the output of the AND circuit 54 goes low and the output of the OR circuit 53 goes low, and the clocked CMOS inverter 68 Is set to an inactive state, its output state is set to a high impedance state, and is ready for the next operation.

【００６８】また、図６は、図１に示すデータ出力回路
２３の出力データＤＱ０に対応する部分を示しており、
出力データＤＱ１〜ＤＱ１５に対応する部分も、同様に
構成されている。FIG. 6 shows a portion corresponding to output data DQ0 of data output circuit 23 shown in FIG.
Portions corresponding to the output data DQ1 to DQ15 have the same configuration.

【００６９】図６中、７５はデータ出力回路制御信号φ
_Qとバンク１７から出力されたデータＱ０とをＮＡＮＤ
処理するＮＡＮＤ回路、７６はバンク１７から出力され
たデータＱ０を反転するＣＭＯＳインバータ、７７はデ
ータ出力回路制御信号φ_QとＣＭＯＳインバータ７６の
出力とをＡＮＤ処理するＡＮＤ回路である。In FIG. 6, reference numeral 75 denotes a data output circuit control signal φ.
NAND and data Q0 output from the _Q and the bank 17
NAND circuit which processes, CMOS inverter for inverting the data Q0 output from the bank 17 76, 77 denotes an AND circuit for AND processing and output of the data output circuit control signal phi _Q and CMOS inverter 76.

【００７０】また、７８、７９は内部クロックφ_CLKを
反転するＣＭＯＳインバータ、８０はＮＡＮＤ回路７５
の出力を反転するクロックドＣＭＯＳインバータであ
り、８１はＶＣＣ電源線、８２、８３はｐＭＯＳトラン
ジスタ、８４、８５はｎＭＯＳトランジスタである。Reference numerals 78 and 79 denote CMOS inverters for inverting the internal clock φ _CLK, and reference numeral 80 denotes a NAND circuit 75.
Is a clocked CMOS inverter that inverts the output of the above, 81 is a VCC power supply line, 82 and 83 are pMOS transistors, and 84 and 85 are nMOS transistors.

【００７１】また、８６はＡＮＤ回路７７の出力を反転
するクロックドＣＭＯＳインバータであり、８７はＶＣ
Ｃ電源線、８８、８９はｐＭＯＳトランジスタ、９０、
９１はｎＭＯＳトランジスタである。Reference numeral 86 denotes a clocked CMOS inverter for inverting the output of the AND circuit 77, and reference numeral 87 denotes a VC.
C power supply lines, 88 and 89 are pMOS transistors, 90,
Reference numeral 91 denotes an nMOS transistor.

【００７２】また、９２はクロックドＣＭＯＳインバー
タ８０の出力を反転してラッチするラッチ回路であり、
９３、９４はＣＭＯＳインバータである。A latch circuit 92 inverts and latches the output of the clocked CMOS inverter 80.
93 and 94 are CMOS inverters.

【００７３】また、９５はクロックドＣＭＯＳインバー
タ８６の出力を反転してラッチするラッチ回路であり、
９６、９７はＣＭＯＳインバータである。A latch circuit 95 inverts and latches the output of the clocked CMOS inverter 86.
Reference numerals 96 and 97 are CMOS inverters.

【００７４】また、９８は出力トランジスタ回路部であ
り、９９はＶＣＣ電源線、１００はプルアップ用の出力
トランジスタであるｐＭＯＳトランジスタ、１０１はプ
ルダウン用の出力トランジスタであるｎＭＯＳトランジ
スタである。Reference numeral 98 denotes an output transistor circuit, 99 denotes a VCC power supply line, 100 denotes a pMOS transistor as a pull-up output transistor, and 101 denotes an nMOS transistor as a pull-down output transistor.

【００７５】ここに、データ出力回路制御信号φ_Q＝Ｌ
レベルの場合、ＮＡＮＤ回路７５の出力＝Ｈレベル、Ａ
ＮＤ回路７７の出力＝Ｌレベルとなる。Here, the data output circuit control signal φ _Q = L
Level, the output of the NAND circuit 75 = H level, A
The output of the ND circuit 77 becomes L level.

【００７６】この場合において、内部クロックφ_CLK＝
Ｈレベルにされると、ｐＭＯＳトランジスタ８２、８８
＝ＯＮ、ｎＭＯＳトランジスタ８５、９１＝ＯＮとな
り、クロックドＣＭＯＳインバータ８０、８６は活性状
態とされる。In this case, the internal clock φ _CLK =
When set to the H level, the pMOS transistors 82 and 88
= ON, nMOS transistors 85 and 91 = ON, and clocked CMOS inverters 80 and 86 are activated.

【００７７】この場合、ＮＡＮＤ回路７５の出力＝Ｈレ
ベルであるから、クロックドＣＭＯＳインバータ８０の
出力＝Ｌレベル、ラッチ回路９２の出力＝Ｈレベルとな
り、ｐＭＯＳトランジスタ１００＝ＯＦＦとなる。In this case, since the output of the NAND circuit 75 is at the H level, the output of the clocked CMOS inverter 80 is at the L level, the output of the latch circuit 92 is at the H level, and the pMOS transistor 100 is off.

【００７８】また、この場合、ＡＮＤ回路７７の出力＝
Ｌレベルであるから、クロックドＣＭＯＳインバータ８
６の出力＝Ｈレベル、ラッチ回路９５の出力＝Ｌレベル
となり、ｎＭＯＳトランジスタ１０１＝ＯＦＦとされ
る。In this case, the output of the AND circuit 77 =
Since it is at L level, clocked CMOS inverter 8
6 = H level, the output of the latch circuit 95 = L level, and the nMOS transistor 101 is turned off.

【００７９】このように、データ出力回路制御信号φ_Q
＝Ｌレベルの場合には、ｐＭＯＳトランジスタ１００＝
ＯＦＦ、ｎＭＯＳトランジスタ１０１＝ＯＦＦとなり、
この回路の出力状態は、高インピーダンス状態とされ
る。As described above, data output circuit control signal φ _Q
= L level, the pMOS transistor 100 =
OFF, nMOS transistor 101 = OFF,
The output state of this circuit is a high impedance state.

【００８０】これに対して、データ出力回路制御信号φ
_Q＝Ｈレベルにされると、データＱ０＝Ｈレベルの場合
には、ＮＡＮＤ回路７５の出力＝Ｌレベル、ＡＮＤ回路
７７の出力＝Ｌレベルとなり、データＱ０＝Ｌレベルの
場合には、ＮＡＮＤ回路７５の出力＝Ｈレベル、ＡＮＤ
回路７７の出力＝Ｈレベルとなる。On the other hand, data output circuit control signal φ
_{When Q} = H level, when the data Q0 = H level, the output of the NAND circuit 75 becomes L level and the output of the AND circuit 77 becomes L level . When the data Q0 = L level, the NAND circuit 75 becomes 75 output = H level, AND
The output of the circuit 77 becomes H level .

【００８１】ここに、データＱ０＝Ｈレベルで、ＮＡＮ
Ｄ回路７５の出力＝Ｌレベル、ＡＮＤ回路７７の出力＝
Ｌレベルとされた場合において、内部クロックφ_CLK＝
Ｈレベルにされると、クロックドＣＭＯＳインバータ８
０の出力＝Ｈレベル、ラッチ回路９２の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ１００＝ＯＮとされる。Here, when data Q0 = H level, NAN
Output of D circuit 75 = L level, Output of AND circuit 77 =
When the internal clock φ _CLK =
When set to the H level, the clocked CMOS inverter 8
The output of 0 = H level, the output of latch circuit 92 = L level, and pMOS transistor 100 = ON.

【００８２】また、クロックドＣＭＯＳインバータ８６
の出力＝Ｈレベル、ラッチ回路９５の出力＝Ｌレベル、
ｎＭＯＳトランジスタ１０１＝ＯＦＦとされる。The clocked CMOS inverter 86
Output = H level, output of latch circuit 95 = L level,
The nMOS transistor 101 is turned off.

【００８３】このように、データＱ０＝Ｈレベルの場合
には、ｐＭＯＳトランジスタ１００＝ＯＮ、ｎＭＯＳト
ランジスタ１０１＝ＯＦＦとされるので、出力データＤ
Ｑ０としてＨレベルが出力される。As described above, when data Q0 = H level, pMOS transistor 100 = ON and nMOS transistor 101 = OFF, so that output data D
The H level is output as Q0.

【００８４】これに対して、データＱ０＝Ｌレベルで、
ＮＡＮＤ回路７５の出力＝Ｈレベル、ＡＮＤ回路７７の
出力＝Ｈレベルとされた場合において、内部クロックφ
_CLK＝Ｈレベルにされると、クロックドＣＭＯＳインバ
ータ８０の出力＝Ｌレベル、ラッチ回路９２の出力＝Ｈ
レベル、ｐＭＯＳトランジスタ１００＝ＯＦＦとされ
る。On the other hand, when data Q0 = L level,
When the output of the NAND circuit 75 is at the H level and the output of the AND circuit 77 is at the H level , the internal clock φ
_{When CLK} = H level, the output of the clocked CMOS inverter 80 = L level and the output of the latch circuit 92 = H
Level, pMOS transistor 100 = OFF.

【００８５】また、クロックドＣＭＯＳインバータ８６
の出力＝Ｌレベル、ラッチ回路９５の出力＝Ｈレベル、
ｎＭＯＳトランジスタ１０１＝ＯＮとされる。The clocked CMOS inverter 86
Output = L level, output of latch circuit 95 = H level,
The nMOS transistor 101 is turned on.

【００８６】このように、データＱ０＝Ｌレベルの場合
には、ｐＭＯＳトランジスタ１００＝ＯＦＦ、ｎＭＯＳ
トランジスタ１０１＝ＯＮとされるので、出力データＤ
Ｑ０としてＬレベルが出力される。As described above, when the data Q0 = L level, the pMOS transistor 100 = OFF and the nMOS
Since the transistor 101 is turned on, the output data D
The L level is output as Q0.

【００８７】図７は参考例のＳＤＲＡＭに必要な外部端
子の一部を配列の順序を無視して示しており、図７中、
１０３はＳＤＲＡＭ本体、１０４〜１０８、１０９₀〜
１０９₁₅は外部端子である。FIG . 7 shows some of the external terminals required for the SDRAM of the reference example , ignoring the order of arrangement.
103 is the SDRAM main body, 104 to 108, 109 ₀ to
Reference numeral ₁₀₉₁₅ denotes an external terminal.

【００８８】特に、１０４は外部クロックＣＬＫ用の外
部端子、１０５〜１０８はコマンド／ＣＳ、／ＲＡＳ、
／ＣＡＳ、／ＷＥ用の外部端子、１０９₀〜１０９₉はア
ドレス信号Ａ０〜Ａ９及び入出力データＤＱ０〜ＤＱ９
に兼用される外部端子、１０９₁₀〜１０９₁₅は入出力デ
ータＤＱ１０〜ＤＱ１５用の外部端子である。In particular, 104 is an external terminal for an external clock CLK, 105 to 108 are commands / CS, / RAS,
/ CAS, / external terminals for WE, 109 ₀ ~109 ₉ address signal A0~A9 and output data DQ0~DQ9
External terminals to be also used in, 109 _{10-109 15} are external terminals for input and output data DQ10～DQ15.

【００８９】図８は参考例のＳＤＲＡＭにおける読出し
動作を説明するためのタイムチャートであり、図８Ａは
外部クロックＣＬＫ、図８Ｂはコマンド、図８Ｃはアド
レス及び出力データを示している。なお、参考例のＳＤ
ＲＡＭにおいては、バースト長ＢＬを従来例の場合と同
様に４に設定しているものとする。FIG. 8 is a time chart for explaining a read operation in the SDRAM of the reference example . FIG. 8A shows an external clock CLK, FIG. 8B shows a command, and FIG. 8C shows an address and output data. The SD of the reference example
In the RAM, it is assumed that the burst length BL is set to 4 as in the conventional example.

【００９０】即ち、参考例のＳＤＲＡＭにおいて読出し
を行う場合には、例えば、外部クロックＣＬＫ０の立ち
上がりエッジに同期させて、アクティブ・コマンドＡＣ
ＴＶ及びロウアドレスＲ−ＡＤＤを取り込ませ、バンク
１７を活性化させる。That is, when reading is performed in the SDRAM of the reference example , for example, the active command AC is synchronized with the rising edge of the external clock CLK0.
The TV and the row address R-ADD are taken in, and the bank 17 is activated.

【００９１】なお、この場合、書込み回路２２は非活性
状態とされ、ロウアドレスＲ−ＡＤＤは、アドレス／デ
ータ入力回路２０を介してアドレスバッファ２１に取り
込まれる。In this case, the write circuit 22 is deactivated, and the row address R-ADD is taken into the address buffer 21 via the address / data input circuit 20.

【００９２】そして、その後、例えば、外部クロックＣ
ＬＫ３の立ち上がりエッジに同期させて、リード・コマ
ンドＲＤ及びコラムアドレスＣ−ＡＤＤを取り込ませ
る。Thereafter, for example, the external clock C
The read command RD and the column address C-ADD are fetched in synchronization with the rising edge of LK3.

【００９３】この場合も、書込み回路２２は非活性状態
とされ、コラムアドレスＣ−ＡＤＤは、アドレス／デー
タ入力回路２０を介してアドレスバッファ２１に取り込
まれる。Also in this case, write circuit 22 is deactivated, and column address C-ADD is taken into address buffer 21 through address / data input circuit 20.

【００９４】このようにすると、外部クロックＣＬＫ５
の立ち上がりエッジから所定の遅延時間を経過して、指
定したアドレスを先頭アドレスとして、バンク１７の連
続する４個のアドレスから１６ビットのデータＱ、Ｑ＋
１、Ｑ＋２、Ｑ＋３が連続して出力される。By doing so, the external clock CLK5
After a lapse of a predetermined delay time from the rising edge of the data, 16 bits of data Q, Q +
1, Q + 2 and Q + 3 are continuously output.

【００９５】なお、この場合、データＱ＋１、Ｑ＋２、
Ｑ＋３は、それぞれ、外部クロックＣＬＫ６、ＣＬＫ
７、ＣＬＫ８の立ち上がりエッジから所定の遅延時間を
経過して出力される。In this case, the data Q + 1, Q + 2,
Q + 3 are external clocks CLK6 and CLK, respectively.
7. Output after a predetermined delay time from the rising edge of CLK8.

【００９６】図９は参考例のＳＤＲＡＭにおける書込み
動作を説明するためのタイムチャートであり、図９Ａは
外部クロックＣＬＫ、図９Ｂはコマンド、図９Ｃはアド
レス及び入力データを示している。FIG . 9 is a time chart for explaining a write operation in the SDRAM of the reference example . FIG. 9A shows an external clock CLK, FIG. 9B shows a command, and FIG. 9C shows an address and input data.

【００９７】即ち、参考例のＳＤＲＡＭにおいて書込み
を行う場合には、例えば、外部クロックＣＬＫ０の立ち
上がりエッジに同期させて、アクティブ・コマンドＡＣ
ＴＶ及びロウアドレスＲ−ＡＤＤを取り込ませ、バンク
１７を活性化させる。That is, when writing in the SDRAM of the reference example , for example, the active command AC is synchronized with the rising edge of the external clock CLK0.
The TV and the row address R-ADD are taken in, and the bank 17 is activated.

【００９８】なお、この場合、書込み回路２２は非活性
状態とされ、ロウアドレスＲ−ＡＤＤは、アドレス／デ
ータ入力回路２０を介してアドレスバッファ２１に取り
込まれる。In this case, the write circuit 22 is deactivated, and the row address R-ADD is taken into the address buffer 21 via the address / data input circuit 20.

【００９９】そして、その後、例えば、外部クロックＣ
ＬＫ３の立ち上がりエッジに同期させて、ライト・コマ
ンドＷＲ及びコラムアドレスＣ−ＡＤＤを取り込ませ
る。Then, for example, the external clock C
The write command WR and the column address C-ADD are fetched in synchronization with the rising edge of LK3.

【０１００】この場合も、書込み回路２２は非活性状態
とされ、コラムアドレスＣ−ＡＤＤは、アドレス／デー
タ入力回路２０を介してアドレスバッファ２１に取り込
まれる。Also in this case, write circuit 22 is deactivated, and column address C-ADD is taken into address buffer 21 via address / data input circuit 20.

【０１０１】続いて、外部クロックＣＬＫ４、ＣＬＫ
５、ＣＬＫ６、ＣＬＫ７の立ち上がりエッジに同期させ
て、１６ビットのデータＱ、Ｑ＋１、Ｑ＋２、Ｑ＋３を
連続して取り込ませる。Subsequently, external clocks CLK4, CLK
5, in synchronization with the rising edges of CLK6 and CLK7, 16-bit data Q, Q + 1, Q + 2, and Q + 3 are continuously taken in.

【０１０２】この場合、アドレスバッファ２１は、非活
性状態とされ、データＱ、Ｑ＋１、Ｑ＋２、Ｑ＋３は、
アドレス／データ入力回路２０を介して書込み回路２２
に取り込まれる。In this case, address buffer 21 is deactivated, and data Q, Q + 1, Q + 2, and Q + 3 are
Write circuit 22 via address / data input circuit 20
It is taken in.

【０１０３】このようにすると、指定したアドレスを先
頭アドレスとして、バンク１７の連続する４個のアドレ
スに、１６ビットの入力データＱ、Ｑ＋１、Ｑ＋２、Ｑ
＋３が連続して書き込まれる。In this way, four consecutive addresses of the bank 17 are used as input addresses Q, Q + 1, Q + 2, Q
+3 is written continuously.

【０１０４】参考例のＳＤＲＡＭによれば、外部端子１
０９₀〜１０９₉は、アドレスＡ０〜Ａ９入力用及びデー
タＤＱ０〜ＤＱ９入出力用に兼用されているので、１０
個の外部端子を減らすことができ、この分、価格の低減
化を図ることができる。According to the SDRAM of the reference example , external terminal 1
Since 09 _{0 to} 109 ₉ are also used for inputting addresses A0 to A9 and inputting / outputting data DQ0 to DQ9,
The number of external terminals can be reduced, and the cost can be reduced accordingly.

【０１０５】なお、参考例のＳＤＲＡＭでは、外部端子
１０９₁₀〜１０９₁₅は、データＤＱ１０〜ＤＱ１５入出
力用とされているが、図１０に示すように、これら外部
端子１０９₁₀〜１０９₁₅については、データＤＱ１０〜
ＤＱ１５入出力用と、内部回路の動作を制御する制御信
号Ｓ０〜Ｓ５入力用とに兼用するようにしても良い。[0105] In the SDRAM reference example, the external terminals 109 _{10-109 15} has been a data DQ10~DQ15 for input and output, as shown in FIG. 10, these External terminals 109 _{10-109 15} , Data DQ10
DQ15 input / output and control signals S0 to S5 for controlling the operation of the internal circuit may be shared.

【０１０６】また、アドレス入力用とデータ入出力用と
に兼用される外部端子を備える場合において、アドレス
のビット数がデータのビット数よりも多い場合には、ア
ドレス入力用とデータ入出力用とに兼用される外部端子
以外のアドレス入力用の外部端子については、内部回路
の動作を制御する制御信号の入力用に兼用するようにし
ても良く、このようにする場合には、外部端子を増加す
ることなく、機能の拡大を図ることができる。In the case where an external terminal which is used for both address input and data input / output is provided, if the number of address bits is larger than the number of data bits, the address input and data input / output are used. The external terminals for address input other than the external terminals also used for input may be shared for inputting control signals for controlling the operation of the internal circuit. In such a case, the number of external terminals is increased. The function can be expanded without performing.

【０１０７】（本発明の一実施例・・図１１〜図１７） 図１１は本発明の一実施例の要部を示す回路図であり、
本発明の一実施例は、図１に示す参考例のＳＤＲＡＭを
改良したものであり、図１に示すバンク１７の代わり
に、２個のバンク１１１、１１２が設けられている。( Embodiment of the Present Invention: FIGS. 11 to 17) FIG. 11 is a circuit diagram showing a main part of an embodiment of the present invention.
One embodiment of the present invention is an improvement of the SDRAM of the reference example shown in FIG. 1, in place of the bank 17 shown in FIG. 1, the two banks 111 and 112 are provided.

【０１０８】また、外部から供給される入出力遅延信号
／ＲＷＤを入力し、この入出力遅延信号／ＲＷＤを波形
整形してなる内部入出力遅延信号φ_RWDを出力する入出
力遅延回路１１３が設けられている。An input / output delay circuit 113 for receiving an externally supplied input / output delay signal / _RWD and outputting an internal input / output delay signal φ _RWD obtained by shaping the waveform of the input / output delay signal / RWD is provided. Have been.

【０１０９】また、内部入出力遅延信号φ_RWDとデータ
出力回路制御信号φ_QとをＡＮＤ処理するＡＮＤ回路１
１４が設けられており、データ出力回路制御信号φ_Qの
代わりに、ＡＮＤ回路１１４から出力されるデータ出力
回路制御信号φ_QZをデータ出力回路２３に供給するよう
に構成されている。An AND circuit 1 for _ANDing internal input / output delay signal φ _RWD and data output circuit control signal φ _Q.
The data output circuit control signal φ _QZ output from the AND circuit 114 is supplied to the data output circuit 23 instead of the data output circuit control signal φ _Q.

【０１１０】また、内部入出力遅延信号φ_RWDと書込み
回路制御信号φ_WとをＡＮＤ処理するＡＮＤ回路１１５
が設けられており、書込み回路制御信号φ_Wの代わり
に、ＡＮＤ回路１１５から出力される書込み回路制御信
号φ_WZを書込み回路２２に供給するように構成されてい
る。その他については、図１に示す参考例のＳＤＲＡＭ
と同様に構成されている。An AND circuit 115 which performs an AND process on the internal input / output delay signal φ _RWD and the write circuit control signal φ _W
Is provided, and a write circuit control signal φ _WZ output from the AND circuit 115 is supplied to the write circuit 22 instead of the write circuit control signal φ _W. For the rest, the SDRAM of the reference example shown in FIG.
It is configured similarly to.

【０１１１】ここに、入出力遅延信号／ＲＷＤ＝Ｌレベ
ルとされる場合、内部入出力遅延信号φ_RWD＝Ｌレベ
ル、データ出力回路制御信号φ_QZ＝Ｌレベルとされ、デ
ータ出力回路２３は、非活性状態とされ、その出力状態
を高インピーダンス状態とされる。Here, when the input / output delay signal / RWD = L level, the internal input / output delay signal φ _RWD = L level, the data output circuit control signal φ _QZ = L level, and the data output circuit 23 It is made inactive and its output state is made high impedance.

【０１１２】これに対して、入出力遅延信号／ＲＷＤ＝
Ｈレベルにされると、内部入出力遅延信号φ_RWD＝Ｈレ
ベルとなり、データ出力回路制御信号φ_QZとして、デー
タ出力回路制御信号φ_Qがデータ出力回路２３に供給さ
れ、データ出力回路２３は、図１に示す参考例のＳＤＲ
ＡＭの場合と同様に、このデータ出力回路制御信号φ_Q
に制御されることになる。On the other hand, input / output delay signal / RWD =
When set to the H level, the internal input / output delay signal φ _RWD becomes H level, and the data output circuit control signal φ _Q is supplied to the data output circuit 23 as the data output circuit control signal φ _QZ . SDR of reference example shown in FIG.
As in the case of AM, the data output circuit control signal φ _Q
Will be controlled.

【０１１３】また、入出力遅延信号／ＲＷＤ＝Ｌレベル
とされる場合、内部入出力遅延信号φ_RWD＝Ｌレベル、
書込み回路制御信号φ_WZ＝Ｌレベルとされ、書込み回路
２２は、非活性状態とされ、その出力状態を高インピー
ダンス状態とされる。When input / output delay signal / RWD is at L level, internal input / output delay signal φ _RWD = L level,
The write circuit control signal φ _WZ = L level, the write circuit 22 is deactivated, and its output state is set to the high impedance state.

【０１１４】これに対して、入出力遅延信号／ＲＷＤ＝
Ｈレベルにされると、内部入出力遅延信号φ_RWD＝Ｈレ
ベルとなり、書込み回路制御信号φ_WZとして、書込み回
路制御信号φ_Wが書込み回路２２に供給され、書込み回
路２２は、図１に示す参考例のＳＤＲＡＭの場合と同様
に、この書込み回路制御信号φ_Wに制御されることにな
る。On the other hand, the input / output delay signal / RWD =
When it is set to the H level, the internal input / output delay signal φ _RWD becomes H level, and the write circuit control signal φ _W is supplied to the write circuit 22 as the write circuit control signal φ _WZ , and the write circuit 22 shown in FIG. as with the SDRAM of reference example will be controlled to the write circuit control signal phi _W.

【０１１５】図１２は本発明の一実施例に必要な外部端
子の一部を配列の順序を無視して示しており、本発明の
一実施例では、入出力遅延信号／ＲＷＤ用の外部端子１
１７が追加されており、その他については、図７に示す
参考例のＳＤＲＡＭの場合と同様とされている。FIG . 12 shows some of the external terminals required for the embodiment of the present invention, ignoring the arrangement order .
In one embodiment , the external terminal 1 for the input / output delay signal / RWD
17 are added, and others are shown in FIG.
This is similar to the case of the SDRAM of the reference example .

【０１１６】図１３は本発明の一実施例における読出し
動作を説明するためのタイムチャートであり、バンク１
１１をアクセスする場合を示しており、図１３Ａは外部
クロックＣＬＫ、図１３Ｂはコマンド、図１３Ｃは入出
力遅延信号／ＲＷＤ、図１３Ｄはアドレス及び出力デー
タを示している。なお、本発明の一実施例においても、
バースト長ＢＬを従来例の場合と同様に４に設定してい
るものとする。FIG . 13 is a time chart for explaining a read operation in one embodiment of the present invention.
FIG. 13A shows an external clock CLK, FIG. 13B shows a command, FIG. 13C shows an input / output delay signal / RWD, and FIG. 13D shows an address and output data. In one embodiment of the present invention ,
It is assumed that the burst length BL is set to 4 as in the case of the conventional example.

【０１１７】即ち、本発明の一実施例において、バンク
１１１から読出しを行う場合には、入出力遅延信号／Ｒ
ＷＤ＝Ｈレベルとし、例えば、外部クロックＣＬＫ０の
立ち上がりエッジに同期させて、アクティブ・コマンド
ＡＣＴＶ及びバンク１１１を対象とするロウアドレスＲ
−ＡＤＤ０を取り込ませ、バンク１１１を活性化させ
る。That is, in one embodiment of the present invention, when reading from the bank 111, the input / output delay signal / R
WD = H level, for example, in synchronization with the rising edge of the external clock CLK0, the active command ACTV and the row address R for the bank 111
ADD0 is taken in and the bank 111 is activated.

【０１１８】なお、この場合、書込み回路２２は、非活
性状態とされ、ロウアドレスＲ−ＡＤＤ０は、アドレス
／データ入力回路２０を介してアドレスバッファ２１に
取り込まれる。In this case, the write circuit 22 is deactivated, and the row address R-ADD0 is taken into the address buffer 21 via the address / data input circuit 20.

【０１１９】そして、その後、例えば、外部クロックＣ
ＬＫ３の立ち上がりエッジに同期させて、リード・コマ
ンドＲＤ及びコラムアドレスＣ−ＡＤＤを取り込ませ
る。Thereafter, for example, the external clock C
The read command RD and the column address C-ADD are fetched in synchronization with the rising edge of LK3.

【０１２０】なお、この場合も、書込み回路２２は非活
性状態とされ、コラムアドレスＣ−ＡＤＤは、アドレス
／データ入力回路２０を介してアドレスバッファ２１に
取り込まれる。In this case as well, write circuit 22 is deactivated, and column address C-ADD is taken into address buffer 21 via address / data input circuit 20.

【０１２１】このようにすると、外部クロックＣＬＫ５
の立ち上がりエッジから所定の遅延時間を経過して、指
定したアドレスを先頭アドレスとして、バンク１１１の
連続する４個のアドレスから１６ビットのデータＱ、Ｑ
＋１、Ｑ＋２、Ｑ＋３が連続して出力される。By doing so, the external clock CLK5
After a predetermined delay time has passed from the rising edge of the bank 111, 16 bits of data Q, Q
+1, Q + 2, and Q + 3 are continuously output.

【０１２２】なお、この場合、データＱ＋１、Ｑ＋２、
Ｑ＋３は、それぞれ、外部クロックＣＬＫ６、ＣＬＫ
７、ＣＬＫ８の立ち上がりエッジから所定の遅延時間を
経過して出力される。In this case, data Q + 1, Q + 2,
Q + 3 are external clocks CLK6 and CLK, respectively.
7. Output after a predetermined delay time from the rising edge of CLK8.

【０１２３】図１４も本発明の一実施例における読出し
動作を説明するためのタイムチャートであり、バンク１
１１をアクセス中にバンク１１２をアクセスする場合を
示しており、図１４Ａは外部クロックＣＬＫ、図１４Ｂ
はコマンド、図１４Ｃは入出力遅延信号／ＲＷＤ、図１
４Ｄはアドレス及び出力データを示している。FIG . 14 is also a time chart for explaining a read operation in one embodiment of the present invention.
FIG. 14A shows a case where the bank 112 is accessed while accessing the external clock CLK.
14C is a command, FIG. 14C is an input / output delay signal / RWD, FIG.
4D indicates an address and output data.

【０１２４】即ち、この場合には、入出力遅延信号／Ｒ
ＷＤ＝Ｈレベルにし、例えば、外部クロックＣＬＫ０の
立ち上がりエッジに同期させて、アクティブ・コマンド
ＡＣＴＶ及びバンク１１１を対象とするロウアドレスＲ
−ＡＤＤ０を取り込ませ、バンク１１１を活性化させ
る。That is, in this case, the input / output delay signal / R
WD = H level, for example, in synchronization with the rising edge of the external clock CLK0, the active command ACTV and the row address R for the bank 111
ADD0 is taken in and the bank 111 is activated.

【０１２５】なお、この場合、書込み回路２２は非活性
状態とされ、ロウアドレスＲ−ＡＤＤ０は、アドレス／
データ入力回路２０を介してアドレスバッファ２１に取
り込まれる。In this case, write circuit 22 is inactivated, and row address R-ADD0 is at address /
The data is taken into the address buffer 21 via the data input circuit 20.

【０１２６】そして、その後、例えば、外部クロックＣ
ＬＫ３の立ち上がりエッジに同期させて、リード・コマ
ンドＲＤ及びコラムアドレスＣ−ＡＤＤを取り込ませ
る。Thereafter, for example, the external clock C
The read command RD and the column address C-ADD are fetched in synchronization with the rising edge of LK3.

【０１２７】なお、この場合も、書込み回路２２は非活
性状態とされ、コラムアドレスＣ−ＡＤＤは、アドレス
／データ入力回路２０を介してアドレスバッファ２１に
取り込まれる。In this case as well, write circuit 22 is inactivated, and column address C-ADD is taken into address buffer 21 via address / data input circuit 20.

【０１２８】このようにすると、外部クロックＣＬＫ５
の立ち上がりエッジから所定の遅延時間を経過して、指
定したアドレスを先頭アドレスとして、バンク１１１の
連続する４個のアドレスから１６ビットのデータＱ、Ｑ
＋１、Ｑ＋２、Ｑ＋３が連続して出力されようとする。By doing so, the external clock CLK5
After a predetermined delay time has passed from the rising edge of the bank 111, 16 bits of data Q, Q
+1, Q + 2, and Q + 3 are continuously output.

【０１２９】そこで、例えば、データＱ＋２の出力に合
わせて、入出力遅延信号／ＲＷＤをＬレベルとし、内部
入出力遅延信号φ_RWDをＬレベルとして、データ出力回
路制御信号φ_QZをＬレベルとする。Therefore, for example, in accordance with the output of data Q + 2, input / output delay signal / RWD is set to L level, internal input / output delay signal φ _{RWD is set} to L level, and data output circuit control signal φ _{QZ is set} to L level. .

【０１３０】このようにすると、データ出力回路２３の
出力状態は、高インピーダンス状態にされると共に、バ
ンク１１１から読み出されたデータＱ＋３のデータ出力
回路２３によるラッチは留保される。Thus, the output state of the data output circuit 23 is set to the high impedance state, and the latch of the data Q + 3 read from the bank 111 by the data output circuit 23 is retained.

【０１３１】そこで、入出力遅延信号／ＲＷＤ＝Ｈレベ
ルにし、外部クロックＣＬＫ９の立ち上がりエッジに同
期させて、アクティブ・コマンドＡＣＴＶ及びバンク１
１２を対象とするロウアドレスＲ−ＡＤＤ１を取り込ま
せ、バンク１１２を活性化させる。Therefore, the input / output delay signal / RWD is set to the H level, and the active command ACTV and the bank 1 are synchronized with the rising edge of the external clock CLK9.
The row address R-ADD1 for the target 12 is taken in, and the bank 112 is activated.

【０１３２】なお、この場合も、書込み回路２２は非活
性状態とされ、ロウアドレスＲ−ＡＤＤ１は、アドレス
／データ入力回路２０を介してアドレスバッファ２１に
取り込まれる。In this case as well, the write circuit 22 is deactivated, and the row address R-ADD1 is taken into the address buffer 21 via the address / data input circuit 20.

【０１３３】また、この場合、入出力遅延信号／ＲＷＤ
＝Ｈレベルとされているので、外部クロックＣＬＫ９の
立ち上がりエッジに同期させて、データＱ＋３がデータ
出力回路２３にラッチされ、外部クロックＣＬＫ９の立
ち上がりエッジから所定の遅延時間遅延して出力データ
Ｑ＋３が外部に出力される。In this case, the input / output delay signal / RWD
= H level, the data Q + 3 is latched in the data output circuit 23 in synchronization with the rising edge of the external clock CLK9, and the output data Q + 3 is externally delayed by a predetermined delay time from the rising edge of the external clock CLK9. Is output to

【０１３４】このように、本発明の一実施例において
は、バンク１１１からデータＱ、Ｑ＋１、Ｑ＋２、Ｑ＋
３を連続して出力させる場合、例えば、データＱ＋３の
出力を外部クロックＣＬＫの１周期分、遅延させること
により、バンク１１２をアクセスすることができる。As described above, in one embodiment of the present invention, data Q, Q + 1, Q + 2, Q +
In the case where 3 is continuously output, the bank 112 can be accessed by, for example, delaying the output of the data Q + 3 by one cycle of the external clock CLK.

【０１３５】なお、バンク１１２をアクセス中に、バン
ク１１１をアクセスすることも、同様にして行うことが
できる。Note that the access to the bank 111 while the bank 112 is being accessed can be performed in the same manner.

【０１３６】図１５は本発明の一実施例における書込み
動作を説明するためのタイムチャートであり、バンク１
１１をアクセスする場合を示しており、図１５Ａは外部
クロックＣＬＫ、図１５Ｂはコマンド、図１５Ｃは入出
力遅延信号／ＲＷＤ、図１５Ｄはアドレス及び入力デー
タを示している。FIG . 15 is a time chart for explaining a write operation in one embodiment of the present invention.
FIG. 15A shows an external clock CLK, FIG. 15B shows a command, FIG. 15C shows an input / output delay signal / RWD, and FIG. 15D shows an address and input data.

【０１３７】即ち、本発明の一実施例においてバンク１
１１に書込みを行う場合には、入出力遅延信号／ＲＷＤ
＝Ｈレベルとし、例えば、外部クロックＣＬＫ０の立ち
上がりエッジに同期させて、アクティブ・コマンドＡＣ
ＴＶ及びバンク１１１を対象とするロウアドレスＲ−Ａ
ＤＤ０を取り込ませ、バンク１１１を活性化する。That is, in one embodiment of the present invention , bank 1
11 is to be written, the input / output delay signal / RWD
= H level, for example, in synchronization with the rising edge of the external clock CLK0, the active command AC
Row address RA for TV and bank 111
DD0 is taken in, and the bank 111 is activated.

【０１３８】なお、この場合、書込み回路２２は非活性
状態とされ、ロウアドレスＲ−ＡＤＤ０は、アドレス／
データ入力回路２０を介してアドレスバッファ２１に取
り込まれる。In this case, write circuit 22 is inactivated, and row address R-ADD0 is at address /
The data is taken into the address buffer 21 via the data input circuit 20.

【０１３９】そして、その後、例えば、外部クロックＣ
ＬＫ３の立ち上がりエッジに同期させて、ライト・コマ
ンドＷＲ及びコラムアドレスＣ−ＡＤＤを取り込ませ
る。Thereafter, for example, the external clock C
The write command WR and the column address C-ADD are fetched in synchronization with the rising edge of LK3.

【０１４０】この場合も、書込み回路２２は非活性状態
とされており、コラムアドレスＣ−ＡＤＤは、アドレス
／データ入力回路２０を介してアドレスバッファ２１に
取り込まれる。Also in this case, write circuit 22 is inactive, and column address C-ADD is taken into address buffer 21 via address / data input circuit 20.

【０１４１】続いて、外部クロックＣＬＫ４、ＣＬＫ
５、ＣＬＫ６、ＣＬＫ７の立ち上がりエッジに同期させ
て、１６ビットのデータＱ、Ｑ＋１、Ｑ＋２、Ｑ＋３を
連続して取り込ませる。Subsequently, external clocks CLK4, CLK
5, in synchronization with the rising edges of CLK6 and CLK7, 16-bit data Q, Q + 1, Q + 2, and Q + 3 are continuously taken in.

【０１４２】この場合、アドレスバッファ２１は非活性
状態とされ、データＱ、Ｑ＋１、Ｑ＋２、Ｑ＋３は、ア
ドレス／データ入力回路２０を介して書込み回路２２に
取り込まれる。In this case, address buffer 21 is deactivated, and data Q, Q + 1, Q + 2, and Q + 3 are taken into write circuit 22 via address / data input circuit 20.

【０１４３】このようにすると、指定したアドレスを先
頭アドレスとして、バンク１１１の連続する４個のアド
レスに１６ビットの入力データＱ、Ｑ＋１、Ｑ＋２、Ｑ
＋３が連続して書き込まれる。In this way, 16 consecutive bits of input data Q, Q + 1, Q + 2, Q
+3 is written continuously.

【０１４４】図１６は本発明の一実施例における書込み
動作を説明するためのタイムチャートであり、バンク１
１１をアクセス中にバンク１１２をアクセスする場合を
示しており、図１６Ａは外部クロックＣＬＫ、図１６Ｂ
はコマンド、図１６Ｃは入出力遅延信号／ＲＷＤ、図１
６Ｄはアドレス及び入力データを示している。FIG . 16 is a time chart for explaining a write operation in one embodiment of the present invention.
FIG. 16A shows a case in which the bank 112 is accessed while accessing the external clock CLK.
16C is a command, FIG. 16C is an input / output delay signal / RWD, FIG.
6D indicates an address and input data.

【０１４５】即ち、この場合には、入出力遅延信号／Ｒ
ＷＤ＝Ｈレベルとし、例えば、外部クロックＣＬＫ０の
立ち上がりエッジに同期させて、アクティブ・コマンド
ＡＣＴＶ及びバンク１１１を対象としてロウアドレスＲ
−ＡＤＤ０を取り込ませ、バンク１１１を活性化する。That is, in this case, the input / output delay signal / R
WD = H level and, for example, in synchronization with the rising edge of the external clock CLK0, the row address R for the active command ACTV and the bank 111 is set.
-ADD0 is taken in and the bank 111 is activated.

【０１４６】なお、この場合、書込み回路２２は非活性
状態とされ、ロウアドレスＲ−ＡＤＤ０は、アドレス／
データ入力回路２０を介してアドレスバッファ２１に取
り込まれる。In this case, write circuit 22 is inactivated, and row address R-ADD0 is at address /
The data is taken into the address buffer 21 via the data input circuit 20.

【０１４７】そして、その後、例えば、外部クロックＣ
ＬＫ３の立ち上がりエッジに同期させて、ライト・コマ
ンドＷＲ及びコラムアドレスＣ−ＡＤＤを取り込ませ
る。Thereafter, for example, the external clock C
The write command WR and the column address C-ADD are fetched in synchronization with the rising edge of LK3.

【０１４８】この場合も、書込み回路２２は非活性状態
とされており、コラムアドレスＣ−ＡＤＤは、アドレス
／データ入力回路２０を介してアドレスバッファ２１に
取り込まれる。Also in this case, write circuit 22 is inactive, and column address C-ADD is taken into address buffer 21 via address / data input circuit 20.

【０１４９】続いて、外部クロックＣＬＫ４、ＣＬＫ
５、ＣＬＫ６の立ち上がりエッジに同期させて、それぞ
れ、データＱ、Ｑ＋１、Ｑ＋２を取り込ませると共に、
データＱ＋２の入力に合わせて入出力遅延信号／ＲＷＤ
をＬレベルにする。Subsequently, external clocks CLK4, CLK
5. In synchronization with the rising edge of CLK6, data Q, Q + 1, and Q + 2 are taken in, respectively.
Input / output delay signal / RWD according to input of data Q + 2
To L level.

【０１５０】この場合、アドレスバッファ２１は非活性
状態とされ、データＱ、Ｑ＋１はアドレス／データ入力
回路２０を介して書込み回路２２に取り込まれる。In this case, the address buffer 21 is deactivated, and the data Q and Q + 1 are taken into the write circuit 22 via the address / data input circuit 20.

【０１５１】しかし、データＱ＋２は、アドレス／デー
タ入力回路２０にはラッチされるが、データＱ＋２の入
力に合わせて入出力遅延信号／ＲＷＤ＝Ｌレベルとされ
るので、書込み回路２２には取り込まれず、アドレス／
データ入力回路２０が出力し続ける。However, the data Q + 2 is latched in the address / data input circuit 20, but is not taken in by the write circuit 22 because the input / output delay signal / RWD is set to the L level according to the input of the data Q + 2. ,address/
The data input circuit 20 keeps outputting.

【０１５２】その後、データＱの入力が終了すると、入
出力遅延信号／ＲＷＤはＨレベルになるが、この場合、
書込み回路制御信号φ_Wが書込み回路２２に供給され、
アドレス／データ入力回路２０が出力しているデータＱ
＋２が書込み回路２２に取り込まれる。After that, when the input of the data Q is completed, the input / output delay signal / RWD becomes H level.
The write circuit control signal φ _W is supplied to the write circuit 22,
Data Q output from the address / data input circuit 20
+2 is taken into the write circuit 22.

【０１５３】そこで、続いて、外部クロックＣＬＫ７の
立ち上がりエッジに同期させて、アクティブ・コマンド
ＡＣＴＶ及びバンク１１２を対象とするロウアドレスＲ
−ＡＤＤ１を取り込ませ、バンク１１２を活性化させ
る。Then, subsequently, the active command ACTV and the row address R for the bank 112 are synchronized with the rising edge of the external clock CLK7.
-ADD1 is taken in and the bank 112 is activated.

【０１５４】なお、この場合には、書込み回路２２は非
活性状態とされ、ロウアドレスＲ−ＡＤＤ１は、アドレ
ス／データ入力回路２０を介してアドレスバッファ２１
に取り込まれる。In this case, write circuit 22 is deactivated, and row address R-ADD1 is supplied to address buffer 21 via address / data input circuit 20.
It is taken in.

【０１５５】次に、外部クロックＣＬＫ８の立ち上がり
エッジに同期させて、データＱ＋３を取り込ませる。こ
の場合、アドレスバッファ２１は非活性状態とされ、デ
ータＱ＋３は、アドレス／データ入力回路２０を介して
書込み回路２２に取り込まれる。Next, data Q + 3 is taken in synchronization with the rising edge of the external clock CLK8. In this case, the address buffer 21 is deactivated, and the data Q + 3 is taken into the write circuit 22 via the address / data input circuit 20.

【０１５６】このように、本発明の一実施例において
は、バンク１１１にデータＱ、Ｑ＋１、Ｑ＋２、Ｑ＋３
を連続して書き込む場合、例えば、データＱ＋３の入力
を外部クロックＣＬＫの１周期分、遅延させることによ
り、バンク１１２をアクセスすることができる。As described above, in one embodiment of the present invention , data Q, Q + 1, Q + 2, Q + 3 are stored in the bank 111.
, The bank 112 can be accessed by, for example, delaying the input of the data Q + 3 by one cycle of the external clock CLK.

【０１５７】なお、バンク１１２をアクセス中に、バン
ク１１１をアクセスすることも、同様にして行うことが
できる。Note that the access to the bank 111 while the bank 112 is being accessed can be performed in the same manner.

【０１５８】本発明の一実施例によれば、入出力遅延信
号／ＲＷＤ用の外部端子１１７を余分に設けているが、
外部端子１０９₀〜１０９₉はアドレスＡ０〜Ａ９入力用
及びデータＤＱ０〜ＤＱ９入出力用に兼用されているの
で、９個の外部端子を減らすことができ、この分、価格
の低減化を図ることができる。According to the embodiment of the present invention, the external terminal 117 for the input / output delay signal / RWD is additionally provided.
Since the external terminals 109 _{0 to} 109 ₉ are also used for inputting the addresses A0 to A9 and inputting / outputting the data DQ0 to DQ9, nine external terminals can be reduced, and the price can be reduced accordingly. Can be.

【０１５９】また、本発明の一実施例によれば、入出力
遅延信号／ＲＷＤ用の外部端子１１７及びＡＮＤ回路１
１４、１１５を設けているので、バンク１１１、１１２
のいずれかにアクセス中に、他のバンクをアクセスする
ことができ、データ処理の高速化を図ることができる。According to one embodiment of the present invention, the external terminal 117 for the input / output delay signal / RWD and the AND circuit 1
14 and 115, the banks 111 and 112 are provided.
During access to any one of the banks, another bank can be accessed, and the speed of data processing can be increased.

【０１６０】なお、本発明の一実施例では、外部端子１
０９₁₀〜１０９₁₅は、データＤＱ１０〜ＤＱ１５入出力
用とされているが、これら外部端子１０９₁₀〜１０９₁₅
については、図１７に示すように、データＤＱ１０〜Ｄ
Ｑ１５入出力用と、内部回路の動作を制御する制御信号
Ｓ０〜Ｓ５入力用とに兼用するようにしても良い。In one embodiment of the present invention , the external terminal 1
09 _{10-109 15} has been a data DQ10~DQ15 for input and output, these external terminals 109 _{10-109 15}
As shown in FIG. 17, data DQ10 to DQ
The input and output of Q15 and the input of control signals S0 to S5 for controlling the operation of the internal circuit may be shared.

【０１６１】また、アドレス入力用とデータ入出力用と
に兼用される外部端子を備える場合において、アドレス
のビット数がデータのビット数よりも多い場合には、ア
ドレス入力用とデータ入出力用とに兼用される外部端子
以外のアドレス入力用の外部端子については、内部回路
の動作を制御する制御信号の入力用に兼用するようにし
ても良く、このようにする場合には、外部端子を増加す
ることなく、機能の拡大を図ることができる。In the case where an external terminal which is used for both address input and data input / output is provided, if the number of bits of the address is larger than the number of bits of data, the address input and the data input / output are used. The external terminals for address input other than the external terminals also used for input may be shared for inputting control signals for controlling the operation of the internal circuit. In such a case, the number of external terminals is increased. The function can be expanded without performing.

【０１６２】[0162]

【発明の効果】以上のように、本発明によれば、アドレ
ス入力用とデータ入出力用とに兼用される外部端子を備
えるとしているので、その分、外部端子の数を減らすこ
とができ、価格の低減化を図ることができる。As described above, according to the present invention, since the external terminals used for both address input and data input / output are provided, the number of external terminals can be reduced accordingly. The price can be reduced.

【０１６３】なお、複数のバンクを有する場合において
は、外部から供給される所定の制御信号に基づいてデー
タの入出力のタイミングを外部クロックの任意の周期分
遅延させるデータ入出力遅延手段を設ける場合、一のバ
ンクをアクセス中に他のバンクをアクセスすることがで
き、データ処理の高速化を図ることができる。When a plurality of banks are provided, a data input / output delay means for delaying the data input / output timing by an arbitrary period of the external clock based on a predetermined control signal supplied from the outside is provided. , While one bank is being accessed, the other bank can be accessed, and the speed of data processing can be increased.

【０１６４】また、アドレス入力用とデータ入出力用と
に兼用される外部端子を備える場合において、アドレス
のビット数と、データのビット数とが異なる場合には、
アドレス入力用とデータ入出力用とに兼用される外部端
子以外のアドレス入力用又はデータ入出力用の外部端子
については、内部回路の動作を制御する制御信号の入力
用に兼用するようにしても良く、このようにする場合に
は、外部端子を増加することなく、機能の拡大を図るこ
とができる。In the case where an external terminal used for both address input and data input / output is provided, if the number of address bits and the number of data bits are different,
An external terminal for address input or data input / output other than an external terminal used for both address input and data input / output may also be used for input of a control signal for controlling operation of an internal circuit. In this case, the function can be expanded without increasing the number of external terminals.

【図面の簡単な説明】[Brief description of the drawings]

【図１】参考例のＳＤＲＡＭの要部を示す回路図であ
る。FIG. 1 is a circuit diagram showing a main part of an SDRAM of a reference example .

【図２】参考例のＳＤＲＡＭが設けているアドレス／デ
ータ入力回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of an address / data input circuit provided in an SDRAM of a reference example .

【図３】参考例のＳＤＲＡＭが設けているアドレス・バ
ッファの構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of an address buffer provided in an SDRAM of a reference example .

【図４】参考例のＳＤＲＡＭが設けている書込み回路の
一部分の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a part of a write circuit provided in the SDRAM of the reference example .

【図５】図４に示す回路の動作を説明するための波形図
である。FIG. 5 is a waveform chart for explaining the operation of the circuit shown in FIG. 4;

【図６】参考例のＳＤＲＡＭが設けているデータ出力回
路の一部分の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a part of a data output circuit provided in the SDRAM of the reference example .

【図７】参考例のＳＤＲＡＭに必要な外部端子の一部を
配列の順序を無視して示す図である。FIG. 7 is a diagram showing some external terminals required for the SDRAM of the reference example, ignoring the order of arrangement.

【図８】参考例のＳＤＲＡＭにおける読出し動作を説明
するためのタイムチャートである。FIG. 8 is a time chart for explaining a read operation in the SDRAM of the reference example .

【図９】参考例のＳＤＲＡＭにおける書込み動作を説明
するためのタイムチャートである。FIG. 9 is a time chart for explaining a write operation in the SDRAM of the reference example .

【図１０】参考例のＳＤＲＡＭにおける外部端子の他の
使用例を示す図である。FIG. 10 is a diagram showing another usage example of the external terminal in the SDRAM of the reference example .

【図１１】本発明の一実施例の要部を示す回路図であ
る。FIG. 11 is a circuit diagram showing a main part of one embodiment of the present invention.

【図１２】本発明の一実施例に必要な外部端子の一部を
配列の順序を無視して示す図である。FIG. 12 is a diagram showing a part of external terminals required for an embodiment of the present invention, ignoring the order of arrangement.

【図１３】本発明の一実施例における読出し動作（一方
のバンクをアクセスする場合）を説明するためのタイム
チャートである。FIG. 13 is a time chart for explaining a read operation (when one bank is accessed) in one embodiment of the present invention.

【図１４】本発明の一実施例における読出し動作（一方
のバンクをアクセス中に他方のバンクをアクセスする場
合）を説明するためのタイムチャートである。FIG. 14 is a time chart for explaining a read operation (when accessing one bank while accessing another bank) in one embodiment of the present invention;

【図１５】本発明の一実施例における書込み動作（一方
のバンクをアクセスする場合）を説明するためのタイム
チャートである。FIG. 15 is a time chart for explaining a write operation (when one bank is accessed) in one embodiment of the present invention.

【図１６】本発明の一実施例における書込み動作（一方
のバンクをアクセス中に他方のバンクをアクセスする場
合）を説明するためのタイムチャートである。FIG. 16 is a time chart for explaining a write operation (when accessing one bank while accessing another bank) in one embodiment of the present invention;

【図１７】本発明の一実施例における外部端子の他の使
用例を示す図である。FIG. 17 is a diagram showing another usage example of the external terminal in one embodiment of the present invention.

【図１８】従来のＳＤＲＡＭの一例の要部を示す回路図
である。FIG. 18 is a circuit diagram showing a main part of an example of a conventional SDRAM.

【図１９】図１８に示す従来のＳＤＲＡＭに必要な外部
端子の一部を配列の順序を無視して示す図である。19 is a diagram showing some external terminals required for the conventional SDRAM shown in FIG. 18 ignoring the order of arrangement.

【図２０】図１８に示す従来のＳＤＲＡＭにおける読出
し動作を説明するためのタイムチャートである。20 is a time chart for describing a read operation in the conventional SDRAM shown in FIG.

【図２１】図１８に示す従来のＳＤＲＡＭにおける書込
み動作を説明するためのタイムチャートである。21 is a time chart for describing a write operation in the conventional SDRAM shown in FIG.

【符号の説明】[Explanation of symbols]

φ_CLK 内部クロック φ_A アドレスバッファ制御信号 φ_W 書込み回路制御信号 φ_Q データ出力回路制御信号φ _CLK internal clock φ _A address buffer control signal φ _W write circuit control signal φ _Q data output circuit control signal

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】アドレス入力用とデータ入出力用とに兼用
される外部端子と、 複数のバンクと、 外部から供給される所定の制御信号に基づいてデータの
入出力のタイミングを外部クロックの任意の周期分遅延
させるデータ入出力遅延手段とを設けている ことを特徴
とするシンクロナスＤＲＡＭ。An external terminal used for both address input and data input / output , a plurality of banks, and a data control circuit based on a predetermined control signal supplied from the outside.
I / O timing is delayed by any period of external clock
And a data input / output delay means . 【請求項２】アドレス入力用とデータ入出力用とに兼用
される外部端子と、 アドレス入力用又はデータ入出力用と制御信号入力用と
に兼用される外部端子と、複数のバンクと、 外部から供給される所定の制御信号に基づいてデータの
入出力のタイミングを外部クロックの任意の周期分遅延
させるデータ入出力遅延手段とを設けている ことを特徴
とするシンクロナスＤＲＡＭ。2. A external terminal which is also used as the address input and the data input and output, an external terminal is also used to address for input or data input and output and control signal input, and a plurality of banks, external Data based on a predetermined control signal supplied from
I / O timing is delayed by any period of external clock
And a data input / output delay means .