JP3323555B2 - Image processing apparatus and method - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は画像処理装置およびその
方法に関し、例えば、画像データを圧縮してメモリに記
憶させる画像処理に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus and method, for example, to image processing for compressing image data and storing it in a memory.

【０００２】[0002]

【従来の技術】レーザビームプリンタ（以下「ＬＢＰ」
という）のようなページプリンタにおいては、プリンタ
エンジンの印刷スピードに合わせて、ラスタライズした
画像データを転送しなければならない。そのため、多値
画像データを印刷するページプリンタでは、１頁分の画
像データをメモリへ記憶した後、該画像データをプリン
タエンジンへ出力する構成になるが、そのデータ量は、
４００dpiモノクロＡ４サイズで１６Ｍバイト、同Ａ３
サイズで３２Ｍバイトになる。さらに４００dpiフルカ
ラーＡ３サイズでは、９６Ｍバイトの膨大なデータ量に
なり、この画像データをそのまま記憶するには、例えば
４Ｍビツトのメモリチツプを１９２個も必要とする。2. Description of the Related Art Laser beam printers (hereinafter "LBP")
Page printer), rasterized image data must be transferred in accordance with the printing speed of the printer engine. Therefore, a page printer that prints multi-valued image data stores image data of one page in a memory, and then outputs the image data to a printer engine.
16 dpi in 400 dpi monochrome A4 size, A3 size
The size becomes 32 Mbytes. Furthermore, in the 400 dpi full color A3 size, a huge data amount of 96 Mbytes is required. For example, 192 4 Mbit memory chips are required to store this image data as it is.

【０００３】そこで、従来のページプリンタにおいて
は、画像データを、圧縮手段によつて圧縮した後、メモ
リへ記憶することで、必要メモリ容量を低減する構成が
とられていた。 （１）さらに、多値画像データのみを扱う前記ページプ
リンタにおいては、黒文字のように２値データとして扱
えるデータも、ホストから多値データとして受信してい
た。Therefore, in a conventional page printer, a configuration is adopted in which the required memory capacity is reduced by compressing image data by a compression means and storing the compressed image data in a memory. (1) Further, in the page printer that handles only multivalued image data, data that can be handled as binary data, such as black characters, is also received from the host as multivalued data.

【０００４】（２）また、２値および多値の両画像デー
タを扱う前記ページプリンタにおいては、２値画像デー
タを記憶するメモリと、多値画像データを記憶するメモ
リとを、それぞれ別に備えていた。 （３）また、従来のページプリンタは、１頁１画像の場
合、該画像の横サイズデータ，縦サイズデータ、続いて
イメージデータの順に画像データを受信し、また、１頁
複数画像の場合、第１画像の横サイズデータ，縦サイズ
データ，イメージデータ、第２画像の横サイズデータ，
縦サイズデータ，イメージデータ、…、第ｎ画像の横サ
イズデータ，縦サイズデータ，イメージデータの順に画
像データを受信していた。(2) In the page printer which handles both binary and multi-valued image data, a memory for storing binary image data and a memory for storing multi-valued image data are separately provided. Was. (3) A conventional page printer receives image data in the order of horizontal size data, vertical size data, and image data in the case of one image per page, and in the case of multiple images per page, Horizontal size data, vertical size data, image data of the first image, horizontal size data of the second image,
Image data is received in the order of vertical size data, image data,..., Horizontal size data of the nth image, vertical size data, and image data.

【０００５】（４）また、フアクシミリなどで用いられ
ているランレングスをハフマン符号化する圧縮方法は、
該圧縮専用のＬＳＩによつて高速処理が期待できる。し
かし、従来のページプリンタに該ＬＳＩを採用した場
合、網線を使用するような面積階調表現の多い中間調画
像では、ランレングスの出現頻度が規格化された符号割
付けからはずれて、充分な圧縮率が得られなかつた。そ
こで、従来のページプリンタにおいて、ランレングスを
ハフマン符号化せずに数値として蓄えておいて、簡単な
ハードウエアで展開出力する方法が考えられていた。(4) A compression method for Huffman coding of run length used in facsimile and the like is as follows.
High-speed processing can be expected by the compression-dedicated LSI. However, when the LSI is used in a conventional page printer, the appearance frequency of the run length deviates from the standardized code assignment in a halftone image having a large area gradation expression such as using a halftone line. No compression ratio was obtained. Therefore, in a conventional page printer, a method has been considered in which run lengths are stored as numerical values without performing Huffman coding, and are developed and output with simple hardware.

【０００６】[0006]

【発明が解決しようとする課題】しかし、上記従来例に
おいては、次のような問題点があつた。すなわち、上記
従来例の（１）においては、２値データで充分な画像デ
ータも、助長な情報を含む多値データとして伝送しなけ
ればならず、伝送時間が長くなる欠点があつた。However, the above-described conventional example has the following problems. That is, in the above-described conventional example (1), even image data sufficient for binary data must be transmitted as multi-valued data including assisting information, which has a disadvantage that the transmission time is long.

【０００７】また、上記従来例の（２）においては、２
値画像データメモリと、多値画像データメモリとを別々
に備えなければならず、その分コストがかさむ欠点があ
り、さらに、画像印刷に先だつて、それぞれ伸長した２
値画像データと多値画像データを合成する必要があるた
め、処理回路が複雑になる欠点もあつた。また、上記従
来例の（３）においては、１頁１画像の場合は、横縦サ
イズデータに応じて適切なビツト数割当が実現された
が、１頁複数画像の場合は、１頁へ最大画像を形成する
場合と同様のビツト数割当が行われていたので、とくに
複数画像の合計画像データ量が少ない場合、メモリを有
効に利用できない欠点があつた。In the above-mentioned conventional example (2), 2
A value image data memory and a multi-value image data memory must be provided separately, which has the disadvantage of increasing costs.
Since it is necessary to combine the value image data and the multi-value image data, there is also a disadvantage that the processing circuit becomes complicated. Further, in (3) of the above conventional example, in the case of one image per page, an appropriate number of bits is allocated in accordance with the horizontal and vertical size data. Since the same number of bits is allocated as in the case of forming an image, the memory cannot be used effectively, especially when the total image data amount of a plurality of images is small.

【０００８】また、上記従来例の（４）においては、比
較的容易に展開出力でき、かつ高速処理が可能である
が、網線を使用した中間調画像領域において、多くのラ
ンが発生して充分な圧縮効果が期待できなかつた。Further, in the above-mentioned prior art (4), although the output and output can be performed relatively easily and the high-speed processing is possible, many runs occur in the halftone image area using the mesh line. A sufficient compression effect cannot be expected.

【０００９】本発明は、上述の問題を解決するためのも
ので、画像データの伝送時間を削減することを目的とす
る。さらに、画像データの種類ごとにメモリを用意する
必要をなくすことを目的とする。The present invention has been made to solve the above-described problem, and has as its object to reduce the transmission time of image data. Another object is to eliminate the need to prepare a memory for each type of image data.

【００１０】さらに、複数種類の画像データを、複数種
類の画像データとして復元可能に、量子化を利用する、
同様の方法で圧縮して効率良くメモリに格納することを
他の目的とする。またその一方で、伸長時には、圧縮率
を高めた影響をできるだけ受けないように、画質劣化を
防止可能にすることを他の目的とする。[0010] Furthermore, quantization is used so that a plurality of types of image data can be restored as a plurality of types of image data.
Another object is to compress the data in the same manner and efficiently store the data in the memory. On the other hand, another object of the present invention is to make it possible to prevent the image quality from deteriorating so as not to be affected as much as possible by increasing the compression ratio during decompression.

【００１１】[0011]

【課題を解決するための手段】本発明は、前記の目的を
達成する一手段として、以下の構成を備える。本発明に
かかる画像処理装置は、入力画像データが、一画素を二
値で表す二値画像データか、一画素を多値で表す多値画
像データかを判定する判定手段と、前記二値画像データ
の各画素を、前記多値画像データのダイナミックレンジ
における最大値 >第一の中間値 > 第二の中間値 > 最小
値の関係を有し、かつ、その画素の値に応じて選択され
る前記第一または第二の中間値に置換した多値化画像デ
ータを出力する拡張手段と、前記多値画像データと判定
された入力画像データ、および、前記多値化画像データ
を量子化を利用して圧縮する圧縮手段と、前記判定結果
が付加された、圧縮された画像データを記憶するメモリ
とを有することを特徴とする。The present invention has the following arrangement as one means for achieving the above object. An image processing apparatus according to the present invention, wherein the input image data is a binary image data representing one pixel in binary or a multi-valued image data representing one pixel in multi-valued; Each pixel of the data has a relationship of maximum value> first intermediate value> second intermediate value> minimum value in the dynamic range of the multi-valued image data, and is selected according to the value of the pixel Expansion means for outputting multi-valued image data replaced with the first or second intermediate value, input image data determined as the multi-valued image data, and quantization of the multi-valued image data And a memory for storing the compressed image data to which the determination result is added.

【００１２】また、入力画像データが、一画素を二値で
表す二値画像データか、一画素を多値で表す多値画像デ
ータかを判定する判定手段と、前記二値画像データの各
画素を、前記多値画像データのダイナミックレンジにお
ける最大値 > 第一の中間値 >第二の中間値 > 最小値の
関係を有し、かつ、その画素の値に応じて選択される前
記第一または第二の中間値に置換した多値化画像データ
を出力する拡張手段と、前記多値画像データと判定され
た入力画像データ、および、前記多値化画像データを量
子化を利用して圧縮する圧縮手段と、前記判定結果が付
加された、圧縮された画像データを記憶するメモリと、
前記メモリに記憶された画像データを伸長する伸長手段
と、伸長された画像データに対応する前記判定結果が前
記二値画像データを示す場合、所定の閾値により、その
画像データを、前記最大値および最小値の二値によって
一画素を表す二値画像データに変換する変換手段とを有
することを特徴とする。A determining means for determining whether the input image data is binary image data representing one pixel in binary or multi-valued image data representing one pixel in multi-valued; Has a relationship of the maximum value> first intermediate value> second intermediate value> minimum value in the dynamic range of the multi-valued image data, and the first or the selected according to the value of the pixel Expansion means for outputting multi-valued image data replaced with a second intermediate value, input image data determined to be the multi-valued image data, and compressing the multi-valued image data using quantization Compression means, a memory for storing the compressed image data to which the determination result is added,
Decompression means for decompressing the image data stored in the memory, when the determination result corresponding to the decompressed image data indicates the binary image data, a predetermined threshold value, the image data, the maximum value and Conversion means for converting into binary image data representing one pixel by the minimum binary value.

【００１３】本発明にかかる画像処理方法は、入力画像
データが、一画素を二値で表す二値画像データか、一画
素を多値で表す多値画像データかを判定し、前記二値画
像データの各画素を、前記多値画像データのダイナミッ
クレンジにおける最大値 > 第一の中間値 > 第二の中間
値 > 最小値の関係を有し、かつ、その画素の値に応じ
て選択される前記第一または第二の中間値に置換した多
値化画像データに拡張し、前記多値画像データと判定さ
れた入力画像データ、および、前記多値化画像データを
量子化を利用して圧縮し、前記判定結果が付加された、
圧縮された画像データをメモリに記憶することを特徴と
する。In the image processing method according to the present invention, it is determined whether the input image data is binary image data representing one pixel in binary or multi-valued image data representing one pixel in multiple values. Each pixel of the data has a relationship of maximum value> first intermediate value> second intermediate value> minimum value in the dynamic range of the multi-valued image data, and is selected according to the value of the pixel Expanding to the multi-valued image data replaced with the first or second intermediate value, input image data determined to be the multi-valued image data, and compressing the multi-valued image data using quantization And the judgment result is added,
It is characterized in that the compressed image data is stored in a memory.

【００１４】また、入力画像データが、一画素を二値で
表す二値画像データか、一画素を多値で表す多値画像デ
ータかを判定し、前記二値画像データの各画素を、前記
多値画像データのダイナミックレンジにおける最大値 >
第一の中間値 > 第二の中間値> 最小値の関係を有し、
かつ、その画素の値に応じて選択される前記第一または
第二の中間値に置換した多値化画像データに拡張し、前
記多値画像データと判定された入力画像データ、およ
び、前記多値化画像データを量子化を利用して圧縮し、
前記判定結果が付加された、圧縮された画像データをメ
モリに記憶し、前記メモリに記憶された画像データを伸
長し、伸長された画像データに対応する前記判定結果が
前記二値画像データを示す場合、所定の閾値により、そ
の画像データを、前記最大値および最小値の二値によっ
て一画素を表す二値画像データに変換することを特徴と
する。Further, it is determined whether the input image data is binary image data representing one pixel in binary or multi-valued image data representing one pixel in multi-value, and each pixel of the binary image data is Maximum value in the dynamic range of multi-valued image data>
Has a relationship of first intermediate value> second intermediate value> minimum value,
And expanding the multivalued image data replaced with the first or second intermediate value selected according to the value of the pixel, the input image data determined to be the multivalued image data, and Quantized image data is compressed using quantization,
The compressed image data to which the determination result is added is stored in a memory, and the image data stored in the memory is expanded. The determination result corresponding to the expanded image data indicates the binary image data. In this case, the image data is converted into binary image data representing one pixel by the binary of the maximum value and the minimum value according to a predetermined threshold value.

【００１５】[0015]

【実施例】以下、本発明に係る一実施例の画像形成装置
を図面を参照して詳細に説明する。なお、以下の実施例
においては、本発明をプリンタへ適用した一例を説明す
るが、本発明はこれに限定されるものではなく、画像を
形成するすべての装置に適用できることはいうまでもな
い。また、以下の実施例においては、モノクロ多値階調
画像を例に説明するが、フルカラー画像でもよいことは
いうまでもない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an image forming apparatus according to an embodiment of the present invention will be described in detail with reference to the drawings. In the following embodiments, an example in which the present invention is applied to a printer will be described. However, the present invention is not limited to this, and it goes without saying that the present invention can be applied to all devices that form images. In the following embodiments, a monochrome multi-valued gradation image will be described as an example, but it goes without saying that a full-color image may be used.

【００１６】[0016]

【第1実施例】図1は本実施例のプリンタの構成例を示す
ブロック図である。同図において、101はインタフェイ
スI/Fで、ホストコンピュータなどの外部機器(不図示)
から、画像データなどを受信する。なお、入力画像デー
タは、画像データが2値であるか多値であるかなどを示
すデータフォーマットコマンドと、それに続く画像デー
タで構成される。さらに、該画像データの2値画像デー
タは例えば8画素ごとにパッキングされ、また、多値画
像データは例えば1画素ごとに、バイト単位で送られて
くる。102はビット拡張回路で、I/F101から入力された2
値画像データをビット拡張する。First Embodiment FIG. 1 is a block diagram showing an example of the configuration of a printer according to the present embodiment. In FIG. 1, reference numeral 101 denotes an interface I / F, which is an external device (not shown) such as a host computer.
Receives image data and the like. The input image data includes a data format command indicating whether the image data is binary or multi-valued, and image data following the data format command. Further, the binary image data of the image data is packed, for example, every eight pixels, and the multivalued image data is sent, for example, every one pixel in byte units. 102 is a bit extension circuit, 2 input from the I / F 101
Bit-extend value image data.

【００１７】図２はビツト拡張回路１０２の構成例を示
すブロツク図である。同図において、３０１はラツチ
で、Ｉ／Ｆ１０１から入力されたデータをラツチする。
３０２はシフトレジスタで、ラツチ３０１から入力され
た例えば８ビツトのデータを１ビツトずつ出力する。FIG. 2 is a block diagram showing a configuration example of the bit extension circuit 102. In the figure, reference numeral 301 denotes a latch for latching data input from the I / F 101.
A shift register 302 outputs, for example, 8-bit data input from the latch 301 one bit at a time.

【００１８】３０３はセレクタで、端子Ａにはラツチ３
０１からデータを入力し、端子Ｂの各ビツトに対応する
端子には、シフトレジスタ３０２から出力された１ビツ
トデータを、パラレルに入力する。さらに、セレクタ３
０３は、選択端子ＳにＩ／Ｆ１０１からイネーブル信号
ENBを入力し、該信号に応じて、端子Ａまたは端子Ｂへ
入力したデータの一方を出力する。Reference numeral 303 denotes a selector.
Data is input from the terminal 01, and one bit data output from the shift register 302 is input in parallel to the terminal B corresponding to each bit. Furthermore, selector 3
03 is an enable signal from the I / F 101 to the selection terminal S
ENB is input, and one of the data input to terminal A or terminal B is output according to the signal.

【００１９】すなわち、ビツト拡張回路１０２は、多値
画像データを受信する場合は、Ｉ／Ｆ１０１によつてそ
の機能をデイゼーブルされ、入力した画像データをビツ
ト拡張せずにそのまま出力し、他方、２値画像データを
受信する場合は、Ｉ／Ｆ１０１によつてその機能がイネ
ーブルされ、入力した画像データを、図３に一例を示す
ように、例えば８ビツトに拡張して出力する。That is, when multi-valued image data is received, the function of the bit extension circuit 102 is disabled by the I / F 101, and the input image data is output as it is without bit extension. When the value image data is received, its function is enabled by the I / F 101, and the input image data is expanded and output to, for example, 8 bits as shown in FIG.

【００２０】再び、図１において、１０３はブロツク化
回路で、ビツト拡張回路１０２から入力された画像デー
タを、例えば８×８画素のブロツク状に切り出す。１０
４は離散コサイン変換器ＤＣＴで、ブロツク化回路１０
３から入力したブロツクを離散コサイン変換する。１０
５は量子化器で、ＤＣＴ１０４から入力したＤＣＴ係数
を量子化する。Referring again to FIG. 1, reference numeral 103 denotes a block forming circuit which cuts out the image data input from the bit expanding circuit 102 into, for example, a block of 8.times.8 pixels. 10
4 is a discrete cosine transformer DCT, which is a block forming circuit 10
3 is subjected to discrete cosine transform. 10
A quantizer 5 quantizes the DCT coefficient input from the DCT 104.

【００２１】１０６は符号化回路で、量子化器１０５か
ら入力された量子化データを符号化する。１０７はメモ
リで、符号化回路１０６から入力された符号データを記
憶する。本実施例は、印刷すべき１頁分の画像データ
を、圧縮してメモリ１０７に格納した後、メモリ１０７
に格納された符号データを伸長する。An encoding circuit 106 encodes the quantized data input from the quantizer 105. A memory 107 stores the code data input from the encoding circuit 106. In this embodiment, after one page of image data to be printed is compressed and stored in the memory 107,
Decompress the code data stored in.

【００２２】108は復号回路で、メモリ107に記憶された
符号データを復号する。109は逆量子化器で、復号回路1
08から入力された量子化データを逆量子化する。110は
逆離散コサイン変換器IDCTで、逆量子化器109から入力
されたDCT係数を逆離散コサイン変換する。A decoding circuit 108 decodes the code data stored in the memory 107. 109 is an inverse quantizer, which is a decoding circuit 1
Dequantizes the quantized data input from 08. An inverse discrete cosine transformer IDCT 110 performs an inverse discrete cosine transform of the DCT coefficient input from the inverse quantizer 109.

【００２３】１１１は逆ブロツク化回路で、ＩＤＣＴ１
１０から入力されたブロツクをラスタライズする。逆ブ
ロツク化回路１１１から出力された画像データは、プリ
ンタエンジン（不図示）のラスタスキヤン動作に同期し
て、プリンタエンジンへ送られ、１頁分の印刷が実行さ
れる。Reference numeral 111 denotes an inverse blocking circuit, which is an IDCT1.
The block input from step 10 is rasterized. The image data output from the reverse blocking circuit 111 is sent to the printer engine in synchronization with a raster scan operation of the printer engine (not shown), and one page of printing is executed.

【００２４】以上説明したように、本実施例によれば、
簡易な構成のビツト拡張回路によつて、入力された２値
画像データを、多値画像データと同様のビツト数に拡張
した後、圧縮して記憶するので次の効果がある。 （１）２値データで充分な画像データを多値データとし
て伝送する必要がなく、伝送時間が長くなることがな
い。As described above, according to the present embodiment,
Since the input binary image data is expanded to the same number of bits as the multi-valued image data by the simple configuration of the bit expansion circuit and then compressed and stored, the following effects are obtained. (1) It is not necessary to transmit sufficient image data as multi-valued data with binary data, and the transmission time does not become long.

【００２５】（２）２値画像データメモリと、多値画像
データメモリとを別々に備える必要がなく、画像印刷に
先だつて、それぞれ伸長した２値画像データと多値画像
データを合成する必要もないので、装置のコストを低減
できる。(2) It is not necessary to separately provide a binary image data memory and a multi-valued image data memory, and it is also necessary to combine the decompressed binary image data and the multi-valued image data before printing the image. Since there is no device, the cost of the apparatus can be reduced.

【００２６】[0026]

【第２実施例】以下、本発明に係る第２実施例を説明す
る。なお、第２実施例において、第１実施例と略同様の
構成については、同一符号を付して、その詳細説明を省
略する。図４は本実施例のビツト拡張回路１０２の構成
例を示すブロツク図である。Second Embodiment Hereinafter, a second embodiment according to the present invention will be described. In the second embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. FIG. 4 is a block diagram showing a configuration example of the bit extension circuit 102 of the present embodiment.

【００２７】同図において、４０１〜４０８はそれぞれ
ラツチで、Ｉ／Ｆ１０１から入力された画素データをそ
れぞれラツチする。すなわち、本実施例は、Ｉ／Ｆ１０
１によつて、第１画素はラツチａ４０１に、第２画素は
ラツチｂ４０１に、…、第８画素はラツチａ４０１に、
それぞれラツチする。４１０はビツト拡張器で、Ｉ／Ｆ
１０１から入力した８画素の２値画像データを、それぞ
れ８ビツトに拡張して、合計６４ビツトの画像データと
して出力する。In the figure, reference numerals 401 to 408 denote latches, respectively, for latching pixel data input from the I / F 101. That is, in the present embodiment, the I / F 10
1, the first pixel is on the latch a401, the second pixel is on the latch b401,..., The eighth pixel is on the latch a401,
Latch each. Reference numeral 410 denotes a bit extender, and an I / F
The binary image data of 8 pixels input from 101 is expanded to 8 bits each and output as a total of 64 bits of image data.

【００２８】４０９はセレクタで、６４ビツトの端子Ａ
にはラツチ４０１〜４０８からデータを、６４ビツトの
端子Ｂにはビツト拡張器４１０からデータをそれぞれ入
力して、選択端子Ｓに入力したＩ／Ｆ１０１からイネー
ブル信号ENBに応じて、端子Ａまたは端子Ｂへ入力した
合計６４ビツトのデータの一方を出力する。図５はビツ
ト拡張器４１０の詳細構成例を示すブロツク図で、同図
に示すようにビツト拡張器４１０は、例えば、ラツチ４
１１で構成され、ラツチ４１１の各ビツト出力を、セレ
クタ４０９の端子Ｂの各８ビツトへパラレルに入力す
る。A selector 409 is a 64-bit terminal A.
, Data from the latches 401 to 408 and data from the bit extender 410 to the 64-bit terminal B, respectively, and the terminal A or the terminal according to the enable signal ENB from the I / F 101 input to the selection terminal S. One of the 64-bit data input to B is output. FIG. 5 is a block diagram showing a detailed configuration example of the bit extender 410. As shown in FIG.
11, each bit output of the latch 411 is input in parallel to each 8 bits of the terminal B of the selector 409.

【００２９】すなわち、ビツト拡張回路１０２は、多値
画像データを受信する場合は、順次Ｉ／Ｆ１０１から入
力される画像データをラツチして、８画素まとめて６４
ビツトの画像データとして出力し、他方、２値画像デー
タを受信する場合は、Ｉ／Ｆ１０１から入力される画像
データを８ビツトに拡張して、６４ビツトの画像データ
として出力する。That is, when multi-valued image data is received, the bit extension circuit 102 sequentially latches the image data input from the I / F 101 and collectively stores 64 pixels for 8 pixels.
When the image data is output as bit image data and binary image data is received, the image data input from the I / F 101 is expanded to 8 bits and output as 64 bit image data.

【００３０】従つて、本実施例においては、８画素のデ
ータをまとめてブロツク化回路１０３へ出力するので、
ホストコンピユータなどの外部機器との通信を高速化す
ることができる。なお、上述の説明および図４，図５に
おいて、８ビツト８画素の画像データを処理する例を説
明したが、本実施例はこれに限定されるものではなく、
処理する画像データは任意ビツト任意画素でよい。ま
た、上述の説明および図４，図５においては、ビツト拡
張回路１０２を、ラツチとセレクタで構成する一例を説
明したが、本実施例においては、例えば、３ステート制
御のバツフア付きラツチを用いることによつて、セレク
タを用いない構成もとることができる。Accordingly, in this embodiment, since the data of eight pixels is output to the block circuit 103 collectively,
Communication with an external device such as a host computer can be speeded up. In the above description and FIGS. 4 and 5, an example of processing image data of 8 bits and 8 pixels has been described. However, the present embodiment is not limited to this.
The image data to be processed may be any bit and any pixel. In the above description and FIGS. 4 and 5, an example in which the bit extension circuit 102 is constituted by a latch and a selector has been described. In this embodiment, for example, a latch with a buffer of three-state control is used. Thus, a configuration without using a selector can be obtained.

【００３１】以上説明したように、本実施例によれば、
第１実施例と略同様の効果があるほか、複数の画素デー
タをまとめてブロツク化回路１０３へ出力するので、ホ
ストコンピユータなどの外部機器との通信を高速化する
ことができる。As described above, according to the present embodiment,
In addition to the effects similar to those of the first embodiment, a plurality of pixel data are output together to the block circuit 103, so that the speed of communication with an external device such as a host computer can be increased.

【００３２】[0032]

【第３実施例】以下、本発明に係る第３実施例を説明す
る。なお、第３実施例において、第１実施例，第２実施
例と略同様の構成については、同一符号を付して、その
詳細説明を省略する。図６は本実施例の構成例を示すブ
ロツク図である。Third Embodiment Hereinafter, a third embodiment according to the present invention will be described. In the third embodiment, the same components as those in the first and second embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted. FIG. 6 is a block diagram showing a configuration example of this embodiment.

【００３３】同図において、６０１は圧縮伸長部で、例
えば図１に示したブロツク化回路１０３から符号化回路
１０６および復号回路１０８から逆ブロツク化回路１１
１を含んでいる。圧縮伸長部６０１は、ビツト拡張回路
１０２から入力された多値画像データまたはビツト拡張
された２値画像データを、第１実施例と略同様に符号化
してメモリ１０７へ格納する。その際、圧縮伸長部６０
１は、ビツト拡張回路１０２から入力された識別データ
DISを符号データに付加してメモリ１０７へ格納する。
なお、識別データDISは、符号化した画像データが、拡
張した２値データであるか、または多値データであるか
を識別するためのもので、例えば、Ｉ／Ｆ１０１から出
力されたイネーブル信号ENBなどから形成する。In the figure, reference numeral 601 denotes a compression / decompression unit, for example, from the block forming circuit 103 to the encoding circuit 106 and from the decoding circuit 108 to the inverse block forming circuit 11 shown in FIG.
Contains one. The compression / decompression unit 601 encodes the multi-valued image data or the bit-expanded binary image data input from the bit expansion circuit 102 and stores them in the memory 107 in substantially the same manner as in the first embodiment. At this time, the compression / decompression unit 60
1 is identification data input from the bit extension circuit 102
The DIS is added to the code data and stored in the memory 107.
The identification data DIS is for identifying whether the encoded image data is expanded binary data or multi-valued data. For example, the enable signal ENB output from the I / F 101 is used. Form from etc.

【００３４】また、本実施例において、ビット拡張回路
102には、ビット拡張したデータのダイナミックレンジ
が、例えば第1実施例より小さくなるように設定して、
圧縮伸長部601における圧縮率の向上と画像劣化の防止
を図る。すなわち、ビット拡張回路102は、例えば、2値
画像データが‘1’の場合はF7hの画像データを、2値画
像データが‘0’の場合は08hの画像データを、それぞれ
出力する。In this embodiment, the bit extension circuit
For 102, the dynamic range of the bit-extended data is set to be smaller than, for example, the first embodiment,
The compression rate in the compression / decompression unit 601 is improved and image deterioration is prevented. That is, the bit extension circuit 102 outputs the image data of F7h when the binary image data is “1”, and outputs the image data of 08h when the binary image data is “0”.

【００３５】メモリ１０７に１頁分のデータが格納され
た後、圧縮伸長部６０１は、メモリ１０７に格納したデ
ータを伸長して、画像データと識別データDISを取出
す。６０３は変換回路で、圧縮伸長部６０１から入力さ
れた画像データが、例えば、８０ｈ以上の場合はＦＦｈ
を、８０ｈ未満の場合は００ｈを出力する。すなわち、
変換回路６０３は、圧縮伸長によつて発生した多少の量
子化誤差を吸収するように設定しておく。After one page of data is stored in the memory 107, the compression / decompression unit 601 decompresses the data stored in the memory 107 to extract image data and identification data DIS. Reference numeral 603 denotes a conversion circuit, which is, for example, FFh when the image data input from the compression / decompression unit 601 is 80h or more.
, And 00h if less than 80h. That is,
The conversion circuit 603 is set so as to absorb some quantization error generated by the compression / decompression.

【００３６】６０４はセレクタで、圧縮伸長部６０１か
ら選択端子Ｓへ入力された識別データDISに応じて、圧
縮伸長部６０１から端子Ａへ入力された画像データと、
変換回路６０３から端子Ｂへ入力された画像データとの
何れか一方を選択し出力する。なお、セレクタ６０４の
出力は、プリンタエンジン（不図示）のラスタスキヤン
動作に同期して、プリンタエンジンへ送られ、１頁分の
印刷が実行される。Reference numeral 604 denotes a selector, which selects the image data input from the compression / expansion unit 601 to the terminal A in accordance with the identification data DIS input from the compression / expansion unit 601 to the selection terminal S;
One of the image data input to the terminal B from the conversion circuit 603 is selected and output. The output of the selector 604 is sent to the printer engine in synchronization with a raster scan operation of the printer engine (not shown), and printing of one page is performed.

【００３７】以上説明したように、本実施例によれば、
第１実施例，第２実施例と略同様の効果があるほか、圧
縮率の向上と画像劣化の防止とが図れるように、２値画
像データをビツト拡張して圧縮し、圧縮伸長によつて発
生する多少の量子化誤差を吸収するように、２値画像デ
ータを伸長するので、より高い圧縮率を期待でき、かつ
画像劣化を低減できる。As described above, according to this embodiment,
In addition to the effects substantially similar to those of the first and second embodiments, the binary image data is bit-expanded and compressed so as to improve the compression ratio and prevent image deterioration, and the data is compressed and decompressed. Since the binary image data is expanded so as to absorb some quantization error that occurs, a higher compression rate can be expected and image deterioration can be reduced.

【００３８】[0038]

【第４実施例】以下、本発明に係る第４実施例を説明す
る。なお、第４実施例において、第１実施例から第３実
施例と略同様の構成については、同一符号を付して、そ
の詳細説明を省略する。図７は本実施例のビツト拡張回
路１０２の構成例を示すブロツク図である。Fourth Embodiment Hereinafter, a fourth embodiment according to the present invention will be described. In the fourth embodiment, the same components as those in the first to third embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted. FIG. 7 is a block diagram showing a configuration example of the bit extension circuit 102 of this embodiment.

【００３９】同図において、７０１はビツト拡張器ａ
で、図２に一例を示した第１実施例のビツト拡張回路１
０２と略同様の構成であり、例えば、Ｉ／Ｆ１０１から
入力された２値画像データを、それぞれ８ビツトの画像
データにビツト拡張する。７０２はビツト拡張器ｂで、
詳細は後述するが、例えば、Ｉ／Ｆ１０１から入力され
た４ビツト画像データを、それぞれ８ビツトに拡張す
る。In the figure, reference numeral 701 denotes a bit extender a
The bit extension circuit 1 of the first embodiment, an example of which is shown in FIG.
The configuration is substantially the same as that of the image data 02, and for example, the binary image data input from the I / F 101 is bit-extended to 8-bit image data. 702 is a bit extender b,
As will be described in detail later, for example, 4-bit image data input from the I / F 101 is expanded to 8 bits each.

【００４０】７０３はセレクタで、端子ＡにはＩ／Ｆ１
０１から出力された画像データを直接入力し、端子Ｂに
はビツト拡張器ａ７０１からの画像データを入力し、端
子Ｃにはビツト拡張器ｂ７０２からの画像データを入力
して、Ｉ／Ｆ１０１から選択端子Ｓへ入力されたイネー
ブル信号ENBに応じて、端子Ａ，端子Ｂ，端子Ｃの何れ
かひとつへ入力したデータを出力する。Reference numeral 703 denotes a selector.
01, the image data from the bit extender a 701 is input to the terminal B, the image data from the bit expander b 702 is input to the terminal C, and the terminal is selected from the I / F 101. In response to the enable signal ENB input to the terminal S, the data input to any one of the terminals A, B, and C is output.

【００４１】図８はビツト拡張器ｂ７０２の構成例を示
すブロツク図である。同図において、８０１はラツチ
で、例えば、Ｉ／Ｆ１０１から入力された８ビツトのデ
ータをラツチする。８０２はセレクタで、選択端子Ｓへ
入力された例えば画素クロツクVCLKに応じて、ラツチ８
０１から端子Ａへ入力された４ビツトデータと、ラツチ
８０１から端子Ｂへ入力された４ビツトデータとの何れ
か一方を選択し出力する。FIG. 8 is a block diagram showing a configuration example of the bit extender b702. In the figure, reference numeral 801 denotes a latch, which latches, for example, 8-bit data input from the I / F 101. Reference numeral 802 denotes a selector which latches in response to, for example, the pixel clock VCLK input to the selection terminal S.
Either the 4-bit data input from 01 to the terminal A or the 4-bit data input from the latch 801 to the terminal B is selected and output.

【００４２】セレクタ８０２から出力された４ビツトの
画像データは、セレクタ７０３の端子Ｃの上位４ビツト
（Ｃ7〜Ｃ4）へ入力され、端子Ｃの下位４ビツト（Ｃ3
〜Ｃ0）へは‘０’が入力される。すなわち、本実施例
のビツト拡張回路１０２は、例えば、８画素毎にパツキ
ングされた２値画像データと、２画素毎にパツキングさ
れた４ビツト画像データとを、８ビツトの画像データに
それぞれビツト拡張することができ、８ビツト画像デー
タを含めた３種類の画像データを処理することができ
る。The 4-bit image data output from the selector 802 is input to the upper 4 bits (C7 to C4) of the terminal C of the selector 703, and the lower 4 bits (C3) of the terminal C.
'0' is input to .about.C0). That is, the bit extension circuit 102 of the present embodiment, for example, bit-extends binary image data packed for every eight pixels and 4-bit image data packed for every two pixels to 8-bit image data. And can process three types of image data including 8-bit image data.

【００４３】なお、上述の説明および図７，図８におい
ては、４ビツト画像データを扱う例を示したが、本実施
例はこれに限定されるものではなく、処理する画像デー
タは任意画素毎にパツキングされた任意ビツトの画像デ
ータでよい。以上説明したように、本実施例によれば、
第１実施例などと略同様の効果があるほか、任意画素毎
にパツキングされた任意ビツトの画像データを、所定ビ
ツト数の画像データに変換して処理することができる。Although the above description and FIGS. 7 and 8 show an example in which 4-bit image data is handled, the present embodiment is not limited to this, and the image data to be processed is Any bit of image data that has been packed in the box may be used. As described above, according to the present embodiment,
In addition to the effects substantially similar to those of the first embodiment, image data of an arbitrary bit packed for each arbitrary pixel can be converted into image data of a predetermined number of bits and processed.

【００４４】[0044]

【第５実施例】以下、本発明に係る第５実施例を説明す
る。図９は本実施例の画像データのフオーマツト例を示
す図である。同図において、本実施例の画像データは、
１頁３画像の例を示したもので、その先頭には画像デー
タの全情報量Ｔが、続いて、イメージデータ１の横縦サ
イズデータＷ1，Ｈ1、イメージデータ１、イメージデー
タ２の横縦サイズデータＷ2，Ｈ2、…、最後にイメージ
データ３の順に並んでいる。なお、全情報量Ｔは次式で
求められる。Fifth Embodiment Hereinafter, a fifth embodiment according to the present invention will be described. FIG. 9 is a diagram illustrating an example of the format of image data according to the present embodiment. In the figure, the image data of the present embodiment
An example of three images per page is shown. At the beginning, the total information amount T of the image data, followed by the horizontal and vertical size data W1, H1 of the image data 1, the horizontal and vertical sizes of the image data 1, and the image data 2 The size data W2, H2,... Note that the total information amount T is obtained by the following equation.

【００４５】 Ｔ＝ＢΣＷiＨi … （１） ただし、Ｂ：１画素当りのビツト数 図１０は本実施例の構成例を示すブロツク図である。同
図において、１７０１はインタフエイスＩ／Ｆで、ホス
トコンピユータなどの外部機器（不図示）から、図９に
一例を示した画像データなどを受信する。T = BΣWiHi (1) where B is the number of bits per pixel. FIG. 10 is a block diagram showing a configuration example of this embodiment. Referring to FIG. 9, reference numeral 1701 denotes an interface I / F which receives image data or the like shown in FIG. 9 from an external device (not shown) such as a host computer.

【００４６】１７０２は圧縮処理部で、詳細は後述する
が、Ｉ／Ｆ１７０１で分離されて入力された全情報量Ｔ
に応じて、Ｉ／Ｆ１７０１から入力された画像データを
圧縮する。１７０３はメモリで、圧縮処理部１７０２で
圧縮された画像データを記憶する。Reference numeral 1702 denotes a compression processing unit, which will be described in detail later.
, The image data input from the I / F 1701 is compressed. A memory 1703 stores the image data compressed by the compression processing unit 1702.

【００４７】１７０４は伸長部で、メモリ１７０３に記
憶された１頁分の圧縮データを伸長して、画像データを
復元する。なお、伸長部１７０４の出力は、例えば、プ
リンタエンジン（不図示）のラスタスキヤン動作に同期
して、プリンタエンジンへ送られ、１頁分の印刷が実行
される。図１１は圧縮処理部１７０２の詳細な構成例を
示すブロツク図である。A decompression unit 1704 decompresses one page of compressed data stored in the memory 1703 to restore image data. The output of the decompression unit 1704 is sent to the printer engine in synchronization with, for example, a raster scanning operation of the printer engine (not shown), and printing of one page is performed. FIG. 11 is a block diagram showing a detailed configuration example of the compression processing section 1702.

【００４８】同図において、１６０２はバツフアで、Ｉ
／Ｆ１７０１から入力された画像データを一時的に記憶
する。１６０３はＤＣＴで、バツフア１６０２から例え
ば８×８画素のブロツク単位で読出した画像データをＤ
ＣＴする。１６０８は符号量演算回路で、Ｉ／Ｆ１７０
１から入力された全情報量Ｔによつて、１ブロツクに割
当可能なビツト数を演算する。In the figure, reference numeral 1602 denotes a buffer,
/ F 1701 is temporarily stored. Reference numeral 1603 denotes a DCT which converts image data read out from the buffer 1602 into blocks of, for example, 8 × 8 pixels.
CT. Reference numeral 1608 denotes a code amount operation circuit, and an I / F 170
The number of bits that can be assigned to one block is calculated based on the total information amount T input from 1.

【００４９】１６０９はビツト配分回路で、符号量演算
回路１６０８から入力された割当可能ビツト数によつ
て、画像データをＤＣＴした後の周波数成分それぞれに
対して、図１２に一例を示すように、符号化ビツト数を
設定する。１６０４は量子化回路で、ビツト配分回路１
６０９によつて設定された符号化ビツト数に基づいて、
ＤＣＴ１６０３から入力されたＤＣＴ係数を非線形量子
化する。Reference numeral 1609 denotes a bit distribution circuit, which uses the number of assignable bits input from the code amount calculation circuit 1608 for each frequency component after DCT of image data as shown in FIG. Set the number of encoding bits. Reference numeral 1604 denotes a quantization circuit, which is a bit distribution circuit 1
609, based on the number of coding bits set.
The DCT coefficient input from the DCT 1603 is nonlinearly quantized.

【００５０】１６０５は符号化回路で、量子化回路１６
０４から入力された量子化データを符号化する。以上説
明したように、本実施例によれば、１頁複数画像の画像
データは、全情報量Ｔに応じて適切なビツト数割当が実
現されて、複数画像の合計画像データ量が少ない場合で
も、１頁１画像の場合と略同様に、メモリを有効に利用
できる。Reference numeral 1605 denotes an encoding circuit.
04 is encoded. As described above, according to the present embodiment, for the image data of a plurality of images per page, an appropriate number of bits is allocated according to the total information amount T, and even when the total image data amount of the plurality of images is small. As in the case of one image per page, the memory can be used effectively.

【００５１】[0051]

【第６実施例】以下、本発明に係る第６実施例を説明す
る。なお、第６実施例において、第５実施例と略同様の
構成については、同一符号を付して、その詳細説明を省
略する。図１３は本実施例の画像データのフオーマツト
例を示す図である。Sixth Embodiment Hereinafter, a sixth embodiment according to the present invention will be described. In the sixth embodiment, the same components as those in the fifth embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. FIG. 13 is a diagram illustrating an example of a format of image data according to the present embodiment.

【００５２】同図において、本実施例の画像データは、
１頁３画像の例を示したもので、その先頭には１頁に含
まれる画像数Ｎが、続いて、イメージデータ１の横縦サ
イズデータＷ1，Ｈ1、イメージデータ２の横縦サイズデ
ータＷ2，Ｈ2、イメージデータ３の横縦サイズデータＷ
3，Ｈ3、イメージデータ１、イメージデータ２、最後に
イメージデータ３の順に並んでいる。In the figure, the image data of this embodiment is
The figure shows an example of three images per page. At the beginning, the number N of images included in one page, followed by the horizontal and vertical size data W1, H1 of the image data 1, and the horizontal and vertical size data W2 of the image data 2 , H2, the horizontal and vertical size data W of the image data 3
3, H3, image data 1, image data 2, and finally image data 3.

【００５３】本実施例のＩ／Ｆ７０１は、図１３に一例
を示すようなデータを受信すると、例えば、横縦サイズ
データがそれぞれ２バイトだとすれば、受信したデータ
の先頭から２バイト目から１＋４Ｎバイト目までを、符
号量演算回路１６０８へ送る。符号量演算回路１６０８
は、Ｉ／Ｆ１７０１から入力された横縦サイズデータか
ら、前記（１）式によつて全情報量Ｔを得て、第５実施
例と同様に、１ブロツクに割当可能なビツト数を演算す
る。When the I / F 701 of this embodiment receives data as shown in FIG. 13, for example, if each of the horizontal and vertical size data is 2 bytes, the I / F 701 starts from the second byte from the head of the received data. The data up to the (1 + 4N) th byte is sent to the code amount calculation circuit 1608. Code amount calculation circuit 1608
Obtains the total information amount T from the horizontal and vertical size data input from the I / F 1701 by the above equation (1), and calculates the number of bits that can be allocated to one block as in the fifth embodiment. .

【００５４】以上説明したように、本実施例によれば、
第５実施例と略同様の効果が期待できる。As described above, according to the present embodiment,
An effect substantially similar to that of the fifth embodiment can be expected.

【００５５】[0055]

【第７実施例】以下、本発明に係る第７実施例を説明す
る。なお、第７実施例において、第５実施例と略同様の
構成については、同一符号を付して、その詳細説明を省
略する。図１４は本実施例の画像データのフオーマツト
例を示す図である。Seventh Embodiment Hereinafter, a seventh embodiment according to the present invention will be described. In the seventh embodiment, the same components as those in the fifth embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. FIG. 14 is a diagram illustrating an example of the format of image data according to the present embodiment.

【００５６】同図において、本実施例の画像データは、
１頁３画像の例を示したもので、その先頭にはイメージ
データ１の横縦サイズデータＷ1，Ｈ1、続いて‘１’、
イメージデータ２の横縦サイズデータＷ2，Ｈ2、
‘１’、イメージデータ３の横縦サイズデータＷ3，Ｈ
3、‘０’、イメージデータ１、イメージデータ２、最
後にイメージデータ３の順に並んでいる。すなわち、縦
横サイズデータに続く‘１’または‘０’は、画像サイ
ズ情報の終端を表すためのもので、例えば、‘１’は続
いて縦横サイズデータがあることを、‘０’は続く縦横
サイズデータがないことを示す。In the figure, the image data of this embodiment is
This shows an example of three images per page. At the top of the image, the horizontal and vertical size data W1, H1 of the image data 1, followed by “1”,
Horizontal and vertical size data W2, H2 of image data 2,
'1', horizontal and vertical size data W3, H of image data 3
3, '0', image data 1, image data 2, and finally image data 3. That is, "1" or "0" following the vertical and horizontal size data indicates the end of the image size information. For example, "1" indicates that there is vertical and horizontal size data, and "0" indicates that the next vertical and horizontal size data exists. Indicates that there is no size data.

【００５７】本実施例のＩ／Ｆ７０１は、図１４に一例
を示すようなデータを受信すると、例えば縦横サイズデ
ータに続いて‘０’が現れるまで、縦横サイズデータを
符号量演算回路１６０８へ送る。符号量演算回路１６０
８は、Ｉ／Ｆ１７０１から入力された横縦サイズデータ
から、前記（１）式によつて全情報量Ｔを得て、第５実
施例と同様に、１ブロツクに割当可能なビツト数を演算
する。When the I / F 701 of this embodiment receives data as shown in an example in FIG. 14, the I / F 701 sends the vertical and horizontal size data to the code amount calculating circuit 1608 until, for example, '0' appears after the vertical and horizontal size data. . Code amount calculation circuit 160
8 obtains the total information amount T from the horizontal and vertical size data input from the I / F 1701 according to the above equation (1) and calculates the number of bits that can be allocated to one block as in the fifth embodiment. I do.

【００５８】以上説明したように、本実施例によれば、
第５実施例と略同様の効果が期待できる。As described above, according to the present embodiment,
An effect substantially similar to that of the fifth embodiment can be expected.

【００５９】[0059]

【第８実施例】以下、本発明に係る第８実施例を説明す
る。なお、第８実施例において、第５実施例と略同様の
構成については、同一符号を付して、その詳細説明を省
略する。図１５は本実施例の画像データのフオーマツト
例を示す図である。Eighth Embodiment Hereinafter, an eighth embodiment according to the present invention will be described. In the eighth embodiment, the same components as those in the fifth embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. FIG. 15 is a diagram illustrating an example of the format of image data according to the present embodiment.

【００６０】同図において、本実施例の画像データは、
１頁ｋ画像の例を示したもので、その先頭には画像数ｋ
が、続いて、イメージデータ１の横縦サイズデータＷ
1，Ｈ1および属性データＡ1、イメージデータ２の横縦
サイズデータＷ2，Ｈ2および属性データＡ2、…、イメ
ージデータｋの横縦サイズデータＷ3，Ｈ3および属性デ
ータＡk、イメージデータ１、イメージデータ２、…、
最後にイメージデータｋの順に並んでいる。なお、属性
データＡiは、画像の属性（例えば、ＣＧ，スキヤナ読
取画像，ＴＶカメラ画像など）に応じて、予め決定した
データで、該属性に応じて、解像度が高いものは重い、
解像度が低いものは軽い重みが付けられている。In the figure, the image data of this embodiment is
The figure shows an example of one page of k images.
Is the horizontal and vertical size data W of the image data 1
1, H1 and attribute data A1, horizontal and vertical size data W2 and H2 of image data 2 and attribute data A2,..., Horizontal and vertical size data W3 and H3 of image data k and attribute data Ak, image data 1, image data 2, …,
Finally, they are arranged in the order of the image data k. The attribute data Ai is data determined in advance according to image attributes (for example, CG, scanned image, TV camera image, etc.).
Those with lower resolutions are lightly weighted.

【００６１】本実施例のＩ／Ｆ７０１は、例えば、横縦
サイズデータ，属性データがそれぞれ２バイトだとすれ
ば、受信したデータの先頭から２バイト目から１＋６ｋ
バイト目までを、符号量演算回路１６０８へ送る。符号
量演算回路１６０８は、Ｉ／Ｆ１７０１から入力された
横縦サイズデータと属性データから、１ブロツクに割当
可能なビツト数Ｄを次式によつて演算する。If the horizontal / vertical size data and the attribute data are each 2 bytes, for example, the I / F 701 of this embodiment is 1 + 6k from the second byte from the head of the received data.
The data up to the byte is sent to the code amount calculation circuit 1608. The code amount calculation circuit 1608 calculates the number D of bits that can be allocated to one block from the horizontal and vertical size data and the attribute data input from the I / F 1701 according to the following equation.

【００６２】 Ｄ＝Ａi・Ｍ／Σ(Ｗi・Ｈi・Ａi) … （２） ただし、Ｍ：メモリ１７０３のメモリ容量 以上説明したように、本実施例によれば、第５実施例と
略同様の効果が期待できるほか、画像の属性に応じてメ
モリを割当てることができるので、よりメモリを有効に
利用できる。D = Ai · M / Σ (Wi · Hi · Ai) (2) where M is the memory capacity of the memory 1703. As described above, according to the present embodiment, substantially the same as the fifth embodiment. And the memory can be allocated according to the attributes of the image, so that the memory can be used more effectively.

【００６３】[0063]

【第９実施例】以下、本発明に係る第９実施例を説明す
る。図１６は本実施例の構成例を示すブロツク図で、と
くに画像データを記憶するメモリ周辺のブロツク図であ
る。同図において、１０はＣＰＵで、ＣＰＵバス１０ａ
を介して、ＲＯＭ１１に記憶されたプログラムなどに従
つて、本実施例全体の制御を司る。また、ＣＰＵ１０
は、入出力ポートＩ／Ｏ１５を介して、外部機器などか
ら受信した描画コマンドや画像データに基づいて、その
詳細を後述する画像形成などを行う。Ninth Embodiment Hereinafter, a ninth embodiment according to the present invention will be described. FIG. 16 is a block diagram showing a configuration example of the present embodiment, particularly a block diagram around a memory for storing image data. In FIG. 1, reference numeral 10 denotes a CPU, and a CPU bus 10a.
The control of the entire embodiment is performed according to a program stored in the ROM 11 and the like. In addition, the CPU 10
Performs image formation, which will be described in detail later, based on a drawing command or image data received from an external device or the like via the input / output port I / O 15.

【００６４】１２はＲＡＭで、ＣＰＵ１０によつて、画
像形成などの際のワークメモリとして利用される。１３
はメモリで、ランレングスと濃度情報によつて、画像デ
ータを記憶する。図１７はメモリ１３のデータ配列の一
例を示す図で、例えば、１６ビツトのデータ長の上位６
ビツトＤ16−Ｄ10は濃度情報を、同下位１０ビツトＤ9
−Ｄ0はランレングスを表している。すなわち、本実施
例においては、例えば走査線毎に１６ビツトのデータを
ｎ個割当てるので、先頭アドレスをＳ、走査線の総数を
ｍとすれば、メモリ１３のアドレスＳ〜アドレスＳ＋ｍ
ｎ−１を該データ配列が占めることになる。Reference numeral 12 denotes a RAM, which is used by the CPU 10 as a work memory for image formation and the like. 13
Is a memory for storing image data based on run length and density information. FIG. 17 is a diagram showing an example of the data array of the memory 13, for example, the upper 6 bits of the data length of 16 bits.
Bits D16-D10 store the density information and the lower 10 bits D9.
-D0 represents the run length. That is, in the present embodiment, for example, n pieces of 16-bit data are assigned to each scanning line. Therefore, if the starting address is S and the total number of scanning lines is m, the addresses S to S + m of the memory 13 are set.
The data array will occupy n-1.

【００６５】再び、図１６において、１４はマルチプレ
クサＭＰＸで、画像形成時はメモリ１３をＣＰＵバス１
０ａへ、画像出力時はメモリ１３を詳細を後述する網線
発生回路１６へ接続する。なお、ＭＰＸ１４は、ＣＰＵ
１０と網線発生回路１６を並列動作させない場合はなく
てもよい。また、網線発生回路１６の出力は、例えば、
プリンタエンジン（不図示）のラスタスキヤン動作に同
期して、プリンタエンジンへ送られ、１頁分の印刷が実
行される。Referring again to FIG. 16, reference numeral 14 denotes a multiplexer MPX.
When the image is output, the memory 13 is connected to a mesh generation circuit 16 which will be described in detail later. MPX14 is a CPU
It is not necessary that the case where the 10 and the mesh generation circuit 16 are not operated in parallel. The output of the mesh generation circuit 16 is, for example,
The data is sent to the printer engine in synchronization with a raster scan operation of the printer engine (not shown), and printing of one page is executed.

【００６６】図１８は網線発生回路１６の詳細な構成例
を示すブロツク図である。なお、同図においては、ＭＰ
Ｘ１４を省略して、メモリ１３が網線発生回路１６へ直
接接続されているように表す。同図において、２１はア
ドレス発生器で、例えばＩ／Ｏ１５から入力されたアド
レスの開始値Ｓと走査線当りのデータ数ｎとに応じて、
メモリ１３のアドレスデータを出力し、メモリ１３は、
該アドレスデータに対応する画像データを出力する。FIG. 18 is a block diagram showing a detailed configuration example of the mesh generation circuit 16. In FIG. Note that in FIG.
X14 is omitted, and the memory 13 is represented as being directly connected to the mesh generation circuit 16. In the figure, reference numeral 21 denotes an address generator, for example, according to an address start value S input from the I / O 15 and the number n of data per scanning line.
The address data of the memory 13 is output.
The image data corresponding to the address data is output.

【００６７】３０はＲＯＭで、図１９に一例を示すよう
な、例えば６４種類の１６×４ドツトの網線パターンを
記憶している。ＲＯＭ３０は、そのアドレス端子の上位
６ビツトへメモリ１３から出力された画像データの上位
６ビツト（濃度情報）を入力し、また、そのアドレス端
子の下位６ビツトへは、画素クロツクVCLKをカウントす
る４ビツトカウンタ３２の出力と、主走査同期信号HSYN
Cをカウントする２ビツトカウンタ３３の出力とを入力
する。Numeral 30 denotes a ROM which stores, for example, 64 types of 16.times.4 dot halftone patterns as shown in FIG. The ROM 30 inputs the upper 6 bits (density information) of the image data output from the memory 13 to the upper 6 bits of the address terminal, and counts the pixel clock VCLK to the lower 6 bits of the address terminal. The output of the bit counter 32 and the main scanning synchronization signal HSYN
The output of the 2-bit counter 33 for counting C is input.

【００６８】すなわち、本実施例は、メモリ１３に記憶
された濃度情報によつて、ＲＯＭ３０に記憶された例え
ば６４種類の網線パターンの何れかを選択して、画素ク
ロツクVCLKと主走査同期信号HSYNCに応じて、選択した
網線パターンの例えば６４ドツトの何れかを選択する。
なお、選択されたドツトデータは、ＲＯＭ３０のデータ
端子から出力される。That is, in this embodiment, one of, for example, 64 types of halftone patterns stored in the ROM 30 is selected based on the density information stored in the memory 13, and the pixel clock VCLK and the main scanning synchronization signal are selected. In accordance with HSYNC, one of the selected halftone line patterns, for example, 64 dots is selected.
The selected dot data is output from the data terminal of the ROM 30.

【００６９】再び、図１８において、３４はダウンカウ
ンタで、メモリ１３から出力された画像データの下位１
０ビツト（ランレングス）を入力して、入力されたラン
レングスを初期値として、画素クロツクVCLKに同期して
ダウンカウントする。３５は比較器で、ダウンカウンタ
３４から入力されたカウント値と固定値ｘとを比較し
て、例えば両値が等しくなつた場合に信号を出力する。
比較器３５の比較結果はアドレス発生器２１へ入力され
る。なお、アドレス発生器２１は、例えば、比較器３５
から信号が入力された場合はアドレスデータをインクリ
メントし、主走査同期信号HSYNCが入力された場合は、
アドレスデータを図１７に示したオフセツトアドレスに
順次設定する。Referring again to FIG. 18, reference numeral 34 denotes a down counter, which is the lower one of the image data output from the memory 13.
A 0-bit (run-length) is input, and the input run-length is used as an initial value to count down in synchronization with the pixel clock VCLK. A comparator 35 compares the count value input from the down counter 34 with the fixed value x, and outputs a signal when, for example, both values become equal.
The comparison result of the comparator 35 is input to the address generator 21. The address generator 21 is, for example, a comparator 35
When a signal is input from, the address data is incremented, and when a main scanning synchronization signal HSYNC is input,
Address data is sequentially set to the offset address shown in FIG.

【００７０】なお、固定値ｘは、メモリ１３をアクセス
するのに必要な時間に応じて決定する。例えば、該アク
セス時間が、１画素の出力時間以内であればｘ＝１、１
０画素の出力時間以内であればｘ＝１０のように設定す
る。また、ランレングスとして固定値より小さい値があ
ると、画素出力にメモリ１３のアクセスが追い付かなく
なるが、走査線幅に対して走査長を短くとつておけば問
題とならない。例えば、走査線密度が３００lpiで画素
密度が１,２００dpiの場合は、ｘ≦４であれば支障はな
い。The fixed value x is determined according to the time required for accessing the memory 13. For example, if the access time is within the output time of one pixel, x = 1, 1,
If it is within the output time of 0 pixel, x = 10 is set. If the run length has a value smaller than the fixed value, the access of the memory 13 cannot keep up with the pixel output, but there is no problem if the scan length is set shorter than the scan line width. For example, when the scanning line density is 300 lpi and the pixel density is 1,200 dpi, there is no problem if x ≦ 4.

【００７１】従つて、固定値ｘ以下のランレングスには
特別な意味を与えることができ、本実施例においては、
例えばランレングス＝０を終端記号として使用する。す
なわち、ＮＯＲゲート３８でランレングス＝０が検出さ
れると、Ｆ／Ｆ３９がセツトされて、ＡＮＤゲート３７
によつて、網線発生回路１６の出力はマスクされ、プリ
ンタエンジン（不図示）は非印刷状態となる。なお、Ｆ
／Ｆ３９は、主走査同期信号HSYNCによつてリセツトさ
れる。Therefore, a special meaning can be given to the run length equal to or smaller than the fixed value x, and in this embodiment,
For example, run length = 0 is used as a terminal symbol. That is, when run length = 0 is detected by the NOR gate 38, the F / F 39 is set and the AND gate 37 is set.
As a result, the output of the mesh generation circuit 16 is masked, and the printer engine (not shown) enters a non-printing state. Note that F
/ F39 is reset by the main scanning synchronization signal HSYNC.

【００７２】次に、ＣＰＵ１０の画像形成について説明
する。まず、ＣＰＵ１０は、描画をする走査線ｍを求め
て、Ｓ＋ｍ×ｎのアドレスから順にランレングスを積算
して、主走査方向の描画位置に対応するデータ配列を決
定する。図２０は本実施例の書換え形態と対応するデー
タ配列書換え処理の一例を示す図である。Next, the image formation of the CPU 10 will be described. First, the CPU 10 obtains a scanning line m for drawing, accumulates the run length in order from the address of S + m × n, and determines a data array corresponding to the drawing position in the main scanning direction. FIG. 20 is a diagram illustrating an example of a data array rewriting process corresponding to the rewriting mode of the present embodiment.

【００７３】同図（ａ）は、新規書込みによつて、デー
タ配列上のランレングスが分割される場合のデータ配列
書換え手順例である。すなわち、ＣＰＵ１０は、終端記
号含んだデータ配列を２つ後方にずらして、目的の描画
座標までのランレングスと旧来の濃度情報を有するデー
タ配列、および、新規に生成された目的の描画情報のラ
ンレングスと濃度情報を含んだデータ配列の２つのデー
タ配列を挟み込んで、ランレングスの総和α'＋β＋γ
が変化しないように、次式のようにその値を調整する。FIG. 9A shows an example of a data array rewriting procedure in the case where the run length on the data array is divided by new writing. That is, the CPU 10 shifts the data array including the terminal symbol backward by two, and executes the data array having the run length up to the target drawing coordinates and the old density information, and the run of the newly generated target drawing information. A total of run lengths α ′ + β + γ is sandwiched between two data arrays of a length and a data array including density information.
Is adjusted as follows so that does not change.

【００７４】 α＝α'＋β＋γ … （３） 同図（ｂ）は、書込領域が１つ乃至２つデータ配列の指
示領域と重複する場合で、何れか一方と書込み濃度が一
致している場合のデータ配列書換え手順例である。すな
わち、ＣＰＵ１０はこの場合、重複が単一ならば何の処
理も実行せず、そうでなければ２つのデータ配列のラン
レングスの総和α'＋β'を変更しないように書換える。.Alpha. =. Alpha. '+. Beta. +. Gamma. (3) FIG. 6B shows a case where one or two writing areas overlap with the designated area of the data array, and the writing density is equal to any one of them. It is an example of a data array rewriting procedure in the case. That is, in this case, the CPU 10 does not execute any processing if the duplication is single, and otherwise rewrites so as not to change the sum α ′ + β ′ of the run lengths of the two data arrays.

【００７５】 α＋β＝α'＋β' … （４） 同図（ｃ）は、書込領域が２つデータ配列の指示領域と
それぞれ一部で重複する場合で、何れとも書込み濃度が
一致しない場合のデータ配列書換え手順例である。すな
わち、ＣＰＵ１０はこの場合、新たにデータ配列を１つ
挿入して、前後のランレングスを調整する。Α + β = α ′ + β ′ (4) FIG. 4C shows a case where the two write areas partially overlap the designated areas of the data array, and the write densities do not match each other. It is an example of a data array rewriting procedure. That is, in this case, the CPU 10 inserts one new data array and adjusts the run length before and after.

【００７６】 α＋β＝α'＋β'＋γ … （５） 同図（ｄ）は、新規書込によつてある濃度のランが上書
きされた場合のデータ配列書換え手順例である。すなわ
ち、ＣＰＵ１０はこの場合、新規濃度情報とランレング
スを上書きされるデータ配列上に書込み、前後のランレ
ングスを調整する。Α + β = α ′ + β ′ + γ (5) FIG. 6D shows an example of a data array rewriting procedure in the case where a run of a certain density is overwritten by new writing. That is, in this case, the CPU 10 writes the new density information and the run length on the data array to be overwritten, and adjusts the run length before and after.

【００７７】 α＋β＋γ＝α'＋β'＋γ … （４） 同図（ｅ）は、新規書込によつて複数のランが上書きさ
れた場合のデータ配列書換え手順例である。すなわち、
ＣＰＵ１０はａ個のランが上書きされる場合、新規濃度
情報とランレングスを、先頭のデータ配列に上書きし
て、ａ＋１個目から後ろのデータ配列をａ個前方にシフ
トする。Α + β + γ = α ′ + β ′ + γ (4) FIG. 9E is an example of a data array rewriting procedure when a plurality of runs are overwritten by new writing. That is,
When the a runs are overwritten, the CPU 10 overwrites the new density information and the run length on the first data array, and shifts the data array from the (a + 1) th data array forward by a.

【００７８】 α＋β＋…＋ε＝α'＋ε'＋ζ … （５） 以上説明したように、本実施例によれば、イメージ展開
を行わないで直接圧縮形式で画像データを形成し、形成
した画像データに基づいて中間調を表現するパターンを
出力するこによつて、繰返しランを１つのランとして扱
い、少ないメモリで網線を使用した中間調画像を高速で
出力することができる。Α + β +... + Ε = α ′ + ε ′ + ζ (5) As described above, according to the present embodiment, image data is formed in a direct compression format without performing image expansion, and By outputting a pattern that expresses a halftone based on this, a repetitive run can be treated as one run, and a halftone image using halftones can be output at high speed with a small amount of memory.

【００７９】[0079]

【第１０実施例】以下、本発明に係る第１０実施例を説
明する。なお、第１０実施例において、第９実施例と略
同様の構成については、同一符号を付して、その詳細説
明を省略する。なお、第９実施例においては、網線パタ
ーンは一定で、濃度を除いて周期，位相，角度などは一
切変更できなかつたが、第１０実施例においては、走査
線毎に網線周期，位相，濃度比を自由に設定できるよう
にして、中間調画像出力の自由度を向上しようとするも
のである。[Tenth Embodiment] Hereinafter, a tenth embodiment according to the present invention will be described. In the tenth embodiment, the same components as those in the ninth embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. In the ninth embodiment, the mesh pattern is constant, and the cycle, phase, angle, etc. cannot be changed at all except for the density. In the tenth embodiment, the mesh cycle, phase, And the density ratio can be freely set to improve the degree of freedom in outputting a halftone image.

【００８０】図２１は本実施例のメモリ１３のデータ配
列の一例を示す図である。本実施例のデータ配列には、
第９実施例の濃度情報の代わりに、それぞれ例えば６ビ
ツトの周期長，濃度比，位相の３情報が含まれ、例えば
１４ビツトのランレングスと合わせて、１データは例え
ば３２ビツトで構成される。図２２は本実施例の網点発
生回路１６の詳細な構成例を示すブロツク図である。FIG. 21 is a diagram showing an example of a data array of the memory 13 of this embodiment. In the data array of the present embodiment,
Instead of the density information of the ninth embodiment, for example, three pieces of information such as a 6-bit cycle length, a density ratio, and a phase are included, and together with a run length of, for example, 14 bits, one data is made up of, for example, 32 bits. . FIG. 22 is a block diagram showing a detailed configuration example of the halftone dot generating circuit 16 of this embodiment.

【００８１】同図において、５４は画素列形成回路で、
その詳細は後述するが、ラツチａ５８にラツチされた濃
度比情報に応じて、例えば６４ビツト長の画素列データ
を出力する。５５はバレルシフタで、ラツチｂ５７にラ
ツチされた位相情報に応じて、画素列形成回路５４から
入力された画素列をシフトする。In the figure, reference numeral 54 denotes a pixel column forming circuit.
Although the details will be described later, for example, pixel row data having a length of 64 bits is output according to the density ratio information latched on the latch a58. Reference numeral 55 denotes a barrel shifter that shifts the pixel column input from the pixel column forming circuit 54 according to the phase information latched by the latch b57.

【００８２】５１はシフトレジスタで、画素クロツクVC
LKに同期して、バレルシフタ５５から入力された画素列
データを、順次シフトする。５２はセレクタで、ラツチ
ｃ５３にラツチされた周期長情報に応じて、シフトレジ
スタ５１から入力された画素列データの何れかのビツト
を選択して出力する。なお、セレクタ５２の出力は、Ａ
ＮＤゲート３７を介して、プリンタエンジンに送られる
ほか、シフトレジスタ５１の初段に戻される。Reference numeral 51 denotes a shift register, which is a pixel clock VC.
In synchronization with LK, the pixel column data input from the barrel shifter 55 is sequentially shifted. Reference numeral 52 denotes a selector which selects and outputs any bit of the pixel string data input from the shift register 51 in accordance with the cycle length information latched by the latch c53. The output of the selector 52 is A
The data is sent to the printer engine via the ND gate 37 and returned to the first stage of the shift register 51.

【００８３】図２３は画素列形成回路５４の原理的な構
成例を示すブロツク図で、デマルチプレクサ出力の任意
ビツトがオンになつた場合に、それより下位のすべての
ビツトを強制的にオンにして、出力ｂ0〜ｂn-1として出
力するＯＲマスクがかかつた回路である。また、ランレ
ングス情報の取扱は第９実施例と略同様であり、ＣＰＵ
１０による画像形成も第９実施例と略同様であるので、
これらの説明は省略する。ただし、本実施例において
は、無駄なデータ配列を避けるために、全白および全黒
に関しては、周期長，位相，濃度比の各情報の数値を揃
えて画像を形成する。FIG. 23 is a block diagram showing a basic configuration example of the pixel column forming circuit 54. When an arbitrary bit of the output of the demultiplexer is turned on, all lower bits are forcibly turned on. Thus, an OR mask for outputting as outputs b0 to bn-1 is a circuit. The handling of the run-length information is substantially the same as that of the ninth embodiment.
Since the image formation by 10 is almost the same as in the ninth embodiment,
These descriptions are omitted. However, in this embodiment, in order to avoid useless data arrangement, for all white and all black, an image is formed by aligning the numerical values of the information of the cycle length, phase, and density ratio.

【００８４】以上説明したように、本実施例によれば、
第９実施例と略同様の効果があるほか、中間調画像出力
の自由度を向上することができる。As described above, according to the present embodiment,
In addition to substantially the same effects as in the ninth embodiment, the degree of freedom in outputting a halftone image can be improved.

【００８５】[0085]

【第１１実施例】以下、本発明に係る第１１実施例を説
明する。なお、第１１実施例において、第９実施例，第
１０実施例と略同様の構成については、同一符号を付し
て、その詳細説明を省略する。なお、第９実施例，第１
０実施例においては、走査線毎に割当てるデータ配列数
は一定であつたが、例えば、文章などの画像の場合、文
字間と行間の走査線を比較すると、前者には多くのラン
が出現し、後者には全くランが存在しない傾向にあるの
で、空白に割当てられたデータ配列が無駄になることが
ある。そこで、第１１実施例においては、新規のラン書
込み要求が起きた時点で、動的にデータ配列を割当てる
ことによつて、無駄なデータ配列を無くそうとするもの
である。Eleventh Embodiment Hereinafter, an eleventh embodiment according to the present invention will be described. In the eleventh embodiment, the same components as those in the ninth and tenth embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted. The ninth embodiment, the first
In the 0th embodiment, the number of data arrays allocated to each scanning line is fixed. For example, in the case of an image such as a text, when the scanning lines between characters and lines are compared, many runs appear in the former. Since the latter tends to have no run at all, data arrays allocated to blanks may be wasted. Therefore, in the eleventh embodiment, when a new run write request is generated, a data array is dynamically allocated to eliminate a useless data array.

【００８６】図２４は本実施例のメモリ１３のデータ配
列の一例を示す図である。本実施例のデータ配列には、
それぞれ例えば８ビツトの周期長，濃度比，位相の３情
報と、例えば１６ビツトのランレングスのほかに、例え
ば２４ビツトのアドレスデータを合わせて、１データは
例えば６４ビツトで構成される。なお、該アドレスデー
タは、次のデータを指示するものである。FIG. 24 is a diagram showing an example of a data array of the memory 13 of this embodiment. In the data array of the present embodiment,
Each piece of data is composed of, for example, 64 bits by combining, for example, three pieces of information of a cycle length, a density ratio, and a phase of, for example, 8 bits, a run length of, for example, 16 bits, and address data of, for example, 24 bits. The address data indicates the next data.

【００８７】従つて、本実施例においては、２番目以降
のデータは、アドレスデータによつて指示されるので、
個々のデータはメモリ１３の任意位置に記憶することが
できる。ただし、各走査線毎にデータ配列の先頭を指示
するポインタが必要となり、また、画像形成時には、未
使用のアドレスと使用済みのアドレスを区別する必要が
ある。Accordingly, in this embodiment, since the second and subsequent data are specified by the address data,
Individual data can be stored at any position in the memory 13. However, a pointer indicating the head of the data array is required for each scanning line, and it is necessary to distinguish unused addresses from used addresses when forming images.

【００８８】図２５は本実施例のデータ配列の一例を示
す模式図である。同図において、７０〜７６はデータ配
列で、ポインタによつて先頭アドレスＳが指定される
と、例えば、データ配列７２の先頭データ７２ａが読出
され、該データ７２ａのアドレスデータによつて、次の
データ７２ｂが読出されるというように、順次、該デー
タ配列のデータが読出される。なお、本実施例において
は、アドレスデータに特別な意味をもたせてあつて、値
が０のアドレスデータは終端記号であり、図２５におい
ては、データ７２ｎが該データ配列の終端である。FIG. 25 is a schematic diagram showing an example of the data array of this embodiment. In the figure, reference numerals 70 to 76 denote a data array. When a head address S is designated by a pointer, for example, the head data 72a of the data array 72 is read, and the next data is read by the address data of the data 72a. The data in the data array is sequentially read out, such that the data 72b is read out. In this embodiment, the address data has a special meaning, and the address data having a value of 0 is a terminal symbol. In FIG. 25, data 72n is the end of the data array.

【００８９】なお、本実施例においては、データ配列中
に、画像情報に直接寄与しないアドレスデータが多量に
含まれることになるが、空白に割当てられた無駄なデー
タ配列がなくなる分、かえつてメモリの利用効率が高く
なる。図２６は本実施例の構成例を示すブロツク図であ
る。同図において、６０はラツチｄで、比較器３５から
の信号に同期して、メモリ１３から出力されたアドレス
データをラツチする。In this embodiment, a large amount of address data not directly contributing to the image information is included in the data array. However, since the useless data array allocated to the blank space is eliminated, the memory array is used instead. Use efficiency is increased. FIG. 26 is a block diagram showing a configuration example of this embodiment. In the figure, a latch 60 latches the address data output from the memory 13 in synchronization with a signal from the comparator 35.

【００９０】６１はカウンタで、例えばＩ／Ｏ１５を介
して、ＣＰＵ１０からデータ配列の先頭アドレスが書込
まれ、主走査同期信号HSYNCに同期して例えばカウント
アツプする。６２はセレクタｂで、比較器３５から選択
端子Ｓへ入力された信号に応じて、端子Ａへ入力された
カウンタ６１の出力と、端子Ｂへ入力されたラツチｄ６
０の出力との何れか一方を選択し出力する。セレクタｂ
６２の出力は、メモリ１３のアドレス端子へ送られて、
メモリ１３は対応するデータを出力する。Reference numeral 61 denotes a counter to which the head address of the data array is written from the CPU 10 via, for example, the I / O 15, and counts up, for example, in synchronization with the main scanning synchronization signal HSYNC. Reference numeral 62 denotes a selector b, which outputs the output of the counter 61 input to the terminal A and the latch d6 input to the terminal B in response to the signal input from the comparator 35 to the selection terminal S.
One of the outputs of 0 is selected and output. Selector b
The output of 62 is sent to the address terminal of the memory 13 and
The memory 13 outputs corresponding data.

【００９１】すなわち、本実施例においては、カウンタ
６１はデータ配列の先頭アドレスを出力し、ラツチｄ６
０は次のデータのアドレスを出力することによつて、画
像データを順次画像形成回路５４ほかへ転送する。ま
た、本実施例においては、前述したように、アドレスデ
ータに特別な意味をもたせてあつて、値が０のアドレス
データは終端記号であり、従つて、ＮＯＲゲート３８は
０のアドレスデータを検出する。That is, in this embodiment, the counter 61 outputs the head address of the data array,
0 outputs the address of the next data, thereby sequentially transferring the image data to the image forming circuit 54 and the like. Further, in this embodiment, as described above, the address data has a special meaning, and the address data having a value of 0 is a terminal symbol. Therefore, the NOR gate 38 detects the address data of 0. I do.

【００９２】次に、ＣＰＵ１０の画像形成について説明
する。本実施例においては、メモリ１３の未使用領域の
アドレスデータには、すべて終端記号が書込まれてい
て、未使用領域の先頭アドレスはポインタＰによつて示
されている。ＣＰＵ１０は、新規にランレングスが形成
されて、データ配列を割当る必要が生じた場合、ポイン
タＰによつて示されるデータ配列を使用して、ポインタ
Ｐをインクリメントする。Next, the image formation of the CPU 10 will be described. In the present embodiment, a terminal symbol is written in the address data of the unused area of the memory 13, and the start address of the unused area is indicated by the pointer P. When a new run length is formed and it becomes necessary to allocate a data array, the CPU 10 increments the pointer P by using the data array indicated by the pointer P.

【００９３】なお、本実施例におけるデータ書換え手順
は、第９実施例で説明した図２０と略同様であるが、同
図の（ａ），（ｃ），（ｅ）のように、データの削除ま
たは挿入の必要がある場合は若干異なる。図２７は本実
施例のデータ書換え手順の一例を示す図である。同図
（ａ）は、データ挿入の必要が生じた場合で、挿入位置
直前のデータ８１のアドレスデータを、挿入するデータ
８３のアドレスρに書換え、データ８３のアドレスデー
タには、挿入位置直後のデータ８２のアドレスγを書込
む。Note that the data rewriting procedure in this embodiment is substantially the same as that in FIG. 20 described in the ninth embodiment, but as shown in (a), (c) and (e) of FIG. If you need to delete or insert it is slightly different. FIG. 27 is a diagram illustrating an example of a data rewriting procedure according to the present embodiment. FIG. 11A shows a case where data insertion is required. The address data of the data 81 immediately before the insertion position is rewritten to the address ρ of the data 83 to be inserted. The address γ of the data 82 is written.

【００９４】同図（ｂ）は、データ削除の必要が生じた
場合で、削除位置データ９２直前のデータ９１のアドレ
スデータを、削除位置データ９３直後のデータ９４のア
ドレスδに書換える。以上説明したように、本実施例に
よれば、第９実施例，第１０実施例と略同様の効果があ
るほか、さらにメモリを有効に利用できる。FIG. 11B shows a case where the data needs to be deleted, and the address data of the data 91 immediately before the deletion position data 92 is rewritten to the address δ of the data 94 immediately after the deletion position data 93. As described above, according to the present embodiment, in addition to substantially the same effects as those of the ninth and tenth embodiments, the memory can be used more effectively.

【００９５】なお、本発明は、複数の機器から構成され
るシステムに適用しても、１つの機器からなる装置に適
用してもよい。また、本発明は、システムあるいは装置
にプログラムを供給することによつて達成される場合に
も適用できることはいうまでもない。The present invention may be applied to a system composed of a plurality of devices or an apparatus composed of one device. Needless to say, the present invention can be applied to a case where the present invention is achieved by supplying a program to a system or an apparatus.

【００９６】上述した実施例によれば、複数の画像デー
タの情報量データを転送した後、該複数の画像データを
順次転送することができる。また、画像データから分離
した該画像データの情報量データによって設定した圧縮
条件に基づいて、該画像データを圧縮して記憶すること
ができる。According to the above-described embodiment, after transferring the information amount data of a plurality of image data, the plurality of image data can be sequentially transferred. Further, the image data can be compressed and stored based on a compression condition set by the information amount data of the image data separated from the image data.

【００９７】さらに、上述した実施例によれば、主走査
の開始においては主走査に応じて生成されたアドレス情
報に対応する配列データの濃度値に、主走査の開始以外
においては配列データのランレングスを初期値としたカ
ウント値に応じて生成されたアドレス情報に対応する配
列データの濃度値に、それぞれ対応する画像パターンの
主走査と画素位置とに対応するデータによって画像を形
成することができる。Further, according to the above-described embodiment, at the start of the main scan, the density value of the array data corresponding to the address information generated in accordance with the main scan, and the run of the array data except at the start of the main scan. An image can be formed by the data corresponding to the main scan and the pixel position of the image pattern corresponding to the density value of the array data corresponding to the address information generated according to the count value with the length as the initial value. .

【００９８】[0098]

【発明の効果】以上、説明したように、本発明によれ
ば、画像データの伝送時間を削減することができる。ま
た、画像データの種類ごとにメモリを用意する必要がな
くなる。さらに、複数種類の画像データを、複数種類の
画像データとして復元可能に、量子化を利用する、同様
の方法で圧縮して効率良くメモリに格納することができ
る。具体的には、一画素を二値で表す二値画像データ
を、一画素を多値で表す多値画像データのダイナミック
レンジ内の所定の中間値に置換して、量子化を利用した
圧縮の圧縮率を高める。またその一方で、伸長時には、
圧縮率を高めた影響をできるだけ受けないように、画質
劣化を防止可能にすることができる。As described above, according to the present invention, the transmission time of image data can be reduced. Further, it is not necessary to prepare a memory for each type of image data. Furthermore, a plurality of types of image data can be restored as a plurality of types of image data, compressed by a similar method using quantization, and stored efficiently in a memory. Specifically, binary image data representing one pixel in binary is replaced with a predetermined intermediate value within the dynamic range of multi-valued image data representing one pixel in multi-value, and compression using quantization is performed. Increase compression ratio. On the other hand, at the time of extension,
It is possible to prevent the image quality from deteriorating so as not to be affected as much as possible by increasing the compression ratio.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る一実施例のプリンタの構成例を示
すブロツク図である。FIG. 1 is a block diagram illustrating a configuration example of a printer according to an embodiment of the present invention.

【図２】本実施例のビツト拡張回路の構成例を示すブロ
ツク図である。FIG. 2 is a block diagram illustrating a configuration example of a bit extension circuit according to the present embodiment.

【図３】本実施例のビツト拡張例を示す図である。FIG. 3 is a diagram showing an example of bit extension of the present embodiment.

【図４】本発明に係る第２実施例のビツト拡張回路の構
成例を示すブロツク図である。FIG. 4 is a block diagram showing a configuration example of a bit extension circuit according to a second embodiment of the present invention.

【図５】第２実施例のビツト拡張器の詳細構成例を示す
ブロツク図である。FIG. 5 is a block diagram showing a detailed configuration example of a bit extender according to a second embodiment.

【図６】本発明に係る第３実施例の構成例を示すブロツ
ク図である。FIG. 6 is a block diagram showing a configuration example of a third embodiment according to the present invention.

【図７】本発明に係る第４実施例のビツト拡張回路の構
成例を示すブロツク図である。FIG. 7 is a block diagram showing a configuration example of a bit extension circuit according to a fourth embodiment of the present invention.

【図８】第４実施例のビツト拡張器の構成例を示すブロ
ツク図である。FIG. 8 is a block diagram showing a configuration example of a bit extender according to a fourth embodiment.

【図９】本発明に係る第５実施例の画像データのフオー
マツト例を示す図である。FIG. 9 is a diagram illustrating an example of a format of image data according to a fifth embodiment of the present invention.

【図１０】第５実施例の構成例を示すブロツク図であ
る。FIG. 10 is a block diagram showing a configuration example of a fifth embodiment.

【図１１】第５実施例の圧縮処理部の詳細な構成例を示
すブロツク図である。FIG. 11 is a block diagram illustrating a detailed configuration example of a compression processing unit according to a fifth embodiment.

【図１２】第５実施例の符号化ビツト数の一例を示す図
である。FIG. 12 is a diagram showing an example of the number of coding bits according to the fifth embodiment.

【図１３】本発明に係る第６実施例の画像データのフオ
ーマツト例を示す図である。FIG. 13 is a diagram illustrating an example of a format of image data according to a sixth embodiment of the present invention.

【図１４】本発明に係る第７実施例の画像データのフオ
ーマツト例を示す図である。FIG. 14 is a diagram illustrating a format example of image data according to a seventh embodiment of the present invention.

【図１５】本発明に係る第８実施例の画像データのフオ
ーマツト例を示す図である。FIG. 15 is a diagram showing an example of a format of image data according to the eighth embodiment of the present invention.

【図１６】本発明に係る第９実施例の構成例を示すブロ
ツク図である。FIG. 16 is a block diagram showing a configuration example of a ninth embodiment according to the present invention.

【図１７】第９実施例のメモリのデータ配列の一例を示
す図である。FIG. 17 is a diagram illustrating an example of a data array of a memory according to a ninth embodiment.

【図１８】第９実施例の網線発生回路の詳細な構成例を
示すブロツク図である。FIG. 18 is a block diagram showing a detailed configuration example of a mesh generation circuit according to a ninth embodiment.

【図１９】第９実施例のＲＯＭが記憶する網線パターン
の一例を示す図である。FIG. 19 is a diagram illustrating an example of a halftone line pattern stored in a ROM according to a ninth embodiment;

【図２０】第９実施例の書換え形態と対応するデータ配
列書換え処理の一例を示す図である。FIG. 20 is a diagram illustrating an example of a data array rewriting process corresponding to the rewriting mode of the ninth embodiment;

【図２１】本発明に係る第１０実施例のメモリのデータ
配列の一例を示す図である。FIG. 21 is a diagram illustrating an example of a data array of a memory according to a tenth embodiment of the present invention.

【図２２】第１０実施例の網点発生回路の詳細な構成例
を示すブロツク図である。FIG. 22 is a block diagram showing a detailed configuration example of a halftone dot generating circuit according to the tenth embodiment.

【図２３】第１０実施例の画素列形成回路の原理的な構
成例を示すブロツク図である。FIG. 23 is a block diagram showing an example of the principle configuration of a pixel column forming circuit according to a tenth embodiment.

【図２４】本発明に係る第１１実施例のメモリのデータ
配列の一例を示す図である。FIG. 24 is a diagram showing an example of a data array of a memory according to an eleventh embodiment of the present invention.

【図２５】第１１実施例のデータ配列の一例を示す模式
図である。FIG. 25 is a schematic diagram showing an example of a data array of the eleventh embodiment.

【図２６】第１１実施例の構成例を示すブロツク図であ
る。FIG. 26 is a block diagram showing a configuration example of the eleventh embodiment.

【図２７】第１１実施例のデータ書換え手順の一例を示
す図である。FIG. 27 is a diagram illustrating an example of a data rewriting procedure according to the eleventh embodiment.

【符号の説明】[Explanation of symbols]

１０１ インタフエイスＩ／Ｆ １０２ ビツト拡張回路 １０３ ブロツク化回路 １０４ 離散コサイン変換器ＤＣＴ １０５ 量子化器 １０６ 符号化回路 １０７ メモリ １０８ 復号回路 １０９ 逆量子化器 １１０ 逆離散コサイン変換器ＩＤＣＹＴ １１１ 逆ブロツク化回路 １７０１ インタフエイスＩ／Ｆ １７０２ 圧縮処理部 １７０３ メモリ １７０４ 伸長部 １６０２ バツフア １６０３ ＤＣＴ １６０４ 量子化回路 １６０５ 符号化回路 １６０８ 符号量演算回路 １６０９ ビツト配分回路 １０ ＣＰＵ １１ ＲＯＭ １２ ＲＡＭ １３ メモリ １４ マルチプレクサＭＰＸ １５ Ｉ／Ｏ １６ 網線発生回路 DESCRIPTION OF SYMBOLS 101 Interface I / F 102 Bit extension circuit 103 Blocking circuit 104 Discrete cosine transformer DCT 105 Quantizer 106 Encoding circuit 107 Memory 108 Decoding circuit 109 Inverse quantizer 110 Inverse discrete cosine transformer IDCYT 111 Inverse blocking circuit 1701 Interface I / F 1702 Compression processing unit 1703 Memory 1704 Decompression unit 1602 Buffer 1603 DCT 1604 Quantization circuit 1605 Encoding circuit 1608 Code amount operation circuit 1609 Bit distribution circuit 10 CPU 11 ROM 12 RAM 13 Memory 14 Multiplexer MPX 15 I O 16 mesh generation circuit

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−288167（ＪＰ，Ａ) 特開 平４−274672（ＪＰ，Ａ) 特開 平４−63064（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/41 - 1/419 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-1-288167 (JP, A) JP-A-4-274672 (JP, A) JP-A-4-63064 (JP, A) (58) Field (Int.Cl. ⁷ , DB name) H04N 1/41-1/419

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力画像データが、一画素を二値で表す
二値画像データか、一画素を多値で表す多値画像データ
かを判定する判定手段と、 前記二値画像データの各画素を、前記多値画像データの
ダイナミックレンジにおける最大値 > 第一の中間値 >
第二の中間値 > 最小値の関係を有し、かつ、その画素
の値に応じて選択される前記第一または第二の中間値に
置換した多値化画像データを出力する拡張手段と、 前記多値画像データと判定された入力画像データ、およ
び、前記多値化画像データを量子化を利用して圧縮する
圧縮手段と、 前記判定結果が付加された、圧縮された画像データを記
憶するメモリとを有することを特徴とする画像処理装
置。A determining unit for determining whether the input image data is binary image data representing one pixel in binary or multi-valued image data representing one pixel in multiple values; and each pixel of the binary image data. The maximum value in the dynamic range of the multi-valued image data> first intermediate value>
Expansion means having a relationship of second intermediate value> minimum value, and outputting multi-valued image data replaced with the first or second intermediate value selected according to the value of the pixel, Storing the input image data determined to be the multi-valued image data, compression means for compressing the multi-valued image data using quantization, and the compressed image data to which the determination result is added An image processing device comprising: a memory. 【請求項２】 入力画像データが、一画素を二値で表す
二値画像データか、一画素を多値で表す多値画像データ
かを判定する判定手段と、 前記二値画像データの各画素を、前記多値画像データの
ダイナミックレンジにおける最大値 > 第一の中間値 >
第二の中間値 > 最小値の関係を有し、かつ、 その画素の値に応じて選択される前記第一または第二の
中間値に置換した多値化画像データを出力する拡張手段
と、 前記多値画像データと判定された入力画像データ、およ
び、前記多値化画像データを量子化を利用して圧縮する
圧縮手段と、 前記判定結果が付加された、圧縮された画像データを記
憶するメモリと、 前記メモリに記憶された画像データを伸長する伸長手段
と、 伸長された画像データに対応する前記判定結果が前記二
値画像データを示す場合、所定の閾値により、その画像
データを、前記最大値および最小値の二値によって一画
素を表す二値画像データに変換する変換手段とを有する
ことを特徴とする画像処理装置。2. A determination means for determining whether input image data is binary image data representing one pixel in binary or multi-valued image data representing one pixel in multiple values, and each pixel of the binary image data. The maximum value in the dynamic range of the multi-valued image data> first intermediate value>
Expansion means having a relationship of second intermediate value> minimum value, and outputting multi-valued image data replaced with the first or second intermediate value selected according to the value of the pixel; Storing the input image data determined to be the multi-valued image data, compression means for compressing the multi-valued image data using quantization, and the compressed image data to which the determination result is added A memory; decompression means for decompressing the image data stored in the memory; and if the determination result corresponding to the decompressed image data indicates the binary image data, the image data is decompressed by a predetermined threshold value. Conversion means for converting into binary image data representing one pixel by a binary value of a maximum value and a minimum value. 【請求項３】 入力画像データが、一画素を二値で表す
二値画像データか、一画素を多値で表す多値画像データ
かを判定し、 前記二値画像データの各画素を、前記多値画像データの
ダイナミックレンジにおける最大値 > 第一の中間値 >
第二の中間値 > 最小値の関係を有し、かつ、その画素
の値に応じて選択される前記第一または第二の中間値に
置換した多値化画像データに拡張し、 前記多値画像データと判定された入力画像データ、およ
び、前記多値化画像データを量子化を利用して圧縮し、 前記判定結果が付加された、圧縮された画像データをメ
モリに記憶することを特徴とする画像処理方法。And determining whether the input image data is binary image data representing one pixel in binary or multi-valued image data representing one pixel in multiple values. Maximum value in the dynamic range of multi-valued image data> First intermediate value>
A second intermediate value> a minimum value, and expand to multi-valued image data replaced with the first or second intermediate value selected according to the value of the pixel; Input image data determined to be image data, and the multi-valued image data is compressed using quantization, and the determination result is added, and the compressed image data is stored in a memory. Image processing method. 【請求項４】 入力画像データが、一画素を二値で表す
二値画像データか、一画素を多値で表す多値画像データ
かを判定し、 前記二値画像データの各画素を、前記多値画像データの
ダイナミックレンジにおける最大値 > 第一の中間値 >
第二の中間値 > 最小値の関係を有し、かつ、その画素
の値に応じて選択される前記第一または第二の中間値に
置換した多値化画像データに拡張し、 前記多値画像データと判定された入力画像データ、およ
び、前記多値化画像データを量子化を利用して圧縮し、 前記判定結果が付加された、圧縮された画像データをメ
モリに記憶し、 前記メモリに記憶された画像データを伸長し、 伸長された画像データに対応する前記判定結果が前記二
値画像データを示す場合、所定の閾値により、その画像
データを、前記最大値および最小値の二値によって一画
素を表す二値画像データに変換することを特徴とする画
像処理方法。4. It is determined whether the input image data is binary image data representing one pixel in binary or multi-valued image data representing one pixel in multi-value, and each pixel of the binary image data is Maximum value in the dynamic range of multi-valued image data> First intermediate value>
A second intermediate value> a minimum value, and expand to multi-valued image data replaced with the first or second intermediate value selected according to the value of the pixel; The input image data determined to be image data, and the multi-valued image data are compressed using quantization, and the determination result is added, and the compressed image data is stored in a memory. When the stored image data is decompressed, and the determination result corresponding to the decompressed image data indicates the binary image data, the image data is converted into a binary value of the maximum value and the minimum value by a predetermined threshold value. An image processing method for converting into binary image data representing one pixel.