JP3321949B2 - Thin film transistor and display device using the same - Google Patents
Thin film transistor and display device using the sameInfo
- Publication number
- JP3321949B2 JP3321949B2 JP34401993A JP34401993A JP3321949B2 JP 3321949 B2 JP3321949 B2 JP 3321949B2 JP 34401993 A JP34401993 A JP 34401993A JP 34401993 A JP34401993 A JP 34401993A JP 3321949 B2 JP3321949 B2 JP 3321949B2
- Authority
- JP
- Japan
- Prior art keywords
- film transistor
- thin film
- region
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜トランジスタ及び
これを用いた表示装置に関する。The present invention relates to a thin film transistor and a display device using the same.
【０００２】[0002]
【従来の技術】アクティブマトリックス型の液晶表示装
置は、一般に、その１画素についての等価回路として図
４に示すように、行方向にゲートライン（走査電極）１
が設けられ、列方向にドレインライン（信号電極）２が
設けられている。ドレインライン２にデータ信号が入力
され、ゲートライン１には、水平走査に対応して、順次
ゲート電圧が選択的に印加される。2. Description of the Related Art Generally, an active matrix type liquid crystal display device has a gate line (scanning electrode) 1 in a row direction as an equivalent circuit for one pixel as shown in FIG.
Are provided, and a drain line (signal electrode) 2 is provided in the column direction. A data signal is input to the drain line 2, and a gate voltage is selectively applied to the gate line 1 sequentially in accordance with horizontal scanning.
【０００３】このゲートライン１とドレインライン２と
の各交点に対応する各画素毎にスイッチング素子として
の薄膜トランジスタ３が接続され、この薄膜トランジス
タ３のソース側に液晶容量と補助容量からなる画素容量
４が接続されている。画素容量４を構成する一方の電極
４ａは、薄膜トランジスタ３と同じＴＦＴ基板側に形成
され、他方の電極４ｂは、コモン基板側に形成されてい
る。薄膜トランジスタ３は、そのそのゲート電極がゲー
トライン１に接続され、そのドレイン電極がドレインラ
イン２に接続されている。A thin film transistor 3 as a switching element is connected to each pixel corresponding to each intersection of the gate line 1 and the drain line 2, and a pixel capacitance 4 composed of a liquid crystal capacitance and an auxiliary capacitance is provided on the source side of the thin film transistor 3. It is connected. One electrode 4a constituting the pixel capacitor 4 is formed on the same TFT substrate side as the thin film transistor 3, and the other electrode 4b is formed on the common substrate side. The thin film transistor 3 has its gate electrode connected to the gate line 1 and its drain electrode connected to the drain line 2.
【０００４】このような液晶表示装置では、図４に示す
ように、薄膜トランジスタ３は、チャネル抵抗ＲCH、ゲ
ート−ソース間寄生容量ＣGS、ゲート−ドレイン間寄生
容量ＣGD、ソース側寄生抵抗ＲS 及びドレイン側寄生抵
抗ＲD を有しており、また、ゲートライン１とドレイン
ライン２との間には、ゲートライン１とドレインライン
２との重なりによる重なり容量ＣL がある。In such a liquid crystal display device, as shown in FIG. 4, a thin film transistor 3 has a channel resistance R CH , a gate-source parasitic capacitance C GS , a gate-drain parasitic capacitance C GD , and a source-side parasitic resistance R G. It has S and the drain-side parasitic resistance R D, also, between the gate line 1 and the drain lines 2, there is a capacitance C L overlap due to overlapping of the gate lines 1 and drain lines 2.
【０００５】また、薄膜トランジスタ３は、一般に、そ
のソース側の寄生抵抗ＲS 及びドレイン側の寄生抵抗Ｒ
D がほぼ同じ値となっており、そのゲート−ソース間寄
生容量ＣGSとゲート−ドレイン間寄生容量ＣGDも、ほぼ
同じ値となっている。The thin-film transistor 3 generally has a source-side parasitic resistance R S and a drain-side parasitic resistance R S.
D has substantially the same value, and its gate-source parasitic capacitance CGS and gate-drain parasitic capacitance CGD have substantially the same value.
【０００６】このような液晶表示装置において、各画素
に配置された薄膜トランジスタ３は、そのゲートライン
１が選択されているときにオンとなって、ドレインライ
ン２からのデータ信号電圧が画素容量４に電荷の形で書
き込まれる。そして、別なゲートライン１が選択されて
いる間、選択されていない薄膜トランジスタ３がオフと
なって、書き込まれた電荷により画素が駆動される。In such a liquid crystal display device, the thin film transistor 3 arranged in each pixel is turned on when the gate line 1 is selected, and the data signal voltage from the drain line 2 is applied to the pixel capacitance 4. Written in the form of charges. Then, while another gate line 1 is selected, the unselected thin film transistor 3 is turned off, and the pixel is driven by the written charge.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタ及びそれを用いた表示装置にあって
は、薄膜トランジスタは、そのソース側の寄生抵抗ＲS
及びドレイン側の寄生抵抗ＲD がほぼ同じ値となってお
り、そのゲート−ソース間寄生容量ＣGSとゲート−ドレ
イン間寄生容量ＣGDもほぼ同じ値となっていたため、こ
のような薄膜トランジスタを表示装置のスイッチ素子と
して使用すると、スイッチングノイズが発生し、画質が
悪化するという問題があった。However, in a conventional thin film transistor and a display device using the same, the thin film transistor has a parasitic resistance R S on its source side.
And the parasitic resistance RD on the drain side is substantially the same value, and the gate-source parasitic capacitance CGS and the gate-drain parasitic capacitance CGD are also substantially the same value. When used as a switch element of an apparatus, there is a problem that switching noise occurs and image quality deteriorates.
【０００８】すなわち、薄膜トランジスタ３がオンのと
きには、液晶の薄膜トランジスタ３側の一方の電極４ａ
とドレインライン２との電位は、ほぼ同電位になるが、
薄膜トランジスタ３がオフすると、液晶と補助容量から
なる画素容量４とゲート−ソース間寄生容量ＣGSとの間
で電荷の再分布が発生し、液晶の電位が最初のデータ電
位からずれるというスイッチングノイズが発生して、画
質が悪化する。この電位のずれは、薄膜トランジスタ３
のゲート−ソース間寄生容量ＣGSの容量の大きさにほぼ
比例する。That is, when the thin film transistor 3 is on, one electrode 4a of the liquid crystal on the thin film transistor 3 side is used.
And the drain line 2 have substantially the same potential,
When the thin film transistor 3 is turned off, redistribution of electric charges occurs between the pixel capacitance 4 including the liquid crystal and the auxiliary capacitance and the gate-source parasitic capacitance CGS, and switching noise such that the potential of the liquid crystal deviates from the initial data potential is generated. Occurs and the image quality deteriorates. This potential shift is caused by the thin film transistor 3
Is substantially proportional to the magnitude of the capacitance of the gate-source parasitic capacitance CGS .
【０００９】この薄膜トランジスタの寄生容量は、一般
に、電圧などに依存した複雑なものであり、この薄膜ト
ランジスタが表示装置のスイッチング素子として用いら
れると、上記液晶の電位のずれがドレインライン２の信
号電圧に依存して発生する。その結果、液晶の透過率と
データ信号電圧との非線形性の原因となり、画質が悪化
する。Generally, the parasitic capacitance of the thin film transistor is complicated depending on the voltage or the like. When the thin film transistor is used as a switching element of a display device, the shift in the potential of the liquid crystal changes the signal voltage of the drain line 2. Occur depending on. As a result, non-linearity between the transmittance of the liquid crystal and the data signal voltage is caused, and the image quality deteriorates.
【００１０】そこで、従来、このスイッチングノイズを
低減するために、種々の方法が考えられている。Therefore, conventionally, various methods have been considered to reduce the switching noise.
【００１１】その１つの方法は、薄膜トランジスタのゲ
ートとソースとの重なりを無くし、寄生容量を低減する
方法である。One such method is to eliminate the overlap between the gate and the source of the thin film transistor and reduce the parasitic capacitance.
【００１２】ところが、薄膜トランジスタの寄生容量
は、ゲートとソースとの重なりに起因するものよりも、
チャネル部分が起因する成分が大きい。そのため、この
従来の方法では、寄生容量を大幅に低減することができ
ず、スイッチングノイズを充分に低減することができな
い。However, the parasitic capacitance of a thin film transistor is more than that caused by the overlap between a gate and a source.
The component caused by the channel portion is large. Therefore, in this conventional method, the parasitic capacitance cannot be significantly reduced, and the switching noise cannot be sufficiently reduced.
【００１３】第２の方法は、薄膜トランジスタの大き
さ、すなわち、チャネル長やチャネル幅を小さくするこ
とにより、寄生容量を低減する方法である。The second method is to reduce the parasitic capacitance by reducing the size of the thin film transistor, that is, the channel length and the channel width.
【００１４】ところが、この方法は、原理的には、充分
な駆動力を保ちつつ寄生容量を削減することはできる
が、薄膜トランジスタの加工精度上の限界があり、寄生
容量を充分削減することができない。However, in principle, this method can reduce the parasitic capacitance while maintaining a sufficient driving force. However, there is a limit in the processing accuracy of the thin film transistor, and the parasitic capacitance cannot be sufficiently reduced. .
【００１５】第３の方法は、補助容量を大きくすること
により、薄膜トランジスタがオフしたときの電荷の再分
布による電位のずれを小さく抑える方法である。A third method is to increase the auxiliary capacitance so as to suppress a potential shift due to redistribution of electric charges when the thin film transistor is turned off.
【００１６】ところが、この方法は、補助容量のために
面積を大きくすると、その分液晶の開口率が小さくなる
ため、補助容量を大きくするのにも限界があり、充分ス
イッチングノイズを低減することができない。However, in this method, when the area is increased due to the auxiliary capacitance, the aperture ratio of the liquid crystal is correspondingly reduced. Therefore, there is a limit in increasing the auxiliary capacitance, and it is possible to sufficiently reduce the switching noise. Can not.
【００１７】そこで、本発明は、上記実情に鑑みてなさ
れたもので、薄膜トランジスタのソース側の寄生抵抗を
ドレイン側の寄生抵抗よりも大きな値にすることによ
り、この薄膜トランジスタを適用した表示装置の画素容
量と薄膜トランジスタのソース側の寄生容量との間で発
生する電荷の再分布を低減させ、液晶の電位の最初のデ
ータ電位からのずれを低減させることのできる薄膜トラ
ンジスタ及びそれを用いた表示装置を提供することを目
的としている。Accordingly, the present invention has been made in view of the above circumstances, and by setting the parasitic resistance on the source side of a thin film transistor to a value larger than the parasitic resistance on the drain side, a pixel of a display device to which the thin film transistor is applied. Provided is a thin film transistor capable of reducing redistribution of electric charge generated between a capacitor and a parasitic capacitance on a source side of the thin film transistor and reducing a deviation of a liquid crystal potential from an initial data potential, and a display device using the same. It is intended to be.
【００１８】[0018]
【課題を解決するための手段】請求項１に係る本発明の
薄膜トランジスタは、基板上に高濃度ソース領域、チャ
ネル領域、高濃度ドレイン領域が形成された半導体層、
前記高濃度ソース領域に接続されたソース電極、前記高
濃度ドレイン領域に接続されたドレイン電極、前記半導
体層上にゲート絶縁膜を挟んで形成されたゲート電極を
有する薄膜トランジスタにおいて、前記高濃度ソース領
域とチャネル領域の間には低濃度ソース領域が形成さ
れ、前記高濃度ドレイン領域とチャネル領域の間には低
濃度ドレイン領域が形成され、前記低濃度ソース領域の
長さを前記低濃度ドレイン領域の長さより長くすること
により、ソース側の寄生抵抗をドレイン側の寄生抵抗よ
りも大きな値にしたものである。According to the first aspect of the present invention, there is provided:
The thin film transistor has a high-concentration source region and a channel on the substrate.
A semiconductor layer in which a tunnel region, a high concentration drain region is formed ,
A source electrode connected to the high concentration source region, the high
A drain electrode connected to doped drain region, a gate electrode formed through the gate insulating film on the semiconductor layer
The high-concentration source region.
A lightly doped source region is formed between the region and the channel region.
A low-concentration drain region is formed between the high-concentration drain region and the channel region;
The length is longer than the length of the low concentration drain region.
By, it is obtained by a larger value than the parasitic resistance of the drain-side parasitic resistance of the source side.
【００１９】請求項２に係る本発明の薄膜トランジスタ
は、基板上に高濃度ソース領域、チャネル領域、高濃度
ドレイン領域が形成された半導体層、前記高濃度ソース
領域に接続されたソース電極、前記高濃度ドレイン領域
に接続されたドレイン電極、前記半導体層上にゲート絶
縁膜を挟んで形成されたゲート電極を有する薄膜トラン
ジスタにおいて、前記高濃度ソース領域とチャネル領域
の間には低濃度ソース領域が形成され、前記高濃度ドレ
イン領域とチャネル領域の間には低濃度ドレイン領域が
形成され、前記低濃度ソース領域の不純物の量を前記低
濃度ドレイン領域の不純物の量よりも少なくするするこ
とにより、ソース側の寄生抵抗をドレイン側の寄生抵抗
よりも大きな値にしたものである。 A thin film transistor according to the present invention according to claim 2
Means high concentration source region, channel region, high concentration
A semiconductor layer having a drain region formed thereon, and the high-concentration source
Source electrode connected to the region, the high-concentration drain region
A drain electrode connected to the
Thin film transformer having a gate electrode formed with an edge film interposed
A high-concentration source region and a channel region;
A low-concentration source region is formed between
There is a lightly doped drain region between the in region and the channel region.
Formed in the low-concentration source region.
Concentration should be less than the amount of impurities in the drain region.
And a, is obtained by a larger value than the parasitic resistance of the drain-side parasitic resistance of the source side.
【００２０】請求項３に係る本発明の表示装置は、薄膜
トランジスタのドレイン電極が信号ラインに接続され、
薄膜トランジスタのソース電極が画素容量に接続され、
薄膜トランジスタのゲート電極がゲートラインに接続さ
れた表示装置において、前記薄膜トランジスタとして、
請求項１又は請求項２に記載された薄膜トランジスタを
用いたものである。According to a third aspect of the present invention, in the display device, the drain electrode of the thin film transistor is connected to the signal line;
The source electrode of the thin film transistor is connected to the pixel capacitance ,
In a display device in which a gate electrode of the thin film transistor is connected to a gate line, as the thin film transistor,
A thin film transistor according to claim 1 or 2 is used.
【００２１】[0021]
【作用】本発明の薄膜トランジスタによれば、基板上に
半導体層、ソース電極、ドレイン電極及び前記半導体層
上にゲート絶縁膜を挟んでゲート電極の形成された薄膜
トランジスタのソース側の寄生抵抗をドレイン側の寄生
抵抗よりも大きな値にしているので、ソース側の寄生容
量を見掛け上小さくすることができ、寄生容量の影響を
削減することができる。According to the thin-film transistor of the present invention, the source-side parasitic resistance of the thin-film transistor having a semiconductor layer, a source electrode, a drain electrode on a substrate and a gate electrode formed on the semiconductor layer with a gate insulating film interposed therebetween is reduced by the drain side. , The parasitic capacitance on the source side can be apparently reduced, and the effect of the parasitic capacitance can be reduced.
【００２２】また、本発明の表示装置によれば、薄膜ト
ランジスタのドレイン電極が信号ラインに接続され、薄
膜トランジスタのソース電極が液晶の共通電極に接続さ
れ、薄膜トランジスタのゲート電極がゲートラインに接
続された表示装置の当該薄膜トランジスタとして、ソー
ス側の寄生抵抗をドレイン側の寄生抵抗よりも大きな値
とした薄膜トランジスタを用いているので、液晶の共通
電極に接続された薄膜トランジスタのソース側の寄生容
量を見掛け上小さくすることができ、薄膜トランジスタ
がオフしたときに液晶側の画素容量と薄膜トランジスタ
のソース側の寄生容量との間で発生する電荷の再分布を
小さく抑えることができる。その結果、薄膜トランジス
タのスイッチングにより発生するノイズを低減すること
ができ、画質を向上させることができる。Further, according to the display device of the present invention, the display device in which the drain electrode of the thin film transistor is connected to the signal line, the source electrode of the thin film transistor is connected to the common electrode of the liquid crystal, and the gate electrode of the thin film transistor is connected to the gate line. As the thin film transistor of the device, a thin film transistor in which the parasitic resistance on the source side is larger than the parasitic resistance on the drain side is used, so that the parasitic capacitance on the source side of the thin film transistor connected to the common electrode of the liquid crystal is apparently reduced. Accordingly, the redistribution of charges generated between the pixel capacitance on the liquid crystal side and the parasitic capacitance on the source side of the thin film transistor when the thin film transistor is turned off can be suppressed. As a result, noise generated by switching of the thin film transistor can be reduced, and image quality can be improved.
【００２３】[0023]
【実施例】以下、本発明を実施例に基づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to embodiments.
【００２４】図１及び図２は、本発明の薄膜トランジス
タ及びその薄膜トランジスタを用いた表示装置の一実施
例を示す図である。FIGS. 1 and 2 are views showing one embodiment of the thin film transistor of the present invention and a display device using the thin film transistor.
【００２５】図１は、本発明の薄膜トランジスタ１０の
正面断面図であり、蒸着スパッタやプラズマＣＶＤある
いはエッチング等によって簿膜積層することにより形成
されている。FIG. 1 is a front sectional view of a thin film transistor 10 of the present invention, which is formed by stacking thin films by vapor deposition sputtering, plasma CVD, etching, or the like.
【００２６】すなわち、図１において、薄膜トランジス
タ１０は、ガラス基板１１上に窒化シリコン（ＳｉＮ）
あるいは酸化シリコン（ＳｉＯ）からなる絶縁膜１２が
形成されており、この絶縁膜１２上に真性ポリシリコン
からなる半導体層１３が形成されている。That is, in FIG. 1, a thin film transistor 10 has a structure in which a silicon nitride (SiN)
Alternatively, an insulating film 12 made of silicon oxide (SiO) is formed, and a semiconductor layer 13 made of intrinsic polysilicon is formed on the insulating film 12.
【００２７】半導体層１３の図１中右側には、ソース電
極１４が半導体層１３の右側端部を覆うように形成され
ており、半導体層１３の図１中左側には、ドレイン電極
１５が半導体層１３の左側端部を覆うように形成されて
いる。A source electrode 14 is formed on the right side of the semiconductor layer 13 in FIG. 1 so as to cover a right end of the semiconductor layer 13, and a drain electrode 15 is formed on the left side of the semiconductor layer 13 in FIG. It is formed so as to cover the left end of the layer 13.
【００２８】この半導体層１３は、そのソース側には、
Ｐ型不純物が低濃度と高濃度とに領域区分されてドーピ
ング等により拡散されており、低濃度ソース領域１３ａ
（図１にＰ-で表示）と高濃度ソース領域１３ｂ（図１
中にＰ+で表示）が形成されている。The semiconductor layer 13 has, on its source side,
The P-type impurity is divided into a low concentration region and a high concentration region and diffused by doping or the like.
(Figure 1 P - displayed) and heavily doped source region 13b (FIG. 1
(Indicated by P + ).
【００２９】また、半導体層１３は、そのドレイン側に
は、Ｐ型不純物が低濃度と高濃度とに領域区分されてド
ーピング等により拡散されており、低濃度ドレイン領域
１３ｃ（図１にＰ-で表示）と高濃度ドレイン領域１３
ｄ（図１中にＰ+で表示）が形成されている。Further, the semiconductor layer 13, Its drain side, P-type impurities are areas divided into low density and high density are diffused by doping or the like, the low-concentration drain region 13c (FIG. 1 P - And high concentration drain region 13
d (indicated by P + in FIG. 1) is formed.
【００３０】さらに、半導体層１３の中央部は、チャネ
ル領域１３ｅが形成されている。Further, a channel region 13e is formed in the center of the semiconductor layer 13.
【００３１】そして、上記半導体層１３の高濃度ソース
領域１３ｂと高濃度ドレイン領域１３ｄとは、同じ長さ
に形成されているが、低濃度ソース領域１３ａは、低濃
度ドレイン領域１３ｃよりもその長さが長く形成されて
いる。The high-concentration source region 13b and the high-concentration drain region 13d of the semiconductor layer 13 are formed to have the same length, but the low-concentration source region 13a is longer than the low-concentration drain region 13c. Is formed long.
【００３２】この半導体層１３上には、ゲート絶縁膜１
６が積層されることにより形成されており、このゲート
絶縁膜１６上には、ゲート電極１７が積層により形成さ
れている。The gate insulating film 1 is formed on the semiconductor layer 13.
6 is formed by stacking, and a gate electrode 17 is formed by stacking on the gate insulating film 16.
【００３３】したがって、薄膜トランジスタ１０は、半
導体層１３の低濃度ソース領域１３ａが低濃度ドレイン
領域１３ｃよりも長く形成されているので、ソース側寄
生抵抗ＲS がドレイン側寄生抵抗ＲD よりも大きな値と
なっている。Therefore, in the thin-film transistor 10, since the low-concentration source region 13a of the semiconductor layer 13 is formed longer than the low-concentration drain region 13c, the source-side parasitic resistance RS is larger than the drain-side parasitic resistance RD. It has become.
【００３４】このような薄膜トランジスタ１０を、図４
に示したアクティブマトリックス型の液晶表示装置のス
イッチング素子として使用すると、ゲートライン１とド
レインライン２との各交点に対応する各画素毎にこの薄
膜トランジスタ１０が接続され、薄膜トランジスタ１０
のソース電極１４に液晶容量と液晶画素の画素容量の不
足分を補う補助容量からなる画素容量４が接続される。
そして、薄膜トランジスタ１０は、そのゲート電極１７
がゲートライン１に接続され、そのドレイン電極１５が
ドレインライン２に接続される。The thin film transistor 10 as shown in FIG.
When the thin film transistor is used as a switching element of an active matrix type liquid crystal display device shown in FIG. 1, the thin film transistor 10 is connected to each pixel corresponding to each intersection of the gate line 1 and the drain line 2.
The pixel capacitor 4 composed of a liquid crystal capacitor and an auxiliary capacitor that compensates for the shortage of the pixel capacitance of the liquid crystal pixel is connected to the source electrode 14.
The thin film transistor 10 has its gate electrode 17
Are connected to the gate line 1, and the drain electrode 15 is connected to the drain line 2.
【００３５】そして、薄膜トランジスタ１０は、図４に
示した薄膜トランジスタ３と同様に、チャネル抵抗
ＲCH、ゲート−ソース間寄生容量ＣGS、ゲート−ドレイ
ン間寄生容量ＣGD、ソース側寄生抵抗ＲS 及びドレイン
側寄生抵抗ＲD を有しており、また、ゲートライン１と
ドレインライン２との間には、ゲートライン１とドレイ
ンライン２との重なりによる重なり容量ＣL がある。The thin film transistor 10 has a channel resistance R CH , a gate-source parasitic capacitance C GS , a gate-drain parasitic capacitance C GD , a source-side parasitic resistance R S , similarly to the thin film transistor 3 shown in FIG. It has a drain-side parasitic resistance R D, also, between the gate line 1 and the drain lines 2, there is a capacitance C L overlap due to overlapping of the gate lines 1 and drain lines 2.
【００３６】このような液晶表示装置においては、上記
同様に、各画素に配置された薄膜トランジスタ１０は、
そのゲートライン１が選択されているときにオンとなっ
て、ドレインライン２からのデータ信号電圧が画素容量
４に電荷の形で書き込まれる。そして、別なゲートライ
ン１が選択されている間、選択されていない薄膜トラン
ジスタ１０がオフとなって、書き込まれた電荷により画
素が駆動される。In such a liquid crystal display device, as described above, the thin film transistor 10 disposed in each pixel is
It is turned on when the gate line 1 is selected, and the data signal voltage from the drain line 2 is written to the pixel capacitor 4 in the form of a charge. Then, while another gate line 1 is selected, the unselected thin film transistor 10 is turned off, and the pixel is driven by the written charge.
【００３７】そして、薄膜トランジスタ１０がオンのと
きには、液晶の薄膜トランジスタ１０のソース電極１４
とドレインライン２との電位は、ほぼ同電位になるが、
薄膜トランジスタ１０がオフすると、液晶と補助容量か
らなる画素容量４とゲート−ソース間寄生容量ＣGSとの
間で電荷の再分布が発生する。When the thin film transistor 10 is turned on, the source electrode 14 of the liquid crystal thin film transistor 10 is turned on.
And the drain line 2 have substantially the same potential,
When the thin film transistor 10 is turned off, redistribution of electric charges occurs between the pixel capacitance 4 including the liquid crystal and the auxiliary capacitance and the gate-source parasitic capacitance CGS .
【００３８】ところが、薄膜トランジスタ１０は、上述
のように、半導体層１３の高濃度ソース領域１３ｂと高
濃度ドレイン領域１３ｄとは、同じ長さに形成されてい
るが、低濃度ソース領域１３ａは、低濃度ドレイン領域
１３ｃよりもその長さが長く形成されている。したがっ
て、薄膜トランジスタ１０のソース側寄生抵抗ＲS がド
レイン側寄生抵抗ＲD よりも大きな値となっている。そ
の結果、画素容量４に大きな抵抗値のソース側寄生抵抗
ＲS が接続された状態となり、ゲート−ソース間寄生容
量ＣGSが小さくなったのと類似の効果が発生して、交流
成分が流れ難くなる。したがって、薄膜トランジスタ１
０がオフしたときに画素容量４とゲート−ソース間寄生
容量ＣGSとの間で発生する電荷の再分布を低減すること
ができ、薄膜トランジスタ１０のスイッチング動作によ
るノイズ、いわゆるスイッチングノイズを低減すること
ができる。その結果、画質を向上させることができる。However, in the thin-film transistor 10, as described above, the high-concentration source region 13b and the high-concentration drain region 13d of the semiconductor layer 13 are formed to have the same length. The length is formed longer than the concentration drain region 13c. Therefore, the source-side parasitic resistance R S of the thin-film transistor 10 has a larger value than the drain-side parasitic resistance R D. As a result, the source-side parasitic resistance R S having a large resistance value is connected to the pixel capacitance 4, and an effect similar to that of the decrease in the gate-source parasitic capacitance C GS occurs, and the AC component flows. It becomes difficult. Therefore, the thin film transistor 1
It is possible to reduce the redistribution of electric charges generated between the pixel capacitance 4 and the gate-source parasitic capacitance CGS when 0 is turned off, and to reduce noise due to the switching operation of the thin film transistor 10, so-called switching noise. Can be. As a result, image quality can be improved.
【００３９】尚、この薄膜トランジスタ１０のソース側
寄生抵抗ＲS の大きさとスイッチングノイズとの関係を
検証するために、薄膜トランジスタ１０の低濃度ソース
領域１３ａの長さを変化させたときの液晶電極の電圧変
化を測定した。In order to verify the relationship between the magnitude of the source-side parasitic resistance R S of the thin film transistor 10 and the switching noise, the voltage of the liquid crystal electrode when the length of the low-concentration source region 13a of the thin film transistor 10 is changed. The change was measured.
【００４０】この液晶電極電圧の変化の測定は、ポリシ
リコンＰチャネル型で、その膜厚５０ｎｍ、ゲート幅及
びゲート長２μｍ、移動度６０ｃｍ2 ／Ｖ・Ｓにより製
作した薄膜トランジスタ１０を使用して行った。また、
ゲートとソースの重なり及びゲートとドレインの重なり
は、いずれも０、つまり、セルフアラインとし、ＬＤＤ
部、すなわち、低濃度ソース領域１３ａ及び低濃度ドレ
イン領域１３ｃのシート抵抗は、２００ＫΩ／□で、そ
の他の条件は、標準的な条件としている。The change in the liquid crystal electrode voltage was measured using a thin film transistor 10 of a polysilicon P-channel type having a thickness of 50 nm, a gate width and a gate length of 2 μm, and a mobility of 60 cm 2 / VS. Was. Also,
The overlap between the gate and the source and the overlap between the gate and the drain are both 0, that is, they are self-aligned.
The sheet resistance of the portion, that is, the low-concentration source region 13a and the low-concentration drain region 13c is 200 KΩ / □, and the other conditions are standard conditions.
【００４１】データ信号電圧を１１．５［Ｖ］、ドレイ
ン電圧を７．５［Ｖ］とし、図２に示すように、矢印Ｐ
で示す時点でゲートライン１が選択から非選択に変った
場合の液晶電極の電圧を測定した。The data signal voltage is set to 11.5 [V], the drain voltage is set to 7.5 [V], and as shown in FIG.
The voltage of the liquid crystal electrode was measured when the gate line 1 changed from selection to non-selection at the time indicated by.
【００４２】このような条件下で、ソース側の低濃度ソ
ース領域１３ａの長さをドレイン側の低濃度ソース領域
と同じ長さの１μｍとしたときには、薄膜トランジスタ
がセルフアラインで小型であるにもかかわらず、図２に
曲線Ｓ１で示すように、液晶電極の電圧は、選択されて
いる間は、ドレインライン２のデータ信号電圧である１
１．５［Ｖ］であるが、非選択になると、１１．５７
［Ｖ］近辺まで上昇し、スイッチングノイズが発生して
いることが示されている。Under these conditions, when the length of the lightly doped source region 13a on the source side is set to 1 μm, which is the same length as the lightly doped source region on the drain side, the thin film transistor is self-aligned and small in size. In contrast, as shown by the curve S1 in FIG. 2, while the voltage of the liquid crystal electrode is selected, the data signal voltage of the drain line 2 is 1
1.5 [V], but when unselected, 11.57
It rises to around [V], which indicates that switching noise is occurring.
【００４３】ところが、薄膜トランジスタ１０の低濃度
ソース領域１３ａの長さを３μｍとすると、図２に曲線
Ｓ２で示すように、液晶電極の電圧は、非選択になって
も、１１．５６［Ｖ］以下の電圧までしか上昇せず、さ
らに、低濃度ソース領域１３ａの長さを、５μｍとする
と、図２に曲線Ｓ３で示すように、液晶電極の電圧は、
非選択になっても、１１．５５［Ｖ］以下の電圧までし
か上昇しない。However, assuming that the length of the low-concentration source region 13a of the thin film transistor 10 is 3 μm, as shown by the curve S2 in FIG. Assuming that the voltage rises only to the following voltage and that the length of the low-concentration source region 13a is 5 μm, the voltage of the liquid crystal electrode becomes as shown by the curve S3 in FIG.
Even if it is not selected, it rises only to a voltage of 11.55 [V] or less.
【００４４】このように、薄膜トランジスタ１０の低濃
度ソース領域１３ａの長さを低濃度ドレイン領域１３ｃ
の長さよりも長くするほど、選択から非選択になったと
きに、液晶電極の電圧の上昇が抑えられ、スイッチング
ノイズを低減することができる。その結果、液晶の表示
性能を向上させることができ、画質を向上させることが
できる。As described above, the length of the lightly doped source region 13a of the thin film transistor 10 is reduced by the lightly doped drain region 13c.
As the length becomes longer than the length, when selection is changed to non-selection, an increase in the voltage of the liquid crystal electrode is suppressed, and switching noise can be reduced. As a result, the display performance of the liquid crystal can be improved, and the image quality can be improved.
【００４５】図３は、本発明の薄膜トランジスタの他の
実施例を示す図である。FIG. 3 is a diagram showing another embodiment of the thin film transistor of the present invention.
【００４６】本実施例は、上記図１に示した実施例と同
様の薄膜トランジスタに適用したものであり、ソース側
の寄生抵抗をドレイン側の寄生抵抗よりも大きな値とす
るために、薄膜トランジスタの半導体層のソース領域に
拡散する不純物量をドレイン領域に拡散する不純物量よ
りも少なくすることにより、行っている。The present embodiment is applied to a thin film transistor similar to the embodiment shown in FIG. 1, and in order to make the parasitic resistance on the source side larger than the parasitic resistance on the drain side, the semiconductor of the thin film transistor is used. This is performed by making the amount of impurities diffused into the source region of the layer smaller than the amount of impurities diffused into the drain region.
【００４７】そこで、本実施例の説明において、上記図
１の薄膜トランジスタと同様の構成部分には、同一の符
号を付してその説明を省略する。Therefore, in the description of this embodiment, the same components as those of the thin film transistor of FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted.
【００４８】図３において、薄膜トランジスタ２０は、
上記実施例の薄膜トランジスタ１０同様に、ガラス基板
１１上に絶縁膜１２が形成され、絶縁膜１２上に半導体
層２１が積層されている。In FIG. 3, a thin film transistor 20 is
Similarly to the thin film transistor 10 of the above embodiment, an insulating film 12 is formed on a glass substrate 11, and a semiconductor layer 21 is laminated on the insulating film 12.
【００４９】半導体層２１は、そのソース電極１４側
に、Ｐ型不純物が低濃度と高濃度とに領域区分されてド
ーピング等により拡散された低濃度ソース領域２１ａ
（図３にＰ--で表示）と高濃度ソース領域２１ｂ（図３
中にＰ+で表示）が、そのドレイン電極１５側に、Ｐ型
不純物が低濃度と高濃度とに領域区分されてドーピング
等により拡散された低濃度ドレイン領域２１ｃ（図３に
Ｐ-で表示）と高濃度ドレイン領域２１ｄ（図１中にＰ+
で表示）が、そして、その中央部に、チャネル領域１３
ｅが形成されている。The semiconductor layer 21 has a low-concentration source region 21a in which a P-type impurity is divided into a low concentration region and a high concentration region and diffused by doping or the like on the source electrode 14 side.
(Figure 3 P - displayed) and heavily doped source region 21b (Figure 3
Display at - indicated by P +) is, to the drain electrode 15 side, the low-concentration drain region 21c (FIG. 3 P-type impurity is diffused by being regions classified into low density and high density doping or the like P in ) And the high-concentration drain region 21d (P +
And a channel region 13 at the center thereof.
e is formed.
【００５０】そして、上記半導体層２１の低濃度ソース
領域２１ａ、高濃度ソース領域２１ｂ、低濃度ドレイン
領域２１ｃ及び高濃度ドレイン領域２１ｄは、全て同じ
長さに形成されているが、低濃度ソース領域２１ａは、
低濃度ドレイン領域２１ｃの不純物濃度よりもさらに低
濃度の不純物が拡散されている。The low-concentration source region 21a, the high-concentration source region 21b, the low-concentration drain region 21c and the high-concentration drain region 21d of the semiconductor layer 21 are all formed to have the same length. 21a is
An impurity having a lower concentration than the impurity concentration of the low concentration drain region 21c is diffused.
【００５１】したがって、薄膜トランジスタ２０は、半
導体層２１の低濃度ソース領域２１ａが低濃度ドレイン
領域２１ｃよりもその不純物が低濃度になっているの
で、ソース側寄生抵抗ＲS がドレイン側寄生抵抗ＲD よ
りも大きな値となっている。その結果、薄膜トランジス
タ２１は、そのソース側の寄生容量を見掛け上小さくす
ることができ、寄生容量の影響を削減することができる
また、この薄膜トランジスタ２０を上記液晶表示装置に
適用したとき、画素容量４に大きな抵抗値のソース側寄
生抵抗ＲS が接続された状態となり、ゲート−ソース間
寄生容量ＣGSが大きくなったのと類似の効果が発生し
て、交流成分が流れ難くなる。したがって、薄膜トラン
ジスタ１０がオフしたときに液晶容量４とゲート−ソー
ス間寄生容量ＣGSとの間で発生する電荷の再分布を低減
することができ、薄膜トランジスタ１０のスイッチング
ノイズを低減することができる。その結果、画質を向上
させることができる。[0051] Thus, the thin film transistor 20, the low concentration source region 21a of the semiconductor layer 21 than the low-concentration drain region 21c is an impurity has a low concentration, the source-side parasitic resistance R S is the drain-side parasitic resistance R D It is a larger value. As a result, the thin-film transistor 21 can apparently reduce the parasitic capacitance on the source side and reduce the influence of the parasitic capacitance. Further, when the thin-film transistor 20 is applied to the above-described liquid crystal display device, the pixel capacitance 4 Is connected to the source-side parasitic resistance R S having a large resistance value, and an effect similar to that when the gate-source parasitic capacitance C GS is increased occurs, so that it becomes difficult for the AC component to flow. Therefore, the redistribution of charges generated between the liquid crystal capacitance 4 and the gate-source parasitic capacitance CGS when the thin film transistor 10 is turned off can be reduced, and the switching noise of the thin film transistor 10 can be reduced. As a result, image quality can be improved.
【００５２】[0052]
【発明の効果】本発明の薄膜トランジスタによれば、薄
膜トランジスタのソース側の寄生抵抗をドレイン側の寄
生抵抗よりも大きな値にしているので、ソース側の寄生
容量を見掛け上小さくすることができ、寄生容量の影響
を削減することができる。According to the thin film transistor of the present invention, the parasitic resistance on the source side of the thin film transistor is made larger than the parasitic resistance on the drain side, so that the parasitic capacitance on the source side can be apparently reduced. The effect of capacity can be reduced.
【００５３】また、本発明の表示装置によれば、液晶の
共通電極に接続された薄膜トランジスタのソース側の寄
生容量を見掛け上小さくすることができるので、薄膜ト
ランジスタがオフしたときに液晶側の画素容量と薄膜ト
ランジスタのソース側の寄生容量との間で発生する電荷
の再分布を小さく抑えることができ、薄膜トランジスタ
のスイッチングにより発生するノイズを低減することが
できる。その結果、画質を向上させることができる。Further, according to the display device of the present invention, the parasitic capacitance on the source side of the thin film transistor connected to the common electrode of the liquid crystal can be apparently reduced, so that the pixel capacitance on the liquid crystal side when the thin film transistor is turned off. The redistribution of charges generated between the transistor and the parasitic capacitance on the source side of the thin film transistor can be suppressed to be small, and noise generated by switching of the thin film transistor can be reduced. As a result, image quality can be improved.
【図１】本発明の一実施例の薄膜トランジスタの正面断
面図。FIG. 1 is a front sectional view of a thin film transistor according to one embodiment of the present invention.
【図２】薄膜トランジスタの低濃度ソース領域の長さを
変化させたときの液晶電極電圧の変化の状態を示す図。FIG. 2 is a diagram showing a state of a change in a liquid crystal electrode voltage when the length of a low concentration source region of a thin film transistor is changed.
【図３】本発明の他の実施例の薄膜トランジスタの正面
断面図。FIG. 3 is a front sectional view of a thin film transistor according to another embodiment of the present invention.
【図４】薄膜トランジスタをスイッチングとして使用し
たマトリックス表示装置の１つの画素についての等価回
路図。FIG. 4 is an equivalent circuit diagram of one pixel of a matrix display device using a thin film transistor as switching.
１０、２０ 薄膜トランジスタ １１ ガラス基板 １２ 絶縁膜 １３、２１ 半導体層 １３ａ、２１ａ 低濃度ソース領域 １３ｂ、２１ｂ 高濃度ソース領域 １３ｃ、２１ｃ 低濃度ドレイン領域 １３ｄ、２１ｄ 高濃度ドレイン領域 １３ｅ、２１ｅ チャネル領域 １４ ソース電極 １５ ドレイン電極 １６ ゲート絶縁膜 １７ ゲート電極 ＲD ドレイン側寄生抵抗 ＲS ソース側寄生抵抗 ＣGD ゲート−ドレイン間寄生容量 ＣGS ゲート−ソース間寄生容量10, 20 Thin film transistor 11 Glass substrate 12 Insulating film 13, 21 Semiconductor layer 13a, 21a Low concentration source region 13b, 21b High concentration source region 13c, 21c Low concentration drain region 13d, 21d High concentration drain region 13e, 21e Channel region 14 Source Electrode 15 Drain electrode 16 Gate insulating film 17 Gate electrode R D Drain-side parasitic resistance R S Source-side parasitic resistance C GD Gate-drain parasitic capacitance C GS Gate-source parasitic capacitance
Claims (3)
領域、高濃度ドレイン領域が形成された半導体層、前記
高濃度ソース領域に接続されたソース電極、前記高濃度
ドレイン領域に接続されたドレイン電極、前記半導体層
上にゲート絶縁膜を挟んで形成されたゲート電極を有す
る薄膜トランジスタにおいて、前記高濃度ソース領域とチャネル領域の間には低濃度ソ
ース領域が形成され、前記高濃度ドレイン領域とチャネ
ル領域の間には低濃度ドレイン領域が形成され、 前記低濃度ソース領域の長さを前記低濃度ドレイン領域
の長さより長くすることにより 、ソース側の寄生抵抗を
ドレイン側の寄生抵抗よりも大きな値にしたことを特徴
とする薄膜トランジスタ。1. A high-concentration source region and a channel on a substrate
Region, the semiconductor layer heavily doped drain region is formed, the
A source electrode connected to the heavily doped source region, the high concentration
A drain electrode connected to the drain region, having a gate electrode formed through the gate insulating film on the semiconductor layer
A thin film transistor between the high-concentration source region and the channel region.
Source region is formed, and the high-concentration drain region and the channel are formed.
A low-concentration drain region is formed between the low-concentration drain regions.
Characterized in that the parasitic resistance on the source side is made larger than the parasitic resistance on the drain side by making the length longer than the length of the thin film transistor.
領域、高濃度ドレイン領域が形成された半導体層、前記
高濃度ソース領域に接続されたソース電極、前記高濃度
ドレイン領域に接続されたドレイン電極、前記半導体層
上にゲート絶縁膜を挟んで形成されたゲート電極を有す
る薄膜トランジスタにおいて、 前記高濃度ソース領域とチャネル領域の間には低濃度ソ
ース領域が形成され、 前記高濃度ドレイン領域とチャネル領域の間には低濃度
ドレイン領域が形成され、 前記低濃度ソース領域の不純物の量を前記低濃度ドレイ
ン領域の不純物の量よりも少なくするすることにより、
ソース側の寄生抵抗をドレイン側の寄生抵抗よりも大き
な値にしたことを特徴とする薄膜トランジスタ。2. A high concentration source region and a channel on a substrate.
Region, a semiconductor layer on which a high concentration drain region is formed,
A source electrode connected to the high-concentration source region;
A drain electrode connected to a drain region, the semiconductor layer
Has a gate electrode formed with a gate insulating film on top
A thin film transistor between the high-concentration source region and the channel region.
Source region is formed, and a low concentration is formed between the high concentration drain region and the channel region.
A drain region is formed, and the amount of impurities in the low-concentration source region is reduced by the low-concentration drain.
By reducing the amount of impurities in the
A thin film transistor, wherein the parasitic resistance on the source side is made larger than the parasitic resistance on the drain side.
号ラインに接続され、薄膜トランジスタのソース電極が
画素容量に接続され、薄膜トランジスタのゲート電極が
ゲートラインに接続された表示装置において、 前記薄膜トランジスタとして、請求項１又は請求項２に
記載された薄膜トランジスタを用いたことを特徴とする
表示装置。3. The drain electrode of the thin film transistor is connected to a signal line, and the source electrode of the thin film transistor is connected to a signal line.
A display device connected to a pixel capacitor and a gate electrode of the thin film transistor connected to a gate line, wherein the thin film transistor according to claim 1 or 2 is used as the thin film transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34401993A JP3321949B2 (en) | 1993-12-16 | 1993-12-16 | Thin film transistor and display device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34401993A JP3321949B2 (en) | 1993-12-16 | 1993-12-16 | Thin film transistor and display device using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176754A JPH07176754A (en) | 1995-07-14 |
| JP3321949B2 true JP3321949B2 (en) | 2002-09-09 |
Family
ID=18366036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34401993A Expired - Lifetime JP3321949B2 (en) | 1993-12-16 | 1993-12-16 | Thin film transistor and display device using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3321949B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180012946A1 (en) * | 2016-07-07 | 2018-01-11 | Lg Display Co., Ltd. | Thin-film transistor and organic light-emitting display device including the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000037527A (en) * | 1998-12-01 | 2000-07-05 | 김순택 | Method for manufacturing a thin film transistor |
| US7719008B2 (en) * | 2006-02-03 | 2010-05-18 | Samsung Electronics Co., | Thin film transistor substrate and method of manufacturing the same and mask for manufacturing thin film transistor substrate |
| CN112993041B (en) * | 2021-02-03 | 2023-03-24 | 重庆先进光电显示技术研究院 | Liquid crystal display panel, thin film transistor and manufacturing method thereof |
-
1993
- 1993-12-16 JP JP34401993A patent/JP3321949B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180012946A1 (en) * | 2016-07-07 | 2018-01-11 | Lg Display Co., Ltd. | Thin-film transistor and organic light-emitting display device including the same |
| KR20180005825A (en) * | 2016-07-07 | 2018-01-17 | 엘지디스플레이 주식회사 | Thin film transistor and organic light emitting display device including the same |
| US10529786B2 (en) * | 2016-07-07 | 2020-01-07 | Lg Display Co., Ltd. | Thin-film transistor and organic light-emitting display device including the same |
| KR102617314B1 (en) * | 2016-07-07 | 2023-12-21 | 엘지디스플레이 주식회사 | Thin film transistor and organic light emitting display device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176754A (en) | 1995-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2720862B2 (en) | Thin film transistor and thin film transistor array | |
| US6320221B1 (en) | TFT-LCD having a vertical thin film transistor | |
| US6274884B1 (en) | Thin film transistors for liquid crystal displays | |
| US6713825B2 (en) | Poly-crystalline thin film transistor and fabrication method thereof | |
| JP2001119029A (en) | Thin-film transistor, manufacturing method therefor, and liquid crystal display provided, with the transistor | |
| US5703382A (en) | Array having multiple channel structures with continuously doped interchannel regions | |
| JP2004004553A (en) | Liquid crystal display panel and driving circuit | |
| US5767531A (en) | Thin-film transistor, method of fabricating the same, and liquid-crystal display apparatus | |
| JPH0982969A (en) | Thin-film transistor and liquid-crystal display | |
| JPH06317812A (en) | Active matrix element and its production | |
| JP3321949B2 (en) | Thin film transistor and display device using the same | |
| JPS60192369A (en) | Thin film transistor | |
| JP3504993B2 (en) | Active matrix circuit | |
| JP3610415B2 (en) | Switching circuit and display device having this circuit | |
| JPH05216067A (en) | Thin-film transistor array | |
| JPH05289103A (en) | Liquid crystal display device | |
| JPH05249495A (en) | Liquid crystal display device | |
| JPS62247569A (en) | Semiconductor device | |
| JP3533476B2 (en) | Liquid crystal display | |
| JP3261785B2 (en) | Method for manufacturing thin film transistor | |
| JPH0677485A (en) | Inverted stagger-type thin-film transistor and its manufacture | |
| JP3254210B2 (en) | Thin film transistor array element and liquid crystal display device | |
| JP3528253B2 (en) | Liquid crystal display | |
| JP3498912B2 (en) | Active matrix substrate | |
| JPH08248444A (en) | Display panel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080628 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090628 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090628 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100628 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110628 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110628 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120628 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120628 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130628 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130628 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140628 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |