JP3319557B2 - Electron emission device - Google Patents
Electron emission deviceInfo
- Publication number
- JP3319557B2 JP3319557B2 JP35214995A JP35214995A JP3319557B2 JP 3319557 B2 JP3319557 B2 JP 3319557B2 JP 35214995 A JP35214995 A JP 35214995A JP 35214995 A JP35214995 A JP 35214995A JP 3319557 B2 JP3319557 B2 JP 3319557B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- type
- layer
- substrate
- tip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes For Cathode-Ray Tubes (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Cold Cathode And The Manufacture (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、エミッタの先端部
に向かう電子流を制御するための電界効果トランジスタ
を有する電子放出装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an electron emission device having a field effect transistor for controlling an electron flow toward a tip of an emitter.
【０００２】[0002]
【従来の技術】近年、半導体微細加工技術を用いて、半
導体デバイスと同程度の微細な電界放出型冷陰極の開発
が活発に行われ、超高速マイクロ波デバイス、パワーデ
バイス、電子線デバイス、平面型画像表示装置等への応
用が進められている。2. Description of the Related Art In recent years, fine field emission cold cathodes as small as semiconductor devices have been actively developed using semiconductor microfabrication technology, and ultra-high-speed microwave devices, power devices, electron beam devices, and planar devices have been developed. Applications to portable image display devices and the like are being promoted.
【０００３】電界放出型冷陰極は、通常、アレイ状に配
置された複数の電子放出を行うエミッタと、制御を行う
グリッド電極とを組み合わせた構造を有する。その代表
的な作製方法としては、回転斜め蒸着法によりエミッタ
を形成する方法（J. Appl. Phys. 47, p. 5248, 1976）
や、Ｓｉ単結晶の異方性エッチングによりエミッタを形
成する方法（Proc. 29th Int. Field Emission Symp.,
p. 111, 1982）が知られている。[0003] A field emission cold cathode usually has a structure in which an emitter for emitting a plurality of electrons arranged in an array and a grid electrode for controlling are combined. As a typical manufacturing method, a method of forming an emitter by a rotary oblique evaporation method (J. Appl. Phys. 47, p. 5248, 1976)
Or a method of forming an emitter by anisotropic etching of Si single crystal (Proc. 29th Int. Field Emission Symp.,
p. 111, 1982).
【０００４】しかし、これらの電界放出型冷陰極はエミ
ッタ先端の鋭さやエミッタとグリッドとの距離を均一に
作製することが困難なため、均一な電子放出という点で
劣っている。またエミッタからの放出電流が時間と共に
変動し、長期的には放出特性の劣化が生じる等の問題も
生じている。更に、一つのエミッタがグリッド電極と短
絡しただけで、短絡したエミッタ以外のエミッタも動作
不能となる等の問題もある。[0004] However, these field emission cold cathodes are inferior in terms of uniform electron emission because it is difficult to make the sharpness of the tip of the emitter and the distance between the emitter and the grid uniform. In addition, the emission current from the emitter fluctuates with time, and there is a problem that emission characteristics deteriorate in the long term. Further, there is another problem that the emitter other than the short-circuited emitter becomes inoperable because only one emitter is short-circuited to the grid electrode.
【０００５】これらの問題を解決するためになされた別
の提案（Tech. Digest of IVMC 91,p. 200, 1991 ）に
係る装置の構造を図７に示す。図７図示の装置は、回転
斜め蒸着法によりエミッタとＭＯＳＦＥＴとを隣接して
形成したものである。FIG. 7 shows the structure of an apparatus according to another proposal (Tech. Digest of IVMC 91, p. 200, 1991) made to solve these problems. The device shown in FIG. 7 has an emitter and a MOSFET formed adjacent to each other by a rotary oblique evaporation method.
【０００６】図７図示の装置を作製する場合、先ず、ｐ
型のＳｉ基板１の一方の主面に、ｎ型のソース領域２と
ドレイン領域３とを形成する。次に、基板１の主面上に
熱酸化によりＳｉＯ2 層４を形成する。次に、ソース領
域２の上にソース電極５を形成すると共に、ソース領域
２とドレイン領域３との間のＳｉＯ2 層４上にゲート電
極６を形成する。When manufacturing the device shown in FIG. 7, first, p
An n-type source region 2 and a drain region 3 are formed on one main surface of a Si substrate 1 of a type. Next, an SiO 2 layer 4 is formed on the main surface of the substrate 1 by thermal oxidation. Next, a source electrode 5 is formed on the source region 2, and a gate electrode 6 is formed on the SiO 2 layer 4 between the source region 2 and the drain region 3.
【０００７】次に、ＣＶＤ法によりＳｉＯ2 層４、ソー
ス電極５及びゲート電極６の上にＳｉＯ2 層７を堆積
し、更にこの上にグリッド電極となるＭｏ層８を堆積す
る。次に、ドレイン領域３上のＭｏ層８、ＳｉＯ2 層７
及びＳｉＯ2 層４にエッチングによりホールを開ける。
この後、Ｓｉ基板１を回転させながらＡｌを斜め方向か
ら真空蒸着させＡｌ層（図示せず）を形成する。Next, an SiO 2 layer 7 is deposited on the SiO 2 layer 4, the source electrode 5 and the gate electrode 6 by the CVD method, and a Mo layer 8 serving as a grid electrode is deposited thereon. Next, the Mo layer 8 and the SiO 2 layer 7 on the drain region 3
A hole is formed in the SiO 2 layer 4 by etching.
Thereafter, Al is vacuum-deposited from an oblique direction while rotating the Si substrate 1 to form an Al layer (not shown).
【０００８】次に、エミッタとなるＭｏを垂直方向から
Ｓｉ基板１の上に真空蒸着し、ホールの直径がＭｏの堆
積と共に塞がっていくことを利用して、ホール内にＭｏ
からなる円錐状のエミッタ９を形成する。最後に、Ａｌ
層と、エミッタ９以外のＭｏ層、即ちＡｌ層上のＭｏ層
とを除去する。Next, Mo as an emitter is vacuum-deposited on the Si substrate 1 from a vertical direction, and the Mo is deposited in the hole by utilizing the fact that the diameter of the hole is closed with the deposition of Mo.
A conical emitter 9 is formed. Finally, Al
The layer and the Mo layer other than the emitter 9, that is, the Mo layer on the Al layer are removed.
【０００９】この装置はＭＯＳＦＥＴによってエミッタ
に流れる電流の制御を行うため、次のような利点を持
つ。This device has the following advantages because the current flowing through the emitter is controlled by the MOSFET.
【００１０】先ず、ＭＯＳＦＥＴの飽和電流はゲート電
圧により制御できるため、ゲート電圧により放出電流を
制御できる。このため、個々のエミッタに対し、ＭＯＳ
ＦＥＴを設けることにより、エミッタアレイからの均一
な電子放出が可能となり、放出電流の時間変動を抑制す
ることができる。また、予め放出特性の劣化を見越して
グリッド電極に大きな電圧を印加しておくことにより、
装置全体としての特性の劣化を防ぐことができる。更
に、過大な電流が流れることによるエミッタの破壊を防
ぐことができ、エミッタとグリッド電極とが短絡して
も、ＭＯＳＦＥＴに電圧が加わるため、短絡した以外の
エミッタに影響が及ばないようにできる。また、ＭＯＳ
ＦＥＴのゲート電圧は一般にグリッド電圧よりも低いた
め、スイッチング電圧を低くすることができる。First, since the saturation current of the MOSFET can be controlled by the gate voltage, the emission current can be controlled by the gate voltage. Therefore, for each emitter, MOS
By providing the FET, uniform electron emission from the emitter array can be achieved, and time variation of emission current can be suppressed. In addition, by applying a large voltage to the grid electrode in anticipation of the deterioration of the emission characteristics in advance,
Deterioration of the characteristics of the entire device can be prevented. Further, it is possible to prevent the emitter from being destroyed due to the flow of an excessive current. Even if the emitter and the grid electrode are short-circuited, a voltage is applied to the MOSFET. Also, MOS
Since the gate voltage of the FET is generally lower than the grid voltage, the switching voltage can be reduced.
【００１１】また、別の提案（IVMC 94, p. 58, 1994）
に係る装置の構造を図８に示す。図８図示の装置は、ｐ
型のＳｉ単結晶基板１上にエッチングにより作製したエ
ミッタ９とＭＯＳＦＥＴとを一体化したものである。図
８図示の装置は図７図示の装置と動作が同一であるた
め、図７図示の装置と機能的に同一の部分には同一の符
号を付して詳細な説明を省略する。Another proposal (IVMC 94, p. 58, 1994)
FIG. 8 shows the structure of the device according to the first embodiment. The device shown in FIG.
In this figure, an emitter 9 produced by etching on a single-crystal Si single crystal substrate 1 and a MOSFET are integrated. Since the operation of the apparatus shown in FIG. 8 is the same as that of the apparatus shown in FIG. 7, parts that are functionally the same as those of the apparatus shown in FIG. 7 are denoted by the same reference numerals, and detailed description will be omitted.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、上述の
ようにエミッタに対してＦＥＴを接続した従来の電子放
出装置においては、以下に述べるような重大な問題点が
ある。However, the conventional electron emitting device in which the FET is connected to the emitter as described above has a serious problem as described below.
【００１３】先ず、各々のエミッタの隣にＦＥＴを別個
に形成する必要があるため、大きな面積を必要とする。
その結果としてエミッタの集積度を上げることができ
ず、大きな電流密度を得ることができない。First, a large area is required because it is necessary to separately form FETs next to each emitter.
As a result, the degree of integration of the emitter cannot be increased, and a large current density cannot be obtained.
【００１４】また、ＦＥＴの作製とエミッタの作製とを
別々に行う必要があるため、作製プロセスが複雑にな
る。Further, since it is necessary to separately manufacture the FET and the emitter, the manufacturing process becomes complicated.
【００１５】本発明はかかる観点に基づいてなされたも
のであり、エミッタの集積度を低下させることなく、作
製が容易な電子放出装置を提供することを目的とする。The present invention has been made based on such a viewpoint, and an object of the present invention is to provide an electron-emitting device which can be easily manufactured without lowering the degree of integration of an emitter.
【００１６】[0016]
【課題を解決するための手段】本発明の第１の視点は、
電子放出装置であって、半導体基板と、前記基板上に配
設された複数のエミッタと、前記各エミッタは先端部が
収束する凸形状を有することと、前記各エミッタは先端
部及び基底部に夫々形成された一対のｎ型層とその間に
配置されたｐ型層とからなることと、前記エミッタの前
記先端部に隣接するように、絶縁膜を介して前記基板上
に配設されたグリッド電極と、前記エミッタの前記一対
のｎ型層間に亘って前記エミッタの側面と対向するよう
に、前記エミッタの前記側面上にゲート絶縁膜を介して
配設されたゲート電極と、を具備し、前記ゲート電極
は、前記一対のｎ型層間で、前記エミッタの凸形状の側
面における前記ｐ型層の表面に沿ってｎ型反転層を誘起
するように配置され、前記ゲート電極に対する印加電圧
を調整し、前記ｐ型層の表面に誘起される前記ｎ型反転
層の状態を変化させることにより前記エミッタの先端部
に向かう電子流を制御することを特徴とする。SUMMARY OF THE INVENTION A first aspect of the present invention is as follows.
An electron emission device , comprising: a semiconductor substrate;
A plurality of emitters are provided, and each of the emitters has a tip portion.
Having a converging convex shape, and each of the emitters
Between the pair of n-type layers formed at the base and the base, respectively
And a p-type layer disposed in front of said emitter.
On the substrate via an insulating film so as to be adjacent to the tip
And a pair of the grid electrodes
To face the side surface of the emitter across the n-type layer of
Via a gate insulating film on the side surface of the emitter
And a gate electrode provided.
Represents the convex side of the emitter between the pair of n-type layers.
Induces an n-type inversion layer along the surface of the p-type layer in the plane
Voltage applied to the gate electrode
And the n-type inversion induced on the surface of the p-type layer
The electron flow toward the tip of the emitter is controlled by changing the state of the layer .
【００１７】本発明の第２の視点は、第１の視点の電子
放出装置において、前記ｐ型層と前記一対のｎ型層の夫
々との界面は、前記エミッタの凸形状内に位置すること
を特徴とする。According to a second aspect of the present invention, in the electron-emitting device according to the first aspect, each of the p-type layer and the pair of n-type layers is
Each interface is located within the convex shape of the emitter .
【００１８】本発明の第３の視点は、第１または第２の
視点の電子放出装置において、前記ゲート絶縁膜は、前
記エミッタを熱酸化することにより形成された酸化膜で
あることを特徴とする。According to a third aspect of the present invention, a first or a second
In the electron emission device of the aspect, the gate insulating film may be
The oxide film formed by thermal oxidation of the emitter
There is a feature.
【００１９】本発明の第４の視点は、電子放出装置であ
って、ｐ型半導体基板と、前記基板の表面に形成され且
つ前記基板の一部からなる複数のｐ型エミッタと、前記
各エミッタは先端部が収束する凸形状を有することと、
前記エミッタを包囲するように前記基板内に形成された
ｎ型領域と、前記ｎ型領域から前記エミッタの前記先端
部に隣接する位置まで、前記エミッタの側面と対向する
ように、前記エミッタの前記側面上にゲート絶縁膜を介
して配設されたゲート兼グリッド電極と、を具備し、前
記ゲート兼グリッド電極は、前記ｐ型エミッタの凸形状
の側面の表面に沿ってｎ型反転層を誘起し、前記ｎ型領
域から供給された電子が前記ｎ型反転層を通して前記エ
ミッタの先端部に達することができるように配置され、
前記ゲート兼グリッド電極電極に対する印加電圧を調整
し、前記ｐ型エミッタの表面に誘起されるｎ型反転層の
状態を変化させることにより前記エミッタの先端部に向
かう電子流を制御することを特徴とする。[0019] A fourth aspect of the present invention, an electron emission device der
Thus, a p-type semiconductor substrate, a plurality of p-type emitters formed on the surface of the substrate and consisting of a part of the substrate, and each of the emitters has a convex shape whose tip is converged;
Formed in the substrate to surround the emitter
an n-type region, and a gate insulating film interposed on the side surface of the emitter from the n-type region to a position adjacent to the tip of the emitter so as to face the side surface of the emitter.
Comprising a gate and a grid electrode disposed in the front
The gate / grid electrode has a convex shape of the p-type emitter.
Induces an n-type inversion layer along the surface of the side surface of
Electrons supplied from the region through the n-type inversion layer.
Placed so that it can reach the tip of the mitter,
Adjusting the voltage applied to the gate / grid electrode electrode and changing the state of the n-type inversion layer induced on the surface of the p-type emitter to control the electron flow toward the tip of the emitter. I do.
【００２０】本発明の第５の視点は、第４の視点の電子
放出装置において、前記ゲート絶縁膜は、前記エミッタ
を熱酸化することにより形成された酸化膜であることを
特徴とする。According to a fifth aspect of the present invention, there is provided an electronic device according to the fourth aspect.
In the emission device, the gate insulating film may include the emitter
Is characterized by being an oxide film formed by thermally oxidizing .
【００２１】本発明に係る電子放出装置においては、電
界効果トランジスタがエミッタ基底部若しくはその周囲
にエミッタを囲んで形成される。このため、通常のエミ
ッタアレイ作製と同じ密度で電界効果トランジスタを有
するエミッタアレイを作製でき、また、電流密度の低下
を避けることができる。更に、基本的な部分はエミッタ
作製時のマスクを用いて自己整合的に作製されるため、
作製が容易となる。In the electron-emitting device according to the present invention, the field-effect transistor is formed at or around the base of the emitter so as to surround the emitter. Therefore, an emitter array having field-effect transistors can be manufactured at the same density as that of a normal emitter array, and a decrease in current density can be avoided. Furthermore, since the basic part is manufactured in a self-aligned manner using the mask at the time of emitter fabrication,
It is easy to manufacture.
【００２２】[0022]
【発明の実施の形態】以下、図面に示す実施の形態を参
照して本発明を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to embodiments shown in the drawings.
【００２３】図１は本発明の実施の形態に係る電子放出
装置の製造方法を示す断面図である。FIG. 1 is a sectional view showing a method of manufacturing an electron-emitting device according to an embodiment of the present invention.
【００２４】ここで、先ず、ｎ型で（１００）結晶面方
位を有するＳｉ単結晶基板１１の裏面にｎ+ 型層１２を
熱拡散により形成する。次に、熱酸化によりＳｉＯ2 層
を形成し、フォトリソグラフィによりＳｉＯ2 層をパタ
ーンニングして、マスク１３を形成する（図１
（ａ））。First, an n + -type layer 12 is formed on the back surface of an n-type Si single crystal substrate 11 having a (100) crystal plane orientation by thermal diffusion. Next, an SiO 2 layer is formed by thermal oxidation, and the SiO 2 layer is patterned by photolithography to form a mask 13.
(A)).
【００２５】次に、マスク１３を用いて基板１１をオー
バーエッチングし、凸部１４を形成する（図１
（ｂ））。凸部１４の形成には例えばＫＯＨ水溶液によ
るＳｉ異方性エッチングや、ＨＦ−ＨＮＯ3 −ＣＨ3 Ｃ
ＯＯＨ混合液によるＳｉ等方性エッチングが利用でき
る。前者の場合は四角錐状の、後者の場合は円錐状の凸
部１４が形成される。また、ＲＩＥによるドライエッチ
ングを利用することもできる。Next, the substrate 11 is over-etched using the mask 13 to form the projections 14 (FIG. 1).
(B)). The projections 14 are formed by, for example, Si anisotropic etching using a KOH aqueous solution or HF-HNO 3 —CH 3 C
Si isotropic etching using an OOH mixture can be used. In the former case, a quadrangular pyramid is formed, and in the latter case, a conical protrusion 14 is formed. Also, dry etching by RIE can be used.
【００２６】次に、マスク１３を利用して、マスク１３
下の凸部１４を除いて、基板１１の表面内にイオン注入
によりＢ（ボロン）イオンを打ち込み、イオン注入領域
１５を形成する（図１（ｃ））。次に、９００℃で熱処
理（アニール）を行い、イオン注入領域１５内のボロン
を活性化させ、ｐ+ 型領域１５１を形成する。この過程
で、イオン注入領域１５内のボロンは基板１１内で周囲
に幾分拡散する。Next, using the mask 13,
Except for the lower projections 14, B (boron) ions are implanted into the surface of the substrate 11 by ion implantation to form an ion implantation region 15 (FIG. 1C). Next, heat treatment (annealing) is performed at 900 ° C. to activate boron in the ion-implanted region 15 to form the p + -type region 151. In this process, the boron in the ion implantation region 15 diffuses to some extent in the substrate 11.
【００２７】次に、熱酸化により凸部１４の表面にＳｉ
Ｏ2 層１６を形成する。この過程において、ＳｉＯ2 層
１６に覆われた凸部１４のコアＳｉ部分の先端は鋭いも
のとなり、これがエミッタ２０となる（図１（ｄ））。
また、熱酸化時の熱処理により、ｐ+ 型領域１５１内の
ボロンが更に拡散し、ｐ+ 型領域１５１が幾分広がる。
なお、ｐ+ 型領域１５１で囲まれたｎ型基板１１の領域
がｎ型チャネル領域１５２となる。Next, Si is formed on the surface of the convex portion 14 by thermal oxidation.
An O 2 layer 16 is formed. In this process, the tip of the core Si portion of the projection 14 covered with the SiO 2 layer 16 becomes sharp, and this becomes the emitter 20 (FIG. 1D).
Further, due to the heat treatment at the time of thermal oxidation, boron in p + -type region 151 is further diffused, and p + -type region 151 is somewhat widened.
Note that the region of the n-type substrate 11 surrounded by the p + -type region 151 becomes the n-type channel region 152.
【００２８】次に、ｐ+ 型領域１５１上に電極１７を形
成する（図１（ｅ））。電極１７は所謂リフトオフ法に
より形成することができる。リフトオフ法を用いる場
合、先ず、フォトレジストをスピンコートし、マスクを
用いてフォトレジストを露光及び現像する。次に、露出
した部分のＳｉＯ2 層１６をＮＨ4 Ｆ／ＨＦの混合溶液
によりエッチングした後、電極１７の材料となるＡｌ層
を真空蒸着により形成する。そして、余分なＡｌ層をレ
ジストと共にリフトオフにより除去する。Next, an electrode 17 is formed on the p + type region 151 (FIG. 1E). The electrode 17 can be formed by a so-called lift-off method. When the lift-off method is used, first, a photoresist is spin-coated, and the photoresist is exposed and developed using a mask. Next, after the exposed portion of the SiO 2 layer 16 is etched with a mixed solution of NH 4 F / HF, an Al layer serving as a material of the electrode 17 is formed by vacuum evaporation. Then, the excess Al layer is removed together with the resist by lift-off.
【００２９】次に、絶縁層１８とグリッド電極１９とを
真空蒸着により連続的に形成する（図１（ｆ））。例え
ば、絶縁層１８はＳｉＯ2 から、グリッド電極１９はＣ
ｒから形成することができる。Next, the insulating layer 18 and the grid electrode 19 are continuously formed by vacuum evaporation (FIG. 1F). For example, the insulating layer 18 is made of SiO 2, and the grid electrode 19 is made of C 2.
r.
【００３０】次に、ＮＨ4 Ｆ／ＨＦの混合溶液により、
マスク１３とエミッタ２０の表面を被覆するＳｉＯ2 層
１６とをエッチングで除去する（図１（ｇ））。図１
（ｈ）は、グリッド電極１９とエミッタ２０との平面に
おける位置関係を示す。Next, with a mixed solution of NH 4 F / HF,
The mask 13 and the SiO 2 layer 16 covering the surface of the emitter 20 are removed by etching (FIG. 1G). FIG.
(H) shows a positional relationship between the grid electrode 19 and the emitter 20 on a plane.
【００３１】図１（ｇ）図示の電子放出装置は接合型Ｆ
ＥＴを有することとなる。この接合型ＦＥＴにおいて、
Ｓｉ基板１１の裏面に形成されたｎ+ 型層１２がソース
領域、エミッタ２０がドレイン領域、ｎ型チャネル領域
１５２を囲むｐ+ 型領域１５１がゲートとなる。電極１
７に印加する電圧を調整すると、ｐ+ 型領域１５１とｎ
型チャネル領域１５２とのｐｎ接合１５３からチャンネ
ル領域１５２内に延びる空乏層の幅が変化する。即ち、
電極１７への印加電圧の調整により、ｎ+ 型層１２から
エミッタ２０の先端に向かう電子流を制御することがで
きる。この接合型ＦＥＴはマスク１３を用いて自己整合
的にエミッタ下部に形成することができるため、作製が
容易であり、エミッタの集積度を高くすることができ
る。The electron emission device shown in FIG.
You will have ET. In this junction type FET,
The n + -type layer 12 formed on the back surface of the Si substrate 11 is a source region, the emitter 20 is a drain region, and the p + -type region 151 surrounding the n-type channel region 152 is a gate. Electrode 1
7, the p + type region 151 and n
The width of the depletion layer extending from pn junction 153 with type channel region 152 into channel region 152 changes. That is,
By adjusting the voltage applied to the electrode 17, the electron flow from the n + -type layer 12 toward the tip of the emitter 20 can be controlled. Since this junction type FET can be formed under the emitter in a self-aligned manner using the mask 13, the fabrication is easy and the integration degree of the emitter can be increased.
【００３２】なお、ｐ+ 型領域１５１は、アニール及び
熱酸化時に、イオン注入領域１５からエミッタ２０の下
方へ膨脹するように広がる。従って、チャネル領域１５
２とエミッタ２０との中心線は実質的に整一するが、チ
ャネル領域１５２の断面積は、エミッタ２０の基底部の
面積よりも小さくなる。しかし、エッチング条件を調整
し、エミッタ２０をマスク１３よりも十分小さく形成す
れば、チャネル領域１５２の断面積をエミッタ２０の基
底部の面積よりも大きくすることもできる。The p + -type region 151 expands from the ion-implanted region 15 so as to expand below the emitter 20 during annealing and thermal oxidation. Therefore, the channel region 15
Although the center line between 2 and emitter 20 is substantially aligned, the cross-sectional area of channel region 152 is smaller than the area of the base of emitter 20. However, if the etching conditions are adjusted and the emitter 20 is formed sufficiently smaller than the mask 13, the cross-sectional area of the channel region 152 can be made larger than the area of the base of the emitter 20.
【００３３】また、各チャネル領域１５２の幅及び長さ
を夫々Ｗｎ及びＤｎ、チャネル領域１５２間におけるｐ
+ 型領域１５１の幅をＷｐとすると、Ｗｐ≦２Ｗｎ、Ｗ
ｎ≦２Ｄｎとなるように設定される。これらの条件は、
オン状態におけるチャネル抵抗、オフ状態におけるチャ
ネルのピンチオフ等の装置特性や、装置の微細化等を考
慮して定められる。The width and length of each channel region 152 are respectively Wn and Dn, and p
Assuming that the width of the + type region 151 is Wp, Wp ≦ 2Wn, W
It is set so that n ≦ 2Dn. These conditions are:
It is determined in consideration of device characteristics such as channel resistance in the on state, pinch off of the channel in the off state, and miniaturization of the device.
【００３４】図２は本発明の別の実施の形態に係る電子
放出装置の製造方法を示す断面図である。図２図示の装
置において、図１図示の装置と対応する部分には同一の
符号を付して詳細な説明を省略する。FIG. 2 is a sectional view showing a method for manufacturing an electron-emitting device according to another embodiment of the present invention. In the apparatus shown in FIG. 2, the portions corresponding to those in the apparatus shown in FIG. 1 are denoted by the same reference numerals, and detailed description is omitted.
【００３５】この実施の形態の特徴は、図２（ｅ）図示
の如く、Ｓｉ基板１１を回転させながら、グリッド電極
１９を斜め方向より蒸着して形成したことにある。図１
図示の装置で用いた絶縁層１８は不要となり、エミッタ
２０とグリッド電極１９との距離を小さくできるため、
グリッド電圧を下げることができる。また、このため、
図１図示の装置よりも作製が容易となり、エミッタの集
積度を高くすることができる。The feature of this embodiment is that, as shown in FIG. 2E, the grid electrode 19 is formed by obliquely vapor-depositing the silicon substrate 11 while rotating it. FIG.
The insulating layer 18 used in the illustrated device becomes unnecessary, and the distance between the emitter 20 and the grid electrode 19 can be reduced.
The grid voltage can be reduced. Also for this,
It is easier to manufacture than the device shown in FIG. 1, and the integration degree of the emitter can be increased.
【００３６】図３は本発明の更に別の実施の形態に係る
電子放出装置の製造方法を示す断面図である。図３図示
の装置において、図１図示の装置と対応する部分には同
一の符号を付して詳細な説明を省略する。FIG. 3 is a sectional view showing a method of manufacturing an electron-emitting device according to still another embodiment of the present invention. In the apparatus shown in FIG. 3, parts corresponding to those in the apparatus shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００３７】ここで、先ず、裏面にｎ+ 型層１２、表面
にｎ型層２１及びｐ型層２２が形成された、ｎ型で（１
００）結晶面方位を有するＳｉ単結晶基板１１を用意す
る。ｎ型層２１及びｐ型層２２は、例えば、ｎ型のＳｉ
基板上にｐ型層が形成されたエピタキシャル基板にイオ
ン注入によりＰ（リン）イオンを打ち込むことにより形
成できる。次に、熱酸化によりＳｉＯ2 層を形成し、フ
ォトリソグラフィによりＳｉＯ2 層をパターンニングし
て、マスク１３を形成する（図３（ａ））。First, an n-type (1) having an n + -type layer 12 on the back surface and an n-type layer 21 and a p-type layer 22 on the front surface is formed.
00) An Si single crystal substrate 11 having a crystal plane orientation is prepared. The n-type layer 21 and the p-type layer 22 are, for example, n-type Si
It can be formed by implanting P (phosphorus) ions by ion implantation into an epitaxial substrate having a p-type layer formed on the substrate. Next, a SiO 2 layer is formed by thermal oxidation, and the SiO 2 layer is patterned by photolithography to form a mask 13 (FIG. 3A).
【００３８】次に、マスク１３を用いて基板１１をオー
バーエッチングし、凸部１４を形成する（図３
（ｂ））。この時、エッチングはｐ型層２２の下の基板
１１のｎ型の領域が露出する深さまで行う。Next, the substrate 11 is over-etched using the mask 13 to form the projections 14 (FIG. 3).
(B)). At this time, the etching is performed until the n-type region of the substrate 11 under the p-type layer 22 is exposed.
【００３９】次に、熱酸化によるＳｉＯ2 層１６の形成
することにより、先端の鋭いエミッタ２０を形成する
（図３（ｃ））。Next, the emitter 20 having a sharp tip is formed by forming the SiO 2 layer 16 by thermal oxidation (FIG. 3C).
【００４０】次に、基板１１を回転させながら、ゲート
電極２３を斜め方向より蒸着して形成する（図３
（ｄ））。Next, the gate electrode 23 is formed by evaporation from an oblique direction while rotating the substrate 11 (FIG. 3).
(D)).
【００４１】次に、絶縁層１８とグリッド電極１９とを
真空蒸着により連続的に形成する（図３（ｅ））。Next, the insulating layer 18 and the grid electrode 19 are continuously formed by vacuum evaporation (FIG. 3E).
【００４２】次に、マスク１３と、エミッタ２０の表面
を被覆し且つ電極２３で被覆されていないＳｉＯ2 層１
６とをエッチングで除去し、エミッタ２０の先端部を露
出させる（図３（ｆ））。Next, the mask 13 and the SiO 2 layer 1 covering the surface of the emitter 20 and not covered with the electrode 23
6 is removed by etching to expose the tip of the emitter 20 (FIG. 3F).
【００４３】図３（ｆ）図示の電子放出装置はＭＯＳＦ
ＥＴを有することとなる。このＭＯＳＦＥＴにおいて、
Ｓｉ基板１１の裏面に形成されたｎ+ 型層１２がソース
領域、エミッタ２０のｎ型層２１がドレイン領域、ｐ型
層２２の表面がチャネル領域となる。ゲート電極２３に
印加する電圧を調整すると、ｐ型層２２の表面に誘起さ
れるｎ型の反転層の状態が変化する。即ち、ゲート電極
２３への印加電圧の調整により、ｎ+ 型層１２からエミ
ッタ２０の先端に向かう電子流を制御することができ
る。このＭＯＳＦＥＴはマスク１３を用いてエミッタに
対して自己整合的に形成することができるため、作製が
容易であり、エミッタの集積度を高くすることができ
る。The electron emission device shown in FIG.
You will have ET. In this MOSFET,
The n + -type layer 12 formed on the back surface of the Si substrate 11 is a source region, the n-type layer 21 of the emitter 20 is a drain region, and the surface of the p-type layer 22 is a channel region. Adjusting the voltage applied to the gate electrode 23 changes the state of the n-type inversion layer induced on the surface of the p-type layer 22. That is, by adjusting the voltage applied to the gate electrode 23, the electron flow from the n + -type layer 12 to the tip of the emitter 20 can be controlled. This MOSFET can be formed in a self-aligned manner with respect to the emitter by using the mask 13, so that the MOSFET can be easily manufactured and the integration degree of the emitter can be increased.
【００４４】図４は本発明の更に別の実施の形態に係る
電子放出装置の製造方法を示す断面図である。図４図示
の装置において、図１図示の装置と対応する部分には同
一の符号を付して詳細な説明を省略する。FIG. 4 is a sectional view showing a method of manufacturing an electron-emitting device according to still another embodiment of the present invention. In the apparatus shown in FIG. 4, the parts corresponding to those in the apparatus shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００４５】この実施の形態は図３に示したＭＯＳＦＥ
Ｔの代わりに、シヨトキー接触を用いてＭＥＳＦＥＴを
形成したことを特徴とする。ＭＥＳＦＥＴの場合、ゲー
ト電極は半導体層上に直接形成する。このため、マスク
１３として、ＳｉＯ2 層１３ａ上に、例えばシリコンナ
イトライド層１３ｂを形成してからパターンニングした
ものを用いる。そして、図４（ｄ）に示すように、例え
ばＲＩＥにより異方性を強めてエッチングを行い、マス
ク１３に覆われない部分のＳｉＯ2 層１６を選択的に除
去してＳｉ基板１１を露出させる。その後の、ゲート電
極２３、グリッド電極１９等の形成は、図３図示の装置
と同様である。In this embodiment, the MOSFE shown in FIG.
The MESFET is formed by using a Schottky contact instead of T. In the case of a MESFET, the gate electrode is formed directly on the semiconductor layer. For this reason, the mask 13 used is, for example, a silicon nitride layer 13b formed on the SiO 2 layer 13a and then patterned. Then, as shown in FIG. 4D, etching is performed by strengthening the anisotropy by, for example, RIE, and the SiO 2 layer 16 in a portion not covered by the mask 13 is selectively removed to expose the Si substrate 11. . Subsequent formation of the gate electrode 23, the grid electrode 19, and the like is the same as in the apparatus shown in FIG.
【００４６】図４（ｇ）図示の電子放出装置はシヨトキ
ーバリア型ＦＥＴを有することとなる。このシヨトキー
バリア型ＦＥＴにおいて、Ｓｉ基板１１の裏面に形成さ
れたｎ+ 型層１２がソース領域、エミッタ２０がドレイ
ン領域となる。ゲート電極２３に印加する電圧（シヨト
キーバリアに対して逆バイアスとなるような）を調整す
ると、ゲート電極２３直下でエミッタ２０内に広がる空
間電荷領域（空乏層）の幅が変化する。即ち、ゲート電
極２３への印加電圧を調整することにより、ｎ+ 型層１
２からエミッタ２０の先端に向かう電子流を制御するこ
とができる。このシヨトキーバリア型ＦＥＴはマスク１
３を用いてエミッタに対して自己整合的に形成すること
ができるため、作製が容易であり、エミッタの集積度を
高くすることができる。The electron emission device shown in FIG. 4G has a Schottky barrier type FET. In this Schottky barrier FET, the n + -type layer 12 formed on the back surface of the Si substrate 11 serves as a source region, and the emitter 20 serves as a drain region. Adjusting the voltage applied to the gate electrode 23 (so that a reverse bias is applied to the Schottky barrier) changes the width of the space charge region (depletion layer) that extends into the emitter 20 immediately below the gate electrode 23. That is, by adjusting the voltage applied to the gate electrode 23, the n + -type layer 1
The electron flow from 2 to the tip of the emitter 20 can be controlled. This Schottky barrier FET is a mask 1
3 can be formed in a self-aligned manner with respect to the emitter, so that the fabrication is easy and the integration degree of the emitter can be increased.
【００４７】図５は本発明の更に別の実施の形態に係る
電子放出装置の製造方法を示す断面図である。FIG. 5 is a sectional view showing a method of manufacturing an electron-emitting device according to still another embodiment of the present invention.
【００４８】ここで、先ず、ｐ型で（１００）結晶面方
位を有するＳｉ単結晶基板３１に熱酸化によりＳｉＯ2
層を形成し、フォトリソグラフィによりＳｉＯ2 層をパ
ターンニングして、マスク１３を形成する（図５
（ａ））。First, a p-type Si single crystal substrate 31 having a (100) crystal plane orientation is thermally oxidized into SiO 2.
A layer is formed, and the SiO 2 layer is patterned by photolithography to form a mask 13 (FIG. 5).
(A)).
【００４９】次に、マスク１３を用いて基板３１をオー
バーエッチングし、凸部１４を形成する（図５
（ｂ））。凸部１４の形成には例えばＫＯＨ水溶液によ
るＳｉ異方性エッチングや、ＨＦ−ＨＮＯ3 −ＣＨ3 Ｃ
ＯＯＨ混合液によるＳｉ等方性エッチングが利用でき
る。前者の場合は四角錐状の、後者の場合は円錐状の凸
部１４が形成される。また、ＲＩＥによるドライエッチ
ングを利用することもできる。Next, the substrate 31 is over-etched using the mask 13 to form the projections 14 (FIG. 5).
(B)). The projections 14 are formed by, for example, Si anisotropic etching using a KOH aqueous solution or HF-HNO 3 —CH 3 C
Si isotropic etching using an OOH mixture can be used. In the former case, a quadrangular pyramid is formed, and in the latter case, a conical protrusion 14 is formed. Also, dry etching by RIE can be used.
【００５０】次に、マスク１３を利用して、マスク１３
下の凸部１４を除いて、基板３１の表面内にイオン注入
によりＰ（リン）イオンを打ち込む。そして、９００℃
で熱処理（アニール）を行い、ｎ+ 型領域２７を形成す
る（図５（ｃ））。Next, using the mask 13,
Except for the lower projections 14, P (phosphorus) ions are implanted into the surface of the substrate 31 by ion implantation. And 900 ° C
Is performed to form an n + -type region 27 (FIG. 5C).
【００５１】次に、熱酸化により凸部１４の表面にＳｉ
Ｏ2 層１６を形成する。この過程において、ＳｉＯ2 層
１６に覆われた凸部１４のコアＳｉ部分の先端は鋭いも
のとなり、これがエミッタ２０となる（図５（ｄ））。Next, the surface of the convex portion 14 is made of Si by thermal oxidation.
An O 2 layer 16 is formed. In this process, the tip of the core Si portion of the protrusion 14 covered with the SiO 2 layer 16 becomes sharp, and this becomes the emitter 20 (FIG. 5D).
【００５２】次に、Ｓｉ基板３１を回転させながら、ゲ
ート兼グリッド電極１９を斜め方向より蒸着することに
より、ＳｉＯ2 層１６上に形成する（図５（ｅ））。Next, the gate / grid electrode 19 is formed on the SiO 2 layer 16 by depositing the gate / grid electrode 19 obliquely while rotating the Si substrate 31 (FIG. 5E).
【００５３】次に、ｎ+ 型領域２７上に電極１７を形成
する（図５（ｆ））。電極１７は所謂リフトオフ法によ
り形成することができる。リフトオフ法を用いる場合、
先ず、フォトレジストをスピンコートし、マスクを用い
てフォトレジストを露光及び現像する。次に、露出した
部分のＳｉＯ2 層１６をＮＨ4 Ｆ／ＨＦの混合溶液によ
りエッチングした後、電極１７の材料となるＡｌ層を真
空蒸着により形成する。Next, the electrode 17 is formed on the n + type region 27 (FIG. 5F). The electrode 17 can be formed by a so-called lift-off method. When using the lift-off method,
First, a photoresist is spin-coated, and the photoresist is exposed and developed using a mask. Next, after the exposed portion of the SiO 2 layer 16 is etched with a mixed solution of NH 4 F / HF, an Al layer serving as a material of the electrode 17 is formed by vacuum evaporation.
【００５４】次に、ＮＨ4 Ｆ／ＨＦの混合溶液により、
マスク１３と、エミッタ２０の表面を被覆し且つ電極１
９で被覆されていないＳｉＯ2 層１６とをエッチングで
除去し、エミッタ２０の先端部を露出させる（図５
（ｇ））。Next, with a mixed solution of NH 4 F / HF,
A mask 13 covering the surface of the emitter 20 and the electrode 1
Then, the SiO 2 layer 16 not covered with the insulating layer 9 is removed by etching to expose the tip of the emitter 20 (FIG. 5).
(G)).
【００５５】図５（ｇ）図示の電子放出装置はＭＯＳＦ
ＥＴを有することとなる。このＭＯＳＦＥＴにおいて、
ゲート兼グリッド電極１９に正の電圧が印加されると、
電極１９の下からエミッタ２０の先端部に亘って、エミ
ッタ２０の表面にｎ型反転層が誘起される。このため、
ｎ+ 型領域２７から供給された電子が、反転層を通して
エミッタ２０の先端部に達し、電子が電界放出される。
電子放出電流の値は、反転層がピンチオフする値を越え
ることはない。換言すれば、この電子放出装置では、電
流制限作用があることになり、過電流による装置の破壊
を避けることが可能となる。The electron emission device shown in FIG.
You will have ET. In this MOSFET,
When a positive voltage is applied to the gate / grid electrode 19,
An n-type inversion layer is induced on the surface of the emitter 20 from below the electrode 19 to the tip of the emitter 20. For this reason,
Electrons supplied from n + -type region 27 reach the tip of emitter 20 through the inversion layer, and the electrons are field-emitted.
The value of the electron emission current does not exceed the value at which the inversion layer pinches off. In other words, this electron-emitting device has a current limiting effect, and it is possible to avoid destruction of the device due to overcurrent.
【００５６】図１乃至図５図示の電子放出装置を用いて
平面型画像表示装置を構成することができる。図６は図
１図示の電子放出装置を用いた画像表示装置の一例を示
す断面図である。A flat-panel image display device can be formed by using the electron-emitting devices shown in FIGS. FIG. 6 is a sectional view showing an example of an image display device using the electron emission device shown in FIG.
【００５７】図６において、グリッド電極１９は紙面に
対して平行に走り、ゲート電極１７は紙面に垂直に走
る。グリッド電極１９に電圧を印加し、ゲート電極１７
のみを選択すればエミッタ２０のみが動作する。放出さ
れた電子は透明電極２７に印加された電圧により、エミ
ッタ２０に対応した蛍光層２４に達して、これを発光さ
せる。このようにしてグリッド電極１９により走査を行
い、ゲート電極１７に信号電圧を印加することにより画
像表示が可能となる。In FIG. 6, the grid electrode 19 runs parallel to the plane of the paper, and the gate electrode 17 runs perpendicular to the plane of the paper. A voltage is applied to the grid electrode 19 and the gate electrode 17
If only is selected, only the emitter 20 operates. The emitted electrons reach the fluorescent layer 24 corresponding to the emitter 20 by the voltage applied to the transparent electrode 27, and emit light. In this manner, scanning is performed by the grid electrode 19 and a signal voltage is applied to the gate electrode 17 to enable image display.
【００５８】透明電極２７はガラス基板２５に支持され
る。ガラス基板２５とＳｉ基板１１とで囲まれた空間は
真空に保持されており、スペーサ２６により強度を保つ
と共に、基板１１、２５間の距離が保たれている。The transparent electrode 27 is supported on the glass substrate 25. The space surrounded by the glass substrate 25 and the Si substrate 11 is maintained in a vacuum, and the strength is maintained by the spacer 26 and the distance between the substrates 11 and 25 is maintained.
【００５９】本発明においては、ＦＥＴを含むエミッタ
群を例えばｐｎ接合の逆バイアスにより電気的に分離し
て構成することも可能である。この場合は駆動に要する
電圧は低いものとなり、駆動回路の作製が容易となる。
以上の説明は一例にすぎず、その他、本発明の要旨を逸
脱しない範囲で変形して実施可能である。In the present invention, the emitter group including the FET may be electrically separated by, for example, a reverse bias of a pn junction. In this case, the voltage required for driving is low, and the driving circuit can be easily manufactured.
The above description is merely an example, and other modifications can be made without departing from the spirit of the present invention.
【００６０】[0060]
【発明の効果】本発明の電子放出装置によれば、電界効
果トランジスタを有するエミッタアレイを高密度に作製
できる。このため、大きな電流密度を安定して得ること
ができる。また、基本的な部分は自己整合的に作製され
るため、作製が容易となる。According to the electron emission device of the present invention, an emitter array having a field effect transistor can be manufactured at a high density. Therefore, a large current density can be stably obtained. In addition, since the basic parts are manufactured in a self-aligned manner, the manufacturing is easy.
【図１】本発明の実施の形態に係る電子放出装置の製造
方法を示す断面図。FIG. 1 is a sectional view showing a method for manufacturing an electron-emitting device according to an embodiment of the present invention.
【図２】本発明の別の実施の形態に係る電子放出装置の
製造方法を示す断面図。FIG. 2 is a sectional view showing a method for manufacturing an electron-emitting device according to another embodiment of the present invention.
【図３】本発明の更に別の実施の形態に係る電子放出装
置の製造方法を示す断面図。FIG. 3 is a sectional view showing a method for manufacturing an electron-emitting device according to still another embodiment of the present invention.
【図４】本発明の更に別の実施の形態に係る電子放出装
置の製造方法を示す断面図。FIG. 4 is a cross-sectional view illustrating a method of manufacturing an electron-emitting device according to still another embodiment of the present invention.
【図５】本発明の更に別の実施の形態に係る電子放出装
置の製造方法を示す断面図。FIG. 5 is a sectional view showing a method for manufacturing an electron-emitting device according to still another embodiment of the present invention.
【図６】図１図示の電子放出装置を用いた平面型画像表
示装置を示す断面図。FIG. 6 is a sectional view showing a flat-panel image display device using the electron-emitting device shown in FIG. 1;
【図７】従来の電子放出装置を示す断面図。FIG. 7 is a sectional view showing a conventional electron emission device.
【図８】従来の別の電子放出装置を示す断面図。FIG. 8 is a sectional view showing another conventional electron emission device.
１１…Ｓｉ単結晶基板、１２…ｎ+ 型層、１３…マス
ク、１４…凸部、１５…ｐ+ 型領域、１６…ＳｉＯ
2 層、１７…電極、１８…絶縁層、１９…グリッド電
極、２０…エミッタ、２１…ｎ型層、２２…ｐ型層、２
３…ゲート電極、２４…蛍光体層、２５…ガラス基板、
２６…スペーサ、２７…透明電極、３１…Ｓｉ単結晶基
板。11 ... Si single crystal substrate, 12 ... n + type layer, 13 ... mask, 14 ... convex, 15 ... p + type region, 16 ... SiO
2 layers, 17 electrodes, 18 insulating layers, 19 grid electrodes, 20 emitters, 21 n-layers, 22 p-layers, 2
3 gate electrode, 24 phosphor layer, 25 glass substrate,
26: spacer, 27: transparent electrode, 31: Si single crystal substrate.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中本 正幸 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平７−130281（ＪＰ，Ａ) 特開 平９−106756（ＪＰ，Ａ) 特開 平８−138532（ＪＰ，Ａ) 特開 平８−255559（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 1/304 H01J 9/02 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Masayuki Nakamoto 1 Toshiba-cho, Komukai, Koyuki-ku, Kawasaki-shi, Kanagawa Inside the Toshiba R & D Center (56) References JP-A-7-1130281 (JP, A) JP-A-9-106756 (JP, A) JP-A-8-138532 (JP, A) JP-A-8-255559 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01J 1/304 H01J 9/02
Claims (5)
ッタは先端部が収束する凸形状を有することと、前記各
エミッタは先端部及び基底部に夫々形成された一対のｎ
型層とその間に配置されたｐ型層とからなることと、 前記エミッタの前記先端部に隣接するように、絶縁膜を
介して前記基板上に配設されたグリッド電極と、 前記エミッタの前記一対のｎ型層間に亘って前記エミッ
タの側面と対向するように、前記エミッタの前記側面上
にゲート絶縁膜を介して配設されたゲート電極と、 を具備し、前記ゲート電極は、前記一対のｎ型層間で、
前記エミッタの凸形状の側面における前記ｐ型層の表面
に沿ってｎ型反転層を誘起するように配置され、前記ゲ
ート電極に対する印加電圧を調整し、前記ｐ型層の表面
に誘起される前記ｎ型反転層の状態を変化させることに
より前記エミッタの先端部に向かう電子流を制御するこ
とを特徴とする電子放出装置。A semiconductor substrate; a plurality of emitters disposed on the substrate; each of the emitters having a convex shape whose tip is converged; and each of the emitters being formed at a tip and a base, respectively. Pair of n
A grid layer disposed on the substrate via an insulating film so as to be adjacent to the tip of the emitter, and a p-type layer disposed therebetween. And a gate electrode disposed on the side surface of the emitter via a gate insulating film so as to face the side surface of the emitter across a pair of n-type layers. Between the n-type layers of
The emitter is disposed so as to induce an n-type inversion layer along the surface of the p-type layer on the convex side surface, adjusts a voltage applied to the gate electrode, and induces the n-type inversion layer on the surface of the p-type layer. An electron emission device, wherein an electron flow toward a tip of the emitter is controlled by changing a state of an n-type inversion layer.
界面は、前記エミッタの凸形状内に位置することを特徴
とする請求項１に記載の電子放出装置。2. The electron emission device according to claim 1, wherein an interface between the p-type layer and each of the pair of n-type layers is located within a convex shape of the emitter.
化することにより形成された酸化膜であることを特徴と
する請求項１または２に記載の電子放出装置。3. The electron emission device according to claim 1, wherein the gate insulating film is an oxide film formed by thermally oxidizing the emitter.
複数のｐ型エミッタと、前記各エミッタは先端部が収束
する凸形状を有することと、 前記エミッタを包囲するように前記基板内に形成された
ｎ型領域と、 前記ｎ型領域から前記エミッタの前記先端部に隣接する
位置まで、前記エミッタの側面と対向するように、前記
エミッタの前記側面上にゲート絶縁膜を介して配設され
たゲート兼グリッド電極と、 を具備し、 前記ゲート兼グリッド電極は、前記ｐ型エミッタの凸形
状の側面の表面に沿ってｎ型反転層を誘起し、前記ｎ型
領域から供給された電子が前記ｎ型反転層を通して前記
エミッタの先端部に達することができるように配置さ
れ、前記ゲート兼グリッド電極に対する印加電圧を調整
し、前記ｐ型エミッタの表面に誘起されるｎ型反転層の
状態を変化させることにより前記エミッタの先端部に向
かう電子流を制御することを特徴とする電子放出装置。4. A p-type semiconductor substrate; a plurality of p-type emitters formed on a surface of the substrate and formed of a part of the substrate; each of the emitters has a convex shape whose tip end converges; An n-type region formed in the substrate so as to surround the emitter; and the side surface of the emitter from the n-type region to a position adjacent to the tip of the emitter so as to face the side surface of the emitter. And a gate / grid electrode disposed on the gate insulating film via the gate insulating film. The gate / grid electrode induces an n-type inversion layer along the surface of the convex side surface of the p-type emitter. An electron supplied from the n-type region is arranged so as to reach the tip of the emitter through the n-type inversion layer, and a voltage applied to the gate / grid electrode is adjusted. An electron emission device characterized by controlling the electron flow toward the tip of the emitter by changing the state of the n-type inversion layer induced in the surface of the emitter.
化することにより形成された酸化膜であることを特徴と
する請求項４に記載の電子放出装置。5. The electron emission device according to claim 4, wherein said gate insulating film is an oxide film formed by thermally oxidizing said emitter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35214995A JP3319557B2 (en) | 1995-12-28 | 1995-12-28 | Electron emission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35214995A JP3319557B2 (en) | 1995-12-28 | 1995-12-28 | Electron emission device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09185941A JPH09185941A (en) | 1997-07-15 |
| JP3319557B2 true JP3319557B2 (en) | 2002-09-03 |
Family
ID=18422118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35214995A Expired - Fee Related JP3319557B2 (en) | 1995-12-28 | 1995-12-28 | Electron emission device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319557B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3026484B2 (en) * | 1996-08-23 | 2000-03-27 | 日本電気株式会社 | Field emission cold cathode |
| JP2001015010A (en) | 1999-06-30 | 2001-01-19 | Toshiba Corp | Electron emitting element |
| JP4498733B2 (en) * | 2002-12-27 | 2010-07-07 | 株式会社半導体エネルギー研究所 | Method for manufacturing field emission device |
-
1995
- 1995-12-28 JP JP35214995A patent/JP3319557B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09185941A (en) | 1997-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5034336A (en) | Method of producing insulated gate bipolar tranistor | |
| US5793155A (en) | Microelectronic vacuum triode structure and method of fabrication | |
| US6175134B1 (en) | Thin film transistors | |
| JP2782587B2 (en) | Cold electron emission device | |
| US5731597A (en) | Field emitter array incorporated with metal oxide semiconductor field effect transistors and method for fabricating the same | |
| US6326221B1 (en) | Methods for manufacturing field emitter arrays on a silicon-on-insulator wafer | |
| JP3319557B2 (en) | Electron emission device | |
| JPS63186476A (en) | Vertical mosfet | |
| JPH09219145A (en) | Mosfet integrated fieled emitter array and its manufacture | |
| JP3416537B2 (en) | Compound semiconductor device and method of manufacturing the same | |
| JP3320603B2 (en) | Field emission cold cathode device and method of manufacturing the same | |
| KR100237178B1 (en) | Manufacturing method of field emission device | |
| JPH07131027A (en) | Fabrication of thin film semiconductor device | |
| KR100218685B1 (en) | Manufacturing method of field emission device | |
| US5244822A (en) | Method of fabricating bipolar transistor using self-aligned polysilicon technology | |
| US6100122A (en) | Thin film transistor having an insulating membrane layer on a portion of its active layer | |
| US6074887A (en) | Method for fabricating MOSFET-controlled FEA | |
| JP2615667B2 (en) | Method of manufacturing MOS field effect transistor | |
| US6504170B1 (en) | Field effect transistors, field emission apparatuses, and a thin film transistor | |
| JP3282950B2 (en) | Field emission type electronic device and method of manufacturing the same | |
| Kim et al. | New cathode structures of Si-based field emitter arrays | |
| JPH11233774A (en) | Thin film transistor and its manufacture | |
| JP3581878B2 (en) | Cold electron-emitting device and method of manufacturing the same | |
| US5404043A (en) | Semiconductor devices of the planar type bipolar transistors and combination bipolar/MIS type transistors | |
| JP3335775B2 (en) | Electron-emitting device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |