JP3319267B2 - Method for manufacturing thin film transistor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、薄膜トランジスタ
の製造方法に関する。The present invention relates to a method for manufacturing a thin film transistor.

【０００２】[0002]

【従来の技術】この種の、従来の薄膜トランジスタの製
造方法の典型として、多結晶シリコン薄膜トランジスタ
の製造方法を例にとって図１の製造工程図を参照して簡
単に説明する。まず、光透過性の基板として、通常はガ
ラス基板（１）を用いる。このガラス基板の上面に絶縁
保護膜（２）を成膜し、さらにその上面にＣＶＤ法など
の方法によりアモルファスシリコン膜を成膜し、これを
レ−ザ−アニ−ルなどの方法により多結晶シリコン膜
（３）を成膜した後、パタ−ニングして活性層を形成す
る。次にこの活性層を含むガラス基板の上面に、ゲ−ト
絶縁膜（４）及び、ゲ−ト電極（５）を形成する。さら
に、この上からイオンド−ピングなどの手法により、活
性層にソース領域（６）及びドレイン領域（７）を発現
させる。さらにその上面にＣＶＤ法などの方法により層
間絶縁膜（８）を形成した後、通常のフォトリソグラフ
ィ−及びエッチング技術を用いて、絶縁層にコンタクト
ホ−ルを開ける。しかる後、適当な金属、例えばアルミ
ニウムを蒸着した後、フォトリソグラフィ−及びエッチ
ング技術により、ソ−ス電極（９）、ドレイン電極（１
０）を形成し、図１に示すような、構造の薄膜トランジ
スタを得ている。2. Description of the Related Art As a typical example of a conventional method of manufacturing a thin film transistor of this kind, a method of manufacturing a polycrystalline silicon thin film transistor will be briefly described with reference to a manufacturing process diagram of FIG. First, a glass substrate (1) is usually used as a light-transmitting substrate. An insulating protective film (2) is formed on the upper surface of the glass substrate, and an amorphous silicon film is further formed on the upper surface by a method such as a CVD method, which is polycrystalline by a method such as laser annealing. After forming the silicon film (3), patterning is performed to form an active layer. Next, a gate insulating film (4) and a gate electrode (5) are formed on the upper surface of the glass substrate including the active layer. Further, a source region (6) and a drain region (7) are developed in the active layer from above by using a technique such as ion doping. Further, after an interlayer insulating film (8) is formed on the upper surface by a method such as a CVD method, a contact hole is opened in the insulating layer by using ordinary photolithography and etching techniques. Thereafter, after a suitable metal such as aluminum is deposited, the source electrode (9) and the drain electrode (1) are formed by photolithography and etching techniques.
0) to obtain a thin film transistor having a structure as shown in FIG.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、この従
来方法であると、ソース電極のエッチング工程におい
て、画素電極すなわちドレイン電極部にあらかじめ開け
ていたコンタクトホ−ルの内部は、例えば反応性イオン
エッチング等の高周波プラズマのエッチングガスにさら
されることになる。However, according to this conventional method, in the step of etching the source electrode, the inside of the contact hole previously opened in the pixel electrode, that is, the drain electrode portion, is subjected to, for example, reactive ion etching. Exposed to the high frequency plasma etching gas.

【０００４】そのエッチングガスによりコンタクトホ−
ル底部のドレイン領域を構成する半導体薄膜を貫通して
しまう場合が生じる。A contact hole is formed by the etching gas.
There is a case where the semiconductor thin film constituting the drain region at the bottom of the metal penetrates.

【０００５】その結果、後工程でこのコンタクトホ−ル
に接続した画素電極すなわちドレイン電極部とドレイン
領域との電気的な接触面積が著しく小さくなり、電気的
な接続不良が生じ、歩留まりや信頼性が低下するという
問題点があった。As a result, the electrical contact area between the drain electrode and the pixel electrode connected to the contact hole in a later step, that is, the drain region, is significantly reduced, resulting in poor electrical connection, yield and reliability. However, there is a problem that the temperature is reduced.

【０００６】そこで本発明は上述の諸課題の解決を目指
し、その目的は、薄膜トランジスタの電気的接触のさら
なる安定化が図れる製造方法を提供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to solve the above-described problems, and an object of the present invention is to provide a manufacturing method capable of further stabilizing electrical contact of a thin film transistor.

【０００７】[0007]

【課題を解決するための手段】本発明は、基板上に半導
体膜を形成する工程と、この半導体膜上にゲート絶縁膜
を形成する工程と、このゲート絶縁膜のソース・ドレイ
ン領域に対応する箇所に第１のコンタクトホールを形成
する工程と、この第１のコンタクトホール内に導電性物
質を形成する工程と、前記基板全面に層間絶縁膜を形成
する工程と、この層間絶縁膜のソース・ドレイン領域に
対応する箇所に第２のコンタクトホールを形成する工程
と、この第２のコンタクトホール内にソース・ドレイン
電極を形成する工程とを備えたことを特徴とする。SUMMARY OF THE INVENTION The present invention relates to a process for forming a semiconductor film on a substrate, a process for forming a gate insulating film on the semiconductor film, and a process for forming source / drain regions of the gate insulating film. Forming a first contact hole at a location; forming a conductive material in the first contact hole; forming an interlayer insulating film over the entire surface of the substrate; The method includes a step of forming a second contact hole at a position corresponding to the drain region, and a step of forming a source / drain electrode in the second contact hole.

【０００８】[0008]

【０００９】[0009]

【００１０】[0010]

【００１１】[0011]

【００１２】[0012]

【００１３】[0013]

【００１４】[0014]

【作用】本発明は、第１のコンタクトホールに導電性部
材を形成したので、第２のコンタクトホールの形成する
際のエッチングが過度に行なっても、この導電性部材内
でエッチングを止めることができる。したがって、ソー
ス・ドレイン領域とソース・ドレイン電極との間で良好
な接続が可能になる。According to the present invention, since the conductive member is formed in the first contact hole, even if the etching for forming the second contact hole is excessively performed, the etching can be stopped in the conductive member. it can. Therefore, good connection between the source / drain region and the source / drain electrode can be achieved.

【００１５】[0015]

【００１６】[0016]

【００１７】[0017]

【００１８】[0018]

【発明の実施の形態】以下、図面を参照して、この発明
の実施例につき説明する。なお、図はこの発明が理解で
きる程度に、各構成成分の形状、寸法、及び配置関係を
概略的に示してあるにすぎない。Embodiments of the present invention will be described below with reference to the drawings. It should be noted that the drawings only schematically show the shapes, dimensions, and arrangements of the components to the extent that the present invention can be understood.

【００１９】図２はこの発明の多結晶シリコン薄膜トラ
ンジスタの製造方法の基本的な特徴の説明に関する要部
工程図である。なお、図２において、図１と共通の構成
部分については、同一の番号を付して示してある。ま
た、工程図は主要構成段階で得られる構造体の断面で示
してある。FIG. 2 is a main part process chart for explaining the basic features of the method for manufacturing a polycrystalline silicon thin film transistor according to the present invention. In FIG. 2, the same components as those in FIG. 1 are denoted by the same reference numerals. In addition, the process diagram is shown in a cross section of a structure obtained in a main configuration step.

【００２０】まず、この発明の基本的特徴について説明
する。First, the basic features of the present invention will be described.

【００２１】絶縁性を有する光透過性基板として、通常
はガラス基板（１）を用いる。このガラス基板の上面全
面に例えば二酸化硅素による絶縁保護膜（２）を成膜す
る。この膜厚は絶縁保護膜としての目的が達成出来る厚
みであればいくらであっても差し支えないが、２０００
オングストローム程度が最も好ましい。A glass substrate (1) is usually used as a light-transmitting substrate having an insulating property. An insulating protective film (2) made of, for example, silicon dioxide is formed on the entire upper surface of the glass substrate. This film thickness may be any thickness as long as the purpose as the insulating protective film can be achieved.
Angstrom is most preferred.

【００２２】さらにその上面に半導体膜（３）を成膜し
た後、パタ−ニングして活性層を形成する。この膜厚は
活性層としての目的が達成出来る厚みであればいくらで
あっても差し支えないが、１０００オングストローム程
度が最も好ましい。Further, after a semiconductor film (3) is formed on the upper surface, patterning is performed to form an active layer. The thickness may be any thickness as long as the purpose as the active layer can be achieved, but is most preferably about 1000 Å.

【００２３】次にこの活性層を含むガラス基板の上面に
ゲ−ト絶縁膜（４）及び、ゲ−ト電極（５）を形成す
る。ゲート絶縁膜の膜厚は絶縁膜としての目的が達成出
来る厚みであればいくらであっても差し支えないが、１
２００オングストローム程度が最も好ましい。また、ゲ
ート電極の厚みは７０００オングストローム程度が最も
好ましい。Next, a gate insulating film (4) and a gate electrode (5) are formed on the upper surface of the glass substrate including the active layer. The thickness of the gate insulating film may be any thickness as long as the purpose as the insulating film can be achieved.
Most preferred is about 200 Å. Most preferably, the thickness of the gate electrode is about 7,000 angstroms.

【００２４】さらに、この上からイオンド−ピングなど
の手法により、活性層にソース領域（６）及びドレイン
領域（７）を発現させる。その後、通常のフォトリソグ
ラフィ−及びエッチング技術を用いて、ゲ−ト絶縁膜
（４）に第一のコンタクトホ−ルを開口する。Further, the source region (6) and the drain region (7) are developed in the active layer by a technique such as ion doping from above. Thereafter, a first contact hole is opened in the gate insulating film (4) by using ordinary photolithography and etching techniques.

【００２５】なお、第一のコンタクトホ−ルを開口する
手段としては湿式エッチングと反応性イオンエッチング
の２種類の方法のうち、どちらの方法に依るものであっ
ても差しつかえない。The means for opening the first contact hole may be any one of the two methods of wet etching and reactive ion etching.

【００２６】エッチング条件は、湿式エッチングにはフ
ッ化水素／フッ化アンモニウム／酢酸系のエッチング液
を使用した。エッチング条件はエッチング後の段差形状
や、エッチング速度の兼ね合いにより、液温は４０℃、
エッチング時間は６０秒間が最も好ましい。As for etching conditions, a hydrogen fluoride / ammonium fluoride / acetic acid-based etchant was used for wet etching. As for the etching conditions, the liquid temperature is 40 ° C., depending on the shape of the step after etching and the etching rate.
The etching time is most preferably 60 seconds.

【００２７】また、反応性イオンエッチングにはトリフ
ロロメタンをエッチングガスとして用いた。エッチング
は、エッチングガスの流量、反応室内の真空度、電極に
印加する高周波放電などの諸条件によりその結果が異な
るが、エッチング後の段差形状や、エッチング速度およ
び選択比の兼ね合いにより、２０ｍｔｏｒｒの真空度に
おいて行い、この時エッチングガスとしてトリフロロメ
タンを流量２００ｓｃｃｍで反応室内に導き、電極には
１３.５６ＭＨｚの高周波放電を１.５ｋｗのパワーで９
０秒間印加する条件が最も好ましい。なお、この時の二
酸化硅素と非単結晶シリコンとのエッチング選択比はお
よそ２５であった。さらに、エッチング速度は約８００
オングストローム／分であった。For reactive ion etching, trifluoromethane was used as an etching gas. The results of etching vary depending on various conditions such as the flow rate of the etching gas, the degree of vacuum in the reaction chamber, and the high-frequency discharge applied to the electrodes. However, due to the step shape after etching, the balance between the etching rate and the selectivity, a vacuum of 20 mtorr is required. At this time, trifluoromethane was introduced into the reaction chamber at a flow rate of 200 sccm as an etching gas, and a high frequency discharge of 13.56 MHz was applied to the electrodes at a power of 1.5 kW for 9 kW.
The condition of applying for 0 second is most preferable. At this time, the etching selectivity between silicon dioxide and non-single-crystal silicon was about 25. Further, the etching rate is about 800
Angstrom / min.

【００２８】次に、コンタクトホ−ルを埋めるべく、導
電性金属材料、もしくは導電性有機化合物を成膜する
（８）。ここで用いられる導電性金属材料、もしくは導
電性有機化合物については、一般のフォトリソグラフィ
−及びエッチング技術を用いて所望のパタ−ンの形成が
可能な材料であり、且つソ−ス電極として代表的に用い
られるアルミニウム系のエッチング条件に耐え得る性質
を兼備することが必要である。これら条件を満たす材料
としては、金属材料としては、アルミニウム、銅、チタ
ン、タンタル、金、銀、ジルコニウムの他、各種金属、
貴金属類、及びそれらの合金が挙げられる。また、有機
化合物としては、ポリアセチレン、ポリパラフェニレン
ビニレン、ポリパラフェニレンスルフィドが挙げられ、
導電性を付与する為にいずれもケミカルド−ピング処理
を施したものを使用する。さらに、この上面に層間絶縁
膜（９）として二酸化硅素を成膜し、通常のフォトリソ
グラフィ−及びエッチング技術を用いて、層間絶縁膜
（９）に第二のコンタクトホ−ルを開口する。Next, a conductive metal material or a conductive organic compound is deposited to fill the contact hole (8). The conductive metal material or the conductive organic compound used here is a material capable of forming a desired pattern using general photolithography and etching techniques, and is a typical source electrode. It is necessary to have properties that can withstand the aluminum-based etching conditions used for the above. Materials satisfying these conditions include, as metal materials, aluminum, copper, titanium, tantalum, gold, silver, zirconium, various metals,
Noble metals, and alloys thereof. Examples of the organic compound include polyacetylene, polyparaphenylene vinylene, and polyparaphenylene sulfide.
In order to impart conductivity, a material subjected to a chemical doping treatment is used. Further, silicon dioxide is formed as an interlayer insulating film (9) on the upper surface, and a second contact hole is opened in the interlayer insulating film (9) by using a usual photolithography and etching technique.

【００２９】なお、第二のコンタクトホ−ルを開口する
手段としては湿式エッチングと反応性イオンエッチング
の２種類の方法のうち、どちらの方法に依るものであっ
ても差しつかえない。The means for opening the second contact hole may be any one of the two methods of wet etching and reactive ion etching.

【００３０】エッチング条件は、湿式エッチングにはフ
ッ化水素／フッ化アンモニウム／酢酸系のエッチング液
を使用した。エッチング条件はエッチング後の段差形状
や、エッチング速度の兼ね合いにより、液温は４０℃、
エッチング時間は２４０秒間が最も好ましい。As for the etching conditions, a hydrogen fluoride / ammonium fluoride / acetic acid-based etchant was used for wet etching. As for the etching conditions, the liquid temperature is 40 ° C., depending on the shape of the step after etching and the etching rate.
The etching time is most preferably 240 seconds.

【００３１】また、反応性イオンエッチングにはトリフ
ロロメタンをエッチングガスとして用いた。エッチング
は、エッチングガスの流量、反応室内の真空度、電極に
印加する高周波放電などの諸条件によりその結果が異な
るが、エッチング後の段差形状や、エッチング速度の兼
ね合いにより、２０ｍｔｏｒｒの真空度において行い、
この時エッチングガスとしてトリフロロメタンを流量２
００ｓｃｃｍで反応室内に導き、電極には１３.５６Ｍ
Ｈｚの高周波放電を１.５ｋｗのパワーで５００秒間印
加する条件が最も好ましい。なお、この時の二酸化硅素
と非単結晶シリコンとのエッチング選択比はおよそ２５
であった。さらに、エッチング速度は約８００オングス
トローム／分であった。For reactive ion etching, trifluoromethane was used as an etching gas. The result of the etching varies depending on various conditions such as the flow rate of the etching gas, the degree of vacuum in the reaction chamber, and the high-frequency discharge applied to the electrode. ,
At this time, trifluoromethane was used as an etching gas at a flow rate of 2
Guided into the reaction chamber at 00sccm, 13.56M on the electrode
It is most preferable that a high-frequency discharge of 1.5 Hz is applied at a power of 1.5 kW for 500 seconds. At this time, the etching selectivity between silicon dioxide and non-single-crystal silicon is about 25.
Met. Further, the etch rate was about 800 Å / min.

【００３２】しかる後、ソース電極として適当な金属、
例えばアルミニウムを蒸着した後、通常のフォトリソグ
ラフィ−及びエッチング技術により、ソ−ス電極（１
０）を形成する。ソース電極の膜厚については、その目
的が達成出来る厚みであればいくらであっても差し支え
ないが、８０００オングストローム程度が最も好まし
い。Thereafter, a metal suitable as a source electrode,
For example, after evaporating aluminum, the source electrode (1) is formed by ordinary photolithography and etching techniques.
0) is formed. The thickness of the source electrode may be any thickness as long as the object can be achieved, but is most preferably about 8000 angstroms.

【００３３】さらにその上面からドレイン電極として適
当な金属、例えば酸化インジウム錫を蒸着した後、通常
のフォトリソグラフィ−及びエッチング技術により、ド
レイン電極（１１）を形成する。ドレイン電極の膜厚に
ついては、その目的が達成出来る厚みであればいくらで
あっても差し支えないが、１６００オングストローム程
度が最も好ましい。Further, after a metal suitable for the drain electrode, for example, indium tin oxide is deposited from the upper surface thereof, a drain electrode (11) is formed by ordinary photolithography and etching techniques. The thickness of the drain electrode may be any thickness as long as its purpose can be achieved, but is most preferably about 1600 Å.

【００３４】上記の工程により、図２に示すような構造
体の、この発明の薄膜トランジスタを得ることが出来
る。Through the above steps, a thin film transistor of the present invention having a structure as shown in FIG. 2 can be obtained.

【００３５】[0035]

【実施例】次に、この発明の製造工程を図２を参照して
さらに具体的に説明する。Next, the manufacturing process of the present invention will be described more specifically with reference to FIG.

【００３６】まず、絶縁性を有する光透過性基板（１）
として、安価な透明ガラス基板を用いた。このガラス基
板の一方の上面全面に絶縁保護膜（２）を成膜し、さら
にその上面にフォトリソグラフィ−及びエッチング技術
により、のちにソース領域、ドレイン領域を発現させる
ための活性層を設けた。この活性層の成膜にあたり、基
板に下地膜として２０００オングストローム程度の二酸
化硅素の薄膜を堆積し、そしてその上面にアモルファス
シリコン膜を成膜し、これをレ−ザ−アニ−ルなどの方
法により結晶化させた。このアモルファスシリコン層の
膜厚については１０００オングストロ−ム程度とした。
そして、この結晶化シリコン薄膜を通常のフォトリソグ
ラフィー技術によりパタ−ニングして活性層を得た。First, a light-transmitting substrate having insulating properties (1)
An inexpensive transparent glass substrate was used. An insulating protective film (2) was formed on the entire upper surface of one of the glass substrates, and an active layer for providing a source region and a drain region later was provided on the upper surface by photolithography and etching techniques. In forming the active layer, a silicon dioxide thin film of about 2000 angstroms is deposited as a base film on the substrate, and an amorphous silicon film is formed on the upper surface thereof, and this is formed by a method such as laser annealing. Crystallized. The thickness of this amorphous silicon layer was set to about 1000 Å.
Then, the crystallized silicon thin film was patterned by a usual photolithography technique to obtain an active layer.

【００３７】次に上面のゲ−ト絶縁膜はＣＶＤ法によ
り、例えば二酸化硅素の薄膜を成膜した。この膜厚は１
２００オングストロ−ム程度とした。そして、タンタル
のゲ−ト電極（５）を通常のフォトリソグラフィー技術
により形成後、イオンド−ピング法により、活性層にソ
ース領域（６）、ドレイン領域（７）を発現させた。そ
の後、通常のフォトリソグラフィ−及びエッチング技術
を用いて、ゲ−ト絶縁膜に第一のコンタクトホ−ルを開
けた。なお、ここで第一のコンタクトホ−ルを開口する
手段としては、湿式エッチングによるものでも、また反
応性イオンエッチングによるもであっても差しつかえな
い。Next, as the gate insulating film on the upper surface, for example, a thin film of silicon dioxide was formed by the CVD method. This film thickness is 1
It was set to about 200 angstroms. Then, after forming a tantalum gate electrode (5) by ordinary photolithography, a source region (6) and a drain region (7) were developed in the active layer by ion doping. Thereafter, a first contact hole was opened in the gate insulating film by using ordinary photolithography and etching techniques. Here, the means for opening the first contact hole may be wet etching or reactive ion etching.

【００３８】エッチング条件は、湿式エッチングはフッ
化水素／フッ化アンモニウム／酢酸系のエッチング液を
使用し、そのエッチング条件は液温４０℃、時間は６０
秒であった。As for the etching conditions, an etching solution of hydrogen fluoride / ammonium fluoride / acetic acid system is used for wet etching, and the etching conditions are a solution temperature of 40 ° C. and a time of 60 hours.
Seconds.

【００３９】また、反応性イオンエッチングは２０ｍｔ
ｏｒｒの真空度において行い、この時エッチングガスと
してトリフロロメタンを流量２００ｓｃｃｍで反応室内
に導き、電極には１３.５６ＭＨｚの高周波放電を１.５
ｋｗのパワーで９０秒間印加した。Also, the reactive ion etching is 20 mt.
At a vacuum of orr, trifluoromethane was introduced as an etching gas into the reaction chamber at a flow rate of 200 sccm, and a high frequency discharge of 13.56 MHz was applied to the electrodes at 1.5.
A power of kw was applied for 90 seconds.

【００４０】次に、上記第一のコンタクトホ−ルを埋め
るべく、導電性金属材料、もしくは導電性有機化合物を
成膜（８）する。Next, a conductive metal material or a conductive organic compound is deposited (8) so as to fill the first contact hole.

【００４１】続いて、その上面に、二酸化硅素で代表さ
れる層間絶縁膜（９）を成膜する。この膜厚は５０００
オングストロ−ム程度とする。さらに、通常のフォトリ
ソグラフィ−及びエッチング技術を用いて、層間絶縁膜
（９）に第二のコンタクトホ−ルを開ける。なお、ここ
で第二のコンタクトホ−ルを開口する手段としては、湿
式エッチングによるものでも、また反応性イオンエッチ
ングによるもであっても差しつかえない。Subsequently, an interlayer insulating film (9) typified by silicon dioxide is formed on the upper surface. This film thickness is 5000
Angstroms. Further, a second contact hole is opened in the interlayer insulating film (9) by using ordinary photolithography and etching techniques. Here, the means for opening the second contact hole may be wet etching or reactive ion etching.

【００４２】エッチング条件は、湿式エッチングはフッ
化水素／フッ化アンモニウム／酢酸系のエッチング液を
使用し、そのエッチング条件は液温４０℃、時間は２４
０秒であった。As for the etching conditions, a wet etching uses a hydrogen fluoride / ammonium fluoride / acetic acid-based etching solution, and the etching conditions are a liquid temperature of 40 ° C. and a time of 24 hours.
It was 0 seconds.

【００４３】また、反応性イオンエッチングは２０ｍｔ
ｏｒｒの真空度において行い、この時エッチングガスと
してトリフロロメタンを流量２００ｓｃｃｍで反応室内
に導き、電極には１３.５６ＭＨｚの高周波放電を１.５
ｋｗのパワーで５００秒間印加した。Also, the reactive ion etching is 20 mt.
At a vacuum of orr, trifluoromethane was introduced as an etching gas into the reaction chamber at a flow rate of 200 sccm, and a high frequency discharge of 13.56 MHz was applied to the electrodes at 1.5.
A power of kw was applied for 500 seconds.

【００４４】しかる後、適当な金属、例えばソ−ス電極
（１０）としてはアルミニウム系、また、ドレイン電極
（１１）としては酸化インジウム錫で代表される各種導
電性材料の成膜を行い、フォトリソグラフィ−及びエッ
チング技術により、ソ−ス電極（１０）、画素電極すな
わちドレイン電極（１１）を形成し、図２に示すような
構造体の、この発明の多結晶シリコン薄膜トランジスタ
を得る。Thereafter, an appropriate metal, for example, an aluminum-based material as the source electrode (10) and various conductive materials represented by indium tin oxide as the drain electrode (11) are formed into a film. A source electrode (10) and a pixel electrode, that is, a drain electrode (11) are formed by lithography and etching techniques to obtain a polycrystalline silicon thin film transistor of the present invention having a structure as shown in FIG.

【００４５】上述したこの発明の実施例は、単なる好適
例にすぎず、従ってこの発明は、上述した実施例のみに
限定されるものではなく、多くの変形及び変更を行うこ
とが出来る。例えば、ゲ−ト電極（５）としてタンタル
系を用いたが、それ以外の金属であってもよい。また、
活性層を非単結晶もしくは多結晶シリコン層で形成する
こと以外の上述した材料、形状、数値的、その他諸条件
は好適例にすぎないため、これになんら限定されるもの
ではない。The embodiments of the present invention described above are merely preferred examples, and therefore, the present invention is not limited to the above-described embodiments, and many modifications and changes can be made. For example, although a tantalum-based material is used as the gate electrode (5), other metals may be used. Also,
The above-described materials, shapes, numerical values, and other conditions other than forming the active layer with a non-single-crystal or polycrystalline silicon layer are merely preferred examples, and are not limited thereto.

【００４６】[0046]

【発明の効果】上述した説明からも明らかなように、こ
の発明による薄膜トランジスタの製造方法によれば、画
素電極すなわちドレイン電極及びソ−ス電極のコンタク
トホ−ルの形成の際、ソース領域、ドレイン領域と画素
電極すなわちドレイン電極及びソ−ス電極材料との間
に、導電性材料層を有するので、エッチングが過度に進
行した場合でも、この導電性材料層内でエッチングを停
止させることにより、ソース及びドレイン領域を構成す
る半導体薄膜の貫通を防止することができ、画素電極す
なわちドレイン電極とドレイン領域との間で良好な接触
状態を得ることができる。さらに、ある厚みを有する導
電性材料層内でエッチングを止めた場合、その厚みの範
囲内であれば、画素電極すなわちドレイン電極とドレイ
ン領域との間では常に一定で、かつ最大の接触面積を保
つことができる。従って、この発明の方法により製造さ
れた薄膜トランジスタは、常に安定した表示特性を提供
することが可能となり、歩留まり、信頼性の飛躍的な向
上に貢献するものである。As is clear from the above description, according to the method of manufacturing a thin film transistor according to the present invention, when forming contact holes for a pixel electrode, that is, a drain electrode and a source electrode, a source region and a drain are formed. Since the conductive material layer is provided between the region and the pixel electrode, that is, the drain electrode and the source electrode material, even if the etching proceeds excessively, the etching is stopped in the conductive material layer so that the source can be removed. In addition, it is possible to prevent penetration of the semiconductor thin film forming the drain region, and to obtain a good contact state between the pixel electrode, that is, the drain electrode and the drain region. Further, when the etching is stopped in the conductive material layer having a certain thickness, if the etching is stopped within the range of the thickness, the pixel electrode, that is, the drain electrode and the drain region are always constant and have the maximum contact area. be able to. Therefore, the thin film transistor manufactured by the method of the present invention can always provide stable display characteristics, and contribute to a great improvement in yield and reliability.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来の薄膜トランジスタの製造工程とその構造
を示す図。FIG. 1 is a diagram showing a manufacturing process and a structure of a conventional thin film transistor.

【図２】本発明の実施例における薄膜トランジスタの製
造工程とその構造を示す図。FIG. 2 is a diagram showing a manufacturing process and a structure of a thin film transistor according to an embodiment of the present invention.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】基板上に半導体膜を形成する工程と、この
半導体膜上にゲート絶縁膜を形成する工程と、このゲー
ト絶縁膜のソース・ドレイン領域に対応する箇所に第１
のコンタクトホールを形成する工程と、この第１のコン
タクトホール内に導電性物質を形成する工程と、前記基
板全面に層間絶縁膜を形成する工程と、この層間絶縁膜
のソース・ドレイン領域に対応する箇所に第２のコンタ
クトホールを形成する工程と、この第２のコンタクトホ
ール内にソース・ドレイン電極を形成する工程とを備え
たことを特徴とする薄膜トランジスタの製造方法。A step of forming a semiconductor film on a substrate, a step of forming a gate insulating film on the semiconductor film, and a first step of forming a gate insulating film on a portion corresponding to a source / drain region of the gate insulating film.
Forming a contact hole, forming a conductive material in the first contact hole, forming an interlayer insulating film over the entire surface of the substrate, and corresponding to source / drain regions of the interlayer insulating film. Forming a second contact hole at a position to be formed, and forming a source / drain electrode in the second contact hole.