JP3318766B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3318766B2 JP3318766B2 JP35464391A JP35464391A JP3318766B2 JP 3318766 B2 JP3318766 B2 JP 3318766B2 JP 35464391 A JP35464391 A JP 35464391A JP 35464391 A JP35464391 A JP 35464391A JP 3318766 B2 JP3318766 B2 JP 3318766B2
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- layer
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に導電層あるいは導電領域上にそれを覆う絶縁層
を形成し、絶縁層にコンタクトホールを形成し、その
後、該コンタクトホールを通して上記導電層あるいは導
電領域に不純物をイオン打込みし、しかる後、該コンタ
クトホールを通して上記導電層あるいは導電領域に接続
される配線層を形成する半導体装置の製造方法に関す
る。
法、特に導電層あるいは導電領域上にそれを覆う絶縁層
を形成し、絶縁層にコンタクトホールを形成し、その
後、該コンタクトホールを通して上記導電層あるいは導
電領域に不純物をイオン打込みし、しかる後、該コンタ
クトホールを通して上記導電層あるいは導電領域に接続
される配線層を形成する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】導電層（あるいは拡散層等の導電領域）
上の絶縁層にコンタクトホールを形成した後活性化のた
め不純物のイオン打込みを導電層に対して行い、その
後、多結晶シリコンからなる配線層を形成するという半
導体装置の製造方法がある。
上の絶縁層にコンタクトホールを形成した後活性化のた
め不純物のイオン打込みを導電層に対して行い、その
後、多結晶シリコンからなる配線層を形成するという半
導体装置の製造方法がある。
【０００３】
【発明が解決しようとする課題】ところで、コンタクト
ホールの形成後の活性化イオン打込みは導電層のコンタ
クトホールに開口した部分だけでなく、絶縁層に対して
も為されてしまう。その結果、絶縁層表面がチャージア
ップし、絶縁層が絶縁破壊し、素子のパターンが破壊さ
れることがあった。
ホールの形成後の活性化イオン打込みは導電層のコンタ
クトホールに開口した部分だけでなく、絶縁層に対して
も為されてしまう。その結果、絶縁層表面がチャージア
ップし、絶縁層が絶縁破壊し、素子のパターンが破壊さ
れることがあった。
【０００４】本発明はこのような問題点を解決すべく為
されたものであり、その目的はコンタクトホール形成後
のイオン打込みによるチャージアップを防止することに
あり、他の目的は絶縁層のコンタクトホールに埋め込ま
れた配線層と、絶縁層内の配線層（内部配線層）との間
の絶縁の信頼度を高めることにある。
されたものであり、その目的はコンタクトホール形成後
のイオン打込みによるチャージアップを防止することに
あり、他の目的は絶縁層のコンタクトホールに埋め込ま
れた配線層と、絶縁層内の配線層（内部配線層）との間
の絶縁の信頼度を高めることにある。
【０００５】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、絶縁層にコンタクトホールを形成した後、
不純物のイオン打込みをする前に上記コンタクトホール
を埋めるプラグ部分を有するチャージアップ防止用導電
膜を形成することを特徴とする。
製造方法は、絶縁層にコンタクトホールを形成した後、
不純物のイオン打込みをする前に上記コンタクトホール
を埋めるプラグ部分を有するチャージアップ防止用導電
膜を形成することを特徴とする。
【０００６】
【作用】請求項１の半導体装置の製造方法によれば、チ
ャージアップ防止用導電膜を通じて放電が為されるので
絶縁層のチャージアップを防止することができる。
ャージアップ防止用導電膜を通じて放電が為されるので
絶縁層のチャージアップを防止することができる。
【０００７】
【実施例】以下、本発明半導体装置の製造方法を図示実
施例に従って詳細に説明する。図１（Ａ）乃至（Ｆ）は
本発明半導体装置の製造方法の第１の実施例を工程順に
示す断面図である。 （Ａ）図１（Ａ）に示すように例えば多結晶シリコンか
らなる導電層１上の例えばＳｉＯ2 からなる絶縁層２上
にチャージアップ防止用導電膜３を形成する。
施例に従って詳細に説明する。図１（Ａ）乃至（Ｆ）は
本発明半導体装置の製造方法の第１の実施例を工程順に
示す断面図である。 （Ａ）図１（Ａ）に示すように例えば多結晶シリコンか
らなる導電層１上の例えばＳｉＯ2 からなる絶縁層２上
にチャージアップ防止用導電膜３を形成する。
【０００８】（Ｂ）次に、図１（Ｂ）に示すようにコン
タクトホール形成用のフォトレジスト膜５を選択的に形
成する。 （Ｃ）次に、上記フォトレジスト膜５をマスクとしてチ
ャージアップ防止用導電膜３及び絶縁層２を選択的にエ
ッチングすることによりコンタクトホール４を形成し、
その後、フォトレジスト膜５を除去する。図１（Ｃ）は
該フォトレジスト膜５除去後の状態を示す。
タクトホール形成用のフォトレジスト膜５を選択的に形
成する。 （Ｃ）次に、上記フォトレジスト膜５をマスクとしてチ
ャージアップ防止用導電膜３及び絶縁層２を選択的にエ
ッチングすることによりコンタクトホール４を形成し、
その後、フォトレジスト膜５を除去する。図１（Ｃ）は
該フォトレジスト膜５除去後の状態を示す。
【０００９】（Ｄ）次に、図１（Ｄ）に示すように、絶
縁層２上（厳密にはチャージアップ防止用導電膜３上）
のコンタクトホール４以外の部分をフォトレジスト膜５
でマスクし、その状態で活性化用イオン打込みをする。
６はそれにより導電層２に形成されたイオン打込み領域
である。
縁層２上（厳密にはチャージアップ防止用導電膜３上）
のコンタクトホール４以外の部分をフォトレジスト膜５
でマスクし、その状態で活性化用イオン打込みをする。
６はそれにより導電層２に形成されたイオン打込み領域
である。
【００１０】尚、コンタクトホール４とフォトレジスト
膜５との位置を完全に一致させることができないことを
考慮して、フォトレジスト膜５の非マスク部分７をコン
タクトホール４よりも充分に大きく設定してある。従っ
て、絶縁層２が部分的に非マスク部分７に位置し、そこ
にもイオン打込みされることになる。しかし、本半導体
装置の製造方法においては絶縁層２上にチャージアップ
防止用導電膜３が形成されているので、絶縁層２によっ
てチャージアップを防止することができ、絶縁層２の絶
縁破壊を防止できる。
膜５との位置を完全に一致させることができないことを
考慮して、フォトレジスト膜５の非マスク部分７をコン
タクトホール４よりも充分に大きく設定してある。従っ
て、絶縁層２が部分的に非マスク部分７に位置し、そこ
にもイオン打込みされることになる。しかし、本半導体
装置の製造方法においては絶縁層２上にチャージアップ
防止用導電膜３が形成されているので、絶縁層２によっ
てチャージアップを防止することができ、絶縁層２の絶
縁破壊を防止できる。
【００１１】（Ｅ）次に、配線層８をＣＶＤにより形成
し、図１（Ｅ）に示すように、該配線層８をフォトレジ
スト膜５により選択的にマスクする。 （Ｆ）その後、図１（Ｆ）に示すように、フォトレジス
ト膜５をマスクとして配線層８及びチャージアップ防止
用導電膜３を選択的にエッチングすることによりパター
ニングする。
し、図１（Ｅ）に示すように、該配線層８をフォトレジ
スト膜５により選択的にマスクする。 （Ｆ）その後、図１（Ｆ）に示すように、フォトレジス
ト膜５をマスクとして配線層８及びチャージアップ防止
用導電膜３を選択的にエッチングすることによりパター
ニングする。
【００１２】このような半導体装置の製造方法によれ
ば、絶縁層２形成後コンタクトホール４形成前にチャー
ジアップ防止用導電膜３を形成するので、導電層１のコ
ンタクトホール４に露出する部分に活性化イオン打込み
をしたときに帯電しようとしても電荷がチャージアップ
防止用導電膜３を通して放電する。従って、絶縁層２が
チャージアップすることを防止できる。
ば、絶縁層２形成後コンタクトホール４形成前にチャー
ジアップ防止用導電膜３を形成するので、導電層１のコ
ンタクトホール４に露出する部分に活性化イオン打込み
をしたときに帯電しようとしても電荷がチャージアップ
防止用導電膜３を通して放電する。従って、絶縁層２が
チャージアップすることを防止できる。
【００１３】図２（Ａ）乃至（Ｅ）は第１の実施例の変
形例を工程順に示す断面図である。本変形例は、内部に
配線層９を有する絶縁層２と、上層配線層８のコンタク
トホール４を埋める部分との短絡を防止するためコンタ
クトホール４の内周面に埋める点で第１の実施例と異な
っている。 （Ａ）図１（Ａ）乃至（Ｄ）に示すのと同じ工程を経て
導電層１のコンタクトホール４の露出する部分に活性化
のためのイオン打込みを行い、その後、イオン打込みに
対するマスクとしたレジスト膜５を除去する。すると、
図２（Ａ）に示す状態になる。
形例を工程順に示す断面図である。本変形例は、内部に
配線層９を有する絶縁層２と、上層配線層８のコンタク
トホール４を埋める部分との短絡を防止するためコンタ
クトホール４の内周面に埋める点で第１の実施例と異な
っている。 （Ａ）図１（Ａ）乃至（Ｄ）に示すのと同じ工程を経て
導電層１のコンタクトホール４の露出する部分に活性化
のためのイオン打込みを行い、その後、イオン打込みに
対するマスクとしたレジスト膜５を除去する。すると、
図２（Ａ）に示す状態になる。
【００１４】本半導体装置の製造方法においても、図１
に示すと同様に絶縁層２形成後コンタクトホール４形成
前にチャージアップ防止用導電膜３を形成するので、導
電層１のコンタクトホール４に露出する部分に活性化イ
オン打込みをするときに絶縁層２がチャージアップする
ことを防止できることはいうまでもない。
に示すと同様に絶縁層２形成後コンタクトホール４形成
前にチャージアップ防止用導電膜３を形成するので、導
電層１のコンタクトホール４に露出する部分に活性化イ
オン打込みをするときに絶縁層２がチャージアップする
ことを防止できることはいうまでもない。
【００１５】（Ｂ）次に、図２（Ｂ）に示すように、サ
イドウォール形成用絶縁層１０をＣＶＤにより形成す
る。 （Ｃ）次に、図２（Ｃ）に示すように、絶縁層１０に対
してＲＩＥを行うことによりコンタクトホール４の内周
面にサイドウォール１１を形成する。このサイドウォー
ル１１は絶縁層２内の配線層９と、配線層８のコンタク
トホール４内に埋め込まれる部分との間を絶縁するため
に形成される。ところで、ＲＩＥによりサイドウォール
１１を形成する際に絶縁層２がエッチングされることを
チャージアップ防止用導電膜２により防止することがで
きる。
イドウォール形成用絶縁層１０をＣＶＤにより形成す
る。 （Ｃ）次に、図２（Ｃ）に示すように、絶縁層１０に対
してＲＩＥを行うことによりコンタクトホール４の内周
面にサイドウォール１１を形成する。このサイドウォー
ル１１は絶縁層２内の配線層９と、配線層８のコンタク
トホール４内に埋め込まれる部分との間を絶縁するため
に形成される。ところで、ＲＩＥによりサイドウォール
１１を形成する際に絶縁層２がエッチングされることを
チャージアップ防止用導電膜２により防止することがで
きる。
【００１６】（Ｄ）その後、配線層８をＣＶＤにより形
成し、図１（Ｄ）に示すように、該配線層８をフォトレ
ジスト膜５により選択的にマスクする。 （Ｅ）しかる後、図２（Ｅ）に示すようにフォトレジス
ト膜５をマスクとして配線層８及びチャージアップ防止
用導電膜３を選択的にエッチングすることによりパター
ニングする。
成し、図１（Ｄ）に示すように、該配線層８をフォトレ
ジスト膜５により選択的にマスクする。 （Ｅ）しかる後、図２（Ｅ）に示すようにフォトレジス
ト膜５をマスクとして配線層８及びチャージアップ防止
用導電膜３を選択的にエッチングすることによりパター
ニングする。
【００１７】本半導体装置の製造方法によれば、コンタ
クトホール形成後配線層形成前に、該コンタクトホール
に絶縁物からなるサイドウォールを形成すると共に、サ
イドウォール１１によって配線層８と絶縁層２内の配線
層９との間を絶縁することができるが、更に、サイドウ
ォール形成のためにＲＩＥによって絶縁層２がエッチン
グされることを防止することができる。
クトホール形成後配線層形成前に、該コンタクトホール
に絶縁物からなるサイドウォールを形成すると共に、サ
イドウォール１１によって配線層８と絶縁層２内の配線
層９との間を絶縁することができるが、更に、サイドウ
ォール形成のためにＲＩＥによって絶縁層２がエッチン
グされることを防止することができる。
【００１８】図３（Ａ）乃至（Ｅ）は本発明半導体装置
の製造方法の第２の実施例を工程順に示す断面図であ
る。 （Ａ）図３（Ａ）に示すように、配線層１上の絶縁層２
の表面にコンタクトホール形成用フォトレジスト膜５を
選択的に形成する。 （Ｂ）次に、上記フォトレジスト膜５をマスクとして絶
縁層２をエッチングすることによりコンタクトホール４
を形成し、その後、該レジスト膜５を除去する。図３
（Ｂ）はコンタクトホール４形成後の状態を示す。
の製造方法の第２の実施例を工程順に示す断面図であ
る。 （Ａ）図３（Ａ）に示すように、配線層１上の絶縁層２
の表面にコンタクトホール形成用フォトレジスト膜５を
選択的に形成する。 （Ｂ）次に、上記フォトレジスト膜５をマスクとして絶
縁層２をエッチングすることによりコンタクトホール４
を形成し、その後、該レジスト膜５を除去する。図３
（Ｂ）はコンタクトホール４形成後の状態を示す。
【００１９】（Ｃ）次に、図２（Ｃ）に示すようにチャ
ージアップ防止用導電膜３を形成し、その状態で配線層
１のコンタクトホール４に露出した部分に活性化イオン
打込みをする。このイオン打込みにより絶縁層２がチャ
ージアップされることはチャージアップ防止用導電膜３
によって防止することができること第１の実施例の場合
と同じである。
ージアップ防止用導電膜３を形成し、その状態で配線層
１のコンタクトホール４に露出した部分に活性化イオン
打込みをする。このイオン打込みにより絶縁層２がチャ
ージアップされることはチャージアップ防止用導電膜３
によって防止することができること第１の実施例の場合
と同じである。
【００２０】（Ｄ）次に、図３（Ｄ）に示すように、配
線層８をＣＶＤにより形成する。 （Ｅ）その後、図３（Ｅ）に示すように配線層８及びチ
ャージアップ防止用導電膜３を選択的にエッチングする
ことによりパターニングする。
線層８をＣＶＤにより形成する。 （Ｅ）その後、図３（Ｅ）に示すように配線層８及びチ
ャージアップ防止用導電膜３を選択的にエッチングする
ことによりパターニングする。
【００２１】本半導体装置の製造方法によれば、前述の
ようにコンタクトホール４形成後活性化イオン打込み前
にチャージアップ防止用導電膜３を形成するので、該チ
ャージアップ防止用導電膜３によってチャージアップを
防止することができる。
ようにコンタクトホール４形成後活性化イオン打込み前
にチャージアップ防止用導電膜３を形成するので、該チ
ャージアップ防止用導電膜３によってチャージアップを
防止することができる。
【００２２】図４（Ａ）乃至（Ｄ）は本発明半導体装置
の製造方法の変形例を示す断面図である。本変形例は導
電層１・配線層８間を接続するコンタクトプラグ層１２
を形成すると共に、コンタクトプラグ層１２の一部１３
をチャージアップ防止用導電膜として利用するようにし
た点で第２の実施例と異なっている。しかし、それ以外
の点では第２の実施例と共通している。
の製造方法の変形例を示す断面図である。本変形例は導
電層１・配線層８間を接続するコンタクトプラグ層１２
を形成すると共に、コンタクトプラグ層１２の一部１３
をチャージアップ防止用導電膜として利用するようにし
た点で第２の実施例と異なっている。しかし、それ以外
の点では第２の実施例と共通している。
【００２３】（Ａ）図３（Ａ）、（Ｂ）と同様の工程で
導電層１上の絶縁層２にコンタクトホール４を形成した
状態にし、その後、例えば多結晶シリコン等からなるコ
ンタクトプラグ層１２をＣＶＤにより絶縁層２よりも厚
く形成する。図４（Ａ）はコンタクトプラグ層１２形成
後の状態を示す。
導電層１上の絶縁層２にコンタクトホール４を形成した
状態にし、その後、例えば多結晶シリコン等からなるコ
ンタクトプラグ層１２をＣＶＤにより絶縁層２よりも厚
く形成する。図４（Ａ）はコンタクトプラグ層１２形成
後の状態を示す。
【００２４】（Ｂ）次に、コンタクトプラグ層１２をエ
ッチバックする。このエッチバックはコンタクトプラグ
層１２が絶縁層２上に薄く残存するように行う。１３は
その薄く残存する部分で、チャージアップ防止用導電膜
を成す。
ッチバックする。このエッチバックはコンタクトプラグ
層１２が絶縁層２上に薄く残存するように行う。１３は
その薄く残存する部分で、チャージアップ防止用導電膜
を成す。
【００２５】その後、図４（Ｂ）に示すように、導電層
１のコンタクトホール４に露出する部分にコンタクトプ
ラグ層１３越しに活性化イオン打込みをする。この時、
そのコンタクトプラグ層１２のコンタクトホール４から
絶縁層２上に食み出た部分１３がチャージアップ防止用
導電膜として機能し、絶縁層２のチャージアップによる
絶縁破壊を防止できる。
１のコンタクトホール４に露出する部分にコンタクトプ
ラグ層１３越しに活性化イオン打込みをする。この時、
そのコンタクトプラグ層１２のコンタクトホール４から
絶縁層２上に食み出た部分１３がチャージアップ防止用
導電膜として機能し、絶縁層２のチャージアップによる
絶縁破壊を防止できる。
【００２６】（Ｃ）次に、図４（Ｃ）に示すように、配
線層８をＣＶＤにより形成する。 （Ｄ）その後、図４（Ｄ）に示すように、配線層８及び
チャージアップ防止用導電膜３を選択的にエッチングす
ることによりパターニングする。
線層８をＣＶＤにより形成する。 （Ｄ）その後、図４（Ｄ）に示すように、配線層８及び
チャージアップ防止用導電膜３を選択的にエッチングす
ることによりパターニングする。
【００２７】本半導体装置の製造方法によってもコンタ
クトホール４形成後活性化イオン打込み前にチャージア
ップ防止用導電膜３を形成するので、該チャージアップ
防止用導電膜３によってチャージアップを防止すること
ができる。
クトホール４形成後活性化イオン打込み前にチャージア
ップ防止用導電膜３を形成するので、該チャージアップ
防止用導電膜３によってチャージアップを防止すること
ができる。
【００２８】尚、上記各実施例において、コンタクトホ
ールによって表面が露出せしめられるのは導電層であっ
たが、半導体基板の表面部に形成される拡散領域の如き
導電領域であっても良い。
ールによって表面が露出せしめられるのは導電層であっ
たが、半導体基板の表面部に形成される拡散領域の如き
導電領域であっても良い。
【００２９】
【００２９】請求項１の半導体装置の製造方法は、導電
層あるいは導電領域上にそれを覆う絶縁層を形成し、絶
縁層にコンタクトホールを形成し、その後、該コンタク
トホールを通して上記導電層あるいは導電領域に不純物
をイオン打込みし、しかる後、該コンタクトホールを通
して上記導電層あるいは導電領域に接続される配線層を
形成する半導体装置の製造方法において、上記絶縁層上
にコンタクトホールを形成した後、上記不純物のイオン
打込みをする前に上記コンタクトホール内を埋めてプラ
グを成す部分を有するチャージアップ防止用導電膜を形
成する工程を有することを特徴とする。従って、請求項
１の半導体装置の製造方法によれば、チャージアップ防
止用導電膜を通じて放電が為されるので絶縁層のチャー
ジアップを防止することができる。
層あるいは導電領域上にそれを覆う絶縁層を形成し、絶
縁層にコンタクトホールを形成し、その後、該コンタク
トホールを通して上記導電層あるいは導電領域に不純物
をイオン打込みし、しかる後、該コンタクトホールを通
して上記導電層あるいは導電領域に接続される配線層を
形成する半導体装置の製造方法において、上記絶縁層上
にコンタクトホールを形成した後、上記不純物のイオン
打込みをする前に上記コンタクトホール内を埋めてプラ
グを成す部分を有するチャージアップ防止用導電膜を形
成する工程を有することを特徴とする。従って、請求項
１の半導体装置の製造方法によれば、チャージアップ防
止用導電膜を通じて放電が為されるので絶縁層のチャー
ジアップを防止することができる。
【００３０】
【図１】（Ａ）乃至（Ｆ）は本発明の第１の実施例を工
程順に示す断面図である。
程順に示す断面図である。
【図２】（Ａ）乃至（Ｅ）は第１の実施例の変形例を工
程順に示す断面図である。
程順に示す断面図である。
【図３】（Ａ）乃至（Ｅ）は本発明の第２の実施例を工
程順に示す断面図である。
程順に示す断面図である。
【図４】（Ａ）乃至（Ｄ）は本発明の第２の実施例の変
形例を工程順に示す断面図である。
形例を工程順に示す断面図である。
１ 導電層 ２ 絶縁層 ３ チャージアップ防止用導電膜 ４ コンタクトホール ８ 配線層 １１ サイドウォール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−186668（ＪＰ，Ａ) 特開 昭63−318753（ＪＰ，Ａ) 特開 平２−116122（ＪＰ，Ａ) 特開 平３−203323（ＪＰ，Ａ) 特開 平３−270014（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (1)
- 【請求項１】導電層あるいは導電領域上にそれを覆う絶
縁層を形成し、絶縁層にコンタクトホールを形成し、そ
の後、該コンタクトホールを通して上記導電層あるいは
導電領域に不純物をイオン打込みし、しかる後、該コン
タクトホールを通して上記導電層あるいは導電領域に接
続される配線層を形成する半導体装置の製造方法におい
て、 上記絶縁層上にコンタクトホールを形成した後、上記不
純物のイオン打込みをする前に上記コンタクトホール内
を埋めてプラグを成す部分を有するチャージアップ防止
用導電膜を形成する工程を有することを特徴とする半導
体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35464391A JP3318766B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35464391A JP3318766B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166945A JPH05166945A (ja) | 1993-07-02 |
| JP3318766B2 true JP3318766B2 (ja) | 2002-08-26 |
Family
ID=18438938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35464391A Expired - Fee Related JP3318766B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3318766B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7521368B2 (en) | 2004-05-07 | 2009-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
-
1991
- 1991-12-18 JP JP35464391A patent/JP3318766B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05166945A (ja) | 1993-07-02 |
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