JP3318766B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に導電層あるいは導電領域上にそれを覆う絶縁層
を形成し、絶縁層にコンタクトホールを形成し、その
後、該コンタクトホールを通して上記導電層あるいは導
電領域に不純物をイオン打込みし、しかる後、該コンタ
クトホールを通して上記導電層あるいは導電領域に接続
される配線層を形成する半導体装置の製造方法に関す
る。
法、特に導電層あるいは導電領域上にそれを覆う絶縁層
を形成し、絶縁層にコンタクトホールを形成し、その
後、該コンタクトホールを通して上記導電層あるいは導
電領域に不純物をイオン打込みし、しかる後、該コンタ
クトホールを通して上記導電層あるいは導電領域に接続
される配線層を形成する半導体装置の製造方法に関す
る。
【0002】
【従来の技術】導電層(あるいは拡散層等の導電領域)
上の絶縁層にコンタクトホールを形成した後活性化のた
め不純物のイオン打込みを導電層に対して行い、その
後、多結晶シリコンからなる配線層を形成するという半
導体装置の製造方法がある。
上の絶縁層にコンタクトホールを形成した後活性化のた
め不純物のイオン打込みを導電層に対して行い、その
後、多結晶シリコンからなる配線層を形成するという半
導体装置の製造方法がある。
【0003】
【発明が解決しようとする課題】ところで、コンタクト
ホールの形成後の活性化イオン打込みは導電層のコンタ
クトホールに開口した部分だけでなく、絶縁層に対して
も為されてしまう。その結果、絶縁層表面がチャージア
ップし、絶縁層が絶縁破壊し、素子のパターンが破壊さ
れることがあった。
ホールの形成後の活性化イオン打込みは導電層のコンタ
クトホールに開口した部分だけでなく、絶縁層に対して
も為されてしまう。その結果、絶縁層表面がチャージア
ップし、絶縁層が絶縁破壊し、素子のパターンが破壊さ
れることがあった。
【0004】本発明はこのような問題点を解決すべく為
されたものであり、その目的はコンタクトホール形成後
のイオン打込みによるチャージアップを防止することに
あり、他の目的は絶縁層のコンタクトホールに埋め込ま
れた配線層と、絶縁層内の配線層(内部配線層)との間
の絶縁の信頼度を高めることにある。
されたものであり、その目的はコンタクトホール形成後
のイオン打込みによるチャージアップを防止することに
あり、他の目的は絶縁層のコンタクトホールに埋め込ま
れた配線層と、絶縁層内の配線層(内部配線層)との間
の絶縁の信頼度を高めることにある。
【0005】
【課題を解決するための手段】請求項1の半導体装置の
製造方法は、絶縁層にコンタクトホールを形成した後、
不純物のイオン打込みをする前に上記コンタクトホール
を埋めるプラグ部分を有するチャージアップ防止用導電
膜を形成することを特徴とする。
製造方法は、絶縁層にコンタクトホールを形成した後、
不純物のイオン打込みをする前に上記コンタクトホール
を埋めるプラグ部分を有するチャージアップ防止用導電
膜を形成することを特徴とする。
【0006】
【作用】請求項1の半導体装置の製造方法によれば、チ
ャージアップ防止用導電膜を通じて放電が為されるので
絶縁層のチャージアップを防止することができる。
ャージアップ防止用導電膜を通じて放電が為されるので
絶縁層のチャージアップを防止することができる。
【0007】
【実施例】以下、本発明半導体装置の製造方法を図示実
施例に従って詳細に説明する。図1(A)乃至(F)は
本発明半導体装置の製造方法の第1の実施例を工程順に
示す断面図である。 (A)図1(A)に示すように例えば多結晶シリコンか
らなる導電層1上の例えばSiO2 からなる絶縁層2上
にチャージアップ防止用導電膜3を形成する。
施例に従って詳細に説明する。図1(A)乃至(F)は
本発明半導体装置の製造方法の第1の実施例を工程順に
示す断面図である。 (A)図1(A)に示すように例えば多結晶シリコンか
らなる導電層1上の例えばSiO2 からなる絶縁層2上
にチャージアップ防止用導電膜3を形成する。
【0008】(B)次に、図1(B)に示すようにコン
タクトホール形成用のフォトレジスト膜5を選択的に形
成する。 (C)次に、上記フォトレジスト膜5をマスクとしてチ
ャージアップ防止用導電膜3及び絶縁層2を選択的にエ
ッチングすることによりコンタクトホール4を形成し、
その後、フォトレジスト膜5を除去する。図1(C)は
該フォトレジスト膜5除去後の状態を示す。
タクトホール形成用のフォトレジスト膜5を選択的に形
成する。 (C)次に、上記フォトレジスト膜5をマスクとしてチ
ャージアップ防止用導電膜3及び絶縁層2を選択的にエ
ッチングすることによりコンタクトホール4を形成し、
その後、フォトレジスト膜5を除去する。図1(C)は
該フォトレジスト膜5除去後の状態を示す。
【0009】(D)次に、図1(D)に示すように、絶
縁層2上(厳密にはチャージアップ防止用導電膜3上)
のコンタクトホール4以外の部分をフォトレジスト膜5
でマスクし、その状態で活性化用イオン打込みをする。
6はそれにより導電層2に形成されたイオン打込み領域
である。
縁層2上(厳密にはチャージアップ防止用導電膜3上)
のコンタクトホール4以外の部分をフォトレジスト膜5
でマスクし、その状態で活性化用イオン打込みをする。
6はそれにより導電層2に形成されたイオン打込み領域
である。
【0010】尚、コンタクトホール4とフォトレジスト
膜5との位置を完全に一致させることができないことを
考慮して、フォトレジスト膜5の非マスク部分7をコン
タクトホール4よりも充分に大きく設定してある。従っ
て、絶縁層2が部分的に非マスク部分7に位置し、そこ
にもイオン打込みされることになる。しかし、本半導体
装置の製造方法においては絶縁層2上にチャージアップ
防止用導電膜3が形成されているので、絶縁層2によっ
てチャージアップを防止することができ、絶縁層2の絶
縁破壊を防止できる。
膜5との位置を完全に一致させることができないことを
考慮して、フォトレジスト膜5の非マスク部分7をコン
タクトホール4よりも充分に大きく設定してある。従っ
て、絶縁層2が部分的に非マスク部分7に位置し、そこ
にもイオン打込みされることになる。しかし、本半導体
装置の製造方法においては絶縁層2上にチャージアップ
防止用導電膜3が形成されているので、絶縁層2によっ
てチャージアップを防止することができ、絶縁層2の絶
縁破壊を防止できる。
【0011】(E)次に、配線層8をCVDにより形成
し、図1(E)に示すように、該配線層8をフォトレジ
スト膜5により選択的にマスクする。 (F)その後、図1(F)に示すように、フォトレジス
ト膜5をマスクとして配線層8及びチャージアップ防止
用導電膜3を選択的にエッチングすることによりパター
ニングする。
し、図1(E)に示すように、該配線層8をフォトレジ
スト膜5により選択的にマスクする。 (F)その後、図1(F)に示すように、フォトレジス
ト膜5をマスクとして配線層8及びチャージアップ防止
用導電膜3を選択的にエッチングすることによりパター
ニングする。
【0012】このような半導体装置の製造方法によれ
ば、絶縁層2形成後コンタクトホール4形成前にチャー
ジアップ防止用導電膜3を形成するので、導電層1のコ
ンタクトホール4に露出する部分に活性化イオン打込み
をしたときに帯電しようとしても電荷がチャージアップ
防止用導電膜3を通して放電する。従って、絶縁層2が
チャージアップすることを防止できる。
ば、絶縁層2形成後コンタクトホール4形成前にチャー
ジアップ防止用導電膜3を形成するので、導電層1のコ
ンタクトホール4に露出する部分に活性化イオン打込み
をしたときに帯電しようとしても電荷がチャージアップ
防止用導電膜3を通して放電する。従って、絶縁層2が
チャージアップすることを防止できる。
【0013】図2(A)乃至(E)は第1の実施例の変
形例を工程順に示す断面図である。本変形例は、内部に
配線層9を有する絶縁層2と、上層配線層8のコンタク
トホール4を埋める部分との短絡を防止するためコンタ
クトホール4の内周面に埋める点で第1の実施例と異な
っている。 (A)図1(A)乃至(D)に示すのと同じ工程を経て
導電層1のコンタクトホール4の露出する部分に活性化
のためのイオン打込みを行い、その後、イオン打込みに
対するマスクとしたレジスト膜5を除去する。すると、
図2(A)に示す状態になる。
形例を工程順に示す断面図である。本変形例は、内部に
配線層9を有する絶縁層2と、上層配線層8のコンタク
トホール4を埋める部分との短絡を防止するためコンタ
クトホール4の内周面に埋める点で第1の実施例と異な
っている。 (A)図1(A)乃至(D)に示すのと同じ工程を経て
導電層1のコンタクトホール4の露出する部分に活性化
のためのイオン打込みを行い、その後、イオン打込みに
対するマスクとしたレジスト膜5を除去する。すると、
図2(A)に示す状態になる。
【0014】本半導体装置の製造方法においても、図1
に示すと同様に絶縁層2形成後コンタクトホール4形成
前にチャージアップ防止用導電膜3を形成するので、導
電層1のコンタクトホール4に露出する部分に活性化イ
オン打込みをするときに絶縁層2がチャージアップする
ことを防止できることはいうまでもない。
に示すと同様に絶縁層2形成後コンタクトホール4形成
前にチャージアップ防止用導電膜3を形成するので、導
電層1のコンタクトホール4に露出する部分に活性化イ
オン打込みをするときに絶縁層2がチャージアップする
ことを防止できることはいうまでもない。
【0015】(B)次に、図2(B)に示すように、サ
イドウォール形成用絶縁層10をCVDにより形成す
る。 (C)次に、図2(C)に示すように、絶縁層10に対
してRIEを行うことによりコンタクトホール4の内周
面にサイドウォール11を形成する。このサイドウォー
ル11は絶縁層2内の配線層9と、配線層8のコンタク
トホール4内に埋め込まれる部分との間を絶縁するため
に形成される。ところで、RIEによりサイドウォール
11を形成する際に絶縁層2がエッチングされることを
チャージアップ防止用導電膜2により防止することがで
きる。
イドウォール形成用絶縁層10をCVDにより形成す
る。 (C)次に、図2(C)に示すように、絶縁層10に対
してRIEを行うことによりコンタクトホール4の内周
面にサイドウォール11を形成する。このサイドウォー
ル11は絶縁層2内の配線層9と、配線層8のコンタク
トホール4内に埋め込まれる部分との間を絶縁するため
に形成される。ところで、RIEによりサイドウォール
11を形成する際に絶縁層2がエッチングされることを
チャージアップ防止用導電膜2により防止することがで
きる。
【0016】(D)その後、配線層8をCVDにより形
成し、図1(D)に示すように、該配線層8をフォトレ
ジスト膜5により選択的にマスクする。 (E)しかる後、図2(E)に示すようにフォトレジス
ト膜5をマスクとして配線層8及びチャージアップ防止
用導電膜3を選択的にエッチングすることによりパター
ニングする。
成し、図1(D)に示すように、該配線層8をフォトレ
ジスト膜5により選択的にマスクする。 (E)しかる後、図2(E)に示すようにフォトレジス
ト膜5をマスクとして配線層8及びチャージアップ防止
用導電膜3を選択的にエッチングすることによりパター
ニングする。
【0017】本半導体装置の製造方法によれば、コンタ
クトホール形成後配線層形成前に、該コンタクトホール
に絶縁物からなるサイドウォールを形成すると共に、サ
イドウォール11によって配線層8と絶縁層2内の配線
層9との間を絶縁することができるが、更に、サイドウ
ォール形成のためにRIEによって絶縁層2がエッチン
グされることを防止することができる。
クトホール形成後配線層形成前に、該コンタクトホール
に絶縁物からなるサイドウォールを形成すると共に、サ
イドウォール11によって配線層8と絶縁層2内の配線
層9との間を絶縁することができるが、更に、サイドウ
ォール形成のためにRIEによって絶縁層2がエッチン
グされることを防止することができる。
【0018】図3(A)乃至(E)は本発明半導体装置
の製造方法の第2の実施例を工程順に示す断面図であ
る。 (A)図3(A)に示すように、配線層1上の絶縁層2
の表面にコンタクトホール形成用フォトレジスト膜5を
選択的に形成する。 (B)次に、上記フォトレジスト膜5をマスクとして絶
縁層2をエッチングすることによりコンタクトホール4
を形成し、その後、該レジスト膜5を除去する。図3
(B)はコンタクトホール4形成後の状態を示す。
の製造方法の第2の実施例を工程順に示す断面図であ
る。 (A)図3(A)に示すように、配線層1上の絶縁層2
の表面にコンタクトホール形成用フォトレジスト膜5を
選択的に形成する。 (B)次に、上記フォトレジスト膜5をマスクとして絶
縁層2をエッチングすることによりコンタクトホール4
を形成し、その後、該レジスト膜5を除去する。図3
(B)はコンタクトホール4形成後の状態を示す。
【0019】(C)次に、図2(C)に示すようにチャ
ージアップ防止用導電膜3を形成し、その状態で配線層
1のコンタクトホール4に露出した部分に活性化イオン
打込みをする。このイオン打込みにより絶縁層2がチャ
ージアップされることはチャージアップ防止用導電膜3
によって防止することができること第1の実施例の場合
と同じである。
ージアップ防止用導電膜3を形成し、その状態で配線層
1のコンタクトホール4に露出した部分に活性化イオン
打込みをする。このイオン打込みにより絶縁層2がチャ
ージアップされることはチャージアップ防止用導電膜3
によって防止することができること第1の実施例の場合
と同じである。
【0020】(D)次に、図3(D)に示すように、配
線層8をCVDにより形成する。 (E)その後、図3(E)に示すように配線層8及びチ
ャージアップ防止用導電膜3を選択的にエッチングする
ことによりパターニングする。
線層8をCVDにより形成する。 (E)その後、図3(E)に示すように配線層8及びチ
ャージアップ防止用導電膜3を選択的にエッチングする
ことによりパターニングする。
【0021】本半導体装置の製造方法によれば、前述の
ようにコンタクトホール4形成後活性化イオン打込み前
にチャージアップ防止用導電膜3を形成するので、該チ
ャージアップ防止用導電膜3によってチャージアップを
防止することができる。
ようにコンタクトホール4形成後活性化イオン打込み前
にチャージアップ防止用導電膜3を形成するので、該チ
ャージアップ防止用導電膜3によってチャージアップを
防止することができる。
【0022】図4(A)乃至(D)は本発明半導体装置
の製造方法の変形例を示す断面図である。本変形例は導
電層1・配線層8間を接続するコンタクトプラグ層12
を形成すると共に、コンタクトプラグ層12の一部13
をチャージアップ防止用導電膜として利用するようにし
た点で第2の実施例と異なっている。しかし、それ以外
の点では第2の実施例と共通している。
の製造方法の変形例を示す断面図である。本変形例は導
電層1・配線層8間を接続するコンタクトプラグ層12
を形成すると共に、コンタクトプラグ層12の一部13
をチャージアップ防止用導電膜として利用するようにし
た点で第2の実施例と異なっている。しかし、それ以外
の点では第2の実施例と共通している。
【0023】(A)図3(A)、(B)と同様の工程で
導電層1上の絶縁層2にコンタクトホール4を形成した
状態にし、その後、例えば多結晶シリコン等からなるコ
ンタクトプラグ層12をCVDにより絶縁層2よりも厚
く形成する。図4(A)はコンタクトプラグ層12形成
後の状態を示す。
導電層1上の絶縁層2にコンタクトホール4を形成した
状態にし、その後、例えば多結晶シリコン等からなるコ
ンタクトプラグ層12をCVDにより絶縁層2よりも厚
く形成する。図4(A)はコンタクトプラグ層12形成
後の状態を示す。
【0024】(B)次に、コンタクトプラグ層12をエ
ッチバックする。このエッチバックはコンタクトプラグ
層12が絶縁層2上に薄く残存するように行う。13は
その薄く残存する部分で、チャージアップ防止用導電膜
を成す。
ッチバックする。このエッチバックはコンタクトプラグ
層12が絶縁層2上に薄く残存するように行う。13は
その薄く残存する部分で、チャージアップ防止用導電膜
を成す。
【0025】その後、図4(B)に示すように、導電層
1のコンタクトホール4に露出する部分にコンタクトプ
ラグ層13越しに活性化イオン打込みをする。この時、
そのコンタクトプラグ層12のコンタクトホール4から
絶縁層2上に食み出た部分13がチャージアップ防止用
導電膜として機能し、絶縁層2のチャージアップによる
絶縁破壊を防止できる。
1のコンタクトホール4に露出する部分にコンタクトプ
ラグ層13越しに活性化イオン打込みをする。この時、
そのコンタクトプラグ層12のコンタクトホール4から
絶縁層2上に食み出た部分13がチャージアップ防止用
導電膜として機能し、絶縁層2のチャージアップによる
絶縁破壊を防止できる。
【0026】(C)次に、図4(C)に示すように、配
線層8をCVDにより形成する。 (D)その後、図4(D)に示すように、配線層8及び
チャージアップ防止用導電膜3を選択的にエッチングす
ることによりパターニングする。
線層8をCVDにより形成する。 (D)その後、図4(D)に示すように、配線層8及び
チャージアップ防止用導電膜3を選択的にエッチングす
ることによりパターニングする。
【0027】本半導体装置の製造方法によってもコンタ
クトホール4形成後活性化イオン打込み前にチャージア
ップ防止用導電膜3を形成するので、該チャージアップ
防止用導電膜3によってチャージアップを防止すること
ができる。
クトホール4形成後活性化イオン打込み前にチャージア
ップ防止用導電膜3を形成するので、該チャージアップ
防止用導電膜3によってチャージアップを防止すること
ができる。
【0028】尚、上記各実施例において、コンタクトホ
ールによって表面が露出せしめられるのは導電層であっ
たが、半導体基板の表面部に形成される拡散領域の如き
導電領域であっても良い。
ールによって表面が露出せしめられるのは導電層であっ
たが、半導体基板の表面部に形成される拡散領域の如き
導電領域であっても良い。
【0029】
【0029】請求項1の半導体装置の製造方法は、導電
層あるいは導電領域上にそれを覆う絶縁層を形成し、絶
縁層にコンタクトホールを形成し、その後、該コンタク
トホールを通して上記導電層あるいは導電領域に不純物
をイオン打込みし、しかる後、該コンタクトホールを通
して上記導電層あるいは導電領域に接続される配線層を
形成する半導体装置の製造方法において、上記絶縁層上
にコンタクトホールを形成した後、上記不純物のイオン
打込みをする前に上記コンタクトホール内を埋めてプラ
グを成す部分を有するチャージアップ防止用導電膜を形
成する工程を有することを特徴とする。従って、請求項
1の半導体装置の製造方法によれば、チャージアップ防
止用導電膜を通じて放電が為されるので絶縁層のチャー
ジアップを防止することができる。
層あるいは導電領域上にそれを覆う絶縁層を形成し、絶
縁層にコンタクトホールを形成し、その後、該コンタク
トホールを通して上記導電層あるいは導電領域に不純物
をイオン打込みし、しかる後、該コンタクトホールを通
して上記導電層あるいは導電領域に接続される配線層を
形成する半導体装置の製造方法において、上記絶縁層上
にコンタクトホールを形成した後、上記不純物のイオン
打込みをする前に上記コンタクトホール内を埋めてプラ
グを成す部分を有するチャージアップ防止用導電膜を形
成する工程を有することを特徴とする。従って、請求項
1の半導体装置の製造方法によれば、チャージアップ防
止用導電膜を通じて放電が為されるので絶縁層のチャー
ジアップを防止することができる。
【0030】
【図1】(A)乃至(F)は本発明の第1の実施例を工
程順に示す断面図である。
程順に示す断面図である。
【図2】(A)乃至(E)は第1の実施例の変形例を工
程順に示す断面図である。
程順に示す断面図である。
【図3】(A)乃至(E)は本発明の第2の実施例を工
程順に示す断面図である。
程順に示す断面図である。
【図4】(A)乃至(D)は本発明の第2の実施例の変
形例を工程順に示す断面図である。
形例を工程順に示す断面図である。
1 導電層 2 絶縁層 3 チャージアップ防止用導電膜 4 コンタクトホール 8 配線層 11 サイドウォール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−186668(JP,A) 特開 昭63−318753(JP,A) 特開 平2−116122(JP,A) 特開 平3−203323(JP,A) 特開 平3−270014(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (1)
- 【請求項1】導電層あるいは導電領域上にそれを覆う絶
縁層を形成し、絶縁層にコンタクトホールを形成し、そ
の後、該コンタクトホールを通して上記導電層あるいは
導電領域に不純物をイオン打込みし、しかる後、該コン
タクトホールを通して上記導電層あるいは導電領域に接
続される配線層を形成する半導体装置の製造方法におい
て、 上記絶縁層上にコンタクトホールを形成した後、上記不
純物のイオン打込みをする前に上記コンタクトホール内
を埋めてプラグを成す部分を有するチャージアップ防止
用導電膜を形成する工程を有することを特徴とする半導
体装置の製造方法
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35464391A JP3318766B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35464391A JP3318766B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05166945A JPH05166945A (ja) | 1993-07-02 |
JP3318766B2 true JP3318766B2 (ja) | 2002-08-26 |
Family
ID=18438938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35464391A Expired - Fee Related JP3318766B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3318766B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7521368B2 (en) | 2004-05-07 | 2009-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
-
1991
- 1991-12-18 JP JP35464391A patent/JP3318766B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH05166945A (ja) | 1993-07-02 |
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