JP3317742B2 - Stuff synchronous transmission device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、複数のデータ信号を
時分割多重し伝送するＰＣＭ伝送装置のスタッフ制御の
同期伝送装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stuff control of a PCM transmission apparatus for transmitting a plurality of data signals in a time-division multiplexed manner.
The present invention relates to a synchronous transmission device .

【０００２】[0002]

【従来の技術】従来、スタッフ同期伝送装置として図１
７に示す様なものがあった。この図は金子尚志著「ＰＣ
Ｍ通信の技術」（産報出版）１２０ページのスタッフ同
期伝送装置の基本構成を示している。図１７において、
４７は被多重低次群入力信号よりクロック信号成分を抽
出するビット同期回路、４８はエラスティック・メモ
リ、４９はエラスティック・メモリの書き込み制御を行
う書き込み制御カウンタ、５０は読み出し制御を行う読
み出し制御カウンタである。５１は書き込みクロックと
読み出しクロックの位相を比較する位相比較器、５２は
両方のクロックの位相関係を５１の位相比較器で監視し
ながらスタッフ制御信号や各種サービス情報を生成する
スタッフ情報エンコーダ、５３は同期化低次群信号合成
のためのゲート、５４はエラスティック・メモリからの
読みだしを制御するための読み出しカウンタのクロック
供給禁止ゲート、５６は複数の同期化低次群信号を多重
化し最終的な伝送信号を合成する多重化部、５５は伝送
信号のクロック源である。Conventionally, Figure 1 as a staff synchronous transmission device
There was one as shown in FIG. This figure is written by Takashi Kaneko, "PC
Of M communication technologies "(Sanpo Press) 120 pages of the staff the same
1 shows a basic configuration of an initial transmission device . In FIG.
47 is a bit synchronization circuit for extracting a clock signal component from the multiplexed low-order group input signal, 48 is an elastic memory, 49 is a write control counter for performing write control of the elastic memory, and 50 is a read control for performing read control It is a counter. 51 is a phase comparator that compares the phases of the write clock and read clock, 52 is a stuff information encoder that generates a stuff control signal and various service information while monitoring the phase relationship between both clocks with the 51 phase comparator, and 53 is a stuff information encoder. A gate for synchronizing the synchronized low-order group signals, 54 is a gate for inhibiting clock supply of a read counter for controlling reading from the elastic memory, and 56 is a multiplexer for multiplexing and synchronizing a plurality of synchronized low-order group signals. A multiplexing unit 55 for combining various transmission signals is a clock source of the transmission signal.

【０００３】５７は伝送されてきた信号を入力し、フレ
ーム同期等の終端機能を果たし、複数の同期化低次群信
号を分離する多重分離部、５８は同期化低次群信号より
スタッフパルス等の除去を行うためのエラスティック・
メモリの書き込みカウンタ駆動クロック供給制御ゲー
ト、５９はスタッフパルス等の除去を行うデスタッフ用
エラスティック・メモリの書き込み制御を行う任意のス
テップのカウンタ、６０は同期化低次群信号を上記制御
信号により供給が制御される伝送クロックで書き込み、
読み出しクロックで低次群出力するエラスティック・メ
モリである。６１は読み出し制御を行う任意のステップ
のカウンタ、６２は多重分離されたスタッフ制御信号や
各種サービス情報をもとにデスタッフ制御信号を生成す
るスタッフ情報デコーダ、６３はデスタッフ制御が施さ
れた歯抜けクロックの分周信号を入力とし、その平均周
波数を再生する位相同期ループを構成する位相検波器、
６４は前記位相同期ループを構成する電圧制御発振器で
ある。[0003] 57 receives the signal which has been transmitted, plays a termination function of the frame synchronization or the like, the demultiplexing unit for separating a plurality of synchronizing low order group signals, 58 synchronized low order group signals from the stuff pulse, etc. elastic for carrying out the removal
A memory write counter drive clock supply control gate, 59 is a counter for an arbitrary step for performing write control of a destuffing elastic memory for removing stuff pulses and the like , and 60 is a control for the synchronized low-order group signal.
Writing with a transmission clock whose supply is controlled by a signal ,
This is an elastic memory that outputs a low-order group by a read clock. 61 is a counter of an arbitrary step for performing read control, 62 is a stuff information decoder for generating a destuff control signal based on a demultiplexed stuff control signal and various service information, and 63 is a tooth which has been subjected to destuff control. A phase detector that receives the frequency-divided signal of the missing clock as an input and forms a phase-locked loop that reproduces the average frequency;
Reference numeral 64 denotes a voltage-controlled oscillator constituting the phase locked loop.

【０００４】次に、図１９に代表的な多重化フレーム構
成の例を示す。通常、多重化フレームは複数個のサブフ
レームより構成されており、ａ〜ｆのサブフレームの先
頭にｍビットからなる多重化フレーム同期符合、スタッ
フ制御符合、予備符合等のサービス符合が集中配置さ
れ、その後にＩの情報符合が配置され、情報符合の特定
位置にＶで示されるスタッフ挿入可能スロットが設定さ
れる。Next, FIG. 19 shows an example of a typical multiplexed frame configuration. Usually, a multiplexed frame is composed of a plurality of subframes, and service codes such as a multiplexed frame synchronization code, a stuff control code, and a spare code consisting of m bits are centrally arranged at the head of the subframes a to f. After that, an information code of I is arranged, and a stuffable slot indicated by V is set at a specific position of the information code.

【０００５】次に動作について説明する。被多重される
低次群入力信号は抽出されたクロックｆ₁ をもとにエラ
スティック・メモリ４８に順次書き込まれる。次に、高
次群側はｆ₂ で読み出される。メモリの書き込み、読み
出しは同じ任意のステップのの書き込みカウンタ４９及
び読み出しカウンタ５０で制御されると同時に、両者の
位相差は位相比較器５１で比較される。両者に、あるし
きい値以上の位相差が生じるとスタッフ要求が発生す
る。そしてスタッフ要求が発生した直後の毎フレームご
とに実施されるスタッフ判定位置においてスタッフ実施
信号が生成され、多重化フレームのＶの位置に相当する
タイムスロットでクロック供給制御回路５４に供給禁止
信号が入力されて読み出しカウンタ５０のクロック供給
が禁止され、エラスティック・メモリ４８からの低次群
データが読み出されず、かわりに、多重化フレームには
スタッフパルスが挿入される。上記スタッフ実施信号を
もとに、多重化部５６ではサービス信号のスタッフ制御
符号スタッフを行ったという情報を多重化し、受信側に
送る。Next, the operation will be described. Low-order group input signal is the multiplexed sequentially written into the elastic memory 48 based on the clock f ₁ extracted. Next, order group are read in f _2. Writing and reading of the memory are controlled by the write counter 49 and the read counter 50 in the same arbitrary step, and the phase difference between the two is compared by the phase comparator 51. If a phase difference between them exceeds a certain threshold, a stuff request is generated. Then, a stuffing execution signal is generated at a stuffing determination position which is performed for each frame immediately after the stuff request is generated, and a supply inhibition signal is input to the clock supply control circuit 54 in a time slot corresponding to the position V of the multiplexed frame. As a result, the clock supply of the read counter 50 is prohibited, the low-order group data from the elastic memory 48 is not read, and a stuff pulse is inserted into the multiplexed frame instead. Based on the stuff execution signal, the multiplexing unit 56 multiplexes information indicating that the stuff control code stuff of the service signal has been performed, and sends the multiplexed information to the receiving side.

【０００６】受信側では、多重分離回路５７で多重分離
後、エラスティック・メモリ６０に書き込まれる。書き
込みは書き込みカウンタ５９で制御され、各種サービス
情報及びスタッフ情報を受ける毎にスタッフ情報復号回
路６２からクロック供給制御回路５８に供給禁止信号が
出力され、これにより書き込みカウンタ５９のクロック
供給が禁止される。こうして、スタッフパルスが到来し
てもエラスティック・メモリには書き込まれず、スタッ
フパルスが除去できる。このように、書き込みカウンタ
への供給クロックはスタッフのところで歯抜けとなる
が、平均周波数は送信側の被多重ディジタルデータ信号
のクロック周波数と一致する。書き込みカウンタへの供
給クロックの分周信号は平滑化されたデスタッフクロッ
ク再生用の位相同期回路を構成する６３の位相比較器の
入力となり、その差出力で制御されて電圧制御発振器６
４の周波数ｆ₁ のデスタッフクロックが再生される。On the receiving side, the data is demultiplexed by the demultiplexing circuit 57 and then written into the elastic memory 60. Writing is controlled by a writing counter 59, and various services are provided.
Each time the information and the stuff information are received , the stuff information decoding circuit 62 outputs a supply prohibition signal to the clock supply control circuit 58, thereby prohibiting the clock supply of the write counter 59. Thus, even when the stuff pulse arrives, it is not written into the elastic memory, and the stuff pulse can be removed. In this way, the clock supplied to the write counter is missing at the stuff, but the average frequency matches the clock frequency of the multiplexed digital data signal on the transmitting side. The frequency-divided signal of the clock supplied to the write counter is input to a phase comparator 63 constituting a phase locked loop circuit for reproducing a smoothed destuff clock.
4 of de staff clock of frequency f ₁ is played.

【０００７】[0007]

【発明が解決しようとする課題】上記のようにスタッフ
同期を行うと、それに伴って特有の待ち合わせジッタを
生じるという課題があった。これは図１８に示すよう
に、送信側のメモリの書き込み、読み出しカウンタの位
相差から決まるスタッフ要求時点（図１８の位相差が横
軸のしきい値を越えた時点）と、周期的に定められてい
る多重化フレームの中のスタッフ挿入位置（図１９の
Ｖ）との間にずれがあるためによるもので、低周波成分
を持ったスタッフジッタを生じる。このジッタの低周波
成分は、その周波数成分が低く、位相同期ループ中のフ
ィルタのカットオフ周波数より低いため吸収されず、デ
スタッフクロックにジッタとして現れるため大きな問題
となってきた。However, when the stuff synchronization is performed as described above, there is a problem that a specific queuing jitter is generated. This is periodically determined as shown in FIG. 18 at a stuff request time point (time point at which the phase difference in FIG. 18 exceeds the threshold value on the horizontal axis) determined by the phase difference between the writing and reading counters of the memory on the transmission side. This is due to a deviation from the stuff insertion position (V in FIG. 19) in the multiplexed frame, which causes stuff jitter having a low frequency component. Low-frequency component of the jitter, low its frequency component is not absorbed lower than the cut-off frequency of the filter in the phase locked loop has become a major problem to appear as jitter in destuffing clock.

【０００８】この発明は上記のような課題を解決するた
めになされたもので、特に、位相同期ループ中の回路で
吸収できない低周波成分のスタッフジッタの発生を防い
だスタッフ同期方式の送信、受信装置を得る事を目的と
する。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and in particular, a transmission and reception of a stuff synchronous system in which stuff jitter of a low frequency component which cannot be absorbed by a circuit in a phase locked loop is prevented. The purpose is to obtain the device.

【０００９】[0009]

【課題を解決するための手段】この発明に係るスタッフ
同期伝送装置は、フレーム周期相当の予め定められた期
間に発生する書き込み低次群クロック数を計数するクロ
ック計数回路と、このクロック計数値を符号化するスタ
ッフ情報符号化回路と、このスタッフ情報符号を伝送フ
レーム中の信号に乗せる多重化回路とを備えた送信装置
と、 送信装置からの受信情報より、送信側のフレーム周
期相当の予め定められた期間に発生する送信側書き込み
クロックである基準クロック数を再生し、この再生計数
値を任意の整数倍の期間、積算加算するクロック再生加
算回路と、発振基準値を記憶する制御レジスタとディジ
タル／アナログ変換器とローパスフィルタと電圧制御発
振器とで閉ループ構成される位相同期発振器の発振クロ
ック数を上記対応するフレーム周期相当の予め定められ
た期間の任意整数倍の期間計数するクロック計数回路
と、上記クロック再生加算回路出力と上記クロック計数
回路出力との差を上記発振基準値に加算する減算器を備
え、上記位相同期発振器の発振クロックを再生データ用
メモリの読み出しクロックとする受信装置、とで構成さ
れる。A stuff synchronous transmission apparatus according to the present invention comprises: a clock counting circuit for counting the number of write low-order group clocks generated during a predetermined period corresponding to a frame period; A transmitting apparatus comprising a stuff information encoding circuit for encoding, and a multiplexing circuit for putting the stuff information code on a signal in a transmission frame
And, from the reception information from the transmission device , reproduce a reference clock number that is a transmission-side write clock generated in a predetermined period corresponding to a frame period on the transmission side, and reproduce the reproduction count value for a period of any integral multiple, The number of oscillation clocks of a phase-locked oscillator composed of a closed loop composed of a clock regeneration adder circuit for accumulating and adding, a control register for storing an oscillation reference value, a digital / analog converter, a low-pass filter, and a voltage-controlled oscillator is equivalent to the corresponding frame period. A clock counting circuit that counts an integer multiple of a predetermined period of time, and a subtractor that adds a difference between the output of the clock regeneration adding circuit and the output of the clock counting circuit to the oscillation reference value. A receiver that uses the oscillation clock of the oscillator as the read clock of the reproduction data memory.
It is .

【００１０】また更に、システムとして予め定められた
期間の書込み低次群クロック数の中心値を定めて、受信
装置にはこの中心値を記憶する基準計数値記憶回路を備
え、 送信装置は、上記中心値からの差分計数値を送信
し、 受信装置は、上記受信した差分計数値に上記基準計
数値を加えて予め定められた期間の再生クロック数とし
た。また更に、受信装置は、多数決判定回路を備え、複
数個の同一スタッフ情報符号を受信して、多数決回路に
より過半の数値が一致したスタッフ情報を、対応する予
め定められた期間の基準クロックとした。[0010] Still further, a predetermined system is provided.
Determine the center value of the number of low-order group clocks during the period and receive
The device has a reference count value storage circuit that stores this center value.
The transmitting device transmits the difference count value from the center value.
The receiving device adds the reference count to the received difference count value.
Add the value to the number of playback clocks for a predetermined period.
Was . Still further, the receiving device includes a majority decision circuit, receives a plurality of identical stuff information codes, and uses the stuff information whose majority value matches by the majority circuit as a reference clock for a corresponding predetermined period. .

【００１１】また更に、受信装置は、誤り検出／訂正回
路を備え、誤り訂正符号を付加したスタッフ情報符号を
受信し、伝送誤りを訂正して基準クロック数を定めるよ
うにした。また更に、低次群クロック数をｊとした場
合、システムとしてこのｊを並列データ処理し、 受信装
置は、入力ｊ並列データを処理単位のデータに変換する
並直列変換回路と、クロック周期を１／ｊに短くするク
ロック逓増回路、とを備えた。また更に、受信装置は、
伝送符号誤り率監視回路と、過去のスタッフパルス発生
周期間対応のクロック再生値を記憶するスタッフ情報メ
モリを備え、受信したスタッフ情報の符号誤り率が設定
しきい値より劣化した場合には、上記スタッフ情報メモ
リのデータを用いて補間または選択出力して基準クロッ
ク数を定めるようにした。また更に、受信装置は、受信
情報より送信側のフレーム周期相当の予め定められた期
間に発生する基準クロック数を再生し、更に任意の整数
倍の期間にわたり加算する際に、加算結果を設定値内に
収める計数値リミッタ回路を備えた。Further, the receiving device includes an error detection / correction circuit, receives the stuff information code to which the error correction code is added, corrects the transmission error, and determines the reference clock number. Further, when the number of low-order group clocks is j,
If, the j and parallel data processing as a system, receives instrumentation
Converts the input j parallel data into processing unit data
A parallel-serial conversion circuit and a clock for shortening the clock cycle to 1 / j
A lock multiplying circuit. Still further, the receiving device includes:
A transmission code error rate monitoring circuit, and a stuff information memory for storing a clock recovery value corresponding to a past stuff pulse generation cycle, wherein when the code error rate of the received stuff information deteriorates below a set threshold value, The reference clock number is determined by interpolation or selective output using the data of the stuff information memory. Further, the receiving apparatus reproduces the reference clock number generated in a predetermined period corresponding to the frame period on the transmitting side from the received information, and further adds the set result to a set value when adding over a period of an integer multiple. It was equipped with a count limiter circuit to be accommodated inside.

【００１２】[0012]

【作用】この発明におけるスタッフ同期伝送装置は、そ
れぞれスタッフパルス発生期間の低次群クロック数が符
号化されてスタッフ同期用の基準クロック信号として送
信され、受信側では、これが再生され、更に同期制御周
期を任意の整数倍として長く設定し、この間に再生した
基準クロック値が積算加算されて新しいディジタル位相
同期発振器の発振基準値として設定される。また更に、
他のスタッフ同期伝送装置は、それぞれ更に以下の機能
が付加、または変更される。即ち、送受信の基準クロッ
ク値を差分のみとしたので受信側では中心値が加算され
る。また、送信側の書き込みクロックと、送信クロック
との位相差が識別値として検出され、受信側ではこの伝
送された識別値符号に基づきディジタル位相同期発振器
の発振基準値が選ばれる。また、同一の受信スタッフ情
報が複数ある場合は、多数決判定されて最も確からしい
基準クロック値が再生される。また、誤り訂正符号が付
加されている場合には、誤り訂正が行われて後、基準ク
ロックが再生される。また、クロックが１／ｊ分周さ
れ、この１／ｊ分周後のクロックをもとに処理が行われ
る。また、伝送符号誤りが多い場合には、記憶基準クロ
ック値が補間されて伝送された基準クロック値に替わっ
て用いられる。また、再生基準クロックの範囲、または
その積算加算値の範囲が制限される。According to the stuff synchronous transmission device of the present invention, the number of low-order group clocks in the stuff pulse generation period is encoded and transmitted as a reference clock signal for stuff synchronization. The cycle is set to be an arbitrary integral multiple and set long, and the reference clock value reproduced during this period is integrated and added, and set as the oscillation reference value of a new digital phase locked oscillator. Moreover,
Other stuff synchronous transmission devices have the following additional functions
Is added or changed. That is, since only the difference is used as the reference clock value for transmission and reception, the center value is added on the receiving side. The phase difference between the write clock on the transmission side and the transmission clock is detected as an identification value, and the oscillation reference value of the digital phase-locked oscillator is selected on the reception side based on the transmitted identification value code. If there are a plurality of pieces of the same reception staff information, the majority decision is made and the most probable reference clock value is reproduced. When the error correction code is added, the reference clock is reproduced after the error correction is performed. Further, the clock is frequency-divided by 1 / j, and processing is performed based on the clock after the frequency division by 1 / j. If there are many transmission code errors, the stored reference clock value is used instead of the interpolated and transmitted reference clock value. Further, the range of the reproduction reference clock or the range of the integrated value thereof is limited.

【００１３】[0013]

【実施例】実施例１． 本発明のスタッフ用同期送信装置と受信装置の実施例を
図１、図２に基づいて説明する。図１は、発明部分に関
する送信装置の構成図である。図において、１は低次群
のデータを書き込み、速度整合して伝送側クロックでデ
ータが読み出されるエラスティックメモリ、２は低次群
のクロックが得られない場合に替わりにクロックを生成
するビット同期回路、３は本発明の送信側の主要な要素
であるクロック計数回路である。４はエラスティックメ
モリから伝送側にデータを読み出すタイミングを制御す
る読み出し制御回路、５はクロック計数回路３の時間間
隔を与える計数周期生成回路、６はクロック計数回路３
の計数値を符号化してスタッフ制御信号や各種サービス
情報を生成するスタッフ情報符号化回路、７は合成回路
である。８は伝送路クロック生成回路、９は多重化回路
である。[Embodiment 1] An embodiment of a staff synchronous transmission device and a reception device according to the present invention will be described with reference to FIGS. FIG. 1 is a configuration diagram of a transmission device relating to the present invention. In the figure, reference numeral 1 denotes an elastic memory in which data of a low-order group is written, data is read out at a transmission side clock with speed matching, and 2 denotes a bit synchronization for generating a clock instead of when a low-order group clock cannot be obtained. The circuit 3 is a clock counting circuit which is a main element on the transmitting side of the present invention. 4 is a read control circuit for controlling the timing of reading data from the elastic memory to the transmission side, and 5 is the time period of the clock counting circuit 3.
A counting cycle generating circuit for providing an interval;
Of the staff control signal and various services
A stuff information encoding circuit 7 for generating information is a combining circuit. 8 is a transmission line clock generation circuit, and 9 is a multiplexing circuit.

【００１４】図２は、発明部分に関する受信装置の構成
図である。図において、１０は多重分離回路、１１は多
重分離されたスタッフ情報符号を復号化するスタッフ情
報復号化回路、１２は受信データをエラスティックメモ
リに書き込むタイミングを制御する書き込み制御回路、
１３はエラスティックメモリ、１４は復号された基準ク
ロック値を再生するクロック数再生回路である。１５は
送信側計数時間間隔に一致し、クロック数が更新される
周期を決める計数周期再生回路、１６は再生クロック数
の積算加算結果により間欠的に位相比較を行なう周期を
決める位相比較周期生成回路である。１７は減算器、１
８は加算器、１９はディジタル位相同期発振器の現在の
発振周波数を与える発振基準値を記憶している制御レジ
スタ、２０はＤ／Ａ変換器、２１はローパスフィルタ、
２２は電圧制御発振器、２３はこの積算加算期間対応の
時間に発生した、ディジタル位相同期発振器の現在の発
振クロックの積算値を計数するクロック計数回路で、こ
れらは閉ループを構成してディジタル位相同期発振器と
なっている。FIG. 2 is a block diagram of a receiving apparatus relating to the present invention. In the figure, 10 is a demultiplexing circuit, 11 is a stuff information decoding circuit that decodes a stuff information code demultiplexed, 12 is a write control circuit that controls the timing of writing received data to an elastic memory,
13 is an elastic memory, and 14 is a clock number reproducing circuit for reproducing the decoded reference clock value. 15 is
The number of clocks is updated according to the transmission side counting time interval
A counting cycle reproduction circuit for determining the cycle, 16 is the number of reproduction clocks
The cycle of intermittent phase comparison based on the result of
This is a phase comparison cycle generation circuit to be determined . 17 is a subtractor, 1
8 is an adder, 19 is a control register that stores an oscillation reference value that gives the current oscillation frequency of the digital phase locked oscillator, 20 is a D / A converter, 21 is a low-pass filter,
Reference numeral 22 denotes a voltage controlled oscillator. Reference numeral 23 denotes a clock counting circuit which counts the integrated value of the current oscillation clock of the digital phase-locked oscillator generated at the time corresponding to the integration / addition period. It has become.

【００１５】次にこの動作を説明する。図１において、
送信装置では低次群の入力信号がエラスティックメモリ
１に低次群のクロック速度で連続して書き込まれる。低
次群のクロックが入力信号とともに供給されない場合は
ビット同期回路２で再生されたクロックが供給される。
低次群のクロックはクロック計数回路３で、伝送クロッ
クを時間基準として作成されるスタッフ挿入基本周期
（通常はスタッフ制御信号を挿入する伝送フレームある
いはそれを構成するサブフレーム）に入力される個数が
計数される。このクロックの計数値は低次群のクロック
及び伝送クロックの両者の変動範囲を考慮して定まり、
それより広いいくつかの整数値として決まる。即ち、低
次群の単位時間当りのクロック数をｆ₁ （ｆ₁ の変動範
囲：ｆ₁₀−δ≦ｆ₁ ≦ｆ₁₀＋δ）とし、スタッフ挿入基
本周期をＴ₁ （Ｔ₁ の変動範囲：Ｔ ₁₀ −ε≦Ｔ₁ ≦Ｔ ₁₀
＋ε）とすると、上記低次群のクロック計数値Ｎはガウ
スの記号［ ］（［ｎ］はｎを超えない最大の整数）を
用いて［（Ｔ ₁₀ −ε）（ｆ ₁₀ −δ）≦Ｎ≦（Ｔ ₁₀ ＋ε）
（ｆ ₁₀ ＋δ）］＋１を満足する整数値の組み合わせとな
る。Next, this operation will be described. In FIG.
In the transmitting device, the input signals of the lower order group are continuously written in the elastic memory 1 at the clock speed of the lower order group. When the low-order group clock is not supplied together with the input signal, the clock reproduced by the bit synchronization circuit 2 is supplied.
The clocks of the low-order group are counted by a clock counting circuit 3 in a stuff insertion basic cycle (usually a transmission frame into which a stuff control signal is inserted or a subframe constituting the same) which is created on the basis of the transmission clock. Counted. The count value of this clock is determined in consideration of the fluctuation range of both the low-order group clock and the transmission clock,
It is determined by some integer value wider than that. That is, the number of clocks per unit time of the low-order group is f ₁ (variation range of f ₁ : f ₁₀ −δ ≦ f ₁ ≦ f ₁₀ + δ), and the basic cycle of stuffing is T ₁ (variation range of T ₁ : T ₁₀ −ε ≦ T ₁ ≦ T ₁₀
+ Ε ), the clock count value N of the lower order group is
Symbol [] ([n] is the largest integer not exceeding n)
[(T ₁₀ −ε) (f ₁₀ −δ) ≦ N ≦ (T ₁₀ + ε)
(F ₁₀ + δ)] + 1 .

【００１６】この発生する計数値の組み合わせは、スタ
ッフ情報符号化回路６で計数値に応じ符号化される。計
数値の組み合わせの数がＭ通りある場合、Ｍ≦２^m を満
足するｍビットの符号を用いスタッフ制御情報を構成し
てもよい。スタッフ制御情報はスタッフ挿入基本周期
（通常はスタッフ制御信号を挿入する伝送フレームある
いはそれを構成するサブフレーム）ごとに合成回路７で
伝送フレームあるいはそれを構成するサブフレームの予
め決められた所定のタイムスロットに多重される。この
スタッフ制御情報は、また、メモリ読みだし制御回路４
にも供給されスタッフ制御情報に対応した計数値の個数
のデータがメモリから読み出され、伝送データとして多
重化される。多重化される低次群の入力信号が複数から
構成される場合は多重化回路９でスタッフ情報、同期信
号等のサービス情報が多重された複数の同期化低次群信
号が一旦作成され、それらがさらに並列・直列変換され
最終の直列伝送信号が作成される。The generated combination of count values is encoded by the stuff information encoding circuit 6 in accordance with the count value. When the number of combinations of the count values is M, the stuff control information may be configured using an m-bit code that satisfies M ≦ 2 ^m . The stuff control information is transmitted by the synthesizing circuit 7 for each stuff insertion basic cycle (usually, a transmission frame into which a stuff control signal is inserted or a subframe constituting the transmission frame) or a predetermined time of a transmission frame or a subframe constituting the stuff control signal. Multiplexed into slots. This stuff control information is also stored in the memory read control circuit 4.
The data of the count value corresponding to the stuff control information is also read from the memory and multiplexed as transmission data. If the input signals of the low-order group to be multiplexed are composed of a plurality of signals, a plurality of synchronized low-order group signals in which service information such as stuff information and a synchronization signal are multiplexed by the multiplexing circuit 9 are once created, and Are further converted from parallel to serial to produce a final serial transmission signal.

【００１７】次に受信装置を説明する。図２において、
受信装置では伝送路で送られてきた直列伝送信号が複数
の低次群の入力信号から構成されている場合は、多重分
離回路１０で直列・並列変換され多重分離された個々の
同期化低次群信号が出力される。また、スタッフ情報復
合化回路１１で個々のスタッフ情報が分離される。次に
このスタッフ制御情報により、書き込み制御回路１２で
は分離された同期化低次群信号中の正味の低次群の入力
信号に相当するデータのみ（送信側で非同期関係の速度
差を吸収するため挿入したスタッフデータとサービス情
報は除いて）を書き込むための制御信号を生成し、エラ
スティックメモリ１３に上記データを書き込む。スタッ
フ情報復号化回路１３で分離されたスタッフ制御情報は
クロック数再生回路１４に入力され、送信側と逆動作に
よってスタッフ制御情報に対応したクロック計数値を再
生する。この再生クロック計数値は送信側で伝送クロッ
クを時間基準として作成されるスタッフ挿入基本周期
（通常はスタッフ制御信号を挿入する伝送フレームある
いはそれを構成するサブフレーム）ごとに更新される。
受信側ではこの更新周期ごとに信号処理を行うためのタ
イミング信号を同期化低次群信号のクロック信号をもと
に１５の計数周期生成回路で作成する。図３はこの関係
を示した説明図であり、図においてｔ₁ がスタッフ挿入
基本周期で、この間に基準クロック数をカウントする。
これをｍ回繰返し、加算して制御周期であるｔ₂ とな
る。次に図３の更新周期ｔ₁ ごとに再生されたクロック
計数値は加算回路２４に供給され、位相比較周期生成回
路１６で作成される更新周期の任意の整数ｍ倍の周期か
らなる位相比較周期ｔ₂ の期間中に逐次加算される。こ
の逐次加算された合計値は減算回路１７の被減算値レジ
スタに格納される。この合計値は位相比較周期の期間中
送信側で発生し計数されたクロック数に相当する。Next, the receiving device will be described. In FIG.
In the receiving apparatus, when the serial transmission signal transmitted on the transmission path is composed of a plurality of low-order group input signals, each of the synchronized low-order A group signal is output. In addition, staff information recovery
In the combining circuit 11, individual staff information is separated. Next, based on this stuff control information, the write control circuit 12 only outputs data corresponding to the net low-order group input signal in the separated synchronized low-order group signal (to absorb the speed difference related to the asynchronous relationship on the transmission side). Staff data and service information inserted
Distribution generates a control signal for writing except for), writes the data in the elastic memory 13. The stuff control information separated by the stuff information decoding circuit 13 is input to the clock number reproducing circuit 14, and reproduces a clock count value corresponding to the stuff control information by the reverse operation of the transmitting side. The reproduction clock count value is updated at each stuff insertion basic cycle (usually, a transmission frame into which a stuff control signal is inserted or a subframe constituting the stuff control signal) created on the transmission side on the basis of the transmission clock.
On the receiving side, a timing signal for performing signal processing for each update cycle is created by the 15 count cycle generation circuits based on the clock signal of the synchronized low-order group signal. FIG. 3 is an explanatory diagram showing this relationship. In the drawing, t ₁ is a stuff insertion basic period, during which the number of reference clocks is counted.
This is repeated m times and added to obtain t ₂ which is the control cycle. Next, the clock count value reproduced every update cycle t _{1 in} FIG. 3 is supplied to the adder circuit 24, and a phase comparison cycle composed of a cycle of an arbitrary integer m times the update cycle created by the phase comparison cycle generation circuit 16. successively it is added during the period of t _2. The sequentially added total value is stored in the subtracted value register of the subtraction circuit 17. This total value corresponds to the number of clocks generated and counted on the transmitting side during the phase comparison period.

【００１８】次に、電圧制御発信器２２の発信周波数が
クロック計数回路２３で上記位相比較周期の期間中計数
され、減算回路１７の減算値レジスタに格納される。減
算回路１７の両レジスタ間で減算が実施され、その結果
である差が制御レジスタ１９の出力と加算器１８で加算
され、制御レジスタ１９の内容が、上記位相比較周期ご
とに上記加算値に更新される。この更新されたデータに
より電圧制御発信器２２の発信周波数を制御している。
即ち、制御レジスタ１９の更新されたデータはＤ／Ａ変
換器２０に供給され、このディジタル制御値に対応した
アナログ制御信号がローパスフィルタ２１を通過し電圧
制御発信器２２を制御する。この場合、減算回路１７、
加算器１８、制御レジスタ１９、Ｄ／Ａ変換器２０、ロ
ーパスフィルタ２１、電圧制御発信器２２、クロック計
数回路２３で構成されるループは負帰還制御ループを構
成し、ディジタル位相同期発振器となっている。このよ
うな構成により、電圧制御発信器２２の発信クロック周
波数は、計数回路２３での上記位相比較周期における計
数値が減算回路１７の被減算値レジスタに格納される計
数値に一致するように制御がかかる。すなわち、送信側
で位相比較周期の間に計数される低次群クロックの計数
値と、計数回路２３での電圧制御発信器２２の発信クロ
ック周波数の計数値が一致するように制御がかかる。こ
れにより、発信クロック周波数は送信側低次群クロック
周波数に周波数同期がとれた状態になり、安定したクロ
ックが再生される。この再生されたクロックによりエラ
スティックメモリ１３からもとの低次群信号が読み出さ
れ、多重分離出力としてクロックとともに出力される。
クロック変動はｔ₂ の周期で修正されることになる。Next, the oscillation frequency of the voltage control oscillator 22 is counted by the clock counting circuit 23 during the phase comparison period, and stored in the subtraction value register of the subtraction circuit 17. The subtraction is performed between the two registers of the subtraction circuit 17, and the resulting difference is added to the output of the control register 19 by the adder 18, and the content of the control register 19 is updated to the added value for each phase comparison cycle. Is done. The transmission frequency of the voltage control transmitter 22 is controlled by the updated data.
That is, the updated data in the control register 19 is supplied to the D / A converter 20, and the analog control signal corresponding to the digital control value passes through the low-pass filter 21 to control the voltage control transmitter 22. In this case, the subtraction circuit 17,
A loop composed of the adder 18, the control register 19, the D / A converter 20, the low-pass filter 21, the voltage control oscillator 22, and the clock counting circuit 23 forms a negative feedback control loop and becomes a digital phase locked oscillator. I have. With such a configuration, the transmission clock frequency of the voltage control transmitter 22 is controlled such that the count value in the phase comparison cycle in the counter circuit 23 matches the count value stored in the subtracted value register of the subtraction circuit 17. It takes. That is, control is performed so that the count value of the low-order group clock counted during the phase comparison cycle on the transmission side matches the count value of the transmission clock frequency of the voltage control transmitter 22 in the counting circuit 23. As a result, the transmission clock frequency is in frequency synchronization with the transmission-side low-order group clock frequency, and a stable clock is reproduced. The original low-order group signal is read from the elastic memory 13 by the reproduced clock, and is output together with the clock as a demultiplexed output.
The clock change will be fixed in the period of t _2.

【００１９】実施例２．本発明のスタッフ同期信号送信
装置と受信装置の他の実施例を図４、図５を用いて説明
する。図４は図１の送信装置の構成のスタッフ情報符号
化回路６の他の構成例を示し、請求項３の実施例を示す
図である。スタッフ挿入基本周期、つまりこの場合はス
タッパルス発生周期であるｔ₁ 間に、標準的に発生する
中心値を、２７の基本オフセット計数値発生回路にセッ
トし、２５の減算器で中心値からの差分のみを送信す
る。動作は次にようになる。クロック計数回路３からの
計数値は減算回路２５に入り、基準オフセット計数値発
生回路２７からの基準オフセット値（発生しうる最小計
数値）が減算される。例えば、クロックの計数値として
Ｎ、Ｎ＋１、Ｎ＋２の３通りの組み合わせが発生する場
合、３１の基準オフセット計数値発生回路からＮを発生
させれば、減算回路２５の出力に自然２進数表示でそれ
ぞれ、（００）、（０１）、（１０）が出力され、これ
をスタッフ制御情報とする。この複数ディジットからな
るスタッフ制御情報は並列直列変換／多重回路２６で直
列データの複数のタイムスロットに挿入されて出力され
る。Embodiment 2 FIG. Another embodiment of the stuff synchronization signal transmitting apparatus and the receiving apparatus according to the present invention will be described with reference to FIGS. FIG. 4 shows another example of the configuration of the stuff information encoding circuit 6 having the configuration of the transmission apparatus of FIG. Staff insertion basic period, i.e. between t ₁ this case is Sutapparusu generation period, the central value of standard occurs, set the base offset count generating circuit 27, the difference from the center value in 25 of the subtractor Only send. The operation is as follows. The count value from the clock counting circuit 3 enters the subtraction circuit 25, and the reference offset value (minimum count value that can be generated) from the reference offset count value generation circuit 27 is subtracted. For example, when three combinations of N, N + 1, and N + 2 are generated as the count value of the clock, if N is generated from the 31 reference offset count value generation circuits, the output of the subtraction circuit 25 is expressed in natural binary notation. , (00), (01), and (10) are output and used as stuff control information. The stuff control information composed of a plurality of digits is inserted into a plurality of time slots of serial data by the parallel / serial conversion / multiplexing circuit 26 and output.

【００２０】図５は図４の送信装置に対応した受信装置
の構成を示し、請求項４の実施例を示す図である。送信
装置に対応して、送信側低次群クロックのｔ₁ 周期中の
中心値を２９の基準オフセット計数値発生回路にセット
する。こうして、送信された差分値に対し、加算器２８
の出力がｔ₁ 期間の基準クロック数を再生する。次に動
作を説明する。スタッフ情報復合化回路１１で分離され
た上記自然２進数表示のスタッフ制御情報は、計数周期
生成回路１５で作成される更新周期ごとに、加算回路２
４に直接入力する。次に、このスタッフ制御情報は位相
比較周期生成回路１６で作成される更新周期の任意の整
数ｍ倍の周期からなる位相比較周期ｔ₂ の期間中に逐次
加算される。次にこの加算結果は加算器２８に供給され
基準オフセット計数値発生回路２９からの基準オフセッ
ト値が加算される。上記の例では基準オフセット計数値
としてＮ×ｍ（ｍは、位相比較周期ｔ₂ ＝ｍ×更新周期
ｔ₁ を満足する整数値である）を発生させる。この様に
して生成された加算器２８の出力は、位相比較周期ｔ₂
の期間中に送信側で発生し計数されたクロック数に相当
する。この出力は減算回路１７の減算値レジスタに格納
される。他の部分の構成は図２と同じになる。こうし
て、低次群クロックの中心値からの差分の情報伝送のみ
でよく、送受信装置の回路規模を減らすことができる。FIG. 5 is a diagram showing the configuration of a receiving apparatus corresponding to the transmitting apparatus of FIG. In response to the transmission device, to set the reference offset count generating circuit of the central value in the t ₁ period of the transmitting-side low-order clock 29. Thus, the adder 28
Outputs the number of reference clocks in the period t ₁ . Next, the operation will be described. The stuff control information in natural binary notation separated by the stuff information decoding circuit 11 has a counting cycle
For each update cycle created by the generation circuit 15, the addition circuit 2
Enter directly into 4. Next, the stuff control information is sequentially added during the phase comparison period t ₂ consist of any integer m times the period of the update cycle created by the phase comparator period generation circuit 16. Next, this addition result is supplied to the adder 28, and the reference offset value from the reference offset count value generation circuit 29 is added. In the above example, N × m (m is an integer value satisfying the phase comparison cycle t ₂ = m × update cycle t ₁ ) is generated as the reference offset count value. The output of the adder 28 generated in this way is the phase comparison period t ₂
Corresponds to the number of clocks generated and counted on the transmission side during the period. This output is stored in the subtraction value register of the subtraction circuit 17. The configuration of the other parts is the same as in FIG. Thus, only the information transmission of the difference from the center value of the low-order group clock is required, and the circuit scale of the transmission / reception device can be reduced .

【００２１】実施例３．本発明の更に他の実施例を図
４、図５を用いて説明する。本実施例も請求項３と請求
項４に対応するものである。実施例２と同様、送信装置
では、クロック計数値は減算回路２５に入り基準オフセ
ット計数値発生回路２７からの基準オフセット値（計数
値の中心値あるいは中心に最も近い整数値）が減算され
る。例えば、クロックの計数値としてＮ、Ｎ＋１、Ｎ＋
２の３通りの組み合わせが発生する場合、基準オフセッ
ト計数値発生回路２７から中心値のＮ＋１を発生させれ
ば、減算回路２５の出力に２の補数表示でそれぞれ、
（１１）、（００）、（０１）が出力され、これをスタ
ッフ制御情報とする。この複数ディジットからなるスタ
ッフ制御情報は、並列直列変換／多重回路２６で直列デ
ータの複数のタイムスロットに挿入され出力される。Embodiment 3 FIG. Still another embodiment of the present invention will be described with reference to FIGS. This embodiment also corresponds to claims 3 and 4. As in the second embodiment, in the transmission device, the clock count value enters the subtraction circuit 25 and the reference offset value (the center value of the count value or an integer value closest to the center) from the reference offset count value generation circuit 27 is subtracted. For example, N, N + 1, N +
In the case where three combinations of 2 occur, if the center value N + 1 is generated from the reference offset count value generation circuit 27, the output of the subtraction circuit 25 is expressed in 2's complement notation.
(11), (00), and (01) are output and are used as stuff control information. The stuff control information including a plurality of digits is inserted into a plurality of time slots of serial data by the parallel / serial conversion / multiplexing circuit 26 and output.

【００２２】受信装置では、スタッフ情報復合化回路１
１で分離された上記２の補数表示のスタッフ制御情報
は、加算周期生成回路１５で作成される更新周期ｔ₂ ご
とに加算回路２４に直接入力する。次に、このスタッフ
制御情報は位相比較周期生成回路１６で作成される更新
周期ｔ₁ の任意の整数ｍ倍の周期からなる位相比較周期
ｔ₂ の期間中に逐次加算される。次にこの加算結果は加
算器２８に供給され、基準オフセット計数値発生回路２
９からの基準オフセット値が加算されてクロック値が復
元される。上記の例では基準オフセット計数値として
（Ｎ＋１）×ｍを発生させる。この様にして生成された
加算器２８の出力は位相比較周期ｔ₂ の期間中に送信側
で発生し計数されたクロック数に相当する。他の構成部
の機能は実施例２と同じである。In the receiving apparatus, the stuff information decoding circuit 1
The two's complement stuff control information separated by 1 is directly input to the adding circuit 24 for each update cycle t ₂ created by the adding cycle generating circuit 15. Next, the stuff control information is sequentially added during the phase comparison period t ₂ consist of any integer m times the period of the update cycle t ₁ created by the phase comparator period generation circuit 16. Next, this addition result is supplied to the adder 28, and the reference offset count value generation circuit 2
9 is added to restore the clock value. In the above example, (N + 1) × m is generated as the reference offset count value. The output of the adder 28 generated in this manner is equivalent to the number of clocks is generated counted on the transmission side during the phase comparison period t _2. The functions of the other components are the same as in the second embodiment.

【００２３】実施例４． 本発明のスタッフ同期送信装置の他の実施例を図６、図
７を用いて説明する。図６は図１の送信装置の構成中の
クロック計数回路３の他の構成例を示し、請求項５の実
施例を示す図である。低次群クロックである基準クロッ
クの基本的なクロック数は予め判っている。これに対
し、３０の第１の分周回路は例えば任意の数として１／
ｋクロックを分周回路、３１は第２の１／ｋ分周回路で
ある。３２は分周後の両者のクロックの位相を比較する
位相差検出回路、３３は検出位相差をノルマライズして
幾つかの識別レベルとして与える位相差識別回路であ
る。動作は次のようになる。低次群クロックは書き込み
クロック分周器３０に入り、任意の整数比ｋで分周さ
れ、位相比較パルスが生成されて位相差検出回路３２に
入力される。次に読みだし制御回路４から出力される読
みだしクロックは、読みだしクロック分周器３１に入り
書き込み側と同じ任意の整数比ｋで分周され、位相比較
パルスが生成されて位相差検出回路３２の他の入力とな
る。位相差検出回路３２では、読みだし側を基準にした
書き込み側の位相差が出力される。通常読みだし側の速
度が速いため、読みだし側の位相が序序に進んで行き
（読み出し側を基準にすると書き込み側との位相差が大
きくなる）、スタッフにより引き戻されるようになる。Embodiment 4 FIG. Another embodiment of the stuff synchronous transmission device of the present invention will be described with reference to FIGS. FIG. 6 shows another example of the configuration of the clock counting circuit 3 in the configuration of the transmitting apparatus of FIG. The basic number of reference clocks, which are low-order group clocks, is known in advance. On the other hand, the 30 first frequency divider circuits are, for example, 1 /
The k clock is a frequency divider, and 31 is a second 1 / k frequency divider. Reference numeral 32 denotes a phase difference detection circuit that compares the phases of both clocks after frequency division, and 33 denotes a phase difference identification circuit that normalizes the detected phase difference and gives the result as several identification levels. The operation is as follows. The low-order group clock enters the write clock divider 30, is divided by an arbitrary integer ratio k, generates a phase comparison pulse, and is input to the phase difference detection circuit 32. Next, the read clock output from the read control circuit 4 enters the read clock divider 31 and is divided by the same arbitrary integer ratio k as that on the write side, and a phase comparison pulse is generated to generate a phase difference detection circuit. 32 other inputs. The phase difference detection circuit 32 outputs a phase difference on the writing side based on the reading side. Because usually fast the speed of the read-out side, read out side of the phase is going go to Jojo
(When the read side is used as a reference, the phase difference with the write side is large.
Will be pulled back by staff .

【００２４】この位相差出力は、位相差識別回路３３で
伝送クロックを時間基準として作成されるスタッフ挿入
基本周期ｔ₁ （通常はスタッフ制御信号を挿入する伝送
フレームあるいはそれを構成するサブフレーム）に発生
する低次群クロック数に対応する図７に示される位相差
識別しきい値に基づき識別されたクロック数が出力され
る。図７では両パルスの相対位相が示され、伝送クロッ
ク速度が速くなると相対位相が差が拡がり、低次群クロ
ック分周パルスはシフトしていくことになる。例えば、
位相差検出回路３２の出力電圧により４箇所のしきい値
が設定されると、上記スタッフ挿入基本周期ごとに実施
されるスタッフ判定時点に書き込み分周パルスが上記し
きい値内のどの位置にあるかによってＮ、Ｎ＋１、Ｎ＋
２のいずれかの等価計数クロック数が出力される。この
クロック数はスタッフ情報符号化回路６に供給される。
他の部分の構成は図１と同じである。この構成では、送
信装置に基準クロックの計数回路が不要となる。受信側
は図２と同じ構成となる。This phase difference output is applied to a stuff insertion basic period t ₁ (usually a transmission frame into which a stuff control signal is inserted or a subframe constituting the same) created by the phase difference identification circuit 33 on the basis of the transmission clock. The number of clocks identified based on the phase difference identification threshold shown in FIG. 7 corresponding to the number of generated low-order group clocks is output. FIG. 7 shows the relative phases of both pulses, and shows the transmission clock.
As the clock speed increases, the difference in the relative phase increases,
The clock frequency dividing pulse shifts. For example,
When four thresholds are set by the output voltage of the phase difference detection circuit 32, the write frequency dividing pulse is located at any position within the threshold at the time of the stuff determination performed for each stuff insertion basic cycle. N, N + 1, N +
Either of the two equivalent count clock numbers is output. This number of clocks is supplied to the stuff information encoding circuit 6.
The configuration of other parts is the same as that of FIG. In this configuration, the transmission device does not require a reference clock counting circuit . Receiver
Is the same configuration as FIG.

【００２５】実施例５． 本発明のスタッフ同期信号送信装置の他の実施例を説明
する。本実施例は、実施例２と実施例４とを組合せたも
のである。本実施例では、クロック計数回路の構成は図
６と同じになる。また、スタッフ情報符号化回路は図４
と同じになる。動作は次のようになる。まず、位相差識
別計数回路の出力の等価計数クロック数は、スタッフ情
報符号化回路の減算器２５に入力される。そして、基準
オフセット計数値発生回路２７からの基準オフセット値
（発生しうる最小計数値）が減算される。例えば、クロ
ックの計数値としてＮ、Ｎ＋１、Ｎ＋２の３通りの組み
合わせが発生する場合、基準オフセット計数値発生回路
２７からＮを発生させれば、減算回路２５の出力に自然
２進数表示でそれぞれ、（００）、（０１）、（１０）
が出力され、これをスタッフ制御情報とする。以下の動
作は先の実施例と同様である。Embodiment 5 FIG. Another embodiment of the stuff synchronization signal transmitting apparatus according to the present invention will be described. This embodiment is a combination of the second embodiment and the fourth embodiment. In this embodiment, the configuration of the clock counting circuit is the same as that of FIG. The stuff information encoding circuit is shown in FIG.
Will be the same as The operation is as follows. First, the phase difference
The equivalent counting clock number output from the separate counting circuit is input to the subtracter 25 of the stuff information encoding circuit. Then, the reference offset value (minimum count value that can occur) from the reference offset count value generation circuit 27 is subtracted. For example, when three combinations of N, N + 1, and N + 2 are generated as the count value of the clock, if N is generated from the reference offset count value generation circuit 27, the output of the subtraction circuit 25 is expressed in natural binary notation. (00), (01), (10)
Is output, and this is used as stuff control information. The following operation is the same as the previous embodiment.

【００２６】受信装置の構成は図５に示される。スタッ
フ情報復合化回路１１で分離された自然２進数表示のス
タッフ制御情報は、更新周期ごとに加算回路２４に直接
入力する。スタッフ制御情報は、更新周期の任意の整数
倍の周期からなる位相比較周期の期間中に逐次加算され
る。更に加算結果は加算器２８で基準オフセット計数値
発生回路２９からの基準オフセット値が加算される。上
記の例では基準オフセット計数値としてＮ×ｍ（ｍは位
相比較周期＝ｍ×更新周期を満足する整数値である）を
発生させる。加算器２８の出力は、位相比較周期の期間
中送信側で発生し計数されたクロック数に相当する。こ
の出力が減算回路１７の減算値レジスタに格納される。
他の部分の構成は図２と同じになる。FIG. 5 shows the configuration of the receiving apparatus. The stuff control information in natural binary notation separated by the stuff information decoding circuit 11 is directly input to the adding circuit 24 every update cycle. The stuff control information is successively added during a phase comparison cycle consisting of a cycle of an arbitrary multiple of the update cycle. Further, the adder 28 adds the reference offset value from the reference offset count value generation circuit 29 in the adder 28. In the above example, N × m (m is an integer value satisfying the phase comparison cycle = m × update cycle) is generated as the reference offset count value. The output of the adder 28 corresponds to the number of clocks generated and counted on the transmitting side during the phase comparison period. This output is stored in the subtraction value register of the subtraction circuit 17.
The configuration of the other parts is the same as in FIG.

【００２７】実施例６． 本実施例は、実施例３と実施例４とを組合せたものであ
る。従って、実施例でのクロック計数回路の構成は図６
と同じになる。またスタッフ情報符号化回路は図４と同
じになる。等価計数クロック数がスタッフ情報符号化回
路に入り、減算回路２５で基準オフセット値（整数値）
が減算される。クロックの計数値としてＮ、Ｎ＋１、Ｎ
＋２の３通りの場合、減算回路出力に２の補数表示でそ
れぞれ、（１１）、（００）、（０１）が出力され、こ
れをスタッフ制御情報とする。以後、先の実施例と同様
の動作となる。Embodiment 6 FIG. This embodiment is a combination of the third embodiment and the fourth embodiment. Therefore, the configuration of the clock counting circuit in the embodiment is shown in FIG.
Will be the same as The stuff information coding circuit is the same as that in FIG . The equivalent count clock number enters the stuff information encoding circuit, and the reference offset value (integer value) is obtained by the subtraction circuit 25.
Is subtracted. N, N + 1, N
In the case of +2, (11), (00), and (01) are output in subtraction circuit output in two's complement notation, and are used as stuff control information. Thereafter, the operation is similar to that of the previous embodiment.

【００２８】実施例７． 本発明のスタッフ同期送信装置と受信装置の他の実施例
を図８、図９を用いて説明する。スタッフ情報が誤まる
と、受信側では正しいスタッフ同期が出来ない。多重化
送信の場合には、スロットに空きがあるので、同一のス
タッフ情報を複数個、フレームに乗せて伝送し、受信側
では、全情報が一致していない場合でも、最も確からし
い数値を選択するようにすれば信頼性が上る。本実施例
では受信装置に多数決回路を設けた。本実施例では、送
信側で伝送クロックを時間基準として作成されるスタッ
フ挿入基本周期（通常はスタッフ制御信号を挿入する伝
送フレームあるいはそれを構成するサブフレーム）ごと
に６のスタッフ情報符号化回路でスタッフ情報が生成さ
れる。次にこの情報は図８の３４のスタッフ情報割当回
路に供給され、上記伝送フレームあるいはそれを構成す
るサブフレーム中の３か所以上に、このスタッフ情報を
奇数個分散配置して多重する。受信側ではスタッフ情報
復号化回路１１で上記分散配置されたスタッフ情報が分
離され、図９のスタッフ情報多数決判定回路３５に送ら
れ、スタッフ情報を構成する複数のディジットのそれぞ
れに多数決判定を適用した結果により受信スタッフ制御
情報が決定される。このスタッフ制御情報は図２のクロ
ック数再生回路１４あるいは図５の加算回路２４に供給
される。Embodiment 7 FIG. Another embodiment of the stuff synchronous transmission device and the reception device of the present invention will be described with reference to FIGS. If the staff information is incorrect, correct staff synchronization cannot be performed on the receiving side. In the case of multiplexed transmission, since there is a vacancy in the slot, the same stuff information is transmitted in a plurality of frames, and the receiving side selects the most probable numerical value even if all information does not match Doing so increases reliability. In this embodiment, a majority circuit is provided in the receiving apparatus. In this embodiment, six stuff information encoding circuits are provided for each stuff insertion basic cycle (normally, a transmission frame into which a stuff control signal is inserted or a subframe constituting the stuff control signal) created on the transmission side with reference to the transmission clock. Staff information is generated. Next, this information is supplied to a stuff information allocation circuit 34 shown in FIG. 8, and an odd number of the stuff information is distributed and multiplexed at three or more places in the transmission frame or the subframes constituting the transmission frame. On the receiving side, the stuff information distributed and arranged is separated by the stuff information decoding circuit 11 and sent to the stuff information majority decision circuit 35 in FIG. 9, and the majority decision is applied to each of a plurality of digits constituting the stuff information. The reception stuff control information is determined based on the result. The stuff control information is supplied to the adding circuit 24 of the clock number reproducing circuit 14 or FIG. 5 in FIG.

【００２９】実施例８． 本発明のスタッフ同期送信装置と受信装置の他の実施例
を図１０、図１１を用いて説明する。スタッフ情報の信
頼性を高める他の方法に、送信側で誤り訂正符号を生成
して付加し、受信側では誤り検出／訂正して正しい情報
を復元するやり方がある。本実施例は送信装置では、伝
送クロックを時間基準として作成されるスタッフ挿入基
本周期ごとにスタッフ情報符号化回路６でスタッフ情報
を生成する。この情報を図１０の誤り訂正符号生成／付
加回路３６に入力し、誤り訂正符号が生成されてその内
容が付加されたスタッフ情報データが出力され多重化回
路７に供給される。受信装置では、スタッフ情報復号化
回路１１で上記誤り訂正符号が付加されたスタッフ情報
データが分離され、図１１の誤り検出／訂正回路３７に
入力し、ここで伝送中に誤りが発生しても正しく訂正さ
れたスタッフ制御情報が、再生出力される。このスタッ
フ制御情報は図２のクロック数再生回路１４あるいは図
５の加算回路２４に供給される。Embodiment 8 FIG. Another embodiment of the stuff synchronous transmission device and the reception device of the present invention will be described with reference to FIGS. Another method for improving the reliability of the stuff information is to generate and add an error correction code on the transmission side, and detect and correct errors on the reception side to restore correct information. In the present embodiment, in the transmitting apparatus, the stuff information encoding circuit 6 generates stuff information for each stuff insertion basic cycle created using the transmission clock as a time reference. This information is input to the error correction code generation / addition circuit 36 in FIG. 10, and the stuff information data in which the error correction code is generated and the content is added is output and supplied to the multiplexing circuit 7. In the receiving apparatus, the stuff information data to which the error correction code has been added is separated by the stuff information decoding circuit 11 and input to the error detection / correction circuit 37 in FIG. 11, where even if an error occurs during transmission, The corrected stuff control information is reproduced and output. This stuff control information is supplied to the clock number reproducing circuit 14 in FIG. 2 or the adding circuit 24 in FIG.

【００３０】実施例９． 本発明のスタッフ同期送信装置と受信装置の他の実施例
を図１２、図１３を用いて説明する。スタッフィング
等、データ処理が一部で並列処理がされる部分に対し同
期をとる必要がある場合もある。このときは送信側、受
信側共にクロックを並列変換分だけ分周したクロックに
対して同期をとればよい。このことは低速動作素子が使
用できる利点がある。本実施例は送信装置では、低次群
入力信号が図１２の直列並列変換回路３８で例えば１／
ｊの並列信号に変換され、エラスティックメモリ１には
ｊ並列データが書き込まれる。入力低次群クロック信号
は分周回路３９でｊ並列の展開数に対応して１／ｊ分周
されてシンボルクロックが作成され、クロック計数回路
３に供給される。他の部分の構成は図１の構成と同じで
ある。受信装置では、図１３のエラスティックメモリ１
３よりシンボルクロック速度でｊ並列の並列低次群出力
信号が読み出され、並列直列変換回路４０でもとの直列
の低次群出力信号が作成されて出力される。低次群クロ
ック信号は電圧制御発信器２２の出力を逓倍回路４１で
逓倍して使用している。他の部分の構成は図２の構成と
同じである。Embodiment 9 FIG. Another embodiment of the stuff synchronous transmission device and the reception device of the present invention will be described with reference to FIGS. In some cases, it is necessary to synchronize with a part where data processing is part and parallel processing is performed, such as stuffing. In this case, both the transmitting side and the receiving side may synchronize with the clock obtained by dividing the clock by the parallel conversion. This has the advantage that low-speed operating elements can be used. In the present embodiment, in the transmission device, the low-order group input signal is converted into, for example, 1 /
It is converted into j parallel signals, and j parallel data is written in the elastic memory 1. The input low-order group clock signal is frequency-divided by the frequency dividing circuit 39 in accordance with the number of j-parallel developments to generate a symbol clock, and is supplied to the clock counting circuit 3. The configuration of the other parts is the same as the configuration of FIG. In the receiving device, the elastic memory 1 shown in FIG.
3, the j-parallel parallel low-order group output signals are read out at the symbol clock speed, and the parallel low-order group output signal is created and output by the parallel / serial conversion circuit 40. The low-order group clock signal is used by multiplying the output of the voltage control transmitter 22 by a multiplying circuit 41. The configuration of the other parts is the same as the configuration of FIG.

【００３１】実施例１０． 請求項１０に基づく本発明のスタッフ同期送信回路と受
信回路の他の実施例を説明する。本実施例は、スタッフ
情報が伝送路で変化、脱落した場合にも対処できる装置
を説明する。つまり、スタッフ情報が認識できない場合
でも、過去のクロック値から補間して現在のクロック値
を得るようにしたものである。図１４は請求項１０の受
信装置の関係部分の構成図である。送信側はどの実施例
でもよい。受信側では図１４の符号誤り率特性監視回路
４２で伝送路からの受信信号の伝送品質である符号誤り
率特性を常時監視している。そして、予め設定したしき
い値以上の符号誤り率特性になった時、スタッフ情報補
間回路４３で劣化する前のスタッフ情報に置き換えて、
符号誤りによる影響を回避する。しきい値以上の符号誤
り率特性が継続している期間中上記劣化する前のスタッ
フ情報が継続して置き換わるようになる。符号誤り率特
性が設定しきい値を下回り、復旧したと判断された場合
は、スタッフ情報復合化回路１１での分離情報がスタッ
フ情報となってクロック再生回路に供給される。他の部
分の構成は他の実施例と同じである。Embodiment 10 FIG. Another embodiment of the stuff synchronous transmission circuit and the reception circuit of the present invention based on claim 10 will be described. The present embodiment describes an apparatus that can cope with a case in which staff information changes or drops on a transmission line . That is, even when the stuff information cannot be recognized, the current clock value is obtained by interpolating from the past clock value. FIG. 14 is a configuration diagram of a relevant portion of the receiving apparatus according to claim 10. The transmitting side may be any embodiment. On the receiving side, the bit error rate characteristic monitoring circuit 42 shown in FIG. 14 constantly monitors the bit error rate characteristic, which is the transmission quality of the signal received from the transmission line. Then, when the bit error rate characteristic becomes equal to or more than a preset threshold value, the stuff information is replaced by the stuff information before deterioration by the stuff information interpolation circuit 43,
Avoid the effects of code errors. During the period in which the bit error rate characteristic equal to or higher than the threshold value continues, the stuff information before the deterioration is continuously replaced. If the bit error rate characteristic falls below the set threshold value and it is determined that the bit error rate characteristic has been restored, the separation information in the stuff information decoding circuit 11 is supplied to the clock recovery circuit as stuff information. The configuration of other parts is the same as in the other embodiments.

【００３２】実施例１１．実施例１０と同じ趣旨の他の
実施例を図１５を用いて説明する。つまり、他の補間方
法による例である。送信側はどの実施例でもよい。受信
側では図１５の符号誤り率特性監視回路４２で伝送路か
らの受信信号の伝送品質である符号誤り率特性を常時監
視している。また、符号誤り率特性を常時監視して、正
常な期間はスタッフ情報復合化回路１１で分離されたス
タッフ情報で、順次スタッフ情報メモリ４５の内容を更
新していく。メモリ４５には一定の期間中の分離された
スタッフ情報が格納されている。Embodiment 11 FIG. Another embodiment having the same purpose as the tenth embodiment will be described with reference to FIG. That is, this is an example using another interpolation method. The transmitting side may be any embodiment. On the receiving side, the bit error rate characteristic monitoring circuit 42 shown in FIG. 15 constantly monitors the bit error rate characteristic which is the transmission quality of the signal received from the transmission line. The bit error rate characteristic is constantly monitored, and the contents of the stuff information memory 45 are sequentially updated with the stuff information separated by the stuff information decoding circuit 11 during a normal period. The memory 45 stores the separated stuff information during a certain period.

【００３３】このようにして受信信号の伝送品質である
符号誤り率特性が、予め設定したしきい値以上に劣化し
た場合、メモリ４５に蓄積されているスタッフ情報を順
次読みだし、スタッフ情報選択補間回路４４で選択し、
クロック数再生回路１４に供給する。符号誤り率特性の
劣化している期間が長い場合は、メモリ４５の内容を順
次繰り返して読み出して使用する。符号誤り率特性が設
定しきい値を下回り、復旧したと判断される場合は、ス
タッフ情報復合化回路１１での分離情報がスタッフ情報
としてスタッフ情報選択補間回路４４で選択され、クロ
ック再生回路１４に供給される。またスタッフ情報メモ
リ４５の内容はスタッフ情報復合化回路１１で新たに分
離されたスタッフ情報で更新されていく。他の部分の構
成は他の実施例と同じである。When the bit error rate characteristic, which is the transmission quality of the received signal, deteriorates above a predetermined threshold value, the stuff information stored in the memory 45 is sequentially read out, and the stuff information selection interpolation is performed. Selected by circuit 44,
It is supplied to the clock number recovery circuit 14. If the period during which the bit error rate characteristic is deteriorated is long, the contents of the memory 45 are repeatedly read out and used. If it is determined that the bit error rate characteristic falls below the set threshold value and is restored, the separation information in the stuff information decoding circuit 11 is selected as stuff information by the stuff information selection interpolation circuit 44, Supplied. The contents of the stuff information memory 45 are updated with the stuff information newly separated by the stuff information decoding circuit 11. The configuration of other parts is the same as in the other embodiments.

【００３４】実施例１２．本発明のスタッフ同期信号受
信装置の他の実施例を説明する。本実施例はスタッフ情
報が伝送上誤っても、その変動幅を一定値内に抑えて受
信側に悪影響を及ぼさないように制限する例である。図
１６は請求項１１の受信装置の関連部分の構成図であ
る。送信側はどの実施例でもよい。受信側では、加算回
路２４において位相比較周期生成回路１６で生成される
更新周期の任意の整数倍の周期からなる位相比較周期の
期間中に、スタッフ制御情報が逐次加算される。この加
算結果は計数値リミッタ回路４６で、予めクロックの変
動要因を考慮した予想発生計数値の上限、下限を超えた
場合には、それぞれ上限、下限の計数値に固定制限され
た出力が減算回路１７へ供給される。他の部分の構成は
他の実施例と同じである。Embodiment 12 FIG. Another embodiment of the stuff synchronization signal receiving apparatus according to the present invention will be described. This embodiment is an example in which even if the stuff information is erroneous in transmission, the fluctuation range is limited to a certain value so as not to adversely affect the receiving side. FIG. 16 is a configuration diagram of a relevant portion of the receiving apparatus according to claim 11. The transmitting side may be any embodiment. On the receiving side, the addition circuit 24 sequentially adds the stuff control information during a period of a phase comparison cycle that is an arbitrary multiple of the update cycle generated by the phase comparison cycle generation circuit 16. When the result of the addition exceeds the upper limit and the lower limit of the expected occurrence count value in consideration of the clock fluctuation factor in advance, the count value limiter circuit 46 outputs an output fixed and limited to the upper limit value and the lower limit count value, respectively. 17. The configuration of other parts is the same as in the other embodiments.

【００３５】[0035]

【発明の効果】以上のようにこの発明によれば、送信側
では基準クロックを必要期間計数するクロック計数回路
とスタッフ情報符号化回路を設け、スタッフ情報に受信
側スタッフ制御処理のためのスタッフパルス挿入／非挿
入判定情報とともにクロック周波数情報も含ませて伝送
することにより、受信側では対応期間このクロックを情
報を再生し、設定期間積算加算して次のディジタル位相
同期発振器の基準クロックとしたので、等価的に送信側
基準クロックを受信側位相同期発振器入力とすることが
でき、低周波成分のスタッフジッタをも発生させず、安
定した高品質なスタッフ同期信号が実現できる効果があ
る。また更に、以下の効果がある。即ち、回路規模が小
さくできるという効果がある。また、クロック数の計数
のための回路が不要で回路規模が小さくてよい。また、
スタッフ情報が伝送上誤っても、多数決判定で誤りを避
けられる効果がある。また、誤り訂正符号により、誤り
の検出・訂正ができ、信頼性の高いスタッフ情報が再生
できる効果がある。また、ｊ並列伝送処理にも適用で
き、低速の素子が使用できる効果がある。また、伝送路
の状態が大幅に悪化した場合にも、過去のデータに基づ
き補間、選択使用したり、出力を制限するので再生クロ
ックの大幅な変動を抑える効果がある。As described above, according to the present invention, the transmitting side is provided with the clock counting circuit for counting the required period of the reference clock and the stuff information encoding circuit, and the stuff information is received.
Stuff pulse insertion / non-insertion for side stuff control processing
Transmission including clock frequency information as well as input judgment information
By doing this, the receiving side reproduces the information for this period during the corresponding period, adds and integrates the information for the set period , and uses it as the reference clock for the next digital phase-locked oscillator.
The reference clock can be the input of the receiving phase-locked oscillator.
Thus, there is an effect that a stable and high-quality stuff synchronization signal can be realized without generating stuff jitter of a low frequency component. Further, the following effects are obtained. That is, the circuit scale is small.
There is an effect that can be reduced . Further, a circuit for counting the number of clocks is not required, and the circuit scale may be small. Also,
Even if the stuff information is erroneous in transmission, there is an effect that an error can be avoided by majority decision. Further, the error correction code can detect and correct an error, and has an effect of reproducing highly reliable stuff information. Further, the present invention can be applied to the j-parallel transmission processing, and has an effect that a low-speed element can be used. Further, even when the state of the transmission path is greatly deteriorated, interpolation, selection and use are performed based on past data, and the output is limited.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の実施例１のスタッフ同期送信装置の
構成図である。FIG. 1 is a configuration diagram of a stuff synchronous transmission device according to a first embodiment of the present invention.

【図２】この発明の実施例１のスタッフ同期受信装置の
構成図である。FIG. 2 is a configuration diagram of a stuff synchronous receiving apparatus according to the first embodiment of the present invention.

【図３】実施例１の基準クロック計数周期（スタッフ挿
入基本周期）と位相比較周期（位相発振器の次周期の発
振基準値設定期間）の関係を説明する図である。FIG. 3 is a diagram illustrating the relationship between a reference clock counting cycle (stuffing basic cycle) and a phase comparison cycle (oscillation reference value setting period of the next cycle of the phase oscillator) according to the first embodiment.

【図４】この発明の実施例２及び実施例３のスタッフ同
期送信装置の構成図である。FIG. 4 is a diagram showing staff members according to the second and third embodiments of the present invention.
It is a block diagram of a period transmission device .

【図５】この発明の実施例２及び実施例３のスタッフ同
期受信装置の構成図である。FIG. 5 is a diagram showing staff members according to the second and third embodiments of the present invention.
It is a lineblock diagram of an end receiving device .

【図６】この発明の実施例４のスタッフ同期送信装置の
構成図である。FIG. 6 is a configuration diagram of a stuff synchronous transmission device according to a fourth embodiment of the present invention.

【図７】実施例４の位相差検出回路と位相差識別回路の
動作説明図である。FIG. 7 is an operation explanatory diagram of a phase difference detection circuit and a phase difference identification circuit according to a fourth embodiment.

【図８】この発明の実施例７のスタッフ同期送信装置の
構成図である。FIG. 8 is a configuration diagram of a stuff synchronous transmission device according to a seventh embodiment of the present invention.

【図９】この発明の実施例７のスタッフ同期受信装置の
構成図である。FIG. 9 is a configuration diagram of a stuff synchronization receiving apparatus according to a seventh embodiment of the present invention.

【図１０】この発明の実施例８のスタッフ同期送信装置
の構成図である。FIG. 10 is a configuration diagram of a stuff synchronous transmission device according to an eighth embodiment of the present invention.

【図１１】この発明の実施例８のスタッフ同期受信装置
の構成図である。FIG. 11 is a configuration diagram of a stuff synchronization receiving apparatus according to an eighth embodiment of the present invention.

【図１２】この発明の実施例９のスタッフ同期送信装置
の構成図である。FIG. 12 is a configuration diagram of a stuff synchronous transmission device according to a ninth embodiment of the present invention.

【図１３】この発明の実施例９のスタッフ同期受信装置
の構成図である。FIG. 13 is a configuration diagram of a stuff synchronization receiving apparatus according to a ninth embodiment of the present invention.

【図１４】この発明の実施例１０のスタッフ同期受信装
置の構成図である。FIG. 14 shows a stuff synchronous receiving apparatus according to a tenth embodiment of the present invention.
It is a block diagram of a location.

【図１５】この発明の実施例１１のスタッフ同期受信装
置の構成図である。FIG. 15 shows a stuff synchronous receiving apparatus according to an eleventh embodiment of the present invention.
It is a block diagram of a location.

【図１６】この発明の実施例１２のスタッフ同期受信装
置の構成図である。FIG. 16 shows a stuff synchronous receiving apparatus according to a twelfth embodiment of the present invention.
It is a block diagram of a location.

【図１７】従来方式のスタッフ同期伝送装置の構成図で
ある。FIG. 17 is a configuration diagram of a conventional stuff synchronous transmission device.

【図１８】従来方式のスタッフ同期伝送装置のスタッフ
ジッタ発生基本メカニズムの説明図である。FIG. 18 is an explanatory diagram of a stuff jitter generation basic mechanism of a conventional stuff synchronous transmission device.

【図１９】スタッフ同期伝送装置の伝送多重化フレーム
構成例を示す図である。FIG. 19 is a diagram illustrating a configuration example of a transmission multiplex frame of the stuff synchronous transmission device.

【符号の説明】[Explanation of symbols]

１ エラスティックメモリ ２ ビット同期回路 ３ クロック計数回路 ４ 読み出し制御回路 ５ 計数周期生成回路 ６ スタッフ情報符号化回路 ７ 合成回路 ８ 伝送路クロック源 ９ 多重化回路 １０ 多重分離回路 １１ スタッフ情報復号化回路 １２ 書き込み制御回路 １３ エラスティックメモリ １４ クロック数再生回路 １５ 計数周期生成回路 １６ 位相比較周期生成回路 １７ 減算回路 １８ 加算回路 １９ 制御レジスタ ２０ ＤＡ変換器 ２１ ローパスフィルタ ２２ 電圧制御発信器 ２３ クロック計数回路 ２４ 加算回路 ２５ 減算回路 ２６ 並列直列変換／多重回路 ２７ 基準オフセット計数値発生回路 ２８ 加算回路 ２９ 基準オフセット計数値発生回路 ３０ 分周回路 ３１ 分周回路 ３２ 位相差検出回路 ３３ 位相差識別回路 ３４ スタッフ情報割当回路 ３５ スタッフ情報多数決判定回路 ３６ 誤り訂正符号生成付加回路 ３７ 誤り検出訂正回路 ３８ 直列並列変換回路 ３９ 分周回路 ４０ 並列直列変換回路 ４１ 逓倍回路 ４２ 符号誤り率特性監視回路 ４３ スタッフ情報補間回路 ４４ スタッフ情報選択補間回路 ４５ スタッフ情報メモリ回路 ４６ 計数値リミッタ回路 ４７ ビット同期回路 ４８ エラスティックメモリ ４９ 書き込みカウンタ回路 ５０ 読み出しカウンタ回路 ５１ 位相比較回路 ５２ スタッフ情報符号化回路 ５３ 合成回路 ５４ クロック供給禁止ゲート ５５ 伝送信号クロック源 ５６ 多重化回路 ５７ 多重分離回路 ５８ クロック供給禁止ゲート ５９ 書き込みカウンタ回路 ６０ エラスティックメモリ ６１ 読み出しカウンタ回路 ６２ スタッフ情報復号化回路 ６３ 位相比較器 ６４ 電圧制御発信器REFERENCE SIGNS LIST 1 elastic memory 2 bit synchronization circuit 3 clock counting circuit 4 read control circuit 5 counting cycle generation circuit 6 stuff information encoding circuit 7 synthesizing circuit 8 transmission line clock source 9 multiplexing circuit 10 demultiplexing circuit 11 stuff information decoding circuit 12 Write control circuit 13 Elastic memory 14 Clock number reproduction circuit 15 Count cycle generation circuit 16 Phase comparison cycle generation circuit 17 Subtraction circuit 18 Addition circuit 19 Control register 20 DA converter 21 Low-pass filter 22 Voltage control transmitter 23 Clock counting circuit 24 Addition Circuit 25 Subtraction circuit 26 Parallel / serial conversion / multiplexing circuit 27 Reference offset count value generation circuit 28 Addition circuit 29 Reference offset count value generation circuit 30 Divider circuit 31 Divider circuit 32 Phase difference detection circuit 33 Phase difference identification circuit 34 Staff information This circuit 35 Staff information majority decision circuit 36 Error correction code generation / addition circuit 37 Error detection / correction circuit 38 Serial / parallel conversion circuit 39 Divider circuit 40 Parallel / serial conversion circuit 41 Multiplier circuit 42 Code error rate characteristic monitoring circuit 43 Staff information interpolation circuit 44 Stuff information selection interpolation circuit 45 Stuff information memory circuit 46 Count value limiter circuit 47 Bit synchronization circuit 48 Elastic memory 49 Write counter circuit 50 Read counter circuit 51 Phase comparison circuit 52 Stuff information encoding circuit 53 Synthesis circuit 54 Clock supply prohibition gate 55 Transmission signal clock source 56 Multiplexing circuit 57 Demultiplexing circuit 58 Clock supply prohibition gate 59 Write counter circuit 60 Elastic memory 61 Read counter circuit 62 Staff information decoding circuit 63 Comparator 64 voltage controlled oscillator

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−90925（ＪＰ，Ａ) 特開 昭61−295729（ＪＰ，Ａ) 特開 平１−290333（ＪＰ，Ａ) 特開 昭62−24736（ＪＰ，Ａ) 特開 平３−114333（ＪＰ，Ａ) 特開 平７−95194（ＪＰ，Ａ) 特開 昭62−245830（ＪＰ，Ａ) 特開 昭63−167541（ＪＰ，Ａ) 特開 平３−244237（ＪＰ，Ａ) 特開 平５−327647（ＪＰ，Ａ) 堺、他４名，ＡＴＭ網におけるクロッ ク再生方式，電子情報通信学会技術研修 報告ＳＳＥ92−24，日本，財団法人 電 子情報通信学会，第61−64頁 山崎，国際通信におけるＡＴＭネット ワーク構成法の検討，電子情報通信学会 技術研修報告ＩＮ93−１，日本，財団法 人 電子情報通信学会，第１−６頁 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 5/22 - 5/26 H04L 12/00 ＪＩＣＳＴファイル（ＪＯＩＳ)──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-63-90925 (JP, A) JP-A-61-295729 (JP, A) JP-A-1-290333 (JP, A) JP-A-62 24736 (JP, A) JP-A-3-114333 (JP, A) JP-A-7-95194 (JP, A) JP-A-62-245830 (JP, A) JP-A-63-167541 (JP, A) JP-A-3-244237 (JP, A) JP-A-5-327647 (JP, A) Sakai, et al., Clock recovery method in ATM network, IEICE Technical Training Report SSE92-24, Japan, Foundation The Institute of Electronics, Information and Communication Engineers, pp. 61-64 Yamazaki, Examination of ATM Network Configuration Method in International Communication, IEICE Technical Training Report IN93-1, Japan, Foundation Law Institute of Electronics, Information and Communication Engineers, 1-6 Page (58)査the field (Int.Cl. ^7, DB name) H04J 3/00 - 3/26 H04L 5/22 - 5/26 H04L 12/00 JICST file (JOIS)

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 フレーム周期相当の予め定められた期間
に発生する書き込み低次群クロック数を計数するクロッ
ク計数回路と、上記クロック計数値を符号化するスタッ
フ情報符号化回路と、必要に応じて上記スタッフ情報符
号を伝送フレーム中の信号に乗せる多重化回路とを備え
た送信装置と、 上記送信装置からの受信情報より、 送信側のフレーム周
期相当の予め定められた期間に発生する送信側書き込み
クロックである基準クロック数を再生し、該再生計数値
を任意の整数倍の期間、積算加算するクロック再生加算
回路と、発振基準値を記憶する制御レジスタとディジタ
ル／アナログ変換器とローパスフィルタと電圧制御発振
器とで閉ループ構成される位相同期発振器の発振クロッ
ク数を上記対応するフレーム周期相当の予め定められた
期間の任意整数倍の期間計数するクロック計数回路と、
上記クロック再生加算回路出力と上記クロック計数回路
出力との差を上記発振基準値に加算する減算器を備え、
上記位相同期発振器の発振クロックを再生データ用メモ
リの読み出しクロックとする受信装置、とで構成される
スタッフ同期伝送装置。1. A clock counting circuit for counting the number of write low-order group clocks generated in a predetermined period corresponding to a frame period, a stuff information coding circuit for coding the clock count value, and if necessary, A transmitting device including a multiplexing circuit for putting the stuff information code on a signal in a transmission frame; and transmitting-side writing generated in a predetermined period corresponding to a transmitting-side frame period based on information received from the transmitting device. A clock regeneration adder circuit for reproducing a reference clock number as a clock and adding and adding the reproduction count value for an arbitrary integral multiple of a period; a control register for storing an oscillation reference value; a digital / analog converter; a low-pass filter; The number of oscillation clocks of the phase-locked oscillator configured as a closed loop with the control oscillator is set to a predetermined period corresponding to the corresponding frame period. A clock counting circuit for counting a period of an arbitrary integral multiple of
A subtractor that adds a difference between the clock regeneration addition circuit output and the clock counting circuit output to the oscillation reference value,
A receiving device that uses the oscillation clock of the phase-locked oscillator as a read clock of a reproduction data memory.
Stuff synchronous transmission device . 【請求項２】 システムとして予め定められた期間の書
込み低次群クロック数の中心値を定めて、受信装置には
該中心値を記憶する基準計数値記憶回路を備え、 送信装置は、上記中心値からの差分計数値を送信し、 受信装置は、 上記受信した差分計数値に上記基準計数値
を加えて予め定められた期間の再生クロック数としたこ
とを特徴とする請求項１記載のスタッフ同期伝送装置。2. A book of a predetermined period as a system
The center value of the number of low-order group clocks
A reference count value storage circuit for storing the center value , the transmitting device transmits a difference count value from the center value, and the receiving device adds the reference count value to the received difference count value and determines the difference count value in advance. 2. The stuff synchronous transmission device according to claim 1, wherein the number of reproduced clocks is set to a predetermined period. 【請求項３】 受信装置は、多数決判定回路を備え、 複数個の同一スタッフ情報符号を受信して、上記多数決
回路により過半の数値が一致したスタッフ情報を、対応
する予め定められた期間の基準クロックとすることを特
徴とする請求項１記載のスタッフ同期伝送装置。3. A receiving apparatus comprising a majority decision circuit, which receives a plurality of identical stuff information codes and converts the stuff information whose majority value matches by the majority circuit into a criterion for a corresponding predetermined period. 2. The stuff synchronous transmission device according to claim 1, wherein the stuff is a clock. 【請求項４】 受信装置は、誤り検出／訂正回路を備
え、誤り訂正符号を付加したスタッフ情報符号を受信
し、伝送誤りを訂正して基準クロック数を定めることを
特徴とする請求項１記載のスタッフ同期伝送装置。4. A receiving apparatus includes an error detection / correction circuit receives the stuff information code obtained by adding an error correction code, according to claim 1, wherein the determining the number of reference clock to correct transmission errors Stuff synchronous transmission equipment . 【請求項５】 低次群クロック数をｊとした場合、シス
テムとして上記ｊを並列データ処理し、 受信装置は、上記入力ｊ並列 データを処理単位のデータ
に変換する並直列変換回路と、クロック周期を１／ｊに
短くするクロック逓増回路、とを備えたことを特徴とす
る請求項１記載のスタッフ同期伝送装置。5. When the number of low-order group clocks is j, the system
The receiving apparatus includes a parallel-serial conversion circuit that converts the input j parallel data into processing unit data, and a clock multiplying circuit that shortens the clock cycle to 1 / j. The stuff synchronous transmission device according to claim 1, wherein: 【請求項６】 受信装置は、伝送符号誤り率監視回路
と、過去のスタッフパルス発生周期間対応のクロック再
生値を記憶するスタッフ情報メモリを備え、受信したス
タッフ情報の符号誤り率が設定しきい値より劣化した場
合には、上記スタッフ情報メモリのデータを用いて補間
または選択出力して基準クロック数を定めることを特徴
とする請求項１記載のスタッフ同期伝送装置。6. A receiving apparatus comprising: a transmission code error rate monitoring circuit; and a stuff information memory for storing a clock reproduction value corresponding to a past stuff pulse generation cycle, wherein a code error rate of received stuff information is set. 2. The stuff synchronous transmission device according to claim 1 , wherein when the value is deteriorated from the value, the reference clock number is determined by interpolating or selecting and outputting using the data of the stuff information memory. 【請求項７】 受信装置は、受信情報より送信側のフレ
ーム周期相当の予め定められた期間に発生する基準クロ
ック数を再生し、更に任意の整数倍の期間にわたり加算
する際に、加算結果を設定値内に収める計数値リミッタ
回路を備えたことを特徴とする請求項１記載のスタッフ
同期伝送装置。7. A receiving apparatus reproduces a reference clock number generated in a predetermined period corresponding to a frame period of a transmission side from received information and further adds the reference result when adding over an arbitrary integral multiple period. 2. The staff according to claim 1, further comprising a count value limiter circuit for keeping the count value within a set value.
Synchronous transmission device .