JP3316929B2 - Matrix wiring board - Google Patents
Matrix wiring boardInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はマトリックス配線基板に
関する。さらに詳しくは、絶縁性基板上に交差部分を有
する複数の配線群からなるマトリックス配線基板に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matrix wiring board. More specifically, the present invention relates to a matrix wiring substrate including a plurality of wiring groups having an intersection on an insulating substrate.
【０００２】[0002]
【従来の技術】マトリックス配線は、平面上に素子が配
置されてなる電子デバイス、たとえば電荷結合素子を用
いたカメラ用イメージセンサやアクティブマトリックス
型液晶表示パネル用の基板などに多く使用されている。
平面上に形成されるマトリックス配線において、相互に
電気的に交差しない配線からなる配線群を考える。ここ
で、２つの配線群すなわち第１の配線群と第２の配線群
からなるマトリックス配線を考える。前記第１の配線群
および第２の配線群の交差部分は絶縁膜を介して形成さ
れる。さらに前述のイメージセンサまたはアクティブマ
トリックス型液晶表示パネル用の基板では、この交差部
分に電荷結合素子または薄膜トランジスタ（以下、ＴＦ
Ｔという）などのアクティブデバイスが形成され、第１
の配線群を構成する特定の配線と第２の配線群を構成す
る特定の配線はそれぞれ交差部分のアクティブデバイス
を介して接続されている。これらのアクティブデバイス
は、第１の配線群または第２の配線群の配線から供給さ
れる電気信号によって所定の機能、たとえばＴＦＴであ
ればスイッチとしての機能を発揮するものであり、製造
工程途中や信号が入力されないばあいは、電気的には絶
縁状態になっている。このため、第１の配線群と第２の
配線群は電気的に絶縁状態にあり、配線群間に静電気が
印加されると交差部分の配線間または交差部分に形成さ
れたアクティブデバイスに過電圧が印加され、絶縁破壊
やアクティブデバイスの特性劣化などの故障が生じる。
この問題を解決するために、第１の配線群および第２の
配線群すべての配線を低抵抗の導体によって接続して、
交差部分の配線間または交差部分に形成されたアクティ
ブデバイスに過電圧が印加されることを防止する方法が
用いられている。この方法によれば、マトリックス配線
の外周部をショートリングと呼ばれるリング状に形成さ
れた低抵抗配線により各マトリックス配線を短絡させて
いる。2. Description of the Related Art Matrix wiring is widely used in electronic devices having elements arranged on a plane, for example, image sensors for cameras using charge-coupled devices, substrates for active matrix type liquid crystal display panels, and the like.
In a matrix wiring formed on a plane, a wiring group including wirings that do not electrically cross each other is considered. Here, consider a matrix wiring composed of two wiring groups, that is, a first wiring group and a second wiring group. The intersection of the first wiring group and the second wiring group is formed via an insulating film. Further, in the above-described substrate for an image sensor or an active matrix type liquid crystal display panel, a charge-coupled device or a thin film transistor (hereinafter, referred to as a TF)
An active device (such as T) is formed.
The specific wirings forming the wiring group and the specific wirings forming the second wiring group are connected to each other via active devices at intersections. These active devices exhibit a predetermined function, for example, a function as a switch in the case of a TFT, by an electric signal supplied from the wiring of the first wiring group or the wiring of the second wiring group. When no signal is input, it is electrically insulated. For this reason, the first wiring group and the second wiring group are in an electrically insulated state, and when static electricity is applied between the wiring groups, an overvoltage is applied to the active devices formed between the wirings at the intersections or at the intersections. Voltage, and failures such as dielectric breakdown and characteristic deterioration of active devices occur.
In order to solve this problem, all the wirings of the first wiring group and the second wiring group are connected by a low-resistance conductor,
A method of preventing an overvoltage from being applied to the active devices formed between the wirings at the intersection or at the intersection is used. According to this method, the outer periphery of the matrix wiring is short-circuited by a low-resistance wiring formed in a ring shape called a short ring.
【０００３】図52は、たとえば特開平2-251931号公報に
記載された従来のショートリングを有するマトリックス
配線基板を示す説明図である。図52において、701はシ
ョートリング、708は第１の配線群を構成する配線で、
このばあいソース信号線、709は第２の配線群を構成す
る配線で、このばあいゲート信号線、702はソース信号
線708とゲート信号線709の両端に形成された検査電極端
子、703はソース信号線駆動用ＩＣと接続するための端
子電極（以下、ソースＩＣ接続電極という）、704はゲ
ート信号線駆動用ＩＣと接続するための端子電極（以
下、ゲートＩＣ接続電極という）、ｅ1〜ｅ30、ｆ1〜ｆ
20はショートリング701と各信号配線との切断部であ
る。FIG. 52 is an explanatory view showing a matrix wiring board having a conventional short ring described in, for example, Japanese Patent Application Laid-Open No. 2-251931. In FIG. 52, reference numeral 701 denotes a short ring, and reference numeral 708 denotes a wiring constituting a first wiring group.
In this case, a source signal line, 709 is a wiring constituting a second wiring group, in this case, a gate signal line, 702 is a test electrode terminal formed at both ends of the source signal line 708 and the gate signal line 709, and 703 is A terminal electrode for connecting to a source signal line driving IC (hereinafter, referred to as a source IC connection electrode), 704 is a terminal electrode for connecting to a gate signal line driving IC (hereinafter, referred to as a gate IC connection electrode), e 1 ~ E 30 , f 1 ~ f
Reference numeral 20 denotes a cut portion between the short ring 701 and each signal wiring.
【０００４】図52から明らかなように、従来のショート
リングを有するマトリックス配線基板においては、ショ
ートリング701とゲートＩＣ接続電極704間およびショー
トリング701とソースＩＣ接続電極703間とはそれぞれ短
絡されており、すべての配線が短絡された状態になって
いる。また、前記短絡部にはレーザ光などにより切断す
るための切断部ｅ1・・・、ｆ1・・・が形成されてい
る。なお、図52でスイッチング素子としてのＴＦＴはソ
ース信号線708とゲート信号線709の交差部分に形成され
るが、図面では省略されている。このショートリングを
有するマトリックス配線基板を検査または実際に駆動さ
せるばあい、マトリックス配線をあらかじめショートリ
ングから切断部ｅ1〜ｅ30およびｆ1〜ｆ20をレーザ加工
によって切り離したのち行なわれる。As is apparent from FIG. 52, in a conventional matrix wiring board having a short ring, the short ring 701 and the gate IC connection electrode 704 and the short ring 701 and the source IC connection electrode 703 are short-circuited. And all the wires are short-circuited. Further, cut portions e 1, ..., F 1, ... For cutting by a laser beam or the like are formed in the short-circuit portion. In FIG. 52, a TFT as a switching element is formed at the intersection of the source signal line 708 and the gate signal line 709, but is omitted in the drawing. When the matrix wiring substrate having the short ring is inspected or actually driven, the matrix wiring is cut after cutting the cut portions e 1 to e 30 and f 1 to f 20 from the short ring in advance by laser processing.
【０００５】また、図53は同じく特開平2-251931号公報
に記載された従来のショートリングを有するマトリック
ス配線基板を示す説明図である。図53において、711は
ショートリング、712〜717は複数本のソース信号線を共
通にするショートリング（以下、ブロックショートリン
グという）718はソース信号線、719はゲート信号線、72
0〜723はショートリング711に接続された検査電極、724
〜729はブロックショートリングに接続された検査電極
端子（以下、ブロック検査電極端子という）、730、731
は駆動用ＩＣの端子電極と各信号線との接続をとるため
のＩＣ接続電極、733は各信号線の両端に形成された検
査電極端子、ａ1〜ａ4、ｂ1〜ｂ6、ｃ1〜ｃ20およびｄ1
〜ｄ30は切断部である。なお、図53でスイッチング素子
としてのＴＦＴはソース信号線718とゲート信号線719の
交差部分に形成されるが、図面では省略されている。FIG. 53 is an explanatory view showing a conventional matrix wiring board having a short ring described in Japanese Patent Application Laid-Open No. H2-251931. In FIG. 53, reference numeral 711 denotes a short ring, reference numerals 712 to 717 denote a short ring that uses a plurality of source signal lines in common (hereinafter referred to as a block short ring) 718, a source signal line, 719, a gate signal line, and 72.
0 to 723 are test electrodes connected to the short ring 711, 724
729 are test electrode terminals connected to the block short ring (hereinafter referred to as block test electrode terminals), 730 and 731
Is an IC connection electrode for connecting the terminal electrode of the driving IC to each signal line, 733 is an inspection electrode terminal formed at both ends of each signal line, a 1 to a 4 , b 1 to b 6 , c 1 to c 20 and d 1
~d 30 is cut. In FIG. 53, a TFT as a switching element is formed at an intersection of the source signal line 718 and the gate signal line 719, but is omitted in the drawing.
【０００６】このような構成にすることにより、ソース
信号線は10本以上短絡されて、共通のブロックとされ、
かつ共通したブロックごとに周辺部に形成されたショー
トリングに接続されている。このマトリックス配線基板
の検査工程においては、まずショートリング711の四角
に設けられた切断部ａ1〜ａ4にレーザ光を照射して切断
する。これによってマトリックス配線は検査電極端子72
0〜723と接続するショートリング711の切断後の各辺部
分によって短絡されたそれぞれ２組のソース信号線群と
ゲート信号線群に分離される。したがって検査電極端子
720と722のあいだまたは721と723のあいだに電圧が印加
されることにより各ブロック間のショート不良を検出す
ることができる。もし、不良が検出されれば切断部ｂ1
〜ｂ6を切断してブロック内の検査を行う。最終的に
は、切断部ｃ1〜ｃ20、ｄ1〜ｄ30をそれぞれ切断すれ
ば、すべての配線を分離独立させることができる。した
がって、ブロック内に欠陥が発生しているばあい、各信
号線を単独に分離して検査を行うことができ、検査時間
を短縮することができる。With this configuration, ten or more source signal lines are short-circuited to form a common block,
In addition, each common block is connected to a short ring formed in a peripheral portion. In the inspection process of the matrix wiring substrate, first, the cut portions a 1 to a 4 provided at the squares of the short ring 711 are cut by irradiating a laser beam. As a result, the matrix wiring becomes the inspection electrode terminal 72.
Each of the shorted rings 711 connected to 0 to 723 is separated into two sets of source signal line groups and gate signal line groups that are short-circuited by each side portion after cutting. Therefore, the test electrode terminal
When a voltage is applied between 720 and 722 or between 721 and 723, a short circuit between the blocks can be detected. If a defect is detected, the cutting part b 1
Cutting the ~b 6 inspects the block. Finally, by cutting the cut portions c 1 to c 20 and d 1 to d 30 , all the wirings can be separated and independent. Therefore, when a defect occurs in a block, each signal line can be independently tested for inspection, and the inspection time can be reduced.
【０００７】叙上のように、従来はショートリングによ
るマトリックス配線の絶縁破壊やアクティブデバイスの
破壊の防止が図られているが、各配線の断線、短絡を検
査する際にショートリングを切り離さなければならな
い。As described above, conventionally, the dielectric breakdown of the matrix wiring and the destruction of the active device due to the short ring have been prevented. No.
【０００８】[0008]
【発明が解決しようとする課題】しかし、マトリックス
配線がショートリングから切り離された状態は、前述し
たようにマトリックス配線を構成する第１の配線群と第
２の配線群は電気的に絶縁状態にあり、配線群間に静電
気が印加されると交差部分の配線間または交差部分に形
成されたアクティブデバイスに過電圧が印加され、絶縁
破壊やアクティブデバイスの特性劣化などの故障が生ず
るという問題がある。この状態で、検査工程、液晶パネ
ル組立工程、駆動用ＩＣの実装工程などを行わなければ
ならないために、これらの工程の途中でマトリックス配
線基板のある配線に電荷が供給されると、配線の交差部
分や交差部分に形成されたアクティブデバイスが静電破
壊などによって故障するという問題がある。However, when the matrix wiring is disconnected from the short ring, the first wiring group and the second wiring group constituting the matrix wiring are electrically insulated as described above. In addition, if static electricity is applied between the wiring groups, an overvoltage is applied to the active devices formed between the wirings at the intersections or at the intersections, causing a problem such as dielectric breakdown or deterioration of the characteristics of the active devices. In this state, an inspection process, a liquid crystal panel assembling process, a driving IC mounting process, and the like have to be performed. There is a problem that an active device formed in a part or an intersection part breaks down due to electrostatic breakdown or the like.
【０００９】また、図53のマトリックス配線基板では、
配線ブロックを構成する配線間では短絡されているもの
の、配線ブロック間は電気的に絶縁されているために、
配線ブロック間に静電気が印加されると、他の配線ブロ
ックとのあいだには電位差が発生する。そのため前記電
荷が供給された配線を含む配線ブロックと他の配線ブロ
ックの交差部分および交差部分に形成されたＴＦＴの静
電破壊あるいは特性劣化などの故障が発生するという問
題がある。In the matrix wiring board shown in FIG.
Although there is a short circuit between the wires that make up the wiring blocks, the wiring blocks are electrically insulated,
When static electricity is applied between the wiring blocks, a potential difference is generated between the wiring blocks and other wiring blocks. Therefore, there is a problem that a failure such as electrostatic breakdown or deterioration of characteristics of a TFT formed at a crossing portion of a wiring block including the wiring to which the charge is supplied and another wiring block and a crossing portion occurs.
【００１０】本発明は、かかる問題を解消するためにな
されたもので、マトリックス配線基板の電気的に絶縁さ
れた交差部分あるいは交差部分に形成されたアクティブ
デバイスの絶縁破壊や特性劣化などの故障を発生させる
ことなく、マトリックス配線の短絡および断線などの電
気的検査を行うことができるマトリックス配線基板を提
供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and it is intended to prevent a failure such as dielectric breakdown or characteristic deterioration of an electrically insulated intersection or an active device formed at the intersection in a matrix wiring board. An object of the present invention is to provide a matrix wiring board capable of performing an electrical inspection such as a short circuit and a disconnection of a matrix wiring without causing the occurrence.
【００１１】[0011]
【課題を解決するための手段】本発明にかかわるマトリ
ックス配線基板は、絶縁性基板の上に導体により形成さ
れた第１の配線群と、第１の配線群と電気的に絶縁され
た交差部分を有する導体により形成された第２の配線群
とから構成されるマトリックス配線基板であって、第１
の配線群の少なくとも一部の配線の端部を連結する少な
くとも１本の第１の低抵抗配線と第２の配線群の少なく
とも一部の配線の端部を連結する少なくとも１本の第２
の低抵抗配線とが設けられ、第１の低抵抗配線と第２の
低抵抗配線とが、直流または交流に対して電気的スイッ
チの機能を有する素子を介して接続されてなり、電気的
スイッチの機能を有する素子が、画素ＴＦＴより厚さの
薄い絶縁膜を有するショート用ＴＦＴであって一定電圧
値以上の電圧が印加されることにより不可逆的に導通状
態となるスイッチング素子であることを特徴とする。A matrix wiring board according to the present invention comprises a first wiring group formed of a conductor on an insulating substrate, and an intersection portion electrically insulated from the first wiring group. A second wiring group formed of a conductor having
At least one first low-resistance wire connecting at least a portion of wires of at least one of the second wire group and at least one second wire connecting at least a portion of wires of at least one of the second wire group.
Low resistance wiring and is provided, the first low-resistance wiring and a second low-resistance wiring, be connected via a device having a function of electrical switches with respect to direct current or alternating current, electrical
An element having a switch function is thinner than the pixel TFT.
A short-circuit TFT with a thin insulating film and constant voltage
Irreversibly conductive by applying a voltage higher than the value
The switching element is in a state .
【００１２】[0012]
【００１３】本発明に係わるさらに他のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第１
の配線群と、第１の配線群と電気的に絶縁された交差部
分を有する導体により形成された第２の配線群とから構
成されるマトリックス配線基板であって、第１の配線群
の１本の配線の少なくとも一方の端部または複数本の配
線の少なくとも一方の端部の連結部に少なくとも１個の
第１のスイッチング素子の一端側が接続され、第１のス
イッチング素子の他端側が第２の配線群の各配線の端部
と直接または第２のスイッチング素子を介して接続され
てなり、前記第１および／または第２のスイッチング素
子が導通状態から絶縁状態に不可逆的に変化するスイッ
チング素子と絶縁状態から導通状態に不可逆的に変化す
るスイッチング素子が直列に接続された複合化スイッチ
ング素子が少なくとも２個並列に接続されてなることを
特徴とする。 [0013] Still another matrix wiring board according to the present invention is a first matrix wiring board formed of a conductor on an insulating substrate.
And a second wiring group formed by conductors having intersections electrically insulated from the first wiring group, the matrix wiring board comprising: One end of at least one first switching element is connected to at least one end of one of the wirings or a connecting portion of at least one end of the plurality of wirings, and the other end of the first switching element is connected to a second one. The first and / or second switching elements are connected directly or via a second switching element to an end of each wiring of the wiring group
Switch that changes irreversibly from a conducting state to an insulating state.
Irreversibly changes from insulated to conducting
Switch with multiple switching elements connected in series
That at least two switching elements are connected in parallel.
Features.
【００１４】[0014]
【００１５】本発明に係わるさらに他のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第１
の配線群と、第１の配線群と電気的に絶縁された交差部
分を有する導体により形成された第２の配線群から構成
されるマトリックス配線基板であって、少なくとも一方
のマトリックス配線群を構成する各配線ごとの両端また
は複数本の配線の両端の接続部ごとに直流または交流に
対して電気的スイッチの機能を有する素子が設けられて
なり、電気的スイッチの機能を有する素子が、インダク
タであることを特徴とする。 Still another matrix wiring board according to the present invention is a first matrix wiring board formed of a conductor on an insulating substrate.
And a second wiring group formed by conductors having intersections electrically insulated from the first wiring group, wherein at least one matrix wiring group is formed. An element having a function of an electrical switch for direct current or alternating current is provided at each end of each wiring or at each connection at both ends of a plurality of wirings.
The element having the function of an electrical switch is
Data.
【００１６】本発明に係わるさらに他のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第１
の配線群と、第１の配線群と電気的に絶縁された交差部
分を有する導体により形成された第２の配線群から構成
されるマトリックス配線基板であって、少なくとも一方
のマトリックス配線群を構成する各配線ごとの両端また
は複数本の配線の両端の接続部ごとに直流または交流に
対して電気的スイッチの機能を有する素子が設けられて
なり、電気的スイッチの機能を有する素子が、インダク
タと抵抗体とが直列接続された素子であることを特徴と
する。 Still another matrix arrangement according to the present invention
The wire substrate is a first substrate formed of a conductor on an insulating substrate.
And a crossing portion electrically insulated from the first wiring group
Composed of a second group of wirings formed by conductors having different portions
Matrix wiring board, at least one of
Or both ends of each wiring that constitutes the matrix wiring group
Is DC or AC for each connection at both ends of multiple wires.
On the other hand, an element having the function of an electrical switch is provided.
Becomes, the element having a function of electrical switches, and wherein the inductor and a resistor are connected in series elements
I do.
【００１７】本発明に係わるさらに他のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第１
の配線群と、第１の配線群と電気的に絶縁された交差部
分を有する導体により形成された第２の配線群とから構
成されるマトリックス配線基板であって、各配線の両端
が該マトリックス配線基板上に平面的に櫛状に形成され
たキャパシタの一方の電極に接続され、キャパシタの他
方の電極が等電位パスに接続されているものである。Still another matrix wiring board according to the present invention is a first matrix wiring board formed of a conductor on an insulating substrate.
And a second wiring group formed of conductors having intersections electrically insulated from the first wiring group, wherein both ends of each wiring are arranged in the matrix. The capacitor is connected to one electrode of a capacitor formed in a planar comb shape on a wiring board, and the other electrode of the capacitor is connected to an equipotential path.
【００１８】[0018]
【００１９】本発明に係わるさらに他のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第１
の配線群と、第１の配線群と電気的に絶縁された交差部
分を有する導体により形成された第２の配線群とから構
成されるマトリックス配線基板であって、マトリックス
配線のすべての端部が、マトリックス配線の抵抗よりも
高い抵抗を有し、かつ、交差部の配線間絶縁抵抗値より
も低い抵抗からなる抵抗配線で接続されるとともに、マ
トリックス配線の各配線の両端がマトリックス配線基板
上に形成されたキャパシタの一方の電極に接続され、キ
ャパシタの他方の電極が等電位パスに接続されているも
のである。Still another matrix wiring board according to the present invention is a first matrix wiring board formed of a conductor on an insulating substrate.
And wiring group, a matrix wiring board composed of a second wiring group formed by a conductor having a first wiring group and electrically insulated intersection, all the ends of the matrix wiring Are connected by resistance wiring having a resistance higher than the resistance of the matrix wiring and a resistance lower than the insulation resistance between the wirings at the intersection, and both ends of each wiring of the matrix wiring are on the matrix wiring board. Is connected to one electrode of a capacitor formed on the other side, and the other electrode of the capacitor is connected to an equipotential path.
【００２０】[0020]
【作用】本発明によれば、各マトリックス配線のすべて
と接続される低抵抗配線の途中に、直流または交流に対
して電気的スイッチの機能を有する素子として画素ＴＦ
Ｔより厚さの薄い絶縁膜を有するショート用ＴＦＴが設
けられているため、マトリックス配線基板の電気特性の
検査工程において、このマトリックス配線に外部から電
気信号を入力するばあいには絶縁状態を選択し、電気信
号を入力しないばあいには導通状態を選択することがで
きる。スイッチング素子を絶縁状態としたばあい、この
スイッチング素子によって低抵抗配線は各配線ごとの個
々にまたは遂次複数に分割され、その各々は絶縁される
ため、マトリックス配線はそれぞれ分割された低抵抗配
線に接続されるすべてのマトリックス配線を一つの配線
群として、複数の絶縁された配線群となる。これらの配
線群は絶縁されているため、それぞれに独立した電気信
号を入力することができ、マトリックス配線基板の電気
特性の検査をすることができる。According to the present invention, a pixel TF is provided as an element having an electric switch function for direct current or alternating current in the middle of a low resistance wiring connected to all of the matrix wirings.
Since a short-circuit TFT having an insulating film thinner than T is provided, an insulating state is selected when an electric signal is externally input to the matrix wiring in a process of inspecting electric characteristics of the matrix wiring substrate. However, when no electric signal is input, the conduction state can be selected. When the switching element is in an insulated state, the low-resistance wiring is divided individually or sequentially into a plurality of wirings by the switching element, and each of them is insulated. All the matrix wirings connected to are connected to one wiring group to form a plurality of insulated wiring groups. Since these wiring groups are insulated, independent electrical signals can be input to each of them, and the electrical characteristics of the matrix wiring board can be inspected.
【００２１】一方、電気的スイッチの機能を有する素子
を導通状態としたばあい、低抵抗配線は一本の連続した
配線となり、すべてのマトリックス配線が低抵抗配線に
より接続される。このため、ある二つのマトリックス配
線間に静電気が印加されても、主にこの低抵抗配線に電
流が流れ、その電圧降下により静電気により発生した二
つの配線間の電圧は打ち消される。したがって、二つの
マトリックス配線の絶縁された交差部分に過電圧が印加
されず交差部分に設けられるアクティブデバイスを絶縁
破壊または劣化させない。On the other hand, when the element having the function of the electric switch is turned on, the low-resistance wiring becomes one continuous wiring, and all the matrix wirings are connected by the low-resistance wiring. Therefore, even if static electricity is applied between certain two matrix wirings, a current mainly flows through the low-resistance wiring, and the voltage drop between the two wirings is canceled by the voltage drop. Therefore, an overvoltage is not applied to the insulated intersection of the two matrix wirings, and the active device provided in the intersection does not break down or deteriorate.
【００２２】[0022]
【００２３】[0023]
【００２４】[0024]
【００２５】また、電気的スイッチの機能を有する素子
として、画素ＴＦＴより厚さの薄い絶縁膜を有するショ
ート用ＴＦＴであって一定電圧値以上の電圧が印加され
ることにより不可逆的に導通状態となるスイッチング素
子が用いられることにより、静電気の供給によって発生
する二つの配線間の電圧が一定値以上になるとスイッチ
ング素子が導通状態となって電流が流れ、その電圧降下
により静電気により発生した二つの配線間の電圧は消費
され、二つのマトリックス配線の絶縁された交差部分に
過電圧が印加されない。As an element having the function of an electric switch , a display having an insulating film thinner than a pixel TFT is used.
A switching element which is irreversibly turned on when a voltage higher than a certain voltage value is applied is used as a switching TFT, so that a voltage between two wirings generated by supply of static electricity is higher than a certain value. Then, the switching element becomes conductive and a current flows, the voltage between the two wires generated by the static electricity due to the voltage drop is consumed, and no overvoltage is applied to the insulated intersection of the two matrix wires.
【００２６】[0026]
【００２７】[0027]
【００２８】また、各マトリックス配線の端部に導通状
態から絶縁状態に不可逆的に変化するスイッチング素子
と絶縁状態から導通状態に不可逆的に変化することがで
きるスイッチング素子を直列に接続した複合化スイッチ
ング素子が設けられているため、検査工程前では絶縁状
態から導通状態に不可逆的に変化することができるスイ
ッチング素子を導通状態にして複合化スイッチング素子
を導通状態とすることによって、低抵抗配線は一本の連
続した配線となり、すべてのマトリックス配線が低抵抗
配線で接続される。このため、ある二つのマトリックス
配線間に静電気が印加されても、主にこの低抵抗配線に
電流が流れ、その電圧降下により静電気により発生した
二つの配線間の電圧は消費され、２つのマトリックス配
線の絶縁された交差部分に過電圧が印加されない。検査
工程においては、導通状態から絶縁状態に不可逆的に変
化することができるスイッチング素子を絶縁状態とする
ことにより、マトリックス配線基板の検査をすることが
できる。検査終了後は、前記複合化スイッチング素子と
並列接続された複合化スイッチング素子の絶縁状態から
導通状態に不可逆的に変化することができるスイッチン
グ素子を導通状態にして複合化スイッチング素子を導通
状態とすることによって、静電気による絶縁破壊などの
故障を防止することができる。A composite switching system in which a switching element that irreversibly changes from a conductive state to an insulating state and a switching element that can irreversibly change from an insulating state to a conductive state is connected in series to the end of each matrix wiring is provided. Since the element is provided, before the inspection step, the switching element that can irreversibly change from the insulated state to the conductive state is made conductive and the composite switching element is made conductive so that the low-resistance wiring is reduced. It becomes a continuous line of books, and all the matrix lines are connected by low-resistance lines. Therefore, even if static electricity is applied between certain two matrix wirings, a current mainly flows through the low-resistance wiring, and a voltage drop between the two wirings caused by the static electricity is caused by the voltage drop. No overvoltage is applied to the insulated intersections. In the inspection step, the switching element, which can irreversibly change from the conductive state to the insulated state, is insulated, so that the matrix wiring board can be inspected. After the inspection is completed, the switching elements that can irreversibly change from the insulating state to the conduction state of the composite switching element connected in parallel with the composite switching element are brought into the conduction state, and the composite switching element is brought into the conduction state. This can prevent failure such as dielectric breakdown due to static electricity.
【００２９】また、少なくとも一方のマトリックス配線
群を構成する各マトリックス配線の端部に直流または交
流に対して電気的スイッチの機能を有する素子が設けら
れているため、マトリックス配線基板の検査工程や実際
に駆動するばあいには該スイッチ機能を有する素子を導
通状態とし、その他の製造工程では絶縁状態を選択す
る。このスイッチ機能を有する素子を絶縁状態にするこ
とにより、マトリックス配線はフローティング状態とな
り、かつ、外部との接触面積が減少するために、該配線
に静電気が供給されるのを防止できる。 Further, since the provided element having a function of electrical switches with respect to direct current or alternating current even without least an end portion of each matrix wiring constituting one of the matrix wiring group, the inspection process of the matrix wiring board In the case of actual driving, the element having the switch function is made conductive, and in other manufacturing steps, the insulating state is selected. By making the element having the switch function insulated, the matrix wiring is in a floating state and the contact area with the outside is reduced, so that the supply of static electricity to the wiring can be prevented.
【００３０】[0030]
【００３１】[0031]
【００３２】また、前記電気的スイッチの機能を有する
素子としてインダクタが用いられることにより、該イン
ダクタのマトリックス配線の端部側から供給される高い
周波数成分を有する電圧信号に対して、高いインピーダ
ンスとして働き、マトリックス配線の交差部に過電圧が
印加されることを防止する。Further, since an inductor is used as an element having the function of the electric switch, it acts as a high impedance for a voltage signal having a high frequency component supplied from the end of the matrix wiring of the inductor. In addition, an overvoltage is prevented from being applied to the intersection of the matrix wiring.
【００３３】[0033]
【００３４】さらに、前記電気的スイッチの機能を有す
る素子として直列接続されたインダクタと抵抗体が用い
られることにより、該抵抗体およびインダクタのマトリ
ックス配線の端部側から供給される高い周波数成分を有
する電圧信号に対して、該抵抗体およびインダクタと並
列な容量成分と共にローパスフィルタを構成し、マトリ
ックス配線の交差部分に急峻な過電圧が印加されること
を防止する。Further, by using an inductor and a resistor connected in series as an element having the function of the electric switch, a high frequency component supplied from the end of the matrix wiring of the resistor and the inductor is provided. A low-pass filter is formed for a voltage signal together with a capacitance component in parallel with the resistor and the inductor, thereby preventing a sharp overvoltage from being applied to the intersection of the matrix wiring.
【００３５】また、一方の電極が各配線の端部に接続さ
れ、他方の電極が等電位パスに接続されたキャパシタが
マトリックス配線基板上に平面的に櫛状に設けられてい
るため、マトリックス配線に印加される高い周波数成分
を有する電圧信号に対して、低いインピーダンスとして
作用し、等電位パスとのあいだに電流が流れて、マトリ
ックス配線の交差部分に急峻な過電圧が印加されること
を防止する。Further, since a capacitor in which one electrode is connected to an end of each wiring and the other electrode is connected to an equipotential path is provided on the matrix wiring substrate in a planar comb shape , the matrix wiring Acts as a low impedance for voltage signals having high frequency components applied to the circuit, preventing current from flowing between the equipotential paths and applying a steep overvoltage to the intersection of the matrix wiring. .
【００３６】[0036]
【００３７】また、等電位パスとは別に、マトリックス
配線の抵抗値よりも高い抵抗を有し、かつ、該交差部分
の配線間絶縁抵抗値よりも低くなるような抵抗配線で接
続され、かつ、等電位パスとマトリックス配線とがキャ
パシタを介して接続されているため、静電気が配線間に
生じても抵抗配線とキャパシタの両方で電流を流し等電
位にし、過電圧を防止する。とくに高周波電圧をキャパ
シタで短絡することができるため、高周波ノイズにも効
果がある。また、通常時は配線間は高抵抗状態にあるた
め、配線基板の検査に支障はない。In addition , apart from the equipotential paths, they are connected by resistance wiring having a resistance higher than the resistance of the matrix wiring and lower than the insulation resistance between the wirings at the intersection, and Since the equipotential path and the matrix wiring are connected via the capacitor, even if static electricity is generated between the wirings, a current flows through both the resistance wiring and the capacitor to make them equipotential, thereby preventing an overvoltage. In particular, since a high-frequency voltage can be short-circuited by a capacitor, it is also effective for high-frequency noise. In addition, since the wirings are in a high resistance state during normal times, there is no problem in inspecting the wiring board.
【００３８】[0038]
【実施例】つぎに本発明のマトリックス配線基板を図面
を参照しながら説明する。Next, a matrix wiring board of the present invention will be described with reference to the drawings.
【００３９】本発明ではマトリックス配線基板の第１配
線群および／または第２の配線群の少なくとも一端側に
直流または交流に対して電気的スイッチの機能を有する
素子が各マトリックス配線ごとにまたは数本もしくは全
部のブロックにまとめた配線ごとに接続され、導通状態
と絶縁状態をスイッチできるようにされている。このス
イッチ機能を有する素子としては、トランジスタなどか
らなる種々のスイッチング素子、キャパシタ、キャパシ
タと抵抗体との並列接続素子、インダクタ、インダクタ
と抵抗体との直列接続素子、抵抗体などを使用すること
ができる。以下に各素子およびその接続方法の実施例に
ついて詳細に説明する。In the present invention, at least one end of the first wiring group and / or the second wiring group of the matrix wiring board has an element having a function of an electric switch for direct current or alternating current for every matrix wiring or several elements. Alternatively, they are connected to each of the wirings arranged in all the blocks so that the conductive state and the insulated state can be switched. As the element having the switching function, various switching elements such as transistors, capacitors, parallel-connected elements of capacitors and resistors, inductors, series-connected elements of inductors and resistors, resistors, and the like can be used. it can. Hereinafter, embodiments of each element and a connection method thereof will be described in detail.
【００４０】［実施例１］図１は本発明の実施例１のＴ
ＦＴアクティブマトリックス配線基板の構成を示す説明
図である。図１において、101はゲート信号配線、102は
ソース信号配線で、ゲート信号配線101とソース信号配
線102の交差部にＴＦＴが形成されているが、図面では
省略されている。103ａ、113ａはゲート側の検査電極端
子、104ａ、114ａはソース側の検査電極端子である。10
5ａ、105ｂはそれぞれ全数のソース信号配線群の一方、
および全数のゲート信号配線群の一方を共通に短絡させ
る低抵抗配線（ショートリング）、106はトランジスタ
で、そのソース106ａおよびドレイン106ｂはそれぞれ低
抵抗配線105ｂ、105ａに接続され、ゲート106ｃは一方
の電極がアースされたスイッチング容量107の他方の電
極側に接続され、その接続点にスイッチング容量107に
電荷を加えるための電極端子108が接続されている。ス
イッチング容量107としてはＴＦＴの性能などによって
も異なるが、たとえば、１〜100μＦ程度のものを使用
することができる。[Embodiment 1] FIG. 1 is a view showing a T in Embodiment 1 of the present invention.
FIG. 3 is an explanatory diagram illustrating a configuration of an FT active matrix wiring board. In FIG. 1, 101 is a gate signal line, 102 is a source signal line, and a TFT is formed at the intersection of the gate signal line 101 and the source signal line 102, but is omitted in the drawing. 103a and 113a are inspection electrode terminals on the gate side, and 104a and 114a are inspection electrode terminals on the source side. Ten
5a and 105b are ones of all the source signal wiring groups,
And a low-resistance wiring (short ring) for commonly short-circuiting one of all the gate signal wiring groups, a transistor 106, a source 106a and a drain 106b thereof are connected to low-resistance wirings 105b and 105a, respectively, and a gate 106c is connected to one of the low-resistance wirings 105b and 105a. The electrode is connected to the other electrode side of the earthed switching capacitor 107, and an electrode terminal 108 for applying a charge to the switching capacitor 107 is connected to the connection point. The switching capacitance 107 varies depending on the performance of the TFT and the like, but for example, a capacitance of about 1 to 100 μF can be used.
【００４１】通常時、すなわちゲート信号配線とソース
信号配線間での短絡検査時以外のときは、電極端子108
より、一定の正電圧を印加して、スイッチング容量107
に電荷を与え、トランジスタ106のゲート106ｃの電位を
上げ、トランジスタ106をオン状態にしてソース106ａと
ドレイン106ｂ間を導通させておく。これにより、105ａ
と105ｂの低抵抗配線間が短絡され、従来のショートリ
ングとしての役割を果たす。このとき、ゲート信号配線
101またはソース信号配線102の断線検査をすることがで
きる。At normal times, that is, except for a short circuit test between the gate signal wiring and the source signal wiring, the electrode terminal 108
By applying a constant positive voltage, the switching capacitance 107
, The potential of the gate 106c of the transistor 106 is increased, and the transistor 106 is turned on to keep the source 106a and the drain 106b conductive. As a result, 105a
And the low-resistance wirings 105b are short-circuited and serve as a conventional short ring. At this time, the gate signal wiring
A disconnection test of the source signal wiring 101 or the source signal wiring 102 can be performed.
【００４２】一方、ゲート信号配線101とソース信号配
線間102とのあいだの短絡検査時は、電極端子108を接地
し、トランジスタ106をオフ状態にして、低抵抗配線105
ａ、105ｂのあいだを絶縁することにより、検査電極端
子103ａ、・・・と104ａ、・・・とのあいだの導通を検
査することによってゲート信号配線101とソース信号配
線102の短絡を検査することができる。ただし、ゲート
信号配線101とソース信号配線102とのあいだに短絡が生
じたばあい、短絡場所、短絡の個数を限定することはで
きない。On the other hand, when inspecting a short circuit between the gate signal wiring 101 and the source signal wiring 102, the electrode terminal 108 is grounded, the transistor 106 is turned off, and the low resistance wiring 105
a, 105b is inspected for short-circuit between the gate signal line 101 and the source signal line 102 by inspecting continuity between the inspection electrode terminals 103a,... and 104a,. Can be. However, if a short circuit occurs between the gate signal line 101 and the source signal line 102, the location of the short circuit and the number of short circuits cannot be limited.
【００４３】［実施例２］前記実施例１では、すべての
信号配線群の一方およびすべてのソース配線の一方を低
抵抗配線により短絡したが、本実施例では図２に示すよ
うに数本のゲート信号配線群の一方および数本のソース
配線群の一方を各低抵抗配線105ａ〜105ｄにより短絡
し、トランジスタ106Ａ〜106Ｄおよびキャパシタ107Ａ
〜107Ｄにそれぞれブロックごとに接続されている。そ
のため、前記実施例のゲート信号配線101とソース信号
配線102の短絡検査のときは、電極端子108Ａを接地し、
トランジスタ106Ａをオフ状態にして、低抵抗配線105ａ
と105ｂの各配線間を絶縁することにより、検査電極端
子103ａ、103ｂ、103ｃと104ｄ、104ｅ、104ｆの各電極
間の導通を検査することによって、ブロック110でのゲ
ート信号配線101とソース信号配線102との短絡を検査す
ることができる。ただし、ブロック110内の信号配線101
とソース配線102のあいだに短絡が生じたばあい、短絡
場所、短絡の個数を限定することはできない。[Second Embodiment] In the first embodiment, one of all signal wiring groups and one of all source wirings are short-circuited by low-resistance wiring. In this embodiment, however, as shown in FIG. One of the gate signal wiring groups and one of several source wiring groups are short-circuited by each of the low resistance wirings 105a to 105d, and the transistors 106A to 106D and the capacitor 107A are short-circuited.
To 107D for each block. Therefore, during the short-circuit inspection of the gate signal wiring 101 and the source signal wiring 102 in the above embodiment, the electrode terminal 108A is grounded,
The transistor 106A is turned off and the low-resistance wiring 105a is turned off.
The gate signal wiring 101 and the source signal wiring in the block 110 are tested by checking the continuity between the test electrode terminals 103a, 103b, 103c and 104d, 104e, 104f by insulating the wiring between A short circuit with 102 can be inspected. However, the signal wiring 101 in the block 110
If a short circuit occurs between the source wiring 102 and the short circuit, the location of the short circuit and the number of short circuits cannot be limited.
【００４４】［実施例３］図３は本発明の実施例３のＴ
ＦＴアクティブマトリックス配線基板の構成を示す説明
図である。図３において101はゲート信号配線、102はソ
ース信号配線、ゲート信号配線101とソース信号配線102
の交差部にＴＦＴが形成されているが図面では省略され
ている。103ａ、103ｂ・・・、113ａ、113ｂ・・・は、
ゲート側検査電極、104ａ、104ｂ・・・、114ａ、114ｂ
・・・はソース側検査電極である。さらに106はトラン
ジスタで、そのソース106ａ側がソース信号配線102また
はゲート信号配線101に接続され、ドレイン106ｂ側が低
抵抗配線105に接続され、ゲート106ｃがすべて短絡さ
れ、一方の電極がアースされたスイッチング容量107の
他方の電極側に接続され、その接続点にスイッチング容
量107に電荷を加えるための電極端子108が接続されてい
る。[Embodiment 3] FIG. 3 is a graph showing T in Embodiment 3 of the present invention.
FIG. 3 is an explanatory diagram illustrating a configuration of an FT active matrix wiring board. 3, 101 is a gate signal line, 102 is a source signal line, and the gate signal line 101 and the source signal line 102
Are formed at the intersections of, but are omitted in the drawing. ..., 103a, 103b ..., 113a, 113b ...
Gate side inspection electrode, 104a, 104b ..., 114a, 114b
.. Are source-side inspection electrodes. A switching capacitor 106 has a source 106a connected to the source signal wiring 102 or the gate signal wiring 101, a drain 106b connected to the low-resistance wiring 105, all the gates 106c short-circuited, and one electrode grounded. An electrode terminal 108 for applying a charge to the switching capacitor 107 is connected to a connection point of the other electrode side of the electrode 107.
【００４５】通常時、すなわち配線検査時以外のとき
は、電極端子108より、一定の電圧を印加して、スイッ
チング容量107に電荷を与え、トランジスタ106のゲート
106ｃの電位を上げ、トランジスタ106をオン状態にして
ソース106ａとドレイン106ｂ間を導通させておく。これ
により、ゲート信号配線101と低抵抗配線105のあいだお
よびソース信号配線102と低抵抗配線105のあいだが短絡
され、従来のショートリングとしての役割を果たす。At normal times, that is, other than at the time of wiring inspection, a constant voltage is applied from the electrode terminal 108 to apply a charge to the switching capacitor 107, and the gate of the transistor 106
The potential of the transistor 106c is increased to turn on the transistor 106 so that the source 106a and the drain 106b are electrically connected. As a result, a short circuit occurs between the gate signal wiring 101 and the low-resistance wiring 105 and between the source signal wiring 102 and the low-resistance wiring 105, thereby serving as a conventional short ring.
【００４６】一方、ゲート信号配線101とソース信号配
線102のあいだでの短絡検査時は、電極端子108を接地
し、トランジスタ106をオフ状態にして、ソース信号配
線101と低抵抗配線105のあいだおよびゲート信号配線10
2と低抵抗配線105のあいだを絶縁することにより、検査
電極端子103ａ、・・・と104ａ、・・・のあいだの導通
を検査することによってゲート信号配線101とソース信
号配線102の短絡を検査することができる。同様にし
て、ゲート信号配線101またはソース信号配線102の断線
検査、隣接配線間の短絡検査をすることができることは
いうまでもない。On the other hand, at the time of a short circuit test between the gate signal wiring 101 and the source signal wiring 102, the electrode terminal 108 is grounded, the transistor 106 is turned off, and the connection between the source signal wiring 101 and the low resistance wiring 105 and Gate signal wiring 10
2 and the low-resistance wiring 105 are insulated to test for continuity between the test electrode terminals 103a,... And 104a,. can do. Similarly, it is needless to say that a disconnection inspection of the gate signal wiring 101 or the source signal wiring 102 and a short-circuit inspection between adjacent wirings can be performed.
【００４７】［実施例４］前記実施例３では、ゲート信
号配線群またはソース信号配線群の両端すべてにトラン
ジスタを設置したが、本実施例では図４に示すように、
片側の終端のみ数本を短絡させ、短絡部分にトランジス
タを接続することによって、ゲート信号配線とソース信
号配線間での短絡検査時では、検査電極端子103ａ、・
・・と104ａ、・・・のあいだの導通を検査することに
よってブロック内のゲート信号配線101とソース信号配
線102の短絡を一度に検査することができ、検査を高速
化することができる。ただし、ブロック内のゲート信号
配線とソース信号配線間に短絡が生じたばあい、短絡場
所、短絡の個数を限定することはできない。同様にし
て、ソース信号配線またはゲート信号配線の断線検査を
することができることはいうまでもない。Fourth Embodiment In the third embodiment, transistors are provided at both ends of the gate signal wiring group or the source signal wiring group. In this embodiment, as shown in FIG.
By short-circuiting only some of the terminals on one side and connecting a transistor to the short-circuited portion, the inspection electrode terminals 103a,.
By inspecting the continuity between... And 104a,... The short-circuit between the gate signal wiring 101 and the source signal wiring 102 in the block can be inspected at once, and the inspection can be speeded up. However, if a short circuit occurs between the gate signal wiring and the source signal wiring in the block, the location of the short circuit and the number of short circuits cannot be limited. Similarly, it goes without saying that the disconnection inspection of the source signal wiring or the gate signal wiring can be performed.
【００４８】［実施例５］前記実施例３では、ゲート信
号配線101とソース信号配線102の両端すべてにトランジ
スタを設置したが、本実施例では図５に示すように、隣
り合うゲート信号配線101を左右互い違いになるように
短絡して、その部分にトランジスタを接続するか、また
は、隣り合うソース信号配線102を上下互い違いになる
ように短絡して、その部分にトランジスタを接続するよ
うにしたものである。これによって、ゲート信号配線10
1とソース信号配線102間での短絡検査時は検査電極端子
103ａ、・・・と104ａ、・・・のあいだの導通を検査す
ることによってブロック内のゲート信号配線101とソー
ス信号配線102の短絡を４カ所同時に検査することがで
き、検査を高速化することができる。さらに、短絡が生
じたばあい、検査電極間の組合わせを変えることによっ
て短絡個所を判断することができる。Fifth Embodiment In the third embodiment, transistors are provided at both ends of the gate signal wiring 101 and the source signal wiring 102. In this embodiment, as shown in FIG. Are short-circuited so that they are alternately left and right, and a transistor is connected to that part, or the adjacent source signal wiring 102 is short-circuited so that they are alternately up and down, and a transistor is connected to that part. It is. As a result, the gate signal wiring 10
Inspection electrode terminal during short circuit inspection between 1 and source signal wiring 102
By inspecting the continuity between 103a,... And 104a,..., The short circuit between the gate signal wiring 101 and the source signal wiring 102 in the block can be simultaneously inspected at four places, thereby speeding up the inspection. Can be. Furthermore, if a short circuit occurs, the location of the short circuit can be determined by changing the combination between the test electrodes.
【００４９】また、ゲート信号配線101またはソース信
号配線102の断線検査を一括して行なうことができるこ
とはいうまでもない。Needless to say, the inspection for disconnection of the gate signal wiring 101 or the source signal wiring 102 can be performed collectively.
【００５０】［実施例６］図６は本発明の実施例６のＴ
ＦＴアクティブマトリックス配線基板の構成を示す説明
図である。図６において101はゲート信号配線、102はソ
ース信号配線で、ゲート信号配線101とソース信号配線1
02の交差部にＴＦＴが形成されているが図面では省略さ
れている。ゲート信号配線101とソース信号配線102の一
端側の検査電極端子103ａ、・・・および104ａ、・・・
の先がすべて低抵抗配線105ｂ、105ａによって短絡さ
れ、他端には検査電極端子113ａ、・・・および114ａ、
・・・が設けられている。ゲート側の低抵抗配線105ｂ
とソース側の低抵抗配線105ａはキャパシタ121を介して
接続されている。キャパシタ121としては、ＴＦＴの性
能などによっても異なるが、たとえば１〜100μＦ程度
のものを使用することができる。[Embodiment 6] FIG. 6 is a graph showing a T value of Embodiment 6 of the present invention.
FIG. 3 is an explanatory diagram illustrating a configuration of an FT active matrix wiring board. 6, reference numeral 101 denotes a gate signal line, 102 denotes a source signal line, and the gate signal line 101 and the source signal line 1
Although a TFT is formed at the intersection of 02, it is omitted in the drawing. .. And 104a,... At one end of the gate signal wiring 101 and the source signal wiring 102.
Are short-circuited by low-resistance wirings 105b and 105a, and test electrode terminals 113a,.
Are provided. Gate side low resistance wiring 105b
And the low-resistance wiring 105 a on the source side are connected via a capacitor 121. As the capacitor 121, for example, a capacitor having a capacitance of about 1 to 100 μF can be used depending on the performance of the TFT.
【００５１】通常時は、検査電極113ａ、・・・と114
ａ、・・・のあいだに静電気が生じても、静電気によっ
て生じる瞬間的な過電圧は交流信号とみなされるためキ
ャパシタを通してゲート側の低抵抗配線とソース側の低
抵抗配線間が導通状態になる。したがって、ゲート信号
配線101とソース信号配線102の交差部分で絶縁破壊が生
じるおそれがない。Normally, the inspection electrodes 113a,.
Even if static electricity is generated during a,..., the instantaneous overvoltage caused by the static electricity is regarded as an AC signal, so that the low-resistance wiring on the gate side and the low-resistance wiring on the source side pass through a capacitor. Therefore, there is no possibility that dielectric breakdown occurs at the intersection of the gate signal wiring 101 and the source signal wiring 102.
【００５２】また、ゲート信号配線101とソース信号配
線102の短絡検査には、検査電極端子113ａ、・・・と11
4ａ、・・・とのあいだに直流信号を流すことによって
測定することができる。また、ゲート信号配線とソース
信号配線の断線検査をできることもいうまでもない。Further, the inspection electrode terminals 113a,.
4a,... Can be measured by passing a DC signal. Needless to say, the disconnection inspection of the gate signal wiring and the source signal wiring can be performed.
【００５３】［実施例７］前記実施例６では、ゲート信
号配線101側の低抵抗配線とソース信号配線102側の低抵
抗配線のあいだにキャパシタを形成したが、本実施例で
は図７に示すように、ゲート信号配線101側の低抵抗配
線105ｂとソース信号配線102側の低抵抗配線105ａのあ
いだにキャパシタ121と低抵抗体122とが並列に接続され
ているため、検査電極端子103ａ、・・・と104ａ、・・
・のあいだに静電気が生じても、静電気の交流成分はキ
ャパシタ121を通してゲート信号配線101側の低抵抗配線
105ｂとソース信号配線102側の低抵抗配線105ａが導通
され、また、静電気の直流成分は抵抗体122によって消
費されるため、ゲート信号配線101とソース信号配線102
の交差部分で絶縁破壊が生じるおそれがない。抵抗体12
2としてはＴＦＴの性能などによっても異なるが、たと
えば50〜100ＭΩ程度のものを使用することができる。[Embodiment 7] In the embodiment 6, the capacitor is formed between the low resistance wiring on the side of the gate signal wiring 101 and the low resistance wiring on the side of the source signal wiring 102, but in this embodiment, it is shown in FIG. As described above, since the capacitor 121 and the low-resistance body 122 are connected in parallel between the low-resistance wiring 105b on the side of the gate signal wiring 101 and the low-resistance wiring 105a on the side of the source signal wiring 102, the inspection electrode terminals 103a,.・ ・ And 104a 、 ・ ・
・ Even if static electricity is generated during the process, the AC component of the static electricity is passed through the capacitor 121 to the low-resistance wiring on the gate signal wiring 101 side.
105b and the low resistance wiring 105a on the side of the source signal wiring 102 are conducted, and the DC component of static electricity is consumed by the resistor 122, so that the gate signal wiring 101 and the source signal wiring 102
There is no danger of dielectric breakdown occurring at the intersections of. Resistor 12
Although the value of 2 varies depending on the performance of the TFT, it may be, for example, approximately 50 to 100 MΩ.
【００５４】また、前記実施例６と同様に、各信号配線
の短絡および断線の検査を行うことができることはいう
までもない。Further, it is needless to say that a short-circuit and a disconnection of each signal wiring can be inspected similarly to the sixth embodiment.
【００５５】［実施例８］図８は本発明の実施例８を説
明する説明図である。図８において201ｉ、202ｊはそれ
ぞれｉ番目のゲート信号配線、ｊ番目のソース信号配線
を示す。ゲート信号配線201ｉ、ソース信号配線202ｊが
交差する各画素部にはＴＦＴ203ｉｊ（添字ｉ、ｊはそ
れぞれｉ行目、ｊ列目の画素に対応する。）が形成され
ている。206ｉ、206ｊはそれぞれｉ番目のゲート信号配
線201ｉ、ソース信号配線202ｊの一端に接続された検査
電極端子である。215は各ゲート信号配線201ｉのすべて
を短絡するゲート側低抵抗配線である。また、216は各
ソース信号配線201ｊのすべてを短絡するソース側低抵
抗配線である。204は画素部のＴＦＴ203ｉｊと同様のプ
ロセスにより形成されたショート用ＴＦＴである。[Eighth Embodiment] FIG. 8 is an explanatory diagram for explaining an eighth embodiment of the present invention. In FIG. 8, reference numerals 201i and 202j denote an i-th gate signal wiring and a j-th source signal wiring, respectively. In each pixel portion where the gate signal wiring 201i and the source signal wiring 202j intersect, a TFT 203ij (subscripts i and j correspond to the i-th row and j-th column pixels, respectively) is formed. 206i and 206j are test electrode terminals connected to one ends of the i-th gate signal wiring 201i and the source signal wiring 202j, respectively. 215 is a gate-side low-resistance wiring that short-circuits all of the gate signal wirings 201i. Reference numeral 216 denotes a source-side low-resistance wiring that short-circuits all of the source signal wirings 201j. Reference numeral 204 denotes a short-circuit TFT formed by the same process as the TFT 203ij in the pixel portion.
【００５６】図９にこのショート用ＴＦＴ204の断面構
成図を示す。207、208、209はそれぞれ導体により形成
された電極、212は絶縁酸化膜、213は半導体により形成
されたチャネル領域、214はガラス基板である。FIG. 9 shows a sectional view of the shorting TFT 204. Reference numerals 207, 208, and 209 denote electrodes formed of conductors, 212 denotes an insulating oxide film, 213 denotes a channel region formed by a semiconductor, and 214 denotes a glass substrate.
【００５７】本実施例ではショート用ＴＦＴ204の耐電
圧が画素ＴＦＴ203ｉｊの耐電圧よりも低くなるよう
に、ショート用ＴＦＴ204の絶縁酸化膜212の厚さｄは薄
く形成されている。ショート用ＴＦＴ204のゲート電極2
07はゲート側低抵抗配線215の一端に、ソース電極208は
ソース側低抵抗配線216の一端にそれぞれ接続されてい
る。また、ドレイン電極209はどこにも接続されていな
い。さらに、ゲート側低抵抗配線215の他の一端にはゲ
ート側共通検査電極端子218が、ソース側低抵抗配線216
の一端にはソース側共通検査電極端子217がそれぞれ接
続されている。これらのショート用ＴＦＴ204および低
抵抗配線215、216は、マトリックス配線のショートや断
線の検査後、破線211に沿って切断され、除去される。In the present embodiment, the thickness d of the insulating oxide film 212 of the short-circuit TFT 204 is formed so that the withstand voltage of the short-circuit TFT 204 is lower than the withstand voltage of the pixel TFT 203ij. Gate electrode 2 of shorting TFT 204
07 is connected to one end of the gate-side low-resistance wiring 215, and the source electrode 208 is connected to one end of the source-side low-resistance wiring 216. Further, the drain electrode 209 is not connected anywhere. Further, a gate-side common inspection electrode terminal 218 is provided at the other end of the gate-side low-resistance wiring 215, and a source-side low-resistance wiring 216 is provided.
Are connected to a source-side common inspection electrode terminal 217, respectively. The short-circuit TFT 204 and the low-resistance wirings 215 and 216 are cut and removed along the broken line 211 after inspection for short-circuit and disconnection of the matrix wiring.
【００５８】つぎに、図８のマトリックス配線基板の各
信号配線の断線および短絡の検査法について説明する。
ゲート信号配線201ｉの断線の検査は、ゲート側共通検
査電極端子218と各ゲート側信号検査電極端子206ｉに信
号を与えることにより行なわれ、ソース信号配線202ｊ
の断線の検査は、ソース側共通検査電極端子217と各ソ
ース側検査電極端子206ｊに信号を与えることにより行
なわれる。またゲート信号配線201ｉとソース信号配線2
02ｊのあいだの短絡検査は、ゲート側共通検査電極端子
218とソース側共通検査電極端子217の導通を調べること
により行われる。Next, a method of checking for disconnection and short-circuit of each signal wiring of the matrix wiring board of FIG. 8 will be described.
The inspection of the disconnection of the gate signal wiring 201i is performed by applying a signal to the gate-side common inspection electrode terminal 218 and each gate-side signal inspection electrode terminal 206i.
The inspection for disconnection is performed by applying a signal to the source-side common inspection electrode terminal 217 and each source-side inspection electrode terminal 206j. The gate signal wiring 201i and the source signal wiring 2
Inspection of short circuit between 02j is common gate electrode terminal
This is performed by checking continuity between 218 and the source-side common test electrode terminal 217.
【００５９】つぎに、マトリックス配線基板の製造過程
や、検査過程において、ある配線201ｉ、202ｊ間に静電
気が生じたとき、これらの配線が交差する画素部のＴＦ
Ｔ203ｉｊのゲート・ソース間に電位差が生じる。この
電位は並列に接続されたショート用ＴＦＴ204のゲート
電極207とソース電極208のあいだにも印加される。ここ
でショート用ＴＦＴ204の耐電圧は画素ＴＦＴ203ｉｊの
耐電圧よりも低いため、前記ＴＦＴ203ｉｊよりも早く
ショート用ＴＦＴ204の絶縁酸化膜212が絶縁破壊を起こ
し、静電気により発生した電荷は、ショート用ＴＦＴ20
4の絶縁酸化膜中を流れる。さらにこの過程において電
圧降下が生じるため、画素ＴＦＴ203ｉｊのゲート・ソ
ース間には過電圧が印加されない。Next, when static electricity is generated between certain wirings 201i and 202j in the manufacturing process and the inspection process of the matrix wiring board, the TF of the pixel portion where these wirings intersect is determined.
A potential difference occurs between the gate and source of T203ij. This potential is also applied between the gate electrode 207 and the source electrode 208 of the short-circuit TFT 204 connected in parallel. Here, the withstand voltage of the short-circuit TFT 204 is lower than the withstand voltage of the pixel TFT 203ij.
4 flows through the insulating oxide film. Further, since a voltage drop occurs in this process, no overvoltage is applied between the gate and the source of the pixel TFT 203ij.
【００６０】以上のようにすべてのゲート信号配線の一
端どうしを短絡した低抵抗配線215と、すべてのソース
信号配線の一端どうしを短絡した低抵抗配線216とを、
ショート用ＴＦＴ204のそれぞれゲート電極207、ソース
電極208に接続すると共に、そのＴＦＴ204の耐電圧が画
素ＴＦＴ203ｉｊの耐電圧よりも低くしているので、各
配線ごとの絶縁検査および配線基板のゲート・ソース間
のショート検査が可能であると共に、ある配線間に静電
気が生じたときでも、ショート用ＴＦＴだけが早期に絶
縁破壊されるため、画素ＴＦＴ203ｉｊは過電圧から保
護される。As described above, the low-resistance wiring 215 in which one end of all gate signal wirings are short-circuited and the low-resistance wiring 216 in which one end of all source signal wirings are short-circuited,
The short-circuit TFT 204 is connected to the gate electrode 207 and the source electrode 208, respectively, and the withstand voltage of the TFT 204 is lower than the withstand voltage of the pixel TFT 203ij. Can be inspected, and even when static electricity is generated between certain wirings, only the short-circuiting TFT is broken down early, so that the pixel TFT 203ij is protected from overvoltage.
【００６１】［実施例９］図10は本発明の実施例９を説
明する説明図である。図10において、ｉ番目のゲート信
号配線201ｉ、ｊ番目のソース信号配線202ｊ、ＴＦＴ20
3ｉｊ（添字ｉ、ｊはそれぞれｉ行目、ｊ列目の画素に
対応する。）は前記実施例８に示すものと同一である。
206ｍｉ、206ｎｉはそれぞれｉ番目のゲート信号配線の
図10において左側端、右側端に接続された検査電極端
子、206ｐｊ、206ｑｊはそれぞれｊ番目のソース信号配
線の図10において上側端、下側端、に接続された検査電
極端子である。204ｉ、205ｊは画素部のＴＦＴ203ｉｊ
と同様のプロセスにより形成されたショート用ＴＦＴで
ある。これらのショート用ＴＦＴ204ｉ、205ｊの断面構
成図および電極207、208、209の接続は図９に示すＴＦ
Ｔと同一の構造である。ゲート信号配線側のショート用
ＴＦＴ204ｉのゲート電極207はゲート信号配線201ｉの
一端に、ソース信号配線側のショート用ＴＦＴ205ｊの
ゲート電極207はソース信号配線202ｊの一端にそれぞれ
接続されている。またすべてのショート用ＴＦＴ204
ｉ、205ｊの各電極208は低抵抗配線であるショートリン
グ210により短絡されている。ショート用ＴＦＴ２個を
直列に接続したものの耐電圧が画素ＴＦＴ203ｉｊ１個
の耐電圧よりも低くなるように、ショート用ＴＦＴの絶
縁酸化膜212の厚さｄ（図９参照）は薄く形成されてい
る。これらのショート用ＴＦＴ204ｉ、205ｊおよびショ
ートリング210は、マトリックス配線のショートや断線
の検査後、破線211に沿って切り落とされる。Ninth Embodiment FIG. 10 is an explanatory diagram for explaining a ninth embodiment of the present invention. In FIG. 10, an i-th gate signal line 201i, a j-th source signal line 202j, a TFT 20
3ij (subscripts i and j correspond to the pixels in the i-th row and j-th column, respectively) are the same as those shown in the eighth embodiment.
206mi and 206ni are test electrode terminals connected to the left end and the right end of the i-th gate signal wiring in FIG. 10, respectively, and 206pj and 206qj are the upper end and the lower end of the j-th source signal wiring in FIG. Is an inspection electrode terminal connected to. 204i and 205j are TFTs 203ij in the pixel section
This is a TFT for short-circuiting formed by the same process as that described above. The cross-sectional configuration diagram of these short-circuit TFTs 204i and 205j and the connection of the electrodes 207, 208 and 209 are shown in FIG.
It has the same structure as T. The gate electrode 207 of the shorting TFT 204i on the gate signal wiring side is connected to one end of the gate signal wiring 201i, and the gate electrode 207 of the shorting TFT 205j on the source signal wiring side is connected to one end of the source signal wiring 202j. All short-circuit TFT204
The electrodes 208 of i and 205j are short-circuited by a short ring 210 which is a low-resistance wiring. The thickness d (see FIG. 9) of the insulating oxide film 212 of the short-circuit TFT is formed so that the withstand voltage of the two short-circuit TFTs connected in series is lower than the withstand voltage of one pixel TFT 203ij. These short-circuit TFTs 204i and 205j and the short ring 210 are cut off along a broken line 211 after inspection for short-circuit or disconnection of the matrix wiring.
【００６２】つぎに、図10のマトリックス配線基板の各
信号配線の断線および短絡の検査法について説明する。
マトリックス配線の断線の検査は、ゲート側検査電極端
子206ｍｉと206ｎｉのあいだおよびソース側検査電極端
子206ｐｊと206ｑｊのあいだにそれぞれ信号を与えるこ
とにより行なわれる。またゲート信号配線201ｉとソー
ス信号配線202ｊのあいだのショートの検査は、あるゲ
ート側検査電極端子206ｍｉとあるソース側検査電極端
子206ｐｊのあいだの導通を調べることにより各画素ご
との検査をすることができる。Next, a method of checking for disconnection and short-circuit of each signal wiring of the matrix wiring board of FIG. 10 will be described.
The inspection of the disconnection of the matrix wiring is performed by applying a signal between the gate-side inspection electrode terminals 206mi and 206ni and a signal between the source-side inspection electrode terminals 206pj and 206qj, respectively. In addition, the inspection for short-circuit between the gate signal wiring 201i and the source signal wiring 202j can be performed for each pixel by checking the continuity between a certain gate-side test electrode terminal 206mi and a certain source-side test electrode terminal 206pj. it can.
【００６３】図11はある画素ＴＦＴ203ｉｊからみた本
実施例の等価回路図である。マトリックス配線基板の製
造過程や、検査過程において、ある配線201ｉと202ｊ間
に静電気が生じたとき、これらの配線が交差する画素部
のＴＦＴ203ｉｊのゲート219とソース220間、すなわち
Ａ−Ｂ間に電位差が生じる。この電位差は直列に接続さ
れた２個のショート用ＴＦＴ205ｊ、204ｉの電極207ａ
と電極207ｂのあいだにも印加される。ここで、ショー
ト用ＴＦＴ205ｊ、204ｉの２個を直列に接続したものの
耐電圧が画素ＴＦＴ203ｉｊ１個の耐電圧よりも低くな
るように、ショート用ＴＦＴの絶縁酸化膜の厚さｄ（図
９参照）は薄く形成されているため、２個のショート用
ＴＦＴ205ｊ、204ｉの絶縁酸化膜中を流れる。さらにこ
の過程において電圧降下が生じるため、画素ＴＦＴ203
ｉｊのゲート219とソース220のあいだには過電圧が印加
されない。FIG. 11 is an equivalent circuit diagram of this embodiment viewed from a certain pixel TFT 203ij. When static electricity is generated between certain wirings 201i and 202j in the process of manufacturing a matrix wiring board or in the inspection process, the potential difference between the gate 219 and the source 220 of the TFT 203ij in the pixel portion where these wirings intersect, ie, between A and B. Occurs. This potential difference is caused by the electrodes 207a of two short-circuiting TFTs 205j and 204i connected in series.
And the electrode 207b. Here, the thickness d of the insulating oxide film of the shorting TFT (see FIG. 9) is set so that the withstand voltage of the two short-circuit TFTs 205j and 204i connected in series is lower than the withstand voltage of one pixel TFT 203ij. Since it is formed thin, it flows through the insulating oxide film of the two short-circuit TFTs 205j and 204i. Further, since a voltage drop occurs in this process, the pixel TFT 203
No overvoltage is applied between the gate 219 and the source 220 of ij.
【００６４】以上のようにゲート信号配線、ソース信号
配線の各々の一端にショート用ＴＦＴを接続し、このＴ
ＦＴをショートリング210で連結しているため、しかも
ショート用ＴＦＴ２個を直列に接続したものの耐電圧が
画素ＴＦＴ203ｉｊ１個の耐電圧よりも低くしているの
で、各配線ごとに絶縁やショートの検査をすることがで
き、画素表示も可能であるとともに、ある配線間に静電
気が生じたとき、ショート用ＴＦＴだけが早期に絶縁破
壊され、画素ＴＦＴは過電圧から保護される。As described above, the short-circuit TFT is connected to one end of each of the gate signal wiring and the source signal wiring.
Since the FTs are connected by the short ring 210 and the withstand voltage of the two short-circuit TFTs connected in series is lower than the withstand voltage of one pixel TFT 203ij, the insulation and short-circuit inspection must be performed for each wiring. In addition to being able to perform pixel display, when static electricity is generated between certain wirings, only the short-circuit TFT is broken down at an early stage, and the pixel TFT is protected from overvoltage.
【００６５】［実施例10］図12は本発明の実施例10を説
明する説明図である。ｉ番目のゲート信号配線201ｉ、
ｊ番目のソース信号配線202ｊ、ＴＦＴ203ｉｊ（添字
ｉ、ｊはそれぞれｉ行目、ｊ列目の画素に対応する）、
検査電極端子206ｍｊ、206ｎｉ、206ｐｊ、206ｑｊは前
記実施例９に示すものと同一のものである。221ｉ、222
ｊは画素ＴＦＴ203ｉｊと同様のプロセスにより形成さ
れたショート用ＴＦＴである。これらのショート用ＴＦ
Ｔ221ｉ、222ｊの断面構造および電極207、208、209の
接続は前記図９に示すものと同じである。ここで、ショ
ート用ＴＦＴ221ｉ、222ｊのソース208とドレイン209の
あいだのチャネルの長さを短くし、ショート用ＴＦＴ２
個のソースとドレインのあいだを直列に接続したものの
耐電圧が画素ＴＦＴ203ｉｊのゲートとソースのあいだ
の耐電圧よりも低くなるように形成されている。ゲート
信号配線側のショート用ＴＦＴ221ｉの電極208はゲート
信号配線201ｉの一端に、ソース信号配線側のショート
用ＴＦＴ222ｊの電極208はソース信号配線202ｊの一端
にそれぞれ接続されている。またすべてのショート用Ｔ
ＦＴ221ｉ、222ｊの各電極209は低抵抗配線であるショ
ートリング210により短絡されている。さらに、すべて
のショート用ＴＦＴ221ｉ、222ｊの各電極207は配線223
によりＧＮＤレベルに落とされている。これらのショー
ト用ＴＦＴ221ｉ、222ｊおよびショートリング210、Ｇ
ＮＤ配線223は、マトリックス配線のショートや断線の
検査後、破線211に沿って切り落とされる。[Embodiment 10] FIG. 12 is an explanatory view for explaining Embodiment 10 of the present invention. i-th gate signal wiring 201i,
j-th source signal wiring 202j, TFT 203ij (subscripts i and j respectively correspond to pixels in the i-th row and j-th column),
The inspection electrode terminals 206mj, 206ni, 206pj, 206qj are the same as those shown in the ninth embodiment. 221i, 222
j is a short-circuiting TFT formed by the same process as the pixel TFT 203ij. These short TF
The sectional structure of T221i and 222j and the connection of the electrodes 207, 208 and 209 are the same as those shown in FIG. Here, the length of the channel between the source 208 and the drain 209 of the short-circuit TFTs 221i and 222j is reduced, and the short-circuit TFT 2
It is formed such that the withstand voltage of the one in which the source and the drain are connected in series is lower than the withstand voltage between the gate and the source of the pixel TFT 203ij. The electrode 208 of the shorting TFT 221i on the gate signal wiring side is connected to one end of the gate signal wiring 201i, and the electrode 208 of the shorting TFT 222j on the source signal wiring side is connected to one end of the source signal wiring 202j. Also all T for short
The electrodes 209 of the FTs 221i and 222j are short-circuited by a short ring 210 which is a low-resistance wiring. Further, each electrode 207 of all the short-circuit TFTs 221i and 222j is connected to a wiring 223.
To GND level. These short-circuit TFTs 221i and 222j and the short rings 210 and G
The ND wiring 223 is cut off along a broken line 211 after inspection for a short circuit or disconnection of the matrix wiring.
【００６６】この図12に示す実施例10では、前記実施例
９と同様に各配線ごとに絶縁ショートの検査が可能であ
り、画素表示も可能であるとともに、ある配線間に静電
気が生じたとき、ショート用ＴＦＴだけが絶縁破壊さ
れ、画素ＴＦＴは破壊されない。さらに絶縁酸化膜の厚
さを画素のＴＦＴの絶縁酸化膜の厚さと同一にできるた
め、製造プロセスを追加することなく、ショート用ＴＦ
Ｔが形成される。In the tenth embodiment shown in FIG. 12, as in the ninth embodiment, an insulation short-circuit test can be performed for each wiring, pixel display can be performed, and when static electricity is generated between certain wirings. Only the short-circuit TFT is broken down, and the pixel TFT is not broken down. Further, the thickness of the insulating oxide film can be made the same as the thickness of the insulating oxide film of the TFT of the pixel.
T is formed.
【００６７】［実施例11］図13は本発明の実施例11を説
明する説明図である。図13において、ｉ番目のゲート信
号配線201ｉ、ｊ番目のソース信号配線202ｊ、ＴＦＴ20
3ｉｊ、検査電極端子206ｍｉ、206ｐｊ、はそれぞれ前
記実施例10に示すものと同一のもので、215はゲート側
周辺配線、216はソース側周辺配線、218はゲート側共通
検査電極端子、217はソース側共通検査電極端子217であ
る。229は２つの金属電極間に絶縁膜を設けた構造を有
するＭＩＭ(Metal Insulator Metal)素子である。図14
にこのＭＩＭ素子229の断面構成図を示す。225はＣｒ電
極、226はゲート配線201ｉに接続されたＴａ電極、227
はＴａ2Ｏ5により形成された厚さが40〜60ｎｍ程度の絶
縁酸化膜、214はガラス基板である。ＭＩＭ素子229のＴ
ａ電極226はゲート側周辺配線215に、Ｃｒ電極225はソ
ース側周辺配線216にそれぞれ接続されている。ショー
ト用ＭＩＭ素子229の絶縁酸化膜227の膜厚を適当な厚さ
にすることにより画素用ＴＦＴ203ｉｊのゲートとソー
ス間の耐電圧よりも低くしておく。これらのＭＩＭ素子
229および周辺配線215、216は、マトリックス配線のシ
ョートや断線の検査後、破線211に沿って切除される。[Eleventh Embodiment] FIG. 13 is an explanatory diagram for explaining an eleventh embodiment of the present invention. In FIG. 13, an i-th gate signal line 201i, a j-th source signal line 202j, a TFT 20
3ij, the test electrode terminals 206mi, 206pj are the same as those shown in the tenth embodiment, respectively. This is the side common inspection electrode terminal 217. Reference numeral 229 denotes an MIM (Metal Insulator Metal) element having a structure in which an insulating film is provided between two metal electrodes. Fig. 14
FIG. 14 shows a sectional configuration view of the MIM element 229. 225 is a Cr electrode, 226 is a Ta electrode connected to the gate wiring 201i, 227
Is an insulating oxide film formed of Ta 2 O 5 and having a thickness of about 40 to 60 nm, and 214 is a glass substrate. T of MIM element 229
The a electrode 226 is connected to the gate side peripheral wiring 215, and the Cr electrode 225 is connected to the source side peripheral wiring 216, respectively. By setting the thickness of the insulating oxide film 227 of the short-circuit MIM element 229 to an appropriate thickness, the withstand voltage between the gate and the source of the pixel TFT 203ij is made lower. These MIM elements
The 229 and the peripheral wirings 215 and 216 are cut off along the broken line 211 after inspection for a short circuit or disconnection of the matrix wiring.
【００６８】図13に示す実施例11では、すべてのゲート
信号配線の一端同士を短絡した配線と、すべてのソース
信号配線の一端同士を短絡した配線とをマトリックス配
線の外部に形成したＭＩＭ素子の２つの電極にそれぞれ
接続し、画素ＴＦＴ203ｉｊのゲートとソース間の耐電
圧よりも低くしているため、前記実施例８と同様にマト
リックス配線の断線やショートの検査時に、各線ごとの
絶縁検査および配線基板のゲートとソース間のショート
検査が可能であるとともに、ある配線間に静電気が生じ
ても、ＭＩＭ素子だけが絶縁破壊されるため、画素ＴＦ
Ｔは破壊されない。In the eleventh embodiment shown in FIG. 13, a wiring in which one end of all gate signal wirings is short-circuited and a wiring in which one end of all source signal wirings are short-circuited are formed outside the matrix wiring. Since the electrodes are connected to the two electrodes and the breakdown voltage between the gate and the source of the pixel TFT 203ij is lower than the withstand voltage between the gate and the source of the pixel TFT 203ij, the insulation inspection and the wiring of each line are performed at the time of inspection for disconnection or short circuit of the matrix wiring as in the eighth embodiment. Inspection of a short circuit between the gate and the source of the substrate is possible, and even if static electricity is generated between certain wirings, only the MIM element is broken down.
T is not destroyed.
【００６９】［実施例12］図15は本発明の実施例12を説
明する図である。図15において、ｉ番目のゲート信号配
線201ｉ、ｊ番目のソース信号配線202ｊ、ＴＦＴ203ｉ
ｊ、検査電極端子206ｍｉ、206ｐｊ、ゲート側周辺配線
215、ソース側周辺配線216、ゲート側共通検査電極端子
218、ソース側共通検査電極端子217はそれぞれ前記実施
例11に示すものと同一のものである。230は互いに逆向
きのダイオードを２個直列に接続したもの（以下、ＢＴ
Ｂ素子という）である。図16にこのＢＴＢ素子230の断
面構成図を示す。232はｎ型アモルファスシリコン（ａ
−Ｓｉ）薄膜、233はｉ型ａ−Ｓｉ薄膜、234は絶縁酸化
膜235、236は白金電極、237はガラス基板である。ＢＴ
Ｂ素子230の電極235はソース側周辺配線216に、電極236
はゲート側周辺配線215にそれぞれ接続されている。Ｂ
ＴＢ素子230の電極間の電圧−電流特性は、図17に示す
非線形特性を有する。Ｖ1は画素ＴＦＴ203ｉｊのゲート
とソース間の耐電圧よりも小さくしておく。このＢＴＢ
素子230および周辺配線215、216は、マトリックス配線
のショートや断線の検査後、破線211に沿って切除され
る。ＢＴＢ素子230の耐圧Ｖ1としては、使用目的によっ
ても異なるが、通常８〜10Ｖ程度のものを使用すること
ができる。[Twelfth Embodiment] FIG. 15 is a view for explaining a twelfth embodiment of the present invention. In FIG. 15, an i-th gate signal line 201i, a j-th source signal line 202j, a TFT 203i
j, inspection electrode terminals 206mi, 206pj, gate side peripheral wiring
215, source side peripheral wiring 216, gate side common inspection electrode terminal
218 and the source-side common inspection electrode terminal 217 are the same as those shown in the eleventh embodiment. 230 is a device in which two opposite diodes are connected in series (hereinafter referred to as BT
B element). FIG. 16 shows a cross-sectional configuration diagram of the BTB element 230. 232 is an n-type amorphous silicon (a
-Si) thin film, 233 is an i-type a-Si thin film, 234 is an insulating oxide film 235, 236 is a platinum electrode, and 237 is a glass substrate. BT
The electrode 235 of the B element 230 is connected to the source side peripheral wiring 216 and the electrode 236.
Are connected to the gate side peripheral wiring 215, respectively. B
The voltage-current characteristics between the electrodes of the TB element 230 have the non-linear characteristics shown in FIG. V 1 was made smaller than the breakdown voltage between the gate of the pixel TFT203ij source. This BTB
The element 230 and the peripheral wirings 215 and 216 are cut along the broken line 211 after inspection for short-circuit or disconnection of the matrix wiring. The breakdown voltage V1 of the BTB element 230 varies depending on the purpose of use, but usually a voltage of about 8 to 10 V can be used.
【００７０】マトリックス配線の断線検査は、ゲート側
検査電極端子206ｍｉとゲート側共通電極端子218とのあ
いだおよびソース側検査電極端子206ｐｊとソース側共
通電極端子217とのあいだにそれぞれ信号を与えること
により行なわれる。またゲート信号配線201ｉとソース
信号配線202ｊ間のショート検査は、共通電極端子217と
218のあいだに、図17に示す−Ｖ1〜Ｖ1の信号電圧を印
加することにより、ゲート側周辺配線215とソース側周
辺配線216の間は絶縁状態になっているため電流が流れ
るか否かでショートの検査をすることができる。The disconnection inspection of the matrix wiring is performed by applying signals between the gate-side inspection electrode terminal 206mi and the gate-side common electrode terminal 218 and between the source-side inspection electrode terminal 206pj and the source-side common electrode terminal 217, respectively. Done. In addition, the short-circuit test between the gate signal wiring 201i and the source signal wiring 202j is performed with the common electrode terminal 217.
In between the 218, whether by applying a signal voltage -V 1 ~V 1 shown in FIG. 17, between the gate-side peripheral wiring 215 and the source-side peripheral wiring 216 current flows because that is insulated Can be used to inspect for shorts.
【００７１】一方、マトリックス配線基板の製造過程
や、検査過程において、ある配線201ｉと、202ｊ間に静
電気が印加されると、これらの配線が交差する画素部の
ＴＦＴ203ｉｊのゲートとソース間に高電圧Ｖ2が生じ
る。この電圧Ｖ2は並列に接続されたＢＴＢ素子230の電
極235と電極236のあいだにも印加される。このとき図17
に示すように、ＢＴＢ素子230の電極間に電流が流れ、
この過程で電圧降下が生じるため、画素ＴＦＴ203ｉｊ
のゲートとソース間には電圧が印加されない。したがっ
て、ある配線201ｉと202ｊのあいだに静電気が生じ、こ
れらの配線が交差する画素部のＴＦＴ203ｉｊのゲート
とソース間に高電圧Ｖ2が生じても、画素ＴＦＴ203ｉｊ
は破壊されない。さらに、ＢＴＢ素子の耐電圧を充分高
くしておくことによって、一度静電気が生じても過電圧
がＢＴＢ素子の耐電圧以下であればＢＴＢ素子は破壊さ
れないため、そのまま検査を続けることができ、再度の
静電気の発生に対応することができる。On the other hand, when static electricity is applied between a certain wiring 201i and a certain wiring 202j in a process of manufacturing or inspecting a matrix wiring substrate, a high voltage is applied between the gate and the source of the TFT 203ij in the pixel portion where these wirings intersect. V 2 occurs. This voltage V 2 is also applied between the electrodes 235 and 236 of the BTB element 230 connected in parallel. At this time, FIG.
As shown in the figure, a current flows between the electrodes of the BTB element 230,
Since a voltage drop occurs in this process, the pixel TFT 203ij
No voltage is applied between the gate and the source. Therefore, there is static electricity occurs between the wire 201i and 202j, even the high voltage V 2 is generated between TFT203ij gate and source of the pixel portion in which these lines intersect, pixel TFT203ij
Is not destroyed. Further, by setting the withstand voltage of the BTB element sufficiently high, even if static electricity is generated, if the overvoltage is equal to or less than the withstand voltage of the BTB element, the BTB element is not destroyed. It can respond to the generation of static electricity.
【００７２】［実施例13］図18は本発明の実施例13を説
明する図である。図18において、ｉ番目のゲート信号配
線201ｉ、検査電極端子206ｍｉ、206ｎｉ、306ｐｊ、30
6ｑｊは前記実施例９に示すものと同一のものである
（添字ｉ、ｊはそれぞれｉ行目、ｊ列目の画素に対応す
る）。302ｊは対向基板側に形成されたｊ番目のソース
信号配線である。240ｉｊは２つの金属電極間に絶縁膜
を設けた構造をもつＭＩＭ(Metal Insulator Metal)素
子であり、その断面構成図は前記実施例11の図14に示す
ものと同一のものであり、ＭＩＭ素子240ｉｊのＴａ電
極226は各ゲート信号配線201ｉにＣｒ電極225は透明電
極を介して対向基板側に形成されたソース信号配線302
ｊにそれぞれ接続されている。245ｉ、311ｊは画素部の
ＭＩＭ素子240ｉｊと同様のプロセスにより形成された
ショート用ＭＩＭ素子であり、ＭＩＭ素子245ｉのＴａ
電極はゲート側周辺配線215に、Ｃｒ電極は検査電極端
子206ｎｉに、またＭＩＭ素子311ｊのＴａ電極は検査電
極端子306ｑｊに、Ｃｒ電極はソース側周辺配線316に接
続されている。[Thirteenth Embodiment] FIG. 18 is a view for explaining a thirteenth embodiment of the present invention. In FIG. 18, the i-th gate signal line 201i, test electrode terminals 206mi, 206ni, 306pj, 30
6qj is the same as that shown in the ninth embodiment (the subscripts i and j correspond to the pixels in the i-th row and j-th column, respectively). 302j is a j-th source signal wiring formed on the counter substrate side. 240ij is an MIM (Metal Insulator Metal) element having a structure in which an insulating film is provided between two metal electrodes, and its cross-sectional configuration is the same as that shown in FIG. 240ij Ta electrode 226 is a gate signal wiring 201i, and Cr electrode 225 is a source signal wiring 302 formed on the opposite substrate side via a transparent electrode.
j. 245i and 311j are short-circuit MIM elements formed by the same process as the MIM element 240ij in the pixel portion.
The electrode is connected to the gate side peripheral wiring 215, the Cr electrode is connected to the inspection electrode terminal 206ni, the Ta electrode of the MIM element 311j is connected to the inspection electrode terminal 306qj, and the Cr electrode is connected to the source side peripheral wiring 316.
【００７３】画素用ＭＩＭ素子240ｉｊおよび、ショー
ト用ＭＩＭ素子245ｉ、311ｊの電極間の電圧−電流特性
を図19に示す。図19において画素用のＭＩＭ素子240ｉ
ｊの特性をＡ、ショート用ＭＩＭ素子245ｉおよび311ｊ
の特性をＢ1およびＢ2として表わしている。図19に示さ
れるように、ショート用ＭＩＭ素子245ｉ、311ｊの立上
がり電圧（図19のＢ1、Ｂ2）を画素用ＭＩＭ素子240ｉ
ｊの立上がり電圧Ｖ1よりも充分小さくしておくか、ま
たは電圧に対する急峻性を充分もたせておき、ショート
用ＭＩＭ素子の方が大きな電圧Ｖ2が印加されたときに
充分多くの電流が流れるようにしている。このような立
上り電圧を調整するには、絶縁酸化膜の膜厚や面積を変
えることにより調整できる。このショート用ＭＩＭ素子
245ｉ、311ｊおよび周辺配線215、316は、マトリックス
配線のショートや断線の検査後、破線211に沿って切除
される。なお、本実施例では２組の配線群が同一基板に
形成されるのではなく、一方の配線群が対向基板に設け
られている例を示しており、このように配線群の一方が
対向基板に設けられているばあいでも、本発明の各実施
例を同様に適用できる。図18では対向基板に形成されて
いるものを300番台で示してある。FIG. 19 shows the voltage-current characteristics between the electrodes of the pixel MIM element 240ij and the short-circuit MIM elements 245i and 311j. In FIG. 19, a MIM element 240i for a pixel is used.
j is A, the short MIM elements 245i and 311j
Are represented as B 1 and B 2 . As shown in FIG. 19, the rising voltages of the short-circuit MIM elements 245i and 311j (B 1 and B 2 in FIG. 19) are changed to the pixel MIM elements 240i.
j is set to be sufficiently lower than the rising voltage V 1 , or to have sufficient steepness with respect to the voltage, so that a sufficiently large current flows in the short-circuit MIM element when the higher voltage V 2 is applied. I have to. Such a rise voltage can be adjusted by changing the thickness and area of the insulating oxide film. This short MIM element
245i, 311j and the peripheral wirings 215, 316 are cut along the broken line 211 after inspection for short-circuit or disconnection of the matrix wiring. In the present embodiment, an example is shown in which two wiring groups are not formed on the same substrate, but one wiring group is provided on the opposite substrate. , Each embodiment of the present invention can be similarly applied. In FIG. 18, components formed on the opposing substrate are shown in the 300s.
【００７４】本実施例では、前記実施例９と同様にマト
リックス配線の断線の検査は、ゲート側検査電極端子20
6ｍｉと206ｎｉおよびソース側検査電極306ｐｊと306ｑ
ｊのあいだにそれぞれ信号を与えることにより行なわれ
る。またゲート信号配線201とソース信号配線302間のシ
ョート検査は、あるゲート側査電極端子206ｍｉとある
ソース側検査電極端子306ｐｊ間の導通を調べることに
より各画素ごとに検査が可能となる。一方、マトリック
ス配線基板の製造過程や、検査過程において、ある配線
201ｉ、302ｊ間に静電気が生じても、これらの配線が交
差する画素部のＭＩＭ素子240ｉｊの電極225と226間に
高電圧Ｖ2が生じる。この電圧Ｖ2は直列に接続された２
つのＭＩＭ素子245ｉと311ｊの電極間にも印加される。
このとき図19に示すように、画素用ＭＩＭ素子よりもシ
ョート用ＭＩＭ素子の方に多くの電流が流れ、この過程
で電圧降下が生じるため、画素用ＭＩＭ240ｉｊの電極2
25と226のあいだにはほとんど電圧が印加されない。し
たがってある配線201ｉと302ｊ間に静電気が生じ、これ
らの配線が交差する画素部のＭＩＭ素子240ｉｊの電極
間に高電圧Ｖ2が印加されても、画素用ＭＩＭ素子240ｉ
ｊは破壊されない。さらに、ショート用ＭＩＭ素子の耐
電圧を充分高くしておくことによって、一度静電気が印
加されても過電圧が耐電圧以下であればショート用ＭＩ
Ｍ素子は破壊されないため、そのまま検査が可能であ
り、再度の静電気の供給に対応することができる。In the present embodiment, the inspection for disconnection of the matrix wiring is performed in the same manner as in the ninth embodiment.
6mi and 206ni and source side test electrodes 306pj and 306q
This is done by applying a signal during each of j. The short-circuit test between the gate signal wiring 201 and the source signal wiring 302 can be performed for each pixel by checking the continuity between a certain gate-side test electrode terminal 206mi and a certain source-side test electrode terminal 306pj. On the other hand, during the manufacturing process and inspection process of the matrix wiring board,
201i, even static electricity occurs between 302j, the high voltage V 2 occurs between these wires and the electrode 225 of the MIM element 240ij pixel portion intersecting 226. This voltage V 2 is equal to 2
The voltage is also applied between the electrodes of the two MIM elements 245i and 311j.
At this time, as shown in FIG. 19, a larger amount of current flows in the short-circuit MIM element than in the pixel MIM element, and a voltage drop occurs in the process, so that the electrode 2 of the pixel MIM 240ij
Very little voltage is applied between 25 and 226. Thus static electricity is generated between some wires 201i and 302j, be a high voltage V 2 is applied between the electrodes of the MIM element 240ij of the pixel portion of these lines intersect, MIM elements 240i pixels
j is not destroyed. Furthermore, by setting the withstand voltage of the short-circuit MIM element sufficiently high, even if static electricity is once applied, if the overvoltage is equal to or lower than the withstand voltage, the short-circuit MIM element can be used.
Since the M element is not destroyed, the inspection can be performed as it is, and it is possible to cope with the supply of static electricity again.
【００７５】［実施例14］図20は本発明の実施例14のＴ
ＦＴアクティブマトリックス配線基板の構成を示す説明
図である。図20において101はゲート信号配線、102はソ
ース信号配線であり、ゲート信号配線101とソース信号
配線102の交差部分にＴＦＴが形成されているが図面で
は省略されている。[Embodiment 14] FIG. 20 is a cross-sectional view of T in Embodiment 14 of the present invention.
FIG. 3 is an explanatory diagram illustrating a configuration of an FT active matrix wiring board. In FIG. 20, 101 is a gate signal line, 102 is a source signal line, and a TFT is formed at an intersection of the gate signal line 101 and the source signal line 102, but is omitted in the drawing.
【００７６】ゲート信号配線101とソース信号配線102の
一端側のすべてを接続する低抵抗配線105の途中に導通
状態から絶縁状態に不可逆的に変化可能なスイッチング
素子と絶縁状態から導通状態に不可逆的に変化可能なス
イッチング素子を直列に接続した複合スイッチング素子
を少なくとも２個以上並列して接続してなるスイッチン
グ素子群150を形成している。図21にスイッチング素子
群150の概念図を示す。150は導通状態から絶縁状態に不
可逆的に変化可能なスイッチング素子152ａと絶縁状態
から導通状態に不可逆的に変化可能なスイッチング素子
152ｂが直列に接続された複合スイッチング素子152,15
3,154が少なくとも２個以上並列に接続されている。図2
2に複合スイッチング素子152の構成断面図を示す。161
はガラス基板、162はたとえばＡｌやＣｒの金属配線、1
63はたとえばＳｉＯ2やＳｉＮなどからなる絶縁膜、164
はたとえばＡｌやＣｒなどからなる金属配線である。15
2ａは始め導通状態にあり、レーザを照射することによ
って金属配線162が断線され、絶縁状態となる不可逆的
なスイッチング素子である。また、152ｂは始めて絶縁
状態にあり、レーザを照射することによって金属配線16
4と絶縁膜163が溶解されて、上層の金属配線164と下層
の金属配線162とが接続され、導通状態となる不可逆的
なスイッチング素子である。A switching element irreversibly changeable from a conductive state to an insulated state in the middle of a low resistance wiring 105 connecting all of one end of the gate signal wiring 101 and one end of the source signal wiring 102 and irreversible from an insulated state to a conductive state A switching element group 150 is formed by connecting at least two or more composite switching elements in which at least two variable switching elements are connected in series. FIG. 21 shows a conceptual diagram of the switching element group 150. 150 is a switching element 152a that can irreversibly change from a conductive state to an insulating state and a switching element that can irreversibly change from an insulating state to a conductive state
A composite switching element 152, 15 in which 152b is connected in series
3,154 are connected in parallel at least two or more. Figure 2
FIG. 2 shows a cross-sectional view of the configuration of the composite switching element 152. 161
Is a glass substrate, 162 is a metal wiring of, for example, Al or Cr, 1
63 is an insulating film made of, for example, SiO 2 or SiN;
Is a metal wiring made of, for example, Al or Cr. Fifteen
Reference numeral 2a denotes an irreversible switching element which is in a conductive state at first, and the metal wiring 162 is disconnected by irradiating a laser to be in an insulated state. 152b is in an insulated state for the first time, and the metal wiring 16b is irradiated by laser irradiation.
4 and the insulating film 163 are dissolved, and the upper metal wiring 164 and the lower metal wiring 162 are connected to each other.
【００７７】通常時（ゲート信号配線とソース信号配線
間での短絡検査時以外のとき）、導通状態の153ａのみ
で形成された複合スイッチング素子153によってゲート
信号配線101とソース信号配線102は低抵抗配線105に接
続されている。したがって低抵抗配線105はショートリ
ングの役目を果たし、全配線は短絡される。In a normal state (other than a short-circuit test between the gate signal wiring and the source signal wiring), the gate signal wiring 101 and the source signal wiring 102 have low resistance by the composite switching element 153 formed only of the conductive state 153a. It is connected to the wiring 105. Therefore, the low-resistance wiring 105 serves as a short ring, and all the wirings are short-circuited.
【００７８】ゲート信号配線101とソース信号配線間102
での短絡検査をするときは、複合スイッチング素子153
の153ａをレーザ切断で導通状態から絶縁状態にスイッ
チングすることによって、ゲート信号配線101とソース
信号配線102のあいだでの短絡検査が可能となる。ま
た、検査終了後、複合スイッチング素子154の154ｂをレ
ーザ溶接で絶縁状態から導通状態にスイッチングするこ
とによって、再び、低抵抗配線105はショートリングの
役目を果たし、ゲート信号配線101とソース信号配線102
は短絡される。並列接合された複合スイッチング素子15
0の構成個数だけ、スイッチングが可能である。また、
並列に接続されているので冗長性がある。Between the gate signal wiring 101 and the source signal wiring 102
When performing a short circuit inspection at
By switching the 153a from the conductive state to the insulated state by laser cutting, short-circuit inspection between the gate signal wiring 101 and the source signal wiring 102 can be performed. Further, after the inspection is completed, the 154b of the composite switching element 154 is switched from the insulating state to the conductive state by laser welding, so that the low-resistance wiring 105 again serves as a short ring, and the gate signal wiring 101 and the source signal wiring 102
Are shorted. Composite switching element 15 connected in parallel
Switching can be performed by the number of 0 components. Also,
There is redundancy because they are connected in parallel.
【００７９】［実施例15］前記実施例14では、導通状態
から絶縁状態に不可逆的に変化可能なスイッチング素子
152ａと絶縁状態から導通状態に不可逆的に変化可能な
スイッチング素子152ｂが直列に接続された複合スイッ
チング素子152が少なくとも２個以上並列に接続されて
スイッチング素子群150を構成したが、図23に示すよう
に導通状態から絶縁状態に不可逆的に変化可能なスイッ
チング素子172ａと絶縁状態から導通状態に不可逆的に
変化可能なスイッチング素子172ｂを並列に接続した複
合スイッチング素子172、173、174を少なくとも２個以
上直列に接続してスイッチング素子群170を形成するこ
とによって、ピッチ幅の狭いゲート信号配線間やソース
信号配線間に複合スイッチング素子を多く形成すること
ができる。[Embodiment 15] In Embodiment 14, the switching element irreversibly changes from the conductive state to the insulating state.
A switching element group 150 is formed by connecting at least two or more composite switching elements 152 in which a switching element 152b irreversibly changeable from an insulating state to a conducting state and a switching element 152b are connected in series, as shown in FIG. Thus, at least two composite switching elements 172, 173, and 174 in which a switching element 172a that can irreversibly change from a conductive state to an insulating state and a switching element 172b that can irreversibly change from an insulating state to a conductive state are connected in parallel. By forming the switching element group 170 by connecting in series as described above, a large number of composite switching elements can be formed between the gate signal wirings and the source signal wirings having a small pitch width.
【００８０】通常時（ゲート信号配線とソース信号配線
間での短絡検査時以外のとき）、導通状態の172ａのみ
で形成されて複合スイッチング素子172によってゲート
信号配線とソース信号配線は低抵抗配線105に接続さ
れ、全配線は短絡されている。Normally (except for the short-circuit inspection between the gate signal wiring and the source signal wiring), the gate signal wiring and the source signal wiring are formed only by the conductive state 172a, and the gate signal wiring and the source signal wiring are formed by the low resistance wiring 105 by the composite switching element 172. And all wirings are short-circuited.
【００８１】ゲート信号配線とソース信号配線間での短
絡検査時、複合スイッチング素子172の172ａを導通状態
から絶縁状態にスイッチングすることによって、ゲート
信号配線とソース信号配線間での短絡検査が可能とな
る。また、検査終了後、複合スイッチング素子172の172
ｂを絶縁状態から導通状態にスイッチングすることによ
って、再び、全配線は短絡される。直列接続された複合
スイッチング素子群170の構成個数分だけ、スイッチン
グが可能である。When a short circuit between the gate signal line and the source signal line is inspected, the short circuit between the gate signal line and the source signal line can be inspected by switching the composite switching element 172 from the conductive state to the insulating state. Become. After the inspection is completed, the composite switching element
By switching b from the insulated state to the conductive state, again all the wires are short-circuited. Switching can be performed by the number of components of the composite switching element group 170 connected in series.
【００８２】［実施例16］図24は本発明の実施例16を説
明するＴＦＴアクティブマトリックス配線基板の構成を
示す説明図である。図24において、ｉ番目のゲート信号
配線201ｉ、ｊ番目のソース信号配線202ｊ、画素用ＴＦ
Ｔ203ｉｊ、検査電極端子206ｍｉ、206ｎｉ、206ｐｊ、
206ｑｊは前記実施例12に示すものと同一の部分を示
す。401ｍｉ、401ｎｉ、401ｐｊ、401ｑｊは画素用ＴＦ
Ｔ203ｉｊと同一のプロセスで形成された検査端子用Ｔ
ＦＴである。ただし、検査端子用ＴＦＴ401ｍｉ、401ｎ
ｉ、401ｐｊ、401ｑｊは耐電圧が充分高くなるように、
素子の面積を画素用ＴＦＴ203ｉｊよりも大きく形成さ
れている。[Embodiment 16] FIG. 24 is an explanatory view showing the structure of a TFT active matrix wiring board for explaining Embodiment 16 of the present invention. In FIG. 24, an i-th gate signal line 201i, a j-th source signal line 202j, a pixel TF
T203ij, test electrode terminals 206mi, 206ni, 206pj,
206qj indicates the same part as that shown in the twelfth embodiment. 401mi, 401ni, 401pj, 401qj are pixel TFs
T for test terminal formed by the same process as T203ij
FT. However, TFT 401mi for inspection terminal, 401n
i, 401pj and 401qj are designed to have sufficiently high withstand voltage.
The element area is formed larger than the pixel TFT 203ij.
【００８３】検査端子用ＴＦＴ401ｍｉ、401ｎｉのドレ
イン電極402はゲート信号配線201ｉの両端に、検査端子
用ＴＦＴ401ｐｊ、401ｑｊのドレイン電極402はソース
信号配線202ｊの両端にそれぞれ接続されている。ま
た、検査端子用ＴＦＴ401ｍｉ、401ｎｉのソース電極40
3はそれぞれ検査電極端子206ｍｉ、206ｎｉに、検査端
子用ＴＦＴ401ｐｊ、401ｑｊのソース電極403はそれぞ
れ検査電極端子206ｐｊ、206ｑｊにそれぞれ接続されて
いる。また、すべての検査端子用ＴＦＴ401ｍｉ、401ｎ
ｉ、401ｐｊ、401ｑｊのゲート電極404は周辺配線405に
よりスイッチ端子406に接続されている。この検査端子
用ＴＦＴ401ｍｉ、401ｎｉ、401ｐｊ、401ｑｊおよび周
辺配線405、スイッチング端子406は、マトリックス配線
のショートや断線の検査後、破線211に沿って切除され
る。The drain electrodes 402 of the test terminal TFTs 401mi and 401ni are connected to both ends of the gate signal wiring 201i, and the drain electrodes 402 of the test terminal TFTs 401pj and 401qj are connected to both ends of the source signal wiring 202j. In addition, the source electrode 40 of the inspection terminal TFT 401mi, 401ni.
3 is connected to the test electrode terminals 206mi and 206ni, respectively, and the source electrodes 403 of the test terminal TFTs 401pj and 401qj are connected to the test electrode terminals 206pj and 206qj, respectively. In addition, all the inspection terminal TFTs 401mi, 401n
The gate electrodes 404 of i, 401pj, and 401qj are connected to a switch terminal 406 by a peripheral wiring 405. The inspection terminal TFTs 401mi, 401ni, 401pj, 401qj, the peripheral wiring 405, and the switching terminal 406 are cut off along the broken line 211 after inspection for short circuit or disconnection of the matrix wiring.
【００８４】本実施例では、ゲート信号配線201ｉとソ
ース信号配線202ｊのあいだでの短絡検査や、ゲート信
号配線201ｉまたはソース信号配線202ｊの断線検査また
は隣接配線の短絡検査などの配線検査時、スイッチ端子
406に正の電圧を印加することによって検査端子用ＴＦ
Ｔ401ｍｉ、401ｎｉ、401ｐｊ、401ｑｊがオン状態とな
り、検査電極間の導通を調べることによって各配線検査
が可能となる。また検査時以外においては、スイッチ端
子406に電圧をかけないため、各検査電極端子は各マト
リックス配線から絶縁されるとともに、これらの各マト
リックス配線は保護膜に覆われているため、静電気がマ
トリックス配線に印加される可能性が少なくなる。した
がって静電気により画素用ＴＦＴ203ｉｊは破壊されに
くい。In this embodiment, the switch is used for a wiring test such as a short circuit test between the gate signal line 201i and the source signal line 202j, a disconnection test of the gate signal line 201i or the source signal line 202j or a short circuit test of the adjacent line. Terminal
By applying a positive voltage to 406, the test terminal TF
T401mi, 401ni, 401pj, and 401qj are turned on, and each wiring can be inspected by checking conduction between the inspection electrodes. Since no voltage is applied to the switch terminal 406 except at the time of inspection, each inspection electrode terminal is insulated from each matrix wiring, and each of these matrix wirings is covered with a protective film. Is less likely to be applied. Therefore, the pixel TFT 203ij is not easily destroyed by static electricity.
【００８５】［実施例17］図25は本発明の実施例17を説
明するＴＦＴアクティブマトリックス配線基板の構成を
示す説明図である。図25において、ｉ番目のゲート信号
配線201ｉ、ｊ番目のソース信号配線202ｊ、画素用ＴＦ
Ｔ203ｉｊ、検査電極端子206ｍｉ、206ｎｉ、206ｐｊ、
206ｑｊ、検査端子用ＴＦＴ401ｐｊ、401ｑｊ、周辺配
線405、スイッチ端子406は前記実施例16に示すものと同
じ部分を示すが、本実施例では、ゲート信号配線201ｉ
側には検査端子用ＴＦＴを設けず、ゲート信号配線201
ｉに検査電極端子206ｍｉ、206ｎｉが直接接続されてい
る。[Embodiment 17] FIG. 25 is an explanatory view showing the structure of a TFT active matrix wiring board for explaining Embodiment 17 of the present invention. In FIG. 25, an i-th gate signal line 201i, a j-th source signal line 202j, a pixel TF
T203ij, test electrode terminals 206mi, 206ni, 206pj,
Reference numeral 206qj, inspection terminal TFTs 401pj and 401qj, peripheral wiring 405, and switch terminal 406 show the same parts as those shown in Embodiment 16, but in this embodiment, the gate signal wiring 201i
The inspection signal TFT is not provided on the side, and the gate signal wiring 201 is not provided.
Test electrode terminals 206mi and 206ni are directly connected to i.
【００８６】本実施例では、ゲート信号配線201ｉとソ
ース信号配線202ｊのあいだでの短絡検査や、ゲート信
号配線201ｉまたはソース信号配線202ｊの断線検査また
は隣接配線の短絡検査などの配線検査時、スイッチ端子
406に正の電圧をかけることによって検査端子用ＴＦＴ4
01ｐｊ、401ｑｊがオン状態となり、検査電極間の導通
を調べることによって各配線検査が可能となる。また検
査時以外においては、スイッチ端子406に電圧をかけな
いため、ソース側の検査電極端子206ｐｊ、206ｑｊは各
マトリックス配線から絶縁されるとともに、ソース信号
配線202ｊは保護膜で覆われているため、静電気がソー
ス信号配線に生じにくい。一方、ゲート信号配線に静電
気が生じたばあい、ゲート信号配線201ｉの電位の上昇
に伴って、ソース信号配線202ｊの電位も上昇する。こ
のとき生じる電荷は、高耐圧の検査端子用ＴＦＴ401ｐ
ｊ、401ｑｊにより消費されるため、ゲート信号配線と
ソース信号配線の交差部で絶縁破壊は生じにくい。In this embodiment, the switch is used for a wiring inspection such as a short-circuit inspection between the gate signal wiring 201i and the source signal wiring 202j, a disconnection inspection of the gate signal wiring 201i or the source signal wiring 202j or a short-circuit inspection of the adjacent wiring. Terminal
By applying a positive voltage to 406, the inspection terminal TFT4
01pj and 401qj are turned on, and each wiring inspection can be performed by checking conduction between the inspection electrodes. Since no voltage is applied to the switch terminal 406 except at the time of inspection, the inspection electrode terminals 206pj and 206qj on the source side are insulated from each matrix wiring, and the source signal wiring 202j is covered with a protective film. Static electricity is less likely to be generated on the source signal wiring. On the other hand, when static electricity is generated in the gate signal wiring, the potential of the source signal wiring 202j also increases as the potential of the gate signal wiring 201i increases. The charge generated at this time is a high withstand voltage test terminal TFT 401p.
j, 401qj, the dielectric breakdown hardly occurs at the intersection of the gate signal wiring and the source signal wiring.
【００８７】［実施例18］図26は本発明の実施例18を説
明するＴＦＴアクティブマトリックス配線基板の構成を
示す説明図である。本実施例は、前記実施例16で、ゲー
ト信号配線201ｉとソース信号配線202ｊの両端に接続さ
れた高耐圧の検査端子用ＴＦＴの代わりに高耐圧のフォ
トトランジスタ411が設けられたものである。[Embodiment 18] FIG. 26 is an explanatory view showing the structure of a TFT active matrix wiring board for explaining Embodiment 18 of the present invention. This embodiment is different from the embodiment 16 in that a high breakdown voltage phototransistor 411 is provided instead of the high breakdown voltage inspection terminal TFT connected to both ends of the gate signal wiring 201i and the source signal wiring 202j.
【００８８】本実施例ではフォトトランジスタ411に光
を照射することによって、各マトリックス配線201ｉ、2
02ｊと検査電極端子206ｍｉと206ｎｉおよび206ｐｊと2
06ｑｊが導通状態となるため、前記実施例16と同様の作
用により、各配線検査が可能となる。また検査時以外に
おいては、フォトトランジスタ411への光を遮断するこ
とによって、各検査電極端子は各マトリックス配線から
絶縁されるとともに、これらの各マトリックス配線は保
護膜に覆われているため、静電気がマトリックス配線に
印加される可能性が少ない。したがって静電気により画
素用ＴＦＴ203ｉｊは破壊されにくい。In this embodiment, by irradiating light to the phototransistor 411, each matrix wiring 201i, 2
02j and test electrode terminals 206mi and 206ni and 206pj and 2
Since 06qj is conductive, each wiring inspection can be performed by the same operation as in the sixteenth embodiment. At the time other than the time of inspection, by blocking light to the phototransistor 411, each inspection electrode terminal is insulated from each matrix wiring, and since each of these matrix wirings is covered with a protective film, static electricity is generated. It is unlikely that the voltage will be applied to the matrix wiring. Therefore, the pixel TFT 203ij is not easily destroyed by static electricity.
【００８９】［実施例19］図27は本発明の実施例19を説
明するＴＦＴアクティブマトリックス配線の基板の構成
を示す説明図である。図27において、ｉ番目のゲート信
号配線201ｉ、ｊ番目のソース信号配線202ｊ、画素用Ｔ
ＦＴ203ｉｊ、検査電極端子206ｍｉ、206ｎｉ、206ｐ
ｊ、206ｑｊは前記実施例10に示すものと同一の部分を
示す。420は不可逆的スイッチング素子であり、断面構
成を図28（ａ）、（ｂ）に示す。図28（ａ）において、
422、423は導体の端子であり、端子422はマトリックス
配線201ｉまたは202ｊに、端子423は検査電極端子206ｐ
ｊまたは206ｑｊに接続されている。424は絶縁膜であ
り、端子422と端子423とを絶縁している。425は保護膜
である。[Embodiment 19] FIG. 27 is an explanatory view showing the structure of a TFT active matrix wiring substrate for explaining Embodiment 19 of the present invention. In FIG. 27, an i-th gate signal line 201i, a j-th source signal line 202j, a pixel T
FT203ij, test electrode terminals 206mi, 206ni, 206p
j and 206qj indicate the same parts as those described in the tenth embodiment. Reference numeral 420 denotes an irreversible switching element, and the sectional configuration is shown in FIGS. 28 (a) and (b). In FIG. 28 (a),
422 and 423 are conductor terminals, the terminal 422 is a matrix wiring 201i or 202j, and the terminal 423 is a test electrode terminal 206p.
j or 206qj. An insulating film 424 insulates the terminal 422 from the terminal 423. 425 is a protective film.
【００９０】本実施例では、マトリックス配線基板の製
造工程では各検査電極は各マトリックス配線から絶縁さ
れるとともに、これらの各マトリックス配線は保護膜に
覆われているため、静電気がマトリックス配線に印加さ
れる可能性が少なくなる。したがって静電気により画素
用ＴＦＴ203ｉｊは破壊されにくい。また、マトリック
ス配線基板の検査工程または実際の駆動時には、図28
（ｂ）に示すように、不可逆的スイッチング素子420に
レーザ光を照射し、端子422と端子423とを導通させる。
これにより各マトリックス配線と各検査電極端子とが導
通され、検査や実際の駆動が可能となる。In this embodiment, in the manufacturing process of the matrix wiring board, each inspection electrode is insulated from each matrix wiring, and since each of these matrix wirings is covered with the protective film, static electricity is applied to the matrix wirings. Is less likely to occur. Therefore, the pixel TFT 203ij is not easily destroyed by static electricity. Also, in the inspection process of the matrix wiring board or during the actual driving, FIG.
As shown in (b), the irreversible switching element 420 is irradiated with laser light to make the terminals 422 and 423 conductive.
Thereby, each matrix wiring and each inspection electrode terminal are electrically connected, and inspection and actual driving can be performed.
【００９１】［実施例20］図29は本発明の実施例20を説
明するＴＦＴアクティブマトリックス配線基板の構成を
示す説明図である。図29において、ｉ番目のゲート信号
配線201ｉ、ｊ番目のソース信号配線202ｊ、画素用ＴＦ
Ｔ203ｉｊ、検査電極端子206ｍｉ、206ｎｉ、206ｐｊ、
206ｑｊ、不可逆的スイッチング素子420は前記実施例19
に示すものと同一のものであるが、本実施例では、ゲー
ト信号配線201ｉ側には検査端子用ＴＦＴが設けられ
ず、ゲート信号配線201ｉに検査電極端子206ｍｉ、206
ｎｉが直接接続されている。[Embodiment 20] FIG. 29 is an explanatory view showing the structure of a TFT active matrix wiring board for explaining Embodiment 20 of the present invention. In FIG. 29, an i-th gate signal line 201i, a j-th source signal line 202j, a pixel TF
T203ij, test electrode terminals 206mi, 206ni, 206pj,
206qj, irreversible switching element 420
However, in this embodiment, no inspection terminal TFT is provided on the gate signal wiring 201i side, and the inspection electrode terminals 206mi, 206mi are provided on the gate signal wiring 201i.
ni are directly connected.
【００９２】本実施例では、マトリックス配線基板の製
造工程では、前記実施例17と同様に、ソース側の検査電
極端子206ｐｊ、206ｑｊは各マトリックス配線から絶縁
されるとともに、ソース信号配線は保護膜に覆われてい
るため、静電気がソース信号配線に印加されにくい。一
方、ゲート信号配線に静電気が生じたばあい、ゲート信
号配線201ｉの電位の上昇に伴って、ソース配線202ｊの
電位も上昇するため、画素用ＴＦＴ203ｉｊのゲートと
ソースのあいだに電圧が印加されない。したがって静電
気により画素用ＴＦＴ203ｉｊは破壊されにくい。ま
た、マトリックス配線基板の検査工程あるいは実際の駆
動時には、前記実施例19と同様に、不可逆的スイッチン
グ素子420にレーザを照射し、各マトリックス配線と各
検査電極端子とが導通され、検査や実際の駆動を行うこ
とができる。In this embodiment, in the manufacturing process of the matrix wiring board, the inspection electrode terminals 206pj and 206qj on the source side are insulated from each matrix wiring and the source signal wiring is formed on the protective film as in the case of the seventeenth embodiment. Because it is covered, it is difficult for static electricity to be applied to the source signal wiring. On the other hand, when static electricity is generated in the gate signal wiring, the potential of the source wiring 202j also increases with the rise of the potential of the gate signal wiring 201i, so that no voltage is applied between the gate and the source of the pixel TFT 203ij. Therefore, the pixel TFT 203ij is not easily destroyed by static electricity. In the inspection step or actual driving of the matrix wiring board, similarly to the nineteenth embodiment, the irreversible switching element 420 is irradiated with a laser, and each matrix wiring and each inspection electrode terminal are electrically connected to each other to perform inspection or actual inspection. Driving can be performed.
【００９３】［実施例21］図30は、本発明の実施例21の
構成を示す説明図である。図30において、501はマトリ
ックス配線を形成する第１の配線群、502はマトリック
ス配線を形成する第２の配線群、503はマトリックス配
線を形成する第１の配線群501の検査電極部、504はマト
リックス配線を形成する第２の配線群502の検査電極
部、505は第２のマトリックス配線群の各配線の両端に
設けられたインダクタ、506は第１のマトリックス配線5
01とインダクタ505を介して第２のマトリックス配線502
を短絡する低抵抗配線である。マトリックス配線を形成
する第２の配線群502は両端にインダクタ505を設けてマ
トリックス配線を形成する配線群501と接続されている
ために、マトリックス配線を形成する配線群501および5
02は、配線相互の短絡および開放の検査が可能である。
一方、マトリックス配線を形成する配線群502の両端に
形成されたインダクタ505により、インダクタ505を介し
て瞬間的に流れる電流は、インダクタ505のインダクタ
ンスＬに比例して変化する。その時定数はインダクタン
スＬに正比例するためインダクタンスＬの値が大きいほ
ど、瞬間的にインダクタ505を介してマトリックス配線
を形成する配線群502に流れる電流は小さくなる。よっ
て、インダクタ505を介してマトリックス配線群502と反
対側から供給される高い周波数成分を有する電圧成分
は、インダクタ505によって高周波成分を有する電圧が
低下してマトリックス配線を形成する配線群502に過電
圧が瞬間的にかかることを防止する。本実施例では、マ
トリックス配線群を形成する一方の配線502の両端にイ
ンダクタ505を設けたが、マトリックス配線を形成する
配線群501の両端にインダクタ505を設けても同様の効果
がえられる。また、マトリックス配線を形成する配線群
の両方の両端にインダクタ505を設けてもよいことはい
うまでもない。[Embodiment 21] FIG. 30 is an explanatory diagram showing a structure of an embodiment 21 of the present invention. In FIG. 30, 501 is a first wiring group forming a matrix wiring, 502 is a second wiring group forming a matrix wiring, 503 is a test electrode part of the first wiring group 501 forming a matrix wiring, and 504 is The inspection electrode portion of the second wiring group 502 that forms the matrix wiring, 505 are inductors provided at both ends of each wiring of the second matrix wiring group, and 506 is the first matrix wiring 5
01 and the second matrix wiring 502 via the inductor 505
Is a low-resistance wiring for short-circuiting. Since the second wiring group 502 forming the matrix wiring is provided with inductors 505 at both ends and connected to the wiring group 501 forming the matrix wiring, the wiring groups 501 and 5 forming the matrix wiring are formed.
02 can inspect the short circuit and the open circuit between the wirings.
On the other hand, due to the inductors 505 formed at both ends of the wiring group 502 forming the matrix wiring, the current flowing instantaneously via the inductor 505 changes in proportion to the inductance L of the inductor 505. Since the time constant is directly proportional to the inductance L, the larger the value of the inductance L, the smaller the current flowing instantaneously through the inductor 505 to the wiring group 502 forming the matrix wiring. Accordingly, a voltage component having a high frequency component supplied from the opposite side to the matrix wiring group 502 via the inductor 505 is reduced in voltage having a high frequency component by the inductor 505, and an overvoltage is applied to the wiring group 502 forming the matrix wiring. Prevent instantaneous taking. In this embodiment, the inductors 505 are provided at both ends of one of the wires 502 forming the matrix wiring group. However, the same effect can be obtained by providing the inductors 505 at both ends of the wiring group 501 forming the matrix wiring. Needless to say, inductors 505 may be provided at both ends of the wiring group forming the matrix wiring.
【００９４】［実施例22］図31は、本発明の実施例22の
構成を示す説明図である。図31において、501はマトリ
ックス配線を形成する第１の配線群、502はマトリック
ス配線を形成する第２の配線群、503はマトリックス配
線を形成する第１の配線群501の検査電極部、504はマト
リックス配線を形成する第２の配線群502の検査電極
部、505は第２のマトリックス配線群の各配線の両端に
設けられたインダクタ、506は第１のマトリックス配線5
01とインダクタ505を介してを第２のマトリックス配線5
02を短絡する低抵抗配線、507はマトリックス配線を形
成する配線群502の両端に設けられたインダクタ505を複
数個ずつブロックごとに接続した接続点である。マトリ
ックス配線を形成する第２の配線群502は両端にインダ
クタ505を設けてマトリックス配線を形成する配線群501
と接続されているために、マトリックス配線を形成する
配線群501および502は、配線相互の短絡および開放の検
査が可能である。一方、マトリックス配線を形成する配
線群502の両端に形成されたインダクタ505により、イン
ダクタ505を介して瞬間的に流れる電流は、インダクタ5
05のインダクタンスＬに比例して変化する。そのとき定
数はインダクタンスＬに正比例するためインダクタンス
Ｌの値が大きいほど、瞬間的にインダクタ505を介して
マトリックス配線を形成する配線群502に流れる電流は
小さくなる。よって、インダクタ505を介してマトリッ
クス配線群502と反対側から供給される高い周波数成分
を有する電圧成分は、インダクタ505によって低下し
て、マトリックス配線を形成する配線群502に過電圧が
瞬間的にかかることを防止する。本実施例では、さらに
インダクタ505を複数本ごとに接続してブロック化し、
マトリックス配線群を形成する各々の配線群501、502の
相互の短絡を検査する際に接続点507を検査電極端子と
することにより、検査工程の時間短縮が可能である。本
実施例では、マトリックス配線群を形成する一方の配線
502の両端にインダクタ505を設けたが、さらにマトリッ
クス配線を形成する配線群501の両端にインダクタ505を
設けても同様の効果がえられる。また、マトリックス配
線を形成する配線群の両方の両端にインダクタ505を設
けてもよい。さらに、マトリックス配線群501において
も、配線の両端に形成するインダクタ505をブロック化
しても同様の効果がえられる。[Embodiment 22] FIG. 31 is an explanatory diagram showing a structure of an embodiment 22 of the invention. In FIG. 31, 501 is a first wiring group forming a matrix wiring, 502 is a second wiring group forming a matrix wiring, 503 is a test electrode part of the first wiring group 501 forming a matrix wiring, and 504 is The inspection electrode portion of the second wiring group 502 that forms the matrix wiring, 505 are inductors provided at both ends of each wiring of the second matrix wiring group, and 506 is the first matrix wiring 5
01 and the second matrix wiring 5 via the inductor 505
Reference numeral 507 denotes a connection point where a plurality of inductors 505 provided at both ends of a wiring group 502 forming a matrix wiring are connected for each block. A second wiring group 502 for forming a matrix wiring is provided with inductors 505 at both ends to form a wiring group 501 for forming a matrix wiring.
Therefore, the wiring groups 501 and 502 forming the matrix wiring can be inspected for short circuits and open circuits between the wirings. On the other hand, due to the inductors 505 formed at both ends of the wiring group 502 forming the matrix wiring, the current flowing instantaneously through the inductor 505 is
It changes in proportion to the inductance L of 05. At this time, since the constant is directly proportional to the inductance L, the larger the value of the inductance L is, the smaller the current flowing instantaneously to the wiring group 502 forming the matrix wiring via the inductor 505 becomes smaller. Therefore, a voltage component having a high frequency component supplied from the side opposite to the matrix wiring group 502 via the inductor 505 is reduced by the inductor 505, and an overvoltage is instantaneously applied to the wiring group 502 forming the matrix wiring. To prevent In the present embodiment, the inductor 505 is further connected in units of a plurality to form a block,
By using the connection point 507 as an inspection electrode terminal when inspecting a short circuit between the respective wiring groups 501 and 502 forming the matrix wiring group, it is possible to reduce the time of the inspection process. In this embodiment, one of the wirings forming the matrix wiring group
Although inductors 505 are provided at both ends of 502, similar effects can be obtained by providing inductors 505 at both ends of a wiring group 501 forming a matrix wiring. Further, inductors 505 may be provided at both ends of the group of wirings forming the matrix wiring. Further, also in the matrix wiring group 501, the same effect can be obtained by blocking the inductors 505 formed at both ends of the wiring.
【００９５】［実施例23］図32は、本発明の実施例23の
構成を示す説明図である。図32において、501はマトリ
ックス配線を形成する第１の配線群、502はマトリック
ス配線を形成する第２の配線群、503はマトリックス配
線を形成する第１の配線群501の検査電極部、504はマト
リックス配線を形成する第２の配線群502の検査電極
部、515は第２のマトリックス配線群の各配線の両端に
設けられた抵抗、506は第１のマトリックス配線501と抵
抗515を介して第２のマトリックス配線502を短絡する低
抵抗配線である。マトリックス配線を形成する第２の配
線群502の両端に抵抗515を設けてマトリックス配線を形
成する配線群501と接続されているために、マトリック
ス配線を形成する配線群501および502は、配線相互の短
絡および開放の検査が可能である。一方、マトリックス
配線を形成する配線群502の両端に形成された抵抗515に
より、抵抗515を介して瞬間的に流れる電流は、抵抗515
の抵抗Ｒに比例して変化する。その時定数は抵抗Ｒに正
比例するため抵抗Ｒの値が大きいほど、瞬間的に抵抗51
5を介してマトリックス配線を形成する配線群502に流れ
る電流は小さくなる。よって、抵抗515を介してマトリ
ックス配線群502と反対側から供給される高い周波数成
分を有する電圧成分は、抵抗515によって低下して、マ
トリックス配線を形成する配線群502に過電圧が瞬間的
にかかることを防止する。本実施例では、マトリックス
配線群を形成する一方の配線502の両端に抵抗515を設け
たが、さらにマトリックス配線を形成する配線群501の
両端にそれぞれ抵抗515を設けても同様の効果がえられ
る。また、マトリックス配線を形成する両方の配線群の
両端にそれぞれ抵抗515を設けてもよいことはいうまで
もない。[Embodiment 23] FIG. 32 is an explanatory diagram showing a structure of an embodiment 23 of the present invention. In FIG. 32, 501 is a first wiring group forming a matrix wiring, 502 is a second wiring group forming a matrix wiring, 503 is a test electrode part of the first wiring group 501 forming a matrix wiring, and 504 is The inspection electrode portion of the second wiring group 502 that forms the matrix wiring, 515 is a resistor provided at both ends of each wiring of the second matrix wiring group, and 506 is the first wiring through the first matrix wiring 501 and the resistor 515. This is a low-resistance wiring that short-circuits the second matrix wiring 502. Since the resistors 515 are provided at both ends of the second wiring group 502 forming the matrix wiring and connected to the wiring group 501 forming the matrix wiring, the wiring groups 501 and 502 forming the matrix wiring are mutually connected. Inspection of short circuit and open circuit is possible. On the other hand, due to the resistors 515 formed at both ends of the wiring group 502 forming the matrix wiring, the current that flows instantaneously through the
Changes in proportion to the resistance R. Since the time constant is directly proportional to the resistance R, the larger the value of the resistance R, the instantaneously the resistance 51
The current flowing through the wiring group 502 forming the matrix wiring via 5 becomes small. Therefore, a voltage component having a high frequency component supplied from the opposite side to the matrix wiring group 502 via the resistor 515 is reduced by the resistor 515, and an overvoltage is instantaneously applied to the wiring group 502 forming the matrix wiring. To prevent In the present embodiment, the resistors 515 are provided at both ends of one of the wires 502 forming the matrix wiring group. However, the same effect can be obtained by providing the resistors 515 at both ends of the wiring group 501 forming the matrix wiring. . Needless to say, resistors 515 may be provided at both ends of both wiring groups forming the matrix wiring.
【００９６】［実施例24］図33は、本発明の実施例24の
構成を示す説明図である。図33において、501はマトリ
ックス配線を形成する第１の配線群、502はマトリック
ス配線を形成する第２の配線群、503はマトリックス配
線を形成する第１の配線群501の検査電極部、504はマト
リックス配線を形成する第２の配線群502の検査電極
部、515は第２のマトリックス配線群の各配線の両端に
設けられた抵抗、506は第１のマトリックス配線501と抵
抗515を介してを第２のマトリックス配線502を短絡する
低抵抗配線である。517はマトリックス配線を形成する
配線群502の両端に設けられた抵抗515を複数個ずつブロ
ックごとに接続した接点である。マトリックス配線を形
成する第２の配線群502は両端に抵抗515を設けてマトリ
ックス配線を形成する配線群501と接続されているため
に、マトリックス配線を形成する配線群501および502
は、配線相互の短絡および開放の検査が可能である。一
方、マトリックス配線を形成する配線群502の両端に形
成された抵抗515により、抵抗515を介して瞬間的に流れ
る電流は、抵抗515の抵抗Ｒに比例して変化する。その
時定数は抵抗Ｒに正比例するため抵抗Ｒの値が大きいほ
ど、瞬間的に抵抗515を介してマトリックス配線を形成
する配線群502に流れる電流は小さくなる。よって、抵
抗515を介してマトリックス配線群502と反対側から供給
される高い周波数成分を有する電圧成分は、抵抗515に
よって電圧が低下して、マトリックス配線を形成する配
線群502に過電圧が瞬間的にかかることを防止する。本
実施例では、さらに抵抗515を複数本ごとに接続してブ
ロック化し、マトリックス配線群を形成する各々の配線
501、502の相互の短絡を検査する際に接続点517を検査
電極とすることにより、検査工程の時間短縮が可能であ
る。本実施例では、マトリックス配線群を形成する一方
の配線502の両端に抵抗515を設けたが、さらにマトリッ
クス配線を形成する配線群501の両端にそれぞれ抵抗515
を設けてもブロック化して同様の効果がえられる。ま
た、マトリックス配線を形成する両方の配線群の両端に
それぞれ抵抗515を設けてブロック化してもよい。[Embodiment 24] FIG. 33 is an explanatory diagram showing a configuration of an embodiment 24 of the invention. In FIG. 33, reference numeral 501 denotes a first wiring group that forms a matrix wiring, 502 denotes a second wiring group that forms a matrix wiring, 503 denotes an inspection electrode unit of the first wiring group 501 that forms a matrix wiring, and 504 denotes a test electrode part. The inspection electrode portion of the second wiring group 502 that forms the matrix wiring, 515 is a resistor provided at both ends of each wiring of the second matrix wiring group, and 506 is a connection through the first matrix wiring 501 and the resistor 515. This is a low-resistance wiring that short-circuits the second matrix wiring 502. Reference numeral 517 denotes a contact point where a plurality of resistors 515 provided at both ends of a wiring group 502 forming a matrix wiring are connected for each block. Since the second wiring group 502 forming the matrix wiring is connected to the wiring group 501 forming the matrix wiring by providing resistors 515 at both ends, the wiring groups 501 and 502 forming the matrix wiring are provided.
Can inspect for short circuit and open circuit between wirings. On the other hand, due to the resistors 515 formed at both ends of the wiring group 502 forming the matrix wiring, the current flowing instantaneously via the resistor 515 changes in proportion to the resistance R of the resistor 515. Since the time constant is directly proportional to the resistance R, the larger the value of the resistance R, the smaller the current flowing instantaneously to the wiring group 502 forming the matrix wiring via the resistance 515. Therefore, a voltage component having a high frequency component supplied from the opposite side to the matrix wiring group 502 via the resistor 515 is reduced in voltage by the resistor 515, and an overvoltage is instantaneously applied to the wiring group 502 forming the matrix wiring. This is prevented. In this embodiment, a plurality of resistors 515 are further connected to each other to form a block and form a matrix wiring group.
By using the connection point 517 as an inspection electrode when inspecting a mutual short circuit between 501 and 502, it is possible to reduce the time of the inspection process. In the present embodiment, the resistors 515 are provided at both ends of one of the wires 502 forming the matrix wiring group.
Is provided, the same effect can be obtained by blocking. Further, resistors 515 may be provided at both ends of both wiring groups forming the matrix wiring to form a block.
【００９７】［実施例25］図34は、本発明の実施例25の
構成を示す説明図である。図34において、501〜504は実
施例21と同じ部分を示し、525は第２のマトリックス配
線配線群502の各配線の両端に設けられた抵抗、526は第
２のマトリックス配線群の各配線の両端に設けられた抵
抗525と直列に接続されたインダクタ、506は第１のマト
リックス配線501、抵抗525およびインダクタ526を介し
て第２のマトリックス配線502を短絡する低抵抗配線で
ある。マトリックス配線を形成する第２の配線群502は
両端に抵抗525およびインダクタ526が直列に接続されて
マトリックス配線を形成する配線群501と接続されてい
るために、マトリックス配線を形成する配線群501およ
び502は、配線相互の短絡および開放の検査が可能であ
る。[Embodiment 25] FIG. 34 is an explanatory diagram showing a structure of an embodiment 25 of the invention. In FIG. 34, reference numerals 501 to 504 denote the same parts as in Example 21, 525 denotes a resistor provided at both ends of each wiring of the second matrix wiring group 502, and 526 denotes each of the wirings of the second matrix wiring group. An inductor 506 connected in series with the resistor 525 provided at both ends is a low-resistance wire that short-circuits the second matrix wire 502 via the first matrix wire 501, the resistor 525 and the inductor 526. Since the second wiring group 502 forming the matrix wiring is connected to the wiring group 501 forming the matrix wiring by connecting the resistor 525 and the inductor 526 in series at both ends, the wiring group 501 forming the matrix wiring and 502 is capable of testing for shorts and opens between wires.
【００９８】一方、マトリックス配線を形成する配線群
502の両端に形成された抵抗525と該抵抗と直列に接続さ
れたインダクタ526により、該抵抗525と該インダクタ52
6を介して瞬間的に流れる電流は、該抵抗525の抵抗Ｒと
該インダクタ526のインダクタンスＬに比例して変化す
る。その時定数はＲ、Ｌに正比例するため、瞬間的に該
抵抗525と該インダクタ526を介してマトリックス配線を
形成する配線群502に流れる電流は小さくなる。よっ
て、該抵抗525と該インダクタ526を介してマトリックス
配線群502と反対側から供給される高い周波数成分を有
する電圧成分は、該抵抗525と該インダクタ526によって
低下して、マトリックス配線を形成する配線群502に過
電圧が瞬間的にかかることを防止する。なお、本実施例
では、マトリックス配線群を形成する一方の配線群502
の両端にそれぞれ抵抗525およびインダクタ526を設けた
が、マトリックス配線を形成する配線群501の両端にそ
れぞれ抵抗525およびインダクタ526を直列に設けても同
様の効果がえられる。なお、抵抗525およびインダクタ5
26としては実施例23および実施例21と同様の抵抗および
インダクタを使用することができる。また、マトリック
ス配線を形成する両方の配線群の両端にそれぞれ抵抗52
5およびインダクタ526を設けても同様の効果がえられ
る。On the other hand, a wiring group forming a matrix wiring
A resistor 525 formed at both ends of 502 and an inductor 526 connected in series with the resistor make the resistor 525 and the inductor 52
The instantaneous current flowing through 6 varies in proportion to the resistance R of the resistor 525 and the inductance L of the inductor 526. Since the time constant is directly proportional to R and L, the current flowing instantaneously through the resistor 525 and the inductor 526 to the wiring group 502 forming the matrix wiring becomes small. Accordingly, a voltage component having a high frequency component supplied from the side opposite to the matrix wiring group 502 via the resistor 525 and the inductor 526 is reduced by the resistor 525 and the inductor 526 to form a wiring forming a matrix wiring. This prevents an overvoltage from being momentarily applied to the group 502. In this embodiment, one of the wiring groups 502 forming the matrix wiring group
Are provided at both ends, respectively. However, the same effect can be obtained by providing a resistor 525 and an inductor 526 in series at both ends of a wiring group 501 forming a matrix wiring. Note that the resistor 525 and inductor 5
As 26, the same resistors and inductors as those of the embodiments 23 and 21 can be used. Also, a resistor 52 is provided at each end of both wiring groups forming the matrix wiring.
Similar effects can be obtained by providing 5 and the inductor 526.
【００９９】［実施例26］図35は、本発明の実施例26の
構成を示す説明図である。図35において、符号はすべて
実施例25と同じ部分をさし、本実施例ではマトリックス
配線を形成する配線群の検査電極部503、504と低抵抗配
線506とのあいだに接続される抵抗525とインダクタ526
の接続順序を逆にしたものである。本実施例においても
抵抗とインダクタの直列接続で、瞬間的に流れる電流は
減衰され、実施例25と同様の効果がえられる。[Twenty-Sixth Embodiment] FIG. 35 is an explanatory diagram showing the structure of a twenty-sixth embodiment of the present invention. In FIG. 35, all the reference numerals denote the same parts as in Example 25. Inductor 526
In the reverse order. Also in this embodiment, the current flowing instantaneously is attenuated by the series connection of the resistor and the inductor, and the same effect as in the twenty-fifth embodiment can be obtained.
【０１００】［実施例27］図36は、本発明の実施例27の
構成を示す説明図である。図36において、符号は実施例
25と同じ部分をさし、本実施例では第２のマトリックス
配線群の各配線の両端に設けられた抵抗、525を複数個
ずつブロックごとに接続した接続点527に直列にインダ
クタ526が接続されている点で実施例25、26と異なる。
本実施例においても、マトリックス配線を形成する第２
の配線群502は両端に抵抗525およびインダクタ526が直
列に接続されてマトリックス配線を形成する配線群501
と接続されているために、マトリックス配線を形成する
配線群501および502は、配線相互の短絡および開放の検
査をすることができる。さらに、抵抗525を複数本ごと
に接続してブロック化し、マトリックス配線群を形成す
る各々の配線501、502の相互の短絡を検査する際に接続
点527を検査電極とすることにより、検査工程の時間を
短縮することができる。一方、マトリックス配線群を形
成する配線群502の両端に形成された抵抗525と該抵抗と
直列に接続されたインダクタ526により、実施例25、26
と同様に配線群502に流れる電流は小さくなる。よっ
て、該抵抗525と該インダクタ526を介してマトリックス
配線群502と反対側から印加される高い周波数成分を有
する電圧成分は、該抵抗525と該インダクタ526によって
電圧が低下して、マトリックス配線を形成する配線群50
2に過電圧が瞬間的にかかることを防止できる。なお、
本実施例では、マトリックス配線群を形成する一方の配
線群502の両端に抵抗525およびインダクタ526を設けた
が、マトリックス配線を形成する配線群501の両端に抵
抗525を接続し、ブロック化してその接続点にインダク
タ526を直列に設けても同様の効果がえられる。また、
マトリックス配線を形成する両方の配線群の両端に同様
に設けられた抵抗525のブロックおよびインダクタ526を
設けても同様の効果がえられる。[Twenty-Seventh Embodiment] FIG. 36 is an explanatory diagram showing a structure of a twenty-seventh embodiment of the present invention. In FIG. 36, reference numerals indicate the embodiments.
In this embodiment, an inductor 526 is connected in series to a connection point 527 where a plurality of resistors 525 provided at both ends of each wiring of the second matrix wiring group are connected for each block. This is different from the embodiments 25 and 26 in that
Also in the present embodiment, the second
Is a wiring group 501 in which a resistor 525 and an inductor 526 are connected in series at both ends to form a matrix wiring.
Therefore, the wiring groups 501 and 502 forming the matrix wiring can be inspected for short-circuit and open-circuit between the wirings. Further, by connecting the resistors 525 in units of a plurality to form a block, and using the connection point 527 as an inspection electrode when inspecting a short circuit between the respective wirings 501 and 502 forming the matrix wiring group, an inspection process is performed. Time can be reduced. On the other hand, the resistances 525 formed at both ends of the wiring group 502 forming the matrix wiring group and the inductor 526 connected in series with the resistance are used in the embodiments 25 and 26.
Similarly, the current flowing through the wiring group 502 becomes smaller. Therefore, a voltage component having a high frequency component applied from the side opposite to the matrix wiring group 502 via the resistor 525 and the inductor 526 is reduced in voltage by the resistor 525 and the inductor 526 to form a matrix wiring. Wiring group 50
2 can be prevented from being instantaneously applied with an overvoltage. In addition,
In the present embodiment, the resistor 525 and the inductor 526 are provided at both ends of one of the wiring groups 502 forming the matrix wiring group. Similar effects can be obtained by providing an inductor 526 in series at the connection point. Also,
The same effect can be obtained by providing the block of the resistor 525 and the inductor 526 which are similarly provided at both ends of both wiring groups forming the matrix wiring.
【０１０１】［実施例28］図37は、本発明の実施例28の
構成を示す説明図である。図37において、符号はすべて
実施例27と同じ部分をさし、本実施例では第２のマトリ
ックス配線群の各配線の両端に設けられたインダクタ、
526を複数個ずつブロックごとに接続した接続点527に直
列に抵抗525が接続されている点で実施例27と異なる。
本実施例においても、マトリックス配線を形成する第２
の配線群502は両端にインダクタ526および抵抗525を直
列に設けてマトリックス配線を形成する配線群501と接
続されているために、マトリックス配線を形成する配線
群501および502は、配線相互の短絡および開放の検査が
可能である。さらに、インダクタ526を複数本ごとに接
続してブロック化し、マトリックス配線群を形成する各
々の配線501、502の相互の短絡を検査する際に接続点52
7を検査電極端子とすることにより、検査工程の時間短
縮が可能である。一方、マトリックス配線を形成する配
線群502の両端に形成されたインダクタ526と該インダク
タと直列に接続された抵抗525により、実施例27と同様
に配線群502に流れる電流は小さくなる。よって、該イ
ンダクタ526と該抵抗525を介してマトリックス配線群50
2と反対側から印加される高い周波数成分を有する電圧
成分は、該インダクタ526と該抵抗525によって低下し
て、マトリックス配線を形成する配線群502に過電圧が
瞬間的にかかることを防止できる。なお、本実施例で
は、マトリックス配線群を形成する一方の配線群502の
両端にインダクタ526および抵抗525を設けたが、マトリ
ックス配線を形成する配線群501の両端にインダクタ526
を接続し、ブロック化してその接続点に抵抗525を直列
に設けても同様の効果がえられる。また、マトリックス
配線を形成する両方の配線群の両端にインダクタ526お
よび抵抗525を設けても同様の効果がえられる。[Embodiment 28] FIG. 37 is an explanatory diagram showing a structure of an embodiment 28 of the invention. In FIG. 37, all the reference numerals denote the same parts as in Embodiment 27, and in this embodiment, inductors provided at both ends of each wiring of the second matrix wiring group.
This embodiment differs from the twenty-seventh embodiment in that a resistor 525 is connected in series to a connection point 527 where a plurality of 526s are connected for each block.
Also in the present embodiment, the second
Is connected to a wiring group 501 that forms a matrix wiring by providing an inductor 526 and a resistor 525 at both ends in series, so that the wiring groups 501 and 502 that form the matrix wiring are short-circuited with each other. Open inspection is possible. Further, when the inductors 526 are connected in a plural number to form a block, and the wirings 501 and 502 forming the matrix wiring group are inspected for a mutual short circuit, a connection point 52 is formed.
By using 7 as an inspection electrode terminal, the time of the inspection process can be reduced. On the other hand, due to the inductor 526 formed at both ends of the wiring group 502 forming the matrix wiring and the resistor 525 connected in series with the inductor, the current flowing through the wiring group 502 is reduced as in the twenty-seventh embodiment. Therefore, the matrix wiring group 50 is connected via the inductor 526 and the resistor 525.
A voltage component having a high frequency component applied from the side opposite to 2 is reduced by the inductor 526 and the resistor 525, so that an overvoltage can be prevented from being instantaneously applied to the wiring group 502 forming the matrix wiring. In the present embodiment, the inductor 526 and the resistor 525 are provided at both ends of one wiring group 502 forming the matrix wiring group. However, the inductors 526 are provided at both ends of the wiring group 501 forming the matrix wiring.
The same effect can be obtained even if the resistors 525 are connected in series to form a block at the connection point. The same effect can be obtained by providing the inductor 526 and the resistor 525 at both ends of both wiring groups forming the matrix wiring.
【０１０２】［実施例29］図38は本発明の実施例29の構
成を示す説明図である。図38において101はゲート信号
配線、102はソース信号配線、103はゲート側検査電極端
子、104はソース側検査電極端子である。601は等電位パ
ス、602はキャパシタである。[Embodiment 29] FIG. 38 is an explanatory diagram showing a structure of an embodiment 29 of the invention. In FIG. 38, 101 is a gate signal wiring, 102 is a source signal wiring, 103 is a gate-side inspection electrode terminal, and 104 is a source-side inspection electrode terminal. 601 is an equipotential path, and 602 is a capacitor.
【０１０３】一方の電極がマトリックス配線の各配線の
端部に接続され、他方の電極が等電位パス601に接続さ
れたマトリックス配線基板上に形成されたキャパシタ60
2は、マトリックス配線に供給される高い周波数成分を
有する電圧信号に対して、低インピーダンスとして作用
し、等電位パス601とのあいだに電流を流すことによ
り、マトリックス配線の交差部分に急峻な過電圧が印加
されることを防止する。キャパシタ602としては、配線
基板の用途にもよるが、通常は１μＦ程度以下のものを
使用することができる。One electrode is connected to the end of each of the matrix wirings, and the other electrode is formed on a matrix wiring substrate connected to the equipotential path 601.
2 acts as a low impedance with respect to a voltage signal having a high frequency component supplied to the matrix wiring, and by flowing a current between the equipotential path 601, a steep overvoltage occurs at the intersection of the matrix wiring. It is prevented from being applied. As the capacitor 602, a capacitor having a capacitance of about 1 μF or less can be used although it depends on the use of the wiring board.
【０１０４】ゲート信号配線101とソース信号配線102の
あいだの短絡検査時には、直流の電圧を検査電極端子10
3と104に印加することにより、等電位パス601とマトリ
ックス配線101、102は絶縁状態となり、等電位パスはシ
ョートリングとしての役割をはたさない。At the time of inspection for short circuit between the gate signal wiring 101 and the source signal wiring 102, a DC voltage is applied to the inspection electrode terminal 10
By applying the voltage to 3 and 104, the equipotential path 601 and the matrix wirings 101 and 102 become insulated, and the equipotential path does not serve as a short ring.
【０１０５】図39は等電位パス601とマトリックス配線
間にキャパシタ602を形成したときの構造を示したもの
である。図39はマトリックス配線が形成されている基板
の断面を示し、たとえばゲート信号配線101の端部付近
の要部断面を示している。ゲート信号配線101の配線層
と等電位パス601の配線層のあいだに誘電体膜603が設け
られ、各々の配線が重なるようにし、そこでキャパシタ
602が形成される。FIG. 39 shows a structure when a capacitor 602 is formed between an equipotential path 601 and a matrix wiring. FIG. 39 shows a cross section of the substrate on which the matrix wiring is formed, for example, shows a cross section of a main portion near an end of the gate signal wiring 101. A dielectric film 603 is provided between the wiring layer of the gate signal wiring 101 and the wiring layer of the equipotential path 601 so that the wirings overlap each other.
602 is formed.
【０１０６】図40は等電位パス601とマトリックス配
線、たとえばゲート信号配線101のあいだに平面的に形
成されるキャパシタの構造を示したものである。図40は
マトリックス配線が形成されている基板の上側から見た
平面図である。等電位パス601とゲート信号配線101が櫛
状に互い違いに配置され、そのあいだに誘電体が埋めら
れて誘電体膜603が形成され、キャパシタ602が形成され
ている。FIG. 40 shows a structure of a capacitor formed planarly between an equipotential path 601 and a matrix wiring, for example, a gate signal wiring 101. FIG. FIG. 40 is a plan view seen from above the substrate on which the matrix wiring is formed. The equipotential paths 601 and the gate signal lines 101 are alternately arranged in a comb shape, and a dielectric is buried between them to form a dielectric film 603, and a capacitor 602 is formed.
【０１０７】［実施例30］図41は本発明の実施例30の構
成を示す説明図である。図41において101はゲート信号
配線、102はソース信号配線、103はゲート側検査電極端
子、104はソース側検査電極端子である。611は抵抗体で
ある。[Embodiment 30] FIG. 41 is an explanatory view showing a structure of an embodiment 30 of the invention. In FIG. 41, 101 is a gate signal wiring, 102 is a source signal wiring, 103 is a gate-side inspection electrode terminal, and 104 is a source-side inspection electrode terminal. 611 is a resistor.
【０１０８】マトリックス配線のすべてを、マトリック
ス配線よりも高い抵抗を有し、かつ該交差部の抵抗値よ
りも低くなるように複数の抵抗体611により該マトリッ
クス配線のすべてを接続した抵抗配線は、２つのマトリ
ックス配線間に静電気が印加されたばあい、該抵抗配線
を介して電流を流すことによってマトリックス配線の交
差部に過電圧が印加されることを防止する。The resistance wiring in which all of the matrix wirings are connected by a plurality of resistors 611 so that all of the matrix wirings have a higher resistance than the matrix wiring and are lower than the resistance value at the intersection is: When static electricity is applied between the two matrix wirings, an electric current is caused to flow through the resistance wiring to prevent an overvoltage from being applied to the intersection of the matrix wirings.
【０１０９】２つのマトリックス配線間の抵抗はマトリ
ックス配線自体の抵抗より充分高くすればマトリックス
配線基板の検査も可能である。If the resistance between the two matrix wirings is sufficiently higher than the resistance of the matrix wiring itself, the inspection of the matrix wiring board is possible.
【０１１０】図42はマトリックス配線間を抵抗体611で
接続したばあいの構造を示したものである。マトリック
ス配線、たとえばゲート信号配線101のあいだに厚膜抵
抗体611を形成し、それによって各配線間を接続するこ
とにより抵抗配線が形成される。FIG. 42 shows a structure in which matrix wirings are connected by a resistor 611. A thick film resistor 611 is formed between the matrix wirings, for example, the gate signal wirings 101, and the respective wirings are connected to form a resistance wiring.
【０１１１】また、図43はマトリックス配線間を抵抗体
611で接続したばあいの他の構造例を示したものであ
る。マトリックス配線、たとえばゲート信号配線101の
あいだにアモルファスシリコン膜、もしくはポリシリコ
ン膜、もしくはＮｉＣｒ合金膜などからなり、信号配線
よりも抵抗率の高い抵抗配線を形成し、それを抵抗体61
1とすることにより、各配線を接続する。FIG. 43 is a diagram showing a resistor between matrix wirings.
This shows another structural example when the connection is made by 611. Matrix wiring, for example, an amorphous silicon film, a polysilicon film, a NiCr alloy film, or the like, is formed between the gate signal wirings 101, and a resistance wiring having a higher resistivity than the signal wiring is formed.
By setting to 1, each wiring is connected.
【０１１２】さらに図44はマトリックス配線間を抵抗体
611で接続したばあいのさらに他の構造例を示したもの
である。マトリックス配線、たとえばゲート信号配線10
1のあいだを、マトリックス配線よりも線幅の小さいパ
ターンの配線を接続し、それらを抵抗体とすることによ
り、各配線を接続する。FIG. 44 shows a resistor between matrix wirings.
This shows still another example of the structure when the connection is made by 611. Matrix wiring, for example, gate signal wiring 10
During the period 1, each wiring is connected by connecting wirings of a pattern having a smaller line width than that of the matrix wiring and using them as resistors.
【０１１３】［実施例31］図45は本発明の実施例31の構
成を示す説明図である。図45において101はゲート信号
配線、102はソース信号配線、103はゲート側検査電極端
子、104はソース側検査電極端子である。601は等電位パ
ス、611は抵抗体、602はキャパシタである。[Embodiment 31] FIG. 45 is an explanatory diagram showing a structure of an embodiment 31 of the invention. In FIG. 45, 101 is a gate signal wiring, 102 is a source signal wiring, 103 is a gate-side inspection electrode terminal, and 104 is a source-side inspection electrode terminal. 601 is an equipotential path, 611 is a resistor, and 602 is a capacitor.
【０１１４】図45に示されるマトリックス配線基板は一
方の電極に検査電極端子103、104が接続され、他方の電
極に等電位パス601が接続されたキャパシタ602を有し、
かつマトリックス配線のすべてが、マトリックス配線よ
りも高い抵抗を有し、かつ該交差部の抵抗値よりも低い
抵抗体により接続されている。このようなマトリックス
配線においては、マトリックス配線基板上に形成された
キャパシタ602によって、マトリックス配線に供給され
る高い周波数成分を有する電圧信号に対して、低インピ
ーダンスとして作用し、等電位パス601のあいだに電流
を流してマトリックス配線の交差部分に急峻な過電圧が
印加されることを防止している。また、２つのマトリッ
クス配線間に静電気が印加されたばあい、該抵抗体611
を介して電流を流すことによってマトリックス配線の交
差部分に過電圧が印加されることを防止する。The matrix wiring board shown in FIG. 45 has a capacitor 602 in which test electrode terminals 103 and 104 are connected to one electrode and an equipotential path 601 is connected to the other electrode.
Further, all of the matrix wirings are connected by a resistor having a higher resistance than the matrix wiring and lower than the resistance value at the intersection. In such a matrix wiring, the capacitor 602 formed on the matrix wiring board acts as a low impedance with respect to a voltage signal having a high frequency component supplied to the matrix wiring, so that the capacitor 602 is provided between the equipotential paths 601. This prevents a sharp overvoltage from being applied to the intersection of the matrix wiring by flowing a current. When static electricity is applied between the two matrix wirings, the resistor 611
To prevent an overvoltage from being applied to the intersection of the matrix wirings.
【０１１５】２つのマトリックス配線間の各抵抗体611
はマトリックス配線自体の抵抗より充分高く、またキャ
パシタ602によって、等電位パス601とマトリックス配線
は直流的には絶縁されているので、マトリックス配線基
板の検査も可能である。Each resistor 611 between two matrix wirings
Is sufficiently higher than the resistance of the matrix wiring itself, and since the equipotential path 601 and the matrix wiring are insulated DC-wise by the capacitor 602, the inspection of the matrix wiring board is also possible.
【０１１６】図46はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線と等電位パス601間に
キャパシタ602を設けたばあいの構造を示す。等電位パ
ス601とマトリックス配線、たとえばゲート信号配線101
のあいだに図39に示したキャパシタを設け、マトリック
ス配線間に図42に示した厚膜抵抗体からなる抵抗体611
で該配線間を接続する。FIG. 46 shows a structure in which matrix wirings are connected by a resistor 611 and a capacitor 602 is provided between the matrix wirings and the equipotential path 601. Equipotential path 601 and matrix wiring, for example, gate signal wiring 101
The capacitor shown in FIG. 39 is provided between them, and the resistor 611 composed of the thick film resistor shown in FIG. 42 is provided between the matrix wirings.
To connect the wires.
【０１１７】図47はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線101と等電位パス601間
にキャパシタ602を設けたばあいの他の構造例を示す。
等電位パス601とマトリックス配線、たとえばゲート信
号配線101のあいだに図39に示したキャパシタ602を設
け、マトリックス配線間に図43に示したポリシリコンか
らなる抵抗体611で該配線間を接続する。FIG. 47 shows another example of the structure in which the matrix wiring is connected by a resistor 611 and a capacitor 602 is provided between the matrix wiring 101 and the equipotential path 601.
A capacitor 602 shown in FIG. 39 is provided between the equipotential path 601 and a matrix wiring, for example, a gate signal wiring 101, and the wiring is connected between the matrix wirings by a resistor 611 made of polysilicon shown in FIG.
【０１１８】図48はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線と等電位パス601間に
キャパシタ602を設けたばあいのさらに他の構造例を示
す。等電位パス601とマトリックス配線、たとえばゲー
ト信号配線101のあいだに図40に示した平面配置型のキ
ャパシタ602を設け、マトリックス配線間に図42に示し
た厚膜抵抗体からなる抵抗体611で該配線間を接続す
る。FIG. 48 shows still another structural example in which the matrix wiring is connected by a resistor 611 and a capacitor 602 is provided between the matrix wiring and the equipotential path 601. A capacitor 602 of the planar arrangement shown in FIG. 40 is provided between the equipotential path 601 and the matrix wiring, for example, the gate signal wiring 101, and a resistor 611 made of a thick film resistor shown in FIG. Connect the wires.
【０１１９】図49はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線と等電位パス601間に
キャパシタ602を設けたばあいのさらに他の構造例を示
す。等電位パス601とマトリックス配線、たとえばゲー
ト信号配線101のあいだに図40に示した平面配置型のキ
ャパシタ602を設け、かつマトリックス配線間に図43に
示したポリシリコンからなる抵抗体606で該配線間を接
続する。FIG. 49 shows still another structural example in which the matrix wiring is connected by a resistor 611 and a capacitor 602 is provided between the matrix wiring and the equipotential path 601. A capacitor 602 of the planar arrangement shown in FIG. 40 is provided between the equipotential path 601 and the matrix wiring, for example, the gate signal wiring 101, and the wiring is provided by a resistor 606 made of polysilicon shown in FIG. 43 between the matrix wirings. Connect between.
【０１２０】図50はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線と等電位パス601間に
キャパシタ602を設けたばあいのさらに他の構造例を示
す。等電位パス601とマトリックス配線、たとえばゲー
ト信号配線101のあいだに図39に示したキャパシタ40を
設け、マトリックス配線間に図44に示した細い配線から
なる抵抗体611で該配線間を接続する。FIG. 50 shows still another structural example in which the matrix wiring is connected by a resistor 611 and a capacitor 602 is provided between the matrix wiring and the equipotential path 601. A capacitor 40 shown in FIG. 39 is provided between the equipotential path 601 and a matrix wiring, for example, a gate signal wiring 101, and the wiring is connected between the matrix wirings by a resistor 611 composed of a thin wiring shown in FIG.
【０１２１】図51はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線と等電位パス601間に
キャパシタ602を設けたばあいの構造を示す。等電位パ
ス６０１とマトリックス配線、たとえばゲート信号配線
101のあいだに図40に示した平面配置型のキャパシタ602
を設け、マトリックス配線間に図44に示した細い配線か
らなる抵抗体606で該配線間を接続する。FIG. 51 shows a structure in which the matrix wiring is connected by a resistor 611 and a capacitor 602 is provided between the matrix wiring and the equipotential path 601. Equipotential path 601 and matrix wiring, for example, gate signal wiring
During the period 101, the planar capacitor 602 shown in FIG.
Are provided, and the wiring is connected between the matrix wirings by a resistor 606 composed of the thin wiring shown in FIG.
【０１２２】[0122]
【発明の効果】以上のようにマトリックス配線を接続す
る低抵抗配線の途中に適当な素子を配置することによ
り、マトリックス配線の端部を低抵抗配線で連結した状
態でマトリックス配線基板の電気特性の検査をすること
ができ、かつ静電気によるマトリックス配線基板の交差
部分あるいは交差部分に形成されたアクティブデバイス
の絶縁破壊や特性劣化などの故障を防止できるマトリッ
クス配線基板がえられる。As described above, by arranging an appropriate element in the middle of the low-resistance wiring for connecting the matrix wiring, the electric characteristics of the matrix wiring substrate can be improved in a state where the ends of the matrix wiring are connected by the low-resistance wiring. It is possible to obtain a matrix wiring board that can be inspected and that can prevent failures such as dielectric breakdown and characteristic deterioration of active devices formed at intersections or at intersections of the matrix wiring boards due to static electricity.
【０１２３】また、マトリックス配線の両端に適当な素
子を配置することにより、同様の効果がえられる。Similar effects can be obtained by arranging appropriate elements at both ends of the matrix wiring.
【０１２４】さらに、マトリックス配線を適当な抵抗値
の高抵抗線で接続することにより、同様の効果がえられ
る。Further, similar effects can be obtained by connecting the matrix wirings with high resistance wires having an appropriate resistance value.
【図１】本発明のマトリックス配線基板の一実施例を示
す実施例１の構成を示す説明図である。FIG. 1 is an explanatory diagram showing a configuration of a first embodiment showing one embodiment of a matrix wiring board of the present invention.
【図２】本発明のマトリックス配線基板の一実施例を示
す実施例２の構成を示す説明図である。FIG. 2 is an explanatory diagram showing a configuration of a second embodiment showing one embodiment of the matrix wiring board of the present invention.
【図３】本発明のマトリックス配線基板の一実施例を示
す実施例３の構成を示す説明図である。FIG. 3 is an explanatory view showing a configuration of a third embodiment showing one embodiment of the matrix wiring board of the present invention.
【図４】本発明のマトリックス配線基板の一実施例を示
す実施例４の構成を示す説明図である。FIG. 4 is an explanatory diagram showing a configuration of a fourth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図５】本発明のマトリックス配線基板の一実施例を示
す実施例５の構成を示す説明図である。FIG. 5 is an explanatory view showing a configuration of a fifth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図６】本発明のマトリックス配線基板の一実施例を示
す実施例６の構成を示す説明図である。FIG. 6 is an explanatory diagram showing a configuration of Embodiment 6 showing one embodiment of the matrix wiring board of the present invention.
【図７】本発明のマトリックス配線基板の一実施例を示
す実施例７の構成を示す説明図である。FIG. 7 is an explanatory diagram showing a configuration of a seventh embodiment showing one embodiment of the matrix wiring board of the present invention.
【図８】本発明のマトリックス配線基板の一実施例を示
す実施例８の構成を示す説明図である。FIG. 8 is an explanatory diagram showing a configuration of an eighth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図９】本発明のマトリックス配線基板の一実施例を示
す実施例８のショート用ＴＦＴの断面図である。FIG. 9 is a cross-sectional view of a short-circuit TFT according to an eighth embodiment showing one embodiment of the matrix wiring substrate of the present invention.
【図１０】本発明のマトリックス配線基板の一実施例を
示す実施例９の構成を示す説明図である。FIG. 10 is an explanatory view showing a configuration of a ninth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図１１】本発明のマトリックス配線基板の一実施例を
示す実施例９のＴＦＴ403ｉｊから見た等価回路図であ
る。FIG. 11 is an equivalent circuit diagram of an embodiment 9 of the matrix wiring substrate according to the present invention, as viewed from the TFT 403ij of the ninth embodiment.
【図１２】本発明のマトリックス配線基板の一実施例を
示す実施例10の構成を示す説明図である。FIG. 12 is an explanatory view showing a configuration of a tenth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図１３】本発明のマトリックス配線基板の一実施例を
示す実施例11の構成を示す説明図である。FIG. 13 is an explanatory diagram showing a configuration of an eleventh embodiment showing one embodiment of the matrix wiring board of the present invention.
【図１４】本発明のマトリックス配線基板の一実施例を
示す実施例11のＭＩＭ素子の断面構成図である。FIG. 14 is a sectional configuration view of an MIM element according to an eleventh embodiment showing one embodiment of the matrix wiring board of the present invention.
【図１５】本発明のマトリックス配線基板の一実施例を
示す実施例12の構成を示す説明図である。FIG. 15 is an explanatory diagram showing a configuration of a twelfth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図１６】本発明のマトリックス配線基板の一実施例を
示す実施例12のＢＴＢ素子の断面構成図である。FIG. 16 is a sectional view showing the structure of a BTB element according to a twelfth embodiment, showing one embodiment of the matrix wiring board of the present invention.
【図１７】本発明のマトリックス配線基板の一実施例を
示す実施例12のＢＴＢ素子の電圧−電流特性図である。FIG. 17 is a voltage-current characteristic diagram of a BTB element of Example 12 showing one example of the matrix wiring board of the present invention.
【図１８】本発明のマトリックス配線基板の一実施例を
示す実施例13の構成を示す説明図である。FIG. 18 is an explanatory view showing a structure of a thirteenth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図１９】本発明のマトリックス配線基板の一実施例を
示す実施例13のＭＩＭ素子の電圧−電流特性図である。FIG. 19 is a voltage-current characteristic diagram of the MIM element of Example 13 showing one example of the matrix wiring board of the present invention.
【図２０】本発明のマトリックス配線基板の一実施例を
示す実施例14の構成を示す説明図である。FIG. 20 is an explanatory diagram showing a configuration of Embodiment 14 showing one embodiment of the matrix wiring board of the present invention.
【図２１】本発明のマトリックス配線基板の一実施例を
示す実施例14の複合素子群の説明図である。FIG. 21 is an explanatory view of a composite element group of Example 14 showing one example of the matrix wiring board of the present invention.
【図２２】本発明のマトリックス配線基板の一実施例を
示す実施例14のスイッチング素子の断面図である。FIG. 22 is a sectional view of a switching element of Example 14 showing an example of the matrix wiring board of the present invention.
【図２３】本発明のマトリックス配線基板の一実施例を
示す実施例15の複合素子群の説明図である。FIG. 23 is an explanatory diagram of a composite element group of Example 15 showing one example of the matrix wiring board of the present invention.
【図２４】本発明のマトリックス配線基板の一実施例を
示す実施例16の構成を示す説明図である。FIG. 24 is an explanatory diagram showing a configuration of Embodiment 16 showing one embodiment of the matrix wiring board of the present invention.
【図２５】本発明のマトリックス配線基板の一実施例を
示す実施例17の構成を示す説明図である。FIG. 25 is an explanatory view showing the configuration of Embodiment 17 showing one embodiment of the matrix wiring board of the present invention.
【図２６】本発明のマトリックス配線基板の一実施例を
示す実施例18の構成を示す説明図である。FIG. 26 is an explanatory view showing the structure of an embodiment 18 showing an embodiment of the matrix wiring board of the present invention.
【図２７】本発明のマトリックス配線基板の一実施例を
示す実施例19の構成を示す説明図である。FIG. 27 is an explanatory view showing a configuration of a nineteenth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図２８】本発明のマトリックス配線基板の一実施例を
示す実施例19の不可逆スイッチング素子の断面図であ
る。FIG. 28 is a sectional view of an irreversible switching element of Example 19 showing one example of the matrix wiring board of the present invention.
【図２９】本発明のマトリックス配線基板の一実施例を
示す実施例20の構成を示す説明図である。FIG. 29 is an explanatory view showing a configuration of a twentieth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図３０】本発明のマトリックス配線基板の一実施例を
示す実施例21の構成を示す説明図である。FIG. 30 is an explanatory diagram showing the configuration of Embodiment 21 showing one embodiment of the matrix wiring board of the present invention.
【図３１】本発明のマトリックス配線基板の一実施例を
示す実施例22の構成を示す説明図である。FIG. 31 is an explanatory view showing a structure of a twenty-second embodiment showing one embodiment of the matrix wiring board of the present invention.
【図３２】本発明のマトリックス配線基板の一実施例を
示す実施例23の構成を示す説明図である。FIG. 32 is an explanatory view showing the structure of Embodiment 23 showing one embodiment of the matrix wiring board of the present invention.
【図３３】本発明のマトリックス配線基板の一実施例を
示す実施例24の構成を示す説明図である。FIG. 33 is an explanatory diagram showing a configuration of a twenty-fourth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図３４】本発明のマトリックス配線基板の一実施例を
示す実施例25の構成を示す説明図である。FIG. 34 is an explanatory diagram showing a configuration of a twenty-fifth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図３５】本発明のマトリックス配線基板の一実施例を
示す実施例26の構成を示す説明図である。FIG. 35 is an explanatory diagram showing the configuration of Embodiment 26 showing one embodiment of the matrix wiring board of the present invention.
【図３６】本発明のマトリックス配線基板の一実施例を
示す実施例27の構成を示す説明図である。FIG. 36 is an explanatory view showing the configuration of Embodiment 27 showing one embodiment of the matrix wiring board of the present invention.
【図３７】本発明のマトリックス配線基板の一実施例を
示す実施例28の構成を示す説明図である。FIG. 37 is an explanatory diagram showing a configuration of a twenty-eighth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図３８】本発明のマトリックス配線基板の一実施例を
示す実施例29の構成を示す説明図である。FIG. 38 is an explanatory view showing a structure of a twenty-ninth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図３９】本発明のマトリックス配線基板の一実施例を
示す実施例29のキャパシタの構成を示す説明図である。FIG. 39 is an explanatory view showing the structure of a capacitor according to an embodiment 29 showing an embodiment of the matrix wiring board of the present invention;
【図４０】本発明のマトリックス配線基板の一実施例を
示す実施例29のキャパシタの構成の他の例を示す説明図
である。FIG. 40 is an explanatory view showing another example of the configuration of the capacitor according to the embodiment 29 showing an embodiment of the matrix wiring board of the present invention;
【図４１】本発明のマトリックス配線基板の一実施例を
示す実施例30の構成を示す説明図である。FIG. 41 is an explanatory diagram showing a configuration of a thirtieth embodiment showing one embodiment of the matrix wiring board of the present invention.
【図４２】本発明のマトリックス配線基板の一実施例を
示す実施例30の等電位パスの構成を示す説明図である。FIG. 42 is an explanatory diagram showing a configuration of an equipotential path according to an embodiment 30 showing an embodiment of the matrix wiring board of the present invention.
【図４３】本発明のマトリックス配線基板の一実施例を
示す実施例30の等電位パスの構成の他の例を示す説明図
である。FIG. 43 is an explanatory view showing another example of the configuration of the equipotential path in Example 30 showing one example of the matrix wiring board of the present invention.
【図４４】本発明のマトリックス配線基板の一実施例を
示す実施例30の等電位パスの構成のさらに他の例を示す
説明図である。FIG. 44 is an explanatory view showing still another example of the configuration of the equipotential path according to the embodiment 30 showing an embodiment of the matrix wiring board of the present invention.
【図４５】本発明のマトリックス配線基板の一実施例を
示す実施例31の構成を示す説明図である。FIG. 45 is an explanatory diagram showing a configuration of Embodiment 31 showing one embodiment of the matrix wiring board of the present invention.
【図４６】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成を示す説明
図である。FIG. 46 is an explanatory view showing the configuration of the end portion of the matrix wiring of Embodiment 31 showing one embodiment of the matrix wiring board of the present invention.
【図４７】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成の他の例を
示す説明図である。FIG. 47 is an explanatory diagram showing another example of the configuration of the end portion of the matrix wiring of Embodiment 31 showing one embodiment of the matrix wiring board of the present invention.
【図４８】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成のさらに他
の例を示す説明図である。FIG. 48 is an explanatory view showing still another example of the configuration of the end of the matrix wiring of Embodiment 31 showing one embodiment of the matrix wiring board of the present invention.
【図４９】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成のさらに他
の例を示す説明図である。FIG. 49 is an explanatory view showing still another example of the configuration of the end of the matrix wiring of Embodiment 31 showing one embodiment of the matrix wiring board of the present invention.
【図５０】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成のさらに他
の例を示す説明図である。FIG. 50 is an explanatory view showing still another example of the configuration of the end of the matrix wiring of Embodiment 31 showing one embodiment of the matrix wiring board of the present invention;
【図５１】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成のさらに他
の例を示す説明図である。FIG. 51 is an explanatory diagram showing still another example of the configuration of the end portion of the matrix wiring of Embodiment 31 showing one embodiment of the matrix wiring board of the present invention.
【図５２】従来のマトリックス配線基板の一例を示す図
である。FIG. 52 is a diagram showing an example of a conventional matrix wiring board.
【図５３】従来のマトリックス配線基板の他の例を示す
図である。FIG. 53 is a diagram showing another example of the conventional matrix wiring board.
101 ゲート信号配線 102 ソース信号配線 103 検査電極端子 104 検査電極端子 105 低抵抗配線 106 トランジスタ 121 ショートリング用コンデンサ 122 ショートリング用抵抗体 150 スイッチング素子群 152 複合スイッチング素子 162 複合スイッチング素子 160 スイッチング素子群 201 ゲート信号配線 202 ソース信号配線 204 ショート用ＴＦＴ 210 ショートリング 215 周辺配線 216 周辺配線 221 ショート用ＴＦＴ 222 ショート用ＴＦＴ 229 ＭＩＭ素子 230 ＢＴＢ素子 240 ＭＩＭ素子 245 ショート用ＭＩＭ素子 302 ソース信号配線 311 ショート用ＭＩＭ素子 401 検査端子用ＴＦＴ 405 周辺配線 411 高耐圧のフォトトランジスタ 420 不可逆スイッチング素子 501 第１の配線群 502 第２の配線群 503 検査端子部 504 検査端子部 505 インダクタ 506 低抵抗配線 515 抵抗 525 抵抗 526 インダクタ 601 等電位パス 602 キャパシタ 611 抵抗体 101 Gate signal wiring 102 Source signal wiring 103 Test electrode terminal 104 Test electrode terminal 105 Low resistance wiring 106 Transistor 121 Short ring capacitor 122 Short ring resistor 150 Switching element group 152 Composite switching element 162 Composite switching element 160 Switching element group 201 Gate signal wiring 202 Source signal wiring 204 Shorting TFT 210 Short ring 215 Peripheral wiring 216 Peripheral wiring 221 Shorting TFT 222 Shorting TFT 229 MIM element 230 BTB element 240 MIM element 245 Shorting MIM element 302 Source signal wiring 311 Shorting MIM Element 401 TFT for inspection terminal 405 Peripheral wiring 411 High breakdown voltage phototransistor 420 Irreversible switching element 501 First wiring group 502 Second wiring group 503 Inspection terminal 504 Inspection terminal 505 Inductor 506 Low resistance wiring 515 Resistance 525 Resistance 526 Inn Kuta 601 Equipotential path 602 capacitor 611 resistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大縄 登史男 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 材料デバイス研究所内 (72)発明者 沼野 良典 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 材料デバイス研究所内 (72)発明者 松川 文雄 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 材料デバイス研究所内 (56)参考文献 特開 平５−323381（ＪＰ，Ａ) 特開 平６−258665（ＪＰ，Ａ) 特開 平６−202150（ＪＰ，Ａ) 特開 平６−258668（ＪＰ，Ａ) 特開 昭62−283390（ＪＰ，Ａ) 特開 平２−118515（ＪＰ，Ａ) 特開 昭63−85586（ＪＰ，Ａ) 特開 平１−303416（ＪＰ，Ａ) 特開 平３−116117（ＪＰ，Ａ) 特開 平３−296725（ＪＰ，Ａ) 特開 平２−244126（ＪＰ，Ａ) 実開 平５−4137（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 H01L 21/3205 H01L 29/786 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Toshio Ohana 8-1-1, Tsukaguchi Honcho, Amagasaki City Inside the Materials and Devices Laboratory, Mitsubishi Electric Corporation (72) Inventor Yoshinori Numano 8-1-1, Tsukaguchi Honcho, Amagasaki City No. 1 In the Materials and Devices Laboratory, Mitsubishi Electric Corporation (72) Inventor Fumio Matsukawa 8-1-1, Tsukaguchihonmachi, Amagasaki-shi In the Materials and Devices Laboratory Mitsubishi Electric Corporation (56) References JP-A-5-323381 (JP) JP-A-6-258665 (JP, A) JP-A-6-202150 (JP, A) JP-A-6-258668 (JP, A) JP-A-62-283390 (JP, A) 2-118515 (JP, A) JP-A-63-85586 (JP, A) JP-A-1-303416 (JP, A) JP-A-3-116117 (JP, A) JP-A-3-296725 (JP, A) A) JP-A-2-24 4126 (JP, A) 5-5137 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) G02F 1/1368 H01L 21/3205 H01L 29/786
Claims (6)
第１の配線群と、第１の配線群と電気的に絶縁された交
差部分を有する導体により形成された第２の配線群とか
ら構成されるマトリックス配線基板であって、第１の配
線群の少なくとも一部の配線の端部を連結する少なくと
も１本の第１の低抵抗配線と第２の配線群の少なくとも
一部の配線の端部を連結する少なくとも１本の第２の低
抵抗配線とが設けられ、第１の低抵抗配線と第２の低抵
抗配線とが、直流または交流に対して電気的スイッチの
機能を有する素子を介して接続されてなり、前記電気的
スイッチの機能を有する素子が、画素ＴＦＴより厚さの
薄い絶縁膜を有するショート用ＴＦＴであって一定電圧
値以上の電圧が印加されることにより不可逆的に導通状
態となるスイッチング素子であるマトリックス配線基
板。A first wiring group formed of a conductor on an insulating substrate; and a second wiring group formed of a conductor having an intersection part electrically insulated from the first wiring group. , And at least one first low-resistance wiring connecting at least ends of at least a part of the first wiring group and at least a part of a wiring of the second wiring group. At least one second low-resistance wiring connecting the ends of the first and second low-resistance wirings, and the first low-resistance wiring and the second low-resistance wiring have a function of an electrical switch for DC or AC. The element which is connected via the element and has the function of the electric switch is a short-circuit TFT having an insulating film thinner than the pixel TFT, and is irreversible when a voltage of a certain voltage value or more is applied. Switches that become electrically conductive Matrix wiring board that is a switching element.
第１の配線群と、第１の配線群と電気的に絶縁された交
差部分を有する導体により形成された第２の配線群とか
ら構成されるマトリックス配線基板であって、第１の配
線群の１本の配線の少なくとも一方の端部または複数本
の配線の少なくとも一方の端部の連結部に少なくとも１
個の第１のスイッチング素子の一端側が接続され、第１
のスイッチング素子の他端側が第２の配線群の各配線の
端部と直接または第２のスイッチング素子を介して接続
されてなり、前記第１および／または第２のスイッチン
グ素子が導通状態から絶縁状態に不可逆的に変化するス
イッチング素子と絶縁状態から導通状態に不可逆的に変
化するスイッチング素子が直列に接続された複合化スイ
ッチング素子が少なくとも２個並列に接続されてなるマ
トリックス配線基板。2. A first wiring group formed by a conductor on an insulating substrate, and a second wiring group formed by a conductor having an intersection part electrically insulated from the first wiring group. Wherein at least one end of one wiring of the first wiring group or at least one end of at least one end of the plurality of wirings is connected to at least one end of the first wiring group.
One end of each of the first switching elements is connected, and the first
The other end of the switching element is connected to the end of each wiring of the second wiring group directly or via the second switching element, and the first and / or second switching element is insulated from the conductive state. A matrix wiring board comprising at least two combined switching elements connected in series with switching elements irreversibly changing to a state and switching elements irreversibly changing from an insulating state to a conducting state.
第１の配線群と、第１の配線群と電気的に絶縁された交
差部分を有する導体により形成された第２の配線群から
構成されるマトリックス配線基板であって、少なくとも
一方のマトリックス配線群を構成する各配線ごとの両端
または複数本の配線の両端の接続部ごとに直流または交
流に対して電気的スイッチの機能を有する素子が設けら
れてなり、前記電気的スイッチの機能を有する素子が、
インダクタであるマトリックス配線基板。3. A first wiring group formed by a conductor on an insulating substrate and a second wiring group formed by a conductor having an intersection part electrically insulated from the first wiring group. An element having a function of an electric switch for direct current or alternating current at each end of each wiring constituting each of at least one matrix wiring group or at each connection portion at both ends of each of a plurality of wirings. Is provided, the element having the function of the electrical switch,
A matrix wiring board that is an inductor.
第１の配線群と、第１の配線群と電気的に絶縁された交
差部分を有する導体により形成された第２の配線群から
構成されるマトリックス配線基板であって、少なくとも
一方のマトリックス配線群を構成する各配線ごとの両端
または複数本の配線の両端の接続部ごとに直流または交
流に対して電気的スイッチの機能を有する素子が設けら
れてなり、前記電気的スイッチの機能を有する素子が、
インダクタと抵抗体とが直列接続された素子であるマト
リックス配線基板。4. A first wiring group formed by a conductor on an insulating substrate and a second wiring group formed by a conductor having an intersection part electrically insulated from the first wiring group. An element having a function of an electric switch for direct current or alternating current at each end of each wiring constituting each of at least one matrix wiring group or at each connection portion at both ends of each of a plurality of wirings. Is provided, the element having the function of the electrical switch,
A matrix wiring board which is an element in which an inductor and a resistor are connected in series.
第１の配線群と、第１の配線群と電気的に絶縁された交
差部分を有する導体により形成された第２の配線群とか
ら構成されるマトリックス配線基板であって、各配線の
両端が該マトリックス配線基板上に平面的に櫛状に形成
されたキャパシタの一方の電極に接続され、該キャパシ
タの他方の電極が等電位パスに接続されてなるマトリッ
クス配線基板。5. A first wiring group formed by a conductor on an insulating substrate, and a second wiring group formed by a conductor having an intersection part electrically insulated from the first wiring group. Wherein both ends of each wiring are connected to one electrode of a capacitor formed in a planar comb shape on the matrix wiring substrate, and the other electrode of the capacitor is connected to an equipotential path. Matrix wiring board connected to
第１の配線群と、第１の配線群と電気的に絶縁された交
差部分を有する導体により形成された第２の配線群とか
ら構成されるマトリックス配線基板であって、該マトリ
ックス配線のすべての端部が、該マトリックス配線の抵
抗よりも高い抵抗を有し、かつ、該交差部の前記配線間
絶縁抵抗値よりも低い抵抗からなる抵抗配線で接続され
るとともに、該マトリックス配線の各配線の両端が該マ
トリックス配線基板上に形成されたキャパシタの一方の
電極に接続され、該キャパシタの他方の電極が等電位パ
スに接続されてなるマトリックス配線基板。6. A first wiring group formed by a conductor on an insulating substrate, and a second wiring group formed by a conductor having an intersecting portion electrically insulated from the first wiring group. A matrix wiring board, wherein all ends of the matrix wiring have a higher resistance than the resistance of the matrix wiring and a resistance lower than the inter-wiring insulation resistance at the intersection. And both ends of each wiring of the matrix wiring are connected to one electrode of a capacitor formed on the matrix wiring substrate, and the other electrode of the capacitor is connected to an equipotential path. Matrix wiring board.
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|---|---|---|---|
| JP10646493A JP3316929B2 (en) | 1993-05-07 | 1993-05-07 | Matrix wiring board |
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|---|---|---|---|
| JP10646493A JP3316929B2 (en) | 1993-05-07 | 1993-05-07 | Matrix wiring board |
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| JPH06317810A JPH06317810A (en) | 1994-11-15 |
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ID=14434291
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| JP10646493A Expired - Lifetime JP3316929B2 (en) | 1993-05-07 | 1993-05-07 | Matrix wiring board |
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- 1993-05-07 JP JP10646493A patent/JP3316929B2/en not_active Expired - Lifetime
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|---|---|
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