JP3316088B2 - Interface circuit - Google Patents
Interface circuitInfo
- Publication number
- JP3316088B2 JP3316088B2 JP14471594A JP14471594A JP3316088B2 JP 3316088 B2 JP3316088 B2 JP 3316088B2 JP 14471594 A JP14471594 A JP 14471594A JP 14471594 A JP14471594 A JP 14471594A JP 3316088 B2 JP3316088 B2 JP 3316088B2
- Authority
- JP
- Japan
- Prior art keywords
- ground
- signal ground
- terminal
- load
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Direct Current Feeding And Distribution (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、プリンタ装置とオプシ
ョン装置とを接続するインタフェース回路に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface circuit for connecting a printer and an optional device.
【０００２】[0002]
【従来の技術】従来、プリンタ装置においては、付属品
として各種のオプション装置が用意されていて、プリン
タ装置とオプション装置とをコネクタを介して連結する
ことができるようになっている。図２は従来のプリンタ
装置とオプション装置とを接続するインタフェース回路
の一部を示す回路図、図３は従来のプリンタ装置とオプ
ション装置との接続状態を示す図である。2. Description of the Related Art Conventionally, various optional devices have been prepared as accessories in a printer device, and the printer device and the optional device can be connected via a connector. FIG. 2 is a circuit diagram showing a part of an interface circuit for connecting a conventional printer device and an optional device, and FIG. 3 is a diagram showing a connection state between the conventional printer device and an optional device.
【０００３】図２において、１１はプリンタ装置、１２
はオプション装置、１５〜１７はプリンタ装置１１とオ
プション装置１２との間を連結するコネクタを構成する
インタフェースケーブルである。前記プリンタ装置１１
は、＋３０〔Ｖ〕の電源Ｅ１、＋５〔Ｖ〕の電源Ｅ２、
及び前記電源Ｅ１と並列に接続された電解コンデンサＣ
１を有し、一方、オプション装置１２は、＋３０〔Ｖ〕
の負荷２１、＋５〔Ｖ〕の負荷２２及び電解コンデンサ
Ｃ２を有する。In FIG. 2, reference numeral 11 denotes a printer,
Reference numeral denotes an optional device, and reference numerals 15 to 17 denote interface cables constituting a connector for connecting the printer device 11 and the optional device 12. The printer device 11
Is a power supply E1 of +30 [V], a power supply E2 of +5 [V],
And an electrolytic capacitor C connected in parallel with the power source E1.
1 while the optional device 12 has +30 [V]
, A load 22 of +5 [V], and an electrolytic capacitor C2.
【０００４】前記負荷２１は、プリンタ装置１１から電
源Ｅ１によって＋３０〔Ｖ〕の電圧が印加されたときに
動作するモータドライバ等の回路から成り、前記負荷２
２は、プリンタ装置１１から電源Ｅ２によって＋５
〔Ｖ〕の電圧が印加されたときに動作するＣＰＵ等の回
路から成る。そして、前記電解コンデンサＣ１、Ｃ２
は、前記負荷２１、２２に各電源Ｅ１、Ｅ２によって電
圧が印加されたときの負荷変動を小さくするために配設
されたバイパスコンデンサである。The load 21 comprises a circuit such as a motor driver which operates when a voltage of +30 [V] is applied from the printer device 11 by the power supply E1.
2 is +5 from the printer device 11 by the power source E2.
It comprises a circuit such as a CPU which operates when the voltage [V] is applied. And the electrolytic capacitors C1 and C2
Is a bypass capacitor provided to reduce load fluctuation when a voltage is applied to the loads 21 and 22 by the power supplies E1 and E2.
【０００５】そして、前記プリンタ装置１１の電源Ｅ１
及び電解コンデンサＣ１の＋端子は、インタフェースケ
ーブル１５を介してオプション装置１２の負荷２１の３
０Ｖ端子に接続される。また、前記電解コンデンサＣ１
の−端子はプリンタ装置１１のシグナルグラウンドＳＧ
１に接続される。さらに、前記負荷２１のシグナルグラ
ウンド端子は、シグナルグラウンドＳＧ２及びインタフ
ェースケーブル１７を介してプリンタ装置１１のシグナ
ルグラウンドＳＧ１に接続される。The power supply E1 of the printer 11 is
And the + terminal of the electrolytic capacitor C1 is connected to the load 21 of the optional device 12 via the interface cable 15.
Connected to 0V terminal. The electrolytic capacitor C1
Is a signal ground SG of the printer device 11.
Connected to 1. Further, the signal ground terminal of the load 21 is connected to the signal ground SG1 of the printer device 11 via the signal ground SG2 and the interface cable 17.
【０００６】一方、前記プリンタ装置１１の電源Ｅ２
は、インタフェースケーブル１６を介してオプション装
置１２の電解コンデンサＣ２の＋端子及び負荷２２の５
Ｖ端子に接続され、電解コンデンサＣ２の−端子及び負
荷２２のシグナルグラウンド端子は、シグナルグラウン
ドＳＧ２及びインタフェースケーブル１７を介してプリ
ンタ装置１１のシグナルグラウンドＳＧ１に接続され
る。On the other hand, the power supply E2 of the printer 11
Are connected to the + terminal of the electrolytic capacitor C2 of the optional device 12 and the
The negative terminal of the electrolytic capacitor C2 and the signal ground terminal of the load 22 are connected to the signal terminal SG1 of the printer device 11 via the signal ground SG2 and the interface cable 17.
【０００７】このように、二つのシグナルグラウンドＳ
Ｇ１、ＳＧ２は互いに接続され、さらに、シグナルグラ
ウンドＳＧ１はプリンタ装置１１を介してフレームグラ
ウンドＦＧ１に接続される。なお、Ｃ３は仮想の電解コ
ンデンサ、２６は機構接続部、ＦＧ２はオプション装置
１２のフレームグラウンドである。Thus, two signal grounds S
G1 and SG2 are connected to each other, and the signal ground SG1 is connected to the frame ground FG1 via the printer device 11. In addition, C3 is a virtual electrolytic capacitor, 26 is a mechanism connecting portion, and FG2 is a frame ground of the optional device 12.
【０００８】図３に示すように、プリンタ装置１１のフ
レームグラウンドＦＧ１とオプション装置１２のフレー
ムグラウンドＦＧ２とは、インタフェースケーブル２５
に介して接続され、さらに機構接続部２６に介しても接
続される。As shown in FIG. 3, a frame ground FG1 of the printer device 11 and a frame ground FG2 of the optional device 12 are connected to an interface cable 25.
, And further connected via the mechanism connection unit 26.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、前記従
来のインタフェース回路においては、電解コンデンサＣ
１が負荷２１から離れているので、負荷変動が大きな負
荷２１を使用すると、負荷変動を小さくすることができ
ない。そこで、電解コンデンサＣ１に代えて、電解コン
デンサＣ３をオプション装置１２の負荷２１の近傍に配
設することが考えられる。However, in the conventional interface circuit, the electrolytic capacitor C
Since the load 1 is far from the load 21, if the load 21 having a large load variation is used, the load variation cannot be reduced. Therefore, it is conceivable to dispose an electrolytic capacitor C3 in the vicinity of the load 21 of the optional device 12 instead of the electrolytic capacitor C1.
【００１０】ところが、負荷２１の近傍に電解コンデン
サＣ３を配設すると、プリンタ装置１１の電源Ｅ１、Ｅ
２がオンの状態においてプリンタ装置１１とオプション
装置１２とをコネクタを介して連結すると、負荷２１が
破壊されてしまうことがある。すなわち、前記コネクタ
はインタフェースケーブル１５〜１７から成り、該イン
タフェースケーブル１５〜１７の両端には、プリンタ装
置１１との間及びオプション装置１２との間を接続する
ためのピンが配設される。したがって、前記コネクタの
ピンによって、インタフェースケーブル１６→インタフ
ェースケーブル１５→インタフェースケーブル１７の順
に接続されると、インタフェースケーブル１５が接続さ
れた時点においてインタフェースケーブル１６、１５だ
けが接続されることになる。However, when the electrolytic capacitor C3 is disposed near the load 21, the power supplies E1, E
If the printer device 11 and the optional device 12 are connected via a connector while the switch 2 is on, the load 21 may be destroyed. In other words, the connector is composed of interface cables 15 to 17, and pins are provided at both ends of the interface cables 15 to 17 to connect between the printer apparatus 11 and the optional apparatus 12. Therefore, when the interface cable 16 → the interface cable 15 → the interface cable 17 are connected in this order by the pins of the connector, only the interface cables 16 and 15 are connected when the interface cable 15 is connected.
【００１１】そして、電解コンデンサＣ３と電解コンデ
ンサＣ２との分圧が、負荷２２における＋５Ｖ端子とシ
グナルグラウンド端子との間に印加されてしまう。この
場合、負荷２２の絶対定格値を超えるマイナス電圧が印
加されるので、前記負荷２２が破壊されてしまう。そこ
で、インタフェースケーブル１６→インタフェースケー
ブル１５→インタフェースケーブル１７の順に接続され
ることがないように、シグナルグラウンドＳＧ１、ＳＧ
２のピンを長くしたコネクタを使用することが考えられ
る。ところが、遅投早断シーケンスのコネクタを特別に
製造する必要があるので、コストが高くなってしまう。Then, the partial voltage of the electrolytic capacitors C3 and C2 is applied between the + 5V terminal of the load 22 and the signal ground terminal. In this case, since a negative voltage exceeding the absolute rated value of the load 22 is applied, the load 22 is destroyed. Therefore, the signal grounds SG1 and SG1 are not connected in the order of the interface cable 16 → the interface cable 15 → the interface cable 17.
It is conceivable to use a connector having a longer pin 2. However, since it is necessary to specially manufacture the connector of the late-throw / early-start sequence, the cost increases.
【００１２】本発明は、前記従来のインタフェース回路
の問題点を解決して、プリンタ装置の電源がオンの状態
において、プリンタ装置とオプション装置とを接続する
際に、どのような順序でインタフェースケーブルが接続
されてもオプション装置の負荷が破壊されることがない
インタフェース回路を提供することを目的とする。The present invention solves the problem of the conventional interface circuit, and when the printer is powered on, the interface cables are connected in any order when connecting the printer and the optional device. An object of the present invention is to provide an interface circuit in which a load of an optional device is not destroyed even when connected.
【００１３】[0013]
【課題を解決するための手段】そのために、本発明のイ
ンタフェース回路においては、それぞれ電圧出力側端子
及び基準電位側端子を備えた複数の直流電源を有し、各
直流電源の基準電位側端子が共通に接続されて第１のシ
グナルグラウンドを構成する第１の装置と、それぞれ該
第１の装置の各直流電源に対応し、かつ、電圧入力側端
子及び基準電位側端子を備えた負荷を有し、各負荷の基
準電位側端子が共通に接続されて第２のシグナルグラウ
ンドを構成する第２の装置とを有するとともに、前記第
１、第２の装置が、コネクタを介して、対応する前記電
圧出力側端子と電圧入力側端子とを接続し、かつ、前記
第１のシグナルグラウンドと第２のシグナルグラウンド
とを接続することによって連結されるようになってい
る。For this purpose, the interface circuit according to the present invention has a plurality of DC power supplies each having a voltage output terminal and a reference potential terminal, and the reference potential terminal of each DC power supply is connected to the DC power supply. It has a first device commonly connected to form a first signal ground, and a load corresponding to each DC power supply of the first device and having a voltage input side terminal and a reference potential side terminal. And a second device in which a reference potential side terminal of each load is connected in common to form a second signal ground, and the first and second devices are connected to each other via a connector. A voltage output terminal and a voltage input terminal are connected to each other, and the first signal ground and the second signal ground are connected to each other for connection.
【００１４】そして、前記第１の装置は第２の装置のフ
レームグラウンドに接続される。また、前記第１のシグ
ナルグラウンドは第１の装置のフレームグラウンドに接
続される。そして、前記第２のシグナルグラウンドは、
第２の装置のフレームグラウンドに、アノード側を第２
のシグナルグラウンド側と、カソード側を第２の装置の
フレームグラウンド側と接続されたダイオードを介して
接続される。The first device is connected to a frame ground of a second device. The first signal ground is connected to a frame ground of the first device. And the second signal ground is
Connect the anode side to the second frame ground of the second device.
And the cathode side are connected via a diode connected to the frame ground side of the second device.
【００１５】[0015]
【作用】本発明によれば、前記のように、インタフェー
ス回路においては、それぞれ電圧出力側端子及び基準電
位側端子を備えた複数の直流電源を有し、各直流電源の
基準電位側端子が共通に接続されて第１のシグナルグラ
ウンドを構成する第１の装置と、それぞれ該第１の装置
の各直流電源に対応し、かつ、電圧入力側端子及び基準
電位側端子を備えた負荷を有し、各負荷の基準電位側端
子が共通に接続されて第２のシグナルグラウンドを構成
する第２の装置とを有するとともに、前記第１、第２の
装置が、コネクタを介して、対応する前記電圧出力側端
子と電圧入力側端子とを接続し、かつ、前記第１のシグ
ナルグラウンドと第２のシグナルグラウンドとを接続す
ることによって連結されるようになっている。そして、
前記第１の装置は第２の装置のフレームグラウンドに接
続される。また、前記第１のシグナルグラウンドは第１
の装置のフレームグラウンドに接続される。そして、前
記第２のシグナルグラウンドは、第２の装置のフレーム
グラウンドに、アノード側を第２のシグナルグラウンド
側と、カソード側を第２の装置のフレームグラウンド側
と接続されたダイオードを介して接続される。According to the present invention, as described above, the interface circuit has a plurality of DC power supplies each having a voltage output side terminal and a reference potential side terminal, and each DC power supply has a common reference potential side terminal. And a load corresponding to each DC power supply of the first device and having a voltage input side terminal and a reference potential side terminal. And a second device in which a reference potential side terminal of each load is connected in common to form a second signal ground, and the first and second devices are connected to a corresponding one of the voltages via a connector. The output terminal and the voltage input terminal are connected to each other, and the first signal ground and the second signal ground are connected to each other to be connected. And
The first device is connected to a frame ground of a second device. Further, the first signal ground is the first signal ground.
Device is connected to the frame ground. The second signal ground is connected to the frame ground of the second device via a diode connected on the anode side to the second signal ground side and the cathode side to the frame ground side of the second device. Is done.
【００１６】この場合、第１の装置と第２の装置とをコ
ネクタを介して連結すると、第１の装置の直流電源の電
圧が第２の装置の各負荷に印加される。このとき、各負
荷において生じる負荷変動をコンデンサによって小さく
することができる。In this case, when the first device and the second device are connected via a connector, the voltage of the DC power supply of the first device is applied to each load of the second device. At this time, the load fluctuation generated in each load can be reduced by the capacitor.
【００１７】前記第１の装置の電源がオンの状態におい
て、第１の装置と第２の装置とをコネクタを介して連結
する場合、電源の電圧が、シグナルグラウンドが接続さ
れる前に第２の装置に印加されると、電源からの電流は
コンデンサからダイオードを介してフレームグラウンド
に流れ、プリンタ装置内においてシグナルグラウンドに
接続される。When the first device is connected to the second device via a connector while the power of the first device is on, the voltage of the power source is changed to the second voltage before the signal ground is connected. Current from the power supply flows from the capacitor to the frame ground via the diode, and is connected to the signal ground in the printer apparatus.
【００１８】[0018]
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例における
プリンタ装置とオプション装置とを接続するインタフェ
ース回路の一部を示す回路図である。図において、１１
は第１の装置としてのプリンタ装置、１２は第２の装置
としてのオプション装置、１５〜１７はプリンタ装置１
１とオプション装置１２との間を連結するコネクタを構
成するインタフェースケーブルである。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit diagram showing a part of an interface circuit for connecting a printer device and an optional device according to an embodiment of the present invention. In the figure, 11
Is a printer as a first device, 12 is an optional device as a second device, and 15 to 17 are printers 1
1 is an interface cable that constitutes a connector that connects between the optional device 1 and the optional device 12.
【００１９】前記プリンタ装置１１は、＋３０〔Ｖ〕の
電源Ｅ１及び＋５〔Ｖ〕の電源Ｅ２を有し、一方、オプ
ション装置１２は、＋３０〔Ｖ〕の負荷２１、＋５
〔Ｖ〕の負荷２２、前記負荷２１と並列に接続された電
解コンデンサＣ４、及び負荷２２と並列に接続された電
解コンデンサＣ２を有する。前記負荷２１は、プリンタ
装置１１から電源Ｅ１によって＋３０〔Ｖ〕の電圧が印
加されたときに動作するモータドライバ等の回路から成
り、前記負荷２２は、プリンタ装置１１から電源Ｅ１に
よって＋５〔Ｖ〕の電圧が印加されたときに動作するＣ
ＰＵ等の回路から成る。そして、前記電解コンデンサＣ
２、Ｃ４は、前記負荷２１、２２に各電源Ｅ１、Ｅ２に
よって電圧が印加されたときの負荷変動を小さくするた
めに配設されたバイパスコンデンサである。The printer device 11 has a power source E1 of +30 [V] and a power source E2 of +5 [V], while the optional device 12 has a load 21, +5 of +30 [V].
[V] load 22, an electrolytic capacitor C4 connected in parallel with the load 21, and an electrolytic capacitor C2 connected in parallel with the load 22. The load 21 is composed of a circuit such as a motor driver that operates when a voltage of +30 [V] is applied from the printer device 11 by the power supply E1, and the load 22 is +5 [V] by the power supply E1 from the printer device 11. That operates when the voltage of
It consists of circuits such as PU. And the electrolytic capacitor C
Reference numeral 2 and C4 denote bypass capacitors provided to reduce load fluctuations when voltages are applied to the loads 21 and 22 by the power supplies E1 and E2.
【００２０】そして、前記プリンタ装置１１の電源Ｅ１
は、インタフェースケーブル１５を介してオプション装
置１２の電解コンデンサＣ４の＋端子及び負荷２１の３
０Ｖ端子に接続される。また、前記負荷２１のシグナル
グラウンド端子及び電解コンデンサＣ４の−端子は、シ
グナルグラウンドＳＧ２及びインタフェースケーブル１
７を介してプリンタ装置１１のシグナルグラウンドＳＧ
１に接続される。The power supply E1 of the printer 11
Are connected to the + terminal of the electrolytic capacitor C4 of the optional device 12 and the
Connected to 0V terminal. The signal ground terminal of the load 21 and the negative terminal of the electrolytic capacitor C4 are connected to the signal ground SG2 and the interface cable 1 respectively.
7, the signal ground SG of the printer device 11
Connected to 1.
【００２１】一方、前記プリンタ装置１１の電源Ｅ２
は、インタフェースケーブル１６を介してオプション装
置１２の電解コンデンサＣ２の＋端子及び負荷２２の５
Ｖ端子に接続され、電解コンデンサＣ２の−端子及び負
荷２２のシグナルグラウンド端子は、シグナルグラウン
ドＳＧ２及びインタフェースケーブル１７を介してプリ
ンタ装置１１のシグナルグラウンドＳＧ１に接続され
る。On the other hand, the power supply E2 of the printer 11
Are connected to the + terminal of the electrolytic capacitor C2 of the optional device 12 and the
The negative terminal of the electrolytic capacitor C2 and the signal ground terminal of the load 22 are connected to the signal terminal SG1 of the printer device 11 via the signal ground SG2 and the interface cable 17.
【００２２】このように、二つのシグナルグラウンドＳ
Ｇ１、ＳＧ２は互いに接続され、さらに、該シグナルグ
ラウンドＳＧ１はプリンタ装置１１を介してフレームグ
ラウンドＦＧ１に接続される。また、前記オプション装
置１２におけるシグナルグラウンドＳＧ２とフレームグ
ラウンドＦＧ２との間にダイオードＤが配設される。該
ダイオードＤのアノードはシグナルグラウンドＳＧ２
に、カソードはフレームグラウンドＦＧ２に接続され、
シグナルグラウンドＳＧ２側からフレームグラウンドＦ
Ｇ２側に電流を流すことができるようになっている。Thus, the two signal grounds S
G1 and SG2 are connected to each other, and the signal ground SG1 is connected to the frame ground FG1 via the printer device 11. A diode D is provided between the signal ground SG2 and the frame ground FG2 in the optional device 12. The anode of the diode D is connected to a signal ground SG2.
In addition, the cathode is connected to the frame ground FG2,
From signal ground SG2 to frame ground F
A current can be passed to the G2 side.
【００２３】次に、前記構成のインタフェース回路の動
作について説明する。プリンタ装置１２の電源Ｅ１、Ｅ
２がオンの状態において、プリンタ装置１１とオプショ
ン装置１２とをコネクタを介して連結する場合、コネク
タのピンによって、インタフェースケーブル１６→イン
タフェースケーブル１５→インタフェースケーブル１７
の順に接続されると、シグナルグラウンドＳＧ１、ＳＧ
２を介して接地される前に＋５〔Ｖ〕→＋３０〔Ｖ〕の
順で電圧がオプション装置１２に印加されることにな
る。Next, the operation of the interface circuit having the above configuration will be described. Power supplies E1, E of the printer device 12
When the printer device 11 and the optional device 12 are connected via a connector while the connector 2 is on, the interface cable 16 → the interface cable 15 → the interface cable 17
Are connected in this order, the signal grounds SG1, SG
The voltage is applied to the option device 12 in the order of +5 [V] → + 30 [V] before being grounded via the line 2.
【００２４】この場合、電源Ｅ１からの電流は電解コン
デンサＣ４からダイオードＤを介してフレームグラウン
ドＦＧ１に流れ、該フレームグラウンドＦＧ１から機構
接続部２６を介してプリンタ装置１１のフレームグラウ
ンドＦＧ２に流れて、プリンタ装置１１内においてシグ
ナルグラウンドＳＧ１に流される。したがって、負荷２
２における＋５Ｖ端子とシグナルグラウンド端子との間
に絶対定格値を超えるマイナス電圧が印加されることが
なくなるので、負荷２２が破壊されるのを防止すること
ができる。In this case, the current from the power source E1 flows from the electrolytic capacitor C4 to the frame ground FG1 via the diode D, flows from the frame ground FG1 to the frame ground FG2 of the printer device 11 via the mechanism connecting section 26, and In the printer device 11, the signal is flown to the signal ground SG1. Therefore, load 2
2, no negative voltage exceeding the absolute rated value is applied between the + 5V terminal and the signal ground terminal, so that the load 22 can be prevented from being destroyed.
【００２５】図４は従来のインタフェースケーブルの電
圧波形図、図５は本発明の実施例におけるインタフェー
スケーブルの電圧波形図である。図において、Ｖ15はイ
ンタフェースケーブル１５（図１）の電圧波形、Ｖ16は
インタフェースケーブル１６の電圧波形、Ｖ17はインタ
フェースケーブル１７の電圧波形である。FIG. 4 is a voltage waveform diagram of the conventional interface cable, and FIG. 5 is a voltage waveform diagram of the interface cable in the embodiment of the present invention. In FIG., V 15 is the voltage waveform of the interface cable 15 (FIG. 1), the V 16 voltage waveform, V 17 of interface cable 16 is a voltage waveform of the interface cable 17.
【００２６】従来のインタフェース回路においては、タ
イミングｔ１においてインタフェースケーブル１６を接
続し、タイミングｔ２においてインタフェースケーブル
１５を接続すると、インタフェースケーブル１７の電
圧、すなわち、シグナルグラウンドＳＧ２の電圧が＋５
〔Ｖ〕より高くなってしまう。一方、本発明のインタフ
ェース回路においては、タイミングｔ１においてインタ
フェースケーブル１６を接続し、タイミングｔ２におい
てインタフェースケーブル１５を接続しても、インタフ
ェースケーブル１７の電圧、すなわち、シグナルグラウ
ンドＳＧ２の電圧が＋５〔Ｖ〕より高くなることはな
い。In the conventional interface circuit, when the interface cable 16 is connected at the timing t1 and the interface cable 15 is connected at the timing t2, the voltage of the interface cable 17, that is, the voltage of the signal ground SG2 is increased by +5.
It becomes higher than [V]. On the other hand, in the interface circuit of the present invention, even if the interface cable 16 is connected at the timing t1 and the interface cable 15 is connected at the timing t2, the voltage of the interface cable 17, that is, the voltage of the signal ground SG2 is +5 [V]. It will not be higher.
【００２７】ところで、前記オプション装置１２におい
て発生させられたクロック等の電流はインタフェースケ
ーブル１７を介してシグナルグラウンドＳＧ１に流れる
ようになっているが、その時インタフェースケーブル１
７が放射ノイズを発生させてしまう。そこで、通常、オ
プション装置１２には放射ノイズの発生を抑制するため
の対策が採られている。By the way, a current such as a clock generated in the optional device 12 flows through the interface cable 17 to the signal ground SG1.
7 causes radiation noise. Therefore, a countermeasure for suppressing generation of radiation noise is usually taken in the optional device 12.
【００２８】本実施例においては、シグナルグラウンド
ＳＧ２とフレームグラウンドＦＧ２との間は短絡される
のではなく、両者間にダイオードＤが配設される。した
がって、コネクタを連結した後においては、ダイオード
Ｄが有する小さな抵抗成分によって電流はインタフェー
スケーブル１７を介して通常ルートに戻る。その結果、
放射ノイズの発生を抑制するための対策に悪影響を及ぼ
すことがない。In the present embodiment, the signal ground SG2 and the frame ground FG2 are not short-circuited, but a diode D is provided between them. Therefore, after the connector is connected, the current returns to the normal route via the interface cable 17 due to the small resistance component of the diode D. as a result,
There is no adverse effect on measures for suppressing the generation of radiation noise.
【００２９】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々変形させるこ
とが可能であり、これらを本発明の範囲から排除するも
のではない。The present invention is not limited to the above embodiments, but can be variously modified based on the gist of the present invention, and these are not excluded from the scope of the present invention.
【００３０】[0030]
【発明の効果】以上詳細に説明したように、本発明によ
れば、インタフェース回路においては、それぞれ電圧出
力側端子及び基準電位側端子を備えた複数の直流電源を
有し、各直流電源の基準電位側端子が共通に接続されて
第１のシグナルグラウンドを構成する第１の装置と、そ
れぞれ該第１の装置の各直流電源に対応し、かつ、電圧
入力側端子及び基準電位側端子を備えた負荷を有し、各
負荷の基準電位側端子が共通に接続されて第２のシグナ
ルグラウンドを構成する第２の装置とを有するととも
に、前記第１、第２の装置が、コネクタを介して、対応
する前記電圧出力側端子と電圧入力側端子とを接続し、
かつ、前記第１のシグナルグラウンドと第２のシグナル
グラウンドとを接続することによって連結されるように
なっている。そして、前記第１の装置は第２の装置のフ
レームグラウンドに接続される。また、前記第１のシグ
ナルグラウンドは第１の装置のフレームグラウンドに接
続される。そして、前記第２のシグナルグラウンドは、
第２の装置のフレームグラウンドに、アノード側を第２
のシグナルグラウンド側と、カソード側を第２の装置の
フレームグラウンド側と接続されたダイオードを介して
接続される。As described above in detail, according to the present invention, the interface circuit has a plurality of DC power supplies each having a voltage output side terminal and a reference potential side terminal. A first device whose potential side terminals are commonly connected to form a first signal ground, and each of which has a voltage input side terminal and a reference potential side terminal corresponding to each DC power supply of the first device; And a second device that has a reference potential side terminal of each load connected in common to form a second signal ground, and the first and second devices are connected via a connector. Connecting the corresponding voltage output terminal and voltage input terminal,
Further, the first signal ground and the second signal ground are connected by connecting them. The first device is connected to a frame ground of a second device. The first signal ground is connected to a frame ground of the first device. And the second signal ground is
Connect the anode side to the second frame ground of the second device.
And the cathode side are connected via a diode connected to the frame ground side of the second device.
【００３１】この場合、前記第１の装置の直流電源がオ
ンの状態において、第１の装置と第２の装置とをコネク
タを介して連結する際に、第１、第２のシグナルグラウ
ンドが接続される前に直流電源の電圧が第２の装置に印
加されると、直流電源からの電流はコンデンサからダイ
オードを介して第２の装置のフレームグラウンドに流
れ、第１の装置内において第１のシグナルグラウンドに
接続される。したがって、負荷にマイナス電圧が印加さ
れることがなくなるので、前記負荷を破壊されるのを防
止することができる。In this case, when the first device is connected to the second device via a connector while the DC power of the first device is on, the first and second signal grounds are connected. If the voltage of the DC power supply is applied to the second device before the power is supplied to the second device, the current from the DC power supply flows from the capacitor through the diode to the frame ground of the second device, and the first current flows in the first device. Connected to signal ground. Therefore, no negative voltage is applied to the load, so that the load can be prevented from being destroyed.
【００３２】また、前記第２の装置において第２のシグ
ナルグラウンドとフレームグラウンドとの間は短絡され
るのではなく、両者間にダイオードが配設される。した
がって、コネクタを連結した後においては、ダイオード
が有する小さな抵抗成分によって、電流の流れはコネク
タのインタフェースケーブルを介する通常ルートに戻
る。その結果、放射ノイズの発生を抑制するための対策
に悪影響を及ぼすことがない。In the second device, a diode is provided between the second signal ground and the frame ground instead of being short-circuited. Therefore, after the connector is connected, the current flow returns to the normal route through the interface cable of the connector due to the small resistance component of the diode. As a result, there is no adverse effect on measures for suppressing the generation of radiation noise.
【図１】本発明の実施例におけるプリンタ装置とオプシ
ョン装置とを接続するインタフェース回路の一部を示す
回路図である。FIG. 1 is a circuit diagram showing a part of an interface circuit for connecting a printer device and an optional device according to an embodiment of the present invention.
【図２】従来のプリンタ装置とオプション装置とを接続
するインタフェース回路の一部を示す回路図である。FIG. 2 is a circuit diagram showing a part of an interface circuit for connecting a conventional printer device and an optional device.
【図３】従来のプリンタ装置とオプション装置との接続
状態を示す図である。FIG. 3 is a diagram showing a connection state between a conventional printer device and an optional device.
【図４】従来のインタフェースケーブルの電圧波形図で
ある。FIG. 4 is a voltage waveform diagram of a conventional interface cable.
【図５】本発明の実施例におけるインタフェースケーブ
ルの電圧波形図である。FIG. 5 is a voltage waveform diagram of the interface cable according to the embodiment of the present invention.
２１、２２ 負荷 Ｄ ダイオード Ｅ１、Ｅ２ 電源 Ｃ２、Ｃ４ 電解コンデンサ ＦＧ１、ＦＧ２ フレームグラウンド ＳＧ１、ＳＧ２ シグナルグラウンド 21, 22 Load D diode E1, E2 Power supply C2, C4 Electrolytic capacitor FG1, FG2 Frame ground SG1, SG2 Signal ground
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02J 1/00 G06F 1/00 Continuation of front page (58) Field surveyed (Int.Cl. 7 , DB name) H02J 1/00 G06F 1/00
Claims (2)
端子を備えた複数の直流電源を有し、各直流電源の基準
電位側端子が共通に接続されて第１のシグナルグラウン
ドを構成する第１の装置と、それぞれ該第１の装置の各
直流電源に対応し、かつ、電圧入力側端子及び基準電位
側端子を備えた負荷を有し、各負荷の基準電位側端子が
共通に接続されて第２のシグナルグラウンドを構成する
第２の装置とを有するとともに、前記第１、第２の装置
が、コネクタを介して、対応する前記電圧出力側端子と
電圧入力側端子とを接続し、かつ、前記第１のシグナル
グラウンドと第２のシグナルグラウンドとを接続するこ
とによって連結されるインタフェース回路において、 （ａ）前記第１の装置は第２の装置のフレームグラウン
ドに接続され、 （ｂ）前記第１のシグナルグラウンドは第１の装置のフ
レームグラウンドに接続され、 （ｃ）前記第２のシグナルグラウンドは、第２の装置の
フレームグラウンドに、アノード側を第２のシグナルグ
ラウンド側と、カソード側を第２の装置のフレームグラ
ウンド側と接続されたダイオードを介して接続されるこ
とを特徴とするインタフェース回路。1. A voltage output terminal and a reference potential side, respectively.
Multiple DC power supplies with terminals , each DC power supply reference
The first signal ground is connected to the potential side terminals in common.
A first device that constitutes a node , and each of the first devices
And corresponds to the DC power supply, and the voltage input terminal and a reference potential
Side terminals, and the reference potential side terminal of each load is
A second device that is commonly connected to form a second signal ground, and the first and second devices are
Are connected to the corresponding voltage output terminal via a connector.
A voltage input terminal, and the first signal
This connecting the ground and a second signal ground
And (a) said first device is a frame ground of a second device .
Is connected to de, (b) said first signal ground off of the first device
Is connected to the frame ground, (c) said second signal ground, the frame ground of the second device, the A node side and a second signal ground side, and a frame ground side of the cathode side second device interface circuit according to claim Rukoto connected through the diode connected.
２のシグナルグラウンドとの間には、それぞれ各負荷と
並列にバイパスコンデンサが接続される請求項１に記載
のインタフェース回路。 2. A voltage input side terminal of the second device and a second terminal.
Between each load and each signal ground
2. The device according to claim 1, wherein a bypass capacitor is connected in parallel.
Interface circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14471594A JP3316088B2 (en) | 1994-06-27 | 1994-06-27 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14471594A JP3316088B2 (en) | 1994-06-27 | 1994-06-27 | Interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0819176A JPH0819176A (en) | 1996-01-19 |
| JP3316088B2 true JP3316088B2 (en) | 2002-08-19 |
Family
ID=15368620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14471594A Expired - Fee Related JP3316088B2 (en) | 1994-06-27 | 1994-06-27 | Interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316088B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6066822B2 (en) * | 2013-05-08 | 2017-01-25 | 三菱電機株式会社 | Ground structure, control device, and control system |
| JP6788806B2 (en) * | 2017-09-22 | 2020-11-25 | 京セラドキュメントソリューションズ株式会社 | Image forming device |
-
1994
- 1994-06-27 JP JP14471594A patent/JP3316088B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0819176A (en) | 1996-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE37738E1 (en) | Simple and efficient switching regulator for fast transient loads such as microprocessors | |
| JP3329961B2 (en) | Circuit mounting unit | |
| US11487338B2 (en) | Voltage-following series power supply circuit, and hash board and computing device applied thereto | |
| US6998829B2 (en) | Soft start precharge circuit for DC power supply | |
| EP1596267A1 (en) | Voltage regulator feedback protection method and apparatus | |
| JP3316088B2 (en) | Interface circuit | |
| US6087862A (en) | Power MOSFET including internal power supply circuitry | |
| JP3438803B2 (en) | Power supply noise removal method and semiconductor device | |
| JPH05181983A (en) | Common bias circuit | |
| JP4575542B2 (en) | LCD drive circuit | |
| JPS59180710A (en) | Charging and discharging circuit | |
| JP2003519853A (en) | Voltage level conversion circuit | |
| JP3536443B2 (en) | Noise reduction device | |
| JP3555116B2 (en) | Overvoltage protection circuit | |
| KR100487502B1 (en) | Microcomputer using triple wire bonding for noise prohibition | |
| JP2792478B2 (en) | Hot-swap circuit | |
| JP3022748B2 (en) | Precharge circuit for active device | |
| JP2593790Y2 (en) | Voltage supply circuit to supply in parallel | |
| JP2512521Y2 (en) | Electronics unit | |
| JP2989276B2 (en) | IC circuit | |
| JP3223647B2 (en) | Semiconductor integrated circuit device | |
| JPH0765275A (en) | Source voltage monitor device | |
| JP3147145B2 (en) | Power supply circuit for low voltage IC | |
| JP2910207B2 (en) | Power supply | |
| KR200159809Y1 (en) | Warming up circuit for power stabilizing circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020528 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130607 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |