JP3314779B2 - 送受信回路 - Google Patents
送受信回路Info
- Publication number
- JP3314779B2 JP3314779B2 JP2000284200A JP2000284200A JP3314779B2 JP 3314779 B2 JP3314779 B2 JP 3314779B2 JP 2000284200 A JP2000284200 A JP 2000284200A JP 2000284200 A JP2000284200 A JP 2000284200A JP 3314779 B2 JP3314779 B2 JP 3314779B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transceiver
- transmission
- speed
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータやその周辺機器、Audio/Visual機器を接続するこ
とが可能なシリアルバスであって、IEEE発行,”IEEE St
andard for a High Performance Serial Bus”, -IEEE
Std. 1394-1995-（以下、「IEEE Std. 1394-1995」とい
う。）により標準化された高速シリアルバス（「1394シ
リアルバス」という。）において用いられる送受信回路
に関する。
ュータやその周辺機器、Audio/Visual機器を接続するこ
とが可能なシリアルバスであって、IEEE発行,”IEEE St
andard for a High Performance Serial Bus”, -IEEE
Std. 1394-1995-（以下、「IEEE Std. 1394-1995」とい
う。）により標準化された高速シリアルバス（「1394シ
リアルバス」という。）において用いられる送受信回路
に関する。
【０００２】
【従来の技術】パーソナルコンピュータと、プリンタ、
ハードディスク、イメージスキャナ等の周辺機器、ディ
ジタルカメラなどの映像機器及びオーディオ機器（この
ような端末機器を「ノード」という。）間において制御
信号又は主信号を転送するために、1394シリアルバスを
使用したノード（「1394シリアルバスノード」とい
う。）により構成するネットワークが考えられている。
ハードディスク、イメージスキャナ等の周辺機器、ディ
ジタルカメラなどの映像機器及びオーディオ機器（この
ような端末機器を「ノード」という。）間において制御
信号又は主信号を転送するために、1394シリアルバスを
使用したノード（「1394シリアルバスノード」とい
う。）により構成するネットワークが考えられている。
【０００３】図７は、従来の物理層回路の一例であり、
IEEE Std. 1394-1995 p.92に記載された物理層回路
（「1394物理層回路」という。）の構造を模式的に示す
ものである。
IEEE Std. 1394-1995 p.92に記載された物理層回路
（「1394物理層回路」という。）の構造を模式的に示す
ものである。
【０００４】同図において、1394物理層回路は、３つの
IEEE Std 1394-1995規格のトランシーバ回路（「1394メ
タルトランシーバ回路」という。）１０、１１、１２
と、DS-Link Encoder/Decoder回路２と、リンク層イン
ターフェース回路３と、バス調停回路１と、レジスタ回
路４とから構成される。
IEEE Std 1394-1995規格のトランシーバ回路（「1394メ
タルトランシーバ回路」という。）１０、１１、１２
と、DS-Link Encoder/Decoder回路２と、リンク層イン
ターフェース回路３と、バス調停回路１と、レジスタ回
路４とから構成される。
【０００５】1394メタルトランシーバ回路１０、１１、
１２は、各々、他のノードと２対のケーブルを用いて主
信号信号と制御信号の受け渡しを行う。
１２は、各々、他のノードと２対のケーブルを用いて主
信号信号と制御信号の受け渡しを行う。
【０００６】DS-Link Encoder/Decoder回路２は、上位
層であるリンク層からのデータ信号をバス上で送出及び
受信するためにDS-link方式により変復調を行う。DS-li
nk変調とは、データ信号とクロック信号の排他的論理和
をストローブ（strobe）信号とし、データ（Data）信号
とストローブ（Strobe）信号を２対の伝送路を用いて送
信する変調方法である。
層であるリンク層からのデータ信号をバス上で送出及び
受信するためにDS-link方式により変復調を行う。DS-li
nk変調とは、データ信号とクロック信号の排他的論理和
をストローブ（strobe）信号とし、データ（Data）信号
とストローブ（Strobe）信号を２対の伝送路を用いて送
信する変調方法である。
【０００７】リンク層インターフェース回路３は、上位
層であるリンク層とのデータ信号と制御信号の受け渡し
を行う回路である。
層であるリンク層とのデータ信号と制御信号の受け渡し
を行う回路である。
【０００８】バス調停回路１は、1394物理層回路の動作
のための諸設定及び1394シリアルバス上へのデータ信号
及び制御信号の送出のタイミングを制御する。このバス
調停回路１には、1394物理層回路が動作する条件が記述
されたレジスタ回路４が接続されており、1394物理層回
路はこのレジスタ回路４に記述された条件に従って動作
する。
のための諸設定及び1394シリアルバス上へのデータ信号
及び制御信号の送出のタイミングを制御する。このバス
調停回路１には、1394物理層回路が動作する条件が記述
されたレジスタ回路４が接続されており、1394物理層回
路はこのレジスタ回路４に記述された条件に従って動作
する。
【０００９】レジスタ回路４は、通常、上位層であるリ
ンク層から制御され、レジスタ回路４の読み込み、書き
換えはリンク層からリンク層インタフェース回路３を介
して行われる。
ンク層から制御され、レジスタ回路４の読み込み、書き
換えはリンク層からリンク層インタフェース回路３を介
して行われる。
【００１０】図８は、レジスタ回路４の記述内容であ
り、IEEE Std. 1394-1995 p.341に記載されたレジスタ
マップを示す。レジスタマップの情報の書き換えは、IE
EE Std. 1394-1995規格によると、リンク層からの制御
によってのみ書き換えが可能となっている。このレジス
タマップ中、0010番地の下位２ビットの[SPD]領域に139
4物理層回路の最高動作速度が記述されている。IEEE St
d. 1394-1995規格では、1394物理層回路の最高動作速度
の規格は100Mbps(「S100」という。)、200Mbps（「S20
0」という。）、400Mbps（「S400」という。）の３種類
が規定されており、1394物理層回路の性能によって選択
される。
り、IEEE Std. 1394-1995 p.341に記載されたレジスタ
マップを示す。レジスタマップの情報の書き換えは、IE
EE Std. 1394-1995規格によると、リンク層からの制御
によってのみ書き換えが可能となっている。このレジス
タマップ中、0010番地の下位２ビットの[SPD]領域に139
4物理層回路の最高動作速度が記述されている。IEEE St
d. 1394-1995規格では、1394物理層回路の最高動作速度
の規格は100Mbps(「S100」という。)、200Mbps（「S20
0」という。）、400Mbps（「S400」という。）の３種類
が規定されており、1394物理層回路の性能によって選択
される。
【００１１】レジスタマップ内の[SPD]領域の値と動作
速度との関係は、(00)とS100、(01)とS200及び(10)とS4
00が対応している。例えば、[SPD]領域が(01)に設定さ
れると、自ノードでの処理可能な最高速度の示す制御信
号を、自ノードの1394メタルトランシーバに接続されて
いる対向ノードへ送出し、その対向ノードから送出され
る信号の最高速度はS200となる。
速度との関係は、(00)とS100、(01)とS200及び(10)とS4
00が対応している。例えば、[SPD]領域が(01)に設定さ
れると、自ノードでの処理可能な最高速度の示す制御信
号を、自ノードの1394メタルトランシーバに接続されて
いる対向ノードへ送出し、その対向ノードから送出され
る信号の最高速度はS200となる。
【００１２】このように、従来の1394物理層回路は、そ
の回路配置されたレジスタ回路中のレジスタマップの[S
PD]領域によってその処理可能な動作速度が制限され、
且つその設定の変更はリンク層からの制御によってのみ
可能となっていた。
の回路配置されたレジスタ回路中のレジスタマップの[S
PD]領域によってその処理可能な動作速度が制限され、
且つその設定の変更はリンク層からの制御によってのみ
可能となっていた。
【００１３】
【発明が解決しようとする課題】従来の1394物理層回路
は、その回路内にある全ての1394メタルトランシーバ回
路が同一の速度で動作することを前提としている。その
ため、1394物理層回路内の全ての1394メタルトランシー
バ回路は、各々の1394メタルトランシーバ回路に接続さ
れる全ての対向ノードに、自分自身の最高処理速度とし
て、レジスタ中の[SPD]領域で設定された値を通知し、
どの対向ノードととも同一の速度でデータ転送ができる
ように整合をとっている。
は、その回路内にある全ての1394メタルトランシーバ回
路が同一の速度で動作することを前提としている。その
ため、1394物理層回路内の全ての1394メタルトランシー
バ回路は、各々の1394メタルトランシーバ回路に接続さ
れる全ての対向ノードに、自分自身の最高処理速度とし
て、レジスタ中の[SPD]領域で設定された値を通知し、
どの対向ノードととも同一の速度でデータ転送ができる
ように整合をとっている。
【００１４】しかしながら、図９に示すように、1394物
理層回路内部の複数のトランシーバ回路のうち少なくと
も１つ以上を、例えば、IEEE Std. 1394-1995規格のノ
ード間において伝送距離の拡張用として、Plastic Opti
cal Fiber(POF)やUnshieldedTwist Pair(UTP) cableを
用いて伝送するように、1394メタルトランシーバを光ト
ランシーバやUTPトランシーバに置き換えた場合（”Dra
ft of Long Distance1394(100m) Physical Layer As a
Response to DAVIC’s CFP8 Section 4.1.3.3The A20 R
eference Point, Home Network.”, DAVIC(Digital Aud
io-Visual Council)’s 8th Call For Proposals CFP8_
011に記載されている。）、同一の1394物理層回路内
で、各トランシーバの最高動作速度に違いが生じること
がある。具体的には、元々の1394メタルトランシーバ回
路１０の最高動作速度がS200であり、光トランシーバ回
路２０やUTPトランシーバ回路の最高動作速度がS100と
いう場合が相当する。
理層回路内部の複数のトランシーバ回路のうち少なくと
も１つ以上を、例えば、IEEE Std. 1394-1995規格のノ
ード間において伝送距離の拡張用として、Plastic Opti
cal Fiber(POF)やUnshieldedTwist Pair(UTP) cableを
用いて伝送するように、1394メタルトランシーバを光ト
ランシーバやUTPトランシーバに置き換えた場合（”Dra
ft of Long Distance1394(100m) Physical Layer As a
Response to DAVIC’s CFP8 Section 4.1.3.3The A20 R
eference Point, Home Network.”, DAVIC(Digital Aud
io-Visual Council)’s 8th Call For Proposals CFP8_
011に記載されている。）、同一の1394物理層回路内
で、各トランシーバの最高動作速度に違いが生じること
がある。具体的には、元々の1394メタルトランシーバ回
路１０の最高動作速度がS200であり、光トランシーバ回
路２０やUTPトランシーバ回路の最高動作速度がS100と
いう場合が相当する。
【００１５】従来は、IEEE Std. 1394-1995規格に従
い、1394メタルトランシーバ回路１０の最高動作速度に
併せてレジスタ回路のレジスタマップ中の[SPD]領域の
値が設定されている。そのため、1394メタルトランシー
バ回路１０は、対向ノードに対して自ノードの最高処理
速度はS200を通知し、結果として対向ノードからS200の
速度の信号が送られてくる。
い、1394メタルトランシーバ回路１０の最高動作速度に
併せてレジスタ回路のレジスタマップ中の[SPD]領域の
値が設定されている。そのため、1394メタルトランシー
バ回路１０は、対向ノードに対して自ノードの最高処理
速度はS200を通知し、結果として対向ノードからS200の
速度の信号が送られてくる。
【００１６】この1394物理層回路が、S200の速度の信号
を1394メタルトランシーバ１０から受信し、S100の速度
しか動作できない光トランシーバ２０に送出するような
リピータ動作をする時、光トランシーバ２０にS200の信
号が入力されてしまい、その処理速度不足により正常な
送信ができず、 また光トランシーバ２０に接続された
対向の光トランシーバも正常な受信ができないという問
題が生じる。
を1394メタルトランシーバ１０から受信し、S100の速度
しか動作できない光トランシーバ２０に送出するような
リピータ動作をする時、光トランシーバ２０にS200の信
号が入力されてしまい、その処理速度不足により正常な
送信ができず、 また光トランシーバ２０に接続された
対向の光トランシーバも正常な受信ができないという問
題が生じる。
【００１７】（発明の目的）本発明は、上記課題を解決
するために、1394物理層回路内に構成される複数のトラ
ンシーバ回路の各々最高動作速度が異なる場合において
も、あるトランシーバ回路に接続された対向ノードから
送られてくるデータ信号を、最高動作速度が異なる自ノ
ードの別のトランシーバに接続された対向ノードへ転送
することを可能とする送受信回路を提供することを目的
とする。
するために、1394物理層回路内に構成される複数のトラ
ンシーバ回路の各々最高動作速度が異なる場合において
も、あるトランシーバ回路に接続された対向ノードから
送られてくるデータ信号を、最高動作速度が異なる自ノ
ードの別のトランシーバに接続された対向ノードへ転送
することを可能とする送受信回路を提供することを目的
とする。
【００１８】
【課題を解決するための手段】本発明の送受信回路は、
複数の伝送速度に対応するシリアルバスノードの送受信
回路であって、複数の伝送路をそれぞれ終端するトラン
シーバであり少なくとも１つのトランシーバの最高動作
速度は他のトランシーバの最高動作速度と異なる複数の
トランシーバと、前記複数のトランシーバに対するバス
調停機能を有するバス調停回路と、前記バス調停回路の
動作条件を決定するレジスタ回路と、前記複数のトラン
シーバの最高動作速度を記述する前記レジスタ回路中の
レジスタ領域に外部から指定値を書き込むための速度設
定回路とを備えることを特徴とする。
複数の伝送速度に対応するシリアルバスノードの送受信
回路であって、複数の伝送路をそれぞれ終端するトラン
シーバであり少なくとも１つのトランシーバの最高動作
速度は他のトランシーバの最高動作速度と異なる複数の
トランシーバと、前記複数のトランシーバに対するバス
調停機能を有するバス調停回路と、前記バス調停回路の
動作条件を決定するレジスタ回路と、前記複数のトラン
シーバの最高動作速度を記述する前記レジスタ回路中の
レジスタ領域に外部から指定値を書き込むための速度設
定回路とを備えることを特徴とする。
【００１９】本発明の送受信回路は、複数の伝送速度に
対応する1394 シリアルバスノードの送受信回路であっ
て、複数の伝送路をそれぞれ終端するトランシーバであ
り少なくとも１つのトランシーバの最高動作速度は他の
トランシーバの最高動作速度と異なる複数のトランシー
バと、前記複数のトランシーバに対するバス調停機能を
有するバス調停回路と、前記バス調停回路の動作条件を
決定するレジスタ回路と、前記複数のトランシーバの最
高動作速度を記述する前記レジスタ回路中のレジスタ領
域に外部から指定値を書き込むための速度設定回路とを
備えることを特徴とする。また前記各発明において、前
記速度設定回路は前記トランシーバ内に配置されること
を特徴とする。
対応する1394 シリアルバスノードの送受信回路であっ
て、複数の伝送路をそれぞれ終端するトランシーバであ
り少なくとも１つのトランシーバの最高動作速度は他の
トランシーバの最高動作速度と異なる複数のトランシー
バと、前記複数のトランシーバに対するバス調停機能を
有するバス調停回路と、前記バス調停回路の動作条件を
決定するレジスタ回路と、前記複数のトランシーバの最
高動作速度を記述する前記レジスタ回路中のレジスタ領
域に外部から指定値を書き込むための速度設定回路とを
備えることを特徴とする。また前記各発明において、前
記速度設定回路は前記トランシーバ内に配置されること
を特徴とする。
【００２０】更に前記各発明において、同一の伝送路符
号を用いるトランシーバ回路が接続される第１の内部バ
スと、他の伝送路符号を用いるトランシーバ回路が接続
される第２の内部バスと、第１及び第２の内部バスの間
に接続されデータの入出力を行う伝送路符号変換回路と
を備えることを特徴とする。また、前記伝送路符号変換
回路はトランシーバ間の信号のリピータ機能を有するこ
とを特徴とする。
号を用いるトランシーバ回路が接続される第１の内部バ
スと、他の伝送路符号を用いるトランシーバ回路が接続
される第２の内部バスと、第１及び第２の内部バスの間
に接続されデータの入出力を行う伝送路符号変換回路と
を備えることを特徴とする。また、前記伝送路符号変換
回路はトランシーバ間の信号のリピータ機能を有するこ
とを特徴とする。
【００２１】（作用）1394物理層回路におけるバス動作
速度の設定値を外部から設定することを可能とし、送受
信回路に異なるトランシーバを使用する場合、動作速度
を前記トランシーバ回路のうちで最も処理速度が遅いト
ランシーバの速度に一致させ、対向ノードにも自ノード
の最高処理速度として前記処理速度を通知する。
速度の設定値を外部から設定することを可能とし、送受
信回路に異なるトランシーバを使用する場合、動作速度
を前記トランシーバ回路のうちで最も処理速度が遅いト
ランシーバの速度に一致させ、対向ノードにも自ノード
の最高処理速度として前記処理速度を通知する。
【００２２】
【発明の実施の形態】本発明の実施の形態の送受信回路
について図面を参照して説明する。
について図面を参照して説明する。
【００２３】＜実施の形態１＞図１は、本発明の第１の
実施の形態の送受信回路を示すブロック図である。同図
において、送受信回路は、２つの1394メタルトランシー
バ回路１０、１１、１つの光トランシーバ回路２０、DS
-Link Encoder/Decoder回路２、バス調停回路１、レジ
スタ回路４及び速度設定回路５とから構成される。
実施の形態の送受信回路を示すブロック図である。同図
において、送受信回路は、２つの1394メタルトランシー
バ回路１０、１１、１つの光トランシーバ回路２０、DS
-Link Encoder/Decoder回路２、バス調停回路１、レジ
スタ回路４及び速度設定回路５とから構成される。
【００２４】２つの1394メタルトランシーバ回路１０、
１１は、DS-Link Encoder/Decoder回路２のEncoder出力
とDecoder入力とバス接続され、DS-Link Encoder/Decod
er回路２とデータの入出力を行う機能と、バス調停回路
１に接続され制御信号の入出力を行う機能と、ケーブル
を媒体に対向ノードとデータ信号及び制御信号の送受信
を行う機能とを有する。
１１は、DS-Link Encoder/Decoder回路２のEncoder出力
とDecoder入力とバス接続され、DS-Link Encoder/Decod
er回路２とデータの入出力を行う機能と、バス調停回路
１に接続され制御信号の入出力を行う機能と、ケーブル
を媒体に対向ノードとデータ信号及び制御信号の送受信
を行う機能とを有する。
【００２５】光トランシーバ回路２０は、 DS-Link Enc
oder/Decoder回路２のDecoder出力及びEncoder入力と接
続され、データ信号の入出力を行う機能と、バス調停回
路１に接続され制御信号の入出力を行う機能と、光ファ
イバを媒体に対向ノードとデータ信号及び制御信号の送
受信を行う機能とを有する。
oder/Decoder回路２のDecoder出力及びEncoder入力と接
続され、データ信号の入出力を行う機能と、バス調停回
路１に接続され制御信号の入出力を行う機能と、光ファ
イバを媒体に対向ノードとデータ信号及び制御信号の送
受信を行う機能とを有する。
【００２６】DS-Link Encoder/Decoder回路２は、光ト
ランシーバ回路２０からのデータをData-Strobe信号に
変換し、バス接続された２つの1394メタルトランシーバ
回路１０、１１に出力し、逆に２つのバス接続された２
つの1394メタルトランシーバ回路１０、１１からのData
-Strobe信号をデコードし、光トランシーバ回路２０に
出力する。
ランシーバ回路２０からのデータをData-Strobe信号に
変換し、バス接続された２つの1394メタルトランシーバ
回路１０、１１に出力し、逆に２つのバス接続された２
つの1394メタルトランシーバ回路１０、１１からのData
-Strobe信号をデコードし、光トランシーバ回路２０に
出力する。
【００２７】バス調停回路１は、２つの1394メタルトラ
ンシーバ回路１０、１１と光トランシーバ回路２０に接
続され、この３つのトランシーバ回路の信号の入出力を
制御する。また、自ノードの設定情報（最大動作速度な
ど）を各々のトランシーバ回路に転送する。
ンシーバ回路１０、１１と光トランシーバ回路２０に接
続され、この３つのトランシーバ回路の信号の入出力を
制御する。また、自ノードの設定情報（最大動作速度な
ど）を各々のトランシーバ回路に転送する。
【００２８】レジスタ回路４は、図８に示すようなレジ
スタマップを有しており、バス調停回路１に接続され、
バス調停回路１から設定値を読み込まれる。また、レジ
スタ回路４の[SPD]領域は、速度設定回路５に接続され
ている。
スタマップを有しており、バス調停回路１に接続され、
バス調停回路１から設定値を読み込まれる。また、レジ
スタ回路４の[SPD]領域は、速度設定回路５に接続され
ている。
【００２９】図２は、速度設定回路５の構成を示す図で
ある。同図において、速度設定回路５はバイアス電源１
００に接続された２つのスイッチ１０１、１０２を備え
ている。この２つのスイッチ１０１、１０２の出力ポー
トはレジスタ回路４の[SPD]領域に接続されている。２
つの出力ポートは、スイッチの切り替えにより、それぞ
れ独立に論理的なHigh(1)とLow(0)の２値信号を出力す
る。
ある。同図において、速度設定回路５はバイアス電源１
００に接続された２つのスイッチ１０１、１０２を備え
ている。この２つのスイッチ１０１、１０２の出力ポー
トはレジスタ回路４の[SPD]領域に接続されている。２
つの出力ポートは、スイッチの切り替えにより、それぞ
れ独立に論理的なHigh(1)とLow(0)の２値信号を出力す
る。
【００３０】次に、本発明の第１の実施の形態の動作を
説明する。
説明する。
【００３１】図３は、レジスタ回路４のレジスタマップ
中の[SPD]領域の設定値と本発明の送受信回路の動作速
度の関係を示す図である。レジスタマップ中の[SPD]領
域の設定値として、２つの1394メタルトランシーバ回路
１０、１１と光トランシーバ回路２０の動作速度のうち
遅い方の動作速度が選択される。例えば、1394メタルト
ランシーバ回路１０、１１はS200の動作が可能であり、
光トランシーバ回路２０はS100のみの動作が可能な場合
は、送受信回路の動作速度をS100に制限するため速度設
定回路５の出力ポートは(00)に設定される。結果とし
て、レジスタ回路４のレジスタマップ中の[SPD]領域が
(00)に設定される。
中の[SPD]領域の設定値と本発明の送受信回路の動作速
度の関係を示す図である。レジスタマップ中の[SPD]領
域の設定値として、２つの1394メタルトランシーバ回路
１０、１１と光トランシーバ回路２０の動作速度のうち
遅い方の動作速度が選択される。例えば、1394メタルト
ランシーバ回路１０、１１はS200の動作が可能であり、
光トランシーバ回路２０はS100のみの動作が可能な場合
は、送受信回路の動作速度をS100に制限するため速度設
定回路５の出力ポートは(00)に設定される。結果とし
て、レジスタ回路４のレジスタマップ中の[SPD]領域が
(00)に設定される。
【００３２】バス調停回路１は、この[SPD]領域を読み
込み、２つの1394メタルトランシーバ回路１０、１１と
光トランシーバ回路２０及びその各々に接続される対向
ノードに自ノードの動作速度がS100であることを通知す
る。これによって、1394メタルトランシーバ回路１０、
１１に接続された対向ノードは、このノードに対してS1
00の速度でデータを転送し、DS-Link Encoder/Decode回
路２を経由して、光トランシーバ回路２０から別の対向
ノードへ同じくS100の速度でデータを転送し、データの
リピータ動作を完了する。
込み、２つの1394メタルトランシーバ回路１０、１１と
光トランシーバ回路２０及びその各々に接続される対向
ノードに自ノードの動作速度がS100であることを通知す
る。これによって、1394メタルトランシーバ回路１０、
１１に接続された対向ノードは、このノードに対してS1
00の速度でデータを転送し、DS-Link Encoder/Decode回
路２を経由して、光トランシーバ回路２０から別の対向
ノードへ同じくS100の速度でデータを転送し、データの
リピータ動作を完了する。
【００３３】速度設定回路５の出力ポートの設定は、13
94メタルトランシーバ回路１０、１１及び光トランシー
バ回路２０の動作速度に応じて適宜変更することができ
る。例えば、1394メタルトランシーバ回路１０、１１の
最大動作速度がS400であり、光トランシーバ回路２０の
最大速度がS200の場合は、送受信回路がS200で動作する
ように速度設定回路５の出力ポートを(01)に設定すれば
良い。また、1394メタルトランシーバ回路及び光トラン
シーバ回路の動作速度が共にS200と同一速度の場合は、
速度設定回路出力は(01)に設定すれば良い。
94メタルトランシーバ回路１０、１１及び光トランシー
バ回路２０の動作速度に応じて適宜変更することができ
る。例えば、1394メタルトランシーバ回路１０、１１の
最大動作速度がS400であり、光トランシーバ回路２０の
最大速度がS200の場合は、送受信回路がS200で動作する
ように速度設定回路５の出力ポートを(01)に設定すれば
良い。また、1394メタルトランシーバ回路及び光トラン
シーバ回路の動作速度が共にS200と同一速度の場合は、
速度設定回路出力は(01)に設定すれば良い。
【００３４】トランシーバ回路としては、本実施の形態
の1394メタルトランシーバ回路や光トランシーバ回路の
他に、Unshielded Twist Pair (UTP) Cable伝送用のUTP
トランシーバ回路、他の媒体を伝送路とするトランシー
バ回路など、トランシーバ回路としての機能を備えるも
のであれば何れでも使用することができる。また、光ト
ランシーバとしては、石英系の光ファイバ伝送用の光ト
ランシーバ回路でも、Plastic Optical Fiber(POF)伝送
用の光トランシーバでもよいことは明かである。
の1394メタルトランシーバ回路や光トランシーバ回路の
他に、Unshielded Twist Pair (UTP) Cable伝送用のUTP
トランシーバ回路、他の媒体を伝送路とするトランシー
バ回路など、トランシーバ回路としての機能を備えるも
のであれば何れでも使用することができる。また、光ト
ランシーバとしては、石英系の光ファイバ伝送用の光ト
ランシーバ回路でも、Plastic Optical Fiber(POF)伝送
用の光トランシーバでもよいことは明かである。
【００３５】＜実施の形態２＞図４は、本発明の第２の
実施の形態の送受信回路を示すブロック図である。同図
において、送受信回路は、２つの1394メタルトランシー
バ回路１０、１１、１つの光トランシーバ回路２０、DS
-Link Encoder/Decoder回路２、バス調停回路１、レジ
スタ回路４及び速度設定回路５から構成される。
実施の形態の送受信回路を示すブロック図である。同図
において、送受信回路は、２つの1394メタルトランシー
バ回路１０、１１、１つの光トランシーバ回路２０、DS
-Link Encoder/Decoder回路２、バス調停回路１、レジ
スタ回路４及び速度設定回路５から構成される。
【００３６】各回路の機能と接続関係は、速度設定回路
５が光トランシーバ回路２０内部に配置されていること
を除いて、図１に示された本発明の第１の実施の形態と
同じである。
５が光トランシーバ回路２０内部に配置されていること
を除いて、図１に示された本発明の第１の実施の形態と
同じである。
【００３７】レジスタ回路４は、図８に示すようなレジ
スタマップを有しており、バス制御回路１に接続され、
バス制御回路１から設定値を読み込まれる。また、レジ
スタ回路４の[SPD]領域アドレスは、速度設定回路５を
有する光トランシーバ回路２０に接続されている。光ト
ランシーバ回路２０内部に配置された速度設定回路５の
出力は、２つのポートを有し、論理的なHigh(1)とLow
(0)の２値信号を出力する。
スタマップを有しており、バス制御回路１に接続され、
バス制御回路１から設定値を読み込まれる。また、レジ
スタ回路４の[SPD]領域アドレスは、速度設定回路５を
有する光トランシーバ回路２０に接続されている。光ト
ランシーバ回路２０内部に配置された速度設定回路５の
出力は、２つのポートを有し、論理的なHigh(1)とLow
(0)の２値信号を出力する。
【００３８】次に、本発明の第２の実施の形態の動作を
説明する。
説明する。
【００３９】光トランシーバ回路２０内の速度設定回路
５の出力値は、予め光トランシーバ回路２０の最大動作
速度に設定される。例えば、光トランシーバ回路２０の
最高動作速度がS100の場合、図３のレジスタ内の[SPD]
領域設定値と動作速度の関係から速度設定回路５は(00)
という値を出力する。この出力値がレジスタの[SPD]領
域の設定値として設定される。
５の出力値は、予め光トランシーバ回路２０の最大動作
速度に設定される。例えば、光トランシーバ回路２０の
最高動作速度がS100の場合、図３のレジスタ内の[SPD]
領域設定値と動作速度の関係から速度設定回路５は(00)
という値を出力する。この出力値がレジスタの[SPD]領
域の設定値として設定される。
【００４０】バス調停回路１は、レジスタ回路４の[SP
D]領域の設定値を読み込み、２つの1394メタルトランシ
ーバ回路１０、１１と光トランシーバ回路２０及びその
各々に接続される対向ノードに対して、自ノードの動作
速度がS100であることを通知する。1394メタルトランシ
ーバ回路１０、１１に接続された対向ノードは、このノ
ードに対してS100の速度でデータを転送し、DS-Link En
coder/Decode回路２を経由して、光トランシーバ回路２
０から別の対向ノードへ同じくS100の速度でデータを転
送し、データのリピータ動作を完了する。
D]領域の設定値を読み込み、２つの1394メタルトランシ
ーバ回路１０、１１と光トランシーバ回路２０及びその
各々に接続される対向ノードに対して、自ノードの動作
速度がS100であることを通知する。1394メタルトランシ
ーバ回路１０、１１に接続された対向ノードは、このノ
ードに対してS100の速度でデータを転送し、DS-Link En
coder/Decode回路２を経由して、光トランシーバ回路２
０から別の対向ノードへ同じくS100の速度でデータを転
送し、データのリピータ動作を完了する。
【００４１】本実施の形態においても、1394トランシー
バ回路の最大動作速度がS400であり、光トランシーバ回
路の最大速度がS200の場合は、送受信回路がS200で動作
するように速度設定回路出力を(01)に設定する。また、
1394トランシーバ回路及び光トランシーバ回路の動作速
度が共にS200の場合は、速度設定回路出力を(01)に設定
する。
バ回路の最大動作速度がS400であり、光トランシーバ回
路の最大速度がS200の場合は、送受信回路がS200で動作
するように速度設定回路出力を(01)に設定する。また、
1394トランシーバ回路及び光トランシーバ回路の動作速
度が共にS200の場合は、速度設定回路出力を(01)に設定
する。
【００４２】本実施の形態においては、動作速度の遅い
光トランシーバ回路自体に速度設定回路を備えており、
当該光トランシーバ回路を使用する際にレジスタ回路４
の[SPD]領域とが接続され自動的に最適な速度の設定が
行われる。
光トランシーバ回路自体に速度設定回路を備えており、
当該光トランシーバ回路を使用する際にレジスタ回路４
の[SPD]領域とが接続され自動的に最適な速度の設定が
行われる。
【００４３】＜実施の形態３＞図５は、本発明の第３の
実施の形態の送受信回路を示すブロック図である。同図
において、送受信回路は、２つの1394メタルトランシー
バ回路１０、１１、２つの光トランシーバ回路２０、２
１、DS-Link Encoder/Decoder回路２、バス調停回路
１、レジスタ回路４、速度設定回路５-1、５-2及び大小
判別回路６から構成される。
実施の形態の送受信回路を示すブロック図である。同図
において、送受信回路は、２つの1394メタルトランシー
バ回路１０、１１、２つの光トランシーバ回路２０、２
１、DS-Link Encoder/Decoder回路２、バス調停回路
１、レジスタ回路４、速度設定回路５-1、５-2及び大小
判別回路６から構成される。
【００４４】２つの1394メタルトランシーバ回路１０、
１１は、DS-Link Encoder/Decoder回路２のEncoder出力
及びDecoder入力とバス接続され、 DS-Link Encoder/De
coder回路２とデータの入出力を行う機能と、バス調停
回路１に接続され制御信号の入出力を行う機能と、ケー
ブルを媒体として対向ノードとデータ信号及び制御信号
の送受信を行う機能を有する。
１１は、DS-Link Encoder/Decoder回路２のEncoder出力
及びDecoder入力とバス接続され、 DS-Link Encoder/De
coder回路２とデータの入出力を行う機能と、バス調停
回路１に接続され制御信号の入出力を行う機能と、ケー
ブルを媒体として対向ノードとデータ信号及び制御信号
の送受信を行う機能を有する。
【００４５】２つの光トランシーバ回路２０、２１は、
DS-Link Encoder/Decoder回路２のDecoder出力及びEnc
oder入力とバス接続されデータ信号の入出力を行う機能
と、バス調停回路１に接続され制御信号の入出力を行う
機能と、光ファイバを媒体として対向ノードとデータ信
号及び制御信号の送受信を行う機能を有する。また、そ
れぞれの光トランシーバ回路２０、２１には、速度設定
回路５-1、５-2が内部に配置されている。
DS-Link Encoder/Decoder回路２のDecoder出力及びEnc
oder入力とバス接続されデータ信号の入出力を行う機能
と、バス調停回路１に接続され制御信号の入出力を行う
機能と、光ファイバを媒体として対向ノードとデータ信
号及び制御信号の送受信を行う機能を有する。また、そ
れぞれの光トランシーバ回路２０、２１には、速度設定
回路５-1、５-2が内部に配置されている。
【００４６】DS-Link Encoder/Decoder回路２は、２つ
の光トランシーバ回路２０、２１からのデータをData-S
trobe信号に変換し、バス状に接続された２つの1394メ
タルトランシーバ回路１０、１１に出力し、逆にバス接
続された２つの1394メタルトランシーバ回路１０、１１
からのData-Strobe信号をデコードし、２つの光トラン
シーバ回路２０、２１に出力する。
の光トランシーバ回路２０、２１からのデータをData-S
trobe信号に変換し、バス状に接続された２つの1394メ
タルトランシーバ回路１０、１１に出力し、逆にバス接
続された２つの1394メタルトランシーバ回路１０、１１
からのData-Strobe信号をデコードし、２つの光トラン
シーバ回路２０、２１に出力する。
【００４７】バス調停回路１は、２つの1394メタルトラ
ンシーバ回路１０、１１と２つの光トランシーバ回路２
０、２１と接続され、この４つのトランシーバ回路の信
号の入出力を制御する。また、自ノードの設定情報（最
大動作速度など）をトランシーバ回路に転送し、トラン
シーバ回路各々に接続される対向ノードに設定情報を転
送する。
ンシーバ回路１０、１１と２つの光トランシーバ回路２
０、２１と接続され、この４つのトランシーバ回路の信
号の入出力を制御する。また、自ノードの設定情報（最
大動作速度など）をトランシーバ回路に転送し、トラン
シーバ回路各々に接続される対向ノードに設定情報を転
送する。
【００４８】レジスタ回路４は、図８に示すようなアド
レスマップを有しており、バス調停回路１に接続され、
バス調停回路１から設定値を読み込まれる。
レスマップを有しており、バス調停回路１に接続され、
バス調停回路１から設定値を読み込まれる。
【００４９】２つの速度設定回路５-1、５-2は、図２に
示されているような２つのポートを有し、論理的なHigh
(1)とLow(0)の２値信号を出力する。
示されているような２つのポートを有し、論理的なHigh
(1)とLow(0)の２値信号を出力する。
【００５０】大小判別回路６は、光トランシーバ回路２
０、２１内部に配置された速度設定回路５-1、５-2の出
力から、２つの設定値の大小を判別し、その結果をレジ
スタ回路４の[SPD]領域アドレスに出力する。
０、２１内部に配置された速度設定回路５-1、５-2の出
力から、２つの設定値の大小を判別し、その結果をレジ
スタ回路４の[SPD]領域アドレスに出力する。
【００５１】次に、本発明の第３の実施の形態の動作を
説明する。
説明する。
【００５２】図３は、レジスタ回路４のアドレスマップ
中の[SPD]領域の設定値と本発明の送受信回路の動作速
度の関係を示す図である。この[SPD]領域の設定値とし
て、２つの光トランシーバ回路２０、２１の動作速度の
遅い方の設定値が選択される。
中の[SPD]領域の設定値と本発明の送受信回路の動作速
度の関係を示す図である。この[SPD]領域の設定値とし
て、２つの光トランシーバ回路２０、２１の動作速度の
遅い方の設定値が選択される。
【００５３】例えば、 光トランシーバ回路２０はS200
の動作が可能であり、光トランシーバ回路２１はS100の
みの動作が可能な場合を考える。この場合、送受信回路
の動作速度をS100に制限する。光トランシーバ回路２０
の動作速度はS200であるため、内蔵された速度設定回路
５-1の２つのポートの出力値は、図３より(01)に設定さ
れている。一方、光トランシーバ回路２１の動作速度は
S100であるため、内蔵された速度設定回路５-2の２つの
ポートの出力値は、図３より(00)に設定されている。こ
の２つの速度設定回路５-1、５-1の出力は、大小判別回
路６で大小判別され、動作速度が遅い方の値のS100に対
応する(00)が選択され、この結果、レジスタ回路４のレ
ジスタマップ中の[SPD]領域が(00)に設定される。
の動作が可能であり、光トランシーバ回路２１はS100の
みの動作が可能な場合を考える。この場合、送受信回路
の動作速度をS100に制限する。光トランシーバ回路２０
の動作速度はS200であるため、内蔵された速度設定回路
５-1の２つのポートの出力値は、図３より(01)に設定さ
れている。一方、光トランシーバ回路２１の動作速度は
S100であるため、内蔵された速度設定回路５-2の２つの
ポートの出力値は、図３より(00)に設定されている。こ
の２つの速度設定回路５-1、５-1の出力は、大小判別回
路６で大小判別され、動作速度が遅い方の値のS100に対
応する(00)が選択され、この結果、レジスタ回路４のレ
ジスタマップ中の[SPD]領域が(00)に設定される。
【００５４】図６は、大小判別回路６の論理動作を表す
図である。速度設定回路５-1、５-2の出力の組み合わせ
に対し、常に各光トランシーバ回路の動作速度の遅い方
に対応する出力が選択される。
図である。速度設定回路５-1、５-2の出力の組み合わせ
に対し、常に各光トランシーバ回路の動作速度の遅い方
に対応する出力が選択される。
【００５５】バス調停回路１はこの[SPD]領域を読み込
み、２つの1394トランシーバ回路１０、１１と２つの光
トランシーバ回路２０、２１の各々に接続される対向ノ
ードに自ノードの動作速度がS100であることを通知す
る。1394メタルトランシーバ回路１０、１１に接続され
た対向ノードは、このノードにS100の速度でデータを転
送し、DS-Link Encoder/Decoder回路２を経由して、光
トランシーバ回路２０、２１からその対向ノードへ同じ
くS100の速度でデータを転送し、データのリピータ動作
を完了する。
み、２つの1394トランシーバ回路１０、１１と２つの光
トランシーバ回路２０、２１の各々に接続される対向ノ
ードに自ノードの動作速度がS100であることを通知す
る。1394メタルトランシーバ回路１０、１１に接続され
た対向ノードは、このノードにS100の速度でデータを転
送し、DS-Link Encoder/Decoder回路２を経由して、光
トランシーバ回路２０、２１からその対向ノードへ同じ
くS100の速度でデータを転送し、データのリピータ動作
を完了する。
【００５６】なお、光トランシーバ回路２０の最大速度
がS400（内蔵されている速度設定回路出力が(10)）であ
り、光トランシーバ回路２１の最大速度がS200（内蔵さ
れている速度設定回路出力が(01)）の場合は、大小判別
回路６は、２つの光トランシーバ回路２０、２１の遅い
方の動作速度に対応する(01)を選択して速度設定回路へ
出力し送受信回路はS200で動作する。また、光トランシ
ーバ回路２０、２１の動作速度が共にS400の場合は、大
小判別回路６は(10)が選択し送受信回路はS400で動作す
る。
がS400（内蔵されている速度設定回路出力が(10)）であ
り、光トランシーバ回路２１の最大速度がS200（内蔵さ
れている速度設定回路出力が(01)）の場合は、大小判別
回路６は、２つの光トランシーバ回路２０、２１の遅い
方の動作速度に対応する(01)を選択して速度設定回路へ
出力し送受信回路はS200で動作する。また、光トランシ
ーバ回路２０、２１の動作速度が共にS400の場合は、大
小判別回路６は(10)が選択し送受信回路はS400で動作す
る。
【００５７】
【発明の効果】本発明の送受信回路によれば、複数の伝
送路を終端する複数のトランシーバの最高動作速度を記
述するレジスタ領域に対し、外部から指定値を書き込む
ための速度設定回路を備えているので、異なる動作速度
をもつ複数のトランシーバが接続された場合において
も、トランシーバ間のデータ転送における動作速度の調
整を任意に行うことができ、リピータ動作等を支障なく
行うことが可能である。
送路を終端する複数のトランシーバの最高動作速度を記
述するレジスタ領域に対し、外部から指定値を書き込む
ための速度設定回路を備えているので、異なる動作速度
をもつ複数のトランシーバが接続された場合において
も、トランシーバ間のデータ転送における動作速度の調
整を任意に行うことができ、リピータ動作等を支障なく
行うことが可能である。
【００５８】また、トランシーバ内にその動作速度を設
定できる速度設定回路を搭載することにより、当該トラ
ンシーバの置き換えによる動作速度の設定の変更操作を
不要とすることが可能である。
定できる速度設定回路を搭載することにより、当該トラ
ンシーバの置き換えによる動作速度の設定の変更操作を
不要とすることが可能である。
【００５９】さらに、複数のトランシーバの速度設定値
の大小を判別しその最小設定値を出力する大小判別回路
を備えることにより、速度設定回路を搭載したトランシ
ーバの複数を置き換えた場合においても、最も動作速度
が遅い設定値が自動に選択することを可能とし、動作速
度の設定が簡便に行える。
の大小を判別しその最小設定値を出力する大小判別回路
を備えることにより、速度設定回路を搭載したトランシ
ーバの複数を置き換えた場合においても、最も動作速度
が遅い設定値が自動に選択することを可能とし、動作速
度の設定が簡便に行える。
【００６０】本発明によれば、光トランシーバ等のノー
ド間の伝送距離の拡張等に好適なトランシーバを使用す
ることが可能となる。
ド間の伝送距離の拡張等に好適なトランシーバを使用す
ることが可能となる。
【００６１】
【図１】本発明の第１の実施の形態の送受信回路を示す
ブロック図である。
ブロック図である。
【図２】第１の実施の形態の速度設定回路の構成を示す
ブロック図である。
ブロック図である。
【図３】レジスタマップ中の[SPD]領域の設定値と本発
明の送受信回路の動作速度の関係を表す図である。
明の送受信回路の動作速度の関係を表す図である。
【図４】第２の実施の形態の送受信回路を示すブロック
図である。
図である。
【図５】第３の実施の形態の送受信回路を示すブロック
図である。
図である。
【図６】第３の実施の形態の大小判別回路の論理動作を
表す図である。
表す図である。
【図７】従来の1394物理層回路を示す図である。
【図８】従来の1394物理層回路及び本発明の送受信回路
中にあるレジスターマップを示す図である。
中にあるレジスターマップを示す図である。
【図９】従来の1394物理層回路中のトランシーバの一部
を光トランシーバ回路に置き換えた送受信回路を示すブ
ロック図である。
を光トランシーバ回路に置き換えた送受信回路を示すブ
ロック図である。
１ バス調停回路 ２ DS-Link Encoder/Decoder回路 ３ リンク層インターフェース回路 ４ レジスタ回路 ５、５-1、５-2 速度設定回路 ６ 大小判別回路 １０、１１ 1394メタルトランシーバ回路 ２０、２１ 光トランシーバ回路 １００ バイアス電源 １０１、１０２ スイッチ
Claims (5)
- 【請求項１】 複数の伝送速度に対応するシリアルバス
ノードの送受信回路であって、複数の伝送路をそれぞれ
終端するトランシーバであり少なくとも１つのトランシ
ーバの最高動作速度は他のトランシーバの最高動作速度
と異なる複数のトランシーバと、前記複数のトランシー
バに対するバス調停機能を有するバス調停回路と、前記
バス調停回路の動作条件を決定するレジスタ回路と、前
記複数のトランシーバの最高動作速度を記述する前記レ
ジスタ回路中のレジスタ領域に外部から指定値を書き込
むための速度設定回路とを備えることを特徴とする送受
信回路。 - 【請求項２】 複数の伝送速度に対応する1394 シリア
ルバスノードの送受信回路であって、複数の伝送路をそ
れぞれ終端するトランシーバであり少なくとも１つのト
ランシーバの最高動作速度は他のトランシーバの最高動
作速度と異なる複数のトランシーバと、前記複数のトラ
ンシーバに対するバス調停機能を有するバス調停回路
と、前記バス調停回路の動作条件を決定するレジスタ回
路と、前記複数のトランシーバの最高動作速度を記述す
る前記レジスタ回路中のレジスタ領域に外部から指定値
を書き込むための速度設定回路とを備えることを特徴と
する送受信回路。 - 【請求項３】 前記速度設定回路は前記トランシーバ内
に配置されることを特徴とする請求項１又は２記載の送
受信回路。 - 【請求項４】 同一の伝送路符号を用いるトランシーバ
回路が接続される第１の内部バスと、他の伝送路符号を
用いるトランシーバ回路が接続される第２の内部バス
と、第１及び第２の内部バスの間に接続されデータの入
出力を行う伝送路符号変換回路とを備えることを特徴と
する請求項１、２又は３記載の送受信回路。 - 【請求項５】 前記伝送路符号変換回路はトランシーバ
間の信号のリピータ機能を有することを特徴とする請求
項４記載の送受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284200A JP3314779B2 (ja) | 1997-09-16 | 2000-09-19 | 送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284200A JP3314779B2 (ja) | 1997-09-16 | 2000-09-19 | 送受信回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26825197A Division JP3159144B2 (ja) | 1997-09-16 | 1997-09-16 | 送受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001111583A JP2001111583A (ja) | 2001-04-20 |
| JP3314779B2 true JP3314779B2 (ja) | 2002-08-12 |
Family
ID=18768457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000284200A Expired - Fee Related JP3314779B2 (ja) | 1997-09-16 | 2000-09-19 | 送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3314779B2 (ja) |
-
2000
- 2000-09-19 JP JP2000284200A patent/JP3314779B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001111583A (ja) | 2001-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3159144B2 (ja) | 送受信回路 | |
| CA2217389C (en) | Data communication method, electronic apparatus, and physical-layer-control integrated circuit | |
| JP3943574B2 (ja) | ２進データ送信モードおよび３進制御送信モードを有するバス・トランシーバ | |
| US5579486A (en) | Communication node with a first bus configuration for arbitration and a second bus configuration for data transfer | |
| EP0679275B1 (en) | A communication node with a first bus configuration for arbitration and a second bus configuration for data transfer | |
| US5325355A (en) | Method and apparatus for implementing a common mode level shift in a bus transceiver incorporating a high speed binary data transfer mode with a ternary control transfer mode | |
| US4903016A (en) | Communication control unit | |
| US5648984A (en) | Multidirectional repeater for data transmission between electrically isolated and/or physically different signal transmission media | |
| WO1994022093A2 (en) | Method and apparatus for dynamic, multispeed bus architecture with speed messages independent of data signal transfers | |
| AU751233B2 (en) | Parallel backplane physical layer interface with scalable data bandwidth | |
| JP3655211B2 (ja) | 送受信回路及び送受信方法 | |
| US6487620B1 (en) | Combined low speed and high speed data bus | |
| KR100352568B1 (ko) | 케이블 길이에 무관하게 버스 리셋을 신뢰성있게 수행하는회로 및 방법 | |
| US6529984B1 (en) | Dual phase arbitration on a bus | |
| JP3277887B2 (ja) | 送受信方法、送受信回路および送受信回路の制御方法 | |
| JP3314779B2 (ja) | 送受信回路 | |
| US5257117A (en) | Computer-facsimile system having separately a sending device and a receiving device | |
| EP0903900B1 (en) | Physical layer and interface and method for arbitration over serial bus using digital line state signals | |
| EP0992914B1 (en) | Data transfer device between computer nodes | |
| JPS61146043A (ja) | 光送受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080607 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |