JP3314770B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置、特
に、Ｔ字型短ゲート長ＭＥＳＦＥＴの構造とその製造方
法に関する。The present invention relates to a semiconductor device, and more particularly to a structure of a T-shaped short gate length MESFET and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来の縁膜膜開口プロセスを用いて製造
されるＴ字型短ゲート長ＭＥＳＦＥＴの製造工程と構造
を図７〜９を参照して説明する。図７はＴ字型短ゲー
ト長ＭＥＳＦＥＴの平面図であり、図８、９はＴ字型短
ゲート長ＭＥＳＦＥＴの製造方法を図７の切断線Ｄ−
Ｄ’に沿った断面図として製造工程順に示すものであ
る。2. Description of the Related Art A manufacturing process and structure of a T-shaped short gate length MESFET manufactured by using a conventional edge film opening process will be described with reference to FIGS. FIG. 7 is a plan view of a T-shaped short gate length MESFET, and FIGS. 8 and 9 illustrate a method of manufacturing the T-shaped short gate length MESFET by a cutting line D- in FIG.
It is shown in a manufacturing process order as a cross-sectional view along D ′.
【０００３】まず、図７の平面図に示すように、表面に
エピタキシャル成長により形成した活性層を有する半導
体基板、ここではＧａＡｓ基板３１を用いて、ＦＥＴ素
子領域となる活性領域を残して他の領域をイオン注入法
等により絶縁化し、図に示す破線を境界として活性領域
４５と絶縁化領域４６とに区画する。First, as shown in the plan view of FIG. 7, a semiconductor substrate having an active layer formed on its surface by epitaxial growth, here a GaAs substrate 31, is used to leave an active region to be an FET element region and to leave other regions. Is insulated by an ion implantation method or the like, and is divided into an active region 45 and an insulated region 46 with a broken line shown in the figure as a boundary.
【０００４】次に、図８（ａ）に示すようにソース・ド
レインのオーミック電極を形成する箇所のキャップ層の
みを残して他はキャップ層を除去したリセス構造を形成
し、その後絶縁膜ここでは酸化シリコン膜３２を成膜し
てゲート部分を通常のフォトリソグラフィー、エッチン
グ技術により開口し、酸化膜開口部３３を形成する。Next, as shown in FIG. 8A, a recess structure is formed by removing the cap layer except for the cap layer where the source / drain ohmic electrodes are to be formed. A silicon oxide film 32 is formed, and a gate portion is opened by ordinary photolithography and etching techniques to form an oxide film opening 33.
【０００５】次に、図８（ｂ）に示すように、酸化膜開
口部３３の結晶をスレショルド電圧や最大ドレイン電流
などの所望の特性を得るために必要に応じてエッチング
して溝３４を形成した後、ゲート金属、ここではショッ
トキ金属のタングステン（Ｗ）３５と低抵抗金属の金
（Ａｕ）３６をスパッタ法などの方法により成膜する。Next, as shown in FIG. 8B, a groove 34 is formed by etching the crystal of the oxide film opening 33 as necessary to obtain desired characteristics such as a threshold voltage and a maximum drain current. After that, a gate metal, here, tungsten (W) 35 of a Schottky metal and gold (Au) 36 of a low-resistance metal are formed by a method such as a sputtering method.
【０００６】次に、図８（ｃ）に示すように通常のフォ
トリソグラフィー、エッチング技術により、所望のゲー
ト電極領域にのみ金とタングステン３５及び金３６を残
し、ゲート電極３７を形成する。Next, as shown in FIG. 8C, a gate electrode 37 is formed by a usual photolithography and etching technique, leaving gold, tungsten 35 and gold 36 only in a desired gate electrode region.
【０００７】その後、図９（ａ）に示すように、酸化シ
リコン膜３２を除去し、ゲート電極３７のみをＧａＡｓ
基板３１に設けられた溝３４に残す。以上のようにして
ゲート電極３７を形成した後、同図に示すように、パッ
シベーション膜として酸化シリコン膜４４を成膜する。After that, as shown in FIG. 9A, the silicon oxide film 32 is removed, and only the gate electrode 37 is made of GaAs.
It is left in the groove 34 provided in the substrate 31. After the gate electrode 37 is formed as described above, a silicon oxide film 44 is formed as a passivation film as shown in FIG.
【０００８】次に、図９（ｂ）に示すように、オーミッ
ク電極となる部分のキャップ層上面領域４７の酸化シリ
コン膜４４を通常のフォトリソグラフィー、エッチング
技術により開口し、フォトレジスト３８をマスクにし、
オーミック金属ここでは金ゲルマニウムニッケル（Ａｕ
ＧｅＮｉ）合金３９を蒸着法などにより成膜し、リフト
オフにより、ソース・ドレイン電極となるオーミック電
極４０を形成する。Next, as shown in FIG. 9B, an opening is made in the silicon oxide film 44 in the upper surface region 47 of the cap layer in a portion to be an ohmic electrode by ordinary photolithography and etching techniques, and the photoresist 38 is used as a mask. ,
Ohmic metal here gold germanium nickel (Au
A GeNi) alloy 39 is formed by a vapor deposition method or the like, and ohmic electrodes 40 serving as source / drain electrodes are formed by lift-off.
【０００９】その後、図９（ｃ）に示すようにカバー膜
となる窒化シリコン膜４１を成膜する。Thereafter, as shown in FIG. 9C, a silicon nitride film 41 serving as a cover film is formed.
【００１０】このようにして製造したＭＥＳＦＥＴの平
面図が図７である。ここで４７はオーミック電極形成の
ためにキャップ層を残したキャップ層上面領域、４０は
オーミック電極の領域を示す。さらに４８はゲート電極
３７の上部領域、すなわちゲート電極庇を示し、４９は
ゲート電極と半導体結晶の界面であるショットキ界面領
域を示す。FIG. 7 is a plan view of the MESFET thus manufactured. Here, reference numeral 47 denotes a cap layer upper surface region where a cap layer is left for forming an ohmic electrode, and reference numeral 40 denotes an ohmic electrode region. Reference numeral 48 denotes an upper region of the gate electrode 37, that is, a gate electrode eave, and reference numeral 49 denotes a Schottky interface region which is an interface between the gate electrode and the semiconductor crystal.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、ＭＥＳ
ＦＥＴでは高性能化のためにゲート長を短くする傾向が
あり、ゲート長が０．３ｕｍよりも小さい場合には、こ
の従来の製法と構造では、ゲート電極がパッシベーショ
ン膜の酸化シリコン膜で覆われる前の状態では（図９
（ａ）参照）、ゲート電極はショットキ界面であるゲー
ト下部でのみ支持されていて、ゲート電極に外力が加わ
った際、外力に起因する応力はゲート底部のショットキ
界面だけに集中するため、ゲート金属がショットキ界
面、あるいはショットキ界面直上のゲート金属が側壁形
状をなしている部分から剥がれるという問題があった。SUMMARY OF THE INVENTION However, MES
In the FET, the gate length tends to be shortened for high performance. When the gate length is smaller than 0.3 μm, the gate electrode is covered with the silicon oxide film of the passivation film in the conventional manufacturing method and structure. In the previous state (FIG. 9
(See (a)), the gate electrode is supported only at the lower part of the gate, which is the Schottky interface. When an external force is applied to the gate electrode, the stress caused by the external force is concentrated only at the Schottky interface at the bottom of the gate. However, there has been a problem that the Schottky interface or the gate metal immediately above the Schottky interface is peeled off from the side wall-shaped portion.
【００１２】本発明の主な目的は、ゲート容量を低減し
て高利得を得るためにゲート電極庇下の絶縁膜を除去
し、かつゲート電極をショットキ界面以外でも支持して
ショットキ界面への応力集中を避けゲート電極の剥がれ
を防止した絶縁膜開口プロセスを用いて製造されるＴ字
型短ゲート長ＭＥＳＦＥＴを提供することにある。The main object of the present invention is to remove the insulating film under the eaves of the gate electrode in order to obtain a high gain by reducing the gate capacitance, and to support the gate electrode at a position other than the Schottky interface, thereby reducing the stress on the Schottky interface. An object of the present invention is to provide a T-shaped short gate length MESFET manufactured by using an insulating film opening process in which concentration is prevented and peeling of a gate electrode is prevented.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置は、
少なくともリセス領域を有する基板と、前記リセス領域
を足場として形成されたＴ字ゲート電極と、前記リセス
領域の両側の基板上に形成されたソース・ドレイン電極
と、前記ソース・ドレイン電極及び前記リセス領域を包
括する領域以外の前記基板上に形成された第１絶縁膜
と、前記基板上に堆積し、少なくとも前記Ｔ字ゲート電
極、前記ソース・ドレイン電極及び前記第１絶縁膜の上
を覆う第２絶縁膜と、前記第２絶縁膜を含む前記基板を
覆う第３絶縁膜と、からなるリセスゲート構造トランジ
スタを含む半導体装置であって、前記第２絶縁膜は前記
Ｔ字ゲート電極及び前記ソース・ドレイン電極を除く一
部の領域において開口部を有し、かつ、前記Ｔ字ゲート
電極と前記ソース・ドレイン電極との間に空洞を有する
ことを特徴とし、前記開口部は、前記Ｔ字ゲート電極と
前記ソース・ドレイン電極との間に位置するか、或い
は、前記開口部は、前記Ｔ字ゲート電極及び前記ソース
・ドレイン電極で構成するトランジスタ領域の周囲を包
囲する、というもので、前記第１絶縁膜は酸化膜であ
り、前記第２絶縁膜は窒化膜である、というものであ
る。According to the present invention, there is provided a semiconductor device comprising:
A substrate having at least a recess region, a T-shaped gate electrode formed using the recess region as a scaffold, source / drain electrodes formed on the substrate on both sides of the recess region, the source / drain electrode and the recess region A first insulating film formed on the substrate other than the region covering the first region, and a second insulating film deposited on the substrate and covering at least the T-shaped gate electrode, the source / drain electrode, and the first insulating film. A semiconductor device including a recessed gate transistor including an insulating film and a third insulating film covering the substrate including the second insulating film, wherein the second insulating film includes the T-shaped gate electrode and the source / drain. An opening in a part of region except for an electrode, and a cavity between the T-shaped gate electrode and the source / drain electrode. The opening is located between the T-shaped gate electrode and the source / drain electrode, or the opening surrounds a periphery of a transistor region formed by the T-shaped gate electrode and the source / drain electrode. That is, the first insulating film is an oxide film, and the second insulating film is a nitride film.
【００１４】上記半導体装置として、前記Ｔ字ゲート電
極は、前記リセス領域中央に掘削された溝の底面を足場
として形成され、また、前記Ｔ字ゲート電極は、下層が
タングステン（Ｗ）、上層が金（Ａｕ）の２層構造であ
る、という適用形態も可能である。In the above-mentioned semiconductor device, the T-shaped gate electrode is formed using a bottom surface of a trench excavated at the center of the recess region as a scaffold, and the T-shaped gate electrode has a lower layer of tungsten (W) and an upper layer of tungsten (W). An application form of a two-layer structure of gold (Au) is also possible.
【００１５】本発明の半導体装置の製造方法は、基板に
選択的にリセス領域を形成し、前記リセス領域を含む前
記基板上に第１絶縁膜を堆積し、前記リセス領域上の前
記第１絶縁膜の所定領域を除去してゲート電極開口部を
形成し、前記ゲート電極開口部を含む前記基板を覆うゲ
ート金属を堆積し、前記ゲート金属をパターニングして
前記リセス領域上にＴ字ゲート電極を形成し、前記Ｔ字
ゲート電極を含む前記第１絶縁膜上にマスク材を塗布し
た後、前記リセス領域の両側の基板上の前記マスク材を
除去して前記マスク材にマスク材開口部を形成し、前記
マスク材をマスクとして前記第１絶縁膜をエッチング除
去して前記マスク材開口部から後退したソース・ドレイ
ン電極開口部を形成し、前記ソース・ドレイン電極開口
部及び前記マスク材開口部を含む前記基板上にソース・
ドレイン金属を堆積し、前記マスク材を除去して前記ソ
ース・ドレイン金属を前記ソース・ドレイン電極開口部
の内側の前記基板上にのみ残存させてソース・ドレイン
電極を形成し、前記ソース・ドレイン電極、前記第１絶
縁膜及び前記Ｔ字ゲート電極を含む前記基板を覆う第２
絶縁膜を堆積する半導体装置の製造方法であって、前記
第２絶縁膜の堆積後、前記第２絶縁膜のうち前記ソース
・ドレイン電極及び前記Ｔ字ゲート電極を除く領域の一
部を除去してエッチング用窓を形成し、前記エッチング
用窓を通して少なくとも前記ソース・ドレイン電極と前
記Ｔ字ゲート電極との間の前記第１絶縁膜を除去して前
記ソース・ドレイン電極と前記Ｔ字ゲート電極との間に
空洞を形成することを特徴とし、前記エッチング用窓
は、前記Ｔ字ゲート電極と前記ソース・ドレイン電極と
の間に位置するか、或いは、前記エッチング用窓は、前
記Ｔ字ゲート電極及び前記ソース・ドレイン電極で構成
するトランジスタ領域の周囲を包囲する、というもの
で、前記第１絶縁膜は酸化膜であり、前記第２絶縁膜は
窒化膜である、というものである。In the method of manufacturing a semiconductor device according to the present invention, a recess region is selectively formed in a substrate, a first insulating film is deposited on the substrate including the recess region, and the first insulating film on the recess region is formed. A predetermined region of the film is removed to form a gate electrode opening, a gate metal covering the substrate including the gate electrode opening is deposited, and the gate metal is patterned to form a T-shaped gate electrode on the recess region. Forming a mask material on the first insulating film including the T-shaped gate electrode, and then removing the mask material on the substrate on both sides of the recess region to form a mask material opening in the mask material Then, using the mask material as a mask, the first insulating film is removed by etching to form a source / drain electrode opening recessed from the mask material opening, and the source / drain electrode opening and the mask are formed. Source on said substrate including an opening,
Forming a source / drain electrode by depositing a drain metal, removing the mask material and leaving the source / drain metal only on the substrate inside the source / drain electrode opening; And a second covering the substrate including the first insulating film and the T-shaped gate electrode.
A method of manufacturing a semiconductor device for depositing an insulating film, wherein after depositing the second insulating film, a part of a region of the second insulating film other than the source / drain electrode and the T-shaped gate electrode is removed. Forming an etching window through the etching window, removing at least the first insulating film between the source / drain electrode and the T-shaped gate electrode through the etching window to form the source / drain electrode and the T-shaped gate electrode. Wherein the etching window is located between the T-shaped gate electrode and the source / drain electrode, or the etching window is formed between the T-shaped gate electrode And surrounding the periphery of the transistor region constituted by the source / drain electrodes, wherein the first insulating film is an oxide film and the second insulating film is a nitride film. Than it is.
【００１６】又、上記半導体装置の製造方法において、
前記リセス領域上の前記第１絶縁膜の所定領域を除去し
てゲート電極開口部を形成する工程と、前記ゲート電極
開口部を含む前記基板を覆うゲート金属を堆積する工程
との間に、前記ゲート電極開口部を通して前記基板を掘
削して溝を形成する工程を挟むという適用形態が可能で
あり、更に、前記ゲート金属は、下層にタングステン
（Ｗ）、上層に金（Ａｕ）を堆積させることにより形成
される、という適用形態も可能である。In the above method for manufacturing a semiconductor device,
Forming a gate electrode opening by removing a predetermined region of the first insulating film on the recess region; and depositing a gate metal covering the substrate including the gate electrode opening. An application form in which a step of excavating the substrate through a gate electrode opening to form a groove is possible, and the gate metal is formed by depositing tungsten (W) in a lower layer and gold (Au) in an upper layer. Is also possible.
【００１７】[0017]
【発明の実施の形態】本発明の実施形態について説明す
る前に、本発明の特徴について説明しておく。本発明の
特徴は、絶縁膜開口プロセスで製造されるＴ字型短ゲー
ト長ＭＥＳＦＥＴにおいて、利得向上のためにゲート庇
下の絶縁膜を除去し空隙を形成する場合に、その上層に
第２の絶縁膜を形成しておきその開口部からその下の第
１の絶縁膜のゲート周辺部を除去するようにした点にあ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing embodiments of the present invention, features of the present invention will be described. A feature of the present invention is that, in a T-shaped short gate length MESFET manufactured by an insulating film opening process, when an insulating film below a gate eave is removed to form a void to improve a gain, a second layer is formed above the insulating film. The point is that an insulating film is formed, and the peripheral portion of the gate of the first insulating film below the opening is removed from the opening.
【００１８】本発明による半導体装置の製造工程の概要
を図２〜４を参照して説明する。The outline of the manufacturing process of the semiconductor device according to the present invention will be described with reference to FIGS.
【００１９】まず、第１の絶縁膜である酸化シリコン膜
２に酸化膜開口部３を設けてそこにゲート電極７を形成
し、さらにリフトオフによりオーミック電極１０を形成
後、第２の絶縁膜である窒化シリコン膜１１を成膜し、
ゲート電極７に近接する部分の窒化シリコン膜１１を開
口して窒化膜開口部１２を設け、窒化膜開口部１２を通
してエッチング液を浸透させて酸化シリコン膜２をエッ
チング除去する。この製法と構造によるとゲート電極上
部のゲート電極庇１８は窒化シリコン膜１１で支えられ
ているため、ゲート電極７に加わる外力による応力がゲ
ート電極下部に集中することはなく、ゲート剥がれを抑
制することができ、なおかつゲート電極庇１８の下方は
絶縁膜のない空洞１３になっているのでゲート容量低減
により高利得が得られるという効果がある。First, an oxide film opening 3 is provided in a silicon oxide film 2 serving as a first insulating film, a gate electrode 7 is formed therein, and an ohmic electrode 10 is formed by lift-off. A certain silicon nitride film 11 is formed,
A portion of the silicon nitride film 11 adjacent to the gate electrode 7 is opened to form a nitride film opening 12, and an etchant is permeated through the nitride film opening 12 to etch away the silicon oxide film 2. According to this manufacturing method and structure, the gate electrode eaves 18 above the gate electrode are supported by the silicon nitride film 11, so that the stress due to the external force applied to the gate electrode 7 does not concentrate on the lower part of the gate electrode and the gate peeling is suppressed. In addition, since the cavity 13 below the gate electrode eave 18 has no insulating film, there is an effect that a high gain can be obtained by reducing the gate capacitance.
【００２０】次に、本発明の第１の実施形態を図１〜４
を参照して説明する。図１は、第１の実施形態のＴ字型
短ゲート長ＭＥＳＦＥＴの平面図であり、図２〜４
（ｂ）は、Ｔ字型短ゲート長ＭＥＳＦＥＴの製造方法
を、図１の切断線Ａ−Ａ’に沿った断面図として製造工
程順に示すものである。又、図４（ｃ）は、図４（ｂ）
と同じ工程での図１の切断線Ｂ−Ｂ’に沿った断面図を
示すものである。Next, a first embodiment of the present invention will be described with reference to FIGS.
This will be described with reference to FIG. FIG. 1 is a plan view of a T-shaped short gate length MESFET of the first embodiment, and FIGS.
(B) shows a method of manufacturing the T-shaped short gate length MESFET as a cross-sectional view taken along a cutting line AA ′ in FIG. 1 in the order of manufacturing steps. FIG. 4 (c) is the same as FIG. 4 (b)
FIG. 2 is a cross-sectional view taken along a cutting line BB ′ of FIG. 1 in the same step as FIG.
【００２１】まず、表面にエピタキシャル成長により形
成した活性層を有する半導体基板、ここではＧａＡｓ基
板１を用いて、ＦＥＴ素子領域となる活性領域を残して
他の領域をイオン注入法等により絶縁化し、図１の破線
で示すように、ＧａＡｓ基板１を活性領域１５と絶縁化
領域１６とに区画する。First, a semiconductor substrate having an active layer formed by epitaxial growth on its surface, here a GaAs substrate 1, is used to insulate other regions by ion implantation or the like except for an active region which is to be an FET element region. As shown by the broken line 1, the GaAs substrate 1 is divided into an active region 15 and an insulating region 16.
【００２２】次に、図２（ａ）に示すように、ソース・
ドレインのオーミック電極を形成するキャップ層上面領
域１７のキャップ層のみを残して他はキャップ層を除去
したリセス構造を形成し、その後第１の絶縁膜ここでは
酸化シリコン膜２を成膜してゲート部分を通常のフォト
リソグラフィー，エッチング技術により開口し、酸化シ
リコン膜２に酸化膜開口部３を設ける。Next, as shown in FIG.
A cap structure is formed by removing the cap layer except for the cap layer in the cap layer upper surface region 17 for forming the ohmic electrode of the drain, and then forming the first insulating film, here, the silicon oxide film 2 and forming the gate. The portion is opened by ordinary photolithography and etching techniques, and an oxide film opening 3 is provided in the silicon oxide film 2.
【００２３】次に、図２（ｂ）に示すように、酸化膜開
口部３に露出するＧａＡｓ基板１の結晶を、スレショル
ド電圧や最大ドレイン電流などの所望の特性を得るため
に必要なエッチング量に応じてエッチングして溝４を形
成した後、ゲート金属、ここではショットキー金属のタ
ングステン（Ｗ）５と低抵抗金属の金（Ａｕ）６をスパ
ッタ法などの方法により成膜すると、溝４の底面にはシ
ョットキー界面領域１９が形成される。Next, as shown in FIG. 2B, the crystal of the GaAs substrate 1 exposed in the oxide film opening 3 is etched to obtain desired characteristics such as threshold voltage and maximum drain current. After the trench 4 is formed by etching according to the above, a gate metal, here, tungsten (W) 5 of a Schottky metal and gold (Au) 6 of a low-resistance metal are formed by a method such as a sputtering method. A Schottky interface region 19 is formed on the bottom surface of the substrate.
【００２４】次に、図２（ｃ）に示すように、通常のフ
ォトリソグラフィー，エッチング技術により、所望のゲ
ート電極領域にのみ金とタングステンを残し、ゲート電
極７を形成する。Next, as shown in FIG. 2C, a gate electrode 7 is formed by a usual photolithography and etching technique, leaving gold and tungsten only in a desired gate electrode region.
【００２５】以上のようにしてゲート電極７を形成した
後、図３（ａ）に示すように，オーミック電極となる部
分の酸化シリコン膜２をフォトレジスト８をマスクとし
てオーバーエッチング気味にエッチングし除去し、フォ
トレジスト８を残したままオーミック金属、ここでは金
ゲルマニウムニッケル（ＡｕＧｅＮｉ）合金９を蒸着法
などにより成膜する。After the gate electrode 7 is formed as described above, as shown in FIG. 3A, the portion of the silicon oxide film 2 which will become an ohmic electrode is slightly removed by etching using the photoresist 8 as a mask. Then, an ohmic metal, here, a gold germanium nickel (AuGeNi) alloy 9 is formed by a vapor deposition method while the photoresist 8 is left.
【００２６】その後、図３（ｂ）に示すように、リフト
オフにより、ソース・ドレイン電極となるオーミック電
極１０を形成し、更に、それを覆うように第２の絶縁
膜、ここでは窒化シリコン膜１１を成膜する。ここで第
１と第２の絶縁膜は後のエッチング工程において十分な
選択性を有するように選択する。Thereafter, as shown in FIG. 3B, an ohmic electrode 10 serving as a source / drain electrode is formed by lift-off, and a second insulating film, here, a silicon nitride film 11 is formed so as to cover the ohmic electrode 10. Is formed. Here, the first and second insulating films are selected so as to have sufficient selectivity in a later etching step.
【００２７】次に，図３（ｃ）に示すように，ゲート電
極７周辺の領域の酸化シリコン膜１１をエッチング除去
するために、ゲート電極７近傍の窒化シリコン膜１１の
一部を通常のフォトリソグラフィー、エッチング技術に
より除去して、窒化シリコン膜１１に窒化膜開口部１２
を設ける。ここで、窒化膜開口部１２の様子を図１の平
面図に示す。Next, as shown in FIG. 3C, in order to etch away the silicon oxide film 11 in the region around the gate electrode 7, a part of the silicon nitride film 11 near the gate electrode 7 is subjected to ordinary photolithography. The silicon nitride film 11 is removed by lithography and etching techniques to form a nitride film opening 12.
Is provided. Here, the state of the nitride film opening 12 is shown in the plan view of FIG.
【００２８】この窒化膜開口部１２から窒化シリコン膜
をマスクにして、図４（ａ）に示すように、酸化シリコ
ン膜２をエッチング除去し、ゲート電極７周辺に空洞１
３を形成する。ここでエッチングはゲート側面まで達す
るように等方性のウェットエッチング、あるいは気相エ
ッチングを用いている。Using the silicon nitride film as a mask, the silicon oxide film 2 is removed by etching from the nitride film opening 12 as shown in FIG.
Form 3 Here, isotropic wet etching or vapor phase etching is used to reach the side surface of the gate.
【００２９】最後に、必要に応じて、図４（ｂ）に示す
ように、酸化シリコン膜２をエッチング除去した部分の
リセス内の結晶表面を保護するためにパシベーション膜
として、ここでは酸化シリコン膜１４を成膜する。Finally, if necessary, as shown in FIG. 4B, as a passivation film for protecting the crystal surface in the recess at the portion where the silicon oxide film 2 is removed by etching, here a silicon oxide film is used. 14 is formed.
【００３０】図４（ｃ）には、図１の平面図に示す、窒
化膜開口部１２のない窒化シリコン膜を横断する切断線
Ｂ−Ｂ’に沿った断面図を示す。ここで、窒化シリコン
膜１１には部分的に窒化膜開口部１２が設けられている
構造なので、窒化シリコン膜１１はゲート電極７とオー
ミック電極１０とを互いに連結するように形成されてい
る。ゲート電極庇１８の下部の酸化シリコン膜２は窒化
膜開口部１２からのサイドエッチングにより除去されて
空洞１３を形成し、空洞１３にはパッシベーション膜で
ある酸化シリコン膜１４が入り込んで成膜されている。FIG. 4C is a cross-sectional view taken along a cutting line BB 'crossing the silicon nitride film without the nitride film opening 12 shown in the plan view of FIG. Here, since the silicon nitride film 11 has a structure in which the nitride film opening 12 is partially provided, the silicon nitride film 11 is formed so as to connect the gate electrode 7 and the ohmic electrode 10 to each other. The silicon oxide film 2 under the gate electrode eaves 18 is removed by side etching from the nitride film opening 12 to form a cavity 13, and a silicon oxide film 14 serving as a passivation film is formed in the cavity 13. I have.
【００３１】このようにして製造したＭＥＳＦＥＴの平
面図が図１である。ここで、一点鎖線で囲まれた領域が
空洞１３で、窒化膜開口部１２を通しての酸化シリコン
膜２の除去により形成される。FIG. 1 is a plan view of the MESFET thus manufactured. Here, a region surrounded by a chain line is a cavity 13, which is formed by removing the silicon oxide film 2 through the nitride film opening 12.
【００３２】以上の様な製造方法により形成されたＭＥ
ＳＦＥＴは、ゲート電極の上部とその両側にあるオーミ
ック電極の上部を、中空に形成された窒化シリコン膜で
機械的・物理的に連結され、ゲート電極に外力が加わっ
た場合、外力に起因する応力はゲート底部のショットキ
界面だけに集中するのではなく、窒化シリコン膜にも加
わる。ＭＥＳＦＥＴでは高性能化のためにゲート長を短
くする傾向があり、ゲート長が０．３ｕｍよりも小さい
場合には、製造過程においてゲート金属がショットキ界
面、あるいはショットキ界面直上のゲート金属が側壁形
状をなしている部分から剥がれるという問題があった
が、本発明によるＭＥＳＦＥＴでは外力による応力が分
散されるためゲート金属の剥がれを防ぐという効果があ
る。The ME formed by the above manufacturing method
In an SFET, the upper portion of the gate electrode and the upper portions of the ohmic electrodes on both sides thereof are mechanically and physically connected by a silicon nitride film formed in a hollow, and when an external force is applied to the gate electrode, a stress caused by the external force is generated. Does not concentrate only on the Schottky interface at the bottom of the gate, but also on the silicon nitride film. In MESFETs, the gate length tends to be shortened for higher performance. If the gate length is smaller than 0.3 μm, the gate metal forms a Schottky interface or the gate metal immediately above the Schottky interface forms a side wall shape in the manufacturing process. Although there was a problem that the MESFET was peeled off from the portion of the MESFET, the MESFET according to the present invention has an effect of preventing the peeling of the gate metal because the stress due to the external force is dispersed.
【００３３】次に、本発明の第２の実施形態を図５、６
を参照して説明する。図５は、第１の実施形態とは異な
る絶縁膜開口プロセスを用いて製造されたＴ字型短ゲー
ト長ＭＥＳＦＥＴの様子を示すための平面図であり、図
６は、図５の切断線Ｃ−Ｃ’に沿った断面図である。Next, a second embodiment of the present invention will be described with reference to FIGS.
This will be described with reference to FIG. FIG. 5 is a plan view showing a state of a T-shaped short gate length MESFET manufactured by using an insulating film opening process different from that of the first embodiment, and FIG. It is sectional drawing which followed -C '.
【００３４】まず、第１の実施形態と同様に第２の絶縁
膜である窒化シリコン膜２１を成膜したあと、図５に示
すように、ゲート電極とオーミック電極１０の上部とそ
れぞれの領域をつなぐ部分を除いて通常のフォトリソグ
ラフィー，エッチング技術により窒化シリコン膜２１を
除去し、窒化シリコン膜２１に窒化膜開口部２２を設け
る。その後、第１の絶縁膜である酸化シリコン膜を窒化
膜開口部２２を通してオーバーエッチングすると、ゲー
ト電極の周辺には空洞２３ができる。空洞２３に露出す
るＧａＡｓ基板及びゲート電極を保護するためにパッシ
ベーション膜である酸化シリコン膜２４を形成する。First, a silicon nitride film 21 as a second insulating film is formed in the same manner as in the first embodiment, and then, as shown in FIG. The silicon nitride film 21 is removed by ordinary photolithography and etching techniques except for the connecting portion, and a nitride film opening 22 is provided in the silicon nitride film 21. Thereafter, when the silicon oxide film as the first insulating film is over-etched through the nitride film opening 22, a cavity 23 is formed around the gate electrode. A silicon oxide film 24, which is a passivation film, is formed to protect the GaAs substrate and the gate electrode exposed in the cavity 23.
【００３５】本実施形態では、ゲート電極とオーミック
電極の間には窒化シリコン膜の開口部は存在せず、ゲー
ト電極及びオーミック電極から構成されるＦＥＴの周辺
の領域でのみ窒化シリコン膜を除去している。In this embodiment, there is no opening in the silicon nitride film between the gate electrode and the ohmic electrode, and the silicon nitride film is removed only in the region around the FET composed of the gate electrode and the ohmic electrode. ing.
【００３６】図６は、第１の実施形態の図３（ｂ）に相
当する断面図であり、ゲート電極とオーミック電極間は
窒化膜開口部２２がなく、ゲート電極とオーミック電極
間はすべての領域にわたって窒化シリコン膜２１で物理
的に連結された構造となっている。FIG. 6 is a cross-sectional view corresponding to FIG. 3B of the first embodiment, in which there is no nitride film opening 22 between the gate electrode and the ohmic electrode, and there is no gap between the gate electrode and the ohmic electrode. The structure is such that the regions are physically connected by the silicon nitride film 21.
【００３７】本実施形態の場合、第１の絶縁膜である酸
化シリコン膜をエッチング除去するには多大なサイドエ
ッチングを施す必要があるが、ゲート幅であるゲート電
極の長さに応じて、第１の絶縁膜と第２の絶縁膜のエッ
チング選択比と第１の絶縁膜の膜厚を最適化する事によ
り、形成が可能である。In the case of this embodiment, it is necessary to perform a large amount of side etching in order to remove the silicon oxide film as the first insulating film by etching. Formation is possible by optimizing the etching selectivity of the first insulating film and the second insulating film and the thickness of the first insulating film.
【００３８】又、本実施形態ではゲート電極とオーミッ
ク電極との間には第２の絶縁膜の開口部がないため、第
１の実施形態に比べてより機械的強度が上がるという利
点がある。またＦＥＴ以外の領域では上述した従来例と
同様の構造であり、本発明の適用に際して、ＦＥＴ以外
のキャパシタなどの構造を変更する必要がないという利
点もある。Further, in this embodiment, since there is no opening of the second insulating film between the gate electrode and the ohmic electrode, there is an advantage that the mechanical strength is increased as compared with the first embodiment. Further, the region other than the FET has the same structure as the above-described conventional example, and there is an advantage that it is not necessary to change the structure of the capacitor other than the FET when applying the present invention.
【００３９】[0039]
【発明の効果】上述のように、本発明の製造方法により
形成されたＭＥＳＦＥＴは、ゲート電極の上部とその両
側にあるオーミック電極の上部を、一部に開口部が設け
られた窒化シリコン膜で機械的に連結される構造となる
ので、ゲート電極に外力が加わった場合、外力に起因す
る応力はゲート底部のショットキ界面だけに集中するの
ではなく、窒化シリコン膜にも分散され、ゲート金属の
剥がれを防ぐという効果がある。As described above, in the MESFET formed by the manufacturing method of the present invention, the upper portion of the gate electrode and the upper portions of the ohmic electrodes on both sides of the gate electrode are formed of a silicon nitride film partially provided with an opening. Since the structure is mechanically connected, when an external force is applied to the gate electrode, the stress due to the external force is not only concentrated at the Schottky interface at the bottom of the gate, but also dispersed in the silicon nitride film, and the gate metal This has the effect of preventing peeling.
【図１】本発明の第１の実施形態の半導体装置の平面図
である。FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態の半導体装置の製造方
法を工程順に示す断面図である。FIG. 2 is a cross-sectional view illustrating a method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
【図３】図２に続く製造方法を工程順に示す断面図であ
る。FIG. 3 is a cross-sectional view showing a manufacturing method following FIG. 2 in the order of steps;
【図４】図３に続く製造方法を工程順に示す断面図であ
る。FIG. 4 is a cross-sectional view showing a manufacturing method following FIG. 3 in the order of steps;
【図５】本発明の第２の実施形態の半導体装置の平面図
である。FIG. 5 is a plan view of a semiconductor device according to a second embodiment of the present invention.
【図６】本発明の第２の実施形態の半導体装置の断面図
である。FIG. 6 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図７】従来の半導体装置の平面図である。FIG. 7 is a plan view of a conventional semiconductor device.
【図８】従来の半導体装置の製造方法を工程順に示す断
面図である。FIG. 8 is a cross-sectional view showing a conventional method of manufacturing a semiconductor device in the order of steps.
【図９】図８に続く製造方法を工程順に示す断面図であ
る。FIG. 9 is a cross-sectional view showing a manufacturing method following FIG. 8 in the order of steps;
１、３１ ＧａＡｓ基板 ２、１４、２４、３２、４４ 酸化シリコン膜 ３、３３ 酸化膜開口部 ４、３４ 溝 ５、３５ タングステン ６、３６ 金 ７、３７ ゲート電極 ８、３８ フォトレジスト ９、３９ ＡｕＧｅＮｉ合金 １０、４０ オーミック電極 １１、２１、４１ 窒化シリコン膜 １２、２２ 窒化膜開口部 １３、２３ 空洞 １５、４５ 活性領域 １６、４６ 絶縁化領域 １７、４７ キャップ層上面領域 １８、４８ ゲート電極庇 １９、４９ ショットキー界面領域 1, 31 GaAs substrate 2, 14, 24, 32, 44 silicon oxide film 3, 33 oxide film opening 4, 34 groove 5, 35 tungsten 6, 36 gold 7, 37 gate electrode 8, 38 photoresist 9, 39 AuGeNi Alloy 10, 40 Ohmic electrode 11, 21, 41 Silicon nitride film 12, 22 Nitride film opening 13, 23 Cavity 15, 45 Active region 16, 46 Insulated region 17, 47 Cap layer upper surface region 18, 48 Gate electrode eave 19 , 49 Schottky interface area
Claims (12)
前記リセス領域を足場として形成されたＴ字ゲート電極
と、前記リセス領域の両側の基板上に形成されたソース
・ドレイン電極と、前記ソース・ドレイン電極及び前記
リセス領域を包括する領域以外の前記基板上に形成され
た第１絶縁膜と、前記基板上に堆積し、少なくとも前記
Ｔ字ゲート電極、前記ソース・ドレイン電極及び前記第
１絶縁膜の上を覆う第２絶縁膜と、前記第２絶縁膜を含
む前記基板を覆う第３絶縁膜と、からなるリセスゲート
構造トランジスタを含む半導体装置であって、前記第２
絶縁膜は前記Ｔ字ゲート電極及び前記ソース・ドレイン
電極を除く一部の領域において開口部を有し、かつ、前
記Ｔ字ゲート電極と前記ソース・ドレイン電極との間に
空洞を有することを特徴とする半導体装置。A substrate having at least a recess region;
A T-shaped gate electrode formed using the recess region as a scaffold, source / drain electrodes formed on the substrate on both sides of the recess region, and the substrate other than a region including the source / drain electrode and the recess region A first insulating film formed thereon, a second insulating film deposited on the substrate and covering at least the T-shaped gate electrode, the source / drain electrodes, and the first insulating film; And a third insulating film covering the substrate including a film.
The insulating film has an opening in a part of region except for the T-shaped gate electrode and the source / drain electrode, and has a cavity between the T-shaped gate electrode and the source / drain electrode. Semiconductor device.
記ソース・ドレイン電極との間に位置する請求項１記載
の半導体装置。2. The semiconductor device according to claim 1, wherein the opening is located between the T-shaped gate electrode and the source / drain electrodes.
前記ソース・ドレイン電極で構成するトランジスタ領域
の周囲を包囲する請求項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the opening surrounds a periphery of a transistor region formed by the T-shaped gate electrode and the source / drain electrodes.
２絶縁膜は窒化膜である請求項１又は２記載の半導体装
置。4. The semiconductor device according to claim 1, wherein said first insulating film is an oxide film, and said second insulating film is a nitride film.
中央に掘削された溝の底面を足場として形成される請求
項１、２、３又は４記載の半導体装置。5. The semiconductor device according to claim 1, wherein the T-shaped gate electrode is formed using a bottom surface of a trench excavated at the center of the recess region as a scaffold.
テン（Ｗ）、上層が金（Ａｕ）の２層構造である請求項
１、２、３、４又は５記載の半導体装置。6. The semiconductor device according to claim 1, wherein said T-shaped gate electrode has a two-layer structure of tungsten (W) in a lower layer and gold (Au) in an upper layer.
記リセス領域を含む前記基板上に第１絶縁膜を堆積し、
前記リセス領域上の前記第１絶縁膜の所定領域を除去し
てゲート電極開口部を形成し、前記ゲート電極開口部を
含む前記基板を覆うゲート金属を堆積し、前記ゲート金
属をパターニングして前記リセス領域上にＴ字ゲート電
極を形成し、前記Ｔ字ゲート電極を含む前記第１絶縁膜
上にマスク材を塗布した後、前記リセス領域の両側の基
板上の前記マスク材を除去して前記マスク材にマスク材
開口部を形成し、前記マスク材をマスクとして前記第１
絶縁膜をエッチング除去して前記マスク材開口部から後
退したソース・ドレイン電極開口部を形成し、前記ソー
ス・ドレイン電極開口部及び前記マスク材開口部を含む
前記基板上にソース・ドレイン金属を堆積し、前記マス
ク材を除去して前記ソース・ドレイン金属を前記ソース
・ドレイン電極開口部の内側の前記基板上にのみ残存さ
せてソース・ドレイン電極を形成し、前記ソース・ドレ
イン電極、前記第１絶縁膜及び前記Ｔ字ゲート電極を含
む前記基板を覆う第２絶縁膜を堆積する半導体装置の製
造方法であって、前記第２絶縁膜の堆積後、前記第２絶
縁膜のうち前記ソース・ドレイン電極及び前記Ｔ字ゲー
ト電極を除く領域の一部を除去してエッチング用窓を形
成し、前記エッチング用窓を通して少なくとも前記ソー
ス・ドレイン電極と前記Ｔ字ゲート電極との間の前記第
１絶縁膜を除去して前記ソース・ドレイン電極と前記Ｔ
字ゲート電極との間に空洞を形成することを特徴とする
半導体装置の製造方法。7. A method according to claim 1, wherein a recess region is selectively formed in the substrate, and a first insulating film is deposited on the substrate including the recess region.
Removing a predetermined region of the first insulating film on the recess region to form a gate electrode opening, depositing a gate metal covering the substrate including the gate electrode opening, patterning the gate metal, Forming a T-shaped gate electrode on the recessed region, applying a mask material on the first insulating film including the T-shaped gate electrode, removing the mask material on the substrate on both sides of the recessed region, A mask material opening is formed in the mask material, and the first material is formed using the mask material as a mask.
An insulating film is removed by etching to form a source / drain electrode opening receding from the mask material opening, and a source / drain metal is deposited on the substrate including the source / drain electrode opening and the mask material opening. Removing the mask material and leaving the source / drain metal only on the substrate inside the source / drain electrode opening to form a source / drain electrode; A method for manufacturing a semiconductor device, comprising: depositing a second insulating film covering an insulating film and a substrate including the T-shaped gate electrode, wherein the source / drain of the second insulating film is deposited after the second insulating film is deposited. An etching window is formed by removing a portion of the region excluding the electrode and the T-shaped gate electrode, and at least the source / drain electrode is passed through the etching window. Wherein said source and drain electrode by removing the first insulating film between the T-shaped gate electrode T
A method of manufacturing a semiconductor device, wherein a cavity is formed between the semiconductor device and a U-shaped gate electrode.
電極と前記ソース・ドレイン電極との間に位置する請求
項７記載の半導体装置の製造方法。8. The method according to claim 7, wherein the etching window is located between the T-shaped gate electrode and the source / drain electrodes.
電極及び前記ソース・ドレイン電極で構成するトランジ
スタ領域の周囲を包囲する請求項７記載の半導体装置の
製造方法。9. The method of manufacturing a semiconductor device according to claim 7, wherein said etching window surrounds a periphery of a transistor region formed by said T-shaped gate electrode and said source / drain electrodes.
第２絶縁膜は窒化膜である請求項７、８又は９記載の半
導体装置の製造方法。10. The method according to claim 7, wherein the first insulating film is an oxide film, and the second insulating film is a nitride film.
所定領域を除去してゲート電極開口部を形成する工程
と、前記ゲート電極開口部を含む前記基板を覆うゲート
金属を堆積する工程との間に、前記ゲート電極開口部を
通して前記基板を掘削して溝を形成する工程を挟む請求
項７、８、９又は１０記載の半導体装置の製造方法。11. A step of forming a gate electrode opening by removing a predetermined area of the first insulating film on the recess area, and depositing a gate metal covering the substrate including the gate electrode opening. 11. The method of manufacturing a semiconductor device according to claim 7, further comprising a step of excavating the substrate through the gate electrode opening to form a groove.
ン（Ｗ）、上層に金（Ａｕ）を堆積させることにより形
成される請求項７、８、９、１０又は１１記載の半導体
装置の製造方法。12. The method according to claim 7, wherein the gate metal is formed by depositing tungsten (W) in a lower layer and gold (Au) in an upper layer.
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