JP3311224B2 - 表示素子用反転信号生成回路とそれを用いた表示装置 - Google Patents
表示素子用反転信号生成回路とそれを用いた表示装置Info
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- JP3311224B2 JP3311224B2 JP34623895A JP34623895A JP3311224B2 JP 3311224 B2 JP3311224 B2 JP 3311224B2 JP 34623895 A JP34623895 A JP 34623895A JP 34623895 A JP34623895 A JP 34623895A JP 3311224 B2 JP3311224 B2 JP 3311224B2
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Description
【0001】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ビデオカメラレコーダ、デジタルカメラ、TV
受像機、ビデオプロジェクタ等のディスプレイとして用
いられる表示装置および表示素子用の回路に関する。
ュータ、ビデオカメラレコーダ、デジタルカメラ、TV
受像機、ビデオプロジェクタ等のディスプレイとして用
いられる表示装置および表示素子用の回路に関する。
【0002】
【従来の技術】表示装置には、いろいろなタイプのもの
がある。例えばそれはプラズマディスプレイ、エレクト
ロクローミーディスプレイ、液晶ディスプレイ、DMD
等の表示素子を用いたものが知られている。
がある。例えばそれはプラズマディスプレイ、エレクト
ロクローミーディスプレイ、液晶ディスプレイ、DMD
等の表示素子を用いたものが知られている。
【0003】以下、その中でも液晶ディスプレイを例に
挙げて説明する。
挙げて説明する。
【0004】従来のカラー液晶表示装置として図17に
示す構成のものが知られている。同図において、10は
表示画素部、20は表示画素部の垂直走査回路、30は
入力画像信号のサンプリング回路、40はサンプリング
回路のための水平走査回路、100は画像信号を一時的
に蓄積するラインメモリ、110はラインメモリからの
信号を電流増幅するアナログバッファである。
示す構成のものが知られている。同図において、10は
表示画素部、20は表示画素部の垂直走査回路、30は
入力画像信号のサンプリング回路、40はサンプリング
回路のための水平走査回路、100は画像信号を一時的
に蓄積するラインメモリ、110はラインメモリからの
信号を電流増幅するアナログバッファである。
【0005】表示画素部10の表示画素は、図18に示
すように、スイッチングトランジスタ11、液晶12お
よび画素容量13からなり、スイッチングトランジスタ
11のゲートはゲート線14により垂直走査回路20に
接続され、スイッチングトランジスタ11の入力端子は
垂直方向データ線15によりサンプリング回路30に接
続されている。画素容量13の他端は、共通電極線17
に接続されており、共通電極電圧V COM が印加される。
すように、スイッチングトランジスタ11、液晶12お
よび画素容量13からなり、スイッチングトランジスタ
11のゲートはゲート線14により垂直走査回路20に
接続され、スイッチングトランジスタ11の入力端子は
垂直方向データ線15によりサンプリング回路30に接
続されている。画素容量13の他端は、共通電極線17
に接続されており、共通電極電圧V COM が印加される。
【0006】サンプリング回路30の入力には、信号処
理回路50からのカラー信号(赤、青、緑)が供給され
る。信号処理回路50では、印加電圧と透過率との関係
(液晶特性)を考慮した補正処理(ガンマ処理)や、液
晶の長寿命化のための反転信号処理などがなされる。6
0は表示装置のタイミング駆動のための制御回路であ
る。
理回路50からのカラー信号(赤、青、緑)が供給され
る。信号処理回路50では、印加電圧と透過率との関係
(液晶特性)を考慮した補正処理(ガンマ処理)や、液
晶の長寿命化のための反転信号処理などがなされる。6
0は表示装置のタイミング駆動のための制御回路であ
る。
【0007】図19は、図17の信号処理回路50内に
従来設けられていた反転信号生成回路の構成を示す。ま
た、図20は図19の反転信号生成回路の出力波形図で
ある。次に、図18〜図20を参照しながら図17の表
示装置における信号反転処理を説明する。図19におい
て、通常、映像信号U1 の振幅は約1Vであり、この信
号は液晶を駆動するために図20に示すような振幅(V
H −VL )が約10Vの反転信号U4 に変換される。図
18において、液晶12の共通電極16(VLC)と付加
容量13の共通電極17(VCOM )は接続され、その共
通電極電位VLCCOM は反転信号U4 のほぼ中間電位であ
る。図19の反転信号生成回路においては、入力映像信
号U1 をアンプ51で振幅がそれぞれ約5Vの正極性信
号U2 と逆極性信号U3 に増幅し、レベルシフト回路5
2,53を経て、その出力信号を制御パルスで交互に切
換えることにより、反転信号U4 を生成している。
従来設けられていた反転信号生成回路の構成を示す。ま
た、図20は図19の反転信号生成回路の出力波形図で
ある。次に、図18〜図20を参照しながら図17の表
示装置における信号反転処理を説明する。図19におい
て、通常、映像信号U1 の振幅は約1Vであり、この信
号は液晶を駆動するために図20に示すような振幅(V
H −VL )が約10Vの反転信号U4 に変換される。図
18において、液晶12の共通電極16(VLC)と付加
容量13の共通電極17(VCOM )は接続され、その共
通電極電位VLCCOM は反転信号U4 のほぼ中間電位であ
る。図19の反転信号生成回路においては、入力映像信
号U1 をアンプ51で振幅がそれぞれ約5Vの正極性信
号U2 と逆極性信号U3 に増幅し、レベルシフト回路5
2,53を経て、その出力信号を制御パルスで交互に切
換えることにより、反転信号U4 を生成している。
【0008】なお、各画素に色フィルタR、G、Bを設
けた表示装置が知られている。この表示装置をノンイン
タレース駆動するには、2つの方法がある。その1つは
表示画素部10の2つの画素行に信号を書き込むために
入力映像信号Sを2倍の周波数信号として駆動する倍速
駆動法であり、もう1つは、表示画素部への信号入力を
2系統設ける、2系統入力法である。
けた表示装置が知られている。この表示装置をノンイン
タレース駆動するには、2つの方法がある。その1つは
表示画素部10の2つの画素行に信号を書き込むために
入力映像信号Sを2倍の周波数信号として駆動する倍速
駆動法であり、もう1つは、表示画素部への信号入力を
2系統設ける、2系統入力法である。
【0009】
【発明が解決しようとする課題】ところで、上述の反転
信号生成方法では信号電圧が十数V必要となる。通常の
ICは、電源電圧が5Vである。そして、技術動向とし
ては、より低電圧化され、例えば3.3Vで駆動される
傾向がみられる。しかし、現状の表示装置では高電圧か
つ高周波の信号で高負荷容量の液晶を駆動するため、駆
動用のICはPN接合面積の大きな高耐圧ICで作製さ
れ、ICチップサイズが大きくなり、高コスト、高消費
電力となる。これは、倍速駆動や、端子数の多い高画素
数表示装置には容易に適用し難い。
信号生成方法では信号電圧が十数V必要となる。通常の
ICは、電源電圧が5Vである。そして、技術動向とし
ては、より低電圧化され、例えば3.3Vで駆動される
傾向がみられる。しかし、現状の表示装置では高電圧か
つ高周波の信号で高負荷容量の液晶を駆動するため、駆
動用のICはPN接合面積の大きな高耐圧ICで作製さ
れ、ICチップサイズが大きくなり、高コスト、高消費
電力となる。これは、倍速駆動や、端子数の多い高画素
数表示装置には容易に適用し難い。
【0010】さらに、前記2系統入力法の場合、2系統
間の信号レベル差が、縦スジあるいは横スジのノイズ
や、ラインフリッカを引き起こす。つまり、この方法で
は、2系統入力で2つの画素行に信号を書き込むが、2
つの画素行間のレベル差が、反転信号の周期に応じて画
素劣化を引き起こす。各画素行毎の極性反転では各画素
行毎に明るさが異なり縦スジか横スジのノイズになる。
間の信号レベル差が、縦スジあるいは横スジのノイズ
や、ラインフリッカを引き起こす。つまり、この方法で
は、2系統入力で2つの画素行に信号を書き込むが、2
つの画素行間のレベル差が、反転信号の周期に応じて画
素劣化を引き起こす。各画素行毎の極性反転では各画素
行毎に明るさが異なり縦スジか横スジのノイズになる。
【0011】特に、色画素がデルタ配置である場合に
は、水平方向に隣接する画素間のレベル差が、人間の目
には、縦スジとして見える。2つの画素行毎に信号極性
を反転させると、今度は2行毎のレベル差が顕著である
が、この場合は、特にラインフリッカが目立つ。これは
入力映像の垂直方向の動きと非常に関連するが、その動
きがフィールド周期に近づくと顕著である。本発明者の
実験では、レベル差が数十mVから上記の画素劣化が始
まることが判明している。
は、水平方向に隣接する画素間のレベル差が、人間の目
には、縦スジとして見える。2つの画素行毎に信号極性
を反転させると、今度は2行毎のレベル差が顕著である
が、この場合は、特にラインフリッカが目立つ。これは
入力映像の垂直方向の動きと非常に関連するが、その動
きがフィールド周期に近づくと顕著である。本発明者の
実験では、レベル差が数十mVから上記の画素劣化が始
まることが判明している。
【0012】信号振幅が十数Vに対し、数十mV以下の
信号レベルを調整することは非常に困難である。また、
使用温度条件、経時変化を考えると、従来は、こういう
ノイズは、解消できないものと考えられていた。
信号レベルを調整することは非常に困難である。また、
使用温度条件、経時変化を考えると、従来は、こういう
ノイズは、解消できないものと考えられていた。
【0013】本発明は、回路構造を改良することで、上
述した技術課題を解決できる反転信号生成回路と、それ
を用いた表示装置を提供することを第1の目的とする。
述した技術課題を解決できる反転信号生成回路と、それ
を用いた表示装置を提供することを第1の目的とする。
【0014】本発明の第2の目的は、反転信号を低電圧
で生成できる反転信号生成回路と、それを用いた表示装
置を提供することにある。
で生成できる反転信号生成回路と、それを用いた表示装
置を提供することにある。
【0015】本発明の第3の目的は、表示装置に用いら
れることで表示画像の質を向上させられる反転信号生成
回路とそれを用いた表示装置を提供することにある。
れることで表示画像の質を向上させられる反転信号生成
回路とそれを用いた表示装置を提供することにある。
【0016】本発明の第4の目的は、表示素子と共通の
基板上に作製して装置の小型化と周辺回路の低コスト化
に適した反転信号生成回路とそれを用いた表示装置を提
供することにある。
基板上に作製して装置の小型化と周辺回路の低コスト化
に適した反転信号生成回路とそれを用いた表示装置を提
供することにある。
【0017】
【課題を解決するための手段】上述した本発明の目的
は、図3を参照しながら説明すると、第1の端子aと第
2の端子bとを有し、該第1の端子に情報信号を入力さ
れる容量手段Cnと、該容量手段の該第2の端子を第1
の基準電位源に接続する第1スイッチ手段Tr5と、該
第1の端子を第2の基準電位源VHに接続する第2スイ
ッチ手段Tr2と、該第2の端子を該第1の基準電位源
に接続した状態で該第1の端子から信号を読み出す第1
の信号読出手段TrAと、該第1の端子を該第2の基準
電位源に接続した状態で該第2の端子から信号を読み出
す第2の信号読出手段TrBと、第1の信号読出手段T
rAまたは第2の信号読出手段TrBで読み出された信号
を出力するためのバッファ手段110と、該第1および
第2の信号読出手段からの信号の読み出し直前に該バッ
ファ手段の入力端子を第3の基準電位VLCにリセットす
るリセット手段Tr3とを有する表示素子駆動用の信号
生成回路であって、前記第1および第2の基準電位源は
互いに独立してそれぞれ第1および第2の基準電位を設
定されること、前記リセット手段によるリセットを、表
示素子における信号書き込みの際、前記第1および第2
の信号読出手段で読み出された信号が書き込まれる前に
前記バッファ手段のリセット時の出力が書き込まれるよ
うに行うこと、および該第1の信号読出手段による前記
第1の端子からの信号の読み出し終了後に、前記第1ス
イッチ手段により前記第2の端子をフローティングの状
態とし、前記第2スイッチ手段により該第1の端子を前
記第2の基準電位にクランプして該第2の端子からの信
号を前記第2の信号読出手段で読み出すことにより、所
定の一垂直走査期間内の信号を前の一垂直走査期間内の
信号の極性と反対極性に設定することを特徴とする表示
素子駆動用の信号生成回路により達成できる。なお、従
来例の1つに、メモリ後段のバッファ回路のオフセット
電圧を低減する方法が特開平4−371997号公報に
述べられている。しかし、これはバッファ回路のオフセ
ット電圧を低減するためにメモリ手段の他端子の電圧を
変化させてはいるが、メモリへの入力信号の振幅を低下
させるためではない。
は、図3を参照しながら説明すると、第1の端子aと第
2の端子bとを有し、該第1の端子に情報信号を入力さ
れる容量手段Cnと、該容量手段の該第2の端子を第1
の基準電位源に接続する第1スイッチ手段Tr5と、該
第1の端子を第2の基準電位源VHに接続する第2スイ
ッチ手段Tr2と、該第2の端子を該第1の基準電位源
に接続した状態で該第1の端子から信号を読み出す第1
の信号読出手段TrAと、該第1の端子を該第2の基準
電位源に接続した状態で該第2の端子から信号を読み出
す第2の信号読出手段TrBと、第1の信号読出手段T
rAまたは第2の信号読出手段TrBで読み出された信号
を出力するためのバッファ手段110と、該第1および
第2の信号読出手段からの信号の読み出し直前に該バッ
ファ手段の入力端子を第3の基準電位VLCにリセットす
るリセット手段Tr3とを有する表示素子駆動用の信号
生成回路であって、前記第1および第2の基準電位源は
互いに独立してそれぞれ第1および第2の基準電位を設
定されること、前記リセット手段によるリセットを、表
示素子における信号書き込みの際、前記第1および第2
の信号読出手段で読み出された信号が書き込まれる前に
前記バッファ手段のリセット時の出力が書き込まれるよ
うに行うこと、および該第1の信号読出手段による前記
第1の端子からの信号の読み出し終了後に、前記第1ス
イッチ手段により前記第2の端子をフローティングの状
態とし、前記第2スイッチ手段により該第1の端子を前
記第2の基準電位にクランプして該第2の端子からの信
号を前記第2の信号読出手段で読み出すことにより、所
定の一垂直走査期間内の信号を前の一垂直走査期間内の
信号の極性と反対極性に設定することを特徴とする表示
素子駆動用の信号生成回路により達成できる。なお、従
来例の1つに、メモリ後段のバッファ回路のオフセット
電圧を低減する方法が特開平4−371997号公報に
述べられている。しかし、これはバッファ回路のオフセ
ット電圧を低減するためにメモリ手段の他端子の電圧を
変化させてはいるが、メモリへの入力信号の振幅を低下
させるためではない。
【0018】
【発明の実施の形態】図1は、本発明の好適な実施形態
による反転信号生成回路100を示している。反転信号
生成回路100は、容量手段Capと、容量Capの第
1端子tm1を第1基準電位源Vrf1に接続する第1
スイッチSW1と、第2端子tm2を第2基準電位源V
rf2に接続する第2スイッチSW2とを有している。
による反転信号生成回路100を示している。反転信号
生成回路100は、容量手段Capと、容量Capの第
1端子tm1を第1基準電位源Vrf1に接続する第1
スイッチSW1と、第2端子tm2を第2基準電位源V
rf2に接続する第2スイッチSW2とを有している。
【0019】さらに、回路100は第1読出手段RO1
と第2読出手段RO2を有している。第1読出手段RO
1は、第1スイッチSW1がオフの時に端子tm1から
容量Capに保持された信号を読み出す。第2読出手段
RO2は、容量Capに保持された信号を端子tm2 か
ら読み出すことができる。第1スイッチSW1は、端子
tm2からの読み出しがなされる時オンし、第2スイッ
チSW2は端子tm1から読み出しがなされる時オンす
る。
と第2読出手段RO2を有している。第1読出手段RO
1は、第1スイッチSW1がオフの時に端子tm1から
容量Capに保持された信号を読み出す。第2読出手段
RO2は、容量Capに保持された信号を端子tm2 か
ら読み出すことができる。第1スイッチSW1は、端子
tm2からの読み出しがなされる時オンし、第2スイッ
チSW2は端子tm1から読み出しがなされる時オンす
る。
【0020】INは入力端子Vinから入力される情報信
号を端子tm1に出力する手段であり、容量Capから
みれば、INは信号入力手段であると言える。容量手段
Capは、コンデンサ、キャパシタと呼ばれるものであ
り、好ましくは導電層で絶縁層(誘電体層)を挟持した
MIM構成、導電層と半導体層とで絶縁層(誘電体層)
を挟持したMIS構成、半導体のPN接合容量等で構成
したものである。
号を端子tm1に出力する手段であり、容量Capから
みれば、INは信号入力手段であると言える。容量手段
Capは、コンデンサ、キャパシタと呼ばれるものであ
り、好ましくは導電層で絶縁層(誘電体層)を挟持した
MIM構成、導電層と半導体層とで絶縁層(誘電体層)
を挟持したMIS構成、半導体のPN接合容量等で構成
したものである。
【0021】第1および第2スイッチSW1,SW2
は、パルス信号等の入力によりオンまたはオフするスイ
ッチであり、絶縁ゲート型トランジスタやバイポーラト
ランジスタで作られる。
は、パルス信号等の入力によりオンまたはオフするスイ
ッチであり、絶縁ゲート型トランジスタやバイポーラト
ランジスタで作られる。
【0022】基準電位源Vrf1,Vrf2は、電源電
圧ラインやアースラインで構成されるが、これらのライ
ンの電位レベルを変えた定電圧ラインで構成されること
により、容量Capの各端子を所定の電位にリセットし
たりクランプしたりできる。読出手段RO1、RO2
は、単なる信号転送用の各種ゲートであってよく、具体
的にはトランジスタゲート、CMOSゲート等で構成で
きる。信号入力手段INも同様に各種のゲートで構成で
きる。
圧ラインやアースラインで構成されるが、これらのライ
ンの電位レベルを変えた定電圧ラインで構成されること
により、容量Capの各端子を所定の電位にリセットし
たりクランプしたりできる。読出手段RO1、RO2
は、単なる信号転送用の各種ゲートであってよく、具体
的にはトランジスタゲート、CMOSゲート等で構成で
きる。信号入力手段INも同様に各種のゲートで構成で
きる。
【0023】各スイッチSW1,SW2,各手段IN、
RO1、RO2の動作タイミングは、不図示のパルス供
給回路からのパルス信号によって制御される。このパル
ス供給回路からのパルス信号の出力タイミングは回路設
計によりあらかじめ決められるか、マイコン等のコント
ローラにより適時設定できるように構成するとよい。次
に図1の回路の動作について説明する。
RO1、RO2の動作タイミングは、不図示のパルス供
給回路からのパルス信号によって制御される。このパル
ス供給回路からのパルス信号の出力タイミングは回路設
計によりあらかじめ決められるか、マイコン等のコント
ローラにより適時設定できるように構成するとよい。次
に図1の回路の動作について説明する。
【0024】まず、端子tm2が基準電位源Vrf2に
接続された状態で手段INにより入力信号が容量Cap
の端子tm1に保持される。これを手段RO1がそのま
ま出力端子Vout に読み出せば、入力信号は非反転信号
として出力される。
接続された状態で手段INにより入力信号が容量Cap
の端子tm1に保持される。これを手段RO1がそのま
ま出力端子Vout に読み出せば、入力信号は非反転信号
として出力される。
【0025】しかし、スイッチSW2により端子tm2
を基準電位源Vrf2から切離してフローティングにし
た後、スイッチSW1をオンして端子tm1を基準電位
源Vrf1に接続した状態で手段RO2が読み出せば端
子tm2からは反転信号が読み出され出力端子Vout に
出力される。
を基準電位源Vrf2から切離してフローティングにし
た後、スイッチSW1をオンして端子tm1を基準電位
源Vrf1に接続した状態で手段RO2が読み出せば端
子tm2からは反転信号が読み出され出力端子Vout に
出力される。
【0026】読み出される非反転の情報信号または反転
情報信号の基準レベルは、基準電位源Vrf1やVrf
2の電位レベルに依存する。
情報信号の基準レベルは、基準電位源Vrf1やVrf
2の電位レベルに依存する。
【0027】反転動作の周期は適用される表示素子の特
性や表示画像の画質に応じて適宜決められる。具体的に
は、インターレスまたはノンインターレス走査において
画面上の全走査線(行)の走査が終了する毎に反転する
1フィールド(1フレーム)反転、インターレス走査に
おける一垂直走査が終了する毎に反転する1フィールド
反転、1本の走査線(行)の走査が終了する毎に反転す
る1H反転、1つの画素の選択が終了する毎に反転する
1ドット反転等である。いずれにせよ、反転動作は所定
の周期で行われる。
性や表示画像の画質に応じて適宜決められる。具体的に
は、インターレスまたはノンインターレス走査において
画面上の全走査線(行)の走査が終了する毎に反転する
1フィールド(1フレーム)反転、インターレス走査に
おける一垂直走査が終了する毎に反転する1フィールド
反転、1本の走査線(行)の走査が終了する毎に反転す
る1H反転、1つの画素の選択が終了する毎に反転する
1ドット反転等である。いずれにせよ、反転動作は所定
の周期で行われる。
【0028】そして、こうした反転動作は、映像信号に
伴う水平同期回路を検知して、これに同期して各スイッ
チや信号読出手段をオンオフさせれば簡単にタイミング
がとれる。
伴う水平同期回路を検知して、これに同期して各スイッ
チや信号読出手段をオンオフさせれば簡単にタイミング
がとれる。
【0029】図2は、本発明の好適な実施形態による表
示装置を示す模式図である。同図において、1は表示素
子を構成するための基板である。10は表示画素部であ
る。2は必要に応じて設けられる走査回路、3はサンプ
リング用のスイッチ、100は前述した反転信号生成回
路を有するラインメモリ、4は必要に応じて設けられる
バッファアンプである。基板1上の各回路2、3、4、
100には、制御回路60から各種のタイミング信号
と、赤色(R)、青色(B)、緑色(G)等のカラー情
報信号または白黒の情報信号が入力される。また、5は
電源回路であり、各回路2、3、4、100、60に電
源電圧や基準電位を与える。基板1としては、ガラス、
石英、プラスチック等の透明基板や、シリコン、ヒ化ガ
リウム等の半導体基板が好ましく用いられる。
示装置を示す模式図である。同図において、1は表示素
子を構成するための基板である。10は表示画素部であ
る。2は必要に応じて設けられる走査回路、3はサンプ
リング用のスイッチ、100は前述した反転信号生成回
路を有するラインメモリ、4は必要に応じて設けられる
バッファアンプである。基板1上の各回路2、3、4、
100には、制御回路60から各種のタイミング信号
と、赤色(R)、青色(B)、緑色(G)等のカラー情
報信号または白黒の情報信号が入力される。また、5は
電源回路であり、各回路2、3、4、100、60に電
源電圧や基準電位を与える。基板1としては、ガラス、
石英、プラスチック等の透明基板や、シリコン、ヒ化ガ
リウム等の半導体基板が好ましく用いられる。
【0030】基板1上の表示画素部10は、液晶表示素
子の場合には、単純マトリクスであれば、情報信号電極
が形成される。一方、それに対向する基板側に走査信号
電極を設ける。これらの情報信号電極と走査信号電極と
の交点が画素となる。アクティブマトリクス基板であれ
ば、表示画素部には、トランジスタアレイが設けられ
る。このトランジスタとしては、アモーファスシリコン
やポリシリコンや単結晶シリコンを用いた薄膜トランジ
スタが好ましい。
子の場合には、単純マトリクスであれば、情報信号電極
が形成される。一方、それに対向する基板側に走査信号
電極を設ける。これらの情報信号電極と走査信号電極と
の交点が画素となる。アクティブマトリクス基板であれ
ば、表示画素部には、トランジスタアレイが設けられ
る。このトランジスタとしては、アモーファスシリコン
やポリシリコンや単結晶シリコンを用いた薄膜トランジ
スタが好ましい。
【0031】同様に、基板1上の各回路2、3、4、1
00も上述した各種の薄膜トランジスタで作製される。
特に、ドレイン領域が低不純物濃度領域と高不純物濃度
領域の2つを有する高耐圧のLDD(Lightly
Doped Dorain)構造のトランジスタが好ま
しく用いられる。
00も上述した各種の薄膜トランジスタで作製される。
特に、ドレイン領域が低不純物濃度領域と高不純物濃度
領域の2つを有する高耐圧のLDD(Lightly
Doped Dorain)構造のトランジスタが好ま
しく用いられる。
【0032】対角3インチ程度の表示素子の場合には、
基板として単結晶シリコンを用い、画素部10のトラン
ジスタをポリシリコンを用いたpチャネルまたはnチャ
ネルの薄膜トランジスタで作製し、各回路2、3、4、
100のトランジスタを単結晶シリコンを用いたpチャ
ネルまたはnチャネルトランジスタで作製すると、高速
に反転信号を生成でき、高性能の表示装置となる。
基板として単結晶シリコンを用い、画素部10のトラン
ジスタをポリシリコンを用いたpチャネルまたはnチャ
ネルの薄膜トランジスタで作製し、各回路2、3、4、
100のトランジスタを単結晶シリコンを用いたpチャ
ネルまたはnチャネルトランジスタで作製すると、高速
に反転信号を生成でき、高性能の表示装置となる。
【0033】画素部の各画素にマイクロミラーを設けた
DMDの場合には、単結晶シリコン基板を用いて、単結
晶シリコントランジスタで各回路を形成すると良い。
DMDの場合には、単結晶シリコン基板を用いて、単結
晶シリコントランジスタで各回路を形成すると良い。
【0034】本発明に用いられる表示画素部の画素配列
としては、R、G、Bのストライプ状のフィルタを有す
るストライプ配列またはR、G、Bのモザイク状のフィ
ルタを有するモザイク配列が好ましい。
としては、R、G、Bのストライプ状のフィルタを有す
るストライプ配列またはR、G、Bのモザイク状のフィ
ルタを有するモザイク配列が好ましい。
【0035】特にR、G、Bフィルタが2分の1ピッチ
づつずれて配列されたデルタ配列は、少ない画素数で解
像度を向上できるのでより好ましい。
づつずれて配列されたデルタ配列は、少ない画素数で解
像度を向上できるのでより好ましい。
【0036】
【実施例】以下、本発明を実施例を挙げて説明する。
【0037】[実施例1]図3は、本発明の第1の実施
例に係る反転信号生成回路の構成を示す。本実施例で1
水平走査期間(1H)毎に反転信号を生成する。ブロッ
ク100内が本実施例の特徴とする回路構成である。
例に係る反転信号生成回路の構成を示す。本実施例で1
水平走査期間(1H)毎に反転信号を生成する。ブロッ
ク100内が本実施例の特徴とする回路構成である。
【0038】図3において、Tr0 は映像信号をサンプ
リングして画素情報を取り出すためのサンプリングスイ
ッチ、Cnは画素情報を一時蓄積するための容量手段、
Tr5 は容量手段Cnのb端子を接地するリセットトラ
ンジスタ、TrA は容量手段Cnのa端子の電圧信号
(正極性信号)をバッファアンプ110に転送する転送
トランジスタである。また、Tr2 は容量手段Cnのa
端子を電位VH にリセット(クランプ)するリセットト
ランジスタ、TrB は容量手段Cnのb端子の電圧信号
(逆極性信号)をバッファアンプ110に転送する転送
トランジスタ、Tr3 はバッファアンプ110の入力を
基準電位VLCにリセットし、残留信号を除去するリセッ
トトランジスタである。バッファアンプ110を経た信
号は垂直データ線15から、選択された画素行(g1 ,
g2 ,……)の画素の液晶12に書き込まれる。
リングして画素情報を取り出すためのサンプリングスイ
ッチ、Cnは画素情報を一時蓄積するための容量手段、
Tr5 は容量手段Cnのb端子を接地するリセットトラ
ンジスタ、TrA は容量手段Cnのa端子の電圧信号
(正極性信号)をバッファアンプ110に転送する転送
トランジスタである。また、Tr2 は容量手段Cnのa
端子を電位VH にリセット(クランプ)するリセットト
ランジスタ、TrB は容量手段Cnのb端子の電圧信号
(逆極性信号)をバッファアンプ110に転送する転送
トランジスタ、Tr3 はバッファアンプ110の入力を
基準電位VLCにリセットし、残留信号を除去するリセッ
トトランジスタである。バッファアンプ110を経た信
号は垂直データ線15から、選択された画素行(g1 ,
g2 ,……)の画素の液晶12に書き込まれる。
【0039】図4は、図3の反転信号生成回路における
各部信号のタイミング図を示す。図4を参照しながら図
3の回路の動作を説明する。1Hの最初のブランキング
期間BLKに信号φCLHによりトランジスタTr2 は
オンし、端子aは電位VH にリセットされる。1Hの有
効期間中、リセットトランジスタTr2 は信号φCLH
により非導通、リセットトランジスタTr5 は信号φCL
により導通状態となる。入力映像信号U2 (R、G、
B)は約5Vの正極性信号(黒電位VL ,白電位VL +
4.5V)である。この入力映像信号はサンプリングス
イッチTr0 が順次オンして容量Cnにサンプルホール
ドされる(A期間)。
各部信号のタイミング図を示す。図4を参照しながら図
3の回路の動作を説明する。1Hの最初のブランキング
期間BLKに信号φCLHによりトランジスタTr2 は
オンし、端子aは電位VH にリセットされる。1Hの有
効期間中、リセットトランジスタTr2 は信号φCLH
により非導通、リセットトランジスタTr5 は信号φCL
により導通状態となる。入力映像信号U2 (R、G、
B)は約5Vの正極性信号(黒電位VL ,白電位VL +
4.5V)である。この入力映像信号はサンプリングス
イッチTr0 が順次オンして容量Cnにサンプルホール
ドされる(A期間)。
【0040】次に、水平帰線期間A’になると、まずパ
ルスφC によりトランジスタTr3が導通し、バッファ
アンプ110の入力は基準電位VLCにリセットされる。
そして、パルスφTA によりトランジスタTrA が導通
し、容量Cnのa端子の信号がバッファアンプ110を
経て、φg1によって選択されたg1 行の各画素へ書き込
まれる。
ルスφC によりトランジスタTr3が導通し、バッファ
アンプ110の入力は基準電位VLCにリセットされる。
そして、パルスφTA によりトランジスタTrA が導通
し、容量Cnのa端子の信号がバッファアンプ110を
経て、φg1によって選択されたg1 行の各画素へ書き込
まれる。
【0041】同様に次の有効期間Bに映像信号が容量C
nにサンプルホールドされる。そして、帰線期間B’に
なると、パルスφCによりバッファアンプ110の入力
が基準電位VLCにリセットされる。また、容量Cnのb
端子は、パルスφCLによりトランジスタTr5 が非導
通となってフローティングの状態となる。b端子にはa
端子の逆電圧である−U2 が誘起される。
nにサンプルホールドされる。そして、帰線期間B’に
なると、パルスφCによりバッファアンプ110の入力
が基準電位VLCにリセットされる。また、容量Cnのb
端子は、パルスφCLによりトランジスタTr5 が非導
通となってフローティングの状態となる。b端子にはa
端子の逆電圧である−U2 が誘起される。
【0042】そして、パルスφCLHによりトランジス
タTr2 が導通し、容量Cnのa端子をVH にリセット
するとb端子の電圧は、+VH の電位シフトがなされ、
結果的にVH −U2 となる。すなわち反転信号が生成さ
れたことになる。この反転信号はパルスφTB によって
導通されたトランジスタTrB とバッファアンプ110
を経て、g2 行の各画素に書き込まれる。このように、
入力信号U2 は1H毎に反転された反転信号となる。
タTr2 が導通し、容量Cnのa端子をVH にリセット
するとb端子の電圧は、+VH の電位シフトがなされ、
結果的にVH −U2 となる。すなわち反転信号が生成さ
れたことになる。この反転信号はパルスφTB によって
導通されたトランジスタTrB とバッファアンプ110
を経て、g2 行の各画素に書き込まれる。このように、
入力信号U2 は1H毎に反転された反転信号となる。
【0043】次のフィールドでは、各画素の信号は、前
のフィールドとは反対極性の信号が書き込まれ、液晶に
印加される電圧のDC成分がゼロとなり、液晶の焼き付
きが防止される。上述のように、本実施例を採用した回
路は5Vで動作できるので、その回路を有するICは低
消費電力、低コストとなり、かつ信号振幅は小さいので
高画素数のパネルも駆動可能である。
のフィールドとは反対極性の信号が書き込まれ、液晶に
印加される電圧のDC成分がゼロとなり、液晶の焼き付
きが防止される。上述のように、本実施例を採用した回
路は5Vで動作できるので、その回路を有するICは低
消費電力、低コストとなり、かつ信号振幅は小さいので
高画素数のパネルも駆動可能である。
【0044】なお、本実施例を用いて表示装置を構成す
る場合、図17の信号処理回路50内の図19に示す反
転信号生成回路が5Vの正極性映像信号U 2 を出力する
アンプのみで足りること、およびラインメモリの各垂直
電極(d1,d2,……)毎のメモリが図3のブロック1
00のように構成されていることを除き、図17および
図19に示す回路と同じ構成のものを用いることができ
る。
る場合、図17の信号処理回路50内の図19に示す反
転信号生成回路が5Vの正極性映像信号U 2 を出力する
アンプのみで足りること、およびラインメモリの各垂直
電極(d1,d2,……)毎のメモリが図3のブロック1
00のように構成されていることを除き、図17および
図19に示す回路と同じ構成のものを用いることができ
る。
【0045】[実施例2]次に本発明の第2の実施例に
係る信号反転回路の構成を図5に、そのタイミング図を
図6に示す。本実施例は、入力映像信号を2つの画素行
に書き込む2系統入力法に適用したものである。
係る信号反転回路の構成を図5に、そのタイミング図を
図6に示す。本実施例は、入力映像信号を2つの画素行
に書き込む2系統入力法に適用したものである。
【0046】図5において、図中上側の入力系UINが
奇数行に対応した信号のサンプリングを行い、下側の入
力系LINが偶数行に対応した信号のサンプリングを行
う。有効期間に2系統でそれぞれサンプリングされた信
号は、図6のT1 期間では正極性の信号がg1 行の画素
へ書き込まれ、T2 期間には反転信号がg2 行の画素へ
書き込まれる。続く走査期間でも同様な信号の書き込み
動作がなされる。ブロック100は図3のブロック10
0と同じである。
奇数行に対応した信号のサンプリングを行い、下側の入
力系LINが偶数行に対応した信号のサンプリングを行
う。有効期間に2系統でそれぞれサンプリングされた信
号は、図6のT1 期間では正極性の信号がg1 行の画素
へ書き込まれ、T2 期間には反転信号がg2 行の画素へ
書き込まれる。続く走査期間でも同様な信号の書き込み
動作がなされる。ブロック100は図3のブロック10
0と同じである。
【0047】詳しく説明すると、まず水平同期信号H・
Syncがハイレベルの時、パルスφCLがローとな
り、パルスφCLHがハイとなる。これにより、容量の
端子aが電位VH にリセットされる。
Syncがハイレベルの時、パルスφCLがローとな
り、パルスφCLHがハイとなる。これにより、容量の
端子aが電位VH にリセットされる。
【0048】次に、信号H・Syncがローの時、パル
スφh11〜φh14、φh21〜φh24が順次交互
に印加され、容量の端子aにサンプル・ホールドされ
る。
スφh11〜φh14、φh21〜φh24が順次交互
に印加され、容量の端子aにサンプル・ホールドされ
る。
【0049】そして、H・Syncが再びハイとなった
時、パルスg1 により行線g1 が選択されるとともに、
パルスφTA により、端子aからの正極性の情報信号が
奇数行の画素に供給される。次にパルスφCLがローと
なり、端子bはフローティングとなり、その後パルスφ
CLHがハイとなり端子aは基準電位VH にクランプさ
れる。こうしてパルスφTB ’がハイ、パルスφg2 が
ハイとなり、端子bから反転した情報信号が偶数行の画
素に供給される。
時、パルスg1 により行線g1 が選択されるとともに、
パルスφTA により、端子aからの正極性の情報信号が
奇数行の画素に供給される。次にパルスφCLがローと
なり、端子bはフローティングとなり、その後パルスφ
CLHがハイとなり端子aは基準電位VH にクランプさ
れる。こうしてパルスφTB ’がハイ、パルスφg2 が
ハイとなり、端子bから反転した情報信号が偶数行の画
素に供給される。
【0050】その後は、選択される行を変えながら同様
の動作を行い、全ての行を順次走査する1フィールド期
間が終了する。
の動作を行い、全ての行を順次走査する1フィールド期
間が終了する。
【0051】次のフィールドでは、奇数行には反転信号
が、偶数行には正極性の信号書き込み動作がなされる。
この場合、転送スイッチはφTA ’とφTB が使われ
る。
が、偶数行には正極性の信号書き込み動作がなされる。
この場合、転送スイッチはφTA ’とφTB が使われ
る。
【0052】[実施例3]本発明の第3の実施例に係る
信号反転回路の構成を図7に、そのタイミング図を図8
に示す。本実施例の回路は、色画素がストライプ状に配
置された表示装置に適している。
信号反転回路の構成を図7に、そのタイミング図を図8
に示す。本実施例の回路は、色画素がストライプ状に配
置された表示装置に適している。
【0053】図7の回路においては、有効期間Aに入力
画素信号をサンプルホールドし、水平帰線期間にまず正
極性信号をg1 行に書き込む。次に反転信号を生成して
g2行に書き込む。この実施例の場合、メモリを1系統
で済ませることができるので構成が簡単であり、チップ
面積も小さくて良い。高画素数の表示装置に最適であ
る。図中の100は、図3の100と同じ回路である。
画素信号をサンプルホールドし、水平帰線期間にまず正
極性信号をg1 行に書き込む。次に反転信号を生成して
g2行に書き込む。この実施例の場合、メモリを1系統
で済ませることができるので構成が簡単であり、チップ
面積も小さくて良い。高画素数の表示装置に最適であ
る。図中の100は、図3の100と同じ回路である。
【0054】まず、水平同期信号がハイとなる期間A’
では、パルスφTA がハイとなる。このとき図8のタイ
ミングチャートには示していないが、パルスφCをハイ
としてスイッチTr3 をオンして端子aをリセットする
と良い。パルスφCLがローとなり、端子aはフローテ
ィングとなる。次にパルスφCLHがハイとなり、端子
aはリセットされる。
では、パルスφTA がハイとなる。このとき図8のタイ
ミングチャートには示していないが、パルスφCをハイ
としてスイッチTr3 をオンして端子aをリセットする
と良い。パルスφCLがローとなり、端子aはフローテ
ィングとなる。次にパルスφCLHがハイとなり、端子
aはリセットされる。
【0055】有効期間Aには不図示ではあるが、パルス
φh11〜φh13がハイとなり、情報信号を端子aに
順次入力する。この時端子bはパルスφCLがハイとな
っているので基準電位とされている。
φh11〜φh13がハイとなり、情報信号を端子aに
順次入力する。この時端子bはパルスφCLがハイとな
っているので基準電位とされている。
【0056】次の期間A’ではパルスφTA がハイとな
り、これと同期してパルスφg1 がハイとなるので、情
報信号は端子aから画素に供給される。
り、これと同期してパルスφg1 がハイとなるので、情
報信号は端子aから画素に供給される。
【0057】次に、パルスφCLがローとなり、端子b
がフローティングとなる。その後、パルスφCLHがハ
イとなり、端子aが電位VH にクランプされるので端子
bには反転された情報信号が生じる。パルスφTB 、パ
ルスφg2 をハイとして、端子bの反転信号を画素に供
給する。
がフローティングとなる。その後、パルスφCLHがハ
イとなり、端子aが電位VH にクランプされるので端子
bには反転された情報信号が生じる。パルスφTB 、パ
ルスφg2 をハイとして、端子bの反転信号を画素に供
給する。
【0058】こうして、全行を順次走査して1フィール
ドを終了する。
ドを終了する。
【0059】[実施例4]本発明の第4の実施例に係る
信号反転回路の構成を図9に、そのタイミング図を図1
0に示す。本実施例の回路は、ドット反転駆動に対応さ
せたものである。ドット反転とは、隣接する各画素間で
信号極性を変える駆動法である。ドット反転駆動は信号
極性の反転が最小単位になるため、フリッカが最も目立
たない。しかし、従来は、反転周期が非常に高周波数に
なるため、実現が困難であった。
信号反転回路の構成を図9に、そのタイミング図を図1
0に示す。本実施例の回路は、ドット反転駆動に対応さ
せたものである。ドット反転とは、隣接する各画素間で
信号極性を変える駆動法である。ドット反転駆動は信号
極性の反転が最小単位になるため、フリッカが最も目立
たない。しかし、従来は、反転周期が非常に高周波数に
なるため、実現が困難であった。
【0060】本実施例では、隣接ビット毎に、メモリ容
量で反転駆動を行うことが容易である。信号の反転は数
μsのパルス幅で、小さいメモリ容量での電圧変化であ
るので消費電力は非常に小さい。高周波数で信号を反転
させないので、反転時のパルスノイズも発生しない。図
10においてt1 期間に垂直データ線の奇数列に逆極性
の信号を転送し、偶数列に正極性の信号を転送する。t
2 期間では信号極性は反転させる。
量で反転駆動を行うことが容易である。信号の反転は数
μsのパルス幅で、小さいメモリ容量での電圧変化であ
るので消費電力は非常に小さい。高周波数で信号を反転
させないので、反転時のパルスノイズも発生しない。図
10においてt1 期間に垂直データ線の奇数列に逆極性
の信号を転送し、偶数列に正極性の信号を転送する。t
2 期間では信号極性は反転させる。
【0061】動作タイミングについて詳しく説明する。
【0062】まず、水平同期信号H・Syncがハイの
時、パルスφCL1はローとなり、信号線D2,D4に
対応するトランジスタのスイッチST1がオフする。次
にパルスφCL2’がハイとなり、信号線D2,D4に
対応するトランジスタのスイッチST4がオンして電位
VR に端子aがリセットされる。そして、パルスφTが
ハイとなる。
時、パルスφCL1はローとなり、信号線D2,D4に
対応するトランジスタのスイッチST1がオフする。次
にパルスφCL2’がハイとなり、信号線D2,D4に
対応するトランジスタのスイッチST4がオンして電位
VR に端子aがリセットされる。そして、パルスφTが
ハイとなる。
【0063】次に信号H・Syncがローとなると、パ
ルスφCL1がハイとなる。この期間に不図示のタイミ
ングでサンプリング用のスイッチSW0が適宜オンして
各容量の端子aに情報信号が入力される。
ルスφCL1がハイとなる。この期間に不図示のタイミ
ングでサンプリング用のスイッチSW0が適宜オンして
各容量の端子aに情報信号が入力される。
【0064】再び信号H・Syncがハイとなると、パ
ルスφCL2がローとなり、ラインD1,D3に対応し
た容量の端子bはフローティングになる。
ルスφCL2がローとなり、ラインD1,D3に対応し
た容量の端子bはフローティングになる。
【0065】次にパルスφCL1’がハイになるとライ
ンD1,D3の容量の端子aは基準電位VR にクランプ
されるので、容量の端子aに入力された情報信号は反転
信号として端子bに現われる。
ンD1,D3の容量の端子aは基準電位VR にクランプ
されるので、容量の端子aに入力された情報信号は反転
信号として端子bに現われる。
【0066】こうして、パルスφT’がハイになるとト
ランジスタのスイッチST7,ST8がオンするのでラ
インD1,D3に対応した容量の端子bから反転信号が
トランジスタのスイッチST7を介してアンプ110に
供給されるとともに、ラインD2,D4に対応した容量
の端子aからは非反転の情報信号がトランジスタのスイ
ッチST8を介してアンプ110に供給される。
ランジスタのスイッチST7,ST8がオンするのでラ
インD1,D3に対応した容量の端子bから反転信号が
トランジスタのスイッチST7を介してアンプ110に
供給されるとともに、ラインD2,D4に対応した容量
の端子aからは非反転の情報信号がトランジスタのスイ
ッチST8を介してアンプ110に供給される。
【0067】そして、再び信号H・Syncがローとな
り、情報信号のサンプリングがなされ、その後、信号H
・Syncがハイとなると、パルスφCL1がロー、パ
ルスφCL2’がハイとなり、ラインD2,D4に対応
した容量の端子bに反転信号が、ラインD1,D3の容
量の端子aに非反転信号がホールドされる。そして、パ
ルスφTがハイとなり、トランジスタのスイッチST
5,ST6がオンすると、反転信号はスイッチST6を
介してラインD2,D4のアンプ110へ、非反転の情
報信号はスイッチST5を介してラインD1,D3のア
ンプ110へ転送される。
り、情報信号のサンプリングがなされ、その後、信号H
・Syncがハイとなると、パルスφCL1がロー、パ
ルスφCL2’がハイとなり、ラインD2,D4に対応
した容量の端子bに反転信号が、ラインD1,D3の容
量の端子aに非反転信号がホールドされる。そして、パ
ルスφTがハイとなり、トランジスタのスイッチST
5,ST6がオンすると、反転信号はスイッチST6を
介してラインD2,D4のアンプ110へ、非反転の情
報信号はスイッチST5を介してラインD1,D3のア
ンプ110へ転送される。
【0068】こうして互いに隣接する2つのラインに
は、反転信号と非反転信号が供給され、同一走査行の隣
接ビット毎に反転する情報信号が画素に供給される。
は、反転信号と非反転信号が供給され、同一走査行の隣
接ビット毎に反転する情報信号が画素に供給される。
【0069】[実施例5]本発明の第5の実施例に係る
信号反転回路の構成を図11に示す。
信号反転回路の構成を図11に示す。
【0070】本実施例は、図3の回路において、リセッ
トトランジスタTr5 のリセット電位を共通電極電位と
同じVLCCOM としたものである。
トトランジスタTr5 のリセット電位を共通電極電位と
同じVLCCOM としたものである。
【0071】図3の回路では、回路内の信号(反転信
号)電圧は、U2→−U2→VH−U2と変化するので、ト
ランジスタの耐圧はVH+U2が必要であった。図11の
回路では、VLCCOM−U2→VLCCOM+U2と変化するの
で、トランジスタの耐圧は2U2で良い。
号)電圧は、U2→−U2→VH−U2と変化するので、ト
ランジスタの耐圧はVH+U2が必要であった。図11の
回路では、VLCCOM−U2→VLCCOM+U2と変化するの
で、トランジスタの耐圧は2U2で良い。
【0072】このように耐圧が小さくて良いのでトラン
ジスタサイズを小さくできる。
ジスタサイズを小さくできる。
【0073】[実施例6]図12は、図11のトランジ
スタTr2 の基準電位をVH ではなくVLCCOM にした時
の信号波形である。これはコモン反転駆動に適した信号
波形となる。コモン反転時の共通電極電位は例えば同図
にVLCCOM として示したように変化させれば良い。
スタTr2 の基準電位をVH ではなくVLCCOM にした時
の信号波形である。これはコモン反転駆動に適した信号
波形となる。コモン反転時の共通電極電位は例えば同図
にVLCCOM として示したように変化させれば良い。
【0074】Tr5 のリセット電位をU2 /2にすれ
ば、トランジスタの耐圧はさらに小さくすることができ
る。
ば、トランジスタの耐圧はさらに小さくすることができ
る。
【0075】このように上記の実施例は、入力映像信号
を反転するとともに、電位を変化できる特徴がある。通
常の映像信号を増幅して入力すれば、表示装置の中のラ
インメモリで反転信号が生成できるので、表示装置の汎
用性が増す。
を反転するとともに、電位を変化できる特徴がある。通
常の映像信号を増幅して入力すれば、表示装置の中のラ
インメモリで反転信号が生成できるので、表示装置の汎
用性が増す。
【0076】[実施例7] 図13は、上述の反転信号生成回路を外部ICに集積し
たものである。このICを用いることにより、アナログ
のシリアル信号をラインメモリ100に一時蓄積し、読
み出す時に図12に示す反転信号あるいは図20に示す
反転信号を生成し、再びシリアル信号として出力し、表
示装置に入力することも可能である。図13の構成では
アナログメモリ機能と反転信号生成機能を有するライン
メモリとして有用である。特に倍速駆動法でこのICを
利用すれば、その出力信号でラインメモリのない表示装
置をノンインタレース駆動し、高解像度で、フリッカの
ない表示をすることが可能である。
たものである。このICを用いることにより、アナログ
のシリアル信号をラインメモリ100に一時蓄積し、読
み出す時に図12に示す反転信号あるいは図20に示す
反転信号を生成し、再びシリアル信号として出力し、表
示装置に入力することも可能である。図13の構成では
アナログメモリ機能と反転信号生成機能を有するライン
メモリとして有用である。特に倍速駆動法でこのICを
利用すれば、その出力信号でラインメモリのない表示装
置をノンインタレース駆動し、高解像度で、フリッカの
ない表示をすることが可能である。
【0077】以上述べたように、本発明の上述した各実
施例によれば、低電圧の周辺回路で表示装置を駆動でき
る。さらに、高画素数の表示装置にも容易に対応可能で
ある。また、信号レベルの調整が簡単なため、縦や横ス
ジ状に現われるノイズの発生がなく、フリッカも目立た
ず高画質である。
施例によれば、低電圧の周辺回路で表示装置を駆動でき
る。さらに、高画素数の表示装置にも容易に対応可能で
ある。また、信号レベルの調整が簡単なため、縦や横ス
ジ状に現われるノイズの発生がなく、フリッカも目立た
ず高画質である。
【0078】[実施例8]図14は、本発明の第8の実
施例に係る表示装置の模式的断面図である。同図におい
て、1はシリコンウエハを用いた基板であり、表示画素
部下は、基板の一部が除去されて光透過部を生成してい
る。7は液晶層、6は透明基板である。8は画素部のト
ランジスタであり、拡大図を図15に示している。9は
本発明の反転信号生成回路を構成するトランジスタを示
し、その拡大図を図16に示している。
施例に係る表示装置の模式的断面図である。同図におい
て、1はシリコンウエハを用いた基板であり、表示画素
部下は、基板の一部が除去されて光透過部を生成してい
る。7は液晶層、6は透明基板である。8は画素部のト
ランジスタであり、拡大図を図15に示している。9は
本発明の反転信号生成回路を構成するトランジスタを示
し、その拡大図を図16に示している。
【0079】図15はゲート23を2つ有するデュアル
ゲート型の薄膜トランジスタを示しており、シリコン縞
状領域にはソースS、ドレインd、チャネルcが生成さ
れている。22はゲート絶縁膜、24はソース電極、2
5はドレイン電極である。1’は基板の透明部分であ
る。
ゲート型の薄膜トランジスタを示しており、シリコン縞
状領域にはソースS、ドレインd、チャネルcが生成さ
れている。22はゲート絶縁膜、24はソース電極、2
5はドレイン電極である。1’は基板の透明部分であ
る。
【0080】図16はLDD構造のトランジスタを示し
ており、シリコンウエハの表面に作り込まれている。L
d,LSは微量ドープされた領域である。
ており、シリコンウエハの表面に作り込まれている。L
d,LSは微量ドープされた領域である。
【0081】上述した各実施例1〜7の表示装置も、本
実施例のようなトランジスタを用いて作製すると良い。
実施例のようなトランジスタを用いて作製すると良い。
【0082】
【発明の効果】以上説明したように、容量の第1の端子
に入力された信号を、第2の端子をフローティングにす
るとともに第1の端子を基準電位に保持することで、第
2の端子側に生成される反転信号に変換することができ
る。よって、本発明によれば、低電圧駆動できる簡単な
回路で反転信号を生成できるので、低コストの回路とな
る。そして、これは表示素子の基板上に集積化し易いの
で、表示装置の小型化、低価格化にも寄与する。また、
高画素数の表示素子にも容易に適用できる。
に入力された信号を、第2の端子をフローティングにす
るとともに第1の端子を基準電位に保持することで、第
2の端子側に生成される反転信号に変換することができ
る。よって、本発明によれば、低電圧駆動できる簡単な
回路で反転信号を生成できるので、低コストの回路とな
る。そして、これは表示素子の基板上に集積化し易いの
で、表示装置の小型化、低価格化にも寄与する。また、
高画素数の表示素子にも容易に適用できる。
【0083】さらには、情報信号の電圧レベルの調整が
簡単なために、表示画面に現われる縦スジや横スジ状の
ノイズを抑えることができ、またフリッカも抑制でき
る。
簡単なために、表示画面に現われる縦スジや横スジ状の
ノイズを抑えることができ、またフリッカも抑制でき
る。
【図面の簡単な説明】
【図1】 本発明の好適な実施形態による反転信号生成
回路の構成を示す図である。
回路の構成を示す図である。
【図2】 本発明の好適な実施形態による表示装置の構
成を示す図である。
成を示す図である。
【図3】 本発明の第1実施例に係る反転信号生成回路
の回路図である。
の回路図である。
【図4】 図3の回路における各信号のタイミング図で
ある。
ある。
【図5】 本発明の第2実施例に係る反転信号生成回路
の回路図である。
の回路図である。
【図6】 図5の回路における各信号のタイミング図で
ある。
ある。
【図7】 本発明の第3実施例に係る反転信号生成回路
の回路図である。
の回路図である。
【図8】 図7の回路における各信号のタイミング図で
ある。
ある。
【図9】 本発明の第4実施例に係る反転信号生成回路
の回路図である。
の回路図である。
【図10】 図9の回路における各信号のタイミング図
である。
である。
【図11】 本発明の第5実施例に係るコモン反転駆動
のための反転信号生成回路の回路図である。
のための反転信号生成回路の回路図である。
【図12】 図11の回路における反転信号および共通
電極電位の波形図である。
電極電位の波形図である。
【図13】 本発明の第6実施例に係るアナログメモリ
ICの回路図である。
ICの回路図である。
【図14】 本発明の実施例8に係る表示装置の模式的
断面図である。
断面図である。
【図15】 図14の画素部のトランジスタを示す模式
的断面図である。
的断面図である。
【図16】 図14の反転信号生成回路のトランジスタ
を示す模式的断面図である。
を示す模式的断面図である。
【図17】 従来の液晶表示装置の構成を示すブロック
図である。
図である。
【図18】 図17における表示画素部の単位画素の構
成を示す回路図である。
成を示す回路図である。
【図19】 図17における信号処理回路の一部として
設けられている反転信号生成回路の構成を示す回路図で
ある。
設けられている反転信号生成回路の構成を示す回路図で
ある。
【図20】 図19の反転信号生成回路の出力波形図で
ある。
ある。
Cn:容量手段、Tr0 :サンプリングスイッチ、Tr
2,Tr3 ,Tr5 :リセットトランジスタ、TrA ,
TrB :転送トランジスタ、g1 ,g2 ,…:画素行、
10:表示画素部、11:画素スイッチ、12:液晶、
13:画素容量、14:ゲート線、15:垂直方向デー
タ線、16:共通電極線、20:垂直走査回路、30:
サンプリング回路、40:水平走査回路、50:信号処
理回路、51:アンプ、52,53:レベルシフト回
路、60:制御回路、100:ラインメモリ、110:
バッファアンプ。
2,Tr3 ,Tr5 :リセットトランジスタ、TrA ,
TrB :転送トランジスタ、g1 ,g2 ,…:画素行、
10:表示画素部、11:画素スイッチ、12:液晶、
13:画素容量、14:ゲート線、15:垂直方向デー
タ線、16:共通電極線、20:垂直走査回路、30:
サンプリング回路、40:水平走査回路、50:信号処
理回路、51:アンプ、52,53:レベルシフト回
路、60:制御回路、100:ラインメモリ、110:
バッファアンプ。
Claims (6)
- 【請求項1】 第1の端子と第2の端子とを有し、該第
1の端子に情報信号を入力される容量手段と、 該容量手段の該第2の端子を第1の基準電位源に接続す
る第1スイッチ手段と、 該第1の端子を第2の基準電位源に接続する第2スイッ
チ手段と、 該第2の端子を該第1の基準電位源に接続した状態で該
第1の端子から信号を読み出す第1の信号読出手段と、 該第1の端子を該第2の基準電位源に接続した状態で該
第2の端子から信号を読み出す第2の信号読出手段と、 該第1および第2の信号読出手段で読み出された信号を
出力するためのバッファ手段と、 該第1および第2の信号読出手段による信号の読み出し
直前に該バッファ手段の入力端子を第3の基準電位源に
接続してリセットするリセット手段とを有する表示素子
駆動用の信号生成回路であって、前記第1および第2の基準電位源は互いに独立してそれ
ぞれ第1および第2の基準電位を設定されること、 前記リセット手段によるリセットを、表示素子における
信号書き込みの際、前記第1および第2の信号読出手段
で読み出された信号が書き込まれる前に前記バッファ手
段のリセット時の出力が書き込まれるように行うこと、
および該第1の信号読出手段による前記第1の端子から
の信号の読み出し終了後に、前記第1スイッチ手段によ
り前記第2の端子をフローティングの状態とし、前記第
2スイッチ手段により該第1の端子を前記第2の基準電
位にクランプして該第2の端子からの信号を前記第2の
信号読出手段で読み出すことにより、所定の一垂直走査
期間内の信号を前の一垂直走査期間内の信号の極性と反
対極性に設定することを特徴とする表示素子駆動用の信
号生成回路。 - 【請求項2】 前記第1および第2の信号読出手段は、
任意の周期毎に、交互に前記容量手段の各端子に現れる
信号を読み出す請求項1記載の信号生成回路。 - 【請求項3】 前記容量手段、ならびに前記第1および
第2の読出手段を、複数系統の映像信号に対応して複数
系統備える請求項1記載の信号生成回路。 - 【請求項4】 蓄積された同一信号を、第1の信号読出
手段と第2の信号読出手段で交互に読み出す請求項1記
載の信号生成回路。 - 【請求項5】 前記請求項1記載の信号生成回路を備
え、該信号生成回路の第1および第2の信号読出手段で
読み出された画素信号を表示素子の画素に転送し、該表
示素子に該画素信号に応じた表示を行うことを特徴とす
る表示装置。 - 【請求項6】 前記請求項1記載の信号生成回路を、表
示装置のアクティブマトリクス基板上に生成したことを
特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34623895A JP3311224B2 (ja) | 1994-12-28 | 1995-12-13 | 表示素子用反転信号生成回路とそれを用いた表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6-337667 | 1994-12-28 | ||
JP33766794 | 1994-12-28 | ||
JP34623895A JP3311224B2 (ja) | 1994-12-28 | 1995-12-13 | 表示素子用反転信号生成回路とそれを用いた表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08234706A JPH08234706A (ja) | 1996-09-13 |
JP3311224B2 true JP3311224B2 (ja) | 2002-08-05 |
Family
ID=26575874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34623895A Expired - Fee Related JP3311224B2 (ja) | 1994-12-28 | 1995-12-13 | 表示素子用反転信号生成回路とそれを用いた表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3311224B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3722812B2 (ja) * | 2003-07-08 | 2005-11-30 | シャープ株式会社 | 容量性負荷の駆動回路および駆動方法 |
US7602375B2 (en) * | 2004-09-27 | 2009-10-13 | Idc, Llc | Method and system for writing data to MEMS display elements |
US7702192B2 (en) * | 2006-06-21 | 2010-04-20 | Qualcomm Mems Technologies, Inc. | Systems and methods for driving MEMS display |
KR20200098548A (ko) | 2017-12-21 | 2020-08-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 및 전자 기기 |
JP2021039283A (ja) * | 2019-09-04 | 2021-03-11 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1995
- 1995-12-13 JP JP34623895A patent/JP3311224B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08234706A (ja) | 1996-09-13 |
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