JP3304431B2 - Transmission device for block transform coded data - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、ディジタル画像信号
を小ブロックに分割し、ブロック毎に処理することによ
ってデータ量を圧縮するブロック変換符号の符号化デー
タを例えばディジタルＶＴＲによって記録／再生するの
に適用される伝送装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for recording / reproducing coded data of a block conversion code for compressing a data amount by dividing a digital image signal into small blocks and processing the blocks. The present invention relates to a transmission device applied to

【０００２】[0002]

【従来の技術】ディジタルビデオ信号を磁気テープ等の
記録媒体に記録する時には、その情報量が多いので、記
録／再生できる程度の伝送レイトを達成するために、高
能率符号化によって、ディジタルビデオ信号を圧縮する
のが普通である。高能率符号化としては、ディジタルビ
デオ信号を多数の小ブロックに分割し、ブロック毎に符
号化処理を行うＡＤＲＣ、ＤＣＴ（Discrete Cosine Tr
ansform)等が知られている。2. Description of the Related Art When a digital video signal is recorded on a recording medium such as a magnetic tape, the amount of information is large. Therefore, in order to achieve a transmission rate that can be recorded / reproduced, the digital video signal is encoded by a high efficiency encoding. Is usually compressed. ADRC and DCT (Discrete Cosine Trunking), which divide a digital video signal into a number of small blocks and perform encoding processing for each block, are performed as high efficiency coding.
ansform) are known.

【０００３】ＡＤＲＣは、例えば特開昭６１−１４４９
８９号公報に記載されているような、２次元ブロック内
に含まれる複数画素の最大値及び最小値により規定され
るダイナミックレンジを求め、このダイナミックレンジ
に適応した符号化を行う高能率符号化である。ＤＣＴ
は、ブロックの画素をコサイン変換し、変換で得られた
係数データを再量子化し、さらに、可変長符号化するも
のである。さらに、ブロック毎の平均値と、ブロック内
の画素の平均値に対する差をベクトル量子化する符号化
方法も提案されている。The ADRC is disclosed in, for example, Japanese Patent Application Laid-Open No. 61-1449.
No. 89, finds a dynamic range defined by a maximum value and a minimum value of a plurality of pixels included in a two-dimensional block, and performs high-efficiency coding that performs coding adapted to the dynamic range. is there. DCT
Is to perform cosine transform on the pixels of the block, re-quantize the coefficient data obtained by the transform, and further perform variable length coding. Further, an encoding method has been proposed in which a difference between an average value of each block and an average value of pixels in the block is vector-quantized.

【０００４】ブロック変換符号化で得られる符号化出力
は、同等の重要度を有していない。ＡＤＲＣでは、ダイ
ナミックレンジ情報が再生側で分からないと、そのブロ
ックの全ての画素にエラーが伝播するので、ブロック毎
に検出されるダイナミックレンジ情報は、画素毎のコー
ド信号に比して重要度が高い。ＡＤＲＣの一つのタイプ
として、ダイナミックレンジに適応して量子化ビット数
を可変するものでは、ダイナミックレンジがエラーであ
ると、そのブロックの量子化ビット数が受信側で分から
なくなる。その結果、そのブロックと他のブロックとの
データの境界が不明となり、エラーが他のブロックにま
で伝播する。ＤＣＴの場合では、ＤＣＴで発生した係数
データ中で、直流分は、交流分に比して重要度が高い。[0004] The coded outputs obtained by block transform coding do not have equal importance. In the ADRC, if the dynamic range information is not known on the reproduction side, an error propagates to all pixels of the block. Therefore, the dynamic range information detected for each block has a higher importance than the code signal for each pixel. high. As one type of ADRC, in which the number of quantization bits is changed in accordance with the dynamic range, if the dynamic range has an error, the number of quantization bits of the block cannot be known on the receiving side. As a result, the data boundary between the block and another block becomes unknown, and the error propagates to the other block. In the case of DCT, the DC component has higher importance than the AC component in the coefficient data generated by the DCT.

【０００５】[0005]

【発明が解決しようとする課題】ブロック符号化の出力
を例えばディジタルＶＴＲで記録／再生する時に、エラ
ー訂正符号によって、記録／再生時のエラーに対して保
護を行っている。エラー訂正符号の能力で訂正できない
エラーが重要語に関して発生すると、そのブロックの全
体にエラーが伝播していた。その対策として、同じ重要
語を複数回、記録することも行われているが、冗長度が
増大し、圧縮効率が下がってしまう。When recording / reproducing an output of a block coding by, for example, a digital VTR, an error at the time of recording / reproducing is protected by an error correction code. When an error that cannot be corrected by the ability of the error correction code occurs for an important word, the error has propagated throughout the block. As a countermeasure, the same important word is recorded a plurality of times, but the redundancy is increased and the compression efficiency is reduced.

【０００６】重要語がエラーのブロックに関しては、重
要語のエラーを周辺ブロックと注目ブロックとの空間的
な相関に基づいて、統計的な手法によって推定してい
る。より具体的には、そのブロックの符号化値と周辺ブ
ロックの境界の復号値とを使用した最小自乗法でエラー
ブロックの重要語を推定したり、周辺ブロックの境界デ
ータの最大値および最小値でこれを推定する。そして、
推定された重要語を使用して復号を行っている。この重
要語の推定は、精度が高いとしても、完全に元の重要語
を復元できるわけではない。然も、重要語の推定の前提
として、データのブロック毎の切出しが正しくされるこ
とが必要で、ブロック間に及ぶ伝播エラーの発生に対し
て、重要語を推定することができない。[0006] For a block in which an important word is erroneous, the error of the important word is estimated by a statistical method based on a spatial correlation between a peripheral block and a block of interest. More specifically, the key words of the error block are estimated by the least squares method using the encoded value of the block and the decoded value of the boundary of the peripheral block, or the maximum value and the minimum value of the boundary data of the peripheral block are used. Estimate this. And
Decoding is performed using the estimated important word. Even if the estimation of the important word is accurate, the original important word cannot be completely restored. Of course, as a premise for estimating an important word, it is necessary to correctly extract data for each block, and it is not possible to estimate an important word with respect to occurrence of a propagation error extending between blocks.

【０００７】従って、この発明の目的は、冗長度の増大
を抑えながら、重要語がエラーのためのエラー伝播を防
止できるブロック変換符号化データの伝送装置を提供す
ることにある。SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a block transform coded data transmission apparatus capable of preventing an error propagation of an important word due to an error while suppressing an increase in redundancy.

【０００８】[0008]

【課題を解決するための手段】請求項１の発明は、複数
の画素からなるブロック毎に、伝送情報量を圧縮するＡ
ＤＲＣ符号化がなされ、復号のための重要度が高いダイ
ナミックレンジおよび最小値（または最大値）を含む符
号化データがＡＤＲＣ符号化によって生成され、符号化
データを含む伝送データを伝送する伝送装置において、
同一のブロックで発生したダイナミックレンジおよび最
小値を加算してなる第１の加算値を形成し、複数のブロ
ックの第１の加算値を加算してなる第２の加算値を形成
し、 第２の加算値を伝送データ中に挿入することを特徴
とするブロック変換符号化データの伝送装置である。According to a first aspect of the present invention, there is provided a method for compressing a transmission information amount for each block including a plurality of pixels.
In a transmission device that performs DRC encoding, encoded data including a dynamic range and a minimum value (or a maximum value) having high importance for decoding is generated by ADRC encoding, and a transmission device that transmits transmission data including the encoded data. ,
Dynamic range and most occurred in the same block
Forming a first sum value obtained by adding small values, a plurality of Bro
To form a second added value obtained by adding the first added value of
And transmitting the block addition coded data into the transmission data by inserting the second addition value into the transmission data.

【０００９】請求項２の発明は、複数の画素からなるブ
ロック毎に、伝送情報量を圧縮するＡＤＲＣ符号化がな
され、復号のための重要度が高いダイナミックレンジお
よび最小値（または最大値）を含む符号化データがＡＤ
ＲＣ符号化によって生成され、符号化データを含む伝送
データを伝送する伝送装置において、複数のブロックが
記録される一連の領域であるトラックが形成され、 複数
のブロックのダイナミックレンジおよび最小値（または
最大値）が記録される第１のトラックと、 複数のブロッ
クのダイナミックレンジおよび最小値（または最大値）
の加算値、平均値または排他的論理和の値を第１のトラ
ックと異なる第２のトラックに記録することを特徴とす
るブロック変換符号化データの伝送装置である。According to a second aspect of the present invention, ADRC encoding for compressing the amount of transmission information is performed for each block including a plurality of pixels.
Dynamic range and high importance for decoding.
And the encoded data including the minimum value (or the maximum value)
In a transmission device that transmits transmission data that is generated by RC encoding and includes encoded data, a plurality of blocks are
A series of regions tracks recorded is formed, a plurality
Block dynamic range and minimum value (or
The first track on which the maximum value is recorded and a plurality of blocks
Dynamic range and minimum (or maximum)
Of the sum, average value or exclusive value first tiger logical OR
A block transmission encoded data transmission apparatus characterized by recording on a second track different from a track .

【００１０】[0010]

【００１１】[0011]

【００１２】[0012]

【００１３】[0013]

【００１４】[0014]

【００１５】[0015]

【００１６】[0016]

【作用】ＡＤＲＣの場合の重要語は、ダイナミックレン
ジＤＲおよび最小値ＭＩＮである。ｎ個のダイナミック
レンジＤＲの加算値、ｎ個の最小値ＭＩＮの加算値を伝
送データ中に挿入する。これらのＤＲ、ＭＩＮの一つが
エラーであって、加算値および他の重要語がエラーでな
いときには、受信側で正しい重要語を再生できる。同じ
重要語を複数回、記録するのに比して冗長度を下げるこ
とができる。The important words in the case of ADRC are the dynamic range DR and the minimum value MIN. An added value of n dynamic ranges DR and an added value of n minimum values MIN are inserted into transmission data. When one of these DR and MIN is an error, and the added value and other important words are not errors, a correct important word can be reproduced on the receiving side. Redundancy can be reduced compared to recording the same important word multiple times.

【００１７】[0017]

【実施例】以下、この発明の一実施例について説明す
る。図１は、この一実施例、すなわち、ディジタルＶＴ
Ｒの信号処理の概略的構成を示す。１で示す入力端子か
らビデオ信号が供給され、Ａ／Ｄ変換器２によって、１
サンプルが例えば８ビットにディジタル化される。この
Ａ／Ｄ変換器２の出力データがブロック化回路３に供給
される。この実施例では、ブロック化回路３では、１フ
レームの有効領域が（４×４）画素、（８×８）画素等
の大きさのブロックに分割される。An embodiment of the present invention will be described below. FIG. 1 illustrates this embodiment, namely, the digital VT.
1 shows a schematic configuration of R signal processing. A video signal is supplied from an input terminal denoted by reference numeral 1 and the A / D converter 2 outputs a video signal.
The sample is digitized, for example, to 8 bits. The output data of the A / D converter 2 is supplied to the blocking circuit 3. In this embodiment, the blocking circuit 3 divides the effective area of one frame into blocks each having a size of (4 × 4) pixels, (8 × 8) pixels, or the like.

【００１８】ブロック化回路３からのブロックの順序に
走査変換されたディジタルビデオ信号がシャフリング回
路４に供給される。シャフリング回路４では、例えばブ
ロックの単位で、シャフリングがなされる。シャフリン
グは、ブロックの空間的な位置をシャッフルするもので
ある。シャフリング回路４の出力がブロック符号化回路
５に供給される。ブロック符号化回路５は、ブロック毎
に画素データを圧縮符号化する。シャフリング回路４が
ブロック符号化回路５の後に設けられることもある。A digital video signal scan-converted in the order of blocks from the blocking circuit 3 is supplied to a shuffling circuit 4. In the shuffling circuit 4, shuffling is performed, for example, in units of blocks. Shuffling shuffles the spatial position of a block. The output of the shuffling circuit 4 is supplied to the block encoding circuit 5. The block encoding circuit 5 compression-encodes pixel data for each block. The shuffling circuit 4 may be provided after the block encoding circuit 5.

【００１９】この一実施例では、ブロック符号化とし
て、ＡＤＲＣを用いている。ブロック符号化回路５で
は、各ブロックのダイナミックレンジＤＲと最小値ＭＩ
Ｎとが検出され、最小値が除去されたビデオデータが量
子化ステップで再量子化される。４ビット固定長のＡＤ
ＲＣの場合では、ダイナミックレンジＤＲを1/16とする
ことによって、量子化ステップΔが得られる。この量子
化ステップΔで、最小値が除去されたビデオデータが除
算され、商を切り捨てにより整数化した値が量子化デー
タ（ビットプレーンとも称される）とされる。ダイナミ
ックレンジＤＲ、最小値ＭＩＮおよび量子化データがブ
ロック符号化回路５の出力データである。各ブロックに
重要語として、ダイナミックレンジＤＲおよび最小値Ｍ
ＩＮが発生する。後述のように、重要語に関しては、ｎ
ブロックの重要語を集めて、加算等の処理を行ない、エ
ラーに対する保護を強力としている。In this embodiment, ADRC is used for block coding. In the block coding circuit 5, the dynamic range DR of each block and the minimum value MI
N is detected, and the video data from which the minimum value has been removed is re-quantized in the quantization step. 4-bit fixed-length AD
In the case of RC, the quantization step Δ is obtained by setting the dynamic range DR to 1/16. In the quantization step Δ, the video data from which the minimum value has been removed is divided, and a value obtained by rounding down the quotient to an integer is used as quantized data (also referred to as a bit plane). The dynamic range DR, the minimum value MIN, and the quantized data are output data of the block encoding circuit 5. Key words in each block are dynamic range DR and minimum value M
IN occurs. As described below, for important words, n
The important words of the block are collected and processing such as addition is performed to enhance protection against errors.

【００２０】ブロック符号化回路５の出力データがパリ
ティ発生回路６に供給される。パリティ発生回路６は、
エラー訂正符号のパリティを発生する。エラー訂正符号
としては、例えばデータのマトリクス状配列の水平方向
および垂直方向のそれぞれに対してエラー訂正符号化を
行う積符号を採用することができる。符号化データおよ
びパリティに対して、シンク（ＳＹＮＣ）ブロック同期
信号およびＩＤ信号が付加される。シンクブロックが連
続する記録データがチャンネル符号化回路７に供給さ
れ、直流分を低減させるためのチャンネル符号化の処理
を受ける。The output data of the block encoding circuit 5 is supplied to a parity generation circuit 6. The parity generation circuit 6
Generate parity of the error correction code. As the error correction code, for example, a product code for performing error correction coding in each of a horizontal direction and a vertical direction of a matrix arrangement of data can be adopted. A sync (SYNC) block synchronization signal and an ID signal are added to the encoded data and parity. The recording data in which the sync blocks are continuous is supplied to the channel encoding circuit 7 and is subjected to a channel encoding process for reducing a DC component.

【００２１】チャンネル符号化回路７の出力データがビ
ットストリームに変換され、さらに記録アンプ８を介し
て回転ヘッドＨに供給され、記録データが磁気テープＴ
上に斜めのトラックとして記録される。通常、複数の回
転ヘッドが使用されるが、簡単のために、一つのヘッド
のみが図示されている。The output data of the channel encoding circuit 7 is converted into a bit stream, and is further supplied to a rotary head H via a recording amplifier 8 so that the recording data is transferred to a magnetic tape T.
Recorded as diagonal tracks on top. Usually, a plurality of rotating heads are used, but only one head is shown for simplicity.

【００２２】磁気テープＴから回転ヘッドＨにより取り
出された再生データは、再生アンプ１１を介してチャン
ネル復号回路１２に供給され、チャンネル符号化の復号
がなされる。チャンネル復号回路１２の出力データがエ
ラー訂正回路１３に供給され、積符号の復号がされる。
エラー訂正回路１３から発生する出力データには、再生
データの他にエラー訂正した後のエラーの有無を示すエ
ラーフラグが含まれる。図１では、エラーフラグの伝送
路が破線により示されている。The reproduction data taken out of the magnetic tape T by the rotary head H is supplied to a channel decoding circuit 12 via a reproduction amplifier 11, and the channel is decoded. The output data of the channel decoding circuit 12 is supplied to the error correction circuit 13, where the product code is decoded.
The output data generated from the error correction circuit 13 includes, in addition to the reproduced data, an error flag indicating the presence or absence of an error after error correction. In FIG. 1, the transmission path of the error flag is indicated by a broken line.

【００２３】エラー訂正回路１３の出力データが重要語
訂正回路１４に供給される。重要語訂正回路１４は、エ
ラーフラグによって、エラーであることが示される重要
語を訂正するものである。重要語訂正回路１４の出力デ
ータがブロック復号回路１５に供給される。この復号回
路１５は、エラーでない重要語を使用してＡＤＲＣ復号
を行い、また、重要語がエラーのブロックに関しては、
重要語訂正回路１４において、訂正された重要語を使用
してＡＤＲＣの復号を行う。重要語訂正回路１４は、エ
ラーを訂正できない場合に、重要語を推定する機能を有
しているのが好ましい。The output data of the error correction circuit 13 is supplied to an important word correction circuit 14. The important word correction circuit 14 corrects an important word indicated as an error by the error flag. Output data of the important word correction circuit 14 is supplied to a block decoding circuit 15. The decoding circuit 15 performs ADRC decoding using an important word that is not erroneous.
The important word correction circuit 14 decodes the ADRC using the corrected important word. It is preferable that the important word correction circuit 14 has a function of estimating an important word when an error cannot be corrected.

【００２４】ブロック復号回路１５では、例えばＡＤＲ
Ｃ復号の場合、量子化コードのビット数を４ビットとす
る時に、各画素の復号値Ｌｉを発生する。この復号値Ｌ
ｉは次式で表される。 Ｌｉ＝〔（ＤＲ／２⁴ ）×ｘｉ＋ＭＩＮ＋０．５〕 ＝〔Δ×ｘｉ＋ＭＩＮ＋０．５〕In the block decoding circuit 15, for example, ADR
In the case of C decoding, when the number of bits of the quantization code is 4 bits, a decoded value Li of each pixel is generated. This decrypted value L
i is represented by the following equation. Li = [(DR / 2 ⁴ ) × xi + MIN + 0.5] = [Δ × xi + MIN + 0.5]

【００２５】但し、ｘｉはコード信号の値、Δは量子化
ステップ、〔 〕はガウス記号である。上式の〔 〕内
の演算を例えばＲＯＭで実現し、最小値ＭＩＮの加算を
行う構成をブロック復号回路１５が有している。Where xi is the value of the code signal, Δ is the quantization step, and [] is the Gaussian symbol. The block decoding circuit 15 has a configuration in which the operation in [] of the above equation is realized by, for example, a ROM and the minimum value MIN is added.

【００２６】ブロック復号回路１５の復号データ、すな
わち、各画素と対応する復元データがディシャフリング
回路１６に供給される。この回路１６は、記録側のシャ
フリング回路４と相補的なもので、ブロックの空間的な
位置を元の位置に戻す処理を行う。ディシャフリング回
路１６の出力データがブロック分解回路１７に供給され
る。ブロック分解回路１７によって、データの順序がブ
ロックの順序からラスター走査の順序へ戻される。ブロ
ック分解回路１７の出力データがエラー修整回路１８に
供給される。エラー修整回路１８は、画素単位でエラー
であるデータを周辺の画素データで補間する。The decoded data of the block decoding circuit 15, that is, restored data corresponding to each pixel is supplied to the deshuffling circuit 16. This circuit 16 is complementary to the shuffling circuit 4 on the recording side, and performs processing for returning the spatial position of the block to the original position. Output data of the deshuffling circuit 16 is supplied to the block decomposition circuit 17. The order of the data is returned from the order of the blocks to the order of the raster scanning by the block decomposition circuit 17. Output data of the block decomposition circuit 17 is supplied to an error correction circuit 18. The error correction circuit 18 interpolates data having an error in pixel units with peripheral pixel data.

【００２７】補間処理としては、空間的な補間回路と時
間方向の補間回路とが順次接続されたものを使用でき
る。空間的補間回路は、エラーフラグを参照し、補間し
ようとする注目画素がエラーのときに、周辺画素でこの
エラー画素を補間する。具体的には、周囲８点（上下、
左右の４点と斜めの４点）の画素のエラーフラグを見
て、最初に水平方向の補間、次に垂直方向の補間、さら
に次に斜め方向の補間、最後に隣の画素で単に置き換え
る補間の優先順序で補間を行なう。補間がなされると、
エラーフラグがリセットされる。この空間的補間回路で
補間できなかった画素データがこの時間方向補間回路で
補間される。時間方向補間回路は、エラーの画素と空間
的に同一位置の以前のフレームの画素データによって、
このエラーの画素を置き換えるものである。エラー修整
回路１８の出力データがＤ／Ａ変換器１９に供給され、
出力端子２０には、各画素と対応し、ラスター走査の順
序の復元データが得られる。As the interpolation processing, one in which a spatial interpolation circuit and a time-direction interpolation circuit are sequentially connected can be used. The spatial interpolation circuit refers to the error flag and, when the target pixel to be interpolated has an error, interpolates the error pixel with the surrounding pixels. Specifically, eight points around (up, down,
Look at the error flags of the four (left and right and four diagonal) pixels, first interpolate in the horizontal direction, then interpolate in the vertical direction, then interpolate in the diagonal direction, and finally interpolate by simply replacing with the next pixel Interpolation is performed in priority order. When interpolation is performed,
The error flag is reset. Pixel data that could not be interpolated by the spatial interpolation circuit is interpolated by the time direction interpolation circuit. The temporal direction interpolation circuit uses the pixel data of the previous frame spatially at the same position as the pixel of the error,
This error pixel is replaced. The output data of the error correction circuit 18 is supplied to a D / A converter 19,
At the output terminal 20, restored data corresponding to each pixel and in the order of raster scanning is obtained.

【００２８】上述のディジタルＶＴＲにおける重要語の
処理について、以下に説明する。第１の処理方法は、ｎ
個のブロックに関する重要語ＤＲｉ、ＭＩＮｉ（ｉ＝１
〜ｎ）の加算値ＤＲ−ＳＵＭｉ、ＭＩＮ−ＳＵＭｉを形
成し、この加算値を記録するものである。すなわち、 ＤＲ−ＳＵＭｊ＝ΣＤＲｉ ・・・(1) ＭＩＮ−ＳＵＭｊ＝ΣＭＩＮｉ・・・(2) ここで、Σは、ｉ＝１からｉ＝ｎのものを加算すること
を意味する。The processing of important words in the above-described digital VTR will be described below. The first processing method is n
Terms DRi, MINi (i = 1)
To n) to form the added values DR-SUMi and MIN-SUMi, and record the added values. That is, DR-SUMj = ΣDRi (1) MIN-SUMj = ΣMINi (2) Here, Σ means to add i = 1 to i = n.

【００２９】記録／再生の過程で発生するエラーによっ
て、ｋ番目のブロックのＤＲｋがエラーとなり、他の重
要語が正しい場合には、加算値ＤＲ−ＳＵＭｊからｋ番
目のＤＲｋを除くｎ−１個のダイナミックレンジＤＲの
加算値を減算することで正しいＤＲｋ＊を求めることが
できる。すなわち、 ＤＲｋ＊＝ＤＲ−ＳＵＭｊ−ΣＤＲｉ・・・(3) ここで、＊は、復元されたものを意味し、Σは、ｉ＝１
からｉ＝ｎで、ｉ＝ｋを除いたＤＲｉの加算を意味す
る。このように、重要語の加算値が正しく、１個の重要
語（ＤＲｋ、ＭＩＮｋ）がエラーの場合には、そのエラ
ーを訂正することができる。Due to an error that occurs during the recording / reproducing process, the DRk of the k-th block becomes an error. If other important words are correct, the sum DR-SUMj excluding the k-th DRk excluding the k-th DRk The correct DRk * can be obtained by subtracting the added value of the dynamic range DR. That is, DRk * = DR-SUMj-ΣDRi (3) where * means a restored one, and Σ means i = 1
From i to n, i.e., the addition of DRi excluding i = k. In this way, when the added value of the important words is correct and one of the important words (DRk, MINk) is an error, the error can be corrected.

【００３０】ｎ個の重要語の中で、２個以上の重要語が
エラーの場合には、訂正できないが、付加情報をブロッ
ク復号回路１５に送る。例えばＤＲｕとＤＲｖの２個の
ＤＲがエラーの場合には、付加情報として、 ＤＲｕ，ｖ＝ＤＲ−ＳＵＭｊ−ΣＤＲｉ・・・(4) ここで、Σは、ｉ＝１からｉ＝ｎで、ｉ＝ｕ、ｉ＝ｖを
除くＤＲｉの加算を意味する。When two or more important words out of the n important words are in error, they cannot be corrected, but send additional information to the block decoding circuit 15. For example, if two DRs DRu and DRv are errors, as additional information, DRu, v = DR-SUMj- {DRi ... (4) where こ こ is from i = 1 to i = n, It means addition of DRi except i = u and i = v.

【００３１】この付加情報は、ブロック復号回路１５に
おける重要語の推定の精度の向上に役立つ。ブロック復
号回路１５において、ＤＲｕおよびＤＲｖを最小自乗法
等で推定して推定値ＤＲｕ´，ＤＲｖ´が得られる。Ｄ
Ｒｕ，ｖ＝ＤＲｕ＋ＤＲｖであるから、推定誤差の平均
値ｈを次式で計算する。 ｈ＝１／２（ＤＲｕ，ｖ−ＤＲｕ´−ＤＲｖ´）・・・(5) そして、推定値ＤＲｕ´＋ｈ、ＤＲｖ´＋ｈと補正する
ことによって、推定の精度を向上できる。This additional information is useful for improving the accuracy of the key word estimation in the block decoding circuit 15. In the block decoding circuit 15, DRu and DRv are estimated by the method of least squares or the like, and estimated values DRu ′ and DRv ′ are obtained. D
Since Ru, v = DRu + DRv, the average value h of the estimation error is calculated by the following equation. h = １ ／ (DRu, v−DRu′−DRv ′) (5) By correcting the estimated values DRu ′ + h and DRv ′ + h, the accuracy of the estimation can be improved.

【００３２】図２は、上述の重要語の訂正を行うための
重要語訂正回路１４の一例である。図２において、前段
のエラー訂正回路１３からのエラーフラグが破線の経路
で示されている。エラーフラグは、ダイナミックレンジ
ＤＲ、最小値ＭＩＮ、量子化コードの各サンプルについ
て、それぞれエラーの有無を示す１ビットのデータであ
る。再生データおよびエラーフラグが遅延回路２１を介
して重要語訂正回路２２に供給される。また、再生デー
タおよびエラーフラグが訂正重要語生成回路２３にも供
給される。さらに、エラーフラグがカウンタ２４に供給
される。FIG. 2 shows an example of the important word correction circuit 14 for correcting the above important words. In FIG. 2, the error flag from the error correction circuit 13 at the preceding stage is indicated by a broken line. The error flag is 1-bit data indicating the presence or absence of an error for each sample of the dynamic range DR, the minimum value MIN, and the quantization code. The reproduced data and the error flag are supplied to the important word correction circuit 22 via the delay circuit 21. The reproduced data and the error flag are also supplied to the correction important word generation circuit 23. Further, an error flag is supplied to the counter 24.

【００３３】カウンタ２４は、加算値ＤＲ−ＳＵＭ，Ｍ
ＩＮ−ＳＵＭを構成するｎ−１の重要語のエラーフラグ
を計数する。カウンタ２４の計数値が判定回路２５に供
給され、判定回路２５は、計数値を参照して判定結果を
発生し、この判定結果が訂正重要語生成回路２３および
重要語訂正回路２２に供給される。判定結果に応答して
重要語の訂正および付加情報の生成が回路２３において
なされ、重要語訂正回路２２が判定結果に応じて制御さ
れる。判定結果は、次の３個の場合を区別するものであ
る。ダイナミックレンジＤＲについて述べるが、最小値
ＭＩＮの処理も同様であるので、その説明を省略する。The counter 24 calculates the sum DR-SUM, M
The error flags of the n-1 key words constituting the IN-SUM are counted. The count value of the counter 24 is supplied to the determination circuit 25, and the determination circuit 25 generates a determination result with reference to the count value, and the determination result is supplied to the corrected important word generation circuit 23 and the important word correction circuit 22. . Correction of an important word and generation of additional information are performed in the circuit 23 in response to the determination result, and the important word correction circuit 22 is controlled according to the determination result. The determination result is for distinguishing the following three cases. The dynamic range DR will be described, but the processing of the minimum value MIN is the same, so that the description is omitted.

【００３４】（１）加算値ＤＲ−ＳＵＭおよびＤＲｉが
全て正しい 入力データおよびエラーフラグが遅延回路２１で時間合
わせされ、重要語訂正回路２２を単に通過する。 （２）加算値ＤＲ−ＳＵＭが正しく、１個のＤＲｋがエ
ラーである 訂正重要語生成回路２３が上述の式（３）の演算によっ
て、正しいＤＲｋを計算する。重要語訂正回路２２は、
遅延回路２１からのＤＲｋに代えて訂正されたＤＲｋを
選択し、ＤＲｋのエラーフラグをクリアする。 （３）加算値ＤＲ−ＳＵＭが正しく、２個以上のＤＲが
エラーである 重要語訂正回路２２は、遅延回路２１を介された入力デ
ータおよびエラーフラグを単に通過させる。訂正重要語
生成回路２３は、上述の式（４）の計算を行ない、付加
情報を発生する。この付加情報がブロック復号回路１５
に渡される。(1) The sums DR-SUM and DRi are all correct. The input data and the error flag are time-aligned by the delay circuit 21 and simply pass through the important word correction circuit 22. (2) The added value DR-SUM is correct and one DRk is an error. The correction important word generation circuit 23 calculates the correct DRk by the operation of the above equation (3). The important word correction circuit 22
The corrected DRk is selected instead of the DRk from the delay circuit 21, and the error flag of DRk is cleared. (3) The added value DR-SUM is correct and two or more DRs are in error. The important word correction circuit 22 simply passes the input data and the error flag passed through the delay circuit 21. The correction important word generation circuit 23 performs the calculation of the above equation (4) to generate additional information. This additional information is sent to the block decoding circuit 15
Passed to.

【００３５】加算値を構成するｎ個の重要語の組合せと
しては、種々のパターンが考えられる。図３は、シンク
ブロックのデータ構成の一例である。１トラックに記録
される５個のシンクブロックが図３では、垂直方向に重
ねられて示されている。各シンクブロックの先頭には、
ブロック同期信号とＩＤ信号とが付加され、各シンクブ
ロックの終わりには、積符号の内符号のパリティが付加
されるが、これらについての図示が省略されている。Various patterns are conceivable as a combination of n important words constituting the added value. FIG. 3 is an example of a data configuration of a sync block. In FIG. 3, five sync blocks recorded on one track are vertically overlapped. At the beginning of each sync block,
The block synchronization signal and the ID signal are added, and the parity of the inner code of the product code is added at the end of each sync block, but these are not shown.

【００３６】各シンクブロックには、４個のＡＤＲＣブ
ロックの符号化データが格納される。例えば第１のシン
クブロックには、４個のＡＤＲＣブロックの符号化出力
の重要語ＤＲ１〜ＤＲ４とＭＩＮ１〜ＭＩＮ４と４個の
ＡＤＲＣブロックの重要語の加算値ＤＲ−ＳＵＭ１（＝
ＤＲ１＋ＤＲ２＋ＤＲ３＋ＤＲ４）、ＭＩＮ−ＳＵＭ１
（＝ＭＩＮ１＋ＭＩＮ２＋ＭＩＮ３＋ＭＩＮ４）とが格
納される。重要語が１バイト長であり、加算値が２バイ
ト長（少なくとも１０ビット）である。各シンクブロッ
クのデータ領域の残りのｌの長さの領域には、その他の
符号化データ（すなわち、量子化データ）が配される。
従って、１シンクブロックのデータ領域の長さは、（１
２＋ｌ）バイトであり、１トラックには、Ｌ₁ ×Ｌ₂ ＝
５×（１２＋ｌ）バイトが記録される。Each sync block stores encoded data of four ADRC blocks. For example, in the first sync block, the added values DR-SUM1 (= important words DR1 to DR4 and MIN1 to MIN4 of the encoded outputs of the four ADRC blocks and the important words of the four ADRC blocks are output.
DR1 + DR2 + DR3 + DR4), MIN-SUM1
(= MIN1 + MIN2 + MIN3 + MIN4) are stored. The important word is 1 byte long, and the added value is 2 bytes long (at least 10 bits). Other encoded data (that is, quantized data) is arranged in the remaining l-length area of the data area of each sync block.
Therefore, the length of the data area of one sync block is (1
2 + l) bytes, and one track has L ₁ × L ₂ =
5 × (12 + 1) bytes are recorded.

【００３７】ディジタルＶＴＲの記録／再生の過程で発
生するバーストエラーによって、重要語および加算値の
両者がエラーとなることを避けるために、これらのデー
タは、異なるシンクブロックに配しても良い。図３中の
Ｌ１（＝５）個のシンクブロックを単位として重要語お
よび加算値の配されるシンクブロックが異ならされる。
一例として、第１シンクブロックの重要語の加算値が第
３シンクブロックのＤＲ−ＳＵＭ３、ＭＩＮ−ＳＵＭ３
として配されるように、５個のシンクブロックを単位と
して、加算値のシャフリングがなされる。These data may be allocated to different sync blocks in order to avoid an error in both the important word and the added value due to a burst error occurring during the recording / reproducing process of the digital VTR. The sync block to which the important word and the added value are arranged is made different in units of L1 (= 5) sync blocks in FIG.
As an example, the sum of the important words of the first sync block is DR-SUM3, MIN-SUM3 of the third sync block.
Is shuffled in units of five sync blocks.

【００３８】重要語および加算値を異なるトラックに分
離して記録することも、ヘッドクロッグに起因するバー
ストエラーの対策として有効である。例えば図４に示す
ように、４個の回転ヘッドによって並列に４個のトラッ
クＴ１〜Ｔ４がそれぞれ磁気テープ上に形成され、各ト
ラックに重要語（ＤＲ、ＭＩＮ）および量子化データＱ
が記録される時には、次のようにして、重要語および加
算値が記録される。Separately recording the important word and the added value on different tracks is also effective as a measure against a burst error caused by head clog. For example, as shown in FIG. 4, four tracks T1 to T4 are formed on a magnetic tape in parallel by four rotating heads, and an important word (DR, MIN) and quantized data Q
Is recorded, an important word and an added value are recorded as follows.

【００３９】第１トラックＴ１、第２トラックＴ２、第
３トラックＴ３の中から１個ずつの重要語例えばＤＲ１
１、ＤＲ２１、ＤＲ３１を選択し、これらの加算値を第
４トラックの加算値記録領域（図示せず）に格納する。
次に、トラックＴ４、Ｔ１、Ｔ２の中から各１個ずつの
ＤＲ４２、ＤＲ１２、ＤＲ２２を選択し、これらの加算
値をトラックＴ３の加算値記録領域に格納する。その次
には、トラックＴ３、Ｔ４、Ｔ１の中から各１個ずつの
ＤＲ３３、ＤＲ４３、ＤＲ１３を選択し、これらの加算
値をトラックＴ２の加算値記録領域に格納する。最小値
ＭＩＮについても同様である。このように、４トラック
を単位として、加算すべき重要語を持ってくるトラック
を順番にずらす。そして、求められた加算値は、重要語
を持ってきたトラック以外のトラックに記録する。One important word, for example, DR1 from the first track T1, the second track T2, and the third track T3
1, DR21 and DR31 are selected, and the added value of these is stored in an added value recording area (not shown) of the fourth track.
Next, one DR42, DR12, and DR22 is selected from each of the tracks T4, T1, and T2, and the added value is stored in the added value recording area of the track T3. Next, one of each of the tracks T33, T4, and T1 is selected from DR33, DR43, and DR13, and the added value of these is stored in the added value recording area of the track T2. The same applies to the minimum value MIN. In this way, the tracks bringing important words to be added are shifted in order in units of four tracks. Then, the obtained addition value is recorded on a track other than the track that brought the important word.

【００４０】このようなトラック分配を行うと、例えば
第２トラックのデータ（ＤＲ２１等）が全体としてヘッ
ドクロッグによって再生できず、第１および第３トラッ
クのデータＤＲ１１、ＤＲ３１と第４トラックの加算値
を再生できたとすると、ＤＲ２１を復元することができ
る。他の第２トラックの重要語についても、同様にして
第１、第３、第４トラックのデータから形成できる。ト
ラックＴ２の量子化データＱ２１については、周辺の正
しい画素データを使用した補間によって修整される。こ
のように、第２トラックのデータを復元することが可能
となる。When such track distribution is performed, for example, the data (eg, DR21) of the second track cannot be reproduced as a whole by the head clog, and the data DR11, DR31 of the first and third tracks and the added value of the fourth track. Can be reproduced, the DR 21 can be restored. The other important words on the second track can be similarly formed from the data on the first, third, and fourth tracks. The quantized data Q21 of the track T2 is modified by interpolation using surrounding correct pixel data. Thus, the data of the second track can be restored.

【００４１】以上の例では、ｎ個の重要語から１個の加
算値を形成している。しかしながら、一般的にｎ個の重
要語加算値が格納されて、ｍ個の重要語を加算して１個
の重要語加算値を作るとすると、 Σａ（ｉ，ｊ）×ＤＲｊ＝ＤＲ−ＳＵＭｉ（ｉ＝０〜ｎ−１）・・・(6) 但し、Σは、ｊ＝０からｊ＝ｍ−１までの加算を意味
し、ａ（ｉ，ｊ）は、どのＤＲを加えるかを示す加算パ
ターンである。上式の連立方程式を解くことによって、
複数のエラーの重要語ＤＲｊを訂正できる。但し、加算
値のデータ量が増大し、圧縮効率の低下が生じる。In the above example, one addition value is formed from n important words. However, in general, if n important word addition values are stored and m important words are added to form one important word addition value, Σa (i, j) × DRj = DR−SUMi (I = 0 to n-1) (6) where Σ means addition from j = 0 to j = m−1, and a (i, j) indicates which DR to add. It is an addition pattern shown. By solving the above simultaneous equations,
The important word DRj of a plurality of errors can be corrected. However, the data amount of the added value increases, and the compression efficiency decreases.

【００４２】次に、加算値に必要なビット数を低減する
ための幾つかの方法について説明する。図４の例のよう
に、３個のトラックから選択した重要語（各８ビット）
を加算して生じる加算値は、１０ビット必要である。４
個までの重要語の加算値は１０ビットに収まる。ＤＲ−
ＳＵＭとＭＩＮ−ＳＵＭとの合計で２０ビットとなる。
一つのＡＤＲＣブロックから発生した符号化データを複
数のシンクブロックに格納し、各シンクブロックに同一
の重要語を格納するのと比較すると、冗長度を下げるこ
とができる。しかしながら、なお、加算値の２０ビット
は、冗長度として小さいとは言えない。Next, several methods for reducing the number of bits required for the added value will be described. Important words (8 bits each) selected from three tracks as in the example of FIG.
Requires 10 bits. 4
The added value of up to the important words can be accommodated in 10 bits. DR-
The total of SUM and MIN-SUM is 20 bits.
The redundancy can be reduced as compared with storing encoded data generated from one ADRC block in a plurality of sync blocks and storing the same important word in each sync block. However, the 20 bits of the added value cannot be said to be small as redundancy.

【００４３】この加算値のビット数を削減する方法の一
つは、加算値の下位８ビットのみを伝送（または記録）
するものである。ここで、下位８ビットを選択する論理
を記号Ｌ８で表すと、ダイナミックレンジＤＲの加算値
は、下式で表すことができる。One of the methods for reducing the number of bits of this addition value is to transmit (or record) only the lower 8 bits of the addition value.
Is what you do. Here, if the logic for selecting the lower 8 bits is represented by a symbol L8, the added value of the dynamic range DR can be represented by the following expression.

【００４４】 ＤＲ−ＳＵＭ´＝Ｌ８〔ΣＤＲｉ〕・・・(7) Σは、ｉ＝１からｉ＝ｎまでの加算を意味する。同様
に、最小値ＭＩＮの加算値は、 ＭＩＮ−ＳＵＭ´＝Ｌ８〔ΣＭＩＮｉ〕・・・(8) Σは、ｉ＝１からｉ＝ｎまでの加算を意味する。DR-SUM ′ = L8 [{DRi] (7)} means addition from i = 1 to i = n. Similarly, the added value of the minimum value MIN is: MIN−SUM ′ = L8 [{MINi] (8)} means addition from i = 1 to i = n.

【００４５】このような処理を記録側で行なった場合
で、ｊ番目のブロックのＤＲｊがエラーであったとする
と、これは、次式で正しく復元される。 ＤＲｊ＊＝Ｌ８〔 256＋ＤＲ−ＳＵＭ´−Ｌ８〔ΣＤＲｉ＋Σ´ＤＲｉ〕〕・ ・・(9) ＊は、復元値を意味し、Σは、ｉ＝１〜ｊ−１の加算を
意味し、Σ´は、ｉ＝ｊ＋１〜ｎの加算を意味する。２
５６の加算は、ＤＲｊ＊が負となることを防止するため
である。If such processing is performed on the recording side, and DRj of the j-th block is an error, this is correctly restored by the following equation. DRj * = L8 [256 + DR-SUM'-L8 [ΣDRi + Σ'DRi]] (9) * indicates a restored value, Σ indicates addition of i = 1 to j−1, and Σ ′ Means the addition of i = j + 1 to n. 2
The addition of 56 is for preventing DRj * from becoming negative.

【００４６】つまり、ｎ個のブロックのダイナミックレ
ンジＤＲの内で、エラーが１個のみで、加算値ＤＲ−Ｓ
ＵＭ´がエラーでなければ、正しく復元できる。最小値
ＭＩＮについても同様である。すなわち、 ＭＩＮｊ＊＝Ｌ８〔 256＋ＭＩＮ−ＳＵＭ´−Ｌ８〔ΣＭＩＮｉ＋Σ´ＭＩＮ ｉ〕〕・・・(10) ＊は、復元値を意味し、Σは、ｉ＝１〜ｊ−１の加算を
意味し、Σ´は、ｉ＝ｊ＋１〜ｎの加算を意味する。２
５６の加算は、ＭＩＮｊ＊が負となることを防止するた
めである。That is, in the dynamic range DR of n blocks, if there is only one error and the added value DR-S
If UM 'is not an error, it can be correctly restored. The same applies to the minimum value MIN. That is, MINj * = L8 [256 + MIN-SUM'-L8 [ΣMINi + Σ'MINi]] (10) * means a restored value, and Σ means addition of i = 1 to j-1. , Σ ′ mean the addition of i = j + 1 to n. 2
The addition of 56 is for preventing MINj * from becoming negative.

【００４７】以上のようにして、重要語を加算し、その
加算値の下位８ビットを伝送することで、加算値のビッ
ト数が削減でき、冗長度が高くなることを抑えることが
できる。As described above, by adding important words and transmitting the lower 8 bits of the added value, the number of bits of the added value can be reduced, and the increase in redundancy can be suppressed.

【００４８】上述の実施例では、単純加算値を形成して
いる。しかし、排他的論理和（ＥＸＯＲ）を単純加算の
代わりに使用することで、ビット数が８ビットよりも増
加しない。ＥＸＯＲを◎で表すと、次のように、重要語
の加算値を生成する。In the above embodiment, the simple addition value is formed. However, by using exclusive OR (EXOR) instead of simple addition, the number of bits does not increase more than 8 bits. When EXOR is represented by ◎, an added value of an important word is generated as follows.

【００４９】 ＤＲ−ＥＸ＝ＤＲ１◎ＤＲ２◎・・・◎ＤＲｎ ・・・(11) ＭＩＮ−ＥＸ＝ＭＩＮ１◎ＭＩＮ２◎・・・◎ＭＩＮｎ ・・・(12)DR-EX = DR1 DR2 ◎ DRn MIN-EX = MIN1 MIN2 ◎ MINn (12)

【００５０】さて、ｊ番目のＤＲｊがエラーと想定する
と、ＤＲ−ＥＸおよびその他のＤＲがエラーでない場合
には、これが次式で正しく復元できる。 ＤＲｊ＊＝ＤＲ−ＥＸ◎（ＤＲ１◎ＤＲ２◎・・・◎ＤＲj-1 ◎ＤＲj+1 ◎・ ・・◎ＤＲｎ）・・・(13) 最小値ＭＩＮについても同様に、 ＭＩＮｊ＊＝ＭＩＮ−ＥＸ◎（ＭＩＮ１◎ＭＩＮ２◎・・・◎ＭＩＮj-1 ◎Ｍ ＩＮj+1 ◎・・・◎ＭＩＮｎ）・・・(14) で訂正できる。Now, assuming that the j-th DRj is an error, if the DR-EX and other DRs are not errors, this can be correctly restored by the following equation. DRj * = DR−EX ◎ (DR1 ◎ DR2 ◎ ・ ・ ・ ◎ DRj-1 ◎ DRj + 1 ◎ DRn) ・ ・ ・ (13) Similarly, for the minimum value MIN, MINj * = MIN-EX ◎ (MIN1 ◎ MIN2 ◎ ◎ MINj-1 ◎ M INj +1 ◎ ◎ MINn) (14)

【００５１】さらに、単純加算の値の代わりに、ｎ個の
重要語の平均値を伝送するようにしても、ビット数の増
大を抑えることができる。平均値をＤＲ−ＡＶで表す
と、次のように、重要語の平均値を生成する。 ＤＲ−ＡＶ＝（ＤＲ１＋ＤＲ２＋・・・＋ＤＲｎ）／ｎ ・・・(15) ＭＩＮ−ＡＶ＝（ＭＩＮ１＋ＭＩＮ２＋・・・＋ＭＩＮｎ）／ｎ ・・・(16)Further, even if an average value of n important words is transmitted instead of the value of the simple addition, an increase in the number of bits can be suppressed. When the average value is represented by DR-AV, the average value of the important words is generated as follows. DR-AV = (DR1 + DR2 +... + DRn) / n (15) MIN-AV = (MIN1 + MIN2 +... + MINn) / n (16)

【００５２】さて、ｊ番目のＤＲｊがエラーと想定する
と、ＤＲ−ＡＶおよびその他のＤＲがエラーでない場合
には、これが次式で正しく復元できる。 ＤＲｊ＊＝ｎ×ＤＲ−ＡＶ−（ＤＲ１＋ＤＲ２＋・・・＋ＤＲj-1 ＋ＤＲj+1 ＋・・・＋ＤＲｎ） ・・・(17) 最小値ＭＩＮについても同様に、 ＭＩＮｊ＊＝ｎ×ＭＩＮ−ＡＶ−（ＭＩＮ１＋ＭＩＮ２＋・・・＋ＭＩＮj-1 ＋ＭＩＮj+1 ＋・・・＋ＭＩＮｎ）・・・(18) で訂正できる。Now, assuming that the j-th DRj is an error, if the DR-AV and the other DRs are not errors, this can be correctly restored by the following equation. DRj * = n × DR-AV- (DR1 + DR2 +... + DRj-1 + DRj + 1 +... + DRn) (17) Similarly, for the minimum value MIN, MINj * = n × MIN-AV- ( MIN1 + MIN2 +... + MINj-1 + MINj + 1 +... + MINn) (18)

【００５３】以上の例では、加算値をダイナミックレン
ジＤＲと最小値ＭＩＮとのそれぞれについて形成してい
る。上述のように、単純加算の場合に、加算値のビット
数が増大する。ここで、８ビットの画素データに関して
は、次の関係式が成立することに注目する。 ＤＲ＋ＭＩＮ≦２５５・・・(19)In the above example, the added value is formed for each of the dynamic range DR and the minimum value MIN. As described above, in the case of the simple addition, the number of bits of the added value increases. Here, it is noted that the following relational expression holds for 8-bit pixel data. DR + MIN ≦ 255 (19)

【００５４】つまり、同じブロックに関するダイナミッ
クレンジＤＲと最小値ＭＩＮとをペアで扱うことによ
り、加算値のビット数を８ビットに抑えることができ
る。このダイナミックレンジＤＲおよび最小値ＭＩＮの
ペアの加算値をＳ−ＳＵＭとすると、 Ｓ−ＳＵＭ＝Σ（ＤＲｉ＋ＭＩＮｉ）・・・(20) と表される。Σは、ｉ＝１〜ｉ＝ｎの加算を意味する。
ｎ＝３の例では、Ｓ−ＳＵＭが１０ビットで表現でき
る。単純加算の値と比較して、ビット数を半分とするこ
とができる。That is, by handling the dynamic range DR and the minimum value MIN of the same block as a pair, the number of bits of the added value can be suppressed to 8 bits. Assuming that the sum of the pair of the dynamic range DR and the minimum value MIN is S-SUM, S-SUM = Σ (DRi + MINi) (20) Σ means addition of i = 1 to i = n.
In the example where n = 3, S-SUM can be represented by 10 bits. Compared to the value of simple addition, the number of bits can be halved.

【００５５】さて、ｊ番目のＤＲｊがエラーと想定する
と、Ｓ−ＳＵＭおよびその他の重要語がエラーでない場
合には、これが次式で正しく復元できる。 ＤＲｊ＊＝Ｓ−ＳＵＭ−（（ΣＤＲｉ＋Σ′ＤＲｉ）＋ΣＭＩＮｉ） ・・・ （２１） ＊は、復元値を意味し、Σは、ｉ＝１〜ｊ−１の加算を
意味し、Σ′は、ｉ＝ｊ＋１〜ｎの加算を意味する。Now, assuming that the j-th DRj is an error, if the S-SUM and other important words are not errors, this can be correctly restored by the following equation. DRj * = S−SUM − ((ΣDRi + Σ′DRi) + ΣMINi) (21) * means a restored value, Σ means addition of i = 1 to j−1, and Σ ′ means It means the addition of i = j + 1 to n.

【００５６】最小値ＭＩＮについても同様である。すな
わち、 ＭＩＮｊ＊＝Ｓ−ＳＵＭ−（（ΣＭＩＮｉ＋Σ′ＭＩＮｉ）＋ΣＤＲｉ） ・ ・・（２２） ＊は、復元値を意味し、Σは、ｉ＝１〜ｊ−１の加算を
意味し、Σ′は、ｉ＝ｊ＋１〜ｎの加算を意味する。The same applies to the minimum value MIN. That is, MINj * = S−SUM − ((ΣMINi + Σ′MINi) + ΣDRi) (22) * indicates a restored value, Σ indicates addition of i = 1 to j−1, and Σ ′ Means the addition of i = j + 1 to n.

【００５７】以上のようにして、同一ブロックのＤＲと
ＭＩＮとをペアにして加算し、その加算値を記録するこ
とで、少ない冗長度で、エラーの起こった冗長の訂正を
行うことができる。As described above, by adding the DR and MIN of the same block as a pair and recording the added value, it is possible to correct the error-caused redundancy with a small degree of redundancy.

【００５８】以上の実施例のように、加算値、その下位
８ビットデータ、排他的論理和の加算値、平均値、また
は、ペアの加算値を形成して、伝送した場合、受信（再
生）側においてのエラー処理（例えばダイナミックレン
ジＤＲに関して）の流れの一例を図５に示す。As in the above-described embodiment, when an added value, its lower 8-bit data, an added value of an exclusive OR, an average value, or an added value of a pair are formed and transmitted, reception (reproduction) is performed. FIG. 5 shows an example of the flow of error processing (for example, regarding the dynamic range DR) on the side.

【００５９】まず、加算値に関してエラーの有無がステ
ップ３１で調べられる。エラーが無いときは、処理が終
了する。エラーがあるときには、次のステップ３２にお
いて、シンクブロック内のダイナミックレンジＤＲにエ
ラーがあるかどうか調べられる。ここでは、加算値が同
一シンクブロック内のｎ個のＤＲから形成されているも
のとする。エラーが無いときは、処理が終了する。First, the presence or absence of an error in the added value is checked in step 31. If there is no error, the process ends. If there is an error, in the next step 32, it is checked whether there is an error in the dynamic range DR in the sync block. Here, it is assumed that the addition value is formed from n DRs in the same sync block. If there is no error, the process ends.

【００６０】エラーがあるときには、さらに次のステッ
プ３３において、ｎ個内でエラーが２以上かどうかが調
べられる。エラーが２以上でないとき、すなわち、エラ
ーが１のときは、ステップ３５に処理が移行し、上述の
ように、このエラーが加算値と他の正しいＤＲを使用し
て訂正される。If there is an error, it is checked in the next step 33 whether or not there are two or more errors within n. If the error is not 2 or more, that is, if the error is 1, the process proceeds to step 35, where the error is corrected using the added value and other correct DR as described above.

【００６１】エラーが２個以上の場合には、付加情報が
形成され、これが次のブロック復号化回路へ伝送される
（ステップ３４）。これで、処理が終了する。図５の処
理は、最小値ＭＩＮについても、同様である。If there are two or more errors, additional information is formed and transmitted to the next block decoding circuit (step 34). This ends the processing. The processing in FIG. 5 is the same for the minimum value MIN.

【００６２】ここで、エラー訂正符号化としては、シン
クブロック内のデータに関してのエラー訂正符号化と複
数のシンクブロックの縦方向のエラー訂正符号化とを組
み合わせる積符号が使用されることが多い。そして、実
際には、複数のデータ（バイト）の中でエラーであるも
のがエラー訂正符号の能力を超える時には、その複数の
データの全体がエラーデータとされる。従って、複数の
データ中でも、重要語およびその加算値が実際にエラー
でない確率の場合も結構存在する。ダイナミックレンジ
ＤＲについて、そのような一例を以下に示す。エラーフ
ラグの“０”は、正しいことを表し、その“１”は、エ
ラーがあることを表す。Here, as the error correction coding, a product code combining error correction coding for data in a sync block and vertical error correction coding of a plurality of sync blocks is often used. Actually, when an error among a plurality of data (bytes) exceeds the capability of the error correction code, the whole of the plurality of data is regarded as error data. Therefore, even among a plurality of data , there are quite a few cases in which the important words and their added values are not actually errors. An example of such a dynamic range DR is shown below. "0" of the error flag indicates that it is correct, and "1" indicates that there is an error.

【００６３】[0063]

【表１】 [Table 1]

【００６４】そこで、重要語の訂正処理として、図６に
示すように、加算値と各ダイナミックレンジＤＲを加算
した値とが一致するかどうかを調べるステップ４６を図
５の処理に対して追加する。図６中で、ステップ４１〜
４５は、図５中のステップ３１〜３５とそれぞれ対応す
るものである。そして、これが一致する時には、ステッ
プ４７で示すように、重要語および加算値が正しいもの
として、エラーフラグをリセットする。そして、処理が
完了する。Therefore, as an important word correction process, as shown in FIG. 6, a step 46 for checking whether or not the added value and the value obtained by adding each dynamic range DR coincide with each other is added to the process of FIG. . In FIG.
Reference numeral 45 corresponds to each of steps 31 to 35 in FIG. Then, when they match, as shown in step 47, it is determined that the important word and the added value are correct, and the error flag is reset. Then, the process is completed.

【００６５】上述の表の例では、エラーフラグが全てリ
セットされる。但し、この表において、再生されたＤＲ
１の値が２３で、再生されたＤＲ３の値が１２６である
時には、これらの誤差が相殺して、加算値ＤＲ−ＳＵＭ
が４０８となってしまう。しかしながら、、このような
確率は、比較的低く、重要語が正しいにもかかわらず、
エラーと判断されることを回避できる利点は大きい。In the example of the above table, all the error flags are reset. However, in this table, the reproduced DR
When the value of 1 is 23 and the value of the reproduced DR3 is 126, these errors cancel out, and the added value DR-SUM
Becomes 408. However, such probabilities are relatively low, and despite the correct key words,
The advantage of avoiding the determination of an error is great.

【００６６】以上の実施例は、固定長ＡＤＲＣにおける
重要語（ダイナミックレンジＤＲおよび最小値ＭＩＮ）
の処理である。この発明は、固定長ＡＤＲＣに限らず、
可変長ＡＤＲＣの重要語（ＤＲおよびＭＩＮ）に対して
も適用できる。さらに、この発明は、可変長ＡＤＲＣに
おける量子化ビット数の情報のエラー対策としても有効
なものである。次に、可変長ＡＤＲＣの量子化ビット数
の情報に対して、この発明を適用した実施例について説
明する。In the above embodiment, the key words (dynamic range DR and minimum value MIN) in the fixed length ADRC are used.
This is the process. The present invention is not limited to the fixed length ADRC,
It can be applied to the important words (DR and MIN) of the variable length ADRC. Further, the present invention is also effective as a countermeasure against errors in the information on the number of quantization bits in the variable length ADRC. Next, an embodiment in which the present invention is applied to information on the number of quantization bits of the variable length ADRC will be described.

【００６７】可変長ＡＤＲＣは、上述の固定長ＡＤＲＣ
の効率をより改善するものであって、量子化ビット数と
して、例えば０、１、２、３ビット（０ビットは、量子
化コードを伝送しないことを意味する）を用意し、ダイ
ナミックレンジＤＲが大きい時には、量子化ビット数を
多くし、これが小さい時には、量子化ビット数を少なく
するものである。従って、各ブロックに割り当てられる
量子化ビット数は、各ブロックのダイナミックレンジＤ
Ｒから知ることができる。より具体的には、４個のしき
い値Ｔ１、Ｔ２、Ｔ３、Ｔ４が用意され、（ＤＲ＜Ｔ
１）の場合には、割り当てビット数ｎが０とされ（即
ち、コード信号が伝送されず）、（Ｔ１≦ＤＲ＜Ｔ２）
の場合には、（ｎ＝１）とされ、（Ｔ２≦ＤＲ＜Ｔ３）
の場合には、（ｎ＝２）とされ、（Ｔ３≦ＤＲ＜Ｔ４）
の場合には、（ｎ＝３）とされ、（Ｔ４≦ＤＲ）の場合
には、（ｎ＝４）とされる。The variable length ADRC is the same as the fixed length ADRC described above.
The number of quantization bits is, for example, 0, 1, 2, and 3 bits (0 bits mean that no quantization code is transmitted), and the dynamic range DR is When it is large, the number of quantization bits is increased, and when it is small, the number of quantization bits is decreased. Therefore, the number of quantization bits assigned to each block is determined by the dynamic range D of each block.
You can know from R. More specifically, four thresholds T1, T2, T3, and T4 are prepared, and (DR <T
In the case of 1), the assigned bit number n is set to 0 (that is, no code signal is transmitted), and (T1 ≦ DR <T2)
In the case of (n = 1), (T2 ≦ DR <T3)
In the case of (n = 2), (T3 ≦ DR <T4)
In the case of (n = 3), it is set to (n = 4) in the case of (T4 ≦ DR).

【００６８】再生側では、ダイナミックレンジＤＲがエ
ラーとなると、そのブロックに割り当てられた量子化ビ
ット数が不明となり、正しく各ブロックの量子化コード
を切り出すことができず、エラーが他のブロックの量子
化コードにまで波及する伝播エラーが発生する。この問
題を解決するために、この発明の実施例では、所定期間
例えば１シンクブロック内に含まれる量子化コードの割
り当てビット数の加算値Ｎ−ＳＵＭを伝送する。On the reproducing side, when the dynamic range DR results in an error, the number of quantization bits allocated to the block becomes unknown, and the quantization code of each block cannot be cut out correctly. A propagation error that propagates to the encrypted code occurs. In order to solve this problem, in the embodiment of the present invention, for example, an added value N-SUM of the number of bits allocated to the quantization code included in one sync block is transmitted for a predetermined period.

【００６９】図７は、加算値Ｎ−ＳＵＭを記録するよう
にした実施例のデータ構成を示す。図３のデータ構成と
同様に、５個の連続するシンクブロックが垂直方向に重
ねられて示されている。各シンクブロックの先頭には、
ブロック同期信号とＩＤ信号とが付加され、各シンクブ
ロックの終わりには、積符号の内符号のパリティが付加
されるが、これらについての図示が省略されている。FIG. 7 shows a data structure of the embodiment in which the addition value N-SUM is recorded. Similar to the data configuration of FIG. 3, five consecutive sync blocks are shown vertically superimposed. At the beginning of each sync block,
The block synchronization signal and the ID signal are added, and the parity of the inner code of the product code is added at the end of each sync block, but these are not shown.

【００７０】各シンクブロックには、４個のＡＤＲＣブ
ロックの符号化データが格納される。例えば第１のシン
クブロックには、４個のＡＤＲＣブロックの符号化出力
の重要語ＤＲ１〜ＤＲ４とＭＩＮ１〜ＭＩＮ４とこの第
１シンクブロック内の量子化コードの割り当てビット数
の加算値Ｎ−ＳＵＭと量子化コードＢＰ１〜ＢＰ４とが
格納される。ＢＰ１〜ＢＰ４のそれぞれの割り当てビッ
ト数をＢＡ１〜ＢＡ４とすると、 Ｎ−ＳＵＭ＝ＢＡ１＋ＢＡ２＋ＢＡ３＋ＢＡ４・・・・(23) である。Each sync block stores encoded data of four ADRC blocks. For example, in the first sync block, the important words DR1 to DR4 and MIN1 to MIN4 of the encoded outputs of the four ADRC blocks, and the sum N-SUM of the number of bits allocated to the quantization code in the first sync block, Quantization codes BP1 to BP4 are stored. N-SUM = BA1 + BA2 + BA3 + BA4 (23) where BP1 to BP4 are BA1 to BA4, respectively.

【００７１】割り当てビット数の最大値が４ビットであ
るから、４個のブロックで、加算値Ｎ−ＳＵＭの最大値
は、１６である。これは、４ビットで表現できるが、デ
ータ構成上では、１バイトがＮ−ＳＵＭに対して割り当
てられている。各シンクブロックの先頭の９バイトは、
固定長データ領域である。各シンクブロックのデータ領
域の残りのｌの長さの領域には、４個のブロックの量子
化データＢＰｉ〜ＢＰi+3 が配される。従って、１シン
クブロックのデ−タ領域の長さは、（９＋ｌ）バイトで
ある。第１〜第５シンクブロックのデータ量は、５×
（９＋ｌ）バイトである。Since the maximum value of the number of allocated bits is 4 bits, the maximum value of the sum N-SUM is 16 in four blocks. This can be represented by 4 bits, but 1 byte is allocated to N-SUM in the data configuration. The first 9 bytes of each sync block are
This is a fixed length data area. Four blocks of quantized data BPi to BPi + 3 are arranged in the remaining l-length region of the data region of each sync block. Therefore, the length of the data area of one sync block is (9 + 1) bytes. The data amount of the first to fifth sync blocks is 5 ×
(9 + 1) bytes.

【００７２】このように加算値Ｎ−ＳＵＭを記録するこ
とで、伝播エラーを防止することができる。例えば第１
シンクブロックのダイナミックレンジＤＲ３がエラーと
なると、従来では、量子化コードＢＰ３の割り当てビッ
ト数ＢＡ３が不明となる。しかしながら、ＢＡ３＝Ｎ−
ＳＵＭ−（ＢＡ１＋ＢＡ２＋ＢＡ４）の演算によって、
割り当てビット数ＢＡ３が再生側で分かる。これによっ
て、量子化コードＢＰ３の切出しを正しく行うことがで
き、その結果、ＢＰ４をも正しく切り出すことができ
る。ダイナミックレンジＤＲ３自体は、訂正できないの
で、補間等によってダイナミックレンジＤＲ３を推定す
る必要がある。By recording the added value N-SUM in this way, a propagation error can be prevented. For example, the first
When an error occurs in the dynamic range DR3 of the sync block, conventionally, the number of bits BA3 allocated to the quantization code BP3 becomes unknown. However, BA3 = N-
By the operation of SUM- (BA1 + BA2 + BA4),
The number of allocated bits BA3 can be known on the reproducing side. As a result, the quantization code BP3 can be correctly extracted, and as a result, BP4 can also be correctly extracted. Since the dynamic range DR3 itself cannot be corrected, it is necessary to estimate the dynamic range DR3 by interpolation or the like.

【００７３】以上の例では、４個の量子化ビット数を加
算して加算値Ｎ−ＳＵＭを形成している。これをさらに
拡張すると、異なるシンクブロック内、異なるトラック
内のように、種々のパターンの量子化ビット数をの加算
値を格納すれば、１個の場合に限らずそれ以上のエラー
も訂正できる。つまり、ｎ個の加算値Ｎ−ＳＵＭｉが格
納されているとすると、 Σａ（ｉ，ｊ）×ＢＡｊ＝Ｎ−ＳＵＭｉ（ｉ＝０〜ｎ−１）・・・(24) 但し、Σは、ｊ＝０からｊ＝ｎ−１までの加算を意味
し、ａ（ｉ，ｊ）は、どのＢＡを加えるかを示す加算パ
ターンである。上式の連立方程式を解くことによって、
複数のエラーの量子化ビット数ＢＡｊを訂正できる。In the above example, the sum N-SUM is formed by adding the four quantization bit numbers. If this is further extended, if the sum of the numbers of quantization bits of various patterns is stored, such as in different sync blocks or different tracks, not only one but also more errors can be corrected. That is, if n added values N-SUMi are stored, Σa (i, j) × BAj = N-SUMi (i = 0 to n−1) (24) where Σ is This means addition from j = 0 to j = n-1, and a (i, j) is an addition pattern indicating which BA is to be added. By solving the above simultaneous equations,
The number of quantization bits BAj of a plurality of errors can be corrected.

【００７４】一例として、図７のデータ構成において、
各シンクブロック内の量子化ビット数の加算値のみなら
ず、５シンクブロックの縦方向の量子化ビット数の加算
値も格納されているものとする。例えばＢＡ３、ＢＡ
７、ＢＡ１１、ＢＡ１５、ＢＡ１９の加算値Ｎ−ＳＵＭ
ｊも格納されていると、ＤＲ３およびＤＲ４の２個がエ
ラーとなっても、量子化ビット数が分かる。すなわち、
まず、ＢＡ７、ＢＡ１１、ＢＡ１５、ＢＡ１９と加算値
Ｎ−ＳＵＭｊとによって、ＢＡ３を訂正できる。次に、
ＢＡ１、ＢＡ２、訂正後のＢＡ３を用いて、ＢＡ４を訂
正することができる。As an example, in the data structure of FIG.
It is assumed that not only the added value of the number of quantization bits in each sync block but also the added value of the number of quantization bits in the vertical direction of five sync blocks is stored. For example, BA3, BA
7, the added value N-SUM of BA11, BA15, and BA19
If j is also stored, the number of quantization bits can be known even if two of DR3 and DR4 have errors. That is,
First, BA3 can be corrected by BA7, BA11, BA15, BA19 and the added value N-SUMj. next,
BA4 can be corrected using BA1, BA2, and the corrected BA3.

【００７５】図８は、加算値Ｎ−ＳＵＭを使用して正し
い割り当てビット数の情報を得るための回路の一例であ
る。図８において、前段のエラー訂正回路からのデータ
およびエラーフラグがビット割り当て決定回路５１に供
給される。エラーフラグは、ダイナミックレンジＤＲ、
最小値ＭＩＮ、量子化コードの各サンプルについて、そ
れぞれエラーの有無を示す１ビットのデータである。ま
た、エラーフラグがカウンタ５３に供給される。FIG. 8 is an example of a circuit for obtaining information on the correct number of allocated bits using the added value N-SUM. In FIG. 8, data and an error flag from the preceding error correction circuit are supplied to a bit assignment determination circuit 51. The error flag is a dynamic range DR,
This is 1-bit data indicating the presence or absence of an error for each sample of the minimum value MIN and the quantization code. Further, the error flag is supplied to the counter 53.

【００７６】カウンタ５３は、各シンクブロックのダイ
ナミックレンジＤＲおよび加算値Ｎ−ＳＵＭに関するエ
ラーフラグを計数する。カウンタ５３の計数値が判定回
路５４に供給され、判定回路５４は、計数値およびエラ
ーフラグを参照して判定結果を発生し、この判定結果が
ビット割り当て訂正回路５５および選択回路５２に供給
される。判定結果に応答して量子化ビット数の訂正がビ
ット割り当て訂正回路５５においてなされ、選択回路５
２が判定結果に応じて制御される。判定結果は、次の三
つの場合を区別するものである。The counter 53 counts an error flag relating to the dynamic range DR of each sync block and the added value N-SUM. The count value of the counter 53 is supplied to the determination circuit 54, and the determination circuit 54 generates a determination result by referring to the count value and the error flag, and the determination result is supplied to the bit allocation correction circuit 55 and the selection circuit 52. . In response to the determination result, the number of quantization bits is corrected in the bit allocation correction circuit 55, and the selection circuit 5
2 is controlled according to the determination result. The judgment result distinguishes the following three cases.

【００７７】（１）ダイナミックレンジＤＲが全て正し
い ビット割り当て決定回路５１でダイナミックレンジＤＲ
から求められた割り当てビット数を選択回路５２が選択
する。 （２）加算値Ｎ−ＳＵＭが正しく、１個のＤＲｋがエラ
ーである 訂正回路５５が上述のように、正しいｋ番目のブロック
の量子化ビット数ＢＡｋを計算する。選択回路５２は、
決定回路５１からの情報に代えて訂正されたＢＡｋを選
択し、ＢＡｋのエラーフラグをクリアする。 （３）Ｎ−ＳＵＭおよびＤＲに関して２個以上がエラー
である この場合には、訂正不可能であり、選択回路５２は、二
つの入力の何れを選択しても良い。(1) The dynamic range DR is all correct.
The selection circuit 52 selects the number of allocated bits determined from the above. (2) The added value N-SUM is correct and one DRk is an error. The correction circuit 55 calculates the correct number of quantization bits BAk of the k-th block as described above. The selection circuit 52
The corrected BAk is selected instead of the information from the decision circuit 51, and the error flag of the BAk is cleared. (3) Two or more errors are present in N-SUM and DR. In this case, the error cannot be corrected, and the selection circuit 52 may select any one of the two inputs.

【００７８】選択回路５２からの量子化ビット数情報が
ビットプレーン切出し回路５６に供給され、シンクブロ
ック内の量子化コードＢＰが正しい区切りで切り出され
る。この切出し回路５６の出力がＡＤＲＣデコーダ５７
に供給され、ＡＤＲＣの復号がなされる。なお、可変長
ＡＤＲＣの場合には、所定期間例えば１トラック、複数
シンクブロック、１シンクブロック等の所定期間の量子
化データのデータ量を一定に制御するバッファリング処
理がなされる。このバッファリング処理がされる場合に
も、この発明は、適用できる。The quantization bit number information from the selection circuit 52 is supplied to a bit plane extraction circuit 56, and the quantization code BP in the sync block is extracted at a proper break. The output of the extraction circuit 56 is supplied to the ADRC decoder 57.
And the ADRC is decoded. In the case of the variable length ADRC, a buffering process for controlling the data amount of the quantized data in a predetermined period, for example, one track, a plurality of sync blocks, one sync block, or the like is performed. The present invention can be applied to the case where the buffering process is performed.

【００７９】また、ブロック符号化としてＡＤＲＣを用
いているが、ＤＣＴ等の他のブロック符号化を用いても
良い。Although ADRC is used for block coding, other block coding such as DCT may be used.

【００８０】[0080]

【発明の効果】この発明は、複数の重要語の加算値を記
録しているので、加算値を記録することにより、冗長度
がやや増大するが、同一の重要語を複数回、記録するの
と比べれば、冗長度が低い利点がある。また、加算値の
下位ビット、重要語の排他的論理和、重要語の平均値を
使用することによって、冗長度の増大を抑えることがで
きる。According to the present invention, since the added value of a plurality of important words is recorded, the redundancy is slightly increased by recording the added value, but the same important word is recorded a plurality of times. Compared with, there is an advantage that the redundancy is low. Further, by using the lower bits of the added value, the exclusive OR of the important words, and the average value of the important words, it is possible to suppress an increase in redundancy.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明を適用することができるディジタルＶ
ＴＲの記録／再生回路のブロック図である。FIG. 1 shows a digital V to which the present invention can be applied.
It is a block diagram of a recording / reproducing circuit of TR.

【図２】この発明の一実施例における重要語の訂正回路
の一例の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of an example of an important word correction circuit in one embodiment of the present invention.

【図３】この発明の一実施例におけるシンクブロックの
構成の一例を示す略線図である。FIG. 3 is a schematic diagram illustrating an example of a configuration of a sync block according to an embodiment of the present invention.

【図４】この発明の一実施例における複数トラックへの
記録方法を説明するための略線図である。FIG. 4 is a schematic diagram for explaining a method of recording on a plurality of tracks in one embodiment of the present invention.

【図５】この発明の一実施例における重要語の訂正アル
ゴリズムの一例を説明するためのフローチャートであ
る。FIG. 5 is a flowchart illustrating an example of an important word correction algorithm according to an embodiment of the present invention.

【図６】この発明の一実施例における重要語の訂正アル
ゴリズムの他の例を説明するためのフローチャートであ
る。FIG. 6 is a flowchart for explaining another example of an important word correction algorithm in one embodiment of the present invention.

【図７】この発明の他の実施例におけるシンクブロック
の構成の例を示す略線図である。FIG. 7 is a schematic diagram illustrating an example of a configuration of a sync block according to another embodiment of the present invention;

【図８】この発明の他の実施例における量子化ビット数
の訂正回路の一例のブロック図である。FIG. 8 is a block diagram of an example of a circuit for correcting the number of quantization bits according to another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１４ 重要語訂正回路 ２３ 訂正重要語生成回路 14 Keyword Correction Circuit 23 Correction Keyword Generation Circuit

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０４Ｎ 5/92 Ｈ０４Ｎ 5/92 Ｈ (72)発明者 内田 真史 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 高橋 健治 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭63−256080（ＪＰ，Ａ) 特開 平２−264531（ＪＰ，Ａ) 特開 平３−297236（ＪＰ，Ａ) 特開 平３−99522（ＪＰ，Ａ) 特開 昭62−149283（ＪＰ，Ａ) 特開 昭62−125787（ＪＰ，Ａ) 特開 昭63−59186（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 7/24 - 7/68 H04N 1/41 - 1/419 Continuation of the front page (51) Int.Cl. ⁷ Identification symbol FI H04N 5/92 H04N 5/92 H (72) Inventor Masashi Uchida 6-35 Kita Shinagawa, Shinagawa-ku, Tokyo Sony Corporation (72 ) Inventor Kenji Takahashi 6-7-35 Kita Shinagawa, Shinagawa-ku, Tokyo Sony Corporation (56) References JP-A-63-256080 (JP, A) JP-A-2-264531 (JP, A) JP-A-3-297236 (JP, A) JP-A-3-99522 (JP, A) JP-A-62-149283 (JP, A) JP-A-62-125787 (JP, A) JP-A-63-59186 (JP, A) JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H04N ^7/ 24-7/68 H04N 1/41-1/419

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数の画素からなるブロック毎に、伝送
情報量を圧縮するＡＤＲＣ符号化がなされ、復号のため
の重要度が高いダイナミックレンジおよび最小値（また
は最大値）を含む符号化データが上記ＡＤＲＣ符号化に
よって生成され、上記符号化データを含む伝送データを
伝送する伝送装置において、同 一の上記ブロックで発生したダイナミックレンジおよ
び最小値を加算してなる第１の加算値を形成し、複数の上記ブロックの上記第１の加算値を加算してなる
第２の加算値を形成し、 上記第２の加算値を上記伝送データ中に挿入することを
特徴とするブロック変換符号化データの伝送装置。An ADRC encoding for compressing a transmission information amount is performed for each block including a plurality of pixels, and encoded data including a dynamic range having a high importance for decoding and a minimum value (or a maximum value) is obtained. is generated by the ADRC encoding, in a transmission apparatus for transmitting transmission data containing the encoded data, Oyo dynamic range occurred at the same of the block
To form a first addition value obtained by adding the first and second minimum values and the first addition value of a plurality of blocks.
An apparatus for transmitting block transform encoded data, wherein a second addition value is formed, and the second addition value is inserted into the transmission data. 【請求項２】 複数の画素からなるブロック毎に、伝送
情報量を圧縮するＡＤＲＣ符号化がなされ、復号のため
の重要度が高いダイナミックレンジおよび最小値（また
は最大値）を含む符号化データが上記ＡＤＲＣ符号化に
よって生成され、上記符号化データを含む伝送データを
伝送する伝送装置において、複数の上記ブロックが記録される一連の領域であるトラ
ックが形成され、 複数の上記ブロックの上記ダイナミックレンジおよび最
小値（または最大値）が記録される第１の上記トラック
と、 複数の上記ブロックの上記ダイナミックレンジおよび最
小値（または最大値） の加算値、平均値または排他的論
理和の値を上記第１の上記トラックと異なる第２の上記
トラックに記録することを特徴とするブロック変換符号
化データの伝送装置。2. A transmission method for each block composed of a plurality of pixels.
ADRC encoding is performed to compress the amount of information, and for decoding
Dynamic range and minimum value (also
Is the maximum value) for the ADRC encoding.
Thus, in a transmission apparatus for transmitting transmission data generated and including the coded data, a transmission, which is a series of areas in which a plurality of the blocks are recorded, is performed.
A block is formed, and the dynamic range and the maximum of the plurality of blocks are formed.
The first track on which a small value (or maximum value) is recorded
And the dynamic range and maximum of the plurality of blocks.
The sum of the small value (or maximum value), average value or the second above the value of the exclusive OR different from the first of said track
An apparatus for transmitting block transformation encoded data, which is recorded on a track .