JP3303788B2 - 半導体集積回路の電極構造の製造方法 - Google Patents
半導体集積回路の電極構造の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
電極構造の製造方法に係わり、特に、半導体集積回路用
半導体容量素子に好適な電極構造の製造方法に関する。
電極構造の製造方法に係わり、特に、半導体集積回路用
半導体容量素子に好適な電極構造の製造方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）に代表される半導体集積回路の集積化
が進んでいる。このようなＤＲＡＭに用いられる半導体
容量素子は集積化の度合いによらず、一つの半導体容量
素子当たり３０ｆＦ程度の容量を確保する必要がある。
このため、下部電極構造の立体化による下部電極側面部
利用や、容量膜の薄膜化により容量確保の検討が行われ
てきた。
モリ（ＤＲＡＭ）に代表される半導体集積回路の集積化
が進んでいる。このようなＤＲＡＭに用いられる半導体
容量素子は集積化の度合いによらず、一つの半導体容量
素子当たり３０ｆＦ程度の容量を確保する必要がある。
このため、下部電極構造の立体化による下部電極側面部
利用や、容量膜の薄膜化により容量確保の検討が行われ
てきた。
【０００３】従来、これらの半導体集積回路用半導体容
量素子の容量膜には、シリコン酸化膜及びシリコン窒化
膜が用いられている。しかし、Ｇｂｉｔレベル以上のＤ
ＲＡＭで、誘電率が３〜７の上記容量膜を用いる場合、
立体化した下部電極の高さが５０００オングストローム
以上に、更に、容量膜も数原子層レベルに薄膜化する必
要がある。容量膜が数原子層レベルまで薄膜化される
と、容量膜中を電子がトンネリングする現象が生じ、容
量膜として機能しなくなる。上記理由から、容量膜とし
てシリコン酸化膜、及びシリコン窒化膜を用いた下部電
極の立体化、容量膜の薄膜化は限界に達している。
量素子の容量膜には、シリコン酸化膜及びシリコン窒化
膜が用いられている。しかし、Ｇｂｉｔレベル以上のＤ
ＲＡＭで、誘電率が３〜７の上記容量膜を用いる場合、
立体化した下部電極の高さが５０００オングストローム
以上に、更に、容量膜も数原子層レベルに薄膜化する必
要がある。容量膜が数原子層レベルまで薄膜化される
と、容量膜中を電子がトンネリングする現象が生じ、容
量膜として機能しなくなる。上記理由から、容量膜とし
てシリコン酸化膜、及びシリコン窒化膜を用いた下部電
極の立体化、容量膜の薄膜化は限界に達している。
【０００４】容量膜として誘電率の大きな材料を用いた
場合、シリコン酸化膜やシリコン窒化膜を用いた場合に
比べて少ない電極面積で同じ容量を得ることができる。
このため、複雑な下部電極構造を作成することなしに容
量を確保することが期待できる。上記理由から、シリコ
ン酸化膜やシリコン窒化膜よりも数十倍から数百倍の誘
電率を有するＳｒＴｉＯ3 、（Ｂａ，Ｓｒ）ＴｉＯ
3 （以下、ＢＳＴ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 などの高
誘電率材料が容量膜として検討されている。
場合、シリコン酸化膜やシリコン窒化膜を用いた場合に
比べて少ない電極面積で同じ容量を得ることができる。
このため、複雑な下部電極構造を作成することなしに容
量を確保することが期待できる。上記理由から、シリコ
ン酸化膜やシリコン窒化膜よりも数十倍から数百倍の誘
電率を有するＳｒＴｉＯ3 、（Ｂａ，Ｓｒ）ＴｉＯ
3 （以下、ＢＳＴ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 などの高
誘電率材料が容量膜として検討されている。
【０００５】例えば、１９９１年インターナショナルエ
レクトロンデバイセズミーティング（Ｉｎｔｅｒｎａｔ
ｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉ
ｎｇ）のダイジェストオブテクニカルペイパーズ（Ｄｉ
ｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ）８２３
〜８２６頁にはＢＳＴを用いた２５６Ｍｂｉｔ ＤＲＡ
Ｍ用半導体容量素子に関する報告がなされている。
レクトロンデバイセズミーティング（Ｉｎｔｅｒｎａｔ
ｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉ
ｎｇ）のダイジェストオブテクニカルペイパーズ（Ｄｉ
ｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ）８２３
〜８２６頁にはＢＳＴを用いた２５６Ｍｂｉｔ ＤＲＡ
Ｍ用半導体容量素子に関する報告がなされている。
【０００６】上記高誘電率膜は高い成膜温度ほど良好な
電気特性が得られることが、ジャパニーズジャーナル
オブ アプライド フィジックス（Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｓ
ｃｓ）第３５巻 ５０８９〜５０９３頁で報告されてい
る。容量膜を高温で成膜する場合、コンタクト部のポリ
シリコンからのシリコン拡散による酸化膜形成により、
誘電率が低下する問題があった。本問題を解決するため
にシリコン拡散バリアを用い、更に、シリコン拡散バリ
アの酸化に伴うコンタクト抵抗の高抵抗化を抑制するた
めに、その上に耐酸化バリア層を形成する電極構造がジ
ャパニーズジャーナル オブ アプライド フィジック
ス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ ａｐｐ
ｌｉｅｄ ｐｈｙｓｉｓｃｓ）第３４巻 ５２２４〜５
２２８頁で提案されている。
電気特性が得られることが、ジャパニーズジャーナル
オブ アプライド フィジックス（Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｓ
ｃｓ）第３５巻 ５０８９〜５０９３頁で報告されてい
る。容量膜を高温で成膜する場合、コンタクト部のポリ
シリコンからのシリコン拡散による酸化膜形成により、
誘電率が低下する問題があった。本問題を解決するため
にシリコン拡散バリアを用い、更に、シリコン拡散バリ
アの酸化に伴うコンタクト抵抗の高抵抗化を抑制するた
めに、その上に耐酸化バリア層を形成する電極構造がジ
ャパニーズジャーナル オブ アプライド フィジック
ス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ ａｐｐ
ｌｉｅｄ ｐｈｙｓｉｓｃｓ）第３４巻 ５２２４〜５
２２８頁で提案されている。
【０００７】しかし上記の構造でも、スタック形状に加
工し、更に電極構造が微細化すると、シリコン拡散バリ
ア層が酸化し、コンタクト抵抗が増加する問題があるた
めに、１９９６年インターナショナルエレクトロンデバ
イセズミーティング（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌ
ｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ）のダイジ
ェストオブテクニカルペイパーズ（ＤｉｇｅｓｔｏｆＴ
ｅｃｈｎｉｃａｌＰａｐｅｒｓ）６７５〜６７８頁や、
米国特許第５、３８１、３０２の図１３Ａでシリコンバ
リア層をコンタクト中に埋め込み、酸素拡散バリアでキ
ャップすることで、高温の高誘電率膜成膜温度でも低コ
ンタクト抵抗を保つことが可能となる構造が提案されて
いる。
工し、更に電極構造が微細化すると、シリコン拡散バリ
ア層が酸化し、コンタクト抵抗が増加する問題があるた
めに、１９９６年インターナショナルエレクトロンデバ
イセズミーティング（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌ
ｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ）のダイジ
ェストオブテクニカルペイパーズ（ＤｉｇｅｓｔｏｆＴ
ｅｃｈｎｉｃａｌＰａｐｅｒｓ）６７５〜６７８頁や、
米国特許第５、３８１、３０２の図１３Ａでシリコンバ
リア層をコンタクト中に埋め込み、酸素拡散バリアでキ
ャップすることで、高温の高誘電率膜成膜温度でも低コ
ンタクト抵抗を保つことが可能となる構造が提案されて
いる。
【０００８】しかし、上記した構造では、酸素拡散バリ
ア性を有するメタルあるいはメタル酸化物と下地層間膜
とが接触している。しかし、層間膜を構成するＳｉＯ2
は安定であるために容易に反応層を形成しないから、密
着性を向上させる反応層が形成されず、層間膜とメタル
電極界面との密着性に問題があった。
ア性を有するメタルあるいはメタル酸化物と下地層間膜
とが接触している。しかし、層間膜を構成するＳｉＯ2
は安定であるために容易に反応層を形成しないから、密
着性を向上させる反応層が形成されず、層間膜とメタル
電極界面との密着性に問題があった。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、酸化膜からなる層
間膜と電極との密着性を向上せしめ、以って、層間膜と
メタル電極との界面での剥離を防止した新規な半導体集
積回路の電極構造の製造方法を提供するものである。
した従来技術の欠点を改良し、特に、酸化膜からなる層
間膜と電極との密着性を向上せしめ、以って、層間膜と
メタル電極との界面での剥離を防止した新規な半導体集
積回路の電極構造の製造方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００１１】叉、本発明に係わる半導体集積回路の電極
構造の製造方法の第１態様は、半導体集積回路用の半導
体容量素子に用いられる電極構造での製造方法あって、
層間膜上にシリコンリッチな窒化膜を形成する第１の工
程と、前記シリコンリッチな窒化膜上にメタル電極を形
成する第２の工程と、熱処理を行ない前記層間膜とメタ
ル電極との間にシリサイド層を形成する第３の工程と、
を含むことを特徴とするものであり、叉、第２態様は、
シリコンリッチな窒化膜（ＳｉＮｘ）のシリコンと窒素
の比（Ｘ）が０．１乃至１．１であることを特徴とする
ものであり、叉、第３態様は、前記第１の工程は、アン
モニア処理により層間膜表面をＳｉＯＮにする工程を含
むものであり、叉、第４態様は、シリコンリッチな窒化
膜（ＳｉＮｘ）のシリコンと窒素の比（Ｘ）が０．１乃
至１．２であることを特徴とするものであり、叉、第５
態様は、前記窒化膜の成膜方法として、プラズマＣＶ
Ｄ、減圧ＣＶＤ、スパッタのいずれかを用いることを特
徴とするものである。
構造の製造方法の第１態様は、半導体集積回路用の半導
体容量素子に用いられる電極構造での製造方法あって、
層間膜上にシリコンリッチな窒化膜を形成する第１の工
程と、前記シリコンリッチな窒化膜上にメタル電極を形
成する第２の工程と、熱処理を行ない前記層間膜とメタ
ル電極との間にシリサイド層を形成する第３の工程と、
を含むことを特徴とするものであり、叉、第２態様は、
シリコンリッチな窒化膜（ＳｉＮｘ）のシリコンと窒素
の比（Ｘ）が０．１乃至１．１であることを特徴とする
ものであり、叉、第３態様は、前記第１の工程は、アン
モニア処理により層間膜表面をＳｉＯＮにする工程を含
むものであり、叉、第４態様は、シリコンリッチな窒化
膜（ＳｉＮｘ）のシリコンと窒素の比（Ｘ）が０．１乃
至１．２であることを特徴とするものであり、叉、第５
態様は、前記窒化膜の成膜方法として、プラズマＣＶ
Ｄ、減圧ＣＶＤ、スパッタのいずれかを用いることを特
徴とするものである。
【００１２】
【発明の実施の形態】本発明に係わる半導体集積回路の
電極構造は、半導体集積回路用の半導体容量素子に用い
られる電極構造であって、メタル電極と層間膜との界面
にシリサイド層が形成されていることを特徴とするもの
である。
電極構造は、半導体集積回路用の半導体容量素子に用い
られる電極構造であって、メタル電極と層間膜との界面
にシリサイド層が形成されていることを特徴とするもの
である。
【００１３】さて、異なる材料間で良好な密着性を得る
には、両材料の界面に反応層を形成することが効果的で
ある。酸化膜は安定な材料であり、従来、酸化膜上に密
着性良くメタル電極を形成することが困難であった。本
発明は、上記のように構成することで、酸化膜からなる
層間膜とメタル電極との界面で剥離が生じることを防止
した電極構造を提供するものである。
には、両材料の界面に反応層を形成することが効果的で
ある。酸化膜は安定な材料であり、従来、酸化膜上に密
着性良くメタル電極を形成することが困難であった。本
発明は、上記のように構成することで、酸化膜からなる
層間膜とメタル電極との界面で剥離が生じることを防止
した電極構造を提供するものである。
【００１４】具体的には、酸化膜からなる層間膜とメタ
ルからなる電極との界面にシリサイド層が形成されてい
る。上記構造を製造する工程としては、（１）層間膜表
面にアンモニアプラズマでＳｉＯＮを形成する工程、
（２）上記ＳｉＯＮ上にシリコンリッチな窒化膜（Ｓｉ
Ｎｘ）及びメタル電極を堆積してから熱処理を行い、メ
タル電極と層間膜間に密着層であるシリサイド層を形成
する工程を含む。
ルからなる電極との界面にシリサイド層が形成されてい
る。上記構造を製造する工程としては、（１）層間膜表
面にアンモニアプラズマでＳｉＯＮを形成する工程、
（２）上記ＳｉＯＮ上にシリコンリッチな窒化膜（Ｓｉ
Ｎｘ）及びメタル電極を堆積してから熱処理を行い、メ
タル電極と層間膜間に密着層であるシリサイド層を形成
する工程を含む。
【００１５】具体的な実施の形態を図を用いて以下に説
明する。図１は、本発明による電極構造を示したもので
ある。本発明ではＲｕからなるメタル電極１０５と酸化
膜からなる層間膜１０１との界面にＲｕＳｉからなるシ
リサイド層１０４が形成されている点に特徴である。図
２〜図４は、本発明による電極構造の製造方法を示した
ものである。本発明による電極構造作製方法では、
（１）図２（ｂ）に示すように、層間膜１０１表面をア
ンモニアプラズマで処理し、層間膜１０１表面を欠陥の
多いＳｉＯＮ膜１１０とする工程、（２）図２（ｃ）に
示すように、ＳＩＯＮ１１０上に化学気相堆積（ＣＶ
Ｄ）法、プラズマＣＶＤ法、或は、スパッタ法によりＸ
＜１．２のＳｉＮｘ膜１０７を堆積する工程、（３）Ｓ
ＩＮｘ膜堆積後、Ｒｕ１０５、ＲｕＯ2 １０６を堆積し
熱処理を行い、余剰なＳｉＮｘ１０７中のシリコンがメ
タル電極１０５とシリサイド層１０４を形成する工程を
含む点に特徴がある。
明する。図１は、本発明による電極構造を示したもので
ある。本発明ではＲｕからなるメタル電極１０５と酸化
膜からなる層間膜１０１との界面にＲｕＳｉからなるシ
リサイド層１０４が形成されている点に特徴である。図
２〜図４は、本発明による電極構造の製造方法を示した
ものである。本発明による電極構造作製方法では、
（１）図２（ｂ）に示すように、層間膜１０１表面をア
ンモニアプラズマで処理し、層間膜１０１表面を欠陥の
多いＳｉＯＮ膜１１０とする工程、（２）図２（ｃ）に
示すように、ＳＩＯＮ１１０上に化学気相堆積（ＣＶ
Ｄ）法、プラズマＣＶＤ法、或は、スパッタ法によりＸ
＜１．２のＳｉＮｘ膜１０７を堆積する工程、（３）Ｓ
ＩＮｘ膜堆積後、Ｒｕ１０５、ＲｕＯ2 １０６を堆積し
熱処理を行い、余剰なＳｉＮｘ１０７中のシリコンがメ
タル電極１０５とシリサイド層１０４を形成する工程を
含む点に特徴がある。
【００１６】
【実施例】以下に、本発明に係わる半導体集積回路の電
極構造の製造方法の具体例を図面を参照しながら詳細に
説明する。（第１の具体例）図１〜図４は、本発明に係
わる半導体集積回路の電極構造を具体的に示す図であっ
て、これらの図には、半導体集積回路用の半導体容量素
子に用いられる電極構造であって、メタル電極１０５と
層間膜１０１との界面にシリサイド層１０４が形成され
ている半導体集積回路の電極構造が示されている。
極構造の製造方法の具体例を図面を参照しながら詳細に
説明する。（第１の具体例）図１〜図４は、本発明に係
わる半導体集積回路の電極構造を具体的に示す図であっ
て、これらの図には、半導体集積回路用の半導体容量素
子に用いられる電極構造であって、メタル電極１０５と
層間膜１０１との界面にシリサイド層１０４が形成され
ている半導体集積回路の電極構造が示されている。
【００１７】以下に、本発明を更に詳細に説明する。図
１〜図４を用いて本発明の第１の具体例を説明する。先
ず、図２（ａ）に示すように、Ｓｉ基板１００上に酸化
膜ＳｉＯ2 からなる層間膜１０１を形成する。次に、図
２（ｂ）に示すように、層間膜１０１表面をアンモニア
プラズマにより、ＳｉＯＮ１１０とする。この際、プラ
ズマダメージによりＳｉＯＮ１１０表面には多数の欠陥
が形成されている。
１〜図４を用いて本発明の第１の具体例を説明する。先
ず、図２（ａ）に示すように、Ｓｉ基板１００上に酸化
膜ＳｉＯ2 からなる層間膜１０１を形成する。次に、図
２（ｂ）に示すように、層間膜１０１表面をアンモニア
プラズマにより、ＳｉＯＮ１１０とする。この際、プラ
ズマダメージによりＳｉＯＮ１１０表面には多数の欠陥
が形成されている。
【００１８】この時のプラズマ処理条件は、プロセスガ
ス アンモニア（ＮＨ3 ）及びアルゴン（Ａｒ）、成膜
温度 ４００℃、成膜圧力 ２５０ｍＴｏｒｒ、プラズ
マパワー ５００Ｗ以下である。更に、図２（ｃ）に示
すように、その上部にプラズマＣＶＤ法によりシリコン
リッチな窒化膜（ＳＩＮｘ）１０７を３０Å堆積する。
ス アンモニア（ＮＨ3 ）及びアルゴン（Ａｒ）、成膜
温度 ４００℃、成膜圧力 ２５０ｍＴｏｒｒ、プラズ
マパワー ５００Ｗ以下である。更に、図２（ｃ）に示
すように、その上部にプラズマＣＶＤ法によりシリコン
リッチな窒化膜（ＳＩＮｘ）１０７を３０Å堆積する。
【００１９】この時の成膜条件は、プロセスガス シラ
ン（ＳｉＨ4 ）、アンモニア（ＮＨ 3 ）及びアルゴン
（Ａｒ）成膜温度 ４００℃、成膜圧力 ２５０ｍＴｏ
ｒｒ、プラズマパワー ５００Ｗである。この際、Ｓｉ
Ｎｘ膜はシリコンリッチとし、Ｘ＝０．８となるように
成膜する。
ン（ＳｉＨ4 ）、アンモニア（ＮＨ 3 ）及びアルゴン
（Ａｒ）成膜温度 ４００℃、成膜圧力 ２５０ｍＴｏ
ｒｒ、プラズマパワー ５００Ｗである。この際、Ｓｉ
Ｎｘ膜はシリコンリッチとし、Ｘ＝０．８となるように
成膜する。
【００２０】次に、図３（ａ）に示すように、層間膜１
０１及びＳｉＮｘ１０７にコンタクトを開口し、図３
（ｂ）に示すように、ポリシリコン１０２及び各々膜厚
５００Åの窒化チタン（ＴｉＮ）とチタン（Ｔｉ）から
なるシリコン拡散バリア層１０３をコンタクト内に形成
する。更に、図３（ｃ）に示すように、膜厚３００Åの
Ｒｕ１０５及び２０００ÅのＲｕＯ2 １０６をスパッタ
法により順次堆積する。続いて、図４（ａ）に示すよう
に、窒素中６００℃の熱処理を３０分行い、窒化膜１０
７内の余剰なシリコンをシリサイド化させ、ルテニュウ
ム、窒素、シリコンからなるシリサイド層１０４を形成
する。続いて、図４（ｂ）に示すように、ＲｕＯ2 １０
６及びＲｕ１０５を所望の大きさにドライエッチング法
により加工し、スタック電極を得る。
０１及びＳｉＮｘ１０７にコンタクトを開口し、図３
（ｂ）に示すように、ポリシリコン１０２及び各々膜厚
５００Åの窒化チタン（ＴｉＮ）とチタン（Ｔｉ）から
なるシリコン拡散バリア層１０３をコンタクト内に形成
する。更に、図３（ｃ）に示すように、膜厚３００Åの
Ｒｕ１０５及び２０００ÅのＲｕＯ2 １０６をスパッタ
法により順次堆積する。続いて、図４（ａ）に示すよう
に、窒素中６００℃の熱処理を３０分行い、窒化膜１０
７内の余剰なシリコンをシリサイド化させ、ルテニュウ
ム、窒素、シリコンからなるシリサイド層１０４を形成
する。続いて、図４（ｂ）に示すように、ＲｕＯ2 １０
６及びＲｕ１０５を所望の大きさにドライエッチング法
により加工し、スタック電極を得る。
【００２１】次に、図８に図１０で示す従来技術及び図
１で示した本発明による電極構造１００ヶについてピー
リング試験を行った結果を示す。従来技術では、８ヶの
剥離が見られているのに対して、本発明では、ＳｉＮｘ
１０７のＸが０．１乃至１．２の範囲では剥離が見られ
ず、本発明による効果が十分得られていることがわか
る。
１で示した本発明による電極構造１００ヶについてピー
リング試験を行った結果を示す。従来技術では、８ヶの
剥離が見られているのに対して、本発明では、ＳｉＮｘ
１０７のＸが０．１乃至１．２の範囲では剥離が見られ
ず、本発明による効果が十分得られていることがわか
る。
【００２２】従来のＲｕ１０５と酸化膜１０１とが接し
ている電極構造では、酸化膜１０１が安定であるため
に、密着層となる反応領域が存在しない。このため、密
着性に問題があった。本発明では意図的に、（１）層間
膜１０１表面にダメージ層１１０を設けて層間膜表面が
反応しやすい状態にする、（２）シリコンリッチな窒化
膜からなる界面層１０７をＲｕ１０５と酸化膜１０１間
に形成し、熱処理しシリサイド層１０４を形成し、この
シリサイド層からなる密着層を形成することで所望の密
着性が得られている。
ている電極構造では、酸化膜１０１が安定であるため
に、密着層となる反応領域が存在しない。このため、密
着性に問題があった。本発明では意図的に、（１）層間
膜１０１表面にダメージ層１１０を設けて層間膜表面が
反応しやすい状態にする、（２）シリコンリッチな窒化
膜からなる界面層１０７をＲｕ１０５と酸化膜１０１間
に形成し、熱処理しシリサイド層１０４を形成し、この
シリサイド層からなる密着層を形成することで所望の密
着性が得られている。
【００２３】一方、ＳｉＮｘ１０７は、Ｘ＞１．２の領
域ではシリサイドを形成するためのシリコンが不足する
ために密着性が劣化している。 （第２の具体例）次に、窒化膜（ＳＩＮｘ）１０７をス
パッタ法で成膜する場合の具体例を、図２、３を用いて
説明する。
域ではシリサイドを形成するためのシリコンが不足する
ために密着性が劣化している。 （第２の具体例）次に、窒化膜（ＳＩＮｘ）１０７をス
パッタ法で成膜する場合の具体例を、図２、３を用いて
説明する。
【００２４】ＳＩＮｘ１０７堆積前の工程は、第１の具
体例と同じである。図２（ｃ）に示すように、アンモニ
アプラズマ中で処理した層間膜上に、スパッタ法により
ＳｉＮｘ１０７を３０Å堆積する。この時の成膜条件
は、ターゲットＳｉ、スパッタガスＡｒ、Ｎ2 、プラズ
マパワー ２ｋＷ、直流印加電圧５００Ｖ、成膜室圧力
３ｍＴｏｒｒ、基板加熱１００℃である。
体例と同じである。図２（ｃ）に示すように、アンモニ
アプラズマ中で処理した層間膜上に、スパッタ法により
ＳｉＮｘ１０７を３０Å堆積する。この時の成膜条件
は、ターゲットＳｉ、スパッタガスＡｒ、Ｎ2 、プラズ
マパワー ２ｋＷ、直流印加電圧５００Ｖ、成膜室圧力
３ｍＴｏｒｒ、基板加熱１００℃である。
【００２５】次に、図３（ａ）に示すように、ＳｉＯ2
１０１及びＳｉ基板１００にコンタクトを開口し、図３
（ｂ）に示すように、ポリシリコン１０２及び各々膜厚
５００Åの窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との
積層１０３をコンタクト内に形成する。以下、第１の具
体例と同様の方法により電極を形成する。
１０１及びＳｉ基板１００にコンタクトを開口し、図３
（ｂ）に示すように、ポリシリコン１０２及び各々膜厚
５００Åの窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との
積層１０３をコンタクト内に形成する。以下、第１の具
体例と同様の方法により電極を形成する。
【００２６】（第３の具体例）次に、窒化膜（ＳＩＮ
ｘ）１０７を減圧ＣＶＤ法で成膜する場合の具体例を図
２、３を用いて説明する。ＳＩＮｘ１０７堆積前の工程
は、第１の具体例と同じである。図２（ｃ）に示すよう
に、アンモニアプラズマ中で処理した層間膜上に減圧Ｃ
ＶＤ法によりシリコンリッチな窒化膜（ＳｉＮx （Ｘ＜
０．９）) １０７を３０Å堆積する。この時の成膜条件
は、プロセスガス シラン（ＳｉＨ4 ）、アンモニア
（ＮＨ3 ）及びアルゴン（Ａｒ）、成膜温度 ７００
℃、成膜圧力 ０．４Ｔｏｒｒであり、叉、ＳｉＮｘ膜
はシリコンリッチとし、Ｘ＝０．８となるように成膜す
る。
ｘ）１０７を減圧ＣＶＤ法で成膜する場合の具体例を図
２、３を用いて説明する。ＳＩＮｘ１０７堆積前の工程
は、第１の具体例と同じである。図２（ｃ）に示すよう
に、アンモニアプラズマ中で処理した層間膜上に減圧Ｃ
ＶＤ法によりシリコンリッチな窒化膜（ＳｉＮx （Ｘ＜
０．９）) １０７を３０Å堆積する。この時の成膜条件
は、プロセスガス シラン（ＳｉＨ4 ）、アンモニア
（ＮＨ3 ）及びアルゴン（Ａｒ）、成膜温度 ７００
℃、成膜圧力 ０．４Ｔｏｒｒであり、叉、ＳｉＮｘ膜
はシリコンリッチとし、Ｘ＝０．８となるように成膜す
る。
【００２７】図３（ａ）に示すように、ＳｉＯ2 １０１
及びＳｉ基板１００にコンタクトを開口し、次に、図３
（ｂ）に示すように、ポリシリコン１０２及び各々膜厚
５００Åの窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との
積層１０３をコンタクト内に形成する。以下、第１の具
体例と同様の方法により電極を形成する。
及びＳｉ基板１００にコンタクトを開口し、次に、図３
（ｂ）に示すように、ポリシリコン１０２及び各々膜厚
５００Åの窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との
積層１０３をコンタクト内に形成する。以下、第１の具
体例と同様の方法により電極を形成する。
【００２８】（第４の具体例）図１及び図５〜図７を用
いて本発明による第４の具体例を説明する。先ず、図５
（ａ）に示すように、Ｓｉ基板１００上に酸化膜からな
る層間膜１０１を形成する。更に、図５（ｂ）に示すよ
うに、層間膜１０１上にプラズマＣＶＤ法によりシリコ
ンリッチな窒化膜（ＳＩＮｘ）１０７を３０Å堆積す
る。この時の成膜条件は、プロセスガス シラン（Ｓｉ
Ｈ4 ）、アンモニア（ＮＨ3 ）及びアルゴン（Ａｒ）、
成膜温度 ４００℃、成膜圧力 ２５０ｍＴｏｒｒ、プ
ラズマパワー５００Ｗである。叉、ＳｉＮｘ膜１０７は
シリコンリッチとし、Ｘ＝０．７となるように成膜す
る。
いて本発明による第４の具体例を説明する。先ず、図５
（ａ）に示すように、Ｓｉ基板１００上に酸化膜からな
る層間膜１０１を形成する。更に、図５（ｂ）に示すよ
うに、層間膜１０１上にプラズマＣＶＤ法によりシリコ
ンリッチな窒化膜（ＳＩＮｘ）１０７を３０Å堆積す
る。この時の成膜条件は、プロセスガス シラン（Ｓｉ
Ｈ4 ）、アンモニア（ＮＨ3 ）及びアルゴン（Ａｒ）、
成膜温度 ４００℃、成膜圧力 ２５０ｍＴｏｒｒ、プ
ラズマパワー５００Ｗである。叉、ＳｉＮｘ膜１０７は
シリコンリッチとし、Ｘ＝０．７となるように成膜す
る。
【００２９】次に、図５（ｃ）に示すように、層間膜１
０１及びＳｉＮｘ１０７にコンタクトを開口し、図６
（ａ）に示すように、ポリシリコン１０２及び各々膜厚
５００Åの窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との
積層１０３をコンタクト内に形成する。更に、図６
（ｂ）に示すように、膜厚３００ÅのＲｕ１０５及び２
０００ＡのＲｕＯ2 １０６をスパッタ法により順次堆積
し、続いて、図６（ｃ）に示すように、窒素中６００℃
の熱処理を３０分行い、窒化膜１０７内の余剰なシリコ
ンをシリサイド化させ、ルテニュウム、窒素、シリコン
からなるシリサイド層１０４を形成する。続いて、図７
に示すように、ＲｕＯ2１０６及びＲｕ１０５を所望の
大きさにドライエッチング法により加工し、スタック電
極を得る。
０１及びＳｉＮｘ１０７にコンタクトを開口し、図６
（ａ）に示すように、ポリシリコン１０２及び各々膜厚
５００Åの窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との
積層１０３をコンタクト内に形成する。更に、図６
（ｂ）に示すように、膜厚３００ÅのＲｕ１０５及び２
０００ＡのＲｕＯ2 １０６をスパッタ法により順次堆積
し、続いて、図６（ｃ）に示すように、窒素中６００℃
の熱処理を３０分行い、窒化膜１０７内の余剰なシリコ
ンをシリサイド化させ、ルテニュウム、窒素、シリコン
からなるシリサイド層１０４を形成する。続いて、図７
に示すように、ＲｕＯ2１０６及びＲｕ１０５を所望の
大きさにドライエッチング法により加工し、スタック電
極を得る。
【００３０】この具体例で１００ヶの電極について剥離
試験を行った結果を図９に示す。この具体例において
も、Ｘが０．１乃至１．１で良好な密着性が得られてい
る。しかし、層間膜１０１表面にダメージ層が存在しな
い分、前記第１乃至第３の具体例に比べてＳｉＮｘ膜の
マージンが小さくなっている。なお、この場合、ＳｉＮ
ｘ１０７はＸ＞１．１の領域では密着性が劣化している
ので、Ｘの範囲は０．１乃至１．１が望ましい。
試験を行った結果を図９に示す。この具体例において
も、Ｘが０．１乃至１．１で良好な密着性が得られてい
る。しかし、層間膜１０１表面にダメージ層が存在しな
い分、前記第１乃至第３の具体例に比べてＳｉＮｘ膜の
マージンが小さくなっている。なお、この場合、ＳｉＮ
ｘ１０７はＸ＞１．１の領域では密着性が劣化している
ので、Ｘの範囲は０．１乃至１．１が望ましい。
【００３１】第４の具体例では、ＳｉＮｘ膜１０７の形
成方法としてプラズマＣＶＤを用いたが、第２の具体例
のスパッタ法、第３の具体例の減圧ＣＶＤ法を用いても
同様の効果が得られる。なお、上記説明ではメタル電極
材料としてＲｕを用いたが、Ｗ、Ｔｉ、Ｐｔ、Ｉｒ、Ｐ
ｄあるいはその合金でも同様の効果が得られる。
成方法としてプラズマＣＶＤを用いたが、第２の具体例
のスパッタ法、第３の具体例の減圧ＣＶＤ法を用いても
同様の効果が得られる。なお、上記説明ではメタル電極
材料としてＲｕを用いたが、Ｗ、Ｔｉ、Ｐｔ、Ｉｒ、Ｐ
ｄあるいはその合金でも同様の効果が得られる。
【００３２】
【発明の効果】本発明に係わる半導体集積回路の電極構
造の製造方法は、上述のように構成したので、酸化膜か
らなる層間膜と電極との密着性が向上し、素子の信頼性
が向上する。
造の製造方法は、上述のように構成したので、酸化膜か
らなる層間膜と電極との密着性が向上し、素子の信頼性
が向上する。
【図１】本発明に係わる半導体集積回路の電極構造を示
す断面図である。
す断面図である。
【図２】本発明の半導体集積回路の電極構造の第１の具
体例の製造プロセスを示す図である。
体例の製造プロセスを示す図である。
【図３】図２に続く製造プロセスを示す図である。
【図４】図３に続く製造プロセスを示す図である。
【図５】本発明の半導体集積回路の電極構造の第４の具
体例の製造プロセスを示す図である。
体例の製造プロセスを示す図である。
【図６】図５に続く製造プロセスを示す図である。
【図７】図６に続く製造プロセスを示す図である。
【図８】本発明の第１の具体例の効果を示す図である。
【図９】本発明の第４の具体例の効果を示す図である。
【図１０】従来技術による半導体集積回路の電極構造を
示す断面図である。
示す断面図である。
１００ Ｓｉ基板 １０１ 層間膜 １０２ ポリシリコン １０３ シリコン拡散バリア層 １０４ シリサイド層 １０５ （酸素拡散バリア性を有する）メタル電極 １０６ （酸素バリア性を有する）電極 １０７ 窒化膜（ＳｉＮｘ） １１０ ＳＩＯＮ
フロントページの続き (56)参考文献 特開 平10−92765（ＪＰ，Ａ) 特開 平５−166751（ＪＰ，Ａ) 特開 平３−87056（ＪＰ，Ａ) 特開 平11−74488（ＪＰ，Ａ) 特開 平10−303397（ＪＰ，Ａ) 特開 平10−256186（ＪＰ，Ａ) 特開 平９−321250（ＪＰ，Ａ) 特開 平８−51151（ＪＰ，Ａ) 特開 平７−66157（ＪＰ，Ａ) 特開 平６−224193（ＪＰ，Ａ) 特開 平６−216066（ＪＰ，Ａ) 特開 平５−136073（ＪＰ，Ａ) 特開 平２−229431（ＪＰ，Ａ) 特開 平１−189950（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/8242 H01L 27/108
Claims (5)
- 【請求項１】 半導体集積回路用の半導体容量素子に用
いられる電極構造での製造方法あって、 層間膜上にシリコンリッチな窒化膜を形成する第１の工
程と、 前記シリコンリッチな窒化膜上にメタル電極を形成する
第２の工程と、 熱処理を行ない前記層間膜とメタル電極との間にシリサ
イド層を形成する第３の工程と、 を含むことを特徴とする半導体集積回路の電極構造の製
造方法。 - 【請求項２】 シリコンリッチな窒化膜（ＳｉＮｘ）の
シリコンと窒素の比（Ｘ）が０．１乃至１．１であるこ
とを特徴とする請求項１記載の半導体集積回路の電極構
造の製造方法。 - 【請求項３】 前記第１の工程は、アンモニア処理によ
り層間膜表面をＳｉＯＮにする工程を含むことを特徴と
する請求項１記載の半導体集積回路の電極構造の製造方
法。 - 【請求項４】 シリコンリッチな窒化膜（ＳｉＮｘ）の
シリコンと窒素の比（Ｘ）が０．１乃至１．２以下であ
ることを特徴とする請求項３記載の半導体集積回路の電
極構造の製造方法。 - 【請求項５】 前記窒化膜の成膜方法として、プラズマ
ＣＶＤ、減圧ＣＶＤ、スパッタのいずれかを用いること
を特徴とする請求項１乃至４の何れかに記載の半導体集
積回路の電極構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24544498A JP3303788B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体集積回路の電極構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24544498A JP3303788B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体集積回路の電極構造の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077355A JP2000077355A (ja) | 2000-03-14 |
| JP3303788B2 true JP3303788B2 (ja) | 2002-07-22 |
Family
ID=17133761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24544498A Expired - Fee Related JP3303788B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体集積回路の電極構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303788B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391992B1 (ko) * | 2000-12-08 | 2003-07-22 | 삼성전자주식회사 | 저유전율 층간절연막을 가지는 반도체 장치 형성 방법 |
| KR100414869B1 (ko) * | 2001-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR20030093575A (ko) * | 2002-06-03 | 2003-12-11 | 주식회사 하이닉스반도체 | 고선택성 질화막을 이용한 캐패시터 제조방법 |
| CN101868915B (zh) * | 2007-11-28 | 2013-11-06 | 株式会社村田制作所 | 弹性波装置 |
-
1998
- 1998-08-31 JP JP24544498A patent/JP3303788B2/ja not_active Expired - Fee Related
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| JP2000077355A (ja) | 2000-03-14 |
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