JP3302531B2 - Line conversion circuit of image processing device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、画像データをブロック
単位で処理する画像処理装置において、画像デ−タの送
り側と受け側の放送方式の違いによる画素構成の違い
を、ブロック単位で変換するライン変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus for processing image data in units of blocks, and converts the difference in pixel configuration due to the difference in the broadcasting system between the sender and the receiver of image data into blocks. To a line conversion circuit.

【０００２】[0002]

【従来の技術】一般に、例えばＮＴＳＣ方式の画素構成
の画像データをＰＡＬ方式で表示する場合、図２３に示
すように、画像メモリ上のデータを変えることなく、画
像メモリから隣り合う２ラインの画素を読み出し、直線
補間により演算して出力する。ＰＡＬ方式からＮＴＳＣ
方式に変換する場合も同様である。図２４は、ＮＴＳＣ
方式のラインＡ〜ＥとＰＡＬ方式のラインａ〜ｆとの間
でライン変換するための演算回路における演算式を示
す。2. Description of the Related Art Generally, for example, when image data having a pixel structure of the NTSC system is displayed by the PAL system, as shown in FIG. Is read out, calculated by linear interpolation, and output. PAL system to NTSC
The same applies to the case of conversion to the system. FIG. 24 shows NTSC
7 shows an arithmetic expression in an arithmetic circuit for performing line conversion between lines A to E of the system and lines a to f of the PAL system.

【０００３】しかし、ＮＴＳＣ方式の画素構成の画像デ
ータをＰＡＬ方式の画素構成の画像データに変換する場
合は、ライン数が増える変換であるため、ＮＴＳＣ方式
の原画データが変換後のデータに埋められてしまうた
め、同一メモリ上での変換は困難である。そこで、図２
５に示すように、演算回路の前段に２ライン分のライン
バッファを設け、このラインバッファの２ライン間で演
算を行い、その結果をＰＡＬ方式の画像メモリに書き込
む。なお、ＰＡＬ方式からＮＴＳＣ方式への変換はライ
ン数が減る変換であるため、原画データが消されること
がないので同一メモリ上での変換が可能である。However, when converting image data having the pixel structure of the NTSC system into image data having the pixel structure of the PAL system, since the number of lines increases, the original image data of the NTSC system is embedded in the converted data. Therefore, conversion on the same memory is difficult. Therefore, FIG.
As shown in FIG. 5, a line buffer for two lines is provided at the preceding stage of the arithmetic circuit, an operation is performed between the two lines of the line buffer, and the result is written in a PAL image memory. Since the conversion from the PAL system to the NTSC system is a conversion in which the number of lines is reduced, the original image data is not erased, so that conversion on the same memory is possible.

【０００４】ところで、例えばカラ−静止画像符号化標
準であるＪＰＥＧのブロックインターリーブ方式のよう
に、画像デ−タをブロック（複数ｍ×ｎ画素）単位で扱
い、しかも輝度Ｙ、色差ＣＢ，ＣＲ（ＹＵＶコンポーネ
ントの場合）の各成分別に時間的に交互に処理するよう
な画像処理装置では、ＮＴＳＣ方式とＰＡＬ方式との間
で画素構成の変換を行う場合、１マクロブロックライン
分のブロック／ライン変換用のブロックバッファが必要
である。図２６に、「Ｙ：Ｕ：Ｖ＝２：１：１」ブロッ
クインターリーブ方式のＮＴＳＣデ−タをＰＡＬデ−タ
に変換する場合の構成を示す。Incidentally, image data is handled in units of blocks (a plurality of m × n pixels), for example, as in the block interleaving method of JPEG which is a color still image coding standard, and furthermore, luminance Y, color difference CB, CR ( In the case of an image processing apparatus that performs temporally alternate processing for each component (in the case of a YUV component), when converting the pixel configuration between the NTSC system and the PAL system, block / line conversion for one macroblock line is performed. Requires a block buffer. FIG. 26 shows a configuration for converting NTSC data of the "Y: U: V = 2: 1: 1" block interleave method to PAL data.

【０００５】[0005]

【発明が解決しようとする課題】しかし、図２６に示す
従来の構成では、ＪＰＥＧコ−デックで復号した画像デ
ータを、画素構成を変換して画像メモリ上に展開するよ
うな場合、１マクロブロックライン分の大容量のブロッ
クバッファを必要とするため、装置のコストアップの要
因となり好ましくない。However, in the conventional configuration shown in FIG. 26, when the image data decoded by the JPEG codec is converted into a pixel configuration and expanded on an image memory, one macro block is required. Since a large-capacity block buffer for the line is required, the cost of the apparatus is increased, which is not preferable.

【０００６】しかも、１マクロブロックライン分のデー
タが揃うまで変換することができないため、データ処理
のスループットが低下し、変換スピードが要求されるア
プリケーションでは適用できない。この不都合を解決す
るためにデュアルポートバッファ等を使用すると、装置
にかかるコストがさらに上昇するなどの不都合が生ず
る。In addition, since conversion cannot be performed until data for one macroblock line is completed, the data processing throughput is reduced, and this method cannot be applied to an application that requires a high conversion speed. If a dual port buffer or the like is used to solve this inconvenience, inconveniences such as a further increase in the cost of the device occur.

【０００７】本発明の目的は、ブロック単位で画像デ−
タを処理する際に、放送方式の違いによるライン変換を
簡易な構成で実現すると共に、変換スピ−ドの高速化を
図ることが可能なライン変換回路を提供することにあ
る。[0007] An object of the present invention is to provide an image data processing unit for each block.
It is an object of the present invention to provide a line conversion circuit which can realize line conversion based on a difference in a broadcasting system with a simple configuration when processing data and can speed up the conversion speed.

【０００８】[0008]

【課題を解決するための手段】本願の第１の発明に係る
画像処理装置のライン変換回路は、複数ｍ×ｎ画素の画
素デ−タからなる画素ブロック単位で映像信号の成分別
に水平方向に連続して画像デ−タの処理を行い画像メモ
リに格納する画像処理装置において、画素ブロックを構
成する各ラインの画素デ−タをライン毎に交互に一時的
に格納する第１および第２のラインバッファと、ライン
バッファに格納した画素デ−タに対する画像メモリ上で
のラインアドレスに応じて決まるライン変換のための演
算係数を設定する演算係数設定手段と、第１および第２
のラインバッファの一方のラインバッファに画素データ
が書き込まれるのと同時に他方のラインバッファの相当
する位置の画素デ−タを読み出して第１および第２のラ
インバッファの各々の画素データに対する演算係数を用
いて演算する演算手段と、演算手段で生成された画素デ
ータをブロック単位で画像メモリに格納するためのアド
レス信号を発生するメモリアドレス生成手段とを備え、
１のｍ×ｎ画素の画像データの変換が終了すると、演算
係数レジスタポインタの値をポイントバッファに保存す
るとともに、一方のラインバッファには１のｍ×ｎ画素
の変換前の最下位ラインデータを残し、次のｍ×ｎ画素
の画像データを変換する場合に、ポイントバッファに保
存した値を演算係数レジスタに読み出すとともに、次の
ｍ×ｎ画素の最初のラインデータを他方のラインバッフ
ァに格納して、画素ブロックを順次変換処理していくよ
うに構成してなる。A line conversion circuit of an image processing apparatus according to a first aspect of the present invention is arranged in a horizontal direction for each component of a video signal in units of a pixel block including a plurality of m × n pixel data. In an image processing apparatus for successively processing image data and storing the image data in an image memory, first and second pixel data of each line constituting a pixel block are temporarily and alternately stored for each line. A line buffer; operation coefficient setting means for setting an operation coefficient for line conversion determined according to a line address on the image memory for pixel data stored in the line buffer; first and second operation coefficients;
At the same time as the pixel data is written into one of the line buffers, the pixel data at the corresponding position in the other line buffer is read to calculate the operation coefficient for each of the pixel data in the first and second line buffers. Calculating means for calculating using the calculating means, and a memory address generating means for generating an address signal for storing the pixel data generated by the calculating means in an image memory in block units ,
When the conversion of 1 m × n pixel image data is completed,
Save the value of the coefficient register pointer to the point buffer
And one line buffer has 1 m × n pixels
, Leaving the least significant line data before conversion, and the next m × n pixels
When converting image data from
The stored value is read out to the arithmetic
The first line data of m × n pixels is transferred to the other line buffer.
And convert the pixel blocks sequentially.
It is configured as follows.

【０００９】本願の第２の発明に係る画像処理装置のラ
イン変換回路は、複数ｍ×ｎ画素の画素デ−タからなる
画素ブロック単位で映像信号の成分別に水平方向と垂直
方向に交互に画像デ−タの処理を行い画像メモリに格納
する画像処理装置において、画素ブロックを構成する各
ラインの画素デ−タをライン毎に交互に一時的に格納す
る第１および第２のラインバッファと、ラインバッファ
に格納した画素デ−タに対する画像メモリ上でのライン
アドレスに応じて決まるライン変換のための演算係数を
設定する演算係数設定手段と、ブロック単位で演算係数
設定手段のポイント値を保持するポインタバッファと、
第１および第２のラインバッファの一方のラインバッフ
ァに画素データが書き込まれるのと同時に他方のライン
バッファの相当する位置の画素デ−タを読み出して第１
および第２のラインバッファの各々の画素データに対す
る演算係数を用いて演算する演算手段と、演算手段で生
成された画素データをブロック単位で画像メモリに格納
するためのアドレス信号を発生するメモリアドレス生成
手段とを備え、水平方向の成分別１ブロックの画像デー
タの変換が終了すると、演算係数レジスタポインタの値
をポイントバッファに保存し、次に水平方向の成分別１
ブロックに対応する垂直方向の成分別１ブロックの画像
データを変換する場合に、ポイントバッファに保存した
値を演算係数レジスタに読み出して、画素ブロックの変
換処理をするように構成してなる。The line conversion circuit of the image processing apparatus according to the second aspect of the present invention is arranged such that an image is alternately arranged in a horizontal direction and a vertical direction for each component of a video signal in units of a pixel block including a plurality of m × n pixel data. In an image processing apparatus for processing data and storing it in an image memory, first and second line buffers for temporarily and alternately temporarily storing pixel data of each line constituting a pixel block line by line; Operation coefficient setting means for setting an operation coefficient for line conversion determined in accordance with a line address on the image memory for pixel data stored in the line buffer, and a point value of the operation coefficient setting means for each block. A pointer buffer;
At the same time when the pixel data is written into one of the first and second line buffers, the pixel data at the corresponding position in the other line buffer is read out and the first line buffer is read out.
Computing means for performing computation using a computation coefficient for each pixel data of the second line buffer, and memory address generation for generating an address signal for storing the pixel data generated by the computing means in an image memory in block units Means for one block of image data for each component in the horizontal direction.
When the data conversion is completed, the value of the operation coefficient register pointer
Is stored in the point buffer, and then horizontal component 1
Image of one block for each vertical component corresponding to the block
When converting data, save the data in the point buffer.
Read the value into the arithmetic coefficient register and change the pixel block.
It is configured to perform a conversion process .

【００１０】[0010]

【作用】本願発明の構成によれば、例えばＪＰＥＧコー
デック等のように、成分（例えばＹ，ＣＢ，ＣＲ）別、
かつブロック（例えば８×８画素）単位で画像データが
順次出力されるような場合、最初のブロックを構成する
１ライン（８画素）が第１のラインバッファに書き込ま
れ、次の１ライン（８画素）が第２のラインバッファに
書き込まれると同時に、第１のラインバッファの相当す
るアドレスの画素データを読み出し、予め演算係数設定
手段により設定された各々の画素に対する演算係数との
演算を行うことにより、ライン数変換後の画素データを
生成し、画像メモリに格納する。According to the constitution of the present invention, for example, for each component (for example, Y, CB, CR) such as JPEG codec,
When image data is sequentially output in units of blocks (for example, 8 × 8 pixels), one line (8 pixels) constituting the first block is written into the first line buffer, and the next one line (8 Pixel) is written into the second line buffer, and at the same time, the pixel data at the corresponding address in the first line buffer is read, and the calculation is performed with the calculation coefficient for each pixel set in advance by the calculation coefficient setting means. Thus, the pixel data after the line number conversion is generated and stored in the image memory.

【００１１】これにより、従来のように１マクロブロッ
クライン分の大容量のブロックバッファを必要とせず、
最小限のラインバッファのみの構成でライン変換を行う
ことができる。しかも、データの流れを止めることなく
連続して変換処理することができるため、変換における
スループットの低下もない。This eliminates the need for a large-capacity block buffer for one macroblock line as in the prior art,
Line conversion can be performed with only a minimum line buffer configuration. Moreover, since the conversion process can be performed continuously without stopping the data flow, there is no decrease in the throughput in the conversion.

【００１２】加えて、本願の第２の発明の構成によれ
ば、例えばＪＰＥＧの「Ｙ：Ｕ：Ｖ＝４：１：１」ブロ
ックインターリーブ方式のように、水平方向と垂直方向
のブロックが交互に処理されるような場合のライン変換
も可能である。In addition, according to the configuration of the second aspect of the present invention, blocks in the horizontal direction and the vertical direction are alternately arranged, for example, as in the JPEG “Y: U: V = 4: 1: 1” block interleave method. Line conversion is also possible in the case where the processing is performed as follows.

【００１３】[0013]

【実施例】図１は、本発明による画像処理装置のライン
変換回路の第１の実施例を示すブロック図である。本実
施例は、ＪＰＥＧのブロックインターリーブ方式による
画像データをデコードするＪＰＥＧコーデック１、切り
換えスイッチ２、第１および第２のラインバッファ３お
よび４、ラインバッファ３および４への書き込みおよび
読み出しアドレスの生成を行うラインバッファ・アドレ
スカウンタ５、ＪＰＥＧコーデック１からデータの読み
出し／書き込みを行うためのＲ／Ｗクロックの生成を行
うＲ／Ｗクロック生成部６、演算係数の設定等を行う演
算係数レジスタ制御部７、演算回路８、第１のラインバ
ッファ３に対応する演算係数レジスタ９、第２のライン
バッファ４に対応する演算係数レジスタ１０を備え、演
算回路８の出力がメモリアドレス生成部１１の制御のも
とに画像メモリ１２に格納される構成となっている。FIG. 1 is a block diagram showing a first embodiment of a line conversion circuit of an image processing apparatus according to the present invention. In this embodiment, a JPEG codec 1 for decoding image data according to the JPEG block interleave method, a changeover switch 2, first and second line buffers 3 and 4, and write and read addresses for the line buffers 3 and 4 are generated. A line buffer / address counter 5, a R / W clock generator 6 for generating an R / W clock for reading / writing data from / to the JPEG codec 1, and an arithmetic coefficient register controller 7 for setting arithmetic coefficients, etc. , An operation circuit 8, an operation coefficient register 9 corresponding to the first line buffer 3, and an operation coefficient register 10 corresponding to the second line buffer 4. The output of the operation circuit 8 controls the memory address generation unit 11. Are stored in the image memory 12.

【００１４】次に、ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝２：１：
１」ブロックインターリーブ方式のデータをデコードし
て得られるＮＴＳＣ方式の画像データを、本実施例の構
成によるライン変換回路の入力としてＰＡＬ方式の画素
構成の画像デ−タに変換する場合の動作について説明す
る。Next, JPEG "Y: U: V = 2: 1:
1) Description will be given of an operation in the case where image data of the NTSC system obtained by decoding data of the block interleave system is converted into image data of a pixel structure of the PAL system as an input of the line conversion circuit according to the present embodiment. I do.

【００１５】ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝２：１：１」ブ
ロックインターリーブ方式のデータは、図２に示すよう
に、１マクロブロックがＹ０，Ｙ１，ＣＢ，ＣＲの４つ
の成分ブロックから構成され、各成分ブロックは８×８
画素（８ライン×８ドット）から構成される。説明の便
宜のためにＹ０ブロック内の各ラインにＹ０Ｌ０〜Ｙ０
Ｌ７、Ｙ１ブロックの各ラインにＹ１Ｌ０〜Ｙ１Ｌ７、
ＣＢブロックの各ラインにＣＢＬ０〜ＣＢＬ７、ＣＲブ
ロックの各ラインにＣＲＬ０〜ＣＲＬ７という符号を付
ける。また、各ライン内の水平方向の画素には順にＨ０
〜Ｈ７という符号を付ける。As shown in FIG. 2, in the JPEG "Y: U: V = 2: 1: 1" block interleave data, one macroblock is composed of four component blocks Y0, Y1, CB, and CR. And each component block is 8 × 8
It is composed of pixels (8 lines × 8 dots). For convenience of description, Y0L0 to Y0 are assigned to each line in the Y0 block.
Each line of the L7 and Y1 blocks has Y1L0 to Y1L7,
Each line of the CB block is denoted by CBL0 to CBL7, and each line of the CR block is denoted by CRL0 to CRL7. H0 is sequentially assigned to pixels in the horizontal direction in each line.
符号 H7.

【００１６】初期状態では演算係数レジスタ制御部７内
の演算係数レジスタポインタ、ラインバッファ・アドレ
スカウンタ５は共にゼロとなっている。また、切り換え
スイッチ２はラインバッファ３側に接続されている。以
後、次の手順でライン変換動作を行う。In the initial state, the operation coefficient register pointer and the line buffer / address counter 5 in the operation coefficient register control section 7 are both zero. The changeover switch 2 is connected to the line buffer 3 side. Thereafter, the line conversion operation is performed in the following procedure.

【００１７】まず、Ｒ／Ｗクロック生成部６からＪＰＥ
Ｇコーデック１に対し、復号された画像データの１バイ
トの読み出しクロックを出力する（手順１）。次いで、
ＪＰＥＧコーデック１から読み出されたラインＹ０Ｌ０
内の画素データＨ０をラインバッファ３のアドレス０に
書き込む。以後、順次同様の動作を繰り返し、ラインＹ
０Ｌ０内の画素デ−タＨ１〜Ｈ７をラインバッファ３の
アドレス１〜７に書き込む。こうしてＹ０ブロックの１
ラインＹ０Ｌ０内の画素デ−タＨ０〜Ｈ７のラインバッ
ファ３への書き込みを終了する。この段階でラインバッ
ファ・アドレスカウンタ５のカウント値は７から０に、
演算係数レジスタ９および１０のポインタのポイント値
は０となっている（手順２）。First, the R / W clock generator 6 sends the JPE
A 1-byte read clock of the decoded image data is output to the G codec 1 (procedure 1). Then
Line Y0L0 read from JPEG codec 1
Is written to the address 0 of the line buffer 3. Thereafter, the same operation is sequentially repeated, and the line Y
The pixel data H1 to H7 in 0L0 are written to addresses 1 to 7 of the line buffer 3. Thus, 1 of the Y0 block
The writing of the pixel data H0 to H7 in the line Y0L0 to the line buffer 3 is completed. At this stage, the count value of the line buffer address counter 5 changes from 7 to 0,
The point values of the pointers of the operation coefficient registers 9 and 10 are 0 (procedure 2).

【００１８】演算係数レジスタ９および１０のポイント
値が０のとき、ラインバッファ３に書き込まれたデータ
は、演算回路８で演算を行わないでそのまま読み出す。
これが最初の出力ラインＹ０ＰＬ０となる（手順３）。
以上の動作を図３に示す。When the point values of the operation coefficient registers 9 and 10 are 0, the data written in the line buffer 3 is read out without performing the operation in the operation circuit 8.
This is the first output line Y0PL0 (procedure 3).
The above operation is shown in FIG.

【００１９】次いで、図４に示すように、切り換えスイ
ッチ２をラインバッファ４側に切り換え、前述の手順１
〜２と同様にラインバッファ４のアドレス０に次のライ
ンＹ０Ｌ１の画素データＨ０を書き込む。同時にライン
バッファ３のアドレス０のデータであるラインＹ０Ｌ０
の画素デ−タＨ０（以下、デ−タＹ０Ｌ０−Ｈ０、とい
う）を読み出し、それぞれのデータを演算回路８に入力
する（手順４）。Next, as shown in FIG. 4, the changeover switch 2 is switched to the line buffer 4 side, and the above-described procedure 1 is performed.
2, the pixel data H0 of the next line Y0L1 is written to the address 0 of the line buffer 4. At the same time, the line Y0L0
The pixel data H0 (hereinafter referred to as data Y0L0-H0) is read out, and each data is input to the arithmetic circuit 8 (procedure 4).

【００２０】演算回路８では、演算係数レジスタ９およ
び１０のポインタは０であるので、演算係数レジスタ９
のレジスタ０にある係数Ａ０が読み出され、手順４で得
られたデータＹ０Ｌ０−Ｈ０と乗算を取り、デ−タＹ０
Ｌ０−Ｈ０ａを生成する。一方、手順４で得られたデー
タＹ０Ｌ１−Ｈ０は、演算係数レジスタ１０のレジスタ
０にある係数Ｂ０と乗算を取り、デ−タＹ０Ｌ１−Ｈ０
ａを生成する。そして演算結果であるデ−タＹ０Ｌ０−
Ｈ０ａとデ−タＹ１Ｌ０−Ｈ０ａとを加算して出力デ−
タＹ０ＰＬ１−Ｈ０を生成する（手順５）。In the operation circuit 8, since the pointers of the operation coefficient registers 9 and 10 are 0, the operation coefficient register 9
The coefficient A0 in the register 0 is read out, multiplied by the data Y0L0-H0 obtained in the procedure 4, and the data Y0
Generate L0-H0a. On the other hand, the data Y0L1-H0 obtained in the procedure 4 is multiplied by the coefficient B0 in the register 0 of the operation coefficient register 10 to obtain the data Y0L1-H0.
Generate a. The data Y0L0-
H0a and data Y1L0-H0a are added and output data is added.
Then, a data Y0PL1-H0 is generated (procedure 5).

【００２１】次いで、手順４の動作を繰り返し、ライン
Ｙ０Ｌ１の画素デ−タＨ１〜Ｈ７をラインバッファ４の
アドレス１〜７に書き込むと同時に、ラインバッファ３
のアドレス１〜７のデ−タＹ０Ｌ０−Ｈ１〜Ｈ７を読み
出し、演算回路８で手順５と同様の演算を行い出力デー
タＹ０ＰＬ１−Ｈ１〜Ｈ７を生成し、出力ラインＹ０Ｐ
Ｌ１を出力する（手順６）。Next, the operation of the procedure 4 is repeated, and the pixel data H1 to H7 of the line Y0L1 are written into the addresses 1 to 7 of the line buffer 4, and at the same time, the line buffer 3
The data Y0L0-H1 to H7 of addresses 1 to 7 are read out, and the same operation as in step 5 is performed by the arithmetic circuit 8 to generate output data Y0PL1-H1 to H7, and the output line Y0P
L1 is output (procedure 6).

【００２２】次いで、図５に示すように、切り換えスイ
ッチ２がラインバッファ３側に設定され、演算係数レジ
スタ制御部７の演算係数レジスタポインタが１になり、
ラインバッファ・アドレスカウンタ５のカウント値が７
から０になる。そして、手順２〜４と同様にラインＹ０
Ｌ２の画素デ−タＨ０〜Ｈ７をラインバッファ３に書き
込み、出力ラインＹ０ＰＬ２を出力する（手順７）。Next, as shown in FIG. 5, the changeover switch 2 is set to the line buffer 3 side, the operation coefficient register pointer of the operation coefficient register control unit 7 becomes 1, and
The count value of the line buffer address counter 5 is 7
To 0 from. Then, similarly to the procedures 2 to 4, the line Y0
The pixel data H0 to H7 of L2 are written into the line buffer 3, and the output line Y0PL2 is output (procedure 7).

【００２３】次いで、図６に示すように、切り換えスイ
ッチ２がラインバッファ４側に設定され、演算係数レジ
スタ制御部７の演算係数レジスタポインタが２になる。
そして、手順２〜４と同様にラインＹ０Ｌ３の画素デ−
タＨ０〜Ｈ７をラインバッファ４に書き込み、出力ライ
ンＹ０ＰＬ３を出力する（手順８）。Next, as shown in FIG. 6, the changeover switch 2 is set on the line buffer 4 side, and the operation coefficient register pointer of the operation coefficient register control section 7 becomes 2.
Then, as in steps 2 to 4, the pixel data of line Y0L3
The data H0 to H7 are written into the line buffer 4, and the output line Y0PL3 is output (procedure 8).

【００２４】次いで、図７に示すように、切り換えスイ
ッチ２がラインバッファ３側に設定され、演算係数レジ
スタ制御部７の演算係数レジスタポインタが３になる。
そして、手順２〜４と同様にラインＹ０Ｌ４の画素デ−
タＨ０〜Ｈ７をラインバッファ３に書き込み、出力ライ
ンＹ０ＰＬ４を出力する（手順９）。Next, as shown in FIG. 7, the changeover switch 2 is set to the line buffer 3 side, and the operation coefficient register pointer of the operation coefficient register control section 7 becomes 3.
Then, similarly to the procedures 2 to 4, the pixel data of the line Y0L4 is read.
The data H0 to H7 are written into the line buffer 3, and the output line Y0PL4 is output (procedure 9).

【００２５】次いで、図８に示すように、切り換えスイ
ッチ２がラインバッファ４側に設定され、演算係数レジ
スタ制御部７の演算係数レジスタポインタが４になる。
そして、手順２〜４と同様にラインＹ０Ｌ５の画素デ−
タＨ０〜Ｈ７をラインバッファ４に書き込み、出力ライ
ンＹ０ＰＬ５を出力する（手順１０）。Next, as shown in FIG. 8, the changeover switch 2 is set to the line buffer 4 side, and the operation coefficient register pointer of the operation coefficient register control section 7 becomes 4.
Then, similarly to the procedures 2 to 4, the pixel data of the line Y0L5 is read.
The data H0 to H7 are written into the line buffer 4, and the output line Y0PL5 is output (procedure 10).

【００２６】ここで、演算係数レジスタ制御部７の演算
係数レジスタポインタが０に戻るので、図９に示すよう
に、手順３と同様に手順１０で書き込んだラインＹ０Ｌ
５の画素デ−タを読み出し、演算回路８で演算を行わな
いで出力する。これが出力ラインＹ０ＰＬ６となる（手
順１１）。Here, since the operation coefficient register pointer of the operation coefficient register control unit 7 returns to 0, as shown in FIG.
The pixel data of No. 5 is read out and output by the arithmetic circuit 8 without performing the arithmetic operation. This becomes the output line Y0PL6 (procedure 11).

【００２７】この時点で、前述した図２４に示す演算の
全てが終了したことになる。以後はこの繰り返しとな
る。しかし、１ブロックのラインデータは、まだライン
Ｙ０Ｌ６とラインＹ０Ｌ７とが残っているので、次に、
これを使ってライン数変換を行う。At this point, all the operations shown in FIG. 24 have been completed. Thereafter, this operation is repeated. However, the line data of one block still has the line Y0L6 and the line Y0L7.
The number of lines is converted using this.

【００２８】まず、図１０に示すように、切り換えスイ
ッチ２がラインバッファ３側に設定され、ラインＹ０Ｌ
６の画素デ−タをラインバッファ３に書き込むと同時
に、ラインバッファ４からラインＹ０Ｌ５の画素データ
を読み出し、演算係数レジスタ９および１０のレジスタ
０で示される演算係数Ａ０，Ｂ０を用いて演算回路８で
演算を行い、出力ラインＹ０ＰＬ７を出力する（手順１
２）。First, as shown in FIG. 10, the changeover switch 2 is set to the line buffer 3, and the line Y0L
The pixel data of line Y0L5 is read from the line buffer 4 at the same time as the pixel data of No. 6 is written into the line buffer 3, and the arithmetic circuit 8 is operated by using the arithmetic coefficients A0 and B0 indicated by the arithmetic coefficient registers 9 and 10. And outputs the output line Y0PL7 (Procedure 1)
2).

【００２９】次いで、図１１に示すように、切り換えス
イッチ２がラインバッファ４側に設定され、演算係数レ
ジスタ制御部７の演算係数レジスタポインタが１にな
る。そして、ラインＹ０Ｌ７の画素デ−タをラインバッ
ファ４に書き込むと同時に、ラインバッファ３からライ
ンＹ０Ｌ６の画素データを読み出し、演算係数レジスタ
９および１０のレジスタ１で示される演算係数Ａ１，Ｂ
１を用いて演算回路８で演算を行いラインＹ０ＰＬ８を
出力する（手順１３）。Next, as shown in FIG. 11, the changeover switch 2 is set to the line buffer 4 side, and the operation coefficient register pointer of the operation coefficient register control section 7 becomes 1. Then, the pixel data of the line Y0L6 is read out from the line buffer 3 at the same time as the pixel data of the line Y0L7 is written into the line buffer 4, and the operation coefficients A1 and B indicated by the register 1 of the operation coefficient registers 9 and 10.
The arithmetic operation is performed by the arithmetic circuit 8 using 1 to output the line Y0PL8 (procedure 13).

【００３０】以上で、図２に示すＹ０ブロックのライン
変換が終了する。この時点でラインバッファ・アドレス
カウンタ５のカウント値は８にセットされ、演算係数レ
ジスタポインタは０にリセットされる。また、切り換え
スイッチ２はラインバッファ３側に切り換えられる。With the above, the line conversion of the Y0 block shown in FIG. 2 is completed. At this time, the count value of the line buffer address counter 5 is set to 8, and the operation coefficient register pointer is reset to 0. The changeover switch 2 is switched to the line buffer 3 side.

【００３１】以後、Ｙ１ブロック、ＣＢブロック、ＣＲ
ブロックのそれぞれに対して手順１〜１３と同様の処理
を行うことによって、変換後の出力ラインＹ１ＰＬ０〜
Ｙ１ＰＬ７、出力ラインＣＢＰＬ０〜ＣＢＰＬ７および
出力ラインＣＲＰＬ０〜ＣＲＰＬ７を順次生成し出力す
る。Thereafter, Y1 block, CB block, CR
By performing the same processing as in steps 1 to 13 on each of the blocks, the converted output lines Y1PL0 to Y1PL0
Y1PL7, output lines CBPL0 to CBPL7, and output lines CRPL0 to CRPL7 are sequentially generated and output.

【００３２】ラインバッファ・アドレスカウンタ５は１
ブロックの処理ごとに８づつインクリメントされるた
め、この１マクロブロックの処理が終了した時点では、
その値は３２となっている。すなわち、ラインバッファ
・アドレスカウンタ５の値は１ブロックごとに８づつ、
１マクロブロックでは３２づつカウントアップされ、演
算係数レジスタポインタは０〜４をループカウントする
（ＮＴＳＣ方式からＰＡＬ方式へ変換する場合）。The line buffer address counter 5 is 1
Since it is incremented by 8 for each processing of the block, when the processing of this one macro block is completed,
Its value is 32. That is, the value of the line buffer / address counter 5 is 8 for each block,
In one macro block, the count is incremented by 32, and the operation coefficient register pointer loop-counts 0 to 4 (when converting from the NTSC system to the PAL system).

【００３３】このようにして、ＪＰＥＧコーデック１よ
り読み出された１マクロブロックラインの画像データの
変換が終了すると、演算係数レジスタポインタの値（こ
の場合は３）をレジスタの一部にあるポインタバッファ
（図示せず）に保存する。この時点で、ラインバッファ
４は第１マクロブロックラインを構成する各ブロックの
変換前の最下位ラインＬ７のデータが残されていること
になる。When the conversion of the image data of one macroblock line read from the JPEG codec 1 is completed, the value of the operation coefficient register pointer (3 in this case) is stored in the pointer buffer in a part of the register. (Not shown). At this point, the line buffer 4 retains the data of the least significant line L7 before conversion of each block constituting the first macroblock line.

【００３４】次に、第２マクロブロックラインのデータ
を変換する場合は次のような動作を行う。まず、演算係
数レジスタポインタにポインタバッファに保存した値を
読み出してセットする。次に、ＪＰＥＧコーデック１か
ら第２マクロブロックラインの最初のマクロブロックの
ラインＹ０Ｌ０の画素デ−タＨ０〜Ｈ７を読み出し、ラ
インバッファ３に書き込む。これに並行してラインバッ
ファ４に格納されているアドレス０〜７の画素データを
順次読み出し、各々のデータに対して前述した演算係数
レジスタポインタ（ここでは３）の示すレジスタにセッ
トされた係数Ａ３，Ｂ３を用いて演算を行い、ラインＹ
０ＰＬ９を生成する（手順１４）。Next, when converting the data of the second macro block line, the following operation is performed. First, the value stored in the pointer buffer is read and set in the operation coefficient register pointer. Next, the pixel data H0 to H7 of the line Y0L0 of the first macroblock line of the second macroblock line is read from the JPEG codec 1 and written to the line buffer 3. In parallel with this, the pixel data at addresses 0 to 7 stored in the line buffer 4 are sequentially read, and the coefficient A3 set in the register indicated by the above-mentioned operation coefficient register pointer (here, 3) for each data , B3 to calculate the line Y
0PL9 is generated (procedure 14).

【００３５】次に、第２マクロブロックラインの次のラ
インＹ０Ｌ１の画素デ−タＨ０〜Ｈ７をラインバッファ
３に書き込むと同時に、ラインバッファ４のデータＹ０
Ｌ０−Ｈ０〜Ｈ７を読み出し、演算係数レジスタ９およ
び１０に格納された係数Ａ４およびＢ４を使って演算を
行いラインＹ０ＰＬ１０を出力する（手順１５）。Next, the pixel data H0 to H7 of the line Y0L1 next to the second macroblock line are written into the line buffer 3, and at the same time, the data Y0 of the line buffer 4 is written.
L0-H0 to H7 are read out, the operation is performed using the coefficients A4 and B4 stored in the operation coefficient registers 9 and 10, and the line Y0PL10 is output (step 15).

【００３６】以後、手順１〜１３と同様の処理を行い、
ライン変換を実行する。各ブロックの変換が終わる度
に、ポインタバッファの値を再度演算係数レジスタポイ
ンタにセットし、次のブロックの処理にかかる。こうし
て、第２マクロブロックラインの変換がすべて終了する
と、第３マクロブロックライン、第４マクロブロックラ
イン、…、というようにＪＰＥＧコーデック１のデータ
フォーマットに従って順次変換処理を行って行く。これ
によりブロック単位でのライン変換処理が終了する。Thereafter, the same processing as steps 1 to 13 is performed.
Perform line conversion. Each time the conversion of each block is completed, the value of the pointer buffer is set again in the operation coefficient register pointer, and the processing of the next block is started. When the conversion of the second macroblock line is completed in this way, the conversion process is sequentially performed in accordance with the data format of the JPEG codec 1, such as the third macroblock line, the fourth macroblock line, and so on. This completes the line conversion processing in block units.

【００３７】次に、本発明による画像処理装置のライン
変換回路の第２の実施例について説明する。本実施例
は、ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝４：１：１」のブロック
インターリーブ方式のように、ライン方向のサンプリン
グ比率が異なるブロック（１つの画像を構成するブロッ
ク数が異なるブロック）が混在して入力されるような場
合の実施例である。Next, a second embodiment of the line conversion circuit of the image processing apparatus according to the present invention will be described. In the present embodiment, blocks having different sampling ratios in the line direction (blocks having different numbers of blocks constituting one image), such as the block interleaving method of JPEG “Y: U: V = 4: 1: 1”, are used. This is an embodiment in a case where the input is mixed.

【００３８】図１２は、本発明の第２の実施例を示すブ
ロック図で、ＪＰＥＧコーデック２１、切り換えスイッ
チ２２、第１および第２のラインバッファ２３および２
４、ラインバッファ２３および２４への書き込みおよび
読み出しアドレスの生成を行うラインバッファ・アドレ
スカウンタ２５、ＪＰＥＧコーデック２１からデータの
読み出し／書き込みを行うためのＲ／Ｗクロックの生成
を行うＲ／Ｗクロック生成部２６、演算係数の設定等を
行う演算係数レジスタ制御部２７、演算回路２８、第１
のラインバッファ２３に対応する第１の演算係数レジス
タ２９、第２のラインバッファ４に対応する第２の演算
係数レジスタ３０、演算係数レジスタ２９および３０の
ポインタの値を保持しておくためのポインタバッファ３
１を備え、演算回路２８の出力がメモリアドレス生成部
３２の制御のもとに画像メモリ３３に格納される構成と
なっている。FIG. 12 is a block diagram showing a second embodiment of the present invention, in which a JPEG codec 21, a changeover switch 22, first and second line buffers 23 and 2 are shown.
4. Line buffer / address counter 25 for writing to and reading addresses from the line buffers 23 and 24, and R / W clock generation for generating an R / W clock for reading / writing data from the JPEG codec 21 Section 26, an operation coefficient register control section 27 for setting operation coefficients, etc., an operation circuit 28,
A first operation coefficient register 29 corresponding to the line buffer 23, a second operation coefficient register 30 corresponding to the second line buffer 4, and a pointer for holding pointer values of the operation coefficient registers 29 and 30. Buffer 3
1, and the output of the arithmetic circuit 28 is stored in the image memory 33 under the control of the memory address generator 32.

【００３９】次に、ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝４：１：
１」ブロックインターリーブ方式のデータを復号して得
られるＮＴＳＣ方式の画像デ−タを、本実施例の構成に
よるライン変換回路の入力としてＰＡＬフォーマットの
画素構成に変換する場合の動作について説明する。Next, the JPEG "Y: U: V = 4: 1:
1) An operation of converting image data of the NTSC system obtained by decoding data of the block interleave system into a pixel structure of the PAL format as an input of the line conversion circuit according to the present embodiment will be described.

【００４０】ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝４：１：１」ブ
ロックインターリーブ方式のデータは、図１３に示すよ
うに、１マクロブロックがＹ０，Ｙ１，Ｙ２，Ｙ３，Ｃ
Ｂ，ＣＲの６つの成分ブロックから構成され、各成分ブ
ロックは８×８画素（８ライン×８ドット）から構成さ
れる。説明の便宜のためにＹ０ブロック内の各ラインに
Ｙ０Ｌ０〜Ｙ０Ｌ７、Ｙ１ブロックの各ラインにＹ１Ｌ
０〜Ｙ１Ｌ７、Ｙ２ブロックの各ラインにＹ２Ｌ０〜Ｙ
２Ｌ７、Ｙ３ブロックの各ラインにＹ３Ｌ０〜Ｙ３Ｌ
７、ＣＢブロックの各ラインにＣＢＬ０〜ＣＢＬ７、Ｃ
Ｒブロックの各ラインにＣＲＬ０〜ＣＲＬ７という符号
を付ける。また、各ライン内の水平方向の画素には順に
Ｈ０〜Ｈ７という符号を付ける。As shown in FIG. 13, the data of the JPEG "Y: U: V = 4: 1: 1" block interleave system is such that one macroblock is composed of Y0, Y1, Y2, Y3, C
Each of the component blocks is composed of 8 × 8 pixels (8 lines × 8 dots). For convenience of explanation, each line in the Y0 block is Y0L0 to Y0L7, and each line in the Y1 block is Y1L.
0 to Y1L7, Y2L0 to Y2
Y3L0 to Y3L on each line of 2L7 and Y3 blocks
7, CBL0 to CBL7, CBL
Each line of the R block is denoted by CRL0 to CRL7. Also, the horizontal pixels in each line are numbered H0 to H7 in order.

【００４１】初期状態では演算係数レジスタ制御部２７
内の演算係数レジスタポインタおよびポインタバッファ
３１内のすべてのアドレスの値、ラインバッファ・アド
レスカウンタ２５がすべて０となっている。また、切り
換えスイッチ２はラインバッファ２３側に接続されてい
る。以後、次の手順でライン変換動作が行われる。In the initial state, the operation coefficient register control unit 27
, The values of all the addresses in the pointer buffer 31 and the line buffer address counter 25 are all zero. The changeover switch 2 is connected to the line buffer 23 side. Thereafter, the line conversion operation is performed in the following procedure.

【００４２】まず、Ｒ／Ｗクロック生成部２６からＪＰ
ＥＧコーデック２１に対し復号された画像データの１バ
イトの読み出しクロックが出力される（手順２１）。読
み出されたデータＹ０Ｌ０−Ｈ０をラインバッファ２３
のアドレス０に書き込む。以後、順次同様の動作を繰り
返し、デ−タＹ０Ｌ０−Ｈ１〜Ｈ７をラインバッファ２
３のアドレス１〜７に書き込む。これによってＹ０ブロ
ック内の１ラインの書き込みが終了する。この段階でラ
インバッファ・アドレスカウンタ２５の値は７から０
に、演算係数レジスタ２９および３０のポインタは０と
なっている（手順２２）。First, the R / W clock generation unit 26 sends the JP
A 1-byte read clock of the decoded image data is output to the EG codec 21 (procedure 21). The read data Y0L0-H0 is transferred to the line buffer 23.
Write to address 0 of Thereafter, the same operation is sequentially repeated to store the data Y0L0-H1 to H7 in the line buffer 2
3 are written to addresses 1 to 7. This completes the writing of one line in the Y0 block. At this stage, the value of the line buffer address counter 25 is 7 to 0.
Meanwhile, the pointers of the operation coefficient registers 29 and 30 are 0 (procedure 22).

【００４３】次に、演算係数レジスタ２９および３０の
ポインタの値が０のとき、ラインバッファ２３に書き込
まれたデータは、演算回路２８で演算を行わずに読み出
す。これが、ライン変換回路の最初の出力ラインＹ０Ｐ
Ｌ０となる（手順２３）。Next, when the pointer values of the operation coefficient registers 29 and 30 are 0, the data written in the line buffer 23 is read out by the operation circuit 28 without performing the operation. This is the first output line Y0P of the line conversion circuit.
L0 (procedure 23).

【００４４】次に、切り換えスイッチ２をラインバッフ
ァ２４側に切り換え、手順２１〜２２と同様にラインバ
ッファ２４のアドレス０に次のラインのデータＹ０Ｌ１
−Ｈ０を書き込むと同時に、ラインバッファ２３のアド
レス０のデータＹ０Ｌ０−Ｈ０を読み出し、それぞれの
データを演算回路２８に入力する（手順２４）。Next, the changeover switch 2 is switched to the line buffer 24 side, and the data Y0L1 of the next line is added to the address 0 of the line buffer 24 in the same manner as in the steps 21-22.
At the same time as writing -H0, the data Y0L0-H0 at the address 0 of the line buffer 23 is read, and each data is input to the arithmetic circuit 28 (procedure 24).

【００４５】演算回路２８では、演算係数レジスタ２９
および３０のポインタは０であるので、演算係数レジス
タ２９のレジスタ０にある係数が読み出され、手順２４
で得られたデータＹ０Ｌ０−Ｈ０と乗算をとりデ−タＹ
０Ｌ０−Ｈ０ａを生成する。一方、手順２４で得られた
データＹ０Ｌ１−Ｈ０は演算係数レジスタ３０のレジス
タ０にある係数と乗算を取りデ−タＹ０Ｌ１−Ｈ０ａを
生成する。そして、演算結果であるデ−タＹ０Ｌ０−Ｈ
０ａとデ−タＹ１Ｌ０−Ｈ０ａを加算して出力デ−タＹ
０ＰＬ１−Ｈ０を生成する（手順２５）。In the arithmetic circuit 28, an arithmetic coefficient register 29
Since the pointers of and 30 are 0, the coefficient in the register 0 of the operation coefficient register 29 is read, and the procedure 24 is executed.
Is multiplied with the data Y0L0-H0 obtained in
0L0-H0a is generated. On the other hand, the data Y0L1-H0 obtained in step 24 is multiplied by the coefficient in the register 0 of the operation coefficient register 30 to generate data Y0L1-H0a. Then, the data Y0L0-H which is the operation result is obtained.
0a and data Y1L0-H0a are added and output data Y
0PL1-H0 is generated (procedure 25).

【００４６】次いで、手順２４と同様にデ−タＹ０Ｌ１
−Ｈ１〜Ｈ７をラインバッファ２４のアドレス１〜７に
書き込むと同時に、ラインバッファ２３のアドレス１〜
７のデ−タＹ０Ｌ０−Ｈ１〜Ｈ７を読み出し演算回路２
８に入力する。そして、手順２５と同様の演算を行って
出力データＹ０ＰＬ１−Ｈ１〜Ｈ７を生成し、出力ライ
ンＹ０ＰＬ１を出力する（手順２６）。Next, similarly to the procedure 24, the data Y0L1
-H1 to H7 are written to the addresses 1 to 7 of the line buffer 24, and at the same time, the addresses 1 to 7 of the line buffer 23 are written.
7 and reads out the data Y0L0-H1 to H7.
Enter 8 Then, the same operation as in step 25 is performed to generate output data Y0PL1-H1 to H7 and output the output line Y0PL1 (step 26).

【００４７】次いで、切り換えスイッチ２２がラインバ
ッファ２３側に設定され、演算係数レジスタ２９，３０
のレジスタポインタは１に、ラインバッファ・アドレス
カウンタ２５は７から０になる。そして、手順２２〜２
４と同様にラインＹ０Ｌ２の画素デ−タをラインバッフ
ァ２３に書き込み、出力ラインＹ０ＰＬ２を出力する
（手順２７）。Next, the changeover switch 22 is set to the line buffer 23 side, and the operation coefficient registers 29 and 30 are set.
Is changed to 1 and the line buffer address counter 25 changes from 7 to 0. Then, steps 22 to 2
Similarly to 4, the pixel data of the line Y0L2 is written into the line buffer 23, and the output line Y0PL2 is output (step 27).

【００４８】次いで、切り換えスイッチ２２がラインバ
ッファ２４側に設定され、演算係数レジスタ２９，３０
のレジスタポインタは２になる。そして、手順２２〜２
４と同様にラインＹ０Ｌ３の画素デ−タをラインバッフ
ァ２４に書き込み、出力ラインＹ０ＰＬ３を出力する
（手順２８）。Next, the changeover switch 22 is set to the line buffer 24 side, and the operation coefficient registers 29 and 30 are set.
Register pointer becomes 2. Then, steps 22 to 2
Similarly to 4, the pixel data of the line Y0L3 is written into the line buffer 24, and the output line Y0PL3 is output (step 28).

【００４９】次いで、切り換えスイッチ２２がラインバ
ッファ２３側に設定され、演算係数レジスタ２９，３０
のレジスタポインタは３になる。そして、手順２２〜２
４と同様にラインＹ０Ｌ４の画素デ−タをラインバッフ
ァ２３に書き込み、出力ラインＹ０ＰＬ４を出力する
（手順２９）。Next, the changeover switch 22 is set to the line buffer 23 side, and the operation coefficient registers 29 and 30 are set.
Register pointer becomes 3. Then, steps 22 to 2
As in the case of No. 4, the pixel data of the line Y0L4 is written into the line buffer 23, and the output line Y0PL4 is output (step 29).

【００５０】次いで、切り換えスイッチ２２がラインバ
ッファ２４側に設定され、演算係数レジスタ２９，３０
のレジスタポインタは４になる。そして、手順２２〜２
４と同様にラインＹ０Ｌ５の画素デ−タをラインバッフ
ァ２４に書き込み、出力ラインＹ０ＰＬ５を出力する
（手順３０）。Next, the changeover switch 22 is set to the line buffer 24 side, and the operation coefficient registers 29 and 30 are set.
Register pointer becomes 4. Then, steps 22 to 2
Similarly to 4, the pixel data of the line Y0L5 is written into the line buffer 24, and the output line Y0PL5 is output (step 30).

【００５１】次いで、切り換えスイッチ２２がラインバ
ッファ２３側に設定され、演算係数レジスタ２９，３０
のレジスタポインタは０に戻る。レジスタポインタが０
に戻ると、手順２３と同様に手順３０で書き込んだライ
ンＹ０Ｌ５の画素デ−タを読み出し、演算回路２８で演
算を行わないで出力する。これが出力ラインＹ０ＰＬ６
となる。この時点で、図２４に示す演算のすべてが終了
したことになる。以後は、この繰り返しとなる。しか
し、１ブロックのラインデータは、まだラインＹ０Ｌ６
とラインＹ０Ｌ７が残っているので、次にこれを使って
ライン数変換を行う（手順３１）。Next, the changeover switch 22 is set to the line buffer 23 side, and the operation coefficient registers 29 and 30 are set.
Returns to 0. Register pointer is 0
Returning to step 23, the pixel data of the line Y0L5 written in step 30 is read out in the same manner as in step 23, and is output by the operation circuit 28 without performing the operation. This is the output line Y0PL6
Becomes At this point, all the calculations shown in FIG. 24 have been completed. Thereafter, the above operation is repeated. However, the line data of one block is still in the line Y0L6
And the line Y0L7 remain, so that the number of lines is converted using this (step 31).

【００５２】ラインＹ０Ｌ６の画素デ−タをラインバッ
ファ２３に書くと同時に、ラインバッファ２４からライ
ンＹ０Ｌ５の画素デ−タを読み出し、演算係数レジスタ
２９および３０のレジスタ０で示される演算係数Ａ０，
Ｂ０を用いて演算回路２８で演算を行い、出力ラインＹ
０ＰＬ７を出力する（手順３２）。The pixel data of the line Y0L6 is written into the line buffer 23, and at the same time, the pixel data of the line Y0L5 is read from the line buffer 24, and the operation coefficients A0 and A0 indicated by the register 0 of the operation coefficient registers 29 and 30 are read.
The operation is performed by the operation circuit 28 using B0, and the output line Y
0PL7 is output (procedure 32).

【００５３】次いで、ラインＹ０Ｌ７の画素デ−タをラ
インバッファ２４に書くと同時に、ラインバッファ２３
からラインＹ０Ｌ６の画素データを読み出し、演算係数
レジスタ２９，３０のレジスタ１で示される演算係数Ａ
1 ，Ｂ1 を用いて演算回路２８で演算を行い、出力ライ
ンＹ０ＰＬ８を出力する（手順３３）。Next, the pixel data of the line Y0L7 is written in the line buffer 24, and
, The pixel data of the line Y0L6 is read out, and the operation coefficient A indicated by the register 1 of the operation coefficient registers 29 and 30 is read out.
The operation is performed by the operation circuit 28 using 1 and B1, and the output line Y0PL8 is output (step 33).

【００５４】以上で、Ｙ０ブロックのライン変換が終了
する。この時点でラインバッファ・アドレスカウンタ２
５は８にセットされ、演算係数レジスタポインタはポイ
ンタバッファ３１のアドレス０に保存した後、０にリセ
ットされる。また、切り換えスイッチ２はラインバッフ
ァ２３側に設定される。Thus, the line conversion of the Y0 block is completed. At this point, the line buffer address counter 2
5 is set to 8, the arithmetic coefficient register pointer is stored at address 0 of the pointer buffer 31, and then reset to 0. The changeover switch 2 is set on the line buffer 23 side.

【００５５】次いで、Ｙ１ブロックに対して手順２１〜
３３と同様の処理を行い、出力ラインＹ１ＰＬ０〜Ｙ１
ＰＬ７を生成する。ここで、ラインバッファ・アドレス
カウンタ２５の値は０に戻る。前述した第１の実施例で
は、この値は１６となっている。すなわち、次のＣＢブ
ロックのラインデ−タのバッファリングをアドレス１６
から使用するということであった。図１４に、出力ライ
ンＹ１ＰＬ８の生成手順を示す（手順３４）。Next, steps 21 to 21 are performed on the Y1 block.
33, the output lines Y1PL0-Y1
Generate PL7. Here, the value of the line buffer / address counter 25 returns to 0. In the first embodiment described above, this value is 16. That is, the buffering of the line data of the next CB block is performed at address 16.
Was to use it. FIG. 14 shows a procedure for generating the output line Y1PL8 (procedure 34).

【００５６】次に、演算係数レジスタポインタの値（こ
こでは０）をポインタバッファ３１のアドレス１に格納
し、切り換えスイッチ２２をラインバッファ２３側に切
り換える。そして、次のＹ２ブロックは次のように処理
される。Next, the value of the operation coefficient register pointer (here, 0) is stored in the address 1 of the pointer buffer 31, and the changeover switch 22 is switched to the line buffer 23 side. Then, the next Y2 block is processed as follows.

【００５７】まず、図１５に示すように、ポインタバッ
ファ３１のアドレス０の値Ｐ０を演算係数レジスタ２９
および３０の演算係数レジスタポインタにセットする。
これにより、Ｙ０ブロックのラインＹ０Ｌ７の変換を行
った時点の演算係数レジスタポインタの値（この場合
３）が復元される。次に、ＪＰＥＧコーデック２１から
Ｙ２ブロックの最初のラインデータＹ２Ｌ０−Ｈ０〜Ｈ
７を読み出し、ラインバッファ２３に書き込む。これに
並行してラインバッファ２４に格納されているアドレス
０〜７のデータＹ０Ｌ７−Ｈ０〜Ｈ７を順次読み出し、
各々のデータに対して前述した演算係数レジスタポイン
タにセットされた演算係数Ａ３，Ｂ３を使用して演算回
路２８で演算を行い、出力ラインＹ２ＰＬ０を出力する
（手順３５）。First, as shown in FIG. 15, the value P0 of the address 0 of the pointer buffer 31 is stored in the operation coefficient register 29.
And 30 are set in the operation coefficient register pointer.
As a result, the value (3 in this case) of the calculation coefficient register pointer at the time when the conversion of the line Y0L7 of the Y0 block is performed is restored. Next, the first line data Y2L0-H0-H of the Y2 block is transmitted from the JPEG codec 21.
7 is read and written to the line buffer 23. In parallel with this, data Y0L7-H0-H7 at addresses 0-7 stored in the line buffer 24 are sequentially read out,
The arithmetic circuit 28 performs an arithmetic operation on each of the data using the arithmetic coefficients A3 and B3 set in the arithmetic coefficient register pointer, and outputs an output line Y2PL0 (step 35).

【００５８】次に、図１６に示すように、切り換えスイ
ッチ２２がラインバッファ２４側に設定され、演算係数
レジスタ２９，３０のレジスタポインタは４になる。そ
して、デ−タＹ２Ｌ１−Ｈ０〜Ｈ７をラインバッファ２
４に書き込むと同時にラインバッファ２３のデータＹ２
Ｌ０−Ｈ０〜Ｈ７を読み出し、演算係数レジスタ２９，
３０に格納された演算係数Ａ４，Ｂ４を使って演算を行
い、出力ラインＹ２ＰＬ１を生成する（手順３６）。Next, as shown in FIG. 16, the changeover switch 22 is set on the line buffer 24 side, and the register pointers of the operation coefficient registers 29 and 30 become 4. Then, the data Y2L1-H0-H7 are transferred to the line buffer 2
4 and the data Y2 in the line buffer 23 at the same time.
L0-H0 to H7 are read out, and the operation coefficient registers 29,
An operation is performed using the operation coefficients A4 and B4 stored in 30 to generate an output line Y2PL1 (step 36).

【００５９】以後、ラインＹ２Ｌ２〜Ｙ２Ｌ７に対して
同様の処理を行い、出力ラインＹ２ＰＬ２〜Ｙ２ＰＬ９
を生成する。図１７に出力ラインＹ２ＰＬ９の生成過程
を示す（手順３７）。この時点で、演算係数レジスタポ
インタの値（この場合は０）はポインタバッファ３１の
アドレス０に格納される。また、ラインバッファ・アド
レスカウンタ２５は８になる。Thereafter, the same processing is performed on the lines Y2L2 to Y2L7 to output lines Y2PL2 to Y2PL9.
Generate FIG. 17 shows a process of generating the output line Y2PL9 (procedure 37). At this point, the value of the operation coefficient register pointer (0 in this case) is stored at address 0 of the pointer buffer 31. Also, the line buffer address counter 25 becomes 8.

【００６０】次に、Ｙ３ブロックを変換するために、図
１８に示すように、Ｙ２ブロックの場合と同様にポイン
タバッファ３１のアドレス１の値（この場合３）Ｐ１を
演算係数レジスタポインタにセットする。そして、デ−
タＹ３Ｌ０−Ｈ０〜Ｈ７をラインバッファ２３に書き込
むと同時にラインバッファ２４のデータＹ１Ｌ７−Ｈ０
〜Ｈ７を読み出し、演算係数レジスタ２９および３０に
格納された係数Ａ３，Ｂ３を使って演算を行い、出力ラ
インＹ３ＰＬ０を生成する（手順３８）。Next, as shown in FIG. 18, in order to convert the Y3 block, the value (3 in this case) P1 of the address 1 of the pointer buffer 31 is set in the operation coefficient register pointer as in the case of the Y2 block. . And,
The data Y1L7-H0 in the line buffer 24 are written at the same time as the data Y3L0-H0-H7 are written in the line buffer 23.
ＨH7 are read out, and calculations are performed using the coefficients A3 and B3 stored in the calculation coefficient registers 29 and 30, to generate an output line Y3PL0 (step 38).

【００６１】次に、図１９に示すように、切り換えスイ
ッチ２２がラインバッファ２４側に設定され、デ−タＹ
３Ｌ１−Ｈ０〜Ｈ７をラインバッファ２４に書き込むと
同時にラインバッファ２３のデータＹ３Ｌ０−Ｈ０〜Ｈ
７を読み出し、演算係数レジスタ２９および３０に格納
された演算係数Ａ４，Ｂ４を使って演算を行い、出力ラ
インＹ３ＰＬ１を出力する（手順３９）。Next, as shown in FIG. 19, the changeover switch 22 is set to the line buffer 24 side, and the data Y
3L1-H0 to H7 are written to the line buffer 24, and at the same time, data Y3L0-H0 to H of the line buffer 23 are written.
7 is read, the operation is performed using the operation coefficients A4 and B4 stored in the operation coefficient registers 29 and 30, and the output line Y3PL1 is output (step 39).

【００６２】以後、ラインＹ３Ｌ２〜Ｙ３Ｌ７に対して
同様の処理を行い、出力ラインＹ３ＰＬ２〜Ｙ３ＰＬ９
を生成する。図２０に出力ラインＹ３ＰＬ９の生成過程
を示す（手順４０）。この時点で、演算係数レジスタポ
インタの値（この場合０）はポインタバッファ３１のア
ドレス１に格納される。また、ラインバッファ・アドレ
スカウンタ２５は１６になる。Thereafter, the same processing is performed on the lines Y3L2 to Y3L7 to output lines Y3PL2 to Y3PL9.
Generate FIG. 20 shows a process of generating the output line Y3PL9 (procedure 40). At this point, the value of the operation coefficient register pointer (0 in this case) is stored at address 1 of the pointer buffer 31. The line buffer / address counter 25 becomes 16.

【００６３】次に、ＣＢブロックの変換を行う前に、ポ
インタバッファ３１のアドレス２の値（この場合、初期
値の０）を演算係数レジスタポインタに設定する。その
後、ラインＣＢＬ０〜ＣＢＬ７に対して同様の処理を行
い、出力ラインＣＢＰＬ０〜ＣＢＰＬ８を生成する。そ
して、次の演算係数レジスタポインタの値（ここでは
３）をポインタバッファ３１のアドレス２に保存する。
図２１に出力ラインＣＢＰＬ８の生成過程を示す（手順
４１）。Next, before the conversion of the CB block, the value of the address 2 of the pointer buffer 31 (in this case, the initial value of 0) is set in the operation coefficient register pointer. Thereafter, the same processing is performed on the lines CBL0 to CBL7 to generate output lines CBPL0 to CBPL8. Then, the value of the next operation coefficient register pointer (here, 3) is stored in the address 2 of the pointer buffer 31.
FIG. 21 shows a process of generating the output line CBPL8 (procedure 41).

【００６４】次に、手順４１と同様にＣＲブロックを変
換する。すなわち変換を行う前にポインタバッファ３１
のアドレス３の値（この場合、初期値の０）を演算係数
レジスタポインタに設定する。その後、ラインＣＲＬ０
〜ＣＲＬ７に対して同様の処理を行い、出力ラインＣＲ
ＰＬ０〜ＣＲＰＬ８を生成する。そして、次の演算係数
レジスタポインタの値（ここでは３）をポインタバッフ
ァ３１のアドレス３に保存する。図２２に出力ラインＣ
ＲＰＬ８の生成過程を示す（手順４２）。Next, the CR block is converted in the same manner as in step 41. That is, before the conversion, the pointer buffer 31
(In this case, the initial value of 0) is set in the operation coefficient register pointer. Then, the line CRL0
To CRL7 to output line CR
PL0 to CRPL8 are generated. Then, the value of the next operation coefficient register pointer (here, 3) is stored in the address 3 of the pointer buffer 31. FIG. 22 shows output line C.
The generation process of RPL8 is shown (procedure 42).

【００６５】これで最初の１マクロブロックのライン変
換が終了する。以後、手順２１〜４２と同様の処理を繰
り返し行うことにより、以降のデータを生成する。これ
によりブロック単位でのライン変換処理が可能となる。This completes the line conversion of the first one macro block. Thereafter, the same processing as steps 21 to 42 is repeatedly performed to generate subsequent data. This enables line conversion processing in block units.

【００６６】なお、ここではＪＰＥＧの「Ｙ：Ｕ：Ｖ＝
４：１：１」のブロックインターリーブ方式の復号デー
タを画像メモリに格納する場合の変換処理について説明
したが、この変換回路に入力されるデータは、例えばＪ
ＰＥＧの「Ｙ：Ｕ：Ｖ＝４：２：２」や「Ｙ：Ｕ：Ｖ＝
４：４：４」など、画像の垂直方向のブロックが交互に
送られて来る場合でも、また、第１の実施例のように水
平方向のブロックが連続して入力されるような場合でも
変換が可能である。In this case, JPEG “Y: U: V =
A description has been given of the conversion processing when the decoded data of the block interleave method of “4: 1: 1” is stored in the image memory.
PEG “Y: U: V = 4: 2: 2” or “Y: U: V =
Even when the vertical blocks of the image are sent alternately, such as "4: 4: 4", or when the horizontal blocks are continuously input as in the first embodiment, the conversion is performed. Is possible.

【００６７】ただし、演算係数レジスタポインタの値を
１ブロックの処理が終わる毎に保存しておかなければな
らず、そのためのバッファおよび制御回路が第１の実施
例に比べて増えてしまうため、第１の実施例のような入
力に限定される場合は、第１の実施例の構成を使うのが
好ましい。However, the value of the operation coefficient register pointer must be saved each time the processing of one block is completed, and the number of buffers and control circuits therefor increases compared to the first embodiment. When the input is limited as in the first embodiment, it is preferable to use the configuration of the first embodiment.

【００６８】また、前述の実施例では、ＮＴＳＣ方式の
画像デ−タからＰＡＬ方式の画像デ−タへの変換につい
て説明したが、いずれの場合の構成でもＰＡＬ方式の画
像デ−タからＮＴＳＣ方式の画像デ−タへの変換も可能
である。この場合、演算係数レジスタの設定値をＰＡＬ
方式からＮＴＳＣ方式への演算係数に設定し、演算係数
レジスタポインタのカウント値を０〜５に設定する必要
がある。In the above-described embodiment, the conversion from the NTSC image data to the PAL image data has been described. In any case, the conversion from the PAL image data to the NTSC image data is performed. Can be converted into image data. In this case, the set value of the operation coefficient register is set to PAL
It is necessary to set the operation coefficient from the system to the NTSC system and set the count value of the operation coefficient register pointer to 0 to 5.

【００６９】[0069]

【発明の効果】本発明によれば、従来必要とした１マク
ロブロックライン分の記憶容量を有するブロックバッフ
ァに代えて２ライン分のラインバッファのみで済み、コ
ストダウンおよび回路規模の削減が可能となるという効
果がある。According to the present invention, only a line buffer for two lines is required instead of a block buffer having a storage capacity for one macroblock line, which has been conventionally required, so that it is possible to reduce the cost and the circuit scale. It has the effect of becoming.

【００７０】また、従来は１マクロブロックライン分の
データが揃うまでライン変換ができなかったのに対し、
本発明では１ブロック内の２ラインが揃った時点で順次
変換を行うことができるため、変換に伴うデータ処理の
スピードを大幅に改善することができるという効果があ
る。In contrast, conventionally, line conversion could not be performed until data for one macroblock line was collected.
In the present invention, since the conversion can be performed sequentially when two lines in one block are completed, the speed of data processing accompanying the conversion can be greatly improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝２：１：１」ブロッ
クインターリーブ方式のマクロブロックの構成を示す図
である。FIG. 2 is a diagram showing a configuration of a macroblock of a JPEG “Y: U: V = 2: 1: 1” block interleave system.

【図３】本発明の手順１〜３の説明図である。FIG. 3 is an explanatory diagram of procedures 1 to 3 of the present invention.

【図４】本発明の手順４〜６の説明図である。FIG. 4 is an explanatory diagram of procedures 4 to 6 of the present invention.

【図５】本発明の手順７の説明図である。FIG. 5 is an explanatory diagram of a procedure 7 of the present invention.

【図６】本発明の手順８の説明図である。FIG. 6 is an explanatory diagram of a procedure 8 of the present invention.

【図７】本発明の手順９の説明図である。FIG. 7 is an explanatory diagram of a procedure 9 of the present invention.

【図８】本発明の手順１０の説明図である。FIG. 8 is an explanatory diagram of a procedure 10 according to the present invention.

【図９】本発明の手順１１の説明図である。FIG. 9 is an explanatory diagram of a procedure 11 of the present invention.

【図１０】本発明の手順１２の説明図である。FIG. 10 is an explanatory diagram of a procedure 12 of the present invention.

【図１１】本発明の手順１３の説明図である。FIG. 11 is an explanatory diagram of a procedure 13 of the present invention.

【図１２】本発明の第２の実施例を示すブロック図であ
る。FIG. 12 is a block diagram showing a second embodiment of the present invention.

【図１３】ＪＰＥＧの「Ｙ：Ｕ：Ｖ＝４：１：１」ブロ
ックインターリーブ方式のマクロブロックの構成を示す
図である。FIG. 13 is a diagram showing a configuration of a macroblock of the JPEG “Y: U: V = 4: 1: 1” block interleave method.

【図１４】本発明の手順３４の説明図である。FIG. 14 is an explanatory diagram of a procedure 34 of the present invention.

【図１５】本発明の手順３５の説明図である。FIG. 15 is an explanatory diagram of a procedure 35 according to the present invention.

【図１６】本発明の手順３６の説明図である。FIG. 16 is an explanatory diagram of a procedure 36 according to the present invention.

【図１７】本発明の手順３７の説明図である。FIG. 17 is an explanatory diagram of a procedure 37 of the present invention.

【図１８】本発明の手順３８の説明図である。FIG. 18 is an explanatory diagram of a procedure 38 according to the present invention.

【図１９】本発明の手順３９の説明図である。FIG. 19 is an explanatory diagram of a procedure 39 according to the present invention.

【図２０】本発明の手順４０の説明図である。FIG. 20 is an explanatory diagram of a procedure 40 according to the present invention.

【図２１】本発明の手順４１の説明図である。FIG. 21 is an explanatory diagram of a procedure 41 according to the present invention.

【図２２】本発明の手順４２の説明図である。FIG. 22 is an explanatory diagram of a procedure 42 according to the present invention.

【図２３】ＮＴＳＣ／ＰＡＬ変換の概略図である。FIG. 23 is a schematic diagram of NTSC / PAL conversion.

【図２４】ＮＴＳＣ／ＰＡＬ変換の直線補間の演算を説
明する説明図である。FIG. 24 is an explanatory diagram illustrating a calculation of linear interpolation of NTSC / PAL conversion.

【図２５】ラインバッファを用いた従来のライン変換の
動作を説明する説明図である。FIG. 25 is an explanatory diagram illustrating an operation of a conventional line conversion using a line buffer.

【図２６】「Ｙ：Ｕ：Ｖ＝２：１：１」ブロックインタ
ーリーブ方式の場合の従来のライン変換の動作を説明す
る説明図である。FIG. 26 is an explanatory diagram illustrating an operation of a conventional line conversion in the case of a “Y: U: V = 2: 1: 1” block interleave method.

【符号の説明】[Explanation of symbols]

１，２１ ＪＰＥＧコ−デック ２，２２ 切り換えスイッチ ３，２３ 第１のラインバッファ ４，２４ 第２のラインバッファ ５，２５ ラインバッファ・アドレスカウンタ ６，２６ Ｒ／Ｗクロック生成部 ７，２７ 演算係数レジスタ制御部 ８，２８ 演算回路 ９，２９ 第１の演算係数レジスタ １０，３０ 第２の演算係数レジスタ １１，３２ メモリアドレス生成部 １２，３３ 画像メモリ ３１ ポインタバッファ 1,21 JPEG codec 2,22 Changeover switch 3,23 First line buffer 4,24 Second line buffer 5,25 Line buffer address counter 6,26 R / W clock generator 7,27 Operation coefficient Register control unit 8, 28 Operation circuit 9, 29 First operation coefficient register 10, 30 Second operation coefficient register 11, 32 Memory address generation unit 12, 33 Image memory 31 Pointer buffer

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数ｍ×ｎ画素の画素デ−タからなる画
素ブロック単位で映像信号の成分別に水平方向に連続し
て画像デ−タの処理を行い画像メモリに格納する画像処
理装置において、 前記画素ブロックを構成する各ラインの画素デ−タをラ
イン毎に交互に一時的に格納する第１および第２のライ
ンバッファと、 前記ラインバッファに格納した前記画素デ−タに対する
前記画像メモリ上でのラインアドレスに応じて決まるラ
イン変換のための演算係数を設定する演算係数設定手段
と、 前記第１および第２のラインバッファの一方のラインバ
ッファに前記画素データが書き込まれるのと同時に他方
のラインバッファの相当する位置の前記画素デ−タを読
み出して前記第１および第２のラインバッファの各々の
前記画素データに対する前記演算係数を用いて演算する
演算手段と、 前記演算手段で生成された前記画素データをブロック単
位で前記画像メモリに格納するためのアドレス信号を発
生するメモリアドレス生成手段とを備え、１のｍ×ｎ画素の画像データの変換が終了すると、演算
係数レジスタポインタの値をポイントバッファに保存す
るとともに、一方のラインバッファには１のｍ×ｎ画素
の変換前の最下位ラインデータを残し、次のｍ×ｎ画素
の画像データを変換する場合に、前記ポイントバッファ
に保存した値を前記演算係数レジスタに読み出すととも
に、次のｍ×ｎ画素の最初のラインデータを他方のライ
ンバッファに格納して、前記画素ブロックを順次変換処
理していくように構成した ことを特徴とする画像処理装
置のライン変換回路。An image processing apparatus for processing image data continuously in the horizontal direction for each component of a video signal in a pixel block unit composed of a plurality of m × n pixel data and storing the processed image data in an image memory. A first and a second line buffer for temporarily and alternately storing pixel data of each line constituting the pixel block line by line; and an image memory for the pixel data stored in the line buffer. Calculation coefficient setting means for setting a calculation coefficient for line conversion determined in accordance with the line address in the first and second line buffers; The pixel data at the corresponding position in the line buffer is read out, and the arithmetic operation is performed on the pixel data in each of the first and second line buffers. Comprising calculating means for calculating by the memory address generating means for generating an address signal for storage in said image memory the pixel data generated by said calculation means in units of blocks using a 1 m × n pixels When the conversion of the image data of
Save the value of the coefficient register pointer to the point buffer
And one line buffer has 1 m × n pixels
, Leaving the least significant line data before conversion, and the next m × n pixels
When converting image data, the point buffer
Reading the value stored in the calculation coefficient register
Then, the first line data of the next m × n pixel is
The pixel blocks are sequentially stored in the pixel buffer.
Line conversion circuit of the image processing apparatus characterized by being configured to continue to sense. 【請求項２】 複数ｍ×ｎ画素の画素デ−タからなる画
素ブロック単位で映像信号の成分別に水平方向と垂直方
向に交互に画像デ−タの処理を行い画像メモリに格納す
る画像処理装置において、 前記画素ブロックを構成する各ラインの画素デ−タをラ
イン毎に交互に一時的に格納する第１および第２のライ
ンバッファと、 前記ラインバッファに格納した前記画素デ−タに対する
前記画像メモリ上でのラインアドレスに応じて決まるラ
イン変換のための演算係数を設定する演算係数設定手段
と、 前記ブロック単位で前記演算係数設定手段のポイント値
を保持するポインタバッファと、 前記第１および第２のラインバッファの一方のラインバ
ッファに前記画素データが書き込まれるのと同時に他方
のラインバッファの相当する位置の前記画素デ−タを読
み出して前記第１および第２のラインバッファの各々の
前記画素データに対する前記演算係数を用いて演算する
演算手段と、 前記演算手段で生成された前記画素データをブロック単
位で前記画像メモリに格納するためのアドレス信号を発
生するメモリアドレス生成手段とを備え、水平方向の成分別１ブロックの画像データの変換が終了
すると、演算係数レジスタポインタの値を前記ポイント
バッファに保存し、次に前記水平方向の成分別１ブロッ
クに対応する垂直方向の成分別１ブロックの画像データ
を変換する場合に、前記ポイントバッファに保存した値
を前記演算係数レジスタに読み出して、前記画素ブロッ
クの変換処理をするように構成した ことを特徴とする画
像処理装置のライン変換回路。2. An image processing apparatus for processing image data alternately in a horizontal direction and a vertical direction for each video signal component for each pixel block composed of a plurality of m × n pixel data, and storing the processed image data in an image memory. A first and second line buffer for temporarily and alternately temporarily storing pixel data of each line constituting the pixel block line by line; and an image for the pixel data stored in the line buffer. An operation coefficient setting means for setting an operation coefficient for line conversion determined according to a line address on a memory; a pointer buffer for holding a point value of the operation coefficient setting means in the block unit; The pixel data is written to one of the two line buffers at the same time as the pixel data at the corresponding position in the other line buffer. Calculating means for reading out the pixel data from the first and second line buffers by using the calculation coefficients for the pixel data; and storing the pixel data generated by the calculation means in the image memory in block units. A memory address generating means for generating an address signal for storage, wherein the conversion of one block of image data for each component in the horizontal direction is completed
Then, the value of the operation coefficient register pointer is changed to the above point.
Buffer, then one block per horizontal component
1 block of image data for each component in the vertical direction corresponding to
Is converted to the value stored in the point buffer.
Is read into the arithmetic coefficient register and the pixel block is read.
A line conversion circuit of an image processing apparatus, characterized in that the line conversion circuit is configured to perform a conversion process on the image.