JP3299910B2 - 半導体記憶装置およびその読み出し方法 - Google Patents
半導体記憶装置およびその読み出し方法Info
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- JP3299910B2 JP3299910B2 JP06782997A JP6782997A JP3299910B2 JP 3299910 B2 JP3299910 B2 JP 3299910B2 JP 06782997 A JP06782997 A JP 06782997A JP 6782997 A JP6782997 A JP 6782997A JP 3299910 B2 JP3299910 B2 JP 3299910B2
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
に不揮発性メモリを有する半導体記憶装置、および、そ
の読み出し方法に関する。
に不揮発性メモリを有する半導体記憶装置、および、そ
の読み出し方法に関する。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の進歩は
著しく、記憶容量が急速に増大している。ところで、同
じ製造プロセスで記憶容量を増大させるためにはメモリ
セル１個当たりの面積を小さくする必要がある。そし
て、一つながりの拡散ビット線に多数のメモリセル(例
えば６４個)を接続して、ビット線のメタル配線へのコ
ンタクト数を減らす工夫がなされている。
著しく、記憶容量が急速に増大している。ところで、同
じ製造プロセスで記憶容量を増大させるためにはメモリ
セル１個当たりの面積を小さくする必要がある。そし
て、一つながりの拡散ビット線に多数のメモリセル(例
えば６４個)を接続して、ビット線のメタル配線へのコ
ンタクト数を減らす工夫がなされている。
【０００３】一方、メモリセルを構成するトランジスタ
の閾値電圧の高低を検知して上記メモリセルに保持され
ている情報の０,１を判定する方法として、電流センス
による方法と電圧センスによる方法とがある。上記電流
センスによる方法においては、メモリセルを選択した際
に、この選択メモリセルを構成するトランジスタを電流
が流れるか否かを電流センスする。また、上記電圧セン
スによる方法においては、ビット線にプリチャージして
このビット線に接続されたメモリセルを選択した後に、
上記ビット線の電圧がセンスアンプのリファレンス電圧
以下まで低下するのに十分な時間だけ待って電圧センス
する。
の閾値電圧の高低を検知して上記メモリセルに保持され
ている情報の０,１を判定する方法として、電流センス
による方法と電圧センスによる方法とがある。上記電流
センスによる方法においては、メモリセルを選択した際
に、この選択メモリセルを構成するトランジスタを電流
が流れるか否かを電流センスする。また、上記電圧セン
スによる方法においては、ビット線にプリチャージして
このビット線に接続されたメモリセルを選択した後に、
上記ビット線の電圧がセンスアンプのリファレンス電圧
以下まで低下するのに十分な時間だけ待って電圧センス
する。
【０００４】以下、上記電圧センスによる方法につい
て、図１９および図２０を参照して説明する。図１９に
おいて、読み出し時には、先ず、トランジスタ１,２の
ゲート電極に供給されるプリチャージ信号φpreとトラ
ンジスタ３,４のゲート電極に供給される切り離し信号
φcutとのレベルをＶccにする。そうすると、上記トラ
ンジスタ１,２,３,４がオンして、データ線１１,１２
と、トランジスタ３,４を介してセンスアンプ５を構成
するインバータ６,７への入力ノード８,９とがプリチャ
ージ電圧Ｖpreに充電される。
て、図１９および図２０を参照して説明する。図１９に
おいて、読み出し時には、先ず、トランジスタ１,２の
ゲート電極に供給されるプリチャージ信号φpreとトラ
ンジスタ３,４のゲート電極に供給される切り離し信号
φcutとのレベルをＶccにする。そうすると、上記トラ
ンジスタ１,２,３,４がオンして、データ線１１,１２
と、トランジスタ３,４を介してセンスアンプ５を構成
するインバータ６,７への入力ノード８,９とがプリチャ
ージ電圧Ｖpreに充電される。
【０００５】次に、時点ｔ0で上記プリチャージ信号φp
reをＧＮＤレベルまで落としてトランジスタ１,２をオ
フにした後、時点ｔ1でアドレスバス１３からのアドレ
ス信号に応じて行デコータ１４と列デコーダ１５とによ
って一つのメモリセルが選択されて、この選択されたメ
モリセルに対応するビット線とデータ線１１とが接続さ
れる。そうすると、選択メモリセルを介して上記ビット
線を電流が流れたならば(つまり、保持されている情報
が「０」であれば)、入力ノード８およびデータ線１１が
ディスチャージされて電圧がプリチャージ電圧Ｖpreか
ら低下する。
reをＧＮＤレベルまで落としてトランジスタ１,２をオ
フにした後、時点ｔ1でアドレスバス１３からのアドレ
ス信号に応じて行デコータ１４と列デコーダ１５とによ
って一つのメモリセルが選択されて、この選択されたメ
モリセルに対応するビット線とデータ線１１とが接続さ
れる。そうすると、選択メモリセルを介して上記ビット
線を電流が流れたならば(つまり、保持されている情報
が「０」であれば)、入力ノード８およびデータ線１１が
ディスチャージされて電圧がプリチャージ電圧Ｖpreか
ら低下する。
【０００６】そうした後、時点ｔ2で、トランジスタ１
８のゲート電極に供給されるリファレンス信号φrefの
レベルをＶccにしてトランジスタ１８をオンし、データ
線１２および入力ノード９の電圧をリファレンス電圧Ｖ
refにする。そして、入力ノード８の電位がプリチャー
ジ電圧Ｖpreからリファレンス電圧Ｖrefよりもセンス感
度(センスアンプ５がセンス動作を開始する電圧)ΔＶ分
だけ低いレベル以下まで下がると、入力ノード８と入力
ノード９とにセンス感度分の電位差ΔＶが生ずる。その
時点ｔ3で、上記トランジスタ３のゲート電極に供給さ
れる切り離し信号φcutをＧＮＤレベルに落としてセン
スアンプ５をメモリセルアレイ１０から切り離す。そし
て、時点ｔ4でセンスアンプ駆動信号φse＃のレベルを
ＧＮＤにしてトランジスタ１６をオンし、時点ｔ5でセ
ンスアンプ駆動信号φseのレベルをＶccにしてトランジ
スタ１７をオンし、センスアンプ５を駆動して入力ノー
ド８,９の電位差を増幅する。こうして増幅された入力
ノード８,９の電位差は、トランジスタ１９,２０をオン
することによって出力端子から読み出される。
８のゲート電極に供給されるリファレンス信号φrefの
レベルをＶccにしてトランジスタ１８をオンし、データ
線１２および入力ノード９の電圧をリファレンス電圧Ｖ
refにする。そして、入力ノード８の電位がプリチャー
ジ電圧Ｖpreからリファレンス電圧Ｖrefよりもセンス感
度(センスアンプ５がセンス動作を開始する電圧)ΔＶ分
だけ低いレベル以下まで下がると、入力ノード８と入力
ノード９とにセンス感度分の電位差ΔＶが生ずる。その
時点ｔ3で、上記トランジスタ３のゲート電極に供給さ
れる切り離し信号φcutをＧＮＤレベルに落としてセン
スアンプ５をメモリセルアレイ１０から切り離す。そし
て、時点ｔ4でセンスアンプ駆動信号φse＃のレベルを
ＧＮＤにしてトランジスタ１６をオンし、時点ｔ5でセ
ンスアンプ駆動信号φseのレベルをＶccにしてトランジ
スタ１７をオンし、センスアンプ５を駆動して入力ノー
ド８,９の電位差を増幅する。こうして増幅された入力
ノード８,９の電位差は、トランジスタ１９,２０をオン
することによって出力端子から読み出される。
【０００７】ところで、従来と同じ製造プロセスで記憶
容量を増大させる方法として、１個のメモリセルに記憶
できる情報のビット数を増やす(所謂、多値化を行う)方
法がある。フラッシュメモリ等においては、メモリセル
を構成するトランジスタの閾値電圧を制御することによ
って上記多値化を行っている。その場合には、メモリセ
ルに保持されている情報を読み出すには２回以上のセン
ス動作が必要である。
容量を増大させる方法として、１個のメモリセルに記憶
できる情報のビット数を増やす(所謂、多値化を行う)方
法がある。フラッシュメモリ等においては、メモリセル
を構成するトランジスタの閾値電圧を制御することによ
って上記多値化を行っている。その場合には、メモリセ
ルに保持されている情報を読み出すには２回以上のセン
ス動作が必要である。
【０００８】以下、１つのメモリセルに４値(情報量と
しては２ビット)を記憶する場合を例に、読み出し動作
について説明する。図２１は、１つのメモリセルに４値
を記憶する不揮発性半導体記憶装置におけるセンスアン
プ周辺のブロック図である。この場合には、４値のセン
ス動作を行うために３種類のリファレンス電圧ＶrefＨ,
VrefＭ,ＶrefＬを用いる。
しては２ビット)を記憶する場合を例に、読み出し動作
について説明する。図２１は、１つのメモリセルに４値
を記憶する不揮発性半導体記憶装置におけるセンスアン
プ周辺のブロック図である。この場合には、４値のセン
ス動作を行うために３種類のリファレンス電圧ＶrefＨ,
VrefＭ,ＶrefＬを用いる。
【０００９】先ず、第１センスアンプＳＡ１によって、
リファレンス電圧ＶrefＭで、例えば、メモリセルCELL0
に記憶されている情報がセンスされる。そうした後、入
力ノードＳＮ0の電圧が、センス結果転送信号REFonの印
加によってオンオフするトランジスタＴr3によってトラ
ンジスタＴr2のゲートに供給される。同様に、入力ノー
ドＳＮ1の電圧が、センス結果転送信号REFonの印加によ
ってオンオフするトランジスタＴr4によってトランジス
タＴr1のゲートに供給される。こうして、入力ノードＳ
Ｎ0と入力ノードＳＮ1との電圧に応じて(つまり、第１
センスアンプＳＡ１のセンス結果に応じて)、第２セン
スアンプＳＡ２のリファレンス電圧をＶrefＨとＶrefＬ
との何れか一方に設定するのである。
リファレンス電圧ＶrefＭで、例えば、メモリセルCELL0
に記憶されている情報がセンスされる。そうした後、入
力ノードＳＮ0の電圧が、センス結果転送信号REFonの印
加によってオンオフするトランジスタＴr3によってトラ
ンジスタＴr2のゲートに供給される。同様に、入力ノー
ドＳＮ1の電圧が、センス結果転送信号REFonの印加によ
ってオンオフするトランジスタＴr4によってトランジス
タＴr1のゲートに供給される。こうして、入力ノードＳ
Ｎ0と入力ノードＳＮ1との電圧に応じて(つまり、第１
センスアンプＳＡ１のセンス結果に応じて)、第２セン
スアンプＳＡ２のリファレンス電圧をＶrefＨとＶrefＬ
との何れか一方に設定するのである。
【００１０】ここで、図２１に示す不揮発性半導体記憶
装置の場合には、図１９に示す不揮発性半導体記憶装置
の場合とは逆に、メモリセルCELL0を介してビット線Ｂ
Ｌを電流が流れる場合には保持されている情報は「１」で
あり、電流が流れない場合には保持されている情報は
「０」であるとする。
装置の場合には、図１９に示す不揮発性半導体記憶装置
の場合とは逆に、メモリセルCELL0を介してビット線Ｂ
Ｌを電流が流れる場合には保持されている情報は「１」で
あり、電流が流れない場合には保持されている情報は
「０」であるとする。
【００１１】以下、図２１に示す不揮発性半導体記憶装
置によるセンス動作を具体的に説明する。図２２は、上
記メモリセルCELL0に保持されている情報が「００」,
「０１」である場合のセンス動作を示すタイミングチャ
ートである。また、図２３は、上記メモリセルCELL0に
保持されている情報が「１０」,「１１」である場合の
センス動作を示すタイミングチャートである。
置によるセンス動作を具体的に説明する。図２２は、上
記メモリセルCELL0に保持されている情報が「００」,
「０１」である場合のセンス動作を示すタイミングチャ
ートである。また、図２３は、上記メモリセルCELL0に
保持されている情報が「１０」,「１１」である場合の
センス動作を示すタイミングチャートである。
【００１２】図２２において、上記メモリセルCELL0に
保持されている情報は「００」,「０１」であるから、入
力ノードＳＮ0はリファレンス電圧ＶrefＭ以下まではデ
ィスチャージされない。したがって、入力ノードＳＮ0
の電圧はＶccまで増大される一方、入力ノードＳＮ1の
電圧はＧＮＤまで低下される。そのために、センス結果
転送信号REFonがＶccになるとトランジスタＴr2がオン
して、第２センスアンプＳＡ２のリファレンス電圧はＶ
refＭよりも２ΔＶだけ高いＶrefＨとなる。そして、メ
モリセルCELL0に保持されている情報が「０１」の場合に
は、入力ノードＳＮ2のディスチャージ電圧はリファレ
ンス電圧ＶrefＨ以下となるので、入力ノードＳＮ2の電
圧はＧＮＤまで低下される。これに対して、情報が「０
０」の場合には、入力ノードＳＮ2の電圧はディスチャー
ジされないのでリファレンス電圧ＶrefＨ以下にはなら
ない。したがって、入力ノードＳＮ2の電圧はＶccまで
増大される。
保持されている情報は「００」,「０１」であるから、入
力ノードＳＮ0はリファレンス電圧ＶrefＭ以下まではデ
ィスチャージされない。したがって、入力ノードＳＮ0
の電圧はＶccまで増大される一方、入力ノードＳＮ1の
電圧はＧＮＤまで低下される。そのために、センス結果
転送信号REFonがＶccになるとトランジスタＴr2がオン
して、第２センスアンプＳＡ２のリファレンス電圧はＶ
refＭよりも２ΔＶだけ高いＶrefＨとなる。そして、メ
モリセルCELL0に保持されている情報が「０１」の場合に
は、入力ノードＳＮ2のディスチャージ電圧はリファレ
ンス電圧ＶrefＨ以下となるので、入力ノードＳＮ2の電
圧はＧＮＤまで低下される。これに対して、情報が「０
０」の場合には、入力ノードＳＮ2の電圧はディスチャー
ジされないのでリファレンス電圧ＶrefＨ以下にはなら
ない。したがって、入力ノードＳＮ2の電圧はＶccまで
増大される。
【００１３】すなわち、上記入力ノードＳＮ0,ＳＮ2の
電圧に応じて、以下のようにメモリセルCELL0に保持さ
れている情報が判定される。 入力ノードＳＮ0＝Ｖcc，入力ノードＳＮ2＝Ｖcc →
保持情報＝「００」 入力ノードＳＮ0＝Ｖcc，入力ノードＳＮ2＝ＧＮＤ →
保持情報＝「０１」
電圧に応じて、以下のようにメモリセルCELL0に保持さ
れている情報が判定される。 入力ノードＳＮ0＝Ｖcc，入力ノードＳＮ2＝Ｖcc →
保持情報＝「００」 入力ノードＳＮ0＝Ｖcc，入力ノードＳＮ2＝ＧＮＤ →
保持情報＝「０１」
【００１４】一方、図２３において、上記メモリセルCE
LL0に保持されている情報は「１０」,「１１」であるから、
入力ノードＳＮ0はリファレンス電圧ＶrefＭ以下までデ
ィスチャージされる。したがって、入力ノードＳＮ0の
電圧はＧＮＤまで低下される一方、入力ノードＳＮ1の
電圧はＶccまで増大される。そのために、センス結果転
送信号REFonがＶccになるとトランジスタＴr1がオンし
て、第２センスアンプＳＡ２のリファレンス電圧はＶre
fＭよりも２ΔＶだけ低いＶrefＬとなる。そして、メモ
リセルCELL0に保持されている情報が「１１」の場合に
は、入力ノードＳＮ2のディスチャージ電圧はリファレ
ンス電圧ＶrefＬ以下となるので、入力ノードＳＮ2の電
圧はＧＮＤまで低下される。これに対して、「１０」の
場合には、入力ノードＳＮ2のディスチャージ電圧はリ
ファレンス電圧ＶrefＬ以下にはならない。したがっ
て、入力ノードＳＮ2の電圧はＶccまで増大される。
LL0に保持されている情報は「１０」,「１１」であるから、
入力ノードＳＮ0はリファレンス電圧ＶrefＭ以下までデ
ィスチャージされる。したがって、入力ノードＳＮ0の
電圧はＧＮＤまで低下される一方、入力ノードＳＮ1の
電圧はＶccまで増大される。そのために、センス結果転
送信号REFonがＶccになるとトランジスタＴr1がオンし
て、第２センスアンプＳＡ２のリファレンス電圧はＶre
fＭよりも２ΔＶだけ低いＶrefＬとなる。そして、メモ
リセルCELL0に保持されている情報が「１１」の場合に
は、入力ノードＳＮ2のディスチャージ電圧はリファレ
ンス電圧ＶrefＬ以下となるので、入力ノードＳＮ2の電
圧はＧＮＤまで低下される。これに対して、「１０」の
場合には、入力ノードＳＮ2のディスチャージ電圧はリ
ファレンス電圧ＶrefＬ以下にはならない。したがっ
て、入力ノードＳＮ2の電圧はＶccまで増大される。
【００１５】したがって、上記入力ノードＳＮ0,ＳＮ2
の電圧に応じて、以下のようにメモリセルCELL0に保持
されている情報が判定される。 入力ノードＳＮ0＝ＧＮＤ，入力ノードＳＮ2＝Ｖcc
→ 保持情報＝「１０」 入力ノードＳＮ0＝ＧＮＤ，入力ノードＳＮ2＝ＧＮＤ
→ 保持情報＝「１１」
の電圧に応じて、以下のようにメモリセルCELL0に保持
されている情報が判定される。 入力ノードＳＮ0＝ＧＮＤ，入力ノードＳＮ2＝Ｖcc
→ 保持情報＝「１０」 入力ノードＳＮ0＝ＧＮＤ，入力ノードＳＮ2＝ＧＮＤ
→ 保持情報＝「１１」
【００１６】すなわち、上記構成の不揮発性半導体記憶
装置においては、メモリセルアレイのメモリセルからｎ
値の情報を読み出すためには、（ｎ−１)種類のリファ
レンス電圧を持ち、(log2ｎ)回のセンス動作を行う必要
がある。
装置においては、メモリセルアレイのメモリセルからｎ
値の情報を読み出すためには、（ｎ−１)種類のリファ
レンス電圧を持ち、(log2ｎ)回のセンス動作を行う必要
がある。
【００１７】
【発明が解決しようとする課題】しかしながら、図１９
に示す不揮発性半導体記憶装置におけるメモリセルに保
持されている情報の０,１を判定する方法には、以下の
ような問題がある。先ず、上記電流センスによる方法の
場合には、ビット線の拡散抵抗(例えば１０ｋΩ)がメモ
リセルを構成するトランジスタのオン抵抗と同じ程度と
なるために、電流センスを行うに充分な電流値(例えば
１００μＡ)を確保するのが難しいという問題がある。
に示す不揮発性半導体記憶装置におけるメモリセルに保
持されている情報の０,１を判定する方法には、以下の
ような問題がある。先ず、上記電流センスによる方法の
場合には、ビット線の拡散抵抗(例えば１０ｋΩ)がメモ
リセルを構成するトランジスタのオン抵抗と同じ程度と
なるために、電流センスを行うに充分な電流値(例えば
１００μＡ)を確保するのが難しいという問題がある。
【００１８】また、上記電圧センスによる方法の場合に
は、上記プリチャージ電圧Ｖpreがリファレンス電圧Ｖr
efよりも高く設定してあるために、ビット線の容量(例
えば４ｐＦ)にチャージされた電荷をディスチャージす
る際に、上記ビット線の電圧Ｖpreがセンスアンプ５の
リファレンス電圧Ｖrefまで低下し(時点ｔx)、さらにリ
ファレンスレベルＶrefよりもセンス感度ΔＶ以上低い
レベルまで低下するのに要する時間(時点ｔ1〜時点ｔ3)
だけ待つ必要がある。したがって、ディスチャージに時
間が掛かり過ぎる(例えば２５０ｎsec)という問題があ
る。
は、上記プリチャージ電圧Ｖpreがリファレンス電圧Ｖr
efよりも高く設定してあるために、ビット線の容量(例
えば４ｐＦ)にチャージされた電荷をディスチャージす
る際に、上記ビット線の電圧Ｖpreがセンスアンプ５の
リファレンス電圧Ｖrefまで低下し(時点ｔx)、さらにリ
ファレンスレベルＶrefよりもセンス感度ΔＶ以上低い
レベルまで低下するのに要する時間(時点ｔ1〜時点ｔ3)
だけ待つ必要がある。したがって、ディスチャージに時
間が掛かり過ぎる(例えば２５０ｎsec)という問題があ
る。
【００１９】この場合、上記プリチャージ電圧Ｖpreを
リファレンス電圧Ｖrefに近付ければディスチャージ時
間は短縮できる。ところが、従来の電圧発生回路では発
生される電圧のばらつきが大きいために、センス感度Δ
Ｖに相当する０.１Ｖ程度の精度でプリチャージ電圧Ｖp
reを設定するのが困難である。そのために、プリチャー
ジ電圧Ｖpreをリファレンス電圧Ｖrefにセンス感度ΔＶ
の差を持たせて近づけることはできず、あまりディスチ
ャージ時間の短縮には寄与しないのである。
リファレンス電圧Ｖrefに近付ければディスチャージ時
間は短縮できる。ところが、従来の電圧発生回路では発
生される電圧のばらつきが大きいために、センス感度Δ
Ｖに相当する０.１Ｖ程度の精度でプリチャージ電圧Ｖp
reを設定するのが困難である。そのために、プリチャー
ジ電圧Ｖpreをリファレンス電圧Ｖrefにセンス感度ΔＶ
の差を持たせて近づけることはできず、あまりディスチ
ャージ時間の短縮には寄与しないのである。
【００２０】また、図２１に示す不揮発性半導体記憶装
置におけるメモリセルに保持されている多値の情報を読
み出すためには、上述したように、多種類のリファレン
ス電圧を持ち、多数回のセンス動作を行う必要がある。
したがって、従来の不揮発性半導体記憶装置におけるメ
モリセルに保持されている多値の情報を読み出す場合に
は、リファレンス電圧発生回路分だけ回路が増加すると
いう問題がある。また、図２２および図２３に示すよう
に、リファレンス電圧ＶrefＬ,ＶrefＨの何れを選択す
るかの判定時間ｔ4〜ｔ5に２０ｎsecが必要であり、選
択されたリファレンス電圧が安定するまでの時間ｔ5〜
ｔ6に１０ｎsecが必要である。したがって、入力ノード
ＳＮ0,ＳＮ2をビット線ＢＬ0から切り離してから第２セ
ンスアンプＳＡ2のセンス動作が終了するまでの時間ｔ2
〜ｔ7に５５ｎsecを必要とし、アクセス時間の遅延をも
たらすという問題がある。
置におけるメモリセルに保持されている多値の情報を読
み出すためには、上述したように、多種類のリファレン
ス電圧を持ち、多数回のセンス動作を行う必要がある。
したがって、従来の不揮発性半導体記憶装置におけるメ
モリセルに保持されている多値の情報を読み出す場合に
は、リファレンス電圧発生回路分だけ回路が増加すると
いう問題がある。また、図２２および図２３に示すよう
に、リファレンス電圧ＶrefＬ,ＶrefＨの何れを選択す
るかの判定時間ｔ4〜ｔ5に２０ｎsecが必要であり、選
択されたリファレンス電圧が安定するまでの時間ｔ5〜
ｔ6に１０ｎsecが必要である。したがって、入力ノード
ＳＮ0,ＳＮ2をビット線ＢＬ0から切り離してから第２セ
ンスアンプＳＡ2のセンス動作が終了するまでの時間ｔ2
〜ｔ7に５５ｎsecを必要とし、アクセス時間の遅延をも
たらすという問題がある。
【００２１】そこで、この発明の目的は、拡散ビット線
に多数の不揮発性メモリセルが接続されていてもセンス
感度およびセンス速度を損なうことのない半導体記憶装
置、および、多値化による回路増加およびアクセス時間
の増加を押さえた半導体記憶装置、並びに、上記半導体
記憶装置の読み出し方法を提供することにある。
に多数の不揮発性メモリセルが接続されていてもセンス
感度およびセンス速度を損なうことのない半導体記憶装
置、および、多値化による回路増加およびアクセス時間
の増加を押さえた半導体記憶装置、並びに、上記半導体
記憶装置の読み出し方法を提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、複数の不揮発性メモリセ
ル、ビット線およびワード線を有するメモリセルアレイ
と、上記メモリセルアレイのワード線を選択する行デコ
ーダ回路と、上記メモリセルアレイのビット線を選択す
る列デコーダ回路と、上記列デコーダ回路によって選択
されたビット線に接続されるデータ線と、第１入力端子
と上記データ線に接続される第２入力端子とを有して上
記第１入力端子と第２入力端子の電圧差を増幅するセン
スアンプと、上記第１、第２入力端子を同一電圧にプリ
チャージするプリチャージ回路と、上記データ線と第２
入力端子とを断続するスイッチング回路と、上記第２入
力端子の電圧を所定電圧だけ昇圧あるいは降圧して,上
記センスアンプのセンスレベルを設定する電圧設定回路
とを備えて、上記スイッチング回路をオンして、プリチ
ャージ後の上記第２入力端子の電圧が選択メモリセルを
介して上記所定電圧の２倍だけディスチャージあるいは
チャージするのに必要な期間が経過した後に上記スイッ
チング回路をオフし、次に上記電圧設定回路によって上
記第２入力端子を上記所定電圧だけ昇圧あるいは降圧し
た後に、上記センスアンプを駆動することを特徴として
いる。
め、請求項１に係る発明は、複数の不揮発性メモリセ
ル、ビット線およびワード線を有するメモリセルアレイ
と、上記メモリセルアレイのワード線を選択する行デコ
ーダ回路と、上記メモリセルアレイのビット線を選択す
る列デコーダ回路と、上記列デコーダ回路によって選択
されたビット線に接続されるデータ線と、第１入力端子
と上記データ線に接続される第２入力端子とを有して上
記第１入力端子と第２入力端子の電圧差を増幅するセン
スアンプと、上記第１、第２入力端子を同一電圧にプリ
チャージするプリチャージ回路と、上記データ線と第２
入力端子とを断続するスイッチング回路と、上記第２入
力端子の電圧を所定電圧だけ昇圧あるいは降圧して,上
記センスアンプのセンスレベルを設定する電圧設定回路
とを備えて、上記スイッチング回路をオンして、プリチ
ャージ後の上記第２入力端子の電圧が選択メモリセルを
介して上記所定電圧の２倍だけディスチャージあるいは
チャージするのに必要な期間が経過した後に上記スイッ
チング回路をオフし、次に上記電圧設定回路によって上
記第２入力端子を上記所定電圧だけ昇圧あるいは降圧し
た後に、上記センスアンプを駆動することを特徴として
いる。
【００２３】上記構成によれば、先ず、スイッチング回
路によってセンスアンプの第２入力端子がデータ線に接
続された後、プリチャージ回路によって第１,第２入力
端子がプリチャージされる。そして、アドレス信号に基
づいて行デコーダ回路および列デコーダ回路によって一
つの不揮発性メモリセルが選択され、この選択された不
揮発性メモリセルに接続されているビット線に上記デー
タ線が接続される。そして、選択された不揮発性メモリ
セルを介して上記第２入力端子の電圧が電圧設定回路の
昇圧電圧(または降圧電圧)の２倍だけ低下(または上昇)
するのに十分な時間が経過した後に上記スイッチング回
路によって上記第２入力端子とデータ線とが切り離さ
れ、上記電圧設定回路によって上記第２入力端子の電圧
が上記所定電圧だけ昇圧(または降圧)される。その結
果、上記選択された不揮発性メモリセルを介して上記第
２入力端子の電圧が低下(または上昇)しない場合には、
上記第２入力端子の電圧はプリチャージ電圧よりも上記
所定電圧だけ高く(または低く)なる。一方、上記第２入
力端子の電圧が低下(または上昇)した場合には、上記第
２入力端子の電圧はプリチャージ電圧よりも上記所定電
圧だけ低く(または高く)なる。
路によってセンスアンプの第２入力端子がデータ線に接
続された後、プリチャージ回路によって第１,第２入力
端子がプリチャージされる。そして、アドレス信号に基
づいて行デコーダ回路および列デコーダ回路によって一
つの不揮発性メモリセルが選択され、この選択された不
揮発性メモリセルに接続されているビット線に上記デー
タ線が接続される。そして、選択された不揮発性メモリ
セルを介して上記第２入力端子の電圧が電圧設定回路の
昇圧電圧(または降圧電圧)の２倍だけ低下(または上昇)
するのに十分な時間が経過した後に上記スイッチング回
路によって上記第２入力端子とデータ線とが切り離さ
れ、上記電圧設定回路によって上記第２入力端子の電圧
が上記所定電圧だけ昇圧(または降圧)される。その結
果、上記選択された不揮発性メモリセルを介して上記第
２入力端子の電圧が低下(または上昇)しない場合には、
上記第２入力端子の電圧はプリチャージ電圧よりも上記
所定電圧だけ高く(または低く)なる。一方、上記第２入
力端子の電圧が低下(または上昇)した場合には、上記第
２入力端子の電圧はプリチャージ電圧よりも上記所定電
圧だけ低く(または高く)なる。
【００２４】こうして、上記昇圧電圧(または降圧電圧)
をセンス感度に相当する電圧とすることによって、上記
選択された不揮発性メモリセルの情報が「０」と「１」との
何れであっても上記第２入力端子の電圧とプリチャージ
電圧との電位差をセンス感度程度にすることが可能とな
る。したがって、上記第１入力端子のプリチャージ電圧
をそのまま上記センスアンプのリファレンス電圧として
使用でき、プリチャージレベルがリファレンスレベルま
で低下するに要する時間だけ待つ必要が無い分だけ短い
センス時間で、上記選択された不揮発性メモリセルに保
持されている情報が判定される。
をセンス感度に相当する電圧とすることによって、上記
選択された不揮発性メモリセルの情報が「０」と「１」との
何れであっても上記第２入力端子の電圧とプリチャージ
電圧との電位差をセンス感度程度にすることが可能とな
る。したがって、上記第１入力端子のプリチャージ電圧
をそのまま上記センスアンプのリファレンス電圧として
使用でき、プリチャージレベルがリファレンスレベルま
で低下するに要する時間だけ待つ必要が無い分だけ短い
センス時間で、上記選択された不揮発性メモリセルに保
持されている情報が判定される。
【００２５】その際に、上記第１,第２入力端子は、上
記プリチャージ回路によって同一電圧にプリチャージさ
れる。したがって、上記第２入力端子の電圧とプリチャ
ージ電圧との電位差が選択された不揮発性メモリセルの
情報が 「 ０ 」 である場合と 「 １ 」 である場合とで同じにな
り、上記選択された不揮発性メモリセルの情報が確実に
判定される。
記プリチャージ回路によって同一電圧にプリチャージさ
れる。したがって、上記第２入力端子の電圧とプリチャ
ージ電圧との電位差が選択された不揮発性メモリセルの
情報が 「 ０ 」 である場合と 「 １ 」 である場合とで同じにな
り、上記選択された不揮発性メモリセルの情報が確実に
判定される。
【００２６】
【００２７】また、請求項２に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記メモリセル
アレイ、行デコーダ回路、列デコーダ回路およびデータ
線を含む組を２組有し、上記センスアンプの第１入力端
子と、上記第２入力端子が接続されるデータ線とは異な
るデータ線とを断続させるスイッチング回路と、上記第
１入力端子の電圧を上記所定電圧だけ昇圧あるいは降圧
して、上記センスアンプのセンスレベルを設定する電圧
設定回路と、上記第１入力端子の電圧を昇圧あるいは降
圧する電圧設定回路および上記第２入力端子の電圧を昇
圧あるいは降圧する電圧設定回路の何れか一方を選択的
に動作させる選択回路とを備えて、上記２つのスイッチ
ング回路は同じタイミングで動作することを特徴として
いる。
かかる発明の半導体記憶装置において、上記メモリセル
アレイ、行デコーダ回路、列デコーダ回路およびデータ
線を含む組を２組有し、上記センスアンプの第１入力端
子と、上記第２入力端子が接続されるデータ線とは異な
るデータ線とを断続させるスイッチング回路と、上記第
１入力端子の電圧を上記所定電圧だけ昇圧あるいは降圧
して、上記センスアンプのセンスレベルを設定する電圧
設定回路と、上記第１入力端子の電圧を昇圧あるいは降
圧する電圧設定回路および上記第２入力端子の電圧を昇
圧あるいは降圧する電圧設定回路の何れか一方を選択的
に動作させる選択回路とを備えて、上記２つのスイッチ
ング回路は同じタイミングで動作することを特徴として
いる。
【００２８】上記構成によれば、アドレス信号に応じて
何れか一方のメモリセルアレイが選択された場合には、
非選択メモリセルアレイのビット線に対応するデータ線
に接続された入力端子の電圧はプリチャージ電圧に保た
れることになる。こうして、上記プリチャージ電圧に保
たれる入力端子をその時点での請求項１における第１入
力端子と見なす一方、選択メモリセルアレイのビット線
に対応するデータ線に接続される入力端子を請求項１に
おける第２入力端子と見なして、選択回路によって上記
第２入力端子側の電圧設定回路を選択的に動作させるこ
とによって、請求項１と同様にして、短いセンス時間で
上記２組のメモリセルアレイにおける選択不揮発性メモ
リセルに保持されている情報が判定される。
何れか一方のメモリセルアレイが選択された場合には、
非選択メモリセルアレイのビット線に対応するデータ線
に接続された入力端子の電圧はプリチャージ電圧に保た
れることになる。こうして、上記プリチャージ電圧に保
たれる入力端子をその時点での請求項１における第１入
力端子と見なす一方、選択メモリセルアレイのビット線
に対応するデータ線に接続される入力端子を請求項１に
おける第２入力端子と見なして、選択回路によって上記
第２入力端子側の電圧設定回路を選択的に動作させるこ
とによって、請求項１と同様にして、短いセンス時間で
上記２組のメモリセルアレイにおける選択不揮発性メモ
リセルに保持されている情報が判定される。
【００２９】また、請求項３に係る発明は、請求項２に
かかる発明の半導体記憶装置において、読み出し時に、
非選択メモリセルアレイのビット線をデータ線から切り
離すスイッチング回路を備えたことを特徴としている。
かかる発明の半導体記憶装置において、読み出し時に、
非選択メモリセルアレイのビット線をデータ線から切り
離すスイッチング回路を備えたことを特徴としている。
【００３０】上記構成によれば、読み出し時において
は、非選択メモリセルアレイのビット線はデータ線に接
続されない。こうして、上記非選択メモリセルアレイか
らの上記データ線側に対する外乱や干渉が完全に防止さ
れる。
は、非選択メモリセルアレイのビット線はデータ線に接
続されない。こうして、上記非選択メモリセルアレイか
らの上記データ線側に対する外乱や干渉が完全に防止さ
れる。
【００３１】また、請求項４に係る発明は、請求項２に
かかる発明の半導体記憶装置において、上記選択回路
は、入力されたアドレス信号に基づいて、選択メモリセ
ルアレイのビット線に接続されたデータ線側の入力端子
を昇圧(または降圧)する電圧設定回路を選択して動作さ
せるようになっていることを特徴としている。
かかる発明の半導体記憶装置において、上記選択回路
は、入力されたアドレス信号に基づいて、選択メモリセ
ルアレイのビット線に接続されたデータ線側の入力端子
を昇圧(または降圧)する電圧設定回路を選択して動作さ
せるようになっていることを特徴としている。
【００３２】上記構成によれば、選択回路によって、選
択メモリセルアレイのビット線に対応するデータ線側の
入力端子を昇圧(または降圧)する電圧設定回路が、アド
レス信号に基づいて的確に選択される。
択メモリセルアレイのビット線に対応するデータ線側の
入力端子を昇圧(または降圧)する電圧設定回路が、アド
レス信号に基づいて的確に選択される。
【００３３】また、請求項５に係る発明は、複数の不揮
発性メモリセル、ビット線およびワード線を有するメモ
リセルアレイと、上記メモリセルアレイのワード線を選
択する行デコーダ回路と、上記メモリセルアレイのビッ
ト線を選択する列デコーダ回路と、第１入力端子と上記
ビット線に接続される第２入力端子とを有し、上記第１
入力端子と第２入力端子との電圧差を増幅する少なくと
も２つの第１、第２センスアンプと、上記列デコーダ回
路によって選択されたビット線と上記第１、第２センス
アンプの第２入力端子とを断続するスイッチング回路
と、上記第１、第２センスアンプの第１、第２入力端子
を所定電圧にプリチャージするプリチャージ回路と、上
記第１、第２センスアンプの第２入力端子の電圧を第１
所定電圧だけ昇圧あるいは降圧して、上記第２入力端子
の電圧を設定する第１電圧設定回路と、上記第２センス
アンプの第１入力端子の電圧を第２所定電圧だけ昇圧あ
るいは降圧して、上記第２センスアンプのセンスレベル
を設定する第２電圧設定回路と、上記第２センスアンプ
の第２入力端子の電圧を第３所定電圧だけ昇圧あるいは
降圧して、上記第２センスアンプのセンスレベルを定す
る第３電圧設定回路と、上記第１センスアンプの上記第
１入力端子および第２入力端子の電圧に基づいて、上記
第２電圧設定回路および上記第３電圧設定回路の何れか
一方を選択的に動作させる選択回路とを備えて、上記ス
イッチング回路をオンして、プリチャージ後の上記第
１、第２センスアンプの第２入力端子の電圧が選択メモ
リセルを介して上記第１所定電圧の２倍だけディスチャ
ージあるいはチャージするのに必要な期間が経過した後
に上記スイッチング回路をオフし、次に上記第１電圧設
定回路によって上記第１、第２センスアンプの第２入力
端子を上記第１所定電圧だけ昇圧または降圧し、上記第
１センスアンプを駆動した後、上記選択回路によって上
記第２、第３電圧設定回路の何れか一方を動作させ、そ
の後上記第２センスアンプを駆動することを特徴として
いる。
発性メモリセル、ビット線およびワード線を有するメモ
リセルアレイと、上記メモリセルアレイのワード線を選
択する行デコーダ回路と、上記メモリセルアレイのビッ
ト線を選択する列デコーダ回路と、第１入力端子と上記
ビット線に接続される第２入力端子とを有し、上記第１
入力端子と第２入力端子との電圧差を増幅する少なくと
も２つの第１、第２センスアンプと、上記列デコーダ回
路によって選択されたビット線と上記第１、第２センス
アンプの第２入力端子とを断続するスイッチング回路
と、上記第１、第２センスアンプの第１、第２入力端子
を所定電圧にプリチャージするプリチャージ回路と、上
記第１、第２センスアンプの第２入力端子の電圧を第１
所定電圧だけ昇圧あるいは降圧して、上記第２入力端子
の電圧を設定する第１電圧設定回路と、上記第２センス
アンプの第１入力端子の電圧を第２所定電圧だけ昇圧あ
るいは降圧して、上記第２センスアンプのセンスレベル
を設定する第２電圧設定回路と、上記第２センスアンプ
の第２入力端子の電圧を第３所定電圧だけ昇圧あるいは
降圧して、上記第２センスアンプのセンスレベルを定す
る第３電圧設定回路と、上記第１センスアンプの上記第
１入力端子および第２入力端子の電圧に基づいて、上記
第２電圧設定回路および上記第３電圧設定回路の何れか
一方を選択的に動作させる選択回路とを備えて、上記ス
イッチング回路をオンして、プリチャージ後の上記第
１、第２センスアンプの第２入力端子の電圧が選択メモ
リセルを介して上記第１所定電圧の２倍だけディスチャ
ージあるいはチャージするのに必要な期間が経過した後
に上記スイッチング回路をオフし、次に上記第１電圧設
定回路によって上記第１、第２センスアンプの第２入力
端子を上記第１所定電圧だけ昇圧または降圧し、上記第
１センスアンプを駆動した後、上記選択回路によって上
記第２、第３電圧設定回路の何れか一方を動作させ、そ
の後上記第２センスアンプを駆動することを特徴として
いる。
【００３４】上記構成によれば、先ず、スイッチング回
路によって第１,第２センスアンプの第２入力端子がビ
ット線に接続された後、プリチャージ回路によって上記
第１,第２センスアンプの第１,第２入力端子がプリチャ
ージされる。そして、アドレス信号に基づいて行デコー
ダ回路および列デコーダ回路によって上記ビット線に接
続された不揮発性メモリセルが選択される。そして、選
択された不揮発性メモリセルを介して上記第１,第２セ
ンスアンプの第２入力端子の電圧が第１電圧設定回路の
昇圧電圧(または降圧電圧)の２倍だけ低下(または上昇)
するのに十分な時間が経過した後に上記スイッチング回
路によって上記第１,第２センスアンプの第２入力端子
とビット線とが切り離され、上記第１電圧設定回路によ
って上記第１,第２センスアンプの第２入力端子の電圧
が上記所定電圧だけ昇圧(または降圧)される。その結
果、上記選択された不揮発性メモリセルに保持されてい
る少なくとも２ビットを有する多値情報の上位ビットの
値に応じて、上記第１,第２センスアンプの第１,第２入
力端子の電圧の大小関係が設定される。
路によって第１,第２センスアンプの第２入力端子がビ
ット線に接続された後、プリチャージ回路によって上記
第１,第２センスアンプの第１,第２入力端子がプリチャ
ージされる。そして、アドレス信号に基づいて行デコー
ダ回路および列デコーダ回路によって上記ビット線に接
続された不揮発性メモリセルが選択される。そして、選
択された不揮発性メモリセルを介して上記第１,第２セ
ンスアンプの第２入力端子の電圧が第１電圧設定回路の
昇圧電圧(または降圧電圧)の２倍だけ低下(または上昇)
するのに十分な時間が経過した後に上記スイッチング回
路によって上記第１,第２センスアンプの第２入力端子
とビット線とが切り離され、上記第１電圧設定回路によ
って上記第１,第２センスアンプの第２入力端子の電圧
が上記所定電圧だけ昇圧(または降圧)される。その結
果、上記選択された不揮発性メモリセルに保持されてい
る少なくとも２ビットを有する多値情報の上位ビットの
値に応じて、上記第１,第２センスアンプの第１,第２入
力端子の電圧の大小関係が設定される。
【００３５】したがって、次に、選択回路によって、上
記第１センスアンプの増幅後の第１入力端子と第２入力
端子との電圧に基づいて、第２電圧設定回路および第３
電圧設定回路の何れか一方を選択的に動作させることに
よって、上記第２センスアンプの第１,第２入力端子の
電圧の大小関係が、上記選択された不揮発性メモリセル
に保持されている多値情報の上記上位ビットの次ビット
の値に応じて設定される。
記第１センスアンプの増幅後の第１入力端子と第２入力
端子との電圧に基づいて、第２電圧設定回路および第３
電圧設定回路の何れか一方を選択的に動作させることに
よって、上記第２センスアンプの第１,第２入力端子の
電圧の大小関係が、上記選択された不揮発性メモリセル
に保持されている多値情報の上記上位ビットの次ビット
の値に応じて設定される。
【００３６】こうして、上記第１センスアンプの第１,
第２入力端子の電圧に基づいて、上記選択された不揮発
性メモリセルに保持されている多値情報の上位ビットの
値が識別される。さらに、上記第２センスアンプの第
１,第２入力端子の電圧に基づいて、上記上位ビットの
次ビットの値が識別される。
第２入力端子の電圧に基づいて、上記選択された不揮発
性メモリセルに保持されている多値情報の上位ビットの
値が識別される。さらに、上記第２センスアンプの第
１,第２入力端子の電圧に基づいて、上記上位ビットの
次ビットの値が識別される。
【００３７】その場合に、上記第１,第２センスアンプ
は、上記プリチャージ電圧あるいはその昇圧(または降
圧)電圧をリファレンス電圧として使用する。したがっ
て、複数のリファレンス電圧を生成するリファレンス電
圧発生回路を用いずに、上記選択された不揮発性メモリ
セルに保持されている多値情報が判定される。
は、上記プリチャージ電圧あるいはその昇圧(または降
圧)電圧をリファレンス電圧として使用する。したがっ
て、複数のリファレンス電圧を生成するリファレンス電
圧発生回路を用いずに、上記選択された不揮発性メモリ
セルに保持されている多値情報が判定される。
【００３８】また、請求項６に係る発明は、請求項５に
記載の半導体記憶装置において、上記選択回路は、上記
第１センスアンプの第１入力端子の電圧が第２入力端子
の電圧より高い場合には上記第３電圧設定回路を動作さ
せる一方、第２入力端子の電圧が第１入力端子の電圧よ
り高い場合には上記第２電圧設定回路を動作させるよう
になっていることを特徴としている。
記載の半導体記憶装置において、上記選択回路は、上記
第１センスアンプの第１入力端子の電圧が第２入力端子
の電圧より高い場合には上記第３電圧設定回路を動作さ
せる一方、第２入力端子の電圧が第１入力端子の電圧よ
り高い場合には上記第２電圧設定回路を動作させるよう
になっていることを特徴としている。
【００３９】上記構成によれば、上記第２センスアンプ
の第１,第２入力端子の電圧の大小関係が、上記第１セ
ンスアンプの第１,第２入力端子の電圧の大小関係に基
づいて最適に設定される。
の第１,第２入力端子の電圧の大小関係が、上記第１セ
ンスアンプの第１,第２入力端子の電圧の大小関係に基
づいて最適に設定される。
【００４０】また、請求項７に係る発明は、複数の不揮
発性メモリセル、ビット線およびワード線を有するメモ
リセルアレイと、上記メモリセルアレイのワード線を選
択する行デコーダ回路と、上記メモリセルアレイのビッ
ト線を選択する列デコーダ回路と、第１入力端子と上記
ビット線に接続される第２入力端子とを有し、上記第１
入力端子と第２入力端子との電圧差を増幅する少なくと
も２つの第１、第２センスアンプと、上記列デコーダ回
路によって選択されたビット線と上記第１、第２センス
アンプの第２入力端子とを断続するスイッチング回路
と、上記第１、第２センスアンプの第１、第２入力端子
を所定電圧にプリチャージするプリチャージ回路と、上
記第１、第２センスアンプの第２入力端子の電圧を所定
電圧だけ昇圧または降圧して、上記第２入力端子の電圧
を設定する電圧設定回路と、上記第１センスアンプの第
１入力端子と上記第２センスアンプの第２入力端子との
間に介設された第１容量素子と、上記第１センスアンプ
の第２入力端子と上記第２センスアンプの第１入力端子
との間に介設された第２容量素子とを備えて、上記スイ
ッチング回路をオンして、プリチャージ後の上記第１、
第２センスアンプの第２入力端子の電圧が選択メモリセ
ルを介して上記所定電圧の２倍だけディスチャージある
いはチャージするのに必要な期間が経過した後に上記ス
イッチング回路をオフし、次に上記電圧設定回路によっ
て上記第１、第２センスアンプの第２入力端子を上記所
定電圧だけ昇圧あるいは降圧し、上記第１センスアンプ
を駆動した後、上記第１センスアンプの第１、第２入力
端子の電圧変化が、上記第１容量素子あるいは第２容量
素子を介して上記第２センスアンプの第１、第２入力端
子に伝えられ、その後上記第２センスアンプを駆動する
ことを特徴としている。
発性メモリセル、ビット線およびワード線を有するメモ
リセルアレイと、上記メモリセルアレイのワード線を選
択する行デコーダ回路と、上記メモリセルアレイのビッ
ト線を選択する列デコーダ回路と、第１入力端子と上記
ビット線に接続される第２入力端子とを有し、上記第１
入力端子と第２入力端子との電圧差を増幅する少なくと
も２つの第１、第２センスアンプと、上記列デコーダ回
路によって選択されたビット線と上記第１、第２センス
アンプの第２入力端子とを断続するスイッチング回路
と、上記第１、第２センスアンプの第１、第２入力端子
を所定電圧にプリチャージするプリチャージ回路と、上
記第１、第２センスアンプの第２入力端子の電圧を所定
電圧だけ昇圧または降圧して、上記第２入力端子の電圧
を設定する電圧設定回路と、上記第１センスアンプの第
１入力端子と上記第２センスアンプの第２入力端子との
間に介設された第１容量素子と、上記第１センスアンプ
の第２入力端子と上記第２センスアンプの第１入力端子
との間に介設された第２容量素子とを備えて、上記スイ
ッチング回路をオンして、プリチャージ後の上記第１、
第２センスアンプの第２入力端子の電圧が選択メモリセ
ルを介して上記所定電圧の２倍だけディスチャージある
いはチャージするのに必要な期間が経過した後に上記ス
イッチング回路をオフし、次に上記電圧設定回路によっ
て上記第１、第２センスアンプの第２入力端子を上記所
定電圧だけ昇圧あるいは降圧し、上記第１センスアンプ
を駆動した後、上記第１センスアンプの第１、第２入力
端子の電圧変化が、上記第１容量素子あるいは第２容量
素子を介して上記第２センスアンプの第１、第２入力端
子に伝えられ、その後上記第２センスアンプを駆動する
ことを特徴としている。
【００４１】上記構成によれば、先ず、スイッチング回
路によって第１,第２センスアンプの第２入力端子がビ
ット線に接続された後、プリチャージ回路によって上記
第１,第２センスアンプの第１,第２入力端子がプリチャ
ージされる。そして、アドレス信号に基づいて行デコー
ダ回路および列デコーダ回路によって上記ビット線に接
続された不揮発性メモリセルが選択される。そして、選
択された不揮発性メモリセルを介して上記第１,第２セ
ンスアンプの第２入力端子の電圧が電圧設定回路の昇圧
電圧(または降圧電圧)の２倍だけ低下(または上昇)する
のに十分な時間が経過した後に上記スイッチング回路に
よって上記第１,第２センスアンプの第２入力端子とビ
ット線とが切り離され、上記電圧設定回路によって上記
第１,第２センスアンプの第２入力端子の電圧が上記所
定電圧だけ昇圧(または降圧)される。
路によって第１,第２センスアンプの第２入力端子がビ
ット線に接続された後、プリチャージ回路によって上記
第１,第２センスアンプの第１,第２入力端子がプリチャ
ージされる。そして、アドレス信号に基づいて行デコー
ダ回路および列デコーダ回路によって上記ビット線に接
続された不揮発性メモリセルが選択される。そして、選
択された不揮発性メモリセルを介して上記第１,第２セ
ンスアンプの第２入力端子の電圧が電圧設定回路の昇圧
電圧(または降圧電圧)の２倍だけ低下(または上昇)する
のに十分な時間が経過した後に上記スイッチング回路に
よって上記第１,第２センスアンプの第２入力端子とビ
ット線とが切り離され、上記電圧設定回路によって上記
第１,第２センスアンプの第２入力端子の電圧が上記所
定電圧だけ昇圧(または降圧)される。
【００４２】その結果、上記第１センスアンプの第１入
力端子の電圧が第２入力端子の電圧より高くなった場合
には、第１容量素子によって上記第２センスアンプの第
２入力端子が所定電圧だけ昇圧(または降圧)される。一
方、上記第１センスアンプの第２入力端子の電圧が第１
入力端子の電圧より高くなった場合には、第２容量素子
によって上記第２センスアンプの第１入力端子が所定電
圧だけ昇圧(または降圧)される。こうして、上記第１セ
ンスアンプの第１,第２入力端子の電圧の大小関係およ
び上記第２センスアンプの第１,第２入力端子の電圧の
大小関係が、上記選択された不揮発性メモリセルに保持
されている少なくとも２ビットを有する多値情報の上位
ビットおよび次ビットの値に応じて設定される。
力端子の電圧が第２入力端子の電圧より高くなった場合
には、第１容量素子によって上記第２センスアンプの第
２入力端子が所定電圧だけ昇圧(または降圧)される。一
方、上記第１センスアンプの第２入力端子の電圧が第１
入力端子の電圧より高くなった場合には、第２容量素子
によって上記第２センスアンプの第１入力端子が所定電
圧だけ昇圧(または降圧)される。こうして、上記第１セ
ンスアンプの第１,第２入力端子の電圧の大小関係およ
び上記第２センスアンプの第１,第２入力端子の電圧の
大小関係が、上記選択された不揮発性メモリセルに保持
されている少なくとも２ビットを有する多値情報の上位
ビットおよび次ビットの値に応じて設定される。
【００４３】こうして、上記第１センスアンプの第１,
第２入力端子の電圧に基づいて、上記選択された不揮発
性メモリセルに保持されている多値情報の上位ビットの
値が識別される。さらに、上記第２センスアンプの第
１,第２入力端子の電圧に基づいて、上記上位ビットの
次ビットの値が識別される。
第２入力端子の電圧に基づいて、上記選択された不揮発
性メモリセルに保持されている多値情報の上位ビットの
値が識別される。さらに、上記第２センスアンプの第
１,第２入力端子の電圧に基づいて、上記上位ビットの
次ビットの値が識別される。
【００４４】その場合に、上記第１,第２センスアンプ
は、上記プリチャージ電圧あるいはその昇圧(または降
圧)電圧をリファレンス電圧として使用する。したがっ
て、複数のリファレンス電圧を生成するリファレンス電
圧発生回路を用いずに、上記選択された不揮発性メモリ
セルに保持されている多値情報が判定される。また、上
記第２センスアンプの第１,第２入力端子の電圧の大小
関係は、上記第１センスアンプの第１,第２入力端子の
電圧の大小関係に基づいて、上記第１,第２容量素子に
よって短時間に設定される。したがって、上記第１,第
２センスアンプによる１回のセンス動作によって、上記
選択された不揮発性メモリセルに保持されている多値情
報が短いアクセス時間で判定される。
は、上記プリチャージ電圧あるいはその昇圧(または降
圧)電圧をリファレンス電圧として使用する。したがっ
て、複数のリファレンス電圧を生成するリファレンス電
圧発生回路を用いずに、上記選択された不揮発性メモリ
セルに保持されている多値情報が判定される。また、上
記第２センスアンプの第１,第２入力端子の電圧の大小
関係は、上記第１センスアンプの第１,第２入力端子の
電圧の大小関係に基づいて、上記第１,第２容量素子に
よって短時間に設定される。したがって、上記第１,第
２センスアンプによる１回のセンス動作によって、上記
選択された不揮発性メモリセルに保持されている多値情
報が短いアクセス時間で判定される。
【００４５】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 ＜第１実施の形態＞図１は本実施の形態の半導体記憶装
置のブロック図である。センスアンプ２１は、互いの入
力端子が相手の出力端子に接続されている二つのインバ
ータ２２,２３を有する。そして、インバータ２２の入
力ノード２４には、トランジスタ２６を介してデータ線
２８が接続されている。さらに、データ線２８にはメモ
リセルアレイ３０のビット線５１が列デコーダ４５を介
して接続可能になっており、このビット線５１にはメモ
リセルアレイ３０を構成するメモリセル５２が所定数ず
つ(図では１個のみ記載)接続されている。
態により詳細に説明する。 ＜第１実施の形態＞図１は本実施の形態の半導体記憶装
置のブロック図である。センスアンプ２１は、互いの入
力端子が相手の出力端子に接続されている二つのインバ
ータ２２,２３を有する。そして、インバータ２２の入
力ノード２４には、トランジスタ２６を介してデータ線
２８が接続されている。さらに、データ線２８にはメモ
リセルアレイ３０のビット線５１が列デコーダ４５を介
して接続可能になっており、このビット線５１にはメモ
リセルアレイ３０を構成するメモリセル５２が所定数ず
つ(図では１個のみ記載)接続されている。
【００４６】また、上記センスアンプ２１におけるイン
バータ２３の入力ノード２５には、トランジスタ２７を
介してデータ線２９が接続されている。そして、データ
線２９にはメモリセルアレイ３１のビット線５４が列デ
コーダ４７を介して接続可能になっており、このビット
線５４にはメモリセルアレイ３１を構成するメモリセル
５５が所定数ずつ(図では１個のみ記載)接続されてい
る。ここで、上記メモリセル５２,５５を構成するトラ
ンジスタはｎチャネルトランジスタであるとする。
バータ２３の入力ノード２５には、トランジスタ２７を
介してデータ線２９が接続されている。そして、データ
線２９にはメモリセルアレイ３１のビット線５４が列デ
コーダ４７を介して接続可能になっており、このビット
線５４にはメモリセルアレイ３１を構成するメモリセル
５５が所定数ずつ(図では１個のみ記載)接続されてい
る。ここで、上記メモリセル５２,５５を構成するトラ
ンジスタはｎチャネルトランジスタであるとする。
【００４７】さらに、上記センスアンプ２１において、
上記インバータ２２の一方の電源端子ａは、トランジス
タ３２を介して電源ノード３３によって動作用電源Ｖcc
に接続され、更にトランジスタ３６を介して電源ノード
３７によってプリチャージ電源Ｖpreに接続されてい
る。また、他方の電源端子ｂは、トランジスタ３４を介
して電源ノード３５によって接地され、更にトランジス
タ３８を介して電源ノード３９によってプリチャージ電
源Ｖpreに接続されている。同様に、インバータ２３の
一方の電源端子ｃは、トランジスタ３６を介して電源ノ
ード３７によってプリチャージ電源Ｖpreに接続され、
更にトランジスタ３２を介して電源ノード３３によって
動作用電源Ｖccに接続されている。また、他方の電源端
子ｄは、トランジスタ３８を介して電源ノード３９によ
ってプリチャージ電源Ｖpreに接続され、更にトランジ
スタ３４を介して電源ノード３５によって接地されてい
る。
上記インバータ２２の一方の電源端子ａは、トランジス
タ３２を介して電源ノード３３によって動作用電源Ｖcc
に接続され、更にトランジスタ３６を介して電源ノード
３７によってプリチャージ電源Ｖpreに接続されてい
る。また、他方の電源端子ｂは、トランジスタ３４を介
して電源ノード３５によって接地され、更にトランジス
タ３８を介して電源ノード３９によってプリチャージ電
源Ｖpreに接続されている。同様に、インバータ２３の
一方の電源端子ｃは、トランジスタ３６を介して電源ノ
ード３７によってプリチャージ電源Ｖpreに接続され、
更にトランジスタ３２を介して電源ノード３３によって
動作用電源Ｖccに接続されている。また、他方の電源端
子ｄは、トランジスタ３８を介して電源ノード３９によ
ってプリチャージ電源Ｖpreに接続され、更にトランジ
スタ３４を介して電源ノード３５によって接地されてい
る。
【００４８】上記インバータ２２の入力ノード２４には
容量素子でなる昇圧回路４０が接続されており、この昇
圧回路４０は選択回路４２の一方の出力端子に接続され
ている。同様に、インバータ２３の入力ノード２５には
容量素子でなる昇圧回路４１が接続され、この昇圧回路
４１は選択回路４２の他方の出力端子に接続されてい
る。また、選択回路４２の一方の入力端子にはアドレス
バス４３が接続されている。ここで、昇圧回路４０,４
１は上記電圧設定回路を構成する。さらに、上記アドレ
スバス４３は、メモリセルアレイ３０の行デコーダ４４
および列デコーダ４５に接続されると共に、メモリセル
アレイ３１の行デコーダ４６および列デコーダ４７に接
続されている。
容量素子でなる昇圧回路４０が接続されており、この昇
圧回路４０は選択回路４２の一方の出力端子に接続され
ている。同様に、インバータ２３の入力ノード２５には
容量素子でなる昇圧回路４１が接続され、この昇圧回路
４１は選択回路４２の他方の出力端子に接続されてい
る。また、選択回路４２の一方の入力端子にはアドレス
バス４３が接続されている。ここで、昇圧回路４０,４
１は上記電圧設定回路を構成する。さらに、上記アドレ
スバス４３は、メモリセルアレイ３０の行デコーダ４４
および列デコーダ４５に接続されると共に、メモリセル
アレイ３１の行デコーダ４６および列デコーダ４７に接
続されている。
【００４９】また、上記データ線２８はトランジスタ４
８を介してプリチャージ電源Ｖpreに接続されており、
データ線２９はトランジスタ４９を介してプリチャージ
電源Ｖpreに接続されている。
８を介してプリチャージ電源Ｖpreに接続されており、
データ線２９はトランジスタ４９を介してプリチャージ
電源Ｖpreに接続されている。
【００５０】上記選択回路４２は、読み出し動作時に、
アドレスバス４３からのアドレス信号と昇圧指示信号φ
bstとに応じて、昇圧回路４０を動作させるための昇圧
信号φbst０あるいは昇圧回路４１を動作させるための
昇圧信号φbst１の何れか一方のレベルを変化させる。
図２に上記選択回路４２の構成の一例を示すが、これに
限定されるものではない。
アドレスバス４３からのアドレス信号と昇圧指示信号φ
bstとに応じて、昇圧回路４０を動作させるための昇圧
信号φbst０あるいは昇圧回路４１を動作させるための
昇圧信号φbst１の何れか一方のレベルを変化させる。
図２に上記選択回路４２の構成の一例を示すが、これに
限定されるものではない。
【００５１】本実施の形態における選択回路４２は、２
つのＮＡＮＤゲート６１,６２と３つのインバータ６３
〜６５とで構成される。上記ＮＡＮＤゲート６１の第１
の入力端子には昇圧指示信号φbstが入力され、第２の
入力端子にはアドレス信号(例えば、行アドレス信号)の
最上位ビットＡＹ０がインバータ６３を介して入力され
る。一方、ＮＡＮＤゲート６２の第１の入力端子には昇
圧信号φbstが入力され、第２の入力端子には行アドレ
ス信号の最上位ビットＡＹ０が入力される。そして、Ｎ
ＡＮＤゲート６１からの出力信号はインバータ６４を介
して昇圧信号φbst０として出力される。一方、ＮＡＮ
Ｄゲート６２からの出力信号はインバータ６５を介して
昇圧信号φbst１として出力される。
つのＮＡＮＤゲート６１,６２と３つのインバータ６３
〜６５とで構成される。上記ＮＡＮＤゲート６１の第１
の入力端子には昇圧指示信号φbstが入力され、第２の
入力端子にはアドレス信号(例えば、行アドレス信号)の
最上位ビットＡＹ０がインバータ６３を介して入力され
る。一方、ＮＡＮＤゲート６２の第１の入力端子には昇
圧信号φbstが入力され、第２の入力端子には行アドレ
ス信号の最上位ビットＡＹ０が入力される。そして、Ｎ
ＡＮＤゲート６１からの出力信号はインバータ６４を介
して昇圧信号φbst０として出力される。一方、ＮＡＮ
Ｄゲート６２からの出力信号はインバータ６５を介して
昇圧信号φbst１として出力される。
【００５２】したがって、上記行アドレス信号の最上位
ビットＡＹ０のレベルが“Ｈ"のときに昇圧指示信号φb
stのレベルが“Ｈ"になると、昇圧信号φbst１のレベル
が“Ｈ"となって昇圧回路４１が動作する。これに対し
て、行アドレス信号の最上位ビットＡＹ０のレベルが
“Ｌ"のときに昇圧指示信号φbstのレベルが“Ｈ"にな
ると、昇圧信号φbst０のレベルが“Ｈ"となって昇圧回
路４０が動作するのである。
ビットＡＹ０のレベルが“Ｈ"のときに昇圧指示信号φb
stのレベルが“Ｈ"になると、昇圧信号φbst１のレベル
が“Ｈ"となって昇圧回路４１が動作する。これに対し
て、行アドレス信号の最上位ビットＡＹ０のレベルが
“Ｌ"のときに昇圧指示信号φbstのレベルが“Ｈ"にな
ると、昇圧信号φbst０のレベルが“Ｈ"となって昇圧回
路４０が動作するのである。
【００５３】上述したように、一般に、不揮発性メモリ
では、メモリセルを構成するｎチャネルトランジスタの
ゲート電圧に印加される電圧のレベルを“Ｈ"にした(メ
モリセルを選択した)際に上記トランジスタ(ビット線)
を電流が流れるか否かを検知することによって、上記メ
モリセルに保持されている情報が「１」であるか「０」であ
るかを判定する。以下、上記構成の半導体記憶装置にお
ける読み出し時の動作について詳細に説明する。尚、本
実施の形態における読み出しは電圧センス法により、図
４にそのタイミングチャートを示す。また、説明の便宜
上、以下の説明においては、電流が流れた場合を情報
「０」とし、電流が流れない場合を情報「１」とする。ま
た、メモリセルアレイ３０の方が選択され、メモリセル
アレイ３１の方が選択されない場合を想定する。
では、メモリセルを構成するｎチャネルトランジスタの
ゲート電圧に印加される電圧のレベルを“Ｈ"にした(メ
モリセルを選択した)際に上記トランジスタ(ビット線)
を電流が流れるか否かを検知することによって、上記メ
モリセルに保持されている情報が「１」であるか「０」であ
るかを判定する。以下、上記構成の半導体記憶装置にお
ける読み出し時の動作について詳細に説明する。尚、本
実施の形態における読み出しは電圧センス法により、図
４にそのタイミングチャートを示す。また、説明の便宜
上、以下の説明においては、電流が流れた場合を情報
「０」とし、電流が流れない場合を情報「１」とする。ま
た、メモリセルアレイ３０の方が選択され、メモリセル
アレイ３１の方が選択されない場合を想定する。
【００５４】ここで、予め、図４に示すように、プリチ
ャージ信号φpreおよび切り離し信号φcutを動作用電源
電圧Ｖccにしてトランジスタ４８,４９,３６,３８,２
６,２７をオンにし、インバータ２２,２３の入力ノード
２４,２５および電源端子ａ〜ｄがプリチャージ電圧Ｖp
reに充電されているものとする。
ャージ信号φpreおよび切り離し信号φcutを動作用電源
電圧Ｖccにしてトランジスタ４８,４９,３６,３８,２
６,２７をオンにし、インバータ２２,２３の入力ノード
２４,２５および電源端子ａ〜ｄがプリチャージ電圧Ｖp
reに充電されているものとする。
【００５５】先ず、時点ｔ0で、上記プリチャージ信号
φpreのレベルをＧＮＤに落として、トランジスタ３６,
３８,４８,４９がオフされる。次に、時点ｔ1で、上記
アドレスバス４３からの行アドレス信号に応じて、行デ
コーダ４４によって、一つのメモリセルアレイ３０のワ
ード線５３が選択される。さらに、列アドレス信号に応
じて、列デコーダ４５によってメモリセルアレイ３０の
ビット線５１が選択されて、選択ワード線５３に接続さ
れたメモリセル５２が選択されると共に、ビット線５１
とデータ線２８が接続される。同様に、列デコーダ４７
によって選択されたメモリセルアレイ３１のビット線５
４とデータ線２９が接続される。そうすると、上記選択
されたメモリセル５２に保持されている情報が「１」であ
れば、プリチャージ電圧Ｖpreに充電されているデータ
線２８および入力ノード２４の電圧は、図４において破
線で示すようにそのまま保持される。ところが、選択さ
れたメモリセル５２に保持されている情報が「０」であれ
ば、プリチャージ電圧Ｖpreに充電されているデータ線
２８および入力ノード２４の電荷が上記選択メモリセル
５２を介してディスチャージされるので、データ線２８
および入力ノード２４の電圧は図４において実線で示す
ように低下し始める。一方、非選択メモリセルアレイ３
１のビット線５４に接続されたデータ線２９および入力
ノード２５のプリチャージ電圧Ｖpreはそのまま保持さ
れる。
φpreのレベルをＧＮＤに落として、トランジスタ３６,
３８,４８,４９がオフされる。次に、時点ｔ1で、上記
アドレスバス４３からの行アドレス信号に応じて、行デ
コーダ４４によって、一つのメモリセルアレイ３０のワ
ード線５３が選択される。さらに、列アドレス信号に応
じて、列デコーダ４５によってメモリセルアレイ３０の
ビット線５１が選択されて、選択ワード線５３に接続さ
れたメモリセル５２が選択されると共に、ビット線５１
とデータ線２８が接続される。同様に、列デコーダ４７
によって選択されたメモリセルアレイ３１のビット線５
４とデータ線２９が接続される。そうすると、上記選択
されたメモリセル５２に保持されている情報が「１」であ
れば、プリチャージ電圧Ｖpreに充電されているデータ
線２８および入力ノード２４の電圧は、図４において破
線で示すようにそのまま保持される。ところが、選択さ
れたメモリセル５２に保持されている情報が「０」であれ
ば、プリチャージ電圧Ｖpreに充電されているデータ線
２８および入力ノード２４の電荷が上記選択メモリセル
５２を介してディスチャージされるので、データ線２８
および入力ノード２４の電圧は図４において実線で示す
ように低下し始める。一方、非選択メモリセルアレイ３
１のビット線５４に接続されたデータ線２９および入力
ノード２５のプリチャージ電圧Ｖpreはそのまま保持さ
れる。
【００５６】こうして、上記選択メモリセルアレイ３０
の選択メモリセル５２の情報が「０」であるために入力ノ
ード２４の電圧が低下し始めて、プリチャージ電圧Ｖpr
eから上記センスアンプ感度ΔＶの２倍程度低下した時
点ｔ2において、切り離し信号φcutのレベルをＧＮＤに
落としてトランジスタ２６,２７をオフにし、センスア
ンプ２１をデータ線２８,２９から切り離す。
の選択メモリセル５２の情報が「０」であるために入力ノ
ード２４の電圧が低下し始めて、プリチャージ電圧Ｖpr
eから上記センスアンプ感度ΔＶの２倍程度低下した時
点ｔ2において、切り離し信号φcutのレベルをＧＮＤに
落としてトランジスタ２６,２７をオフにし、センスア
ンプ２１をデータ線２８,２９から切り離す。
【００５７】その後、時点ｔ3において、上記選択回路
４２に供給される昇圧指示信号φbstのレベルを“Ｈ"に
する。そうすると、メモリセルアレイ３０上のメモリセ
ル５２を選択する際に供給された行アドレス信号の最上
位ビットＡＹ０に基づいて、上述のようにして、選択さ
れているメモリセルアレイ３０側の昇圧回路４０を動作
させるための昇圧信号φbst０のレベルが“Ｈ"となる。
その結果、上記入力ノード２４の電圧がΔＶだけ昇圧さ
れて、図４に実線で示すように、入力ノード２４の電圧
はセンスアンプ２１のリファレンスレベルとなる入力ノ
ード２５の電圧ＶpreよりもΔＶだけ低くなる。
４２に供給される昇圧指示信号φbstのレベルを“Ｈ"に
する。そうすると、メモリセルアレイ３０上のメモリセ
ル５２を選択する際に供給された行アドレス信号の最上
位ビットＡＹ０に基づいて、上述のようにして、選択さ
れているメモリセルアレイ３０側の昇圧回路４０を動作
させるための昇圧信号φbst０のレベルが“Ｈ"となる。
その結果、上記入力ノード２４の電圧がΔＶだけ昇圧さ
れて、図４に実線で示すように、入力ノード２４の電圧
はセンスアンプ２１のリファレンスレベルとなる入力ノ
ード２５の電圧ＶpreよりもΔＶだけ低くなる。
【００５８】時点ｔ4においてセンスアンプ駆動信号φs
e＃のレベルをＧＮＤにしてトランジスタ３２をオンし
た後、時点ｔ5においてセンスアンプ駆動信号φseのレ
ベルを動作用電源の電圧Ｖccにしてトランジスタ３４を
オンして、センスアンプ２１を駆動する。そうすると、
図４において実線で示すように、入力ノード２４と入力
ノード２５との電位差ΔＶが電圧Ｖccまで増幅されるの
である。
e＃のレベルをＧＮＤにしてトランジスタ３２をオンし
た後、時点ｔ5においてセンスアンプ駆動信号φseのレ
ベルを動作用電源の電圧Ｖccにしてトランジスタ３４を
オンして、センスアンプ２１を駆動する。そうすると、
図４において実線で示すように、入力ノード２４と入力
ノード２５との電位差ΔＶが電圧Ｖccまで増幅されるの
である。
【００５９】これに対して、上記選択メモリセルアレイ
３０の選択メモリセルの情報が「１」であるために入力ノ
ード２４の電圧がプリチャージ電圧Ｖpreを保持してい
る場合には、時点ｔ2において切り離し信号φcutのレベ
ルをＧＮＤに落としてセンスアンプ２１をデータ線２
８,２９から切り離した後に、時点ｔ3において昇圧回路
４０が動作されて入力ノード２４の電圧がΔＶだけ昇圧
されると、図４に破線で示すように、センスアンプ２１
のリファレンスレベルとなる入力ノード２５の電圧Ｖpr
eよりもΔＶだけ高くなる。
３０の選択メモリセルの情報が「１」であるために入力ノ
ード２４の電圧がプリチャージ電圧Ｖpreを保持してい
る場合には、時点ｔ2において切り離し信号φcutのレベ
ルをＧＮＤに落としてセンスアンプ２１をデータ線２
８,２９から切り離した後に、時点ｔ3において昇圧回路
４０が動作されて入力ノード２４の電圧がΔＶだけ昇圧
されると、図４に破線で示すように、センスアンプ２１
のリファレンスレベルとなる入力ノード２５の電圧Ｖpr
eよりもΔＶだけ高くなる。
【００６０】したがって、時点ｔ4においてセンスアン
プ駆動信号φse＃のレベルをＧＮＤにし、時点ｔ5にお
いてセンスアンプ駆動信号φseのレベルを電圧Ｖccにし
てセンスアンプ２１を駆動した場合には、図４において
破線で示すように、入力ノード２４と入力ノード２５と
の電位差ΔＶが電圧Ｖccまで増幅されるのである。
プ駆動信号φse＃のレベルをＧＮＤにし、時点ｔ5にお
いてセンスアンプ駆動信号φseのレベルを電圧Ｖccにし
てセンスアンプ２１を駆動した場合には、図４において
破線で示すように、入力ノード２４と入力ノード２５と
の電位差ΔＶが電圧Ｖccまで増幅されるのである。
【００６１】以下、上記センスアンプ２１による増幅動
作について詳細に述べる。尚、本実施の形態におけるセ
ンスアンプ２１の具体的回路は図３に示す如くであると
するが、これに限定されるものではない。また、上述し
たように、時点ｔ0までに、インバータ２２,２３の電源
端子ａ〜ｄはプリチャージ電圧Ｖpreに充電されてい
る。
作について詳細に述べる。尚、本実施の形態におけるセ
ンスアンプ２１の具体的回路は図３に示す如くであると
するが、これに限定されるものではない。また、上述し
たように、時点ｔ0までに、インバータ２２,２３の電源
端子ａ〜ｄはプリチャージ電圧Ｖpreに充電されてい
る。
【００６２】いま、上記入力ノード２５の電圧がプリチ
ャージ電圧Ｖpre(リファレンスレベル)であり、入力ノ
ード２４の電圧が“Ｖpre−ΔＶ（保持情報が「０」)"で
ある場合を考える。この場合、上記トランジスタ６６,
６８は何れもオンしているが、トランジスタ６６の方が
ゲート電圧がより低いために流れる電流も多く、入力ノ
ード２５の電圧の方が入力ノード２４の電圧よりもより
早く電圧ＶCCになる。その結果、トランジスタ６８はト
ランジスタ６６よりも早くオフ状態となり、入力ノード
２４の電圧はＶCCに到達することはない。
ャージ電圧Ｖpre(リファレンスレベル)であり、入力ノ
ード２４の電圧が“Ｖpre−ΔＶ（保持情報が「０」)"で
ある場合を考える。この場合、上記トランジスタ６６,
６８は何れもオンしているが、トランジスタ６６の方が
ゲート電圧がより低いために流れる電流も多く、入力ノ
ード２５の電圧の方が入力ノード２４の電圧よりもより
早く電圧ＶCCになる。その結果、トランジスタ６８はト
ランジスタ６６よりも早くオフ状態となり、入力ノード
２４の電圧はＶCCに到達することはない。
【００６３】次に、時点t５でトランジスタ３４がオン
すると入力ノード２４だけがディスチャージされ、入力
ノード２５との電位差が電圧ＶCCとなる。
すると入力ノード２４だけがディスチャージされ、入力
ノード２５との電位差が電圧ＶCCとなる。
【００６４】また、上記入力ノード２５の電圧がプリチ
ャージ電圧Ｖpre(リファレンスレベル)であり、入力ノ
ード２４の電圧が“Ｖpre＋ΔＶ（保持情報が「１」)"で
ある場合にも同様にして、入力ノード２４と入力ノード
２５との電位差が電圧Ｖccとなる。
ャージ電圧Ｖpre(リファレンスレベル)であり、入力ノ
ード２４の電圧が“Ｖpre＋ΔＶ（保持情報が「１」)"で
ある場合にも同様にして、入力ノード２４と入力ノード
２５との電位差が電圧Ｖccとなる。
【００６５】こうして、上記入力ノード２４と入力ノー
ド２５との電位差が増幅された後、読み出し信号φout
のレベルを電圧Ｖccにしてトランジスタ５７,５８をオ
ンし、出力端子５９,６０から電圧Ｖccの電位差を有す
る入力ノード２４,２５の電位を検出して両電位を比較
する。そして、 入力ノード２４の電位＜入力ノード２５の電位 であれば、選択メモリセル５２を介してビット線５１を
電流が流れたので、選択メモリセル５２に保持されてい
る情報は「０」であると判定する。また、 入力ノード２４の電位＞入力ノード２５の電位 であれば、選択メモリセル５２を介してビット線５１を
電流が流れないので、選択メモリセルに保持されている
情報は「１」であると判定するのである。
ド２５との電位差が増幅された後、読み出し信号φout
のレベルを電圧Ｖccにしてトランジスタ５７,５８をオ
ンし、出力端子５９,６０から電圧Ｖccの電位差を有す
る入力ノード２４,２５の電位を検出して両電位を比較
する。そして、 入力ノード２４の電位＜入力ノード２５の電位 であれば、選択メモリセル５２を介してビット線５１を
電流が流れたので、選択メモリセル５２に保持されてい
る情報は「０」であると判定する。また、 入力ノード２４の電位＞入力ノード２５の電位 であれば、選択メモリセル５２を介してビット線５１を
電流が流れないので、選択メモリセルに保持されている
情報は「１」であると判定するのである。
【００６６】このように、本実施の形態においては、上
記選択メモリセル５２に保持されている情報が「０」の場
合には、入力ノード２４がディスチャージされてプリチ
ャージ電圧Ｖpreからセンス感度ΔＶの２倍だけ低下し
た後、選択回路４２と昇圧回路４０との動作によって入
力ノード２４の電圧をΔＶだけ昇圧する。一方、上記保
持されている情報が「１」である場合には、入力ノード２
４のプリチャージ電圧Ｖpreを選択回路４２と昇圧回路
４０との動作によってそのままΔＶだけ昇圧する。した
がって、何れの場合であっても、入力ノード２４の電圧
とリファレンス側の入力ノード２５の電圧とにセンス感
度ΔＶの電位差を持たせることができるのである。
記選択メモリセル５２に保持されている情報が「０」の場
合には、入力ノード２４がディスチャージされてプリチ
ャージ電圧Ｖpreからセンス感度ΔＶの２倍だけ低下し
た後、選択回路４２と昇圧回路４０との動作によって入
力ノード２４の電圧をΔＶだけ昇圧する。一方、上記保
持されている情報が「１」である場合には、入力ノード２
４のプリチャージ電圧Ｖpreを選択回路４２と昇圧回路
４０との動作によってそのままΔＶだけ昇圧する。した
がって、何れの場合であっても、入力ノード２４の電圧
とリファレンス側の入力ノード２５の電圧とにセンス感
度ΔＶの電位差を持たせることができるのである。
【００６７】したがって、上記入力ノード２５のプリチ
ャージレベルＶpreをそのままセンスアンプ２１のリフ
ァレンスレベルとして用いることができ、従来の電圧セ
ンスの場合のように、センスアンプ２１による電圧セン
スの際に入力ノード２４のプリチャージレベルＶpreが
リファレンスレベルまで落ちる(この場合のディスチャ
ージ電圧は例えば１.５Ｖ〜２.３Ｖ)まで待つ必要がな
く、その分(図１０における時間Ｔ(例えば２２０ｎse
c))だけセンスアンプ２１のセンス時間を短縮できるの
である。具体的には、上記センスアンプ２１のセンス感
度ΔＶを０.１Ｖとし、ビット線容量を４ｐＦとする
と、ディスチャージ時間(図４における時点ｔ1〜時点ｔ
2の時間)は５０ｎsecとなる。このことにより、従来の
ディスチャージ時間２５０ｎsecよりも大幅に(約１/５)
短縮されていることが実証される。
ャージレベルＶpreをそのままセンスアンプ２１のリフ
ァレンスレベルとして用いることができ、従来の電圧セ
ンスの場合のように、センスアンプ２１による電圧セン
スの際に入力ノード２４のプリチャージレベルＶpreが
リファレンスレベルまで落ちる(この場合のディスチャ
ージ電圧は例えば１.５Ｖ〜２.３Ｖ)まで待つ必要がな
く、その分(図１０における時間Ｔ(例えば２２０ｎse
c))だけセンスアンプ２１のセンス時間を短縮できるの
である。具体的には、上記センスアンプ２１のセンス感
度ΔＶを０.１Ｖとし、ビット線容量を４ｐＦとする
と、ディスチャージ時間(図４における時点ｔ1〜時点ｔ
2の時間)は５０ｎsecとなる。このことにより、従来の
ディスチャージ時間２５０ｎsecよりも大幅に(約１/５)
短縮されていることが実証される。
【００６８】すなわち、本実施の形態における全ディス
チャージ電圧２ΔＶはセンス感度の２倍程度(例えば、
０.２Ｖ)となる。したがって、本半導体記憶装置は少な
い電流で動作可能であり、且つ、ディスチャージ時間が
短くなってセンス速度を損なうことがないのである。
チャージ電圧２ΔＶはセンス感度の２倍程度(例えば、
０.２Ｖ)となる。したがって、本半導体記憶装置は少な
い電流で動作可能であり、且つ、ディスチャージ時間が
短くなってセンス速度を損なうことがないのである。
【００６９】また、上記入力ノード２４,２５の電圧を
昇圧する際の昇圧電位ΔＶは、昇圧回路４０,４１を構
成する容量素子の容量値を回路形成時のマスク変更や回
路形成後のスイッチ回路の切り換え等によって、あるい
は、昇圧信号φbst０と昇圧信号φbst１との“Ｈ"レベ
ルの電圧を変えることによって容易に設定できる。その
際の上記容量値は、例えば０.０１ｐＦ〜０.０４ｐＦで
ある。こうして設定される昇圧電位ΔＶは、プリチャー
ジ電圧Ｖpreよりもセンス感度ΔＶ分だけ低いリファレ
ンス電圧を生成するリファレンス電源を別途設けるより
も遥かに精度がよく、動作用電源Ｖccへの依存性も少な
い。尚、上記容量素子は、２層のポリシリコンの間に挟
まれた酸化膜で形成してもよいし、ＭＯＳ(金属酸化膜
半導体)キャパシタを用いてもよい。
昇圧する際の昇圧電位ΔＶは、昇圧回路４０,４１を構
成する容量素子の容量値を回路形成時のマスク変更や回
路形成後のスイッチ回路の切り換え等によって、あるい
は、昇圧信号φbst０と昇圧信号φbst１との“Ｈ"レベ
ルの電圧を変えることによって容易に設定できる。その
際の上記容量値は、例えば０.０１ｐＦ〜０.０４ｐＦで
ある。こうして設定される昇圧電位ΔＶは、プリチャー
ジ電圧Ｖpreよりもセンス感度ΔＶ分だけ低いリファレ
ンス電圧を生成するリファレンス電源を別途設けるより
も遥かに精度がよく、動作用電源Ｖccへの依存性も少な
い。尚、上記容量素子は、２層のポリシリコンの間に挟
まれた酸化膜で形成してもよいし、ＭＯＳ(金属酸化膜
半導体)キャパシタを用いてもよい。
【００７０】すなわち、本実施の形態によれば、拡散ビ
ット線に多数のメモリセルが接続されているためにビッ
ト線抵抗が大きくても、少ない電流で充分なセンス感度
を高速(例えば、時点t１からセンス完了までを８０nse
c)で確保することができるのである。
ット線に多数のメモリセルが接続されているためにビッ
ト線抵抗が大きくても、少ない電流で充分なセンス感度
を高速(例えば、時点t１からセンス完了までを８０nse
c)で確保することができるのである。
【００７１】上述の説明では、上記メモリセルアレイ３
０の方が選択された場合を想定して説明しているが、メ
モリセルアレイ３１の方が選択された場合も同様にし
て、データ線２８,２９および電源端子ａ〜ｄの充電、
メモリセルアレイ３１のワード線５６の選択、メモリセ
ルアレイ３１のビット線５４とデータ線２９との接続、
メモリセルアレイ３０のビット線５１とデータ線２８と
の接続、センスアンプ２１のデータ線２８,２９からの
切り離し、入力ノード２５の昇圧、センスアンプ２１に
よる入力ノード２４と入力ノード２５との電位差の増幅
を行えばよい。
０の方が選択された場合を想定して説明しているが、メ
モリセルアレイ３１の方が選択された場合も同様にし
て、データ線２８,２９および電源端子ａ〜ｄの充電、
メモリセルアレイ３１のワード線５６の選択、メモリセ
ルアレイ３１のビット線５４とデータ線２９との接続、
メモリセルアレイ３０のビット線５１とデータ線２８と
の接続、センスアンプ２１のデータ線２８,２９からの
切り離し、入力ノード２５の昇圧、センスアンプ２１に
よる入力ノード２４と入力ノード２５との電位差の増幅
を行えばよい。
【００７２】また、上記実施の形態においては、列アド
レス信号に応じて例えば列デコーダ４７によって非選択
側のメモリセルアレイ３１のビット線５４とデータ線２
９とを接続し、ビット線５１,５４の拡散リーク等も考
慮して、センスアンプ２１の両側の電気的な均衡を図っ
ている。これに対して、列デコーダ４７を請求項４のス
イッチング回路として機能させることによって非選択側
のビット線５４とデータ線２９とが接続されないように
して、非選択側のメモリセルアレイ３１からのデータ線
２９側に対する外乱や干渉を防止するようにしても差し
支えない。尚、こうすることによって、さらに消費電力
を削減できる。
レス信号に応じて例えば列デコーダ４７によって非選択
側のメモリセルアレイ３１のビット線５４とデータ線２
９とを接続し、ビット線５１,５４の拡散リーク等も考
慮して、センスアンプ２１の両側の電気的な均衡を図っ
ている。これに対して、列デコーダ４７を請求項４のス
イッチング回路として機能させることによって非選択側
のビット線５４とデータ線２９とが接続されないように
して、非選択側のメモリセルアレイ３１からのデータ線
２９側に対する外乱や干渉を防止するようにしても差し
支えない。尚、こうすることによって、さらに消費電力
を削減できる。
【００７３】また、上記実施の形態においては、２つの
メモリセルアレイ３０,３１が存在する場合を例に説明
しているが、図５に示すようにメモリセルアレイは１つ
であっても構わない。尚、図５におけるセンスアンプ７
１,トランジスタ７６,トランジスタ７７,データ線７８,
データ線７９,メモリセルアレイ８０,昇圧回路９０,選
択回路９２,アドレスバス９３,行デコーダ９４,列デコ
ーダ９５,トランジスタ９８,トランジスタ９９,トラン
ジスタ１０７およびトランジスタ１０８は、図１におけ
るセンスアンプ２１,トランジスタ２６,トランジスタ２
７,データ線２８,データ線２９,メモリセルアレイ３０,
昇圧回路４０,選択回路４２,アドレスバス４３,行デコ
ーダ４４,列デコーダ４５,トランジスタ４８,トランジ
スタ４９,トランジスタ５７およびトランジスタ５８と
同じ構成を成しており、同様に動作する。但し、選択回
路９２は、昇圧回路９０のみを選択する。
メモリセルアレイ３０,３１が存在する場合を例に説明
しているが、図５に示すようにメモリセルアレイは１つ
であっても構わない。尚、図５におけるセンスアンプ７
１,トランジスタ７６,トランジスタ７７,データ線７８,
データ線７９,メモリセルアレイ８０,昇圧回路９０,選
択回路９２,アドレスバス９３,行デコーダ９４,列デコ
ーダ９５,トランジスタ９８,トランジスタ９９,トラン
ジスタ１０７およびトランジスタ１０８は、図１におけ
るセンスアンプ２１,トランジスタ２６,トランジスタ２
７,データ線２８,データ線２９,メモリセルアレイ３０,
昇圧回路４０,選択回路４２,アドレスバス４３,行デコ
ーダ４４,列デコーダ４５,トランジスタ４８,トランジ
スタ４９,トランジスタ５７およびトランジスタ５８と
同じ構成を成しており、同様に動作する。但し、選択回
路９２は、昇圧回路９０のみを選択する。
【００７４】また、上記各実施の形態におけるメモリセ
ル５２,５５,…のトランジスタはｎチャネルトランジス
タであって、当該メモリセル５２,５５,…が選択される
と、当該メモリセル５２,５５,…に保持されている情報
が「０」である場合には、データ線２８,２９,７８がデ
ィスチャージされるようにしている。しかしながら、こ
の発明は、これに限定されるものではなく、メモリセル
のトランジスタがｐチャネルトランジスタであって、メ
モリセルが選択されると、当該メモリセルに保持されて
いる情報が「１」である場合には、対応するデータ線が
チャージされるようなメモリセルアレイの場合であって
も適用可能である。但し、その場合には、センスアンプ
の入力ノードの電圧をセンス感度ΔＶだけ昇圧せずに、
反対に降圧する必要がある。 ＜第２実施の形態＞
ル５２,５５,…のトランジスタはｎチャネルトランジス
タであって、当該メモリセル５２,５５,…が選択される
と、当該メモリセル５２,５５,…に保持されている情報
が「０」である場合には、データ線２８,２９,７８がデ
ィスチャージされるようにしている。しかしながら、こ
の発明は、これに限定されるものではなく、メモリセル
のトランジスタがｐチャネルトランジスタであって、メ
モリセルが選択されると、当該メモリセルに保持されて
いる情報が「１」である場合には、対応するデータ線が
チャージされるようなメモリセルアレイの場合であって
も適用可能である。但し、その場合には、センスアンプ
の入力ノードの電圧をセンス感度ΔＶだけ昇圧せずに、
反対に降圧する必要がある。 ＜第２実施の形態＞
【００７５】図６は、上記メモリセルのトランジスタが
ｐチャネルトランジスタである場合の半導体記憶装置の
ブロック図である。センスアンプ１１１,トランジスタ
１１６,トランジスタ１１７,データ線１１８,データ線
１１９,アドレスバス１３３,行デコーダ１３４,列デコ
ーダ１３５,行デコーダ１３６,列デコーダ１３７,トラ
ンジスタ１３８,トランジスタ１３９,トランジスタ１４
７およびトランジスタ１４８は、図１におけるセンスア
ンプ２１,トランジスタ２６,トランジスタ２７,データ
線２８,データ線２９,アドレスバス４３,行デコーダ４
４,列デコーダ４５,行デコーダ４６,列デコーダ４７,ト
ランジスタ４８,トランジスタ４９,トランジスタ５７お
よびトランジスタ５８と同じ構成を成しており、同様に
動作する。
ｐチャネルトランジスタである場合の半導体記憶装置の
ブロック図である。センスアンプ１１１,トランジスタ
１１６,トランジスタ１１７,データ線１１８,データ線
１１９,アドレスバス１３３,行デコーダ１３４,列デコ
ーダ１３５,行デコーダ１３６,列デコーダ１３７,トラ
ンジスタ１３８,トランジスタ１３９,トランジスタ１４
７およびトランジスタ１４８は、図１におけるセンスア
ンプ２１,トランジスタ２６,トランジスタ２７,データ
線２８,データ線２９,アドレスバス４３,行デコーダ４
４,列デコーダ４５,行デコーダ４６,列デコーダ４７,ト
ランジスタ４８,トランジスタ４９,トランジスタ５７お
よびトランジスタ５８と同じ構成を成しており、同様に
動作する。
【００７６】本実施の形態におけるメモリセルアレイ１
２０,１２１を構成するメモリセル１４２,１４５のトラ
ンジスタは、ｐチャネルトランジスタである。また、セ
ンスアンプ１１１の入力ノード１１４には、容量素子で
なる降圧回路１３０が接続されており、この降圧回路１
３０は選択回路１３２の一方の出力端子に接続されてい
る。同様に、入力ノード１１５には、容量素子でなる降
圧回路１３１が接続されており、この降圧回路１３１は
選択回路１３２の他方の出力端子に接続されている。上
記選択回路１３２は、読み出し動作時には、アドレスバ
ス１３３からのアドレス信号と降圧指示信号φbstとに
応じて、降圧回路１３０を動作させるための降圧信号φ
bst０＃あるいは降圧回路１３１を動作させるための降
圧信号φbst１＃の何れか一方のレベルを変化させる。
すなわち、上記降圧回路１３０,１３１で、上記電圧設
定回路を構成するのである。
２０,１２１を構成するメモリセル１４２,１４５のトラ
ンジスタは、ｐチャネルトランジスタである。また、セ
ンスアンプ１１１の入力ノード１１４には、容量素子で
なる降圧回路１３０が接続されており、この降圧回路１
３０は選択回路１３２の一方の出力端子に接続されてい
る。同様に、入力ノード１１５には、容量素子でなる降
圧回路１３１が接続されており、この降圧回路１３１は
選択回路１３２の他方の出力端子に接続されている。上
記選択回路１３２は、読み出し動作時には、アドレスバ
ス１３３からのアドレス信号と降圧指示信号φbstとに
応じて、降圧回路１３０を動作させるための降圧信号φ
bst０＃あるいは降圧回路１３１を動作させるための降
圧信号φbst１＃の何れか一方のレベルを変化させる。
すなわち、上記降圧回路１３０,１３１で、上記電圧設
定回路を構成するのである。
【００７７】本実施の形態における選択回路１３２は、
図７に示すように、図２に示す構成にインバータ１５
３,１５４を追加した構成を有しており、図２のインバ
ータ６４に相当するインバータ１５１の後段にはインバ
ータ１５３を接続する一方、図２のインバータ６５に相
当するインバータ１５２の後段にはインバータ１５４を
接続している。この選択回路１３２は、上記行アドレス
信号の最上位ビットＡＹ０のレベルが“Ｈ"のときに降
圧指示信号φbstのレベルが“Ｈ"になると、降圧信号φ
bst１＃のレベルが“Ｌ"となって降圧回路１３１が動作
する。これに対して、行アドレス信号の最上位ビットＡ
Ｙ０のレベルが“Ｌ"のときに降圧指示信号φbstのレベ
ルが“Ｈ"になると、降圧信号φbst０＃のレベルが
“Ｌ"となって上記降圧回路１３０が動作するのであ
る。
図７に示すように、図２に示す構成にインバータ１５
３,１５４を追加した構成を有しており、図２のインバ
ータ６４に相当するインバータ１５１の後段にはインバ
ータ１５３を接続する一方、図２のインバータ６５に相
当するインバータ１５２の後段にはインバータ１５４を
接続している。この選択回路１３２は、上記行アドレス
信号の最上位ビットＡＹ０のレベルが“Ｈ"のときに降
圧指示信号φbstのレベルが“Ｈ"になると、降圧信号φ
bst１＃のレベルが“Ｌ"となって降圧回路１３１が動作
する。これに対して、行アドレス信号の最上位ビットＡ
Ｙ０のレベルが“Ｌ"のときに降圧指示信号φbstのレベ
ルが“Ｈ"になると、降圧信号φbst０＃のレベルが
“Ｌ"となって上記降圧回路１３０が動作するのであ
る。
【００７８】上記構成の半導体記憶装置は、読み出し時
において、図８のタイミングチャートのように動作す
る。この場合、電流が流れた場合が情報「１」となり、電
流が流れない場合が情報「０」となる。上記選択メモリセ
ル１４２に保持されている情報が「１」の場合には、上記
入力ノード１１４がチャージされてプリチャージ電圧Ｖ
preからセンス感度ΔＶの２倍だけ上昇した後、選択回
路１３２と降圧回路１３０との動作によって入力ノード
１１４の電圧をΔＶだけ降圧する。一方、上記保持され
ている情報が「０」である場合には、入力ノード１１４の
プリチャージ電圧Ｖpreを選択回路１３２と降圧回路１
３０との動作によってそのままΔＶだけ降圧する。した
がって、何れの場合であっても、入力ノード１１４の電
圧とリファレンス側の入力ノード１１５の電圧とにセン
ス感度ΔＶの電位差が生ずるのである。上述の動作は、
選択メモリセルアレイがメモリセルアレイ１２１である
場合も同様である。また、一方のメモリセルアレイ１２
０のみを有する場合(図５相当)も同様である。
において、図８のタイミングチャートのように動作す
る。この場合、電流が流れた場合が情報「１」となり、電
流が流れない場合が情報「０」となる。上記選択メモリセ
ル１４２に保持されている情報が「１」の場合には、上記
入力ノード１１４がチャージされてプリチャージ電圧Ｖ
preからセンス感度ΔＶの２倍だけ上昇した後、選択回
路１３２と降圧回路１３０との動作によって入力ノード
１１４の電圧をΔＶだけ降圧する。一方、上記保持され
ている情報が「０」である場合には、入力ノード１１４の
プリチャージ電圧Ｖpreを選択回路１３２と降圧回路１
３０との動作によってそのままΔＶだけ降圧する。した
がって、何れの場合であっても、入力ノード１１４の電
圧とリファレンス側の入力ノード１１５の電圧とにセン
ス感度ΔＶの電位差が生ずるのである。上述の動作は、
選択メモリセルアレイがメモリセルアレイ１２１である
場合も同様である。また、一方のメモリセルアレイ１２
０のみを有する場合(図５相当)も同様である。
【００７９】尚、上記実施の形態においては、上記セン
スアンプ１１１を駆動する際に、時点ｔ4でセンスアン
プ駆動信号φseのレベルを動作用電源の電圧Ｖccにした
後、時点ｔ5でセンスアンプ駆動信号φse＃のレベルを
ＧＮＤにしており、図１の実施の形態の場合とは逆にな
っている。センスアンプ駆動信号φse(図３においてセ
ンスアンプ２１を構成するｎチャネルトランジスタ６
７,６９側の電源端子ｂ,ｄをＧＮＤに接続する信号)
と、センスアンプ駆動信号φse＃(図３においてセンス
アンプ２１を構成するｐチャネルトランジスタ６６,６
８側の電源端子ａ,ｃを動作用電源Ｖccに接続する信号)
との何れを先に能動レベルにするかは、プリチャージ電
圧Ｖpreの電位に依存する。すなわち、プレチャージ電
圧Ｖpreの電位が動作用電源Ｖccに近ければセンスアン
プ駆動信号φseを先に能動レベルにする一方、ＧＮＤに
近ければセンスアンプ駆動信号φse＃を先に能動レベル
にすることによって、センスアンプの感度が良くなり、
動作マージンが向上するのである。
スアンプ１１１を駆動する際に、時点ｔ4でセンスアン
プ駆動信号φseのレベルを動作用電源の電圧Ｖccにした
後、時点ｔ5でセンスアンプ駆動信号φse＃のレベルを
ＧＮＤにしており、図１の実施の形態の場合とは逆にな
っている。センスアンプ駆動信号φse(図３においてセ
ンスアンプ２１を構成するｎチャネルトランジスタ６
７,６９側の電源端子ｂ,ｄをＧＮＤに接続する信号)
と、センスアンプ駆動信号φse＃(図３においてセンス
アンプ２１を構成するｐチャネルトランジスタ６６,６
８側の電源端子ａ,ｃを動作用電源Ｖccに接続する信号)
との何れを先に能動レベルにするかは、プリチャージ電
圧Ｖpreの電位に依存する。すなわち、プレチャージ電
圧Ｖpreの電位が動作用電源Ｖccに近ければセンスアン
プ駆動信号φseを先に能動レベルにする一方、ＧＮＤに
近ければセンスアンプ駆動信号φse＃を先に能動レベル
にすることによって、センスアンプの感度が良くなり、
動作マージンが向上するのである。
【００８０】上記各実施の形態におけるセンスアンプ２
１(７１,１１１)は、図１,図５および図６の構成に限定
されるものではない。要は、入力ノード２４(７４,１１
４)と入力ノード２５(７５,１１５)の電位差を検出して
増幅する差動増幅器であればよい。
１(７１,１１１)は、図１,図５および図６の構成に限定
されるものではない。要は、入力ノード２４(７４,１１
４)と入力ノード２５(７５,１１５)の電位差を検出して
増幅する差動増幅器であればよい。
【００８１】＜第３実施の形態＞本実施の形態は、多値
化による回路増加を押さえた半導体記憶装置に関する。
図９は、本実施の形態における半導体記憶装置のメモリ
セルアレイとセンスアンプを中心とした回路図である。
化による回路増加を押さえた半導体記憶装置に関する。
図９は、本実施の形態における半導体記憶装置のメモリ
セルアレイとセンスアンプを中心とした回路図である。
【００８２】メモリセルアレイ１６１のメモリセルCELL
を構成するトランジスタのドレインに接続されたビット
線ＢＬ0,ＢＬ2,…（以下、偶数ビット線と言う)の夫々
は、ビット線切り離し信号CUT0によってオンオフされる
トランジスタ１６２,１６３,…を介して第１センスアン
プＳＡ1,…の入力ノードＳＮ0,…に接続されている。ま
た、上記トランジスタのソースに接続されたビット線Ｂ
Ｌ1,ＢＬ3,…（以下、奇数ビット線と言う)の夫々は、
ビット線切り離し信号CUT1によってオンオフされるトラ
ンジスタ１６４,…を介して第２センスアンプＳＡ2,…
の入力ノードＳＮ2,…に接続されている。
を構成するトランジスタのドレインに接続されたビット
線ＢＬ0,ＢＬ2,…（以下、偶数ビット線と言う)の夫々
は、ビット線切り離し信号CUT0によってオンオフされる
トランジスタ１６２,１６３,…を介して第１センスアン
プＳＡ1,…の入力ノードＳＮ0,…に接続されている。ま
た、上記トランジスタのソースに接続されたビット線Ｂ
Ｌ1,ＢＬ3,…（以下、奇数ビット線と言う)の夫々は、
ビット線切り離し信号CUT1によってオンオフされるトラ
ンジスタ１６４,…を介して第２センスアンプＳＡ2,…
の入力ノードＳＮ2,…に接続されている。
【００８３】さらに、上記偶数ビット線ＢＬ0と入力ノ
ードＳＮ2とは、ビット線切り離し信号CUT0によってオ
ンオフされるトランジスタ１６５を介して接続されてい
る。また、入力ノードＳＮ0と奇数ビット線ＢＬ1とは、
ビット線切り離し信号CUT1によってオンオフされるトラ
ンジスタ１６６を介して接続されている。他の偶数ビッ
ト線ＢＬ2,…と入力ノードとの間や入力ノードと奇数ビ
ット線ＢＬ3,…との間も同様に、ビット線切り離し信号
CUT0,CUT1によってオンオフされるトランジスタを介し
て接続されている。尚、ＲＤは行デコーダであり、ＣＤ
は列デコーダである。
ードＳＮ2とは、ビット線切り離し信号CUT0によってオ
ンオフされるトランジスタ１６５を介して接続されてい
る。また、入力ノードＳＮ0と奇数ビット線ＢＬ1とは、
ビット線切り離し信号CUT1によってオンオフされるトラ
ンジスタ１６６を介して接続されている。他の偶数ビッ
ト線ＢＬ2,…と入力ノードとの間や入力ノードと奇数ビ
ット線ＢＬ3,…との間も同様に、ビット線切り離し信号
CUT0,CUT1によってオンオフされるトランジスタを介し
て接続されている。尚、ＲＤは行デコーダであり、ＣＤ
は列デコーダである。
【００８４】上記入力ノードＳＮ2には、容量素子でな
る昇圧回路Ｃ2とトランジスタ１６７とを介して、昇圧
信号BST1の入力ラインが接続されている。そして、トラ
ンジスタ１６７のゲートには、センス結果転送信号REFo
nによってオンオフされるトランジスタ１６８を介し
て、第１センスアンプＳＡ1の入力ノードＳＮ1が接続さ
れている。また、上記第２センスアンプＳＡ2の入力ノ
ードＳＮ3には、容量素子でなる昇圧回路Ｃ3とトランジ
スタ１６９とを介して昇圧信号BST1の入力ラインが接続
されている。そして、トランジスタ１６９のゲートは、
センス結果転送信号REFonによってオンオフされるトラ
ンジスタ１７０を介して入力ノードＳＮ0に接続されて
いる。
る昇圧回路Ｃ2とトランジスタ１６７とを介して、昇圧
信号BST1の入力ラインが接続されている。そして、トラ
ンジスタ１６７のゲートには、センス結果転送信号REFo
nによってオンオフされるトランジスタ１６８を介し
て、第１センスアンプＳＡ1の入力ノードＳＮ1が接続さ
れている。また、上記第２センスアンプＳＡ2の入力ノ
ードＳＮ3には、容量素子でなる昇圧回路Ｃ3とトランジ
スタ１６９とを介して昇圧信号BST1の入力ラインが接続
されている。そして、トランジスタ１６９のゲートは、
センス結果転送信号REFonによってオンオフされるトラ
ンジスタ１７０を介して入力ノードＳＮ0に接続されて
いる。
【００８５】上記入力ノードＳＮ0は、容量素子でなる
昇圧回路Ｃ0を介して昇圧信号BST0の入力ラインに接続
されている。また、入力ノードＳＮ2は、容量素子でな
る昇圧回路Ｃ1を介して昇圧信号BST0の入力ラインに接
続されている。さらに、上記第１センスアンプＳＡ1の
入力ノードＳＮ0,ＳＮ1および第２センスアンプＳＡ2の
入力ノードＳＮ2,ＳＮ3には、プリチャージ信号PREによ
ってオンオフされるトランジスタ１７１〜１７４を介し
てプリチャージ電圧Ｖpreが供給される。
昇圧回路Ｃ0を介して昇圧信号BST0の入力ラインに接続
されている。また、入力ノードＳＮ2は、容量素子でな
る昇圧回路Ｃ1を介して昇圧信号BST0の入力ラインに接
続されている。さらに、上記第１センスアンプＳＡ1の
入力ノードＳＮ0,ＳＮ1および第２センスアンプＳＡ2の
入力ノードＳＮ2,ＳＮ3には、プリチャージ信号PREによ
ってオンオフされるトランジスタ１７１〜１７４を介し
てプリチャージ電圧Ｖpreが供給される。
【００８６】ここで、上記センスアンプＳＡ1,ＳＡ2の
感度をΔＶとした場合に、昇圧回路Ｃ0,Ｃ1は、第１,第
２センスアンプＳＡ1,ＳＡ2の電圧センス側の入力ノー
ドである入力ノードＳＮ0,ＳＮ2の電圧を３ΔＶだけ昇
圧する。また、昇圧回路Ｃ2は入力ノードＳＮ2を２ΔＶ
だけ昇圧する。これに対して、上記昇圧回路Ｃ3は、第
２センスアンプＳＡ2のリファレンス側の入力ノードで
ある入力ノードＳＮ3の電圧を２ΔＶだけ昇圧する。す
なわち、上記昇圧回路Ｃ0,Ｃ1で請求項６における上記
第１電圧設定回路を構成し、昇圧回路Ｃ2で上記第３電
圧設定回路を構成し、昇圧回路Ｃ3で上記第２電圧設定
回路を構成する。また、トランジスタ１６７〜１７０で
請求項６における上記選択回路を構成するのである。
感度をΔＶとした場合に、昇圧回路Ｃ0,Ｃ1は、第１,第
２センスアンプＳＡ1,ＳＡ2の電圧センス側の入力ノー
ドである入力ノードＳＮ0,ＳＮ2の電圧を３ΔＶだけ昇
圧する。また、昇圧回路Ｃ2は入力ノードＳＮ2を２ΔＶ
だけ昇圧する。これに対して、上記昇圧回路Ｃ3は、第
２センスアンプＳＡ2のリファレンス側の入力ノードで
ある入力ノードＳＮ3の電圧を２ΔＶだけ昇圧する。す
なわち、上記昇圧回路Ｃ0,Ｃ1で請求項６における上記
第１電圧設定回路を構成し、昇圧回路Ｃ2で上記第３電
圧設定回路を構成し、昇圧回路Ｃ3で上記第２電圧設定
回路を構成する。また、トランジスタ１６７〜１７０で
請求項６における上記選択回路を構成するのである。
【００８７】尚、上記偶数ビット線ＢＬ2,…に接続され
た第１センスアンプＳＡ1および奇数ビット線ＢＬ3,…
に接続された第２センスアンプＳＡ2等も、上記偶数ビ
ット線ＢＬ0および奇数ビット線ＢＬ1に接続されるセン
スアンプＳＡ1,ＳＡ2等の場合と同様に構成されてい
る。
た第１センスアンプＳＡ1および奇数ビット線ＢＬ3,…
に接続された第２センスアンプＳＡ2等も、上記偶数ビ
ット線ＢＬ0および奇数ビット線ＢＬ1に接続されるセン
スアンプＳＡ1,ＳＡ2等の場合と同様に構成されてい
る。
【００８８】ここで、１個のメモリセルCELLに保持され
ている情報は４値(２ビット)であるとする。また、説明
の便宜上、上記メモリセルCELLを構成するトランジスタ
の閾値電圧が高く、電流が流れない状態を情報「００」
とし、順次閾値電圧が低くなって流れる電流量が増える
に従って、情報「０１」,「１０」,「１１」とする。ま
た、選択されたメモリセルをCELL0とする。したがっ
て、ワード線ＷＬ0の電圧レベルは“Ｈ"であり、ワード
線ＷＬ1〜ＷＬn,ビット線切り離し信号CUT1およびディ
スチャージ信号DIS1の電圧レベルは“Ｌ"に保持され
る。
ている情報は４値(２ビット)であるとする。また、説明
の便宜上、上記メモリセルCELLを構成するトランジスタ
の閾値電圧が高く、電流が流れない状態を情報「００」
とし、順次閾値電圧が低くなって流れる電流量が増える
に従って、情報「０１」,「１０」,「１１」とする。ま
た、選択されたメモリセルをCELL0とする。したがっ
て、ワード線ＷＬ0の電圧レベルは“Ｈ"であり、ワード
線ＷＬ1〜ＷＬn,ビット線切り離し信号CUT1およびディ
スチャージ信号DIS1の電圧レベルは“Ｌ"に保持され
る。
【００８９】以下、上記構成の半導体記憶装置における
読み出し動作について、図１０のタイミングチャートに
従って詳細に説明する。尚、図１１は、図１０に示す動
作時における各入力ノードの電圧を示す。ここで、上記
ビット線切り離し信号CUT0のレベルはＶccになってお
り、トランジスタ１６２,１６５,１６３,…はオンとな
って入力ノードＳＮ0,ＳＮ2はビット線ＢＬ0に接続され
ているものとする。また、既にプリチャージ信号PREの
レベルをＶccにして、第１センスアンプＳＡ1の入力ノ
ードＳＮ0,ＳＮ1、第２センスアンプＳＡ2の入力ノード
ＳＮ2,ＳＮ3、および、ビット線ＢＬ0への充電が開始さ
れているものとする。
読み出し動作について、図１０のタイミングチャートに
従って詳細に説明する。尚、図１１は、図１０に示す動
作時における各入力ノードの電圧を示す。ここで、上記
ビット線切り離し信号CUT0のレベルはＶccになってお
り、トランジスタ１６２,１６５,１６３,…はオンとな
って入力ノードＳＮ0,ＳＮ2はビット線ＢＬ0に接続され
ているものとする。また、既にプリチャージ信号PREの
レベルをＶccにして、第１センスアンプＳＡ1の入力ノ
ードＳＮ0,ＳＮ1、第２センスアンプＳＡ2の入力ノード
ＳＮ2,ＳＮ3、および、ビット線ＢＬ0への充電が開始さ
れているものとする。
【００９０】先ず、時点ｔ0で、上記プリチャージ信号P
REのレベルをＧＮＤに落として、入力ノードＳＮ0〜Ｓ
Ｎ3およびビット線ＢＬ0に対するプリチャージを終了す
る。次に、時点ｔ1で、上記ディスチャージ信号DIS0の
レベルをＶccにして、ビット線ＢＬ1をグランド電圧Ｖs
sに接続する。そうすると、メモリセルCELL0に保持され
ている情報が「００」の場合には、ビット線ＢＬ0およ
び入力ノードＳＮ0,ＳＮ2はディスチャージされず、図
１１(a)および図１１(b)に示すようにプリチャージ電圧
Ｖpreを保つ。これに対して、情報が「０１」,「１
０」,「１１」の場合には、ビット線ＢＬ0および入力ノ
ードＳＮ0,ＳＮ2は上記情報に応じてディスチャージさ
れて、図１１(c)〜図１１(h)に示すようにプリチャージ
電圧Ｖpreから降下し始める。
REのレベルをＧＮＤに落として、入力ノードＳＮ0〜Ｓ
Ｎ3およびビット線ＢＬ0に対するプリチャージを終了す
る。次に、時点ｔ1で、上記ディスチャージ信号DIS0の
レベルをＶccにして、ビット線ＢＬ1をグランド電圧Ｖs
sに接続する。そうすると、メモリセルCELL0に保持され
ている情報が「００」の場合には、ビット線ＢＬ0およ
び入力ノードＳＮ0,ＳＮ2はディスチャージされず、図
１１(a)および図１１(b)に示すようにプリチャージ電圧
Ｖpreを保つ。これに対して、情報が「０１」,「１
０」,「１１」の場合には、ビット線ＢＬ0および入力ノ
ードＳＮ0,ＳＮ2は上記情報に応じてディスチャージさ
れて、図１１(c)〜図１１(h)に示すようにプリチャージ
電圧Ｖpreから降下し始める。
【００９１】そして、上記ビット線ＢＬ0および入力ノ
ードＳＮ0,ＳＮ2の電圧が、メモリセルCELL0の保持情報
が「０１」の場合には２ΔＶだけ(図１１(c),(d)参
照)、「１０」の場合には４ΔＶだけ(図１１(e),(f)参
照)、「１１」の場合には６ΔＶだけ(図１１(g),(h)参
照)、プリチャージ電圧Ｖpreよりも低下した時点ｔ2
で、ビット線切り離し信号CUT0をＧＮＤにして入力ノー
ドＳＮ0,ＳＮ2をビット線ＢＬ0から切り離す。
ードＳＮ0,ＳＮ2の電圧が、メモリセルCELL0の保持情報
が「０１」の場合には２ΔＶだけ(図１１(c),(d)参
照)、「１０」の場合には４ΔＶだけ(図１１(e),(f)参
照)、「１１」の場合には６ΔＶだけ(図１１(g),(h)参
照)、プリチャージ電圧Ｖpreよりも低下した時点ｔ2
で、ビット線切り離し信号CUT0をＧＮＤにして入力ノー
ドＳＮ0,ＳＮ2をビット線ＢＬ0から切り離す。
【００９２】時点ｔ3で、上記昇圧信号BST0のレベルを
Ｖccにして昇圧回路Ｃ0および昇圧回路Ｃ1を動作させ
て、図１１(a)〜図１１(h)に示すように、入力ノードＳ
Ｎ0,ＳＮ2の電圧を３ΔＶ(最大ディスチャージ電圧６Δ
Ｖの１/２)だけ昇圧する。そうすると、上記情報が「０
０」,「０１」であってディスチャージ電圧が２ΔＶ以
下である場合には、入力ノードＳＮ0,ＳＮ2の電圧は、
リファレンス電圧としての入力ノードＳＮ1,ＳＮ3の電
圧(つまり、プリチャージ電圧Ｖpre)よりも高くなる。
これに対して、上記情報が「１０」,「１１」であって
ディスチャージ電圧が４ΔＶ以上である場合には、入力
ノードＳＮ0,ＳＮ2の電圧は、リファレンス電圧として
のプリチャージ電圧Ｖpreよりも低くなる。
Ｖccにして昇圧回路Ｃ0および昇圧回路Ｃ1を動作させ
て、図１１(a)〜図１１(h)に示すように、入力ノードＳ
Ｎ0,ＳＮ2の電圧を３ΔＶ(最大ディスチャージ電圧６Δ
Ｖの１/２)だけ昇圧する。そうすると、上記情報が「０
０」,「０１」であってディスチャージ電圧が２ΔＶ以
下である場合には、入力ノードＳＮ0,ＳＮ2の電圧は、
リファレンス電圧としての入力ノードＳＮ1,ＳＮ3の電
圧(つまり、プリチャージ電圧Ｖpre)よりも高くなる。
これに対して、上記情報が「１０」,「１１」であって
ディスチャージ電圧が４ΔＶ以上である場合には、入力
ノードＳＮ0,ＳＮ2の電圧は、リファレンス電圧として
のプリチャージ電圧Ｖpreよりも低くなる。
【００９３】次に、時点ｔ4でセンス信号SEP0のレベル
をＶccにした後、時点ｔ5でセンス信号SEN0のレベルを
ＧＮＤにして、第１センスアンプＳＡ1を駆動する。そ
うすると、図１１(a),図１１(c),図１１(e),図１１(g)
に示すように、入力ノードＳＮ0と入力ノードＳＮ1との
電位差が電圧Ｖccまで増幅される。但し、上記情報が
「００」,「０１」である場合には、 入力ノードＳＮ0の電圧 ＞ 入力ノードＳＮ1の電圧 であり、上記情報が「１０」,「１１」である場合には、 入力ノードＳＮ0の電圧 ＜ 入力ノードＳＮ1の電圧 である。尚、上記時点ｔ3〜ｔ5での動作は第１実施の形
態における図４の時点ｔ3〜ｔ5の動作と同じである。
をＶccにした後、時点ｔ5でセンス信号SEN0のレベルを
ＧＮＤにして、第１センスアンプＳＡ1を駆動する。そ
うすると、図１１(a),図１１(c),図１１(e),図１１(g)
に示すように、入力ノードＳＮ0と入力ノードＳＮ1との
電位差が電圧Ｖccまで増幅される。但し、上記情報が
「００」,「０１」である場合には、 入力ノードＳＮ0の電圧 ＞ 入力ノードＳＮ1の電圧 であり、上記情報が「１０」,「１１」である場合には、 入力ノードＳＮ0の電圧 ＜ 入力ノードＳＮ1の電圧 である。尚、上記時点ｔ3〜ｔ5での動作は第１実施の形
態における図４の時点ｔ3〜ｔ5の動作と同じである。
【００９４】上記第１センスアンプＳＡ1の動作が略終
了した時点ｔ6で、センス結果転送信号REFonのレベルを
Ｖccにして、入力ノードＳＮ0,ＳＮ1の電圧に応じて
（つまり第１センスアンプＳＡ1のセンス結果に応じ
て)、入力ノードＳＮ2,ＳＮ3のうちの何れの入力ノード
を昇圧するかを設定する。ここで、図１１(b)および図
１１(d)に示すように、上記情報が「００」,「０１」の
場合には、時点ｔ6においては入力ノードＳＮ2の方が入
力ノードＳＮ3よりも電圧が高い。したがって、入力ノ
ードＳＮ2を昇圧しても情報「００」と情報「０１」とを
識別できない。そこで、入力ノードＳＮ3の方(つまり、
リファレンス電圧の方)を昇圧する。これに対して、図
１１(f)および図１１(h)に示すように、上記情報が「１
０」,「１１」の場合には、時点ｔ6においては入力ノー
ドＳＮ3の方が入力ノードＳＮ2よりも電圧が高い。した
がって、入力ノードＳＮ3を昇圧しても情報「１０」と
情報「１１」とを識別できない。そこで、入力ノードＳ
Ｎ2の方を昇圧するのである。
了した時点ｔ6で、センス結果転送信号REFonのレベルを
Ｖccにして、入力ノードＳＮ0,ＳＮ1の電圧に応じて
（つまり第１センスアンプＳＡ1のセンス結果に応じ
て)、入力ノードＳＮ2,ＳＮ3のうちの何れの入力ノード
を昇圧するかを設定する。ここで、図１１(b)および図
１１(d)に示すように、上記情報が「００」,「０１」の
場合には、時点ｔ6においては入力ノードＳＮ2の方が入
力ノードＳＮ3よりも電圧が高い。したがって、入力ノ
ードＳＮ2を昇圧しても情報「００」と情報「０１」とを
識別できない。そこで、入力ノードＳＮ3の方(つまり、
リファレンス電圧の方)を昇圧する。これに対して、図
１１(f)および図１１(h)に示すように、上記情報が「１
０」,「１１」の場合には、時点ｔ6においては入力ノー
ドＳＮ3の方が入力ノードＳＮ2よりも電圧が高い。した
がって、入力ノードＳＮ3を昇圧しても情報「１０」と
情報「１１」とを識別できない。そこで、入力ノードＳ
Ｎ2の方を昇圧するのである。
【００９５】次に、時点ｔ7で、上記昇圧信号BST1のレ
ベルをＶccにして昇圧回路Ｃ2および昇圧回路Ｃ3を動作
させる。その場合、図１１(a)および図１１(c)に示すよ
うに、上記情報が「００」,「０１」の場合には、入力ノ
ードＳＮ0のレベルが“Ｈ"であり、入力ノードＳＮ1の
レベルが“Ｌ"であるので、トランジスタ１６９がオン
する一方、トランジスタ１６７がオフする。したがっ
て、昇圧回路Ｃ3によってトランジスタ１６９を介して
入力ノードＳＮ3が２ΔＶだけ昇圧される。そうする
と、図１１(b)に示すように、上記情報が「００」の場
合には、入力ノードＳＮ2の電圧は入力ノードＳＮ3(リ
ファレンス電圧)よりも高くなる。一方、図１１(d)に示
すように、上記情報が「０１」の場合には、入力ノード
ＳＮ2の電圧は入力ノードＳＮ3(リファレンス電圧)より
も低くなる。
ベルをＶccにして昇圧回路Ｃ2および昇圧回路Ｃ3を動作
させる。その場合、図１１(a)および図１１(c)に示すよ
うに、上記情報が「００」,「０１」の場合には、入力ノ
ードＳＮ0のレベルが“Ｈ"であり、入力ノードＳＮ1の
レベルが“Ｌ"であるので、トランジスタ１６９がオン
する一方、トランジスタ１６７がオフする。したがっ
て、昇圧回路Ｃ3によってトランジスタ１６９を介して
入力ノードＳＮ3が２ΔＶだけ昇圧される。そうする
と、図１１(b)に示すように、上記情報が「００」の場
合には、入力ノードＳＮ2の電圧は入力ノードＳＮ3(リ
ファレンス電圧)よりも高くなる。一方、図１１(d)に示
すように、上記情報が「０１」の場合には、入力ノード
ＳＮ2の電圧は入力ノードＳＮ3(リファレンス電圧)より
も低くなる。
【００９６】これに対して、上記情報が「１０」,「１
１」の場合には、入力ノードＳＮ0のレベルが“Ｌ"であ
り、入力ノードＳＮ1のレベルが“Ｈ"であるのでトラン
ジスタ１６７の方がオンする。したがって、昇圧回路Ｃ
2によってトランジスタ１６７を介して入力ノードＳＮ2
が２ΔＶだけ昇圧されることになる。そうすると、図１
１(f)に示すように、上記情報が「１０」の場合には、
入力ノードＳＮ2の電圧は入力ノードＳＮ3(リファレン
ス電圧)よりも高くなる。一方、図１１(h)に示すよう
に、上記情報が「１１」の場合には、入力ノードＳＮ2
の電圧は入力ノードＳＮ3(リファレンス電圧)よりも低
くなる。
１」の場合には、入力ノードＳＮ0のレベルが“Ｌ"であ
り、入力ノードＳＮ1のレベルが“Ｈ"であるのでトラン
ジスタ１６７の方がオンする。したがって、昇圧回路Ｃ
2によってトランジスタ１６７を介して入力ノードＳＮ2
が２ΔＶだけ昇圧されることになる。そうすると、図１
１(f)に示すように、上記情報が「１０」の場合には、
入力ノードＳＮ2の電圧は入力ノードＳＮ3(リファレン
ス電圧)よりも高くなる。一方、図１１(h)に示すよう
に、上記情報が「１１」の場合には、入力ノードＳＮ2
の電圧は入力ノードＳＮ3(リファレンス電圧)よりも低
くなる。
【００９７】次に、時点ｔ8でセンス信号SEP1のレベル
をＶccにした後、時点ｔ9でセンス信号SEN1のレベルを
ＧＮＤにして、第２センスアンプＳＡ2を駆動する。そ
うすると、図１１(b),図１１(d),図１１(f),図１１(h)
に示すように、入力ノードＳＮ2と入力ノードＳＮ3との
電位差が電圧Ｖccまで増幅される。但し、上記情報が
「００」,「１０」である場合には、 入力ノードＳＮ2の電圧 ＞ 入力ノードＳＮ3の電圧 であり、上記情報が「０１」,「１１」である場合には、 入力ノードＳＮ2の電圧 ＜ 入力ノードＳＮ3の電圧 である。
をＶccにした後、時点ｔ9でセンス信号SEN1のレベルを
ＧＮＤにして、第２センスアンプＳＡ2を駆動する。そ
うすると、図１１(b),図１１(d),図１１(f),図１１(h)
に示すように、入力ノードＳＮ2と入力ノードＳＮ3との
電位差が電圧Ｖccまで増幅される。但し、上記情報が
「００」,「１０」である場合には、 入力ノードＳＮ2の電圧 ＞ 入力ノードＳＮ3の電圧 であり、上記情報が「０１」,「１１」である場合には、 入力ノードＳＮ2の電圧 ＜ 入力ノードＳＮ3の電圧 である。
【００９８】上記第２センスアンプＳＡ2の動作がほぼ
終了した時点ｔ10で列選択信号CSELのレベルをＶccにし
て、入力ノードＳＮ0,ＳＮ1,ＳＮ2,ＳＮ3をデータ線１
７５に接続する。そして、入力ノードＳＮ0,ＳＮ1,ＳＮ
2,ＳＮ3の電圧を読み出すことによって、メモリセルCEL
L0に保持された情報の読み出し動作を終了する。
終了した時点ｔ10で列選択信号CSELのレベルをＶccにし
て、入力ノードＳＮ0,ＳＮ1,ＳＮ2,ＳＮ3をデータ線１
７５に接続する。そして、入力ノードＳＮ0,ＳＮ1,ＳＮ
2,ＳＮ3の電圧を読み出すことによって、メモリセルCEL
L0に保持された情報の読み出し動作を終了する。
【００９９】尚、上記データ線１７５を介して読み出さ
れた入力ノードＳＮ0,ＳＮ1,ＳＮ2,ＳＮ3の電圧に基づ
くメモリセルCELL0に保持された情報の判定は、次のよ
うに行われる。 第１センスアンプＳＡ1 第２センスアンプＳＡ2 情報 ＳＮ0：Ｈ，ＳＮ1：Ｌ ＳＮ2：Ｈ，ＳＮ3：Ｌ → 「００」 ＳＮ0：Ｈ，ＳＮ1：Ｌ ＳＮ2：Ｌ，ＳＮ3：Ｈ → 「０１」 ＳＮ0：Ｌ，ＳＮ1：Ｈ ＳＮ2：Ｈ，ＳＮ3：Ｌ → 「１０」 ＳＮ0：Ｌ，ＳＮ1：Ｈ ＳＮ2：Ｌ，ＳＮ3：Ｈ → 「１１」 図１２は、上記第２センスアンプＳＡ2の入力ノードＳ
Ｎ2の電圧の入力ノードＳＮ3の電圧(リファレンス電圧)
に対する相対値を示す。ここで、昇圧回路Ｃ0による入
力ノードＳＮ0の昇圧動作は昇圧回路Ｃ1による入力ノー
ドＳＮ2の昇圧動作と同じである。この図より、昇圧回
路Ｃ0,Ｃ1による昇圧動作によって情報「００」,「０１」
と情報「１０」,「１１」とを(つまり、連続する２ビット
のうちの上位ビットの「０」,「１」を)識別可能になり、
昇圧回路Ｃ2,Ｃ3による昇圧動作によって情報「００」,
「１０」と情報「０１」,「１１」とを(つまり、上記上位
ビットの次のビットの「０」,「１」)を識別可能になる様
子がよく分かる。
れた入力ノードＳＮ0,ＳＮ1,ＳＮ2,ＳＮ3の電圧に基づ
くメモリセルCELL0に保持された情報の判定は、次のよ
うに行われる。 第１センスアンプＳＡ1 第２センスアンプＳＡ2 情報 ＳＮ0：Ｈ，ＳＮ1：Ｌ ＳＮ2：Ｈ，ＳＮ3：Ｌ → 「００」 ＳＮ0：Ｈ，ＳＮ1：Ｌ ＳＮ2：Ｌ，ＳＮ3：Ｈ → 「０１」 ＳＮ0：Ｌ，ＳＮ1：Ｈ ＳＮ2：Ｈ，ＳＮ3：Ｌ → 「１０」 ＳＮ0：Ｌ，ＳＮ1：Ｈ ＳＮ2：Ｌ，ＳＮ3：Ｈ → 「１１」 図１２は、上記第２センスアンプＳＡ2の入力ノードＳ
Ｎ2の電圧の入力ノードＳＮ3の電圧(リファレンス電圧)
に対する相対値を示す。ここで、昇圧回路Ｃ0による入
力ノードＳＮ0の昇圧動作は昇圧回路Ｃ1による入力ノー
ドＳＮ2の昇圧動作と同じである。この図より、昇圧回
路Ｃ0,Ｃ1による昇圧動作によって情報「００」,「０１」
と情報「１０」,「１１」とを(つまり、連続する２ビット
のうちの上位ビットの「０」,「１」を)識別可能になり、
昇圧回路Ｃ2,Ｃ3による昇圧動作によって情報「００」,
「１０」と情報「０１」,「１１」とを(つまり、上記上位
ビットの次のビットの「０」,「１」)を識別可能になる様
子がよく分かる。
【０１００】このように、本実施の形態においては、上
記メモリセルCELL0が選択されて、第１,第２センスアン
プＳＡ1,ＳＡ2の入力ノードＳＮ0,ＳＮ2の電圧が選択メ
モリセルCELL0の保持情報に応じた電圧だけプリチャー
ジ電圧Ｖpreよりも低下した後、昇圧回路Ｃ0,Ｃ1の動作
によって入力ノードＳＮ0,ＳＮ2の電圧を最大ディスチ
ャージ電圧の１/２(３ΔＶ)だけ昇圧する。こうして、
上記保持情報が「００」,「０１」である場合の入力ノー
ドＳＮ0の電圧をプリチャージ電圧Ｖpreよりも高くし
て、第１センスアンプＳＡ1によって、保持情報の上位
ビットの「０」と「１」とを識別する。次に、上記保持情報
の上位ビットが「０」の場合(つまり、入力ノードＳＮ0の
電圧＞入力ノードＳＮ1の電圧の場合)には、昇圧回路Ｃ
3の動作によって、第２センスアンプＳＡ2のリファレン
ス側の入力ノードＳＮ3の電圧を２ΔＶだけ昇圧する。
一方、上記保持情報の上位ビットが「１」の場合(つま
り、入力ノードＳＮ0の電圧＜入力ノードＳＮ1の電圧の
場合)には、昇圧回路Ｃ2の動作によって、第２センスア
ンプＳＡ2の電圧センス側の入力ノードＳＮ2の電圧を２
ΔＶだけ昇圧する。こうして、上記保持情報が「００」,
「１０」である場合の入力ノードＳＮ2の電圧をリファレ
ンス電圧よりも高くして、第２センスアンプＳＡ2によ
って、保持情報の上記上位ビットの次ビットの「０」と
「１」とを識別する。
記メモリセルCELL0が選択されて、第１,第２センスアン
プＳＡ1,ＳＡ2の入力ノードＳＮ0,ＳＮ2の電圧が選択メ
モリセルCELL0の保持情報に応じた電圧だけプリチャー
ジ電圧Ｖpreよりも低下した後、昇圧回路Ｃ0,Ｃ1の動作
によって入力ノードＳＮ0,ＳＮ2の電圧を最大ディスチ
ャージ電圧の１/２(３ΔＶ)だけ昇圧する。こうして、
上記保持情報が「００」,「０１」である場合の入力ノー
ドＳＮ0の電圧をプリチャージ電圧Ｖpreよりも高くし
て、第１センスアンプＳＡ1によって、保持情報の上位
ビットの「０」と「１」とを識別する。次に、上記保持情報
の上位ビットが「０」の場合(つまり、入力ノードＳＮ0の
電圧＞入力ノードＳＮ1の電圧の場合)には、昇圧回路Ｃ
3の動作によって、第２センスアンプＳＡ2のリファレン
ス側の入力ノードＳＮ3の電圧を２ΔＶだけ昇圧する。
一方、上記保持情報の上位ビットが「１」の場合(つま
り、入力ノードＳＮ0の電圧＜入力ノードＳＮ1の電圧の
場合)には、昇圧回路Ｃ2の動作によって、第２センスア
ンプＳＡ2の電圧センス側の入力ノードＳＮ2の電圧を２
ΔＶだけ昇圧する。こうして、上記保持情報が「００」,
「１０」である場合の入力ノードＳＮ2の電圧をリファレ
ンス電圧よりも高くして、第２センスアンプＳＡ2によ
って、保持情報の上記上位ビットの次ビットの「０」と
「１」とを識別する。
【０１０１】すなわち、本実施の形態においては、上記
第１センスアンプＳＡ1では入力ノードＳＮ1のプリチャ
ージ電圧Ｖpreをそのままリファレンス電圧として用
い、第２センスアンプＳＡ2では、入力ノードＳＮ3のプ
リチャージ電圧Ｖpreをそのままあるいは２ΔＶだけ昇
圧した電圧をリファレンス電圧として用いるることがで
きる。したがって、従来の不揮発性半導体記憶装置のよ
うに、３つのリファレンス電圧発生回路で発生された３
種類のリファレンス電圧を用いる事なく４値の保持情報
を読み出すことができる。したがって、本実施の形態に
よれば、多値化による回路の増加を押さえた半導体記憶
装置を提供できるのである。
第１センスアンプＳＡ1では入力ノードＳＮ1のプリチャ
ージ電圧Ｖpreをそのままリファレンス電圧として用
い、第２センスアンプＳＡ2では、入力ノードＳＮ3のプ
リチャージ電圧Ｖpreをそのままあるいは２ΔＶだけ昇
圧した電圧をリファレンス電圧として用いるることがで
きる。したがって、従来の不揮発性半導体記憶装置のよ
うに、３つのリファレンス電圧発生回路で発生された３
種類のリファレンス電圧を用いる事なく４値の保持情報
を読み出すことができる。したがって、本実施の形態に
よれば、多値化による回路の増加を押さえた半導体記憶
装置を提供できるのである。
【０１０２】＜第４実施の形態＞本実施の形態は、多値
化によるアクセス時間の増加を押さえた半導体記憶装置
に関する。図１３は、本実施の形態における半導体記憶
装置のメモリセルアレイとセンスアンプを中心とした回
路図である。メモリセルアレイ１８０,第１センスアン
プＳＡ1,第２センスアンプＳＡ2,トランジスタ１８１〜
１８５,トランジスタ１８６〜１８９,行デコーダＲＤ,
列デコーダＣＤは、図９に示す第３実施の形態の半導体
記憶装置におけるメモリセルアレイ１６１,第１センス
アンプＳＡ1,第２センスアンプＳＡ2,トランジスタ１６
２〜１６６,トランジスタ１７１〜１７４,行デコーダＲ
Ｄ,列デコーダＣＤと同じ構成を成しており、同様に動
作する。
化によるアクセス時間の増加を押さえた半導体記憶装置
に関する。図１３は、本実施の形態における半導体記憶
装置のメモリセルアレイとセンスアンプを中心とした回
路図である。メモリセルアレイ１８０,第１センスアン
プＳＡ1,第２センスアンプＳＡ2,トランジスタ１８１〜
１８５,トランジスタ１８６〜１８９,行デコーダＲＤ,
列デコーダＣＤは、図９に示す第３実施の形態の半導体
記憶装置におけるメモリセルアレイ１６１,第１センス
アンプＳＡ1,第２センスアンプＳＡ2,トランジスタ１６
２〜１６６,トランジスタ１７１〜１７４,行デコーダＲ
Ｄ,列デコーダＣＤと同じ構成を成しており、同様に動
作する。
【０１０３】上記第１センスアンプＳＡ1の入力ノード
ＳＮ0には、容量素子でなる昇圧回路Ｃ0を介して昇圧信
号BST0の入力ラインが接続されている。同様に、入力ノ
ードＳＮ2には、容量素子でなる昇圧回路Ｃ1を介して昇
圧信号BST0の入力ラインが接続されている。また、入力
ノードＳＮ1は、容量素子でなる昇圧回路Ｃ2を介して入
力ノードＳＮ2に接続されている。同様に、入力ノード
ＳＮ0は、容量素子でなる昇圧回路Ｃ3を介して入力ノー
ドＳＮ3に接続されている。
ＳＮ0には、容量素子でなる昇圧回路Ｃ0を介して昇圧信
号BST0の入力ラインが接続されている。同様に、入力ノ
ードＳＮ2には、容量素子でなる昇圧回路Ｃ1を介して昇
圧信号BST0の入力ラインが接続されている。また、入力
ノードＳＮ1は、容量素子でなる昇圧回路Ｃ2を介して入
力ノードＳＮ2に接続されている。同様に、入力ノード
ＳＮ0は、容量素子でなる昇圧回路Ｃ3を介して入力ノー
ドＳＮ3に接続されている。
【０１０４】ここで、上記センスアンプＳＡ1,ＳＡ2の
感度をΔＶとした場合に、昇圧回路Ｃ0,Ｃ1は、第１,第
２センスアンプＳＡ1,ＳＡ2の電圧センス側の入力ノー
ドである入力ノードＳＮ0,ＳＮ2の電圧を３ΔＶだけ昇
圧する。これに対して、昇圧回路Ｃ3は、入力ノードＳ
Ｎ0の電圧が増大すると第２センスアンプＳＡ2のリファ
レンス側の入力ノードＳＮ3の電圧を２ΔＶだけ昇圧す
る。同様に、昇圧回路Ｃ2は、入力ノードＳＮ1の電圧が
増大すると第２センスアンプＳＡ2の電圧センス側の入
力ノードＳＮ2の電圧を２ΔＶだけ昇圧する。すなわ
ち、上記昇圧回路Ｃ0,Ｃ1で、請求項８における電圧設
定回路を構成するのである。
感度をΔＶとした場合に、昇圧回路Ｃ0,Ｃ1は、第１,第
２センスアンプＳＡ1,ＳＡ2の電圧センス側の入力ノー
ドである入力ノードＳＮ0,ＳＮ2の電圧を３ΔＶだけ昇
圧する。これに対して、昇圧回路Ｃ3は、入力ノードＳ
Ｎ0の電圧が増大すると第２センスアンプＳＡ2のリファ
レンス側の入力ノードＳＮ3の電圧を２ΔＶだけ昇圧す
る。同様に、昇圧回路Ｃ2は、入力ノードＳＮ1の電圧が
増大すると第２センスアンプＳＡ2の電圧センス側の入
力ノードＳＮ2の電圧を２ΔＶだけ昇圧する。すなわ
ち、上記昇圧回路Ｃ0,Ｃ1で、請求項８における電圧設
定回路を構成するのである。
【０１０５】ここで、第３実施の形態の場合と同様に、
選択メモリセルをCELL0とし、ワード線ＷＬ0の電圧レベ
ルは“Ｈ"であり、ワード線ＷＬ1〜ＷＬn,ビット線切り
離し信号CUT1およびディスチャージ信号DIS1の電圧レベ
ルは“Ｌ"に保持されているとする。
選択メモリセルをCELL0とし、ワード線ＷＬ0の電圧レベ
ルは“Ｈ"であり、ワード線ＷＬ1〜ＷＬn,ビット線切り
離し信号CUT1およびディスチャージ信号DIS1の電圧レベ
ルは“Ｌ"に保持されているとする。
【０１０６】以下、上記構成の半導体記憶装置における
読み出し動作について、図１４のタイミングチャートに
従って詳細に説明する。尚、図１５は、図１４に示す動
作時における各入力ノードの電圧を示す。ここで、上記
ビット線切り離し信号CUT0のレベルはＶccになってお
り、トランジスタ１８１,１８４,１８２,…はオンとな
って入力ノードＳＮ0,ＳＮ2はビット線ＢＬ0に接続され
ているものとする。また、既にプリチャージ信号PREの
レベルをＶccにして、第１センスアンプＳＡ1の入力ノ
ードＳＮ0,ＳＮ1、第２センスアンプＳＡ2の入力ノード
ＳＡ2,ＳＡ3、および、ビット線ＢＬ0への充電が開始さ
れているものとする。
読み出し動作について、図１４のタイミングチャートに
従って詳細に説明する。尚、図１５は、図１４に示す動
作時における各入力ノードの電圧を示す。ここで、上記
ビット線切り離し信号CUT0のレベルはＶccになってお
り、トランジスタ１８１,１８４,１８２,…はオンとな
って入力ノードＳＮ0,ＳＮ2はビット線ＢＬ0に接続され
ているものとする。また、既にプリチャージ信号PREの
レベルをＶccにして、第１センスアンプＳＡ1の入力ノ
ードＳＮ0,ＳＮ1、第２センスアンプＳＡ2の入力ノード
ＳＡ2,ＳＡ3、および、ビット線ＢＬ0への充電が開始さ
れているものとする。
【０１０７】第３実施の形態の場合と同様に、時点ｔ0
で入力ノードＳＮ0〜ＳＮ3およびビット線ＢＬ0に対す
るプリチャージを終了し、時点ｔ1でビット線ＢＬ1をグ
ランド電圧Ｖssに接続する。そして、上記ビット線ＢＬ
0および入力ノードＳＮ0,ＳＮ2の電圧が、メモリセルCE
LL0の保持情報が「０１」の場合には２ΔＶ、「１０」の
場合には４ΔＶ、「１１」の場合には６ΔＶだけ、プリ
チャージ電圧Ｖpreよりも低下した時点ｔ2で、入力ノー
ドＳＮ0,ＳＮ2をビット線ＢＬ0から切り離す。
で入力ノードＳＮ0〜ＳＮ3およびビット線ＢＬ0に対す
るプリチャージを終了し、時点ｔ1でビット線ＢＬ1をグ
ランド電圧Ｖssに接続する。そして、上記ビット線ＢＬ
0および入力ノードＳＮ0,ＳＮ2の電圧が、メモリセルCE
LL0の保持情報が「０１」の場合には２ΔＶ、「１０」の
場合には４ΔＶ、「１１」の場合には６ΔＶだけ、プリ
チャージ電圧Ｖpreよりも低下した時点ｔ2で、入力ノー
ドＳＮ0,ＳＮ2をビット線ＢＬ0から切り離す。
【０１０８】さらに、時点ｔ3で昇圧回路Ｃ0および昇圧
回路Ｃ1を動作させて、図１５(a)〜図１５(h)に示すよ
うに、入力ノードＳＮ0,ＳＮ2の電圧を３ΔＶ(最大ディ
スチャージ電圧６ΔＶの１/２)だけ昇圧する。その結
果、上記情報が「００」,「０１」の場合には、入力ノード
ＳＮ0,ＳＮ2の電圧は、リファレンス電圧としての入力
ノードＳＮ1,ＳＮ3の電圧（つまり、プリチャージ電圧
Ｖpre)よりも高くなる。これに対して、上記情報が「１
０」,「１１」の場合には、入力ノードＳＮ0,ＳＮ2の電圧
は、リファレンス電圧としてのプリチャージ電圧Ｖpre
よりも低くなる。
回路Ｃ1を動作させて、図１５(a)〜図１５(h)に示すよ
うに、入力ノードＳＮ0,ＳＮ2の電圧を３ΔＶ(最大ディ
スチャージ電圧６ΔＶの１/２)だけ昇圧する。その結
果、上記情報が「００」,「０１」の場合には、入力ノード
ＳＮ0,ＳＮ2の電圧は、リファレンス電圧としての入力
ノードＳＮ1,ＳＮ3の電圧（つまり、プリチャージ電圧
Ｖpre)よりも高くなる。これに対して、上記情報が「１
０」,「１１」の場合には、入力ノードＳＮ0,ＳＮ2の電圧
は、リファレンス電圧としてのプリチャージ電圧Ｖpre
よりも低くなる。
【０１０９】次に、時点ｔ4で、センス信号SEP0のレベ
ルをＶccにして、第１センスアンプＳＡ1のｐチャネル
トランジタＰ0,Ｐ1側だけを動作させる。そうすると、
図１５(a),図１５(c)に示すように、上記情報が「００」,
「０１」の場合には、入力ノードＳＮ0の電圧がリファレ
ンス電圧としてのプリチャージ電圧Ｖpreよりも高いた
めに、入力ノードＳＮ0側の電圧の方が急激に増大す
る。これに対して、図１５(e),図１５(g)に示すよう
に、上記情報が「１０」,「１１」の場合には、入力ノー
ドＳＮ0の電圧がリファレンス電圧としてのプリチャー
ジ電圧Ｖpreよりも低いために、入力ノードＳＮ1側の電
圧の方が急激に増大する。
ルをＶccにして、第１センスアンプＳＡ1のｐチャネル
トランジタＰ0,Ｐ1側だけを動作させる。そうすると、
図１５(a),図１５(c)に示すように、上記情報が「００」,
「０１」の場合には、入力ノードＳＮ0の電圧がリファレ
ンス電圧としてのプリチャージ電圧Ｖpreよりも高いた
めに、入力ノードＳＮ0側の電圧の方が急激に増大す
る。これに対して、図１５(e),図１５(g)に示すよう
に、上記情報が「１０」,「１１」の場合には、入力ノー
ドＳＮ0の電圧がリファレンス電圧としてのプリチャー
ジ電圧Ｖpreよりも低いために、入力ノードＳＮ1側の電
圧の方が急激に増大する。
【０１１０】こうして、上記第１センスアンプＳＡ1の
ｐチャネルトランジタＰ0,Ｐ1によるセンス動作が開始
すると、入力ノードＳＮ0,ＳＮ1の電圧変化が第２セン
スアンプＳＡ2の入力ノードＳＮ2,ＳＮ3に伝えられる。
例えば、上記情報が「００」,「０１」であって入力ノー
ドＳＮ0の電圧が増大した場合には、昇圧回路Ｃ3によっ
て入力ノードＳＮ3の電圧が２ΔＶだけ昇圧される。ま
た、上記情報が「１０」,「１１」であって入力ノードＳ
Ｎ1の電圧が増大した場合には、昇圧回路Ｃ2によって入
力ノードＳＮ2の電圧が２ΔＶだけ昇圧される。尚、上
記第１センスアンプＳＡ1のｐチャネルトランジタＰ0,
Ｐ1によるセンス結果の入力ノードＳＮ2,ＳＮ3への伝達
は非常に短時間(例えば、５ｎsec)に行われる。
ｐチャネルトランジタＰ0,Ｐ1によるセンス動作が開始
すると、入力ノードＳＮ0,ＳＮ1の電圧変化が第２セン
スアンプＳＡ2の入力ノードＳＮ2,ＳＮ3に伝えられる。
例えば、上記情報が「００」,「０１」であって入力ノー
ドＳＮ0の電圧が増大した場合には、昇圧回路Ｃ3によっ
て入力ノードＳＮ3の電圧が２ΔＶだけ昇圧される。ま
た、上記情報が「１０」,「１１」であって入力ノードＳ
Ｎ1の電圧が増大した場合には、昇圧回路Ｃ2によって入
力ノードＳＮ2の電圧が２ΔＶだけ昇圧される。尚、上
記第１センスアンプＳＡ1のｐチャネルトランジタＰ0,
Ｐ1によるセンス結果の入力ノードＳＮ2,ＳＮ3への伝達
は非常に短時間(例えば、５ｎsec)に行われる。
【０１１１】ここで、上記情報が「００」の場合には入
力ノードＳＮ3の電圧が２ΔＶだけ昇圧されるが、昇圧
回路Ｃ1による昇圧によって既に入力ノードＳＮ2の電圧
の方が入力ノードＳＮ3の電圧よりも３ΔＶだけ高くな
っているために、結果的に入力ノードＳＮ2の方が入力
ノードＳＮ3よりも電圧が高い。また、上記情報が「０
１」の場合には、昇圧回路Ｃ1による昇圧によって入力
ノードＳＮ2の電圧の方が入力ノードＳＮ3の電圧よりも
僅かにΔＶだけ高くなっている。したがって、入力ノー
ドＳＮ3の電圧が２ΔＶだけ昇圧されることによって、
結果的に入力ノードＳＮ3の方が入力ノードＳＮ2よりも
電圧が高くなる。また、上記情報が「１０」の場合に
は、昇圧回路Ｃ1による昇圧によって入力ノードＳＮ3の
電圧の方が入力ノードＳＮ2の電圧よりも僅かにΔＶだ
け高くなっている。したがって、入力ノードＳＮ2の電
圧が２ΔＶだけ昇圧されることによって、結果的に入力
ノードＳＮ2の方が入力ノードＳＮ3よりも電圧が高くな
る。また、上記情報が「１１」の場合には、既に入力ノ
ードＳＮ3の電圧の方が入力ノードＳＮ2の電圧よりも３
ΔＶだけ高い。したがって、入力ノードＳＮ2の電圧が
２ΔＶだけ昇圧されても入力ノードＳＮ3の方が入力ノ
ードＳＮ2よりも電圧が高い。
力ノードＳＮ3の電圧が２ΔＶだけ昇圧されるが、昇圧
回路Ｃ1による昇圧によって既に入力ノードＳＮ2の電圧
の方が入力ノードＳＮ3の電圧よりも３ΔＶだけ高くな
っているために、結果的に入力ノードＳＮ2の方が入力
ノードＳＮ3よりも電圧が高い。また、上記情報が「０
１」の場合には、昇圧回路Ｃ1による昇圧によって入力
ノードＳＮ2の電圧の方が入力ノードＳＮ3の電圧よりも
僅かにΔＶだけ高くなっている。したがって、入力ノー
ドＳＮ3の電圧が２ΔＶだけ昇圧されることによって、
結果的に入力ノードＳＮ3の方が入力ノードＳＮ2よりも
電圧が高くなる。また、上記情報が「１０」の場合に
は、昇圧回路Ｃ1による昇圧によって入力ノードＳＮ3の
電圧の方が入力ノードＳＮ2の電圧よりも僅かにΔＶだ
け高くなっている。したがって、入力ノードＳＮ2の電
圧が２ΔＶだけ昇圧されることによって、結果的に入力
ノードＳＮ2の方が入力ノードＳＮ3よりも電圧が高くな
る。また、上記情報が「１１」の場合には、既に入力ノ
ードＳＮ3の電圧の方が入力ノードＳＮ2の電圧よりも３
ΔＶだけ高い。したがって、入力ノードＳＮ2の電圧が
２ΔＶだけ昇圧されても入力ノードＳＮ3の方が入力ノ
ードＳＮ2よりも電圧が高い。
【０１１２】こうして、上記入力ノードＳＮ2,ＳＮ3間
に確実に電圧差が生じた時点ｔ5で、センス信号SEP1の
レベルをＶccにして、第２センスアンプＳＡ2のｐチャ
ネルトランジタＰ2,Ｐ3を動作させる。次に、時点ｔ6で
センス信号SEN0のレベルをＧＮＤにして、第１,２セン
スアンプＳＡ1,ＳＡ2のｎチャネルトランジタＮ0〜Ｎ3
を動作させる。そうすると、図１５(b),図１５(d),図１
５(f),図１５(h)に示すように、入力ノードＳＮ0,ＳＮ1
の電位差および入力ノードＳＮ2,ＳＮ3の電位差が電圧
Ｖccまで増幅される。但し、上記情報が「００」,「１
０」である場合には、 入力ノードＳＮ2の電圧 ＞ 入力ノードＳＮ3の電圧 であり、上記情報が「０１」,「１１」である場合には、 入力ノードＳＮ2の電圧 ＜ 入力ノードＳＮ3の電圧 である。
に確実に電圧差が生じた時点ｔ5で、センス信号SEP1の
レベルをＶccにして、第２センスアンプＳＡ2のｐチャ
ネルトランジタＰ2,Ｐ3を動作させる。次に、時点ｔ6で
センス信号SEN0のレベルをＧＮＤにして、第１,２セン
スアンプＳＡ1,ＳＡ2のｎチャネルトランジタＮ0〜Ｎ3
を動作させる。そうすると、図１５(b),図１５(d),図１
５(f),図１５(h)に示すように、入力ノードＳＮ0,ＳＮ1
の電位差および入力ノードＳＮ2,ＳＮ3の電位差が電圧
Ｖccまで増幅される。但し、上記情報が「００」,「１
０」である場合には、 入力ノードＳＮ2の電圧 ＞ 入力ノードＳＮ3の電圧 であり、上記情報が「０１」,「１１」である場合には、 入力ノードＳＮ2の電圧 ＜ 入力ノードＳＮ3の電圧 である。
【０１１３】上記第２センスアンプＳＡ2の動作がほぼ
終了した時点ｔ7で、列選択信号CSELのレベルをＶccに
して入力ノードＳＮ0,ＳＮ1,ＳＮ2,ＳＮ3をデータ線１
９０に接続する。そして、入力ノードＳＮ0,ＳＮ1,ＳＮ
2,ＳＮ3の電圧を読み出すことによって、メモリセルCEL
L0に保持された情報の読み出し動作を終了する。
終了した時点ｔ7で、列選択信号CSELのレベルをＶccに
して入力ノードＳＮ0,ＳＮ1,ＳＮ2,ＳＮ3をデータ線１
９０に接続する。そして、入力ノードＳＮ0,ＳＮ1,ＳＮ
2,ＳＮ3の電圧を読み出すことによって、メモリセルCEL
L0に保持された情報の読み出し動作を終了する。
【０１１４】このように、本実施の形態においては、上
記メモリセルCELL0が選択されて、第１,第２センスアン
プＳＡ1,ＳＡ2の入力ノードＳＮ0,ＳＮ2の電圧が選択メ
モリセルCELL0の保持情報に応じた電圧だけプリチャー
ジ電圧Ｖpreよりも低下した後、昇圧回路Ｃ0,Ｃ1の動作
によって入力ノードＳＮ0,ＳＮ2の電圧を最大ディスチ
ャージ電圧の１/２(３ΔＶ)だけ昇圧する。そして、第
１センスアンプＳＡ1のｐチャネルトランジタＰ0,Ｐ1の
みを動作させる。そうすると、入力ノードＳＮ０の電圧
＞入力ノードＳＮ１の電圧の場合には、昇圧回路Ｃ3の
動作によって、第２センスアンプＳＡ2のリファレンス
側の入力ノードＳＮ3の電圧が２ΔＶだけ昇圧される。
一方、入力ノードＳＮ0の電圧＜入力ノードＳＮ1の電圧
の場合には、上記昇圧回路Ｃ2の動作によって、第２セ
ンスアンプＳＡ2の電圧センス側の入力ノードＳＮ2の電
圧が２ΔＶだけ昇圧される。そうした後に、第２センス
アンプＳＡ2のｐチャネルトランジタＰ2,Ｐ3および第
１,２センスアンプＳＡ1,ＳＡ2のｎチャネルトランジタ
Ｎ0〜Ｎ3を動作させて、上記保持情報の「００」,「０
１」,「１０」,「１１」を識別するようにしている。
記メモリセルCELL0が選択されて、第１,第２センスアン
プＳＡ1,ＳＡ2の入力ノードＳＮ0,ＳＮ2の電圧が選択メ
モリセルCELL0の保持情報に応じた電圧だけプリチャー
ジ電圧Ｖpreよりも低下した後、昇圧回路Ｃ0,Ｃ1の動作
によって入力ノードＳＮ0,ＳＮ2の電圧を最大ディスチ
ャージ電圧の１/２(３ΔＶ)だけ昇圧する。そして、第
１センスアンプＳＡ1のｐチャネルトランジタＰ0,Ｐ1の
みを動作させる。そうすると、入力ノードＳＮ０の電圧
＞入力ノードＳＮ１の電圧の場合には、昇圧回路Ｃ3の
動作によって、第２センスアンプＳＡ2のリファレンス
側の入力ノードＳＮ3の電圧が２ΔＶだけ昇圧される。
一方、入力ノードＳＮ0の電圧＜入力ノードＳＮ1の電圧
の場合には、上記昇圧回路Ｃ2の動作によって、第２セ
ンスアンプＳＡ2の電圧センス側の入力ノードＳＮ2の電
圧が２ΔＶだけ昇圧される。そうした後に、第２センス
アンプＳＡ2のｐチャネルトランジタＰ2,Ｐ3および第
１,２センスアンプＳＡ1,ＳＡ2のｎチャネルトランジタ
Ｎ0〜Ｎ3を動作させて、上記保持情報の「００」,「０
１」,「１０」,「１１」を識別するようにしている。
【０１１５】したがって、本実施の形態においては、夫
々のセンスアンプＳＡを構成するトランジタの動作開始
に時間差を持たせて動作させてはいるが、実質的なセン
ス動作は１回でよい。すなわち、本実施の形態によれ
ば、図１４に示すように、入力ノードＳＮ0,ＳＮ2をビ
ット線ＢＬ0から切り離してから第２センスアンプＳＡ2
によるセンス動作が終了するまでの時間ｔ2〜ｔ6を２５
ｎsecにして、第１センスアンプＳＡ1と第２センスアン
プＳＡ2とでセンス動作を２回実施する従来の不揮発性
半導体記憶装置での５５ｎsec(図２２参照)や、第３実
際の形態での４５ｎsec(図１０参照)を大幅に短縮でき
る。このように、本実施の形態によれば、多値化による
アクセス時間の増加を押さえた半導体記憶装置を提供で
きるのである。
々のセンスアンプＳＡを構成するトランジタの動作開始
に時間差を持たせて動作させてはいるが、実質的なセン
ス動作は１回でよい。すなわち、本実施の形態によれ
ば、図１４に示すように、入力ノードＳＮ0,ＳＮ2をビ
ット線ＢＬ0から切り離してから第２センスアンプＳＡ2
によるセンス動作が終了するまでの時間ｔ2〜ｔ6を２５
ｎsecにして、第１センスアンプＳＡ1と第２センスアン
プＳＡ2とでセンス動作を２回実施する従来の不揮発性
半導体記憶装置での５５ｎsec(図２２参照)や、第３実
際の形態での４５ｎsec(図１０参照)を大幅に短縮でき
る。このように、本実施の形態によれば、多値化による
アクセス時間の増加を押さえた半導体記憶装置を提供で
きるのである。
【０１１６】＜第５実施の形態＞図１６は、図９に示す
半導体記憶装置を８値(３ビット)化に変更した半導体記
憶装置のメモリセルアレイとセンスアンプを中心とした
回路図である。本実施の形態においては、偶数ビット線
ＢＬ0と奇数ビット線ＢＬ1を、ビット線切り離し信号CU
T0でオンオフするトランジスタ１９１を介して接続して
いる。同様に、ビット線切り離し信号CUT1でオンオフす
るトランジスタ１９２を介して接続している。そして、
奇数ビット線ＢＬ1は第３センスアンプＳＡ3の入力ノー
ドＳＮ4に接続している。
半導体記憶装置を８値(３ビット)化に変更した半導体記
憶装置のメモリセルアレイとセンスアンプを中心とした
回路図である。本実施の形態においては、偶数ビット線
ＢＬ0と奇数ビット線ＢＬ1を、ビット線切り離し信号CU
T0でオンオフするトランジスタ１９１を介して接続して
いる。同様に、ビット線切り離し信号CUT1でオンオフす
るトランジスタ１９２を介して接続している。そして、
奇数ビット線ＢＬ1は第３センスアンプＳＡ3の入力ノー
ドＳＮ4に接続している。
【０１１７】また、上記偶数ビット線ＢＬ0と奇数ビッ
ト線ＢＬ1を、ビット線切り離し信号CUT0でオンオフす
るトランジスタ１９３とビット線切り離し信号CUT1でオ
ンオフするトランジスタ１９４とを介して接続してい
る。そして、トランジスタ１９３とトランジスタ１９４
との間を第２センスアンプＳＡ2の入力ノードＳＮ2に接
続している。
ト線ＢＬ1を、ビット線切り離し信号CUT0でオンオフす
るトランジスタ１９３とビット線切り離し信号CUT1でオ
ンオフするトランジスタ１９４とを介して接続してい
る。そして、トランジスタ１９３とトランジスタ１９４
との間を第２センスアンプＳＡ2の入力ノードＳＮ2に接
続している。
【０１１８】さらに、昇圧回路Ｃ0,Ｃ1,Ｃ2が動作する
と、入力ノードＳＮ0,ＳＮ2,ＳＮ4が７ΔＶだけ昇圧さ
れるようになっている。また、入力ノードＳＮ1の電圧
に基づいて、昇圧回路Ｃ3,Ｃ4によって、入力ノードＳ
Ｎ2,ＳＮ4が夫々４ΔＶだけ昇圧されるようになってい
る。また、入力ノードＳＮ0の電圧に基づいて、昇圧回
路Ｃ5,Ｃ6によって、入力ノードＳＮ3,ＳＮ5が夫々４Δ
Ｖだけ昇圧されるようになっている。また、入力ノード
ＳＮ3の電圧に基づいて、昇圧回路Ｃ7によって、入力ノ
ードＳＮ4が２ΔＶだけ昇圧されるようになっている。
また、入力ノードＳＮ2の電圧に基づいて、昇圧回路Ｃ8
によって、入力ノードＳＮ5が２ΔＶだけ昇圧されるよ
うになっている。
と、入力ノードＳＮ0,ＳＮ2,ＳＮ4が７ΔＶだけ昇圧さ
れるようになっている。また、入力ノードＳＮ1の電圧
に基づいて、昇圧回路Ｃ3,Ｃ4によって、入力ノードＳ
Ｎ2,ＳＮ4が夫々４ΔＶだけ昇圧されるようになってい
る。また、入力ノードＳＮ0の電圧に基づいて、昇圧回
路Ｃ5,Ｃ6によって、入力ノードＳＮ3,ＳＮ5が夫々４Δ
Ｖだけ昇圧されるようになっている。また、入力ノード
ＳＮ3の電圧に基づいて、昇圧回路Ｃ7によって、入力ノ
ードＳＮ4が２ΔＶだけ昇圧されるようになっている。
また、入力ノードＳＮ2の電圧に基づいて、昇圧回路Ｃ8
によって、入力ノードＳＮ5が２ΔＶだけ昇圧されるよ
うになっている。
【０１１９】図１７は、上記第３センスアンプＳＡ3の
入力ノードＳＮ4の電圧の入力ノードＳＮ5の電圧(リフ
ァレンス電圧)に対する相対値を示す。ここで、昇圧回
路Ｃ0,Ｃ1による入力ノードＳＮ0,ＳＮ2の昇圧動作は、
昇圧回路Ｃ2による入力ノードＳＮ4の昇圧動作と同じで
ある。また、昇圧回路Ｃ3,Ｃ5による入力ノードＳＮ2,
ＳＮ3の昇圧動作は、昇圧回路Ｃ4,Ｃ6による入力ノード
ＳＮ4,ＳＮ5の昇圧動作と同じである。この図より、昇
圧回路Ｃ0,Ｃ1,Ｃ2による昇圧動作によって３ビット情
報の３ビット目の「０」,「１」が識別可能になり、昇圧
回路Ｃ3〜Ｃ6による昇圧動作によって２ビット目の
「０」,「１」が識別可能になり、昇圧回路Ｃ7,Ｃ8による
昇圧動作によって１ビット目「０」,「１」が識別可能に
なる様子がよく分かる。
入力ノードＳＮ4の電圧の入力ノードＳＮ5の電圧(リフ
ァレンス電圧)に対する相対値を示す。ここで、昇圧回
路Ｃ0,Ｃ1による入力ノードＳＮ0,ＳＮ2の昇圧動作は、
昇圧回路Ｃ2による入力ノードＳＮ4の昇圧動作と同じで
ある。また、昇圧回路Ｃ3,Ｃ5による入力ノードＳＮ2,
ＳＮ3の昇圧動作は、昇圧回路Ｃ4,Ｃ6による入力ノード
ＳＮ4,ＳＮ5の昇圧動作と同じである。この図より、昇
圧回路Ｃ0,Ｃ1,Ｃ2による昇圧動作によって３ビット情
報の３ビット目の「０」,「１」が識別可能になり、昇圧
回路Ｃ3〜Ｃ6による昇圧動作によって２ビット目の
「０」,「１」が識別可能になり、昇圧回路Ｃ7,Ｃ8による
昇圧動作によって１ビット目「０」,「１」が識別可能に
なる様子がよく分かる。
【０１２０】＜第６実施の形態＞図１８は、図１３に示
す半導体記憶装置を８値(３ビット)化に変更した半導体
記憶装置のメモリセルアレイとセンスアンプを中心とし
た回路図である。本実施の形態における偶数ビット線Ｂ
Ｌ0と奇数ビット線ＢＬ1との接続関係、および、ビット
線ＢＬ0,ＢＬ1と第１〜第３センスアンプＳＡ1〜ＳＮ3
との接続関係は、図１６に示す半導体記憶装置の場合と
同じである。
す半導体記憶装置を８値(３ビット)化に変更した半導体
記憶装置のメモリセルアレイとセンスアンプを中心とし
た回路図である。本実施の形態における偶数ビット線Ｂ
Ｌ0と奇数ビット線ＢＬ1との接続関係、および、ビット
線ＢＬ0,ＢＬ1と第１〜第３センスアンプＳＡ1〜ＳＮ3
との接続関係は、図１６に示す半導体記憶装置の場合と
同じである。
【０１２１】本実施の形態においては、昇圧回路Ｃ0,Ｃ
1,Ｃ2の動作によって入力ノードＳＮ0,ＳＮ2,ＳＮ4の電
圧を７ΔＶだけ昇圧する。そして、第１センスアンプＳ
Ａ1のｐチャネルトランジタＰ0,Ｐ1を動作させて、 入力ノードＳＮ0の電圧＞入力ノードＳＮ1の電圧 の場合には、昇圧回路Ｃ5の動作によって、第２センス
アンプＳＡ2のリファレンス側の入力ノードＳＮ3の電圧
を４ΔＶだけ昇圧する。また、昇圧回路Ｃ6の動作によ
って、第３センスアンプＳＡ3のリファレンス側の入力
ノードＳＮ5の電圧を４ΔＶだけ昇圧する。一方、 入力ノードＳＮ0の電圧＜入力ノードＳＮ1の電圧 の場合には、昇圧回路Ｃ3の動作によって、第２センス
アンプＳＡ2の電圧センス側の入力ノードＳＮ2の電圧を
４ΔＶだけ昇圧する。また、昇圧回路Ｃ4の動作によっ
て、第３センスアンプＳＡ3の電圧センス側の入力ノー
ドＳＮ4の電圧を４ΔＶだけ昇圧する。
1,Ｃ2の動作によって入力ノードＳＮ0,ＳＮ2,ＳＮ4の電
圧を７ΔＶだけ昇圧する。そして、第１センスアンプＳ
Ａ1のｐチャネルトランジタＰ0,Ｐ1を動作させて、 入力ノードＳＮ0の電圧＞入力ノードＳＮ1の電圧 の場合には、昇圧回路Ｃ5の動作によって、第２センス
アンプＳＡ2のリファレンス側の入力ノードＳＮ3の電圧
を４ΔＶだけ昇圧する。また、昇圧回路Ｃ6の動作によ
って、第３センスアンプＳＡ3のリファレンス側の入力
ノードＳＮ5の電圧を４ΔＶだけ昇圧する。一方、 入力ノードＳＮ0の電圧＜入力ノードＳＮ1の電圧 の場合には、昇圧回路Ｃ3の動作によって、第２センス
アンプＳＡ2の電圧センス側の入力ノードＳＮ2の電圧を
４ΔＶだけ昇圧する。また、昇圧回路Ｃ4の動作によっ
て、第３センスアンプＳＡ3の電圧センス側の入力ノー
ドＳＮ4の電圧を４ΔＶだけ昇圧する。
【０１２２】さらに、上記第２センスアンプＳＡ2のｐ
チャネルトランジタＰ2,Ｐ3を動作させて、 入力ノードＳＮ2の電圧＞入力ノードＳＮ3の電圧 の場合には、昇圧回路Ｃ8の動作によって、第３センス
アンプＳＡ3のリファレンス側の入力ノードＳＮ5の電圧
を２ΔＶだけ昇圧する。一方、 入力ノードＳＮ2の電圧＜入力ノードＳＮ3の電圧 の場合には、昇圧回路Ｃ7の動作によって、第３センス
アンプＳＡ3の電圧センス側の入力ノードＳＮ4の電圧を
２ΔＶだけ昇圧する。
チャネルトランジタＰ2,Ｐ3を動作させて、 入力ノードＳＮ2の電圧＞入力ノードＳＮ3の電圧 の場合には、昇圧回路Ｃ8の動作によって、第３センス
アンプＳＡ3のリファレンス側の入力ノードＳＮ5の電圧
を２ΔＶだけ昇圧する。一方、 入力ノードＳＮ2の電圧＜入力ノードＳＮ3の電圧 の場合には、昇圧回路Ｃ7の動作によって、第３センス
アンプＳＡ3の電圧センス側の入力ノードＳＮ4の電圧を
２ΔＶだけ昇圧する。
【０１２３】その結果、上記第３センスアンプＳＡ3の
入力ノードＳＮ4の電圧の入力ノードＳＮ5の電圧(リフ
ァレンス電圧)に対する相対値の変化は、略図１７と同
じようになる。したがって、実質的に１回のセンス動作
で８値を識別できる。
入力ノードＳＮ4の電圧の入力ノードＳＮ5の電圧(リフ
ァレンス電圧)に対する相対値の変化は、略図１７と同
じようになる。したがって、実質的に１回のセンス動作
で８値を識別できる。
【０１２４】尚、上記第５,第６実施の形態において
は、８値(３ビット)/メモリセルの場合を例に説明して
いるが、１６値(４ビット)/メモリセル以上の場合にも
同様である。また、上記第３〜第６実施の形態における
昇圧回路Ｃ1〜Ｃ8は、例えば、２層のポリシリコンの間
に挟まれた酸化膜で形成してもよいし、ＭＯＳキャパシ
タで構成してもよい。そして、その容量値は、回路形成
時のマスク変更や回路形成後のスイッチ回路の切り換え
等によって、あるいは、昇圧信号BST0,BST1の“Ｈ"レベ
ルの電圧を変えることによって容易に設定できる。この
ような容量値の設定は、プリチャージ電圧Ｖpreとはセ
ンス感度ΔＶ以上異なる種々のリファレンス電圧Ｖref
を沢山設けるよりは遥かに精度よく行うことができる。
したがって、高い精度と高速性が要求される多値センス
動作に最適なのである。
は、８値(３ビット)/メモリセルの場合を例に説明して
いるが、１６値(４ビット)/メモリセル以上の場合にも
同様である。また、上記第３〜第６実施の形態における
昇圧回路Ｃ1〜Ｃ8は、例えば、２層のポリシリコンの間
に挟まれた酸化膜で形成してもよいし、ＭＯＳキャパシ
タで構成してもよい。そして、その容量値は、回路形成
時のマスク変更や回路形成後のスイッチ回路の切り換え
等によって、あるいは、昇圧信号BST0,BST1の“Ｈ"レベ
ルの電圧を変えることによって容易に設定できる。この
ような容量値の設定は、プリチャージ電圧Ｖpreとはセ
ンス感度ΔＶ以上異なる種々のリファレンス電圧Ｖref
を沢山設けるよりは遥かに精度よく行うことができる。
したがって、高い精度と高速性が要求される多値センス
動作に最適なのである。
【０１２５】また、上記第３〜第６実施の形態における
メモリセルCELLのトランジスタはｎチャネルトランジス
タであるが、ｐチャネルトランジスタの場合にも適用可
能である。また、上記実施の形態においては、メモリセ
ルアレイとして仮想接地方式のメモリセルアレイを用い
ているが、通常のＮＡＮＤ型,ＮＯＲ型,ＤＩＮＯＲ型と
呼ばれるメモリセルアレイにも適用できる。また、メモ
リセルも、スプリットゲート型も含めてフラッシュメモ
リの全て、更には、ＥＥＰＲＯＭやマスクＲＯＭのよう
な不揮発性メモリ一般に適用可能である。また、ランダ
ムアクセス品だけではなく、シリアルアクセス品にも適
用可能である。
メモリセルCELLのトランジスタはｎチャネルトランジス
タであるが、ｐチャネルトランジスタの場合にも適用可
能である。また、上記実施の形態においては、メモリセ
ルアレイとして仮想接地方式のメモリセルアレイを用い
ているが、通常のＮＡＮＤ型,ＮＯＲ型,ＤＩＮＯＲ型と
呼ばれるメモリセルアレイにも適用できる。また、メモ
リセルも、スプリットゲート型も含めてフラッシュメモ
リの全て、更には、ＥＥＰＲＯＭやマスクＲＯＭのよう
な不揮発性メモリ一般に適用可能である。また、ランダ
ムアクセス品だけではなく、シリアルアクセス品にも適
用可能である。
【０１２６】
【発明の効果】以上より明らかなように、請求項１に係
る発明の半導体記憶装置は、スイッチング回路によって
センスアンプの第２入力端子をデータ線に接続し、プリ
チャージ回路によって第１，第２入力端子をプリチャー
ジし、行デコーダ回路および列デコーダ回路によって一
つの不揮発性メモリセルを選択してビット線に上記デー
タ線を接続し、上記第２入力端子の電圧が電圧設定回路
の昇圧電圧(または降圧電圧)の２倍だけ低下(上昇)する
のに十分な時間が経過した後に上記スイッチング回路に
よって上記第２入力端子とデータ線とを切り離し、電圧
設定回路によって上記第２入力端子の電圧を所定電圧だ
け昇圧(降圧)するので、上記選択された不揮発性メモリ
セルの情報が「０」と「１」との何れであっても、上記第２
入力端子の電圧をプリチャージ電圧に対して上記昇圧電
圧(または降圧電圧)だけの電圧差を付けることができ
る。
る発明の半導体記憶装置は、スイッチング回路によって
センスアンプの第２入力端子をデータ線に接続し、プリ
チャージ回路によって第１，第２入力端子をプリチャー
ジし、行デコーダ回路および列デコーダ回路によって一
つの不揮発性メモリセルを選択してビット線に上記デー
タ線を接続し、上記第２入力端子の電圧が電圧設定回路
の昇圧電圧(または降圧電圧)の２倍だけ低下(上昇)する
のに十分な時間が経過した後に上記スイッチング回路に
よって上記第２入力端子とデータ線とを切り離し、電圧
設定回路によって上記第２入力端子の電圧を所定電圧だ
け昇圧(降圧)するので、上記選択された不揮発性メモリ
セルの情報が「０」と「１」との何れであっても、上記第２
入力端子の電圧をプリチャージ電圧に対して上記昇圧電
圧(または降圧電圧)だけの電圧差を付けることができ
る。
【０１２７】したがって、上記第１入力端子のプリチャ
ージ電圧をそのまま上記センスアンプのリファレンス電
圧として使用できる。すなわち、この発明によれば、上
記第２入力端子の電圧がプリチャージレベルからリファ
レンスレベルまで低下するのに要する時間だけ待つ必要
がなく、その分だけセンス時間を短くできる。
ージ電圧をそのまま上記センスアンプのリファレンス電
圧として使用できる。すなわち、この発明によれば、上
記第２入力端子の電圧がプリチャージレベルからリファ
レンスレベルまで低下するのに要する時間だけ待つ必要
がなく、その分だけセンス時間を短くできる。
【０１２８】さらに、上記電圧設定回路によって昇圧
(または降圧)される上記所定電圧をセンス感度に相当す
る所定電圧とすることによって、第１,第２入力端子間
の電圧差をセンス感度にすることができる。また、その
場合における全ディスチャージ電圧はセンス感度の２倍
程度であるから、本半導体記憶装置は少ない電流で動作
することができる。したがって、拡散ビット線に多数の
不揮発性メモリセルが接続されていても、センス感度を
損なうことがなくセンス時間を短くできる。
(または降圧)される上記所定電圧をセンス感度に相当す
る所定電圧とすることによって、第１,第２入力端子間
の電圧差をセンス感度にすることができる。また、その
場合における全ディスチャージ電圧はセンス感度の２倍
程度であるから、本半導体記憶装置は少ない電流で動作
することができる。したがって、拡散ビット線に多数の
不揮発性メモリセルが接続されていても、センス感度を
損なうことがなくセンス時間を短くできる。
【０１２９】さらに、上記プリチャージ回路は、上記第
１,第２入力端子を同一電圧にプリチャージするので、
上記第２入力端子の電圧と第１入力端子の電圧(プリチ
ャージ電圧)の電位差を、選択された不揮発性メモリセ
ルの情報が「０」の場合と「１」の場合とで同じにできる。
したがって、上記第１入力端子のプリチャージ電圧を上
記センスアンプのリファレンス電圧として、上記選択さ
れた不揮発性メモリセルの情報を確実に判定できる。
１,第２入力端子を同一電圧にプリチャージするので、
上記第２入力端子の電圧と第１入力端子の電圧(プリチ
ャージ電圧)の電位差を、選択された不揮発性メモリセ
ルの情報が「０」の場合と「１」の場合とで同じにできる。
したがって、上記第１入力端子のプリチャージ電圧を上
記センスアンプのリファレンス電圧として、上記選択さ
れた不揮発性メモリセルの情報を確実に判定できる。
【０１３０】また、請求項２に係る発明の半導体記憶装
置は、上記メモリセルアレイ,行デコーダ回路,列デコー
ダ回路およびデータ線を含む組を２組有し、上記センス
アンプにおける第１,第２入力端子は２つのスイッチン
グ回路によって異なるデータ線に断続され、上記第１,
第２入力端子の電圧を上記所定電圧だけ昇圧(または降
圧)する２つの電圧設定回路の何れか一方を選択回路に
よって選択的に動作させるので、アドレス信号に応じて
何れか一方のメモリセルアレイが選択された場合には、
非選択メモリセルアレイのビット線に対応する上記デー
タ線に接続された入力端子の電圧はプリチャージ電圧に
保たれる。
置は、上記メモリセルアレイ,行デコーダ回路,列デコー
ダ回路およびデータ線を含む組を２組有し、上記センス
アンプにおける第１,第２入力端子は２つのスイッチン
グ回路によって異なるデータ線に断続され、上記第１,
第２入力端子の電圧を上記所定電圧だけ昇圧(または降
圧)する２つの電圧設定回路の何れか一方を選択回路に
よって選択的に動作させるので、アドレス信号に応じて
何れか一方のメモリセルアレイが選択された場合には、
非選択メモリセルアレイのビット線に対応する上記デー
タ線に接続された入力端子の電圧はプリチャージ電圧に
保たれる。
【０１３１】したがって、上記プリチャージ電圧に保た
れる入力端子をその時点での請求項１における第１入力
端子と見なす一方、選択メモリセルアレイのビット線に
対応するデータ線に接続される入力端子を請求項１の第
２入力端子と見なして、請求項１と同様にして、上記２
組のメモリセルアレイにおける選択不揮発性メモリセル
の情報を判定する場合のセンス時間を短くできる。
れる入力端子をその時点での請求項１における第１入力
端子と見なす一方、選択メモリセルアレイのビット線に
対応するデータ線に接続される入力端子を請求項１の第
２入力端子と見なして、請求項１と同様にして、上記２
組のメモリセルアレイにおける選択不揮発性メモリセル
の情報を判定する場合のセンス時間を短くできる。
【０１３２】また、請求項３に係る発明の半導体記憶装
置は、読み出し時において、２つのメモリセルアレイに
おける非選択メモリセルアレイのビット線はスイッチン
グ回路によってデータ線から切り離されるので、上記非
選択メモリセルアレイからの上記データ線側に対する外
乱や干渉を完全に防止できる。
置は、読み出し時において、２つのメモリセルアレイに
おける非選択メモリセルアレイのビット線はスイッチン
グ回路によってデータ線から切り離されるので、上記非
選択メモリセルアレイからの上記データ線側に対する外
乱や干渉を完全に防止できる。
【０１３３】また、請求項４に係る発明の半導体記憶装
置における選択回路は、入力されたアドレス信号に基づ
いて、上記選択メモリセルアレイのビット線に接続され
たデータ線側の入力端子を昇圧(または降圧)する電圧設
定回路を選択して動作させるので、動作させるべき電圧
設定回路をメモリセルアレイの選択情報に応じて的確に
選択できる。
置における選択回路は、入力されたアドレス信号に基づ
いて、上記選択メモリセルアレイのビット線に接続され
たデータ線側の入力端子を昇圧(または降圧)する電圧設
定回路を選択して動作させるので、動作させるべき電圧
設定回路をメモリセルアレイの選択情報に応じて的確に
選択できる。
【０１３４】また、請求項５に係る発明の半導体記憶装
置は、第１,第２センスアンプの第１,第２入力端子をプ
リチャージし、一つの不揮発性メモリセルを選択してか
ら上記第１,第２センスアンプの第２入力端子の電圧が
第１電圧設定回路の昇圧電圧(または降圧電圧)の２倍だ
け低下(上昇)するのに十分な時間が経過した後に、上記
第１電圧設定回路によって上記第１,第２センスアンプ
の第２入力端子の電圧を所定電圧だけ昇圧(降圧)し、選
択回路によって、上記第１センスアンプの第１,第２入
力端子の電圧に基づいて第２電圧設定回路あるいは第３
電圧設定回路を動作させて、上記第２センスアンプの第
１,第２入力端子の電圧を設定するので、上記第１セン
スアンプの第１,第２入力端子の電圧の大小関係が、上
記選択された不揮発性メモリセルに保持されている少な
くとも２ビットを有する多値情報の上位ビットの値に応
じて設定される一方、上記第２センスアンプの第１,第
２入力端子の電圧の大小関係が、上記多値情報の上記上
位ビットの次ビットの値に応じて設定される。したがっ
て、上記第１センスアンプの第１,第２入力端子の電圧
に基づいて、上記選択された不揮発性メモリセルの多値
情報の上位ビットの値を識別し、上記第２センスアンプ
の第１,第２入力端子の電圧に基づいて、上記上位ビッ
トの次ビットの値を識別できる。
置は、第１,第２センスアンプの第１,第２入力端子をプ
リチャージし、一つの不揮発性メモリセルを選択してか
ら上記第１,第２センスアンプの第２入力端子の電圧が
第１電圧設定回路の昇圧電圧(または降圧電圧)の２倍だ
け低下(上昇)するのに十分な時間が経過した後に、上記
第１電圧設定回路によって上記第１,第２センスアンプ
の第２入力端子の電圧を所定電圧だけ昇圧(降圧)し、選
択回路によって、上記第１センスアンプの第１,第２入
力端子の電圧に基づいて第２電圧設定回路あるいは第３
電圧設定回路を動作させて、上記第２センスアンプの第
１,第２入力端子の電圧を設定するので、上記第１セン
スアンプの第１,第２入力端子の電圧の大小関係が、上
記選択された不揮発性メモリセルに保持されている少な
くとも２ビットを有する多値情報の上位ビットの値に応
じて設定される一方、上記第２センスアンプの第１,第
２入力端子の電圧の大小関係が、上記多値情報の上記上
位ビットの次ビットの値に応じて設定される。したがっ
て、上記第１センスアンプの第１,第２入力端子の電圧
に基づいて、上記選択された不揮発性メモリセルの多値
情報の上位ビットの値を識別し、上記第２センスアンプ
の第１,第２入力端子の電圧に基づいて、上記上位ビッ
トの次ビットの値を識別できる。
【０１３５】その場合に、上記第１,第２センスアンプ
は、上記第１,第２入力端子のプリチャージ電圧あるい
はその昇圧(または降圧)電圧をリファレンス電圧として
使用するので、複数のリファレンス電圧を生成するリフ
ァレンス電圧発生回路を必要とはせず、多値化による回
路増加を押さえることができる。
は、上記第１,第２入力端子のプリチャージ電圧あるい
はその昇圧(または降圧)電圧をリファレンス電圧として
使用するので、複数のリファレンス電圧を生成するリフ
ァレンス電圧発生回路を必要とはせず、多値化による回
路増加を押さえることができる。
【０１３６】また、請求項６に係る発明の半導体記憶装
置における選択回路は、上記第１センスアンプの第１入
力端子の電圧が第２入力端子の電圧より高い場合には上
記第３電圧設定回路を動作させる一方、第２入力端子の
電圧が第１入力端子の電圧より高い場合には上記第２電
圧設定回路を動作させるので、上記第２センスアンプの
第１,第２入力端子の電圧の大小関係を、上記第１セン
スアンプの第１,第２入力端子の電圧の大小関係に基づ
いて最適に設定できる。
置における選択回路は、上記第１センスアンプの第１入
力端子の電圧が第２入力端子の電圧より高い場合には上
記第３電圧設定回路を動作させる一方、第２入力端子の
電圧が第１入力端子の電圧より高い場合には上記第２電
圧設定回路を動作させるので、上記第２センスアンプの
第１,第２入力端子の電圧の大小関係を、上記第１セン
スアンプの第１,第２入力端子の電圧の大小関係に基づ
いて最適に設定できる。
【０１３７】また、請求項７に係る発明の半導体記憶装
置は、第１,第２センスアンプの第１,第２入力端子をプ
リチャージし、一つの不揮発性メモリセルを選択してか
ら上記第１,第２センスアンプの第２入力端子の電圧が
電圧設定回路の昇圧電圧(または降圧電圧)の２倍だけ低
下(上昇)するのに十分な時間が経過した後に、上記電圧
設定回路によって上記第１,第２センスアンプの第２入
力端子の電圧を所定電圧だけ昇圧(降圧)し、上記第１セ
ンスアンプの第１入力端子の電圧が第２入力端子の電圧
より高い場合には、第１容量素子によって上記第２セン
スアンプの第２入力端子を所定電圧だけ昇圧(または降
圧)する一方、上記第１センスアンプの第２入力端子の
電圧が第１入力端子の電圧より高い場合には、第２容量
素子によって上記第２センスアンプの第１入力端子を所
定電圧だけ昇圧(または降圧）するので、上記第１セン
スアンプの第１,第２入力端子の電圧の大小関係が、上
記選択された不揮発性メモリセルに保持されている少な
くとも２ビットを有する多値情報の上位ビットの値に応
じて設定される。一方、上記第２センスアンプの第１,
第２入力端子の電圧の大小関係が、上記多値情報の上記
上位ビットの次ビットの値に応じて設定される。したが
って、上記第１センスアンプの第１,第２入力端子の電
圧に基づいて、上記選択された不揮発性メモリセルの多
値情報の上位ビットの値を識別し、上記第２センスアン
プの第１,第２入力端子の電圧に基づいて、上記上位ビ
ットの次ビットの値を識別できる。
置は、第１,第２センスアンプの第１,第２入力端子をプ
リチャージし、一つの不揮発性メモリセルを選択してか
ら上記第１,第２センスアンプの第２入力端子の電圧が
電圧設定回路の昇圧電圧(または降圧電圧)の２倍だけ低
下(上昇)するのに十分な時間が経過した後に、上記電圧
設定回路によって上記第１,第２センスアンプの第２入
力端子の電圧を所定電圧だけ昇圧(降圧)し、上記第１セ
ンスアンプの第１入力端子の電圧が第２入力端子の電圧
より高い場合には、第１容量素子によって上記第２セン
スアンプの第２入力端子を所定電圧だけ昇圧(または降
圧)する一方、上記第１センスアンプの第２入力端子の
電圧が第１入力端子の電圧より高い場合には、第２容量
素子によって上記第２センスアンプの第１入力端子を所
定電圧だけ昇圧(または降圧）するので、上記第１セン
スアンプの第１,第２入力端子の電圧の大小関係が、上
記選択された不揮発性メモリセルに保持されている少な
くとも２ビットを有する多値情報の上位ビットの値に応
じて設定される。一方、上記第２センスアンプの第１,
第２入力端子の電圧の大小関係が、上記多値情報の上記
上位ビットの次ビットの値に応じて設定される。したが
って、上記第１センスアンプの第１,第２入力端子の電
圧に基づいて、上記選択された不揮発性メモリセルの多
値情報の上位ビットの値を識別し、上記第２センスアン
プの第１,第２入力端子の電圧に基づいて、上記上位ビ
ットの次ビットの値を識別できる。
【０１３８】その場合に、上記第１,第２センスアンプ
は、上記第１,第２入力端子のプリチャージ電圧あるい
はその昇圧(または降圧)電圧をリファレンス電圧として
使用するので、複数のリファレンス電圧を生成するリフ
ァレンス電圧発生回路を必要とはせず、多値化による回
路増加を押さえることができる。さらに、上記第２セン
スアンプの第１,第２入力端子の電圧の大小関係は、上
記第１センスアンプの第１,第２入力端子の電圧の大小
関係に基づいて第１,第２容量素子によって短時間に設
定される。したがって、上記第１,第２センスアンプに
よる１回のセンス動作によって、上記選択された不揮発
性メモリセルに保持されている多値情報を短いアクセス
時間で判定できる。
は、上記第１,第２入力端子のプリチャージ電圧あるい
はその昇圧(または降圧)電圧をリファレンス電圧として
使用するので、複数のリファレンス電圧を生成するリフ
ァレンス電圧発生回路を必要とはせず、多値化による回
路増加を押さえることができる。さらに、上記第２セン
スアンプの第１,第２入力端子の電圧の大小関係は、上
記第１センスアンプの第１,第２入力端子の電圧の大小
関係に基づいて第１,第２容量素子によって短時間に設
定される。したがって、上記第１,第２センスアンプに
よる１回のセンス動作によって、上記選択された不揮発
性メモリセルに保持されている多値情報を短いアクセス
時間で判定できる。
【図１】この発明の半導体記憶装置の一例を示すブロッ
ク図である。
ク図である。
【図２】図１における選択回路の構成の一例を示す図で
ある。
ある。
【図３】図１におけるセンスアンプの具体的回路の一例
を示す図である。
を示す図である。
【図４】図１に示す半導体記憶装置における電圧センス
時の各部のタイミングチャートである。
時の各部のタイミングチャートである。
【図５】この発明の半導体記憶装置の図１とは異なる例
を示すブロック図である。
を示すブロック図である。
【図６】この発明の半導体記憶装置の図１および図５と
は異なる例を示すブロック図である。
は異なる例を示すブロック図である。
【図７】図６における選択回路の構成の一例を示す図で
ある。
ある。
【図８】図６に示す半導体記憶装置における電圧センス
時の各部のタイミングチャートである。
時の各部のタイミングチャートである。
【図９】この発明の多値化による回路増加を押さえた半
導体記憶装置の一例を示すセンスアンプ周辺の回路図で
ある。
導体記憶装置の一例を示すセンスアンプ周辺の回路図で
ある。
【図１０】図９に示す半導体記憶装置における電圧セン
ス時の各部のタイミングチャートである。
ス時の各部のタイミングチャートである。
【図１１】図１０に基づく動作時における各入力ノード
の電圧変化を示す図である。
の電圧変化を示す図である。
【図１２】図１０に基づく動作時における入力ノードＳ
Ｎ2の入力ノードＳＮ3に対する相対値を示す図である。
Ｎ2の入力ノードＳＮ3に対する相対値を示す図である。
【図１３】この発明の多値化によるアクセス時間の増加
を押さえた半導体記憶装置の一例を示すセンスアンプ周
辺の回路図である。
を押さえた半導体記憶装置の一例を示すセンスアンプ周
辺の回路図である。
【図１４】図１３に示す半導体記憶装置における電圧セ
ンス時の各部のタイミングチャートである。
ンス時の各部のタイミングチャートである。
【図１５】図１４に基づく動作時における各入力ノード
の電圧変化を示す図である。
の電圧変化を示す図である。
【図１６】図９とは異なる回路増加を押さえた半導体記
憶装置のセンスアンプ周辺の回路図である。
憶装置のセンスアンプ周辺の回路図である。
【図１７】図１６に示す半導体記憶装置の動作時におけ
る入力ノードＳＮ4の入力ノードＳＮ5に対する相対値を
示す図である。
る入力ノードＳＮ4の入力ノードＳＮ5に対する相対値を
示す図である。
【図１８】図１３とは異なるアクセス時間の増加を押さ
えた半導体記憶装置のセンスアンプ周辺の回路図であ
る。
えた半導体記憶装置のセンスアンプ周辺の回路図であ
る。
【図１９】従来の不揮発性半導体記憶装置のブロック図
である。
である。
【図２０】図１９に示す半導体記憶装置における電圧セ
ンス時の各部のタイミングチャートである。
ンス時の各部のタイミングチャートである。
【図２１】従来の多値記憶不揮発性半導体記憶装置の一
例を示すセンスアンプ周辺の回路図である。
例を示すセンスアンプ周辺の回路図である。
【図２２】図２１に示す不揮発性半導体記憶装置による
「００」,「０１」記憶時のタイミングチャートである。
「００」,「０１」記憶時のタイミングチャートである。
【図２３】図２１に示す不揮発性半導体記憶装置による
「１０」,「１１」記憶時のタイミングチャートである。
「１０」,「１１」記憶時のタイミングチャートである。
２１,７１,１１１,ＳＡ1〜ＳＡ3…センスアンプ、２２,
２３…インバータ、２４,２５,７４,７５,１１４,１１
５,ＳＮ0〜ＳＮ5…入力ノード、２６,２７,４８,４９,
７６,７７,９８,９９,１１６,１１７,１３８,１３９…
トランジスタ、２８,２９,７８,７９,１１８,１１９…
データ線、３０,３１,８０,１２０,１２１,１６１,１８
０…メモリセルアレイ、４０,４１,９０,Ｃ0〜Ｃ8…昇
圧回路、４２,９２,１３２…選択回路、 ４３,９
３,１３３…アドレスバス、４４,４６,９４,１３４,１
３６,ＲＤ…行デコーダ、４５,４７,９５,１３５,１３
７,ＣＤ…列デコーダ、５１,５４,ＢＬ…ビット線、５
２,５５,１４２,１４５,CELL…メモリセル、５３,５６,
ＷＬ…ワード線、 １３０,１３１…降圧回路。
２３…インバータ、２４,２５,７４,７５,１１４,１１
５,ＳＮ0〜ＳＮ5…入力ノード、２６,２７,４８,４９,
７６,７７,９８,９９,１１６,１１７,１３８,１３９…
トランジスタ、２８,２９,７８,７９,１１８,１１９…
データ線、３０,３１,８０,１２０,１２１,１６１,１８
０…メモリセルアレイ、４０,４１,９０,Ｃ0〜Ｃ8…昇
圧回路、４２,９２,１３２…選択回路、 ４３,９
３,１３３…アドレスバス、４４,４６,９４,１３４,１
３６,ＲＤ…行デコーダ、４５,４７,９５,１３５,１３
７,ＣＤ…列デコーダ、５１,５４,ＢＬ…ビット線、５
２,５５,１４２,１４５,CELL…メモリセル、５３,５６,
ＷＬ…ワード線、 １３０,１３１…降圧回路。
Claims (10)
- 【請求項１】 複数の不揮発性メモリセル、ビット線お
よびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 上記列デコーダ回路によって選択されたビット線に接続
されるデータ線と、 第１入力端子と上記データ線に接続される第２入力端子
とを有し、上記第１入力端子と第２入力端子との電圧差
を増幅するセンスアンプと、 上記第１、第２入力端子を同一電圧にプリチャージする
プリチャージ回路と、 上記データ線と第２入力端子とを断続するスイッチング
回路と、 上記第２入力端子の電圧を所定電圧だけ昇圧あるいは降
圧して、上記センスアンプのセンスレベルを設定する電
圧設定回路とを備えて、 上記スイッチング回路をオンして、プリチャージ後の上
記第２入力端子の電圧が選択メモリセルを介して上記所
定電圧の２倍だけディスチャージあるいはチャージする
のに必要な期間が経過した後に上記スイッチング回路を
オフし、次に上記電圧設定回路によって上記第２入力端
子を上記所定電圧だけ昇圧あるいは降圧した後に、上記
センスアンプを駆動する ことを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 上記メモリセルアレイ、行デコーダ回路、列デコーダ回
路およびデータ線を含む組を２組有し、 上記センスアンプの第１入力端子と、上記第２入力端子
が接続されるデータ線とは異なるデータ線とを断続させ
るスイッチング回路と、 上記第１入力端子の電圧を上記所定電圧だけ昇圧あるい
は降圧して、上記センスアンプのセンスレベルを設定す
る電圧設定回路と、 上記第１入力端子の電圧を昇圧または降圧する電圧設定
回路および上記第２入力端子の電圧を昇圧あるいは降圧
する電圧設定回路の何れか一方を選択的に動作させる選
択回路とを備えて、 上記２つのスイッチング回路は同じタイミングで動作す
る ことを特徴とする半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、 読み出し時に、非選択メモリセルアレイのビット線をデ
ータ線から切り離すスイッチング回路を備えたことを特
徴とする半導体記憶装置。 - 【請求項４】 請求項２に記載の半導体記憶装置におい
て、 上記選択回路は、入力されたアドレス信号に基づいて、
選択メモリセルアレイのビット線に接続されたデータ線
側の入力端子を昇圧あるいは降圧する電圧設定回路を選
択して動作させるようになっていることを特徴とする半
導体記憶装置。 - 【請求項５】 複数の不揮発性メモリセル、ビット線お
よびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 第１入力端子と上記ビット線に接続される第２入力端子
とを有し、上記第１入力端子と第２入力端子との電圧差
を増幅する少なくとも２つの第１、第２センスアンプ
と、 上記列デコーダ回路によって選択されたビット線と上記
第１、第２センスアンプの第２入力端子とを断続するス
イッチング回路と、 上記第１、第２センスアンプの第１、第２入力端子を所
定電圧にプリチャージするプリチャージ回路と、 上記第１、第２センスアンプの第２入力端子の電圧を第
１所定電圧だけ昇圧または降圧して、上記第２入力端子
の電圧を設定する第１電圧設定回路と、 上記第２センスアンプの第１入力端子の電圧を第２所定
電圧だけ昇圧または降圧して、上記第２センスアンプの
センスレベルを設定する第２電圧設定回路と、 上記第２センスアンプの第２入力端子の電圧を第３所定
電圧だけ昇圧あるいは降圧して、上記第２センスアンプ
のセンスレベルを設定する第３電圧設定回路と、 上記第１センスアンプの上記第１入力端子および第２入
力端子の電圧に基づいて、上記第２電圧設定回路および
上記第３電圧設定回路の何れか一方を選択的に動作させ
る選択回路とを備えて、 上記スイッチング回路をオンして、プリチャージ後の上
記第１、第２センスア ンプの第２入力端子の電圧が選択
メモリセルを介して上記第１所定電圧の２倍だけディス
チャージあるいはチャージするのに必要な期間が経過し
た後に上記スイッチング回路をオフし、次に上記第１電
圧設定回路によって上記第１、第２センスアンプの第２
入力端子を上記第１所定電圧だけ昇圧または降圧し、上
記第１センスアンプを駆動した後、上記選択回路によっ
て上記第２、第３電圧設定回路の何れか一方を動作さ
せ、その後上記第２センスアンプを駆動する ことを特徴
とする半導体記憶装置。 - 【請求項６】 請求項５に記載の半導体記憶装置におい
て、 上記選択回路は、上記第１センスアンプの第１入力端子
の電圧が第２入力端子の電圧より高い場合には上記第３
電圧設定回路を動作させる一方、第２入力端子の電圧が
第１入力端子の電圧より高い場合には上記第２電圧設定
回路を動作させるようになっていることを特徴とする半
導体記憶装置。 - 【請求項７】 複数の不揮発性メモリセル、ビット線お
よびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 第１入力端子と上記ビット線に接続される第２入力端子
とを有し、上記第１入力端子と第２入力端子との電圧差
を増幅する少なくとも２つの第１、第２センスアンプ
と、 上記列デコーダ回路によって選択されたビット線と上記
第１、第２センスアンプの第２入力端子とを断続するス
イッチング回路と、 上記第１、第２センスアンプの第１、第２入力端子をプ
リチャージするプリチャージ回路と、 上記第１、第２センスアンプの第２入力端子の電圧を所
定電圧だけ昇圧または降圧して、上記第２入力端子の電
圧を設定する電圧設定回路と、 上記第１センスアンプの第１入力端子と上記第２センス
アンプの第２入力端子との間に介設された第１容量素子
と、 上記第１センスアンプの第２入力端子と上記第２センス
アンプの第１入力端子との間に介設された第２容量素子
とを備えて、 上記スイッチング回路をオンして、プリチャージ後の上
記第１、第２センスアンプの第２入力端子の電圧が選択
メモリセルを介して上記所定電圧の２倍だけディスチャ
ージあるいはチャージするのに必要な期間が経過した後
に上記スイッチング回路をオフし、次に上記電圧設定回
路によって上記第１、第２センスアンプの第２入力端子
を上記所定電圧だけ昇圧あるいは降圧し、上記第１セン
スアンプを駆動した後、上記第１センスアンプの第１、
第２入力端子の電圧変化が、上記第１容量素子あるいは
第２容量素子を介して上記第２センスアンプの第１、第
２入力端子に伝えられ、その後上記第２センスアンプを
駆動する ことを特徴とする半導体記憶装置。 - 【請求項８】 複数の不揮発性メモリセル、ビット線お
よびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 上記列デコーダ回路によって選択されたビット線に接続
されるデータ線と、 第１入力端子と上記データ線に接続される第２入力端子
とを有し、上記第１入力端子と第２入力端子との電圧差
を増幅するセンスアンプと、 上記第１、第２入力端子をプリチャージするプリチャー
ジ回路と、 上記データ線と第２入力端子とを断続するスイッチング
回路と、 上記第２入力端子の電圧を所定電圧だけ昇圧または降圧
して、上記センスアンプのセンスレベルを設定する電圧
設定回路とを備えた半導体記憶装置の読み出し方法であ
って、 上記スイッチング回路をオンして、プリチャージ後の上
記第２入力端子の電圧が選択メモリセルを介して上記所
定電圧の２倍だけディスチャージあるいはチャージする
のに必要な期間が経過した後に上記スイッチング回路を
オフし、次に上記電圧設定回路によって上記第２入力端
子を上記所定電圧だけ昇圧あるいは降圧した後に、上記
センスアンプを駆動することを特徴とする半導体記憶装
置の読み出し方法。 - 【請求項９】 複数の不揮発性メモリセル、ビット線お
よびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 第１入力端子と上記ビット線に接続される第２入力端子
とを有し、上記第１入力端子と第２入力端子との電圧差
を増幅する少なくとも２つの第１、第２センスアンプ
と、 上記列デコーダ回路によって選択されたビット線と上記
第１、第２センスアンプの第２入力端子とを断続するス
イッチング回路と、 上記第１、第２センスアンプの第１、第２入力端子をプ
リチャージするプリチャージ回路と、 上記第１、第２センスアンプの第２入力端子の電圧を第
１所定電圧だけ昇圧または降圧して、上記第２入力端子
の電圧を設定する第１電圧設定回路と、 上記第２センスアンプの第１入力端子の電圧を第２所定
電圧だけ昇圧または降圧して、上記第２センスアンプの
センスレベルを設定する第２電圧設定回路と、 上記第２センスアンプの第２入力端子の電圧を第３所定
電圧だけ昇圧または降圧して、上記第２センスアンプの
センスレベルを設定する第３電圧設定回路と、 上記第１センスアンプの上記第１入力端子および第２入
力端子の電圧に基づいて、上記第２電圧設定回路および
上記第３電圧設定回路の何れか一方を選択的に動作させ
る選択回路とを備えた半導体記憶装置の読み出し方法で
あって、 上記スイッチング回路をオンして、プリチャージ後の上
記第１、第２センスアンプの第２入力端子の電圧が選択
メモリセルを介して上記第１所定電圧の２倍だけディス
チャージあるいはチャージするのに必要な期間が経過し
た後に上記スイッチング回路をオフし、次に上記第１電
圧設定回路によって上記第１、第２センスアンプの第２
入力端子を上記第１所定電圧だけ昇圧または降圧し、上
記第１センスアンプを駆動した後、上記選択回路によっ
て上記第２、第３電圧設定回路の何れか一方を動作さ
せ、その後上記第２センスアンプを駆動することを特徴
とする半導体記憶装置の読み出し方法。 - 【請求項１０】 複数の不揮発性メモリセル、ビット線
およびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 第１入力端子と上記ビット線に接続される第２入力端子
とを有し、上記第１入力端子と第２入力端子との電圧差
を増幅する少なくとも２つの第１、第２センスアンプ
と、 上記列デコーダ回路によって選択されたビット線と上記
第１、第２センスアンプの第２入力端子とを断続するス
イッチング回路と、 上記第１、第２センスアンプの第１、第２入力端子をプ
リチャージするプリチャージ回路と、 上記第１、第２センスアンプの第２入力端子の電圧を所
定電圧だけ昇圧または降圧して、上記第２入力端子の電
圧を設定する電圧設定回路と、 上記第１センスアンプの第１入力端子と上記第２センス
アンプの第２入力端子との間に介設された第１容量素子
と、 上記第１センスアンプの第２入力端子と上記第２センス
アンプの第１入力端子の間に介設された第２容量素子と
を備えた半導体記憶装置の読み出し方法であって、 上記スイッチング回路をオンして、プリチャージ後の上
記第１、第２センスアンプの第２入力端子の電圧が選択
メモリセルを介して上記所定電圧の２倍だけディスチャ
ージあるいはチャージするのに必要な期間が経過した後
に上記スイッチング回路をオフし、次に上記電圧設定回
路によって上記第１、第２センスアンプの第２入力端子
を上記所定電圧だけ昇圧あるいは降圧し、上記第１セン
スアンプを駆動した後、上記第１センスアンプの第１、
第２入力端子の電圧変化が、上記第１容量素子あるいは
第２容量素子を介して上記第２センスアンプの第１、第
２入力端子に伝えられ、その後上記第２センスアンプを
駆動することを特徴とする半導体記憶装置の読み出し方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06782997A JP3299910B2 (ja) | 1996-12-25 | 1997-03-21 | 半導体記憶装置およびその読み出し方法 |
| US08/993,797 US5917767A (en) | 1996-12-25 | 1997-12-18 | Semiconductor storage device |
| EP97310351A EP0851430B1 (en) | 1996-12-25 | 1997-12-19 | Semiconductor storage device |
| TW086119318A TW358940B (en) | 1996-12-25 | 1997-12-19 | Semiconductor storage device |
| DE69721210T DE69721210T2 (de) | 1996-12-25 | 1997-12-19 | Halbleiterspeicheranordnung |
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| JP8-345517 | 1996-12-25 | ||
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Family
ID=26409033
Family Applications (1)
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|---|---|---|---|
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| EP (1) | EP0851430B1 (ja) |
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| US7580287B2 (en) * | 2005-09-01 | 2009-08-25 | Micron Technology, Inc. | Program and read trim setting |
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| WO2023242668A1 (ja) * | 2022-06-16 | 2023-12-21 | 株式会社半導体エネルギー研究所 | 半導体装置、及び記憶装置 |
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| JP3476952B2 (ja) * | 1994-03-15 | 2003-12-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| EP0724266B1 (en) * | 1995-01-27 | 2001-12-12 | STMicroelectronics S.r.l. | Successive approximation method for sensing multiple-level non-volatile memory cells and sensing circuit using such method |
| JPH0935474A (ja) * | 1995-07-19 | 1997-02-07 | Fujitsu Ltd | 半導体記憶装置 |
-
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- 1997-12-18 US US08/993,797 patent/US5917767A/en not_active Expired - Lifetime
- 1997-12-19 EP EP97310351A patent/EP0851430B1/en not_active Expired - Lifetime
- 1997-12-19 DE DE69721210T patent/DE69721210T2/de not_active Expired - Lifetime
- 1997-12-19 TW TW086119318A patent/TW358940B/zh not_active IP Right Cessation
- 1997-12-24 KR KR1019970072864A patent/KR100264255B1/ko not_active IP Right Cessation
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| EP0851430A2 (en) | 1998-07-01 |
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| JPH10241386A (ja) | 1998-09-11 |
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