JP3299910B2 - 半導体記憶装置およびその読み出し方法 - Google Patents
半導体記憶装置およびその読み出し方法Info
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Description
に不揮発性メモリを有する半導体記憶装置、および、そ
の読み出し方法に関する。
著しく、記憶容量が急速に増大している。ところで、同
じ製造プロセスで記憶容量を増大させるためにはメモリ
セル1個当たりの面積を小さくする必要がある。そし
て、一つながりの拡散ビット線に多数のメモリセル(例
えば64個)を接続して、ビット線のメタル配線へのコ
ンタクト数を減らす工夫がなされている。
の閾値電圧の高低を検知して上記メモリセルに保持され
ている情報の0,1を判定する方法として、電流センス
による方法と電圧センスによる方法とがある。上記電流
センスによる方法においては、メモリセルを選択した際
に、この選択メモリセルを構成するトランジスタを電流
が流れるか否かを電流センスする。また、上記電圧セン
スによる方法においては、ビット線にプリチャージして
このビット線に接続されたメモリセルを選択した後に、
上記ビット線の電圧がセンスアンプのリファレンス電圧
以下まで低下するのに十分な時間だけ待って電圧センス
する。
て、図19および図20を参照して説明する。図19に
おいて、読み出し時には、先ず、トランジスタ1,2の
ゲート電極に供給されるプリチャージ信号φpreとトラ
ンジスタ3,4のゲート電極に供給される切り離し信号
φcutとのレベルをVccにする。そうすると、上記トラ
ンジスタ1,2,3,4がオンして、データ線11,12
と、トランジスタ3,4を介してセンスアンプ5を構成
するインバータ6,7への入力ノード8,9とがプリチャ
ージ電圧Vpreに充電される。
reをGNDレベルまで落としてトランジスタ1,2をオ
フにした後、時点t1でアドレスバス13からのアドレ
ス信号に応じて行デコータ14と列デコーダ15とによ
って一つのメモリセルが選択されて、この選択されたメ
モリセルに対応するビット線とデータ線11とが接続さ
れる。そうすると、選択メモリセルを介して上記ビット
線を電流が流れたならば(つまり、保持されている情報
が「0」であれば)、入力ノード8およびデータ線11が
ディスチャージされて電圧がプリチャージ電圧Vpreか
ら低下する。
8のゲート電極に供給されるリファレンス信号φrefの
レベルをVccにしてトランジスタ18をオンし、データ
線12および入力ノード9の電圧をリファレンス電圧V
refにする。そして、入力ノード8の電位がプリチャー
ジ電圧Vpreからリファレンス電圧Vrefよりもセンス感
度(センスアンプ5がセンス動作を開始する電圧)ΔV分
だけ低いレベル以下まで下がると、入力ノード8と入力
ノード9とにセンス感度分の電位差ΔVが生ずる。その
時点t3で、上記トランジスタ3のゲート電極に供給さ
れる切り離し信号φcutをGNDレベルに落としてセン
スアンプ5をメモリセルアレイ10から切り離す。そし
て、時点t4でセンスアンプ駆動信号φse#のレベルを
GNDにしてトランジスタ16をオンし、時点t5でセ
ンスアンプ駆動信号φseのレベルをVccにしてトランジ
スタ17をオンし、センスアンプ5を駆動して入力ノー
ド8,9の電位差を増幅する。こうして増幅された入力
ノード8,9の電位差は、トランジスタ19,20をオン
することによって出力端子から読み出される。
容量を増大させる方法として、1個のメモリセルに記憶
できる情報のビット数を増やす(所謂、多値化を行う)方
法がある。フラッシュメモリ等においては、メモリセル
を構成するトランジスタの閾値電圧を制御することによ
って上記多値化を行っている。その場合には、メモリセ
ルに保持されている情報を読み出すには2回以上のセン
ス動作が必要である。
しては2ビット)を記憶する場合を例に、読み出し動作
について説明する。図21は、1つのメモリセルに4値
を記憶する不揮発性半導体記憶装置におけるセンスアン
プ周辺のブロック図である。この場合には、4値のセン
ス動作を行うために3種類のリファレンス電圧VrefH,
VrefM,VrefLを用いる。
リファレンス電圧VrefMで、例えば、メモリセルCELL0
に記憶されている情報がセンスされる。そうした後、入
力ノードSN0の電圧が、センス結果転送信号REFonの印
加によってオンオフするトランジスタTr3によってトラ
ンジスタTr2のゲートに供給される。同様に、入力ノー
ドSN1の電圧が、センス結果転送信号REFonの印加によ
ってオンオフするトランジスタTr4によってトランジス
タTr1のゲートに供給される。こうして、入力ノードS
N0と入力ノードSN1との電圧に応じて(つまり、第1
センスアンプSA1のセンス結果に応じて)、第2セン
スアンプSA2のリファレンス電圧をVrefHとVrefL
との何れか一方に設定するのである。
装置の場合には、図19に示す不揮発性半導体記憶装置
の場合とは逆に、メモリセルCELL0を介してビット線B
Lを電流が流れる場合には保持されている情報は「1」で
あり、電流が流れない場合には保持されている情報は
「0」であるとする。
置によるセンス動作を具体的に説明する。図22は、上
記メモリセルCELL0に保持されている情報が「00」,
「01」である場合のセンス動作を示すタイミングチャ
ートである。また、図23は、上記メモリセルCELL0に
保持されている情報が「10」,「11」である場合の
センス動作を示すタイミングチャートである。
保持されている情報は「00」,「01」であるから、入
力ノードSN0はリファレンス電圧VrefM以下まではデ
ィスチャージされない。したがって、入力ノードSN0
の電圧はVccまで増大される一方、入力ノードSN1の
電圧はGNDまで低下される。そのために、センス結果
転送信号REFonがVccになるとトランジスタTr2がオン
して、第2センスアンプSA2のリファレンス電圧はV
refMよりも2ΔVだけ高いVrefHとなる。そして、メ
モリセルCELL0に保持されている情報が「01」の場合に
は、入力ノードSN2のディスチャージ電圧はリファレ
ンス電圧VrefH以下となるので、入力ノードSN2の電
圧はGNDまで低下される。これに対して、情報が「0
0」の場合には、入力ノードSN2の電圧はディスチャー
ジされないのでリファレンス電圧VrefH以下にはなら
ない。したがって、入力ノードSN2の電圧はVccまで
増大される。
電圧に応じて、以下のようにメモリセルCELL0に保持さ
れている情報が判定される。 入力ノードSN0=Vcc,入力ノードSN2=Vcc →
保持情報=「00」 入力ノードSN0=Vcc,入力ノードSN2=GND →
保持情報=「01」
LL0に保持されている情報は「10」,「11」であるから、
入力ノードSN0はリファレンス電圧VrefM以下までデ
ィスチャージされる。したがって、入力ノードSN0の
電圧はGNDまで低下される一方、入力ノードSN1の
電圧はVccまで増大される。そのために、センス結果転
送信号REFonがVccになるとトランジスタTr1がオンし
て、第2センスアンプSA2のリファレンス電圧はVre
fMよりも2ΔVだけ低いVrefLとなる。そして、メモ
リセルCELL0に保持されている情報が「11」の場合に
は、入力ノードSN2のディスチャージ電圧はリファレ
ンス電圧VrefL以下となるので、入力ノードSN2の電
圧はGNDまで低下される。これに対して、「10」の
場合には、入力ノードSN2のディスチャージ電圧はリ
ファレンス電圧VrefL以下にはならない。したがっ
て、入力ノードSN2の電圧はVccまで増大される。
の電圧に応じて、以下のようにメモリセルCELL0に保持
されている情報が判定される。 入力ノードSN0=GND,入力ノードSN2=Vcc
→ 保持情報=「10」 入力ノードSN0=GND,入力ノードSN2=GND
→ 保持情報=「11」
装置においては、メモリセルアレイのメモリセルからn
値の情報を読み出すためには、(n−1)種類のリファ
レンス電圧を持ち、(log2n)回のセンス動作を行う必要
がある。
に示す不揮発性半導体記憶装置におけるメモリセルに保
持されている情報の0,1を判定する方法には、以下の
ような問題がある。先ず、上記電流センスによる方法の
場合には、ビット線の拡散抵抗(例えば10kΩ)がメモ
リセルを構成するトランジスタのオン抵抗と同じ程度と
なるために、電流センスを行うに充分な電流値(例えば
100μA)を確保するのが難しいという問題がある。
は、上記プリチャージ電圧Vpreがリファレンス電圧Vr
efよりも高く設定してあるために、ビット線の容量(例
えば4pF)にチャージされた電荷をディスチャージす
る際に、上記ビット線の電圧Vpreがセンスアンプ5の
リファレンス電圧Vrefまで低下し(時点tx)、さらにリ
ファレンスレベルVrefよりもセンス感度ΔV以上低い
レベルまで低下するのに要する時間(時点t1〜時点t3)
だけ待つ必要がある。したがって、ディスチャージに時
間が掛かり過ぎる(例えば250nsec)という問題があ
る。
リファレンス電圧Vrefに近付ければディスチャージ時
間は短縮できる。ところが、従来の電圧発生回路では発
生される電圧のばらつきが大きいために、センス感度Δ
Vに相当する0.1V程度の精度でプリチャージ電圧Vp
reを設定するのが困難である。そのために、プリチャー
ジ電圧Vpreをリファレンス電圧Vrefにセンス感度ΔV
の差を持たせて近づけることはできず、あまりディスチ
ャージ時間の短縮には寄与しないのである。
置におけるメモリセルに保持されている多値の情報を読
み出すためには、上述したように、多種類のリファレン
ス電圧を持ち、多数回のセンス動作を行う必要がある。
したがって、従来の不揮発性半導体記憶装置におけるメ
モリセルに保持されている多値の情報を読み出す場合に
は、リファレンス電圧発生回路分だけ回路が増加すると
いう問題がある。また、図22および図23に示すよう
に、リファレンス電圧VrefL,VrefHの何れを選択す
るかの判定時間t4〜t5に20nsecが必要であり、選
択されたリファレンス電圧が安定するまでの時間t5〜
t6に10nsecが必要である。したがって、入力ノード
SN0,SN2をビット線BL0から切り離してから第2セ
ンスアンプSA2のセンス動作が終了するまでの時間t2
〜t7に55nsecを必要とし、アクセス時間の遅延をも
たらすという問題がある。
に多数の不揮発性メモリセルが接続されていてもセンス
感度およびセンス速度を損なうことのない半導体記憶装
置、および、多値化による回路増加およびアクセス時間
の増加を押さえた半導体記憶装置、並びに、上記半導体
記憶装置の読み出し方法を提供することにある。
め、請求項1に係る発明は、複数の不揮発性メモリセ
ル、ビット線およびワード線を有するメモリセルアレイ
と、上記メモリセルアレイのワード線を選択する行デコ
ーダ回路と、上記メモリセルアレイのビット線を選択す
る列デコーダ回路と、上記列デコーダ回路によって選択
されたビット線に接続されるデータ線と、第1入力端子
と上記データ線に接続される第2入力端子とを有して上
記第1入力端子と第2入力端子の電圧差を増幅するセン
スアンプと、上記第1、第2入力端子を同一電圧にプリ
チャージするプリチャージ回路と、上記データ線と第2
入力端子とを断続するスイッチング回路と、上記第2入
力端子の電圧を所定電圧だけ昇圧あるいは降圧して,上
記センスアンプのセンスレベルを設定する電圧設定回路
とを備えて、上記スイッチング回路をオンして、プリチ
ャージ後の上記第2入力端子の電圧が選択メモリセルを
介して上記所定電圧の2倍だけディスチャージあるいは
チャージするのに必要な期間が経過した後に上記スイッ
チング回路をオフし、次に上記電圧設定回路によって上
記第2入力端子を上記所定電圧だけ昇圧あるいは降圧し
た後に、上記センスアンプを駆動することを特徴として
いる。
路によってセンスアンプの第2入力端子がデータ線に接
続された後、プリチャージ回路によって第1,第2入力
端子がプリチャージされる。そして、アドレス信号に基
づいて行デコーダ回路および列デコーダ回路によって一
つの不揮発性メモリセルが選択され、この選択された不
揮発性メモリセルに接続されているビット線に上記デー
タ線が接続される。そして、選択された不揮発性メモリ
セルを介して上記第2入力端子の電圧が電圧設定回路の
昇圧電圧(または降圧電圧)の2倍だけ低下(または上昇)
するのに十分な時間が経過した後に上記スイッチング回
路によって上記第2入力端子とデータ線とが切り離さ
れ、上記電圧設定回路によって上記第2入力端子の電圧
が上記所定電圧だけ昇圧(または降圧)される。その結
果、上記選択された不揮発性メモリセルを介して上記第
2入力端子の電圧が低下(または上昇)しない場合には、
上記第2入力端子の電圧はプリチャージ電圧よりも上記
所定電圧だけ高く(または低く)なる。一方、上記第2入
力端子の電圧が低下(または上昇)した場合には、上記第
2入力端子の電圧はプリチャージ電圧よりも上記所定電
圧だけ低く(または高く)なる。
をセンス感度に相当する電圧とすることによって、上記
選択された不揮発性メモリセルの情報が「0」と「1」との
何れであっても上記第2入力端子の電圧とプリチャージ
電圧との電位差をセンス感度程度にすることが可能とな
る。したがって、上記第1入力端子のプリチャージ電圧
をそのまま上記センスアンプのリファレンス電圧として
使用でき、プリチャージレベルがリファレンスレベルま
で低下するに要する時間だけ待つ必要が無い分だけ短い
センス時間で、上記選択された不揮発性メモリセルに保
持されている情報が判定される。
記プリチャージ回路によって同一電圧にプリチャージさ
れる。したがって、上記第2入力端子の電圧とプリチャ
ージ電圧との電位差が選択された不揮発性メモリセルの
情報が 「 0 」 である場合と 「 1 」 である場合とで同じにな
り、上記選択された不揮発性メモリセルの情報が確実に
判定される。
かかる発明の半導体記憶装置において、上記メモリセル
アレイ、行デコーダ回路、列デコーダ回路およびデータ
線を含む組を2組有し、上記センスアンプの第1入力端
子と、上記第2入力端子が接続されるデータ線とは異な
るデータ線とを断続させるスイッチング回路と、上記第
1入力端子の電圧を上記所定電圧だけ昇圧あるいは降圧
して、上記センスアンプのセンスレベルを設定する電圧
設定回路と、上記第1入力端子の電圧を昇圧あるいは降
圧する電圧設定回路および上記第2入力端子の電圧を昇
圧あるいは降圧する電圧設定回路の何れか一方を選択的
に動作させる選択回路とを備えて、上記2つのスイッチ
ング回路は同じタイミングで動作することを特徴として
いる。
何れか一方のメモリセルアレイが選択された場合には、
非選択メモリセルアレイのビット線に対応するデータ線
に接続された入力端子の電圧はプリチャージ電圧に保た
れることになる。こうして、上記プリチャージ電圧に保
たれる入力端子をその時点での請求項1における第1入
力端子と見なす一方、選択メモリセルアレイのビット線
に対応するデータ線に接続される入力端子を請求項1に
おける第2入力端子と見なして、選択回路によって上記
第2入力端子側の電圧設定回路を選択的に動作させるこ
とによって、請求項1と同様にして、短いセンス時間で
上記2組のメモリセルアレイにおける選択不揮発性メモ
リセルに保持されている情報が判定される。
かかる発明の半導体記憶装置において、読み出し時に、
非選択メモリセルアレイのビット線をデータ線から切り
離すスイッチング回路を備えたことを特徴としている。
は、非選択メモリセルアレイのビット線はデータ線に接
続されない。こうして、上記非選択メモリセルアレイか
らの上記データ線側に対する外乱や干渉が完全に防止さ
れる。
かかる発明の半導体記憶装置において、上記選択回路
は、入力されたアドレス信号に基づいて、選択メモリセ
ルアレイのビット線に接続されたデータ線側の入力端子
を昇圧(または降圧)する電圧設定回路を選択して動作さ
せるようになっていることを特徴としている。
択メモリセルアレイのビット線に対応するデータ線側の
入力端子を昇圧(または降圧)する電圧設定回路が、アド
レス信号に基づいて的確に選択される。
発性メモリセル、ビット線およびワード線を有するメモ
リセルアレイと、上記メモリセルアレイのワード線を選
択する行デコーダ回路と、上記メモリセルアレイのビッ
ト線を選択する列デコーダ回路と、第1入力端子と上記
ビット線に接続される第2入力端子とを有し、上記第1
入力端子と第2入力端子との電圧差を増幅する少なくと
も2つの第1、第2センスアンプと、上記列デコーダ回
路によって選択されたビット線と上記第1、第2センス
アンプの第2入力端子とを断続するスイッチング回路
と、上記第1、第2センスアンプの第1、第2入力端子
を所定電圧にプリチャージするプリチャージ回路と、上
記第1、第2センスアンプの第2入力端子の電圧を第1
所定電圧だけ昇圧あるいは降圧して、上記第2入力端子
の電圧を設定する第1電圧設定回路と、上記第2センス
アンプの第1入力端子の電圧を第2所定電圧だけ昇圧あ
るいは降圧して、上記第2センスアンプのセンスレベル
を設定する第2電圧設定回路と、上記第2センスアンプ
の第2入力端子の電圧を第3所定電圧だけ昇圧あるいは
降圧して、上記第2センスアンプのセンスレベルを定す
る第3電圧設定回路と、上記第1センスアンプの上記第
1入力端子および第2入力端子の電圧に基づいて、上記
第2電圧設定回路および上記第3電圧設定回路の何れか
一方を選択的に動作させる選択回路とを備えて、上記ス
イッチング回路をオンして、プリチャージ後の上記第
1、第2センスアンプの第2入力端子の電圧が選択メモ
リセルを介して上記第1所定電圧の2倍だけディスチャ
ージあるいはチャージするのに必要な期間が経過した後
に上記スイッチング回路をオフし、次に上記第1電圧設
定回路によって上記第1、第2センスアンプの第2入力
端子を上記第1所定電圧だけ昇圧または降圧し、上記第
1センスアンプを駆動した後、上記選択回路によって上
記第2、第3電圧設定回路の何れか一方を動作させ、そ
の後上記第2センスアンプを駆動することを特徴として
いる。
路によって第1,第2センスアンプの第2入力端子がビ
ット線に接続された後、プリチャージ回路によって上記
第1,第2センスアンプの第1,第2入力端子がプリチャ
ージされる。そして、アドレス信号に基づいて行デコー
ダ回路および列デコーダ回路によって上記ビット線に接
続された不揮発性メモリセルが選択される。そして、選
択された不揮発性メモリセルを介して上記第1,第2セ
ンスアンプの第2入力端子の電圧が第1電圧設定回路の
昇圧電圧(または降圧電圧)の2倍だけ低下(または上昇)
するのに十分な時間が経過した後に上記スイッチング回
路によって上記第1,第2センスアンプの第2入力端子
とビット線とが切り離され、上記第1電圧設定回路によ
って上記第1,第2センスアンプの第2入力端子の電圧
が上記所定電圧だけ昇圧(または降圧)される。その結
果、上記選択された不揮発性メモリセルに保持されてい
る少なくとも2ビットを有する多値情報の上位ビットの
値に応じて、上記第1,第2センスアンプの第1,第2入
力端子の電圧の大小関係が設定される。
記第1センスアンプの増幅後の第1入力端子と第2入力
端子との電圧に基づいて、第2電圧設定回路および第3
電圧設定回路の何れか一方を選択的に動作させることに
よって、上記第2センスアンプの第1,第2入力端子の
電圧の大小関係が、上記選択された不揮発性メモリセル
に保持されている多値情報の上記上位ビットの次ビット
の値に応じて設定される。
第2入力端子の電圧に基づいて、上記選択された不揮発
性メモリセルに保持されている多値情報の上位ビットの
値が識別される。さらに、上記第2センスアンプの第
1,第2入力端子の電圧に基づいて、上記上位ビットの
次ビットの値が識別される。
は、上記プリチャージ電圧あるいはその昇圧(または降
圧)電圧をリファレンス電圧として使用する。したがっ
て、複数のリファレンス電圧を生成するリファレンス電
圧発生回路を用いずに、上記選択された不揮発性メモリ
セルに保持されている多値情報が判定される。
記載の半導体記憶装置において、上記選択回路は、上記
第1センスアンプの第1入力端子の電圧が第2入力端子
の電圧より高い場合には上記第3電圧設定回路を動作さ
せる一方、第2入力端子の電圧が第1入力端子の電圧よ
り高い場合には上記第2電圧設定回路を動作させるよう
になっていることを特徴としている。
の第1,第2入力端子の電圧の大小関係が、上記第1セ
ンスアンプの第1,第2入力端子の電圧の大小関係に基
づいて最適に設定される。
発性メモリセル、ビット線およびワード線を有するメモ
リセルアレイと、上記メモリセルアレイのワード線を選
択する行デコーダ回路と、上記メモリセルアレイのビッ
ト線を選択する列デコーダ回路と、第1入力端子と上記
ビット線に接続される第2入力端子とを有し、上記第1
入力端子と第2入力端子との電圧差を増幅する少なくと
も2つの第1、第2センスアンプと、上記列デコーダ回
路によって選択されたビット線と上記第1、第2センス
アンプの第2入力端子とを断続するスイッチング回路
と、上記第1、第2センスアンプの第1、第2入力端子
を所定電圧にプリチャージするプリチャージ回路と、上
記第1、第2センスアンプの第2入力端子の電圧を所定
電圧だけ昇圧または降圧して、上記第2入力端子の電圧
を設定する電圧設定回路と、上記第1センスアンプの第
1入力端子と上記第2センスアンプの第2入力端子との
間に介設された第1容量素子と、上記第1センスアンプ
の第2入力端子と上記第2センスアンプの第1入力端子
との間に介設された第2容量素子とを備えて、上記スイ
ッチング回路をオンして、プリチャージ後の上記第1、
第2センスアンプの第2入力端子の電圧が選択メモリセ
ルを介して上記所定電圧の2倍だけディスチャージある
いはチャージするのに必要な期間が経過した後に上記ス
イッチング回路をオフし、次に上記電圧設定回路によっ
て上記第1、第2センスアンプの第2入力端子を上記所
定電圧だけ昇圧あるいは降圧し、上記第1センスアンプ
を駆動した後、上記第1センスアンプの第1、第2入力
端子の電圧変化が、上記第1容量素子あるいは第2容量
素子を介して上記第2センスアンプの第1、第2入力端
子に伝えられ、その後上記第2センスアンプを駆動する
ことを特徴としている。
路によって第1,第2センスアンプの第2入力端子がビ
ット線に接続された後、プリチャージ回路によって上記
第1,第2センスアンプの第1,第2入力端子がプリチャ
ージされる。そして、アドレス信号に基づいて行デコー
ダ回路および列デコーダ回路によって上記ビット線に接
続された不揮発性メモリセルが選択される。そして、選
択された不揮発性メモリセルを介して上記第1,第2セ
ンスアンプの第2入力端子の電圧が電圧設定回路の昇圧
電圧(または降圧電圧)の2倍だけ低下(または上昇)する
のに十分な時間が経過した後に上記スイッチング回路に
よって上記第1,第2センスアンプの第2入力端子とビ
ット線とが切り離され、上記電圧設定回路によって上記
第1,第2センスアンプの第2入力端子の電圧が上記所
定電圧だけ昇圧(または降圧)される。
力端子の電圧が第2入力端子の電圧より高くなった場合
には、第1容量素子によって上記第2センスアンプの第
2入力端子が所定電圧だけ昇圧(または降圧)される。一
方、上記第1センスアンプの第2入力端子の電圧が第1
入力端子の電圧より高くなった場合には、第2容量素子
によって上記第2センスアンプの第1入力端子が所定電
圧だけ昇圧(または降圧)される。こうして、上記第1セ
ンスアンプの第1,第2入力端子の電圧の大小関係およ
び上記第2センスアンプの第1,第2入力端子の電圧の
大小関係が、上記選択された不揮発性メモリセルに保持
されている少なくとも2ビットを有する多値情報の上位
ビットおよび次ビットの値に応じて設定される。
第2入力端子の電圧に基づいて、上記選択された不揮発
性メモリセルに保持されている多値情報の上位ビットの
値が識別される。さらに、上記第2センスアンプの第
1,第2入力端子の電圧に基づいて、上記上位ビットの
次ビットの値が識別される。
は、上記プリチャージ電圧あるいはその昇圧(または降
圧)電圧をリファレンス電圧として使用する。したがっ
て、複数のリファレンス電圧を生成するリファレンス電
圧発生回路を用いずに、上記選択された不揮発性メモリ
セルに保持されている多値情報が判定される。また、上
記第2センスアンプの第1,第2入力端子の電圧の大小
関係は、上記第1センスアンプの第1,第2入力端子の
電圧の大小関係に基づいて、上記第1,第2容量素子に
よって短時間に設定される。したがって、上記第1,第
2センスアンプによる1回のセンス動作によって、上記
選択された不揮発性メモリセルに保持されている多値情
報が短いアクセス時間で判定される。
態により詳細に説明する。 <第1実施の形態>図1は本実施の形態の半導体記憶装
置のブロック図である。センスアンプ21は、互いの入
力端子が相手の出力端子に接続されている二つのインバ
ータ22,23を有する。そして、インバータ22の入
力ノード24には、トランジスタ26を介してデータ線
28が接続されている。さらに、データ線28にはメモ
リセルアレイ30のビット線51が列デコーダ45を介
して接続可能になっており、このビット線51にはメモ
リセルアレイ30を構成するメモリセル52が所定数ず
つ(図では1個のみ記載)接続されている。
バータ23の入力ノード25には、トランジスタ27を
介してデータ線29が接続されている。そして、データ
線29にはメモリセルアレイ31のビット線54が列デ
コーダ47を介して接続可能になっており、このビット
線54にはメモリセルアレイ31を構成するメモリセル
55が所定数ずつ(図では1個のみ記載)接続されてい
る。ここで、上記メモリセル52,55を構成するトラ
ンジスタはnチャネルトランジスタであるとする。
上記インバータ22の一方の電源端子aは、トランジス
タ32を介して電源ノード33によって動作用電源Vcc
に接続され、更にトランジスタ36を介して電源ノード
37によってプリチャージ電源Vpreに接続されてい
る。また、他方の電源端子bは、トランジスタ34を介
して電源ノード35によって接地され、更にトランジス
タ38を介して電源ノード39によってプリチャージ電
源Vpreに接続されている。同様に、インバータ23の
一方の電源端子cは、トランジスタ36を介して電源ノ
ード37によってプリチャージ電源Vpreに接続され、
更にトランジスタ32を介して電源ノード33によって
動作用電源Vccに接続されている。また、他方の電源端
子dは、トランジスタ38を介して電源ノード39によ
ってプリチャージ電源Vpreに接続され、更にトランジ
スタ34を介して電源ノード35によって接地されてい
る。
容量素子でなる昇圧回路40が接続されており、この昇
圧回路40は選択回路42の一方の出力端子に接続され
ている。同様に、インバータ23の入力ノード25には
容量素子でなる昇圧回路41が接続され、この昇圧回路
41は選択回路42の他方の出力端子に接続されてい
る。また、選択回路42の一方の入力端子にはアドレス
バス43が接続されている。ここで、昇圧回路40,4
1は上記電圧設定回路を構成する。さらに、上記アドレ
スバス43は、メモリセルアレイ30の行デコーダ44
および列デコーダ45に接続されると共に、メモリセル
アレイ31の行デコーダ46および列デコーダ47に接
続されている。
8を介してプリチャージ電源Vpreに接続されており、
データ線29はトランジスタ49を介してプリチャージ
電源Vpreに接続されている。
アドレスバス43からのアドレス信号と昇圧指示信号φ
bstとに応じて、昇圧回路40を動作させるための昇圧
信号φbst0あるいは昇圧回路41を動作させるための
昇圧信号φbst1の何れか一方のレベルを変化させる。
図2に上記選択回路42の構成の一例を示すが、これに
限定されるものではない。
つのNANDゲート61,62と3つのインバータ63
〜65とで構成される。上記NANDゲート61の第1
の入力端子には昇圧指示信号φbstが入力され、第2の
入力端子にはアドレス信号(例えば、行アドレス信号)の
最上位ビットAY0がインバータ63を介して入力され
る。一方、NANDゲート62の第1の入力端子には昇
圧信号φbstが入力され、第2の入力端子には行アドレ
ス信号の最上位ビットAY0が入力される。そして、N
ANDゲート61からの出力信号はインバータ64を介
して昇圧信号φbst0として出力される。一方、NAN
Dゲート62からの出力信号はインバータ65を介して
昇圧信号φbst1として出力される。
ビットAY0のレベルが“H"のときに昇圧指示信号φb
stのレベルが“H"になると、昇圧信号φbst1のレベル
が“H"となって昇圧回路41が動作する。これに対し
て、行アドレス信号の最上位ビットAY0のレベルが
“L"のときに昇圧指示信号φbstのレベルが“H"にな
ると、昇圧信号φbst0のレベルが“H"となって昇圧回
路40が動作するのである。
では、メモリセルを構成するnチャネルトランジスタの
ゲート電圧に印加される電圧のレベルを“H"にした(メ
モリセルを選択した)際に上記トランジスタ(ビット線)
を電流が流れるか否かを検知することによって、上記メ
モリセルに保持されている情報が「1」であるか「0」であ
るかを判定する。以下、上記構成の半導体記憶装置にお
ける読み出し時の動作について詳細に説明する。尚、本
実施の形態における読み出しは電圧センス法により、図
4にそのタイミングチャートを示す。また、説明の便宜
上、以下の説明においては、電流が流れた場合を情報
「0」とし、電流が流れない場合を情報「1」とする。ま
た、メモリセルアレイ30の方が選択され、メモリセル
アレイ31の方が選択されない場合を想定する。
ャージ信号φpreおよび切り離し信号φcutを動作用電源
電圧Vccにしてトランジスタ48,49,36,38,2
6,27をオンにし、インバータ22,23の入力ノード
24,25および電源端子a〜dがプリチャージ電圧Vp
reに充電されているものとする。
φpreのレベルをGNDに落として、トランジスタ36,
38,48,49がオフされる。次に、時点t1で、上記
アドレスバス43からの行アドレス信号に応じて、行デ
コーダ44によって、一つのメモリセルアレイ30のワ
ード線53が選択される。さらに、列アドレス信号に応
じて、列デコーダ45によってメモリセルアレイ30の
ビット線51が選択されて、選択ワード線53に接続さ
れたメモリセル52が選択されると共に、ビット線51
とデータ線28が接続される。同様に、列デコーダ47
によって選択されたメモリセルアレイ31のビット線5
4とデータ線29が接続される。そうすると、上記選択
されたメモリセル52に保持されている情報が「1」であ
れば、プリチャージ電圧Vpreに充電されているデータ
線28および入力ノード24の電圧は、図4において破
線で示すようにそのまま保持される。ところが、選択さ
れたメモリセル52に保持されている情報が「0」であれ
ば、プリチャージ電圧Vpreに充電されているデータ線
28および入力ノード24の電荷が上記選択メモリセル
52を介してディスチャージされるので、データ線28
および入力ノード24の電圧は図4において実線で示す
ように低下し始める。一方、非選択メモリセルアレイ3
1のビット線54に接続されたデータ線29および入力
ノード25のプリチャージ電圧Vpreはそのまま保持さ
れる。
の選択メモリセル52の情報が「0」であるために入力ノ
ード24の電圧が低下し始めて、プリチャージ電圧Vpr
eから上記センスアンプ感度ΔVの2倍程度低下した時
点t2において、切り離し信号φcutのレベルをGNDに
落としてトランジスタ26,27をオフにし、センスア
ンプ21をデータ線28,29から切り離す。
42に供給される昇圧指示信号φbstのレベルを“H"に
する。そうすると、メモリセルアレイ30上のメモリセ
ル52を選択する際に供給された行アドレス信号の最上
位ビットAY0に基づいて、上述のようにして、選択さ
れているメモリセルアレイ30側の昇圧回路40を動作
させるための昇圧信号φbst0のレベルが“H"となる。
その結果、上記入力ノード24の電圧がΔVだけ昇圧さ
れて、図4に実線で示すように、入力ノード24の電圧
はセンスアンプ21のリファレンスレベルとなる入力ノ
ード25の電圧VpreよりもΔVだけ低くなる。
e#のレベルをGNDにしてトランジスタ32をオンし
た後、時点t5においてセンスアンプ駆動信号φseのレ
ベルを動作用電源の電圧Vccにしてトランジスタ34を
オンして、センスアンプ21を駆動する。そうすると、
図4において実線で示すように、入力ノード24と入力
ノード25との電位差ΔVが電圧Vccまで増幅されるの
である。
30の選択メモリセルの情報が「1」であるために入力ノ
ード24の電圧がプリチャージ電圧Vpreを保持してい
る場合には、時点t2において切り離し信号φcutのレベ
ルをGNDに落としてセンスアンプ21をデータ線2
8,29から切り離した後に、時点t3において昇圧回路
40が動作されて入力ノード24の電圧がΔVだけ昇圧
されると、図4に破線で示すように、センスアンプ21
のリファレンスレベルとなる入力ノード25の電圧Vpr
eよりもΔVだけ高くなる。
プ駆動信号φse#のレベルをGNDにし、時点t5にお
いてセンスアンプ駆動信号φseのレベルを電圧Vccにし
てセンスアンプ21を駆動した場合には、図4において
破線で示すように、入力ノード24と入力ノード25と
の電位差ΔVが電圧Vccまで増幅されるのである。
作について詳細に述べる。尚、本実施の形態におけるセ
ンスアンプ21の具体的回路は図3に示す如くであると
するが、これに限定されるものではない。また、上述し
たように、時点t0までに、インバータ22,23の電源
端子a〜dはプリチャージ電圧Vpreに充電されてい
る。
ャージ電圧Vpre(リファレンスレベル)であり、入力ノ
ード24の電圧が“Vpre−ΔV(保持情報が「0」)"で
ある場合を考える。この場合、上記トランジスタ66,
68は何れもオンしているが、トランジスタ66の方が
ゲート電圧がより低いために流れる電流も多く、入力ノ
ード25の電圧の方が入力ノード24の電圧よりもより
早く電圧VCCになる。その結果、トランジスタ68はト
ランジスタ66よりも早くオフ状態となり、入力ノード
24の電圧はVCCに到達することはない。
すると入力ノード24だけがディスチャージされ、入力
ノード25との電位差が電圧VCCとなる。
ャージ電圧Vpre(リファレンスレベル)であり、入力ノ
ード24の電圧が“Vpre+ΔV(保持情報が「1」)"で
ある場合にも同様にして、入力ノード24と入力ノード
25との電位差が電圧Vccとなる。
ド25との電位差が増幅された後、読み出し信号φout
のレベルを電圧Vccにしてトランジスタ57,58をオ
ンし、出力端子59,60から電圧Vccの電位差を有す
る入力ノード24,25の電位を検出して両電位を比較
する。そして、 入力ノード24の電位<入力ノード25の電位 であれば、選択メモリセル52を介してビット線51を
電流が流れたので、選択メモリセル52に保持されてい
る情報は「0」であると判定する。また、 入力ノード24の電位>入力ノード25の電位 であれば、選択メモリセル52を介してビット線51を
電流が流れないので、選択メモリセルに保持されている
情報は「1」であると判定するのである。
記選択メモリセル52に保持されている情報が「0」の場
合には、入力ノード24がディスチャージされてプリチ
ャージ電圧Vpreからセンス感度ΔVの2倍だけ低下し
た後、選択回路42と昇圧回路40との動作によって入
力ノード24の電圧をΔVだけ昇圧する。一方、上記保
持されている情報が「1」である場合には、入力ノード2
4のプリチャージ電圧Vpreを選択回路42と昇圧回路
40との動作によってそのままΔVだけ昇圧する。した
がって、何れの場合であっても、入力ノード24の電圧
とリファレンス側の入力ノード25の電圧とにセンス感
度ΔVの電位差を持たせることができるのである。
ャージレベルVpreをそのままセンスアンプ21のリフ
ァレンスレベルとして用いることができ、従来の電圧セ
ンスの場合のように、センスアンプ21による電圧セン
スの際に入力ノード24のプリチャージレベルVpreが
リファレンスレベルまで落ちる(この場合のディスチャ
ージ電圧は例えば1.5V〜2.3V)まで待つ必要がな
く、その分(図10における時間T(例えば220nse
c))だけセンスアンプ21のセンス時間を短縮できるの
である。具体的には、上記センスアンプ21のセンス感
度ΔVを0.1Vとし、ビット線容量を4pFとする
と、ディスチャージ時間(図4における時点t1〜時点t
2の時間)は50nsecとなる。このことにより、従来の
ディスチャージ時間250nsecよりも大幅に(約1/5)
短縮されていることが実証される。
チャージ電圧2ΔVはセンス感度の2倍程度(例えば、
0.2V)となる。したがって、本半導体記憶装置は少な
い電流で動作可能であり、且つ、ディスチャージ時間が
短くなってセンス速度を損なうことがないのである。
昇圧する際の昇圧電位ΔVは、昇圧回路40,41を構
成する容量素子の容量値を回路形成時のマスク変更や回
路形成後のスイッチ回路の切り換え等によって、あるい
は、昇圧信号φbst0と昇圧信号φbst1との“H"レベ
ルの電圧を変えることによって容易に設定できる。その
際の上記容量値は、例えば0.01pF〜0.04pFで
ある。こうして設定される昇圧電位ΔVは、プリチャー
ジ電圧Vpreよりもセンス感度ΔV分だけ低いリファレ
ンス電圧を生成するリファレンス電源を別途設けるより
も遥かに精度がよく、動作用電源Vccへの依存性も少な
い。尚、上記容量素子は、2層のポリシリコンの間に挟
まれた酸化膜で形成してもよいし、MOS(金属酸化膜
半導体)キャパシタを用いてもよい。
ット線に多数のメモリセルが接続されているためにビッ
ト線抵抗が大きくても、少ない電流で充分なセンス感度
を高速(例えば、時点t1からセンス完了までを80nse
c)で確保することができるのである。
0の方が選択された場合を想定して説明しているが、メ
モリセルアレイ31の方が選択された場合も同様にし
て、データ線28,29および電源端子a〜dの充電、
メモリセルアレイ31のワード線56の選択、メモリセ
ルアレイ31のビット線54とデータ線29との接続、
メモリセルアレイ30のビット線51とデータ線28と
の接続、センスアンプ21のデータ線28,29からの
切り離し、入力ノード25の昇圧、センスアンプ21に
よる入力ノード24と入力ノード25との電位差の増幅
を行えばよい。
レス信号に応じて例えば列デコーダ47によって非選択
側のメモリセルアレイ31のビット線54とデータ線2
9とを接続し、ビット線51,54の拡散リーク等も考
慮して、センスアンプ21の両側の電気的な均衡を図っ
ている。これに対して、列デコーダ47を請求項4のス
イッチング回路として機能させることによって非選択側
のビット線54とデータ線29とが接続されないように
して、非選択側のメモリセルアレイ31からのデータ線
29側に対する外乱や干渉を防止するようにしても差し
支えない。尚、こうすることによって、さらに消費電力
を削減できる。
メモリセルアレイ30,31が存在する場合を例に説明
しているが、図5に示すようにメモリセルアレイは1つ
であっても構わない。尚、図5におけるセンスアンプ7
1,トランジスタ76,トランジスタ77,データ線78,
データ線79,メモリセルアレイ80,昇圧回路90,選
択回路92,アドレスバス93,行デコーダ94,列デコ
ーダ95,トランジスタ98,トランジスタ99,トラン
ジスタ107およびトランジスタ108は、図1におけ
るセンスアンプ21,トランジスタ26,トランジスタ2
7,データ線28,データ線29,メモリセルアレイ30,
昇圧回路40,選択回路42,アドレスバス43,行デコ
ーダ44,列デコーダ45,トランジスタ48,トランジ
スタ49,トランジスタ57およびトランジスタ58と
同じ構成を成しており、同様に動作する。但し、選択回
路92は、昇圧回路90のみを選択する。
ル52,55,…のトランジスタはnチャネルトランジス
タであって、当該メモリセル52,55,…が選択される
と、当該メモリセル52,55,…に保持されている情報
が「0」である場合には、データ線28,29,78がデ
ィスチャージされるようにしている。しかしながら、こ
の発明は、これに限定されるものではなく、メモリセル
のトランジスタがpチャネルトランジスタであって、メ
モリセルが選択されると、当該メモリセルに保持されて
いる情報が「1」である場合には、対応するデータ線が
チャージされるようなメモリセルアレイの場合であって
も適用可能である。但し、その場合には、センスアンプ
の入力ノードの電圧をセンス感度ΔVだけ昇圧せずに、
反対に降圧する必要がある。 <第2実施の形態>
pチャネルトランジスタである場合の半導体記憶装置の
ブロック図である。センスアンプ111,トランジスタ
116,トランジスタ117,データ線118,データ線
119,アドレスバス133,行デコーダ134,列デコ
ーダ135,行デコーダ136,列デコーダ137,トラ
ンジスタ138,トランジスタ139,トランジスタ14
7およびトランジスタ148は、図1におけるセンスア
ンプ21,トランジスタ26,トランジスタ27,データ
線28,データ線29,アドレスバス43,行デコーダ4
4,列デコーダ45,行デコーダ46,列デコーダ47,ト
ランジスタ48,トランジスタ49,トランジスタ57お
よびトランジスタ58と同じ構成を成しており、同様に
動作する。
20,121を構成するメモリセル142,145のトラ
ンジスタは、pチャネルトランジスタである。また、セ
ンスアンプ111の入力ノード114には、容量素子で
なる降圧回路130が接続されており、この降圧回路1
30は選択回路132の一方の出力端子に接続されてい
る。同様に、入力ノード115には、容量素子でなる降
圧回路131が接続されており、この降圧回路131は
選択回路132の他方の出力端子に接続されている。上
記選択回路132は、読み出し動作時には、アドレスバ
ス133からのアドレス信号と降圧指示信号φbstとに
応じて、降圧回路130を動作させるための降圧信号φ
bst0#あるいは降圧回路131を動作させるための降
圧信号φbst1#の何れか一方のレベルを変化させる。
すなわち、上記降圧回路130,131で、上記電圧設
定回路を構成するのである。
図7に示すように、図2に示す構成にインバータ15
3,154を追加した構成を有しており、図2のインバ
ータ64に相当するインバータ151の後段にはインバ
ータ153を接続する一方、図2のインバータ65に相
当するインバータ152の後段にはインバータ154を
接続している。この選択回路132は、上記行アドレス
信号の最上位ビットAY0のレベルが“H"のときに降
圧指示信号φbstのレベルが“H"になると、降圧信号φ
bst1#のレベルが“L"となって降圧回路131が動作
する。これに対して、行アドレス信号の最上位ビットA
Y0のレベルが“L"のときに降圧指示信号φbstのレベ
ルが“H"になると、降圧信号φbst0#のレベルが
“L"となって上記降圧回路130が動作するのであ
る。
において、図8のタイミングチャートのように動作す
る。この場合、電流が流れた場合が情報「1」となり、電
流が流れない場合が情報「0」となる。上記選択メモリセ
ル142に保持されている情報が「1」の場合には、上記
入力ノード114がチャージされてプリチャージ電圧V
preからセンス感度ΔVの2倍だけ上昇した後、選択回
路132と降圧回路130との動作によって入力ノード
114の電圧をΔVだけ降圧する。一方、上記保持され
ている情報が「0」である場合には、入力ノード114の
プリチャージ電圧Vpreを選択回路132と降圧回路1
30との動作によってそのままΔVだけ降圧する。した
がって、何れの場合であっても、入力ノード114の電
圧とリファレンス側の入力ノード115の電圧とにセン
ス感度ΔVの電位差が生ずるのである。上述の動作は、
選択メモリセルアレイがメモリセルアレイ121である
場合も同様である。また、一方のメモリセルアレイ12
0のみを有する場合(図5相当)も同様である。
スアンプ111を駆動する際に、時点t4でセンスアン
プ駆動信号φseのレベルを動作用電源の電圧Vccにした
後、時点t5でセンスアンプ駆動信号φse#のレベルを
GNDにしており、図1の実施の形態の場合とは逆にな
っている。センスアンプ駆動信号φse(図3においてセ
ンスアンプ21を構成するnチャネルトランジスタ6
7,69側の電源端子b,dをGNDに接続する信号)
と、センスアンプ駆動信号φse#(図3においてセンス
アンプ21を構成するpチャネルトランジスタ66,6
8側の電源端子a,cを動作用電源Vccに接続する信号)
との何れを先に能動レベルにするかは、プリチャージ電
圧Vpreの電位に依存する。すなわち、プレチャージ電
圧Vpreの電位が動作用電源Vccに近ければセンスアン
プ駆動信号φseを先に能動レベルにする一方、GNDに
近ければセンスアンプ駆動信号φse#を先に能動レベル
にすることによって、センスアンプの感度が良くなり、
動作マージンが向上するのである。
1(71,111)は、図1,図5および図6の構成に限定
されるものではない。要は、入力ノード24(74,11
4)と入力ノード25(75,115)の電位差を検出して
増幅する差動増幅器であればよい。
化による回路増加を押さえた半導体記憶装置に関する。
図9は、本実施の形態における半導体記憶装置のメモリ
セルアレイとセンスアンプを中心とした回路図である。
を構成するトランジスタのドレインに接続されたビット
線BL0,BL2,…(以下、偶数ビット線と言う)の夫々
は、ビット線切り離し信号CUT0によってオンオフされる
トランジスタ162,163,…を介して第1センスアン
プSA1,…の入力ノードSN0,…に接続されている。ま
た、上記トランジスタのソースに接続されたビット線B
L1,BL3,…(以下、奇数ビット線と言う)の夫々は、
ビット線切り離し信号CUT1によってオンオフされるトラ
ンジスタ164,…を介して第2センスアンプSA2,…
の入力ノードSN2,…に接続されている。
ードSN2とは、ビット線切り離し信号CUT0によってオ
ンオフされるトランジスタ165を介して接続されてい
る。また、入力ノードSN0と奇数ビット線BL1とは、
ビット線切り離し信号CUT1によってオンオフされるトラ
ンジスタ166を介して接続されている。他の偶数ビッ
ト線BL2,…と入力ノードとの間や入力ノードと奇数ビ
ット線BL3,…との間も同様に、ビット線切り離し信号
CUT0,CUT1によってオンオフされるトランジスタを介し
て接続されている。尚、RDは行デコーダであり、CD
は列デコーダである。
る昇圧回路C2とトランジスタ167とを介して、昇圧
信号BST1の入力ラインが接続されている。そして、トラ
ンジスタ167のゲートには、センス結果転送信号REFo
nによってオンオフされるトランジスタ168を介し
て、第1センスアンプSA1の入力ノードSN1が接続さ
れている。また、上記第2センスアンプSA2の入力ノ
ードSN3には、容量素子でなる昇圧回路C3とトランジ
スタ169とを介して昇圧信号BST1の入力ラインが接続
されている。そして、トランジスタ169のゲートは、
センス結果転送信号REFonによってオンオフされるトラ
ンジスタ170を介して入力ノードSN0に接続されて
いる。
昇圧回路C0を介して昇圧信号BST0の入力ラインに接続
されている。また、入力ノードSN2は、容量素子でな
る昇圧回路C1を介して昇圧信号BST0の入力ラインに接
続されている。さらに、上記第1センスアンプSA1の
入力ノードSN0,SN1および第2センスアンプSA2の
入力ノードSN2,SN3には、プリチャージ信号PREによ
ってオンオフされるトランジスタ171〜174を介し
てプリチャージ電圧Vpreが供給される。
感度をΔVとした場合に、昇圧回路C0,C1は、第1,第
2センスアンプSA1,SA2の電圧センス側の入力ノー
ドである入力ノードSN0,SN2の電圧を3ΔVだけ昇
圧する。また、昇圧回路C2は入力ノードSN2を2ΔV
だけ昇圧する。これに対して、上記昇圧回路C3は、第
2センスアンプSA2のリファレンス側の入力ノードで
ある入力ノードSN3の電圧を2ΔVだけ昇圧する。す
なわち、上記昇圧回路C0,C1で請求項6における上記
第1電圧設定回路を構成し、昇圧回路C2で上記第3電
圧設定回路を構成し、昇圧回路C3で上記第2電圧設定
回路を構成する。また、トランジスタ167〜170で
請求項6における上記選択回路を構成するのである。
た第1センスアンプSA1および奇数ビット線BL3,…
に接続された第2センスアンプSA2等も、上記偶数ビ
ット線BL0および奇数ビット線BL1に接続されるセン
スアンプSA1,SA2等の場合と同様に構成されてい
る。
ている情報は4値(2ビット)であるとする。また、説明
の便宜上、上記メモリセルCELLを構成するトランジスタ
の閾値電圧が高く、電流が流れない状態を情報「00」
とし、順次閾値電圧が低くなって流れる電流量が増える
に従って、情報「01」,「10」,「11」とする。ま
た、選択されたメモリセルをCELL0とする。したがっ
て、ワード線WL0の電圧レベルは“H"であり、ワード
線WL1〜WLn,ビット線切り離し信号CUT1およびディ
スチャージ信号DIS1の電圧レベルは“L"に保持され
る。
読み出し動作について、図10のタイミングチャートに
従って詳細に説明する。尚、図11は、図10に示す動
作時における各入力ノードの電圧を示す。ここで、上記
ビット線切り離し信号CUT0のレベルはVccになってお
り、トランジスタ162,165,163,…はオンとな
って入力ノードSN0,SN2はビット線BL0に接続され
ているものとする。また、既にプリチャージ信号PREの
レベルをVccにして、第1センスアンプSA1の入力ノ
ードSN0,SN1、第2センスアンプSA2の入力ノード
SN2,SN3、および、ビット線BL0への充電が開始さ
れているものとする。
REのレベルをGNDに落として、入力ノードSN0〜S
N3およびビット線BL0に対するプリチャージを終了す
る。次に、時点t1で、上記ディスチャージ信号DIS0の
レベルをVccにして、ビット線BL1をグランド電圧Vs
sに接続する。そうすると、メモリセルCELL0に保持され
ている情報が「00」の場合には、ビット線BL0およ
び入力ノードSN0,SN2はディスチャージされず、図
11(a)および図11(b)に示すようにプリチャージ電圧
Vpreを保つ。これに対して、情報が「01」,「1
0」,「11」の場合には、ビット線BL0および入力ノ
ードSN0,SN2は上記情報に応じてディスチャージさ
れて、図11(c)〜図11(h)に示すようにプリチャージ
電圧Vpreから降下し始める。
ードSN0,SN2の電圧が、メモリセルCELL0の保持情報
が「01」の場合には2ΔVだけ(図11(c),(d)参
照)、「10」の場合には4ΔVだけ(図11(e),(f)参
照)、「11」の場合には6ΔVだけ(図11(g),(h)参
照)、プリチャージ電圧Vpreよりも低下した時点t2
で、ビット線切り離し信号CUT0をGNDにして入力ノー
ドSN0,SN2をビット線BL0から切り離す。
Vccにして昇圧回路C0および昇圧回路C1を動作させ
て、図11(a)〜図11(h)に示すように、入力ノードS
N0,SN2の電圧を3ΔV(最大ディスチャージ電圧6Δ
Vの1/2)だけ昇圧する。そうすると、上記情報が「0
0」,「01」であってディスチャージ電圧が2ΔV以
下である場合には、入力ノードSN0,SN2の電圧は、
リファレンス電圧としての入力ノードSN1,SN3の電
圧(つまり、プリチャージ電圧Vpre)よりも高くなる。
これに対して、上記情報が「10」,「11」であって
ディスチャージ電圧が4ΔV以上である場合には、入力
ノードSN0,SN2の電圧は、リファレンス電圧として
のプリチャージ電圧Vpreよりも低くなる。
をVccにした後、時点t5でセンス信号SEN0のレベルを
GNDにして、第1センスアンプSA1を駆動する。そ
うすると、図11(a),図11(c),図11(e),図11(g)
に示すように、入力ノードSN0と入力ノードSN1との
電位差が電圧Vccまで増幅される。但し、上記情報が
「00」,「01」である場合には、 入力ノードSN0の電圧 > 入力ノードSN1の電圧 であり、上記情報が「10」,「11」である場合には、 入力ノードSN0の電圧 < 入力ノードSN1の電圧 である。尚、上記時点t3〜t5での動作は第1実施の形
態における図4の時点t3〜t5の動作と同じである。
了した時点t6で、センス結果転送信号REFonのレベルを
Vccにして、入力ノードSN0,SN1の電圧に応じて
(つまり第1センスアンプSA1のセンス結果に応じ
て)、入力ノードSN2,SN3のうちの何れの入力ノード
を昇圧するかを設定する。ここで、図11(b)および図
11(d)に示すように、上記情報が「00」,「01」の
場合には、時点t6においては入力ノードSN2の方が入
力ノードSN3よりも電圧が高い。したがって、入力ノ
ードSN2を昇圧しても情報「00」と情報「01」とを
識別できない。そこで、入力ノードSN3の方(つまり、
リファレンス電圧の方)を昇圧する。これに対して、図
11(f)および図11(h)に示すように、上記情報が「1
0」,「11」の場合には、時点t6においては入力ノー
ドSN3の方が入力ノードSN2よりも電圧が高い。した
がって、入力ノードSN3を昇圧しても情報「10」と
情報「11」とを識別できない。そこで、入力ノードS
N2の方を昇圧するのである。
ベルをVccにして昇圧回路C2および昇圧回路C3を動作
させる。その場合、図11(a)および図11(c)に示すよ
うに、上記情報が「00」,「01」の場合には、入力ノ
ードSN0のレベルが“H"であり、入力ノードSN1の
レベルが“L"であるので、トランジスタ169がオン
する一方、トランジスタ167がオフする。したがっ
て、昇圧回路C3によってトランジスタ169を介して
入力ノードSN3が2ΔVだけ昇圧される。そうする
と、図11(b)に示すように、上記情報が「00」の場
合には、入力ノードSN2の電圧は入力ノードSN3(リ
ファレンス電圧)よりも高くなる。一方、図11(d)に示
すように、上記情報が「01」の場合には、入力ノード
SN2の電圧は入力ノードSN3(リファレンス電圧)より
も低くなる。
1」の場合には、入力ノードSN0のレベルが“L"であ
り、入力ノードSN1のレベルが“H"であるのでトラン
ジスタ167の方がオンする。したがって、昇圧回路C
2によってトランジスタ167を介して入力ノードSN2
が2ΔVだけ昇圧されることになる。そうすると、図1
1(f)に示すように、上記情報が「10」の場合には、
入力ノードSN2の電圧は入力ノードSN3(リファレン
ス電圧)よりも高くなる。一方、図11(h)に示すよう
に、上記情報が「11」の場合には、入力ノードSN2
の電圧は入力ノードSN3(リファレンス電圧)よりも低
くなる。
をVccにした後、時点t9でセンス信号SEN1のレベルを
GNDにして、第2センスアンプSA2を駆動する。そ
うすると、図11(b),図11(d),図11(f),図11(h)
に示すように、入力ノードSN2と入力ノードSN3との
電位差が電圧Vccまで増幅される。但し、上記情報が
「00」,「10」である場合には、 入力ノードSN2の電圧 > 入力ノードSN3の電圧 であり、上記情報が「01」,「11」である場合には、 入力ノードSN2の電圧 < 入力ノードSN3の電圧 である。
終了した時点t10で列選択信号CSELのレベルをVccにし
て、入力ノードSN0,SN1,SN2,SN3をデータ線1
75に接続する。そして、入力ノードSN0,SN1,SN
2,SN3の電圧を読み出すことによって、メモリセルCEL
L0に保持された情報の読み出し動作を終了する。
れた入力ノードSN0,SN1,SN2,SN3の電圧に基づ
くメモリセルCELL0に保持された情報の判定は、次のよ
うに行われる。 第1センスアンプSA1 第2センスアンプSA2 情報 SN0:H,SN1:L SN2:H,SN3:L → 「00」 SN0:H,SN1:L SN2:L,SN3:H → 「01」 SN0:L,SN1:H SN2:H,SN3:L → 「10」 SN0:L,SN1:H SN2:L,SN3:H → 「11」 図12は、上記第2センスアンプSA2の入力ノードS
N2の電圧の入力ノードSN3の電圧(リファレンス電圧)
に対する相対値を示す。ここで、昇圧回路C0による入
力ノードSN0の昇圧動作は昇圧回路C1による入力ノー
ドSN2の昇圧動作と同じである。この図より、昇圧回
路C0,C1による昇圧動作によって情報「00」,「01」
と情報「10」,「11」とを(つまり、連続する2ビット
のうちの上位ビットの「0」,「1」を)識別可能になり、
昇圧回路C2,C3による昇圧動作によって情報「00」,
「10」と情報「01」,「11」とを(つまり、上記上位
ビットの次のビットの「0」,「1」)を識別可能になる様
子がよく分かる。
記メモリセルCELL0が選択されて、第1,第2センスアン
プSA1,SA2の入力ノードSN0,SN2の電圧が選択メ
モリセルCELL0の保持情報に応じた電圧だけプリチャー
ジ電圧Vpreよりも低下した後、昇圧回路C0,C1の動作
によって入力ノードSN0,SN2の電圧を最大ディスチ
ャージ電圧の1/2(3ΔV)だけ昇圧する。こうして、
上記保持情報が「00」,「01」である場合の入力ノー
ドSN0の電圧をプリチャージ電圧Vpreよりも高くし
て、第1センスアンプSA1によって、保持情報の上位
ビットの「0」と「1」とを識別する。次に、上記保持情報
の上位ビットが「0」の場合(つまり、入力ノードSN0の
電圧>入力ノードSN1の電圧の場合)には、昇圧回路C
3の動作によって、第2センスアンプSA2のリファレン
ス側の入力ノードSN3の電圧を2ΔVだけ昇圧する。
一方、上記保持情報の上位ビットが「1」の場合(つま
り、入力ノードSN0の電圧<入力ノードSN1の電圧の
場合)には、昇圧回路C2の動作によって、第2センスア
ンプSA2の電圧センス側の入力ノードSN2の電圧を2
ΔVだけ昇圧する。こうして、上記保持情報が「00」,
「10」である場合の入力ノードSN2の電圧をリファレ
ンス電圧よりも高くして、第2センスアンプSA2によ
って、保持情報の上記上位ビットの次ビットの「0」と
「1」とを識別する。
第1センスアンプSA1では入力ノードSN1のプリチャ
ージ電圧Vpreをそのままリファレンス電圧として用
い、第2センスアンプSA2では、入力ノードSN3のプ
リチャージ電圧Vpreをそのままあるいは2ΔVだけ昇
圧した電圧をリファレンス電圧として用いるることがで
きる。したがって、従来の不揮発性半導体記憶装置のよ
うに、3つのリファレンス電圧発生回路で発生された3
種類のリファレンス電圧を用いる事なく4値の保持情報
を読み出すことができる。したがって、本実施の形態に
よれば、多値化による回路の増加を押さえた半導体記憶
装置を提供できるのである。
化によるアクセス時間の増加を押さえた半導体記憶装置
に関する。図13は、本実施の形態における半導体記憶
装置のメモリセルアレイとセンスアンプを中心とした回
路図である。メモリセルアレイ180,第1センスアン
プSA1,第2センスアンプSA2,トランジスタ181〜
185,トランジスタ186〜189,行デコーダRD,
列デコーダCDは、図9に示す第3実施の形態の半導体
記憶装置におけるメモリセルアレイ161,第1センス
アンプSA1,第2センスアンプSA2,トランジスタ16
2〜166,トランジスタ171〜174,行デコーダR
D,列デコーダCDと同じ構成を成しており、同様に動
作する。
SN0には、容量素子でなる昇圧回路C0を介して昇圧信
号BST0の入力ラインが接続されている。同様に、入力ノ
ードSN2には、容量素子でなる昇圧回路C1を介して昇
圧信号BST0の入力ラインが接続されている。また、入力
ノードSN1は、容量素子でなる昇圧回路C2を介して入
力ノードSN2に接続されている。同様に、入力ノード
SN0は、容量素子でなる昇圧回路C3を介して入力ノー
ドSN3に接続されている。
感度をΔVとした場合に、昇圧回路C0,C1は、第1,第
2センスアンプSA1,SA2の電圧センス側の入力ノー
ドである入力ノードSN0,SN2の電圧を3ΔVだけ昇
圧する。これに対して、昇圧回路C3は、入力ノードS
N0の電圧が増大すると第2センスアンプSA2のリファ
レンス側の入力ノードSN3の電圧を2ΔVだけ昇圧す
る。同様に、昇圧回路C2は、入力ノードSN1の電圧が
増大すると第2センスアンプSA2の電圧センス側の入
力ノードSN2の電圧を2ΔVだけ昇圧する。すなわ
ち、上記昇圧回路C0,C1で、請求項8における電圧設
定回路を構成するのである。
選択メモリセルをCELL0とし、ワード線WL0の電圧レベ
ルは“H"であり、ワード線WL1〜WLn,ビット線切り
離し信号CUT1およびディスチャージ信号DIS1の電圧レベ
ルは“L"に保持されているとする。
読み出し動作について、図14のタイミングチャートに
従って詳細に説明する。尚、図15は、図14に示す動
作時における各入力ノードの電圧を示す。ここで、上記
ビット線切り離し信号CUT0のレベルはVccになってお
り、トランジスタ181,184,182,…はオンとな
って入力ノードSN0,SN2はビット線BL0に接続され
ているものとする。また、既にプリチャージ信号PREの
レベルをVccにして、第1センスアンプSA1の入力ノ
ードSN0,SN1、第2センスアンプSA2の入力ノード
SA2,SA3、および、ビット線BL0への充電が開始さ
れているものとする。
で入力ノードSN0〜SN3およびビット線BL0に対す
るプリチャージを終了し、時点t1でビット線BL1をグ
ランド電圧Vssに接続する。そして、上記ビット線BL
0および入力ノードSN0,SN2の電圧が、メモリセルCE
LL0の保持情報が「01」の場合には2ΔV、「10」の
場合には4ΔV、「11」の場合には6ΔVだけ、プリ
チャージ電圧Vpreよりも低下した時点t2で、入力ノー
ドSN0,SN2をビット線BL0から切り離す。
回路C1を動作させて、図15(a)〜図15(h)に示すよ
うに、入力ノードSN0,SN2の電圧を3ΔV(最大ディ
スチャージ電圧6ΔVの1/2)だけ昇圧する。その結
果、上記情報が「00」,「01」の場合には、入力ノード
SN0,SN2の電圧は、リファレンス電圧としての入力
ノードSN1,SN3の電圧(つまり、プリチャージ電圧
Vpre)よりも高くなる。これに対して、上記情報が「1
0」,「11」の場合には、入力ノードSN0,SN2の電圧
は、リファレンス電圧としてのプリチャージ電圧Vpre
よりも低くなる。
ルをVccにして、第1センスアンプSA1のpチャネル
トランジタP0,P1側だけを動作させる。そうすると、
図15(a),図15(c)に示すように、上記情報が「00」,
「01」の場合には、入力ノードSN0の電圧がリファレ
ンス電圧としてのプリチャージ電圧Vpreよりも高いた
めに、入力ノードSN0側の電圧の方が急激に増大す
る。これに対して、図15(e),図15(g)に示すよう
に、上記情報が「10」,「11」の場合には、入力ノー
ドSN0の電圧がリファレンス電圧としてのプリチャー
ジ電圧Vpreよりも低いために、入力ノードSN1側の電
圧の方が急激に増大する。
pチャネルトランジタP0,P1によるセンス動作が開始
すると、入力ノードSN0,SN1の電圧変化が第2セン
スアンプSA2の入力ノードSN2,SN3に伝えられる。
例えば、上記情報が「00」,「01」であって入力ノー
ドSN0の電圧が増大した場合には、昇圧回路C3によっ
て入力ノードSN3の電圧が2ΔVだけ昇圧される。ま
た、上記情報が「10」,「11」であって入力ノードS
N1の電圧が増大した場合には、昇圧回路C2によって入
力ノードSN2の電圧が2ΔVだけ昇圧される。尚、上
記第1センスアンプSA1のpチャネルトランジタP0,
P1によるセンス結果の入力ノードSN2,SN3への伝達
は非常に短時間(例えば、5nsec)に行われる。
力ノードSN3の電圧が2ΔVだけ昇圧されるが、昇圧
回路C1による昇圧によって既に入力ノードSN2の電圧
の方が入力ノードSN3の電圧よりも3ΔVだけ高くな
っているために、結果的に入力ノードSN2の方が入力
ノードSN3よりも電圧が高い。また、上記情報が「0
1」の場合には、昇圧回路C1による昇圧によって入力
ノードSN2の電圧の方が入力ノードSN3の電圧よりも
僅かにΔVだけ高くなっている。したがって、入力ノー
ドSN3の電圧が2ΔVだけ昇圧されることによって、
結果的に入力ノードSN3の方が入力ノードSN2よりも
電圧が高くなる。また、上記情報が「10」の場合に
は、昇圧回路C1による昇圧によって入力ノードSN3の
電圧の方が入力ノードSN2の電圧よりも僅かにΔVだ
け高くなっている。したがって、入力ノードSN2の電
圧が2ΔVだけ昇圧されることによって、結果的に入力
ノードSN2の方が入力ノードSN3よりも電圧が高くな
る。また、上記情報が「11」の場合には、既に入力ノ
ードSN3の電圧の方が入力ノードSN2の電圧よりも3
ΔVだけ高い。したがって、入力ノードSN2の電圧が
2ΔVだけ昇圧されても入力ノードSN3の方が入力ノ
ードSN2よりも電圧が高い。
に確実に電圧差が生じた時点t5で、センス信号SEP1の
レベルをVccにして、第2センスアンプSA2のpチャ
ネルトランジタP2,P3を動作させる。次に、時点t6で
センス信号SEN0のレベルをGNDにして、第1,2セン
スアンプSA1,SA2のnチャネルトランジタN0〜N3
を動作させる。そうすると、図15(b),図15(d),図1
5(f),図15(h)に示すように、入力ノードSN0,SN1
の電位差および入力ノードSN2,SN3の電位差が電圧
Vccまで増幅される。但し、上記情報が「00」,「1
0」である場合には、 入力ノードSN2の電圧 > 入力ノードSN3の電圧 であり、上記情報が「01」,「11」である場合には、 入力ノードSN2の電圧 < 入力ノードSN3の電圧 である。
終了した時点t7で、列選択信号CSELのレベルをVccに
して入力ノードSN0,SN1,SN2,SN3をデータ線1
90に接続する。そして、入力ノードSN0,SN1,SN
2,SN3の電圧を読み出すことによって、メモリセルCEL
L0に保持された情報の読み出し動作を終了する。
記メモリセルCELL0が選択されて、第1,第2センスアン
プSA1,SA2の入力ノードSN0,SN2の電圧が選択メ
モリセルCELL0の保持情報に応じた電圧だけプリチャー
ジ電圧Vpreよりも低下した後、昇圧回路C0,C1の動作
によって入力ノードSN0,SN2の電圧を最大ディスチ
ャージ電圧の1/2(3ΔV)だけ昇圧する。そして、第
1センスアンプSA1のpチャネルトランジタP0,P1の
みを動作させる。そうすると、入力ノードSN0の電圧
>入力ノードSN1の電圧の場合には、昇圧回路C3の
動作によって、第2センスアンプSA2のリファレンス
側の入力ノードSN3の電圧が2ΔVだけ昇圧される。
一方、入力ノードSN0の電圧<入力ノードSN1の電圧
の場合には、上記昇圧回路C2の動作によって、第2セ
ンスアンプSA2の電圧センス側の入力ノードSN2の電
圧が2ΔVだけ昇圧される。そうした後に、第2センス
アンプSA2のpチャネルトランジタP2,P3および第
1,2センスアンプSA1,SA2のnチャネルトランジタ
N0〜N3を動作させて、上記保持情報の「00」,「0
1」,「10」,「11」を識別するようにしている。
々のセンスアンプSAを構成するトランジタの動作開始
に時間差を持たせて動作させてはいるが、実質的なセン
ス動作は1回でよい。すなわち、本実施の形態によれ
ば、図14に示すように、入力ノードSN0,SN2をビ
ット線BL0から切り離してから第2センスアンプSA2
によるセンス動作が終了するまでの時間t2〜t6を25
nsecにして、第1センスアンプSA1と第2センスアン
プSA2とでセンス動作を2回実施する従来の不揮発性
半導体記憶装置での55nsec(図22参照)や、第3実
際の形態での45nsec(図10参照)を大幅に短縮でき
る。このように、本実施の形態によれば、多値化による
アクセス時間の増加を押さえた半導体記憶装置を提供で
きるのである。
半導体記憶装置を8値(3ビット)化に変更した半導体記
憶装置のメモリセルアレイとセンスアンプを中心とした
回路図である。本実施の形態においては、偶数ビット線
BL0と奇数ビット線BL1を、ビット線切り離し信号CU
T0でオンオフするトランジスタ191を介して接続して
いる。同様に、ビット線切り離し信号CUT1でオンオフす
るトランジスタ192を介して接続している。そして、
奇数ビット線BL1は第3センスアンプSA3の入力ノー
ドSN4に接続している。
ト線BL1を、ビット線切り離し信号CUT0でオンオフす
るトランジスタ193とビット線切り離し信号CUT1でオ
ンオフするトランジスタ194とを介して接続してい
る。そして、トランジスタ193とトランジスタ194
との間を第2センスアンプSA2の入力ノードSN2に接
続している。
と、入力ノードSN0,SN2,SN4が7ΔVだけ昇圧さ
れるようになっている。また、入力ノードSN1の電圧
に基づいて、昇圧回路C3,C4によって、入力ノードS
N2,SN4が夫々4ΔVだけ昇圧されるようになってい
る。また、入力ノードSN0の電圧に基づいて、昇圧回
路C5,C6によって、入力ノードSN3,SN5が夫々4Δ
Vだけ昇圧されるようになっている。また、入力ノード
SN3の電圧に基づいて、昇圧回路C7によって、入力ノ
ードSN4が2ΔVだけ昇圧されるようになっている。
また、入力ノードSN2の電圧に基づいて、昇圧回路C8
によって、入力ノードSN5が2ΔVだけ昇圧されるよ
うになっている。
入力ノードSN4の電圧の入力ノードSN5の電圧(リフ
ァレンス電圧)に対する相対値を示す。ここで、昇圧回
路C0,C1による入力ノードSN0,SN2の昇圧動作は、
昇圧回路C2による入力ノードSN4の昇圧動作と同じで
ある。また、昇圧回路C3,C5による入力ノードSN2,
SN3の昇圧動作は、昇圧回路C4,C6による入力ノード
SN4,SN5の昇圧動作と同じである。この図より、昇
圧回路C0,C1,C2による昇圧動作によって3ビット情
報の3ビット目の「0」,「1」が識別可能になり、昇圧
回路C3〜C6による昇圧動作によって2ビット目の
「0」,「1」が識別可能になり、昇圧回路C7,C8による
昇圧動作によって1ビット目「0」,「1」が識別可能に
なる様子がよく分かる。
す半導体記憶装置を8値(3ビット)化に変更した半導体
記憶装置のメモリセルアレイとセンスアンプを中心とし
た回路図である。本実施の形態における偶数ビット線B
L0と奇数ビット線BL1との接続関係、および、ビット
線BL0,BL1と第1〜第3センスアンプSA1〜SN3
との接続関係は、図16に示す半導体記憶装置の場合と
同じである。
1,C2の動作によって入力ノードSN0,SN2,SN4の電
圧を7ΔVだけ昇圧する。そして、第1センスアンプS
A1のpチャネルトランジタP0,P1を動作させて、 入力ノードSN0の電圧>入力ノードSN1の電圧 の場合には、昇圧回路C5の動作によって、第2センス
アンプSA2のリファレンス側の入力ノードSN3の電圧
を4ΔVだけ昇圧する。また、昇圧回路C6の動作によ
って、第3センスアンプSA3のリファレンス側の入力
ノードSN5の電圧を4ΔVだけ昇圧する。一方、 入力ノードSN0の電圧<入力ノードSN1の電圧 の場合には、昇圧回路C3の動作によって、第2センス
アンプSA2の電圧センス側の入力ノードSN2の電圧を
4ΔVだけ昇圧する。また、昇圧回路C4の動作によっ
て、第3センスアンプSA3の電圧センス側の入力ノー
ドSN4の電圧を4ΔVだけ昇圧する。
チャネルトランジタP2,P3を動作させて、 入力ノードSN2の電圧>入力ノードSN3の電圧 の場合には、昇圧回路C8の動作によって、第3センス
アンプSA3のリファレンス側の入力ノードSN5の電圧
を2ΔVだけ昇圧する。一方、 入力ノードSN2の電圧<入力ノードSN3の電圧 の場合には、昇圧回路C7の動作によって、第3センス
アンプSA3の電圧センス側の入力ノードSN4の電圧を
2ΔVだけ昇圧する。
入力ノードSN4の電圧の入力ノードSN5の電圧(リフ
ァレンス電圧)に対する相対値の変化は、略図17と同
じようになる。したがって、実質的に1回のセンス動作
で8値を識別できる。
は、8値(3ビット)/メモリセルの場合を例に説明して
いるが、16値(4ビット)/メモリセル以上の場合にも
同様である。また、上記第3〜第6実施の形態における
昇圧回路C1〜C8は、例えば、2層のポリシリコンの間
に挟まれた酸化膜で形成してもよいし、MOSキャパシ
タで構成してもよい。そして、その容量値は、回路形成
時のマスク変更や回路形成後のスイッチ回路の切り換え
等によって、あるいは、昇圧信号BST0,BST1の“H"レベ
ルの電圧を変えることによって容易に設定できる。この
ような容量値の設定は、プリチャージ電圧Vpreとはセ
ンス感度ΔV以上異なる種々のリファレンス電圧Vref
を沢山設けるよりは遥かに精度よく行うことができる。
したがって、高い精度と高速性が要求される多値センス
動作に最適なのである。
メモリセルCELLのトランジスタはnチャネルトランジス
タであるが、pチャネルトランジスタの場合にも適用可
能である。また、上記実施の形態においては、メモリセ
ルアレイとして仮想接地方式のメモリセルアレイを用い
ているが、通常のNAND型,NOR型,DINOR型と
呼ばれるメモリセルアレイにも適用できる。また、メモ
リセルも、スプリットゲート型も含めてフラッシュメモ
リの全て、更には、EEPROMやマスクROMのよう
な不揮発性メモリ一般に適用可能である。また、ランダ
ムアクセス品だけではなく、シリアルアクセス品にも適
用可能である。
る発明の半導体記憶装置は、スイッチング回路によって
センスアンプの第2入力端子をデータ線に接続し、プリ
チャージ回路によって第1,第2入力端子をプリチャー
ジし、行デコーダ回路および列デコーダ回路によって一
つの不揮発性メモリセルを選択してビット線に上記デー
タ線を接続し、上記第2入力端子の電圧が電圧設定回路
の昇圧電圧(または降圧電圧)の2倍だけ低下(上昇)する
のに十分な時間が経過した後に上記スイッチング回路に
よって上記第2入力端子とデータ線とを切り離し、電圧
設定回路によって上記第2入力端子の電圧を所定電圧だ
け昇圧(降圧)するので、上記選択された不揮発性メモリ
セルの情報が「0」と「1」との何れであっても、上記第2
入力端子の電圧をプリチャージ電圧に対して上記昇圧電
圧(または降圧電圧)だけの電圧差を付けることができ
る。
ージ電圧をそのまま上記センスアンプのリファレンス電
圧として使用できる。すなわち、この発明によれば、上
記第2入力端子の電圧がプリチャージレベルからリファ
レンスレベルまで低下するのに要する時間だけ待つ必要
がなく、その分だけセンス時間を短くできる。
(または降圧)される上記所定電圧をセンス感度に相当す
る所定電圧とすることによって、第1,第2入力端子間
の電圧差をセンス感度にすることができる。また、その
場合における全ディスチャージ電圧はセンス感度の2倍
程度であるから、本半導体記憶装置は少ない電流で動作
することができる。したがって、拡散ビット線に多数の
不揮発性メモリセルが接続されていても、センス感度を
損なうことがなくセンス時間を短くできる。
1,第2入力端子を同一電圧にプリチャージするので、
上記第2入力端子の電圧と第1入力端子の電圧(プリチ
ャージ電圧)の電位差を、選択された不揮発性メモリセ
ルの情報が「0」の場合と「1」の場合とで同じにできる。
したがって、上記第1入力端子のプリチャージ電圧を上
記センスアンプのリファレンス電圧として、上記選択さ
れた不揮発性メモリセルの情報を確実に判定できる。
置は、上記メモリセルアレイ,行デコーダ回路,列デコー
ダ回路およびデータ線を含む組を2組有し、上記センス
アンプにおける第1,第2入力端子は2つのスイッチン
グ回路によって異なるデータ線に断続され、上記第1,
第2入力端子の電圧を上記所定電圧だけ昇圧(または降
圧)する2つの電圧設定回路の何れか一方を選択回路に
よって選択的に動作させるので、アドレス信号に応じて
何れか一方のメモリセルアレイが選択された場合には、
非選択メモリセルアレイのビット線に対応する上記デー
タ線に接続された入力端子の電圧はプリチャージ電圧に
保たれる。
れる入力端子をその時点での請求項1における第1入力
端子と見なす一方、選択メモリセルアレイのビット線に
対応するデータ線に接続される入力端子を請求項1の第
2入力端子と見なして、請求項1と同様にして、上記2
組のメモリセルアレイにおける選択不揮発性メモリセル
の情報を判定する場合のセンス時間を短くできる。
置は、読み出し時において、2つのメモリセルアレイに
おける非選択メモリセルアレイのビット線はスイッチン
グ回路によってデータ線から切り離されるので、上記非
選択メモリセルアレイからの上記データ線側に対する外
乱や干渉を完全に防止できる。
置における選択回路は、入力されたアドレス信号に基づ
いて、上記選択メモリセルアレイのビット線に接続され
たデータ線側の入力端子を昇圧(または降圧)する電圧設
定回路を選択して動作させるので、動作させるべき電圧
設定回路をメモリセルアレイの選択情報に応じて的確に
選択できる。
置は、第1,第2センスアンプの第1,第2入力端子をプ
リチャージし、一つの不揮発性メモリセルを選択してか
ら上記第1,第2センスアンプの第2入力端子の電圧が
第1電圧設定回路の昇圧電圧(または降圧電圧)の2倍だ
け低下(上昇)するのに十分な時間が経過した後に、上記
第1電圧設定回路によって上記第1,第2センスアンプ
の第2入力端子の電圧を所定電圧だけ昇圧(降圧)し、選
択回路によって、上記第1センスアンプの第1,第2入
力端子の電圧に基づいて第2電圧設定回路あるいは第3
電圧設定回路を動作させて、上記第2センスアンプの第
1,第2入力端子の電圧を設定するので、上記第1セン
スアンプの第1,第2入力端子の電圧の大小関係が、上
記選択された不揮発性メモリセルに保持されている少な
くとも2ビットを有する多値情報の上位ビットの値に応
じて設定される一方、上記第2センスアンプの第1,第
2入力端子の電圧の大小関係が、上記多値情報の上記上
位ビットの次ビットの値に応じて設定される。したがっ
て、上記第1センスアンプの第1,第2入力端子の電圧
に基づいて、上記選択された不揮発性メモリセルの多値
情報の上位ビットの値を識別し、上記第2センスアンプ
の第1,第2入力端子の電圧に基づいて、上記上位ビッ
トの次ビットの値を識別できる。
は、上記第1,第2入力端子のプリチャージ電圧あるい
はその昇圧(または降圧)電圧をリファレンス電圧として
使用するので、複数のリファレンス電圧を生成するリフ
ァレンス電圧発生回路を必要とはせず、多値化による回
路増加を押さえることができる。
置における選択回路は、上記第1センスアンプの第1入
力端子の電圧が第2入力端子の電圧より高い場合には上
記第3電圧設定回路を動作させる一方、第2入力端子の
電圧が第1入力端子の電圧より高い場合には上記第2電
圧設定回路を動作させるので、上記第2センスアンプの
第1,第2入力端子の電圧の大小関係を、上記第1セン
スアンプの第1,第2入力端子の電圧の大小関係に基づ
いて最適に設定できる。
置は、第1,第2センスアンプの第1,第2入力端子をプ
リチャージし、一つの不揮発性メモリセルを選択してか
ら上記第1,第2センスアンプの第2入力端子の電圧が
電圧設定回路の昇圧電圧(または降圧電圧)の2倍だけ低
下(上昇)するのに十分な時間が経過した後に、上記電圧
設定回路によって上記第1,第2センスアンプの第2入
力端子の電圧を所定電圧だけ昇圧(降圧)し、上記第1セ
ンスアンプの第1入力端子の電圧が第2入力端子の電圧
より高い場合には、第1容量素子によって上記第2セン
スアンプの第2入力端子を所定電圧だけ昇圧(または降
圧)する一方、上記第1センスアンプの第2入力端子の
電圧が第1入力端子の電圧より高い場合には、第2容量
素子によって上記第2センスアンプの第1入力端子を所
定電圧だけ昇圧(または降圧)するので、上記第1セン
スアンプの第1,第2入力端子の電圧の大小関係が、上
記選択された不揮発性メモリセルに保持されている少な
くとも2ビットを有する多値情報の上位ビットの値に応
じて設定される。一方、上記第2センスアンプの第1,
第2入力端子の電圧の大小関係が、上記多値情報の上記
上位ビットの次ビットの値に応じて設定される。したが
って、上記第1センスアンプの第1,第2入力端子の電
圧に基づいて、上記選択された不揮発性メモリセルの多
値情報の上位ビットの値を識別し、上記第2センスアン
プの第1,第2入力端子の電圧に基づいて、上記上位ビ
ットの次ビットの値を識別できる。
は、上記第1,第2入力端子のプリチャージ電圧あるい
はその昇圧(または降圧)電圧をリファレンス電圧として
使用するので、複数のリファレンス電圧を生成するリフ
ァレンス電圧発生回路を必要とはせず、多値化による回
路増加を押さえることができる。さらに、上記第2セン
スアンプの第1,第2入力端子の電圧の大小関係は、上
記第1センスアンプの第1,第2入力端子の電圧の大小
関係に基づいて第1,第2容量素子によって短時間に設
定される。したがって、上記第1,第2センスアンプに
よる1回のセンス動作によって、上記選択された不揮発
性メモリセルに保持されている多値情報を短いアクセス
時間で判定できる。
ク図である。
ある。
を示す図である。
時の各部のタイミングチャートである。
を示すブロック図である。
は異なる例を示すブロック図である。
ある。
時の各部のタイミングチャートである。
導体記憶装置の一例を示すセンスアンプ周辺の回路図で
ある。
ス時の各部のタイミングチャートである。
の電圧変化を示す図である。
N2の入力ノードSN3に対する相対値を示す図である。
を押さえた半導体記憶装置の一例を示すセンスアンプ周
辺の回路図である。
ンス時の各部のタイミングチャートである。
の電圧変化を示す図である。
憶装置のセンスアンプ周辺の回路図である。
る入力ノードSN4の入力ノードSN5に対する相対値を
示す図である。
えた半導体記憶装置のセンスアンプ周辺の回路図であ
る。
である。
ンス時の各部のタイミングチャートである。
例を示すセンスアンプ周辺の回路図である。
「00」,「01」記憶時のタイミングチャートである。
「10」,「11」記憶時のタイミングチャートである。
23…インバータ、24,25,74,75,114,11
5,SN0〜SN5…入力ノード、26,27,48,49,
76,77,98,99,116,117,138,139…
トランジスタ、28,29,78,79,118,119…
データ線、30,31,80,120,121,161,18
0…メモリセルアレイ、40,41,90,C0〜C8…昇
圧回路、42,92,132…選択回路、 43,9
3,133…アドレスバス、44,46,94,134,1
36,RD…行デコーダ、45,47,95,135,13
7,CD…列デコーダ、51,54,BL…ビット線、5
2,55,142,145,CELL…メモリセル、53,56,
WL…ワード線、 130,131…降圧回路。
Claims (10)
- 【請求項1】 複数の不揮発性メモリセル、ビット線お
よびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 上記列デコーダ回路によって選択されたビット線に接続
されるデータ線と、 第1入力端子と上記データ線に接続される第2入力端子
とを有し、上記第1入力端子と第2入力端子との電圧差
を増幅するセンスアンプと、 上記第1、第2入力端子を同一電圧にプリチャージする
プリチャージ回路と、 上記データ線と第2入力端子とを断続するスイッチング
回路と、 上記第2入力端子の電圧を所定電圧だけ昇圧あるいは降
圧して、上記センスアンプのセンスレベルを設定する電
圧設定回路とを備えて、 上記スイッチング回路をオンして、プリチャージ後の上
記第2入力端子の電圧が選択メモリセルを介して上記所
定電圧の2倍だけディスチャージあるいはチャージする
のに必要な期間が経過した後に上記スイッチング回路を
オフし、次に上記電圧設定回路によって上記第2入力端
子を上記所定電圧だけ昇圧あるいは降圧した後に、上記
センスアンプを駆動する ことを特徴とする半導体記憶装
置。 - 【請求項2】 請求項1に記載の半導体記憶装置におい
て、 上記メモリセルアレイ、行デコーダ回路、列デコーダ回
路およびデータ線を含む組を2組有し、 上記センスアンプの第1入力端子と、上記第2入力端子
が接続されるデータ線とは異なるデータ線とを断続させ
るスイッチング回路と、 上記第1入力端子の電圧を上記所定電圧だけ昇圧あるい
は降圧して、上記センスアンプのセンスレベルを設定す
る電圧設定回路と、 上記第1入力端子の電圧を昇圧または降圧する電圧設定
回路および上記第2入力端子の電圧を昇圧あるいは降圧
する電圧設定回路の何れか一方を選択的に動作させる選
択回路とを備えて、 上記2つのスイッチング回路は同じタイミングで動作す
る ことを特徴とする半導体記憶装置。 - 【請求項3】 請求項2に記載の半導体記憶装置におい
て、 読み出し時に、非選択メモリセルアレイのビット線をデ
ータ線から切り離すスイッチング回路を備えたことを特
徴とする半導体記憶装置。 - 【請求項4】 請求項2に記載の半導体記憶装置におい
て、 上記選択回路は、入力されたアドレス信号に基づいて、
選択メモリセルアレイのビット線に接続されたデータ線
側の入力端子を昇圧あるいは降圧する電圧設定回路を選
択して動作させるようになっていることを特徴とする半
導体記憶装置。 - 【請求項5】 複数の不揮発性メモリセル、ビット線お
よびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 第1入力端子と上記ビット線に接続される第2入力端子
とを有し、上記第1入力端子と第2入力端子との電圧差
を増幅する少なくとも2つの第1、第2センスアンプ
と、 上記列デコーダ回路によって選択されたビット線と上記
第1、第2センスアンプの第2入力端子とを断続するス
イッチング回路と、 上記第1、第2センスアンプの第1、第2入力端子を所
定電圧にプリチャージするプリチャージ回路と、 上記第1、第2センスアンプの第2入力端子の電圧を第
1所定電圧だけ昇圧または降圧して、上記第2入力端子
の電圧を設定する第1電圧設定回路と、 上記第2センスアンプの第1入力端子の電圧を第2所定
電圧だけ昇圧または降圧して、上記第2センスアンプの
センスレベルを設定する第2電圧設定回路と、 上記第2センスアンプの第2入力端子の電圧を第3所定
電圧だけ昇圧あるいは降圧して、上記第2センスアンプ
のセンスレベルを設定する第3電圧設定回路と、 上記第1センスアンプの上記第1入力端子および第2入
力端子の電圧に基づいて、上記第2電圧設定回路および
上記第3電圧設定回路の何れか一方を選択的に動作させ
る選択回路とを備えて、 上記スイッチング回路をオンして、プリチャージ後の上
記第1、第2センスア ンプの第2入力端子の電圧が選択
メモリセルを介して上記第1所定電圧の2倍だけディス
チャージあるいはチャージするのに必要な期間が経過し
た後に上記スイッチング回路をオフし、次に上記第1電
圧設定回路によって上記第1、第2センスアンプの第2
入力端子を上記第1所定電圧だけ昇圧または降圧し、上
記第1センスアンプを駆動した後、上記選択回路によっ
て上記第2、第3電圧設定回路の何れか一方を動作さ
せ、その後上記第2センスアンプを駆動する ことを特徴
とする半導体記憶装置。 - 【請求項6】 請求項5に記載の半導体記憶装置におい
て、 上記選択回路は、上記第1センスアンプの第1入力端子
の電圧が第2入力端子の電圧より高い場合には上記第3
電圧設定回路を動作させる一方、第2入力端子の電圧が
第1入力端子の電圧より高い場合には上記第2電圧設定
回路を動作させるようになっていることを特徴とする半
導体記憶装置。 - 【請求項7】 複数の不揮発性メモリセル、ビット線お
よびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 第1入力端子と上記ビット線に接続される第2入力端子
とを有し、上記第1入力端子と第2入力端子との電圧差
を増幅する少なくとも2つの第1、第2センスアンプ
と、 上記列デコーダ回路によって選択されたビット線と上記
第1、第2センスアンプの第2入力端子とを断続するス
イッチング回路と、 上記第1、第2センスアンプの第1、第2入力端子をプ
リチャージするプリチャージ回路と、 上記第1、第2センスアンプの第2入力端子の電圧を所
定電圧だけ昇圧または降圧して、上記第2入力端子の電
圧を設定する電圧設定回路と、 上記第1センスアンプの第1入力端子と上記第2センス
アンプの第2入力端子との間に介設された第1容量素子
と、 上記第1センスアンプの第2入力端子と上記第2センス
アンプの第1入力端子との間に介設された第2容量素子
とを備えて、 上記スイッチング回路をオンして、プリチャージ後の上
記第1、第2センスアンプの第2入力端子の電圧が選択
メモリセルを介して上記所定電圧の2倍だけディスチャ
ージあるいはチャージするのに必要な期間が経過した後
に上記スイッチング回路をオフし、次に上記電圧設定回
路によって上記第1、第2センスアンプの第2入力端子
を上記所定電圧だけ昇圧あるいは降圧し、上記第1セン
スアンプを駆動した後、上記第1センスアンプの第1、
第2入力端子の電圧変化が、上記第1容量素子あるいは
第2容量素子を介して上記第2センスアンプの第1、第
2入力端子に伝えられ、その後上記第2センスアンプを
駆動する ことを特徴とする半導体記憶装置。 - 【請求項8】 複数の不揮発性メモリセル、ビット線お
よびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 上記列デコーダ回路によって選択されたビット線に接続
されるデータ線と、 第1入力端子と上記データ線に接続される第2入力端子
とを有し、上記第1入力端子と第2入力端子との電圧差
を増幅するセンスアンプと、 上記第1、第2入力端子をプリチャージするプリチャー
ジ回路と、 上記データ線と第2入力端子とを断続するスイッチング
回路と、 上記第2入力端子の電圧を所定電圧だけ昇圧または降圧
して、上記センスアンプのセンスレベルを設定する電圧
設定回路とを備えた半導体記憶装置の読み出し方法であ
って、 上記スイッチング回路をオンして、プリチャージ後の上
記第2入力端子の電圧が選択メモリセルを介して上記所
定電圧の2倍だけディスチャージあるいはチャージする
のに必要な期間が経過した後に上記スイッチング回路を
オフし、次に上記電圧設定回路によって上記第2入力端
子を上記所定電圧だけ昇圧あるいは降圧した後に、上記
センスアンプを駆動することを特徴とする半導体記憶装
置の読み出し方法。 - 【請求項9】 複数の不揮発性メモリセル、ビット線お
よびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 第1入力端子と上記ビット線に接続される第2入力端子
とを有し、上記第1入力端子と第2入力端子との電圧差
を増幅する少なくとも2つの第1、第2センスアンプ
と、 上記列デコーダ回路によって選択されたビット線と上記
第1、第2センスアンプの第2入力端子とを断続するス
イッチング回路と、 上記第1、第2センスアンプの第1、第2入力端子をプ
リチャージするプリチャージ回路と、 上記第1、第2センスアンプの第2入力端子の電圧を第
1所定電圧だけ昇圧または降圧して、上記第2入力端子
の電圧を設定する第1電圧設定回路と、 上記第2センスアンプの第1入力端子の電圧を第2所定
電圧だけ昇圧または降圧して、上記第2センスアンプの
センスレベルを設定する第2電圧設定回路と、 上記第2センスアンプの第2入力端子の電圧を第3所定
電圧だけ昇圧または降圧して、上記第2センスアンプの
センスレベルを設定する第3電圧設定回路と、 上記第1センスアンプの上記第1入力端子および第2入
力端子の電圧に基づいて、上記第2電圧設定回路および
上記第3電圧設定回路の何れか一方を選択的に動作させ
る選択回路とを備えた半導体記憶装置の読み出し方法で
あって、 上記スイッチング回路をオンして、プリチャージ後の上
記第1、第2センスアンプの第2入力端子の電圧が選択
メモリセルを介して上記第1所定電圧の2倍だけディス
チャージあるいはチャージするのに必要な期間が経過し
た後に上記スイッチング回路をオフし、次に上記第1電
圧設定回路によって上記第1、第2センスアンプの第2
入力端子を上記第1所定電圧だけ昇圧または降圧し、上
記第1センスアンプを駆動した後、上記選択回路によっ
て上記第2、第3電圧設定回路の何れか一方を動作さ
せ、その後上記第2センスアンプを駆動することを特徴
とする半導体記憶装置の読み出し方法。 - 【請求項10】 複数の不揮発性メモリセル、ビット線
およびワード線を有するメモリセルアレイと、 上記メモリセルアレイのワード線を選択する行デコーダ
回路と、 上記メモリセルアレイのビット線を選択する列デコーダ
回路と、 第1入力端子と上記ビット線に接続される第2入力端子
とを有し、上記第1入力端子と第2入力端子との電圧差
を増幅する少なくとも2つの第1、第2センスアンプ
と、 上記列デコーダ回路によって選択されたビット線と上記
第1、第2センスアンプの第2入力端子とを断続するス
イッチング回路と、 上記第1、第2センスアンプの第1、第2入力端子をプ
リチャージするプリチャージ回路と、 上記第1、第2センスアンプの第2入力端子の電圧を所
定電圧だけ昇圧または降圧して、上記第2入力端子の電
圧を設定する電圧設定回路と、 上記第1センスアンプの第1入力端子と上記第2センス
アンプの第2入力端子との間に介設された第1容量素子
と、 上記第1センスアンプの第2入力端子と上記第2センス
アンプの第1入力端子の間に介設された第2容量素子と
を備えた半導体記憶装置の読み出し方法であって、 上記スイッチング回路をオンして、プリチャージ後の上
記第1、第2センスアンプの第2入力端子の電圧が選択
メモリセルを介して上記所定電圧の2倍だけディスチャ
ージあるいはチャージするのに必要な期間が経過した後
に上記スイッチング回路をオフし、次に上記電圧設定回
路によって上記第1、第2センスアンプの第2入力端子
を上記所定電圧だけ昇圧あるいは降圧し、上記第1セン
スアンプを駆動した後、上記第1センスアンプの第1、
第2入力端子の電圧変化が、上記第1容量素子あるいは
第2容量素子を介して上記第2センスアンプの第1、第
2入力端子に伝えられ、その後上記第2センスアンプを
駆動することを特徴とする半導体記憶装置の読み出し方
法。
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