JP3298066B2 - Method for manufacturing compound semiconductor device - Google Patents
Method for manufacturing compound semiconductor deviceInfo
- Publication number
- JP3298066B2 JP3298066B2 JP15924598A JP15924598A JP3298066B2 JP 3298066 B2 JP3298066 B2 JP 3298066B2 JP 15924598 A JP15924598 A JP 15924598A JP 15924598 A JP15924598 A JP 15924598A JP 3298066 B2 JP3298066 B2 JP 3298066B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- compound semiconductor
- manufacturing
- forming
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、化合物半導体素子
の製造方法に関し、詳しくは、化合物半導体電界効果ト
ランジスタ等の化合物半導体からなる化合物半導体素子
の製造方法に関する。The present invention relates to a method of manufacturing a compound semiconductor device, and more particularly, to a method of manufacturing a compound semiconductor device made of a compound semiconductor such as a compound semiconductor field effect transistor.
【０００２】[0002]
【従来の技術】化合物半導体を用いた電界効果トランジ
スタ（以下、ＭＥＳＦＥＴと呼ぶ）の高性能化、特に高
周波化を図るためには、スケーリング則に従いゲート長
を短縮し、かつ能動層の高濃度・薄層化することが最も
効果的である。2. Description of the Related Art In order to improve the performance of a field effect transistor (hereinafter referred to as a MESFET) using a compound semiconductor, particularly to increase the frequency, the gate length is reduced in accordance with the scaling rule, and the high concentration of the active layer is reduced. It is most effective to reduce the thickness.
【０００３】ところが、レジストマスクを用いた製造工
程においては、パターンの微細化にはレジストのパター
ンニングを行う露光装置の最小パターン露光精度が問題
となってくる。However, in a manufacturing process using a resist mask, miniaturization of a pattern involves a problem of a minimum pattern exposure accuracy of an exposure apparatus for patterning a resist.
【０００４】この点に関しては、今までも、露光の光波
長を短縮したり、電子線を用いてパターンを描画するこ
となどによって露光精度をあげてきた。[0004] In this respect, the exposure accuracy has been increased by shortening the light wavelength of exposure or drawing a pattern using an electron beam.
【０００５】しかし、これには、露光装置を新規に導入
する必要があり、またプロセスのスループットが悪くな
るといった問題もあった。However, this requires the introduction of a new exposure apparatus and has a problem that the throughput of the process is deteriorated.
【０００６】そこで、従来において、これらの問題を解
決するためレジストマスクに、露光装置でパターンニン
グした後、エッチングによってパターン幅を微細化する
といった製造方法が用いられてきた。Therefore, conventionally, in order to solve these problems, a manufacturing method has been used in which a resist mask is patterned by an exposure apparatus and then the pattern width is reduced by etching.
【０００７】この従来の方法により、露光装置の最小パ
ターン露光精度より短いゲート長のＭＥＳＨＦＥＴが可
能となった。According to this conventional method, a MESHFET having a gate length shorter than the minimum pattern exposure accuracy of the exposure apparatus has become possible.
【０００８】しかし、この工程においても、ゲート長が
より短縮され、レジストのアスペクト比が大きくなる
と、プロセスの途中でレジストの蛇行、また倒れるとい
った問題が出てくる。However, also in this step, when the gate length is further reduced and the aspect ratio of the resist is increased, there arises a problem that the resist meanders and falls down during the process.
【０００９】また、この従来のＭＥＳＦＥＴを主にアナ
ログ回路で使用するとき、ソース・ゲート間の抵抗値を
下げかつ、ドレイン・ゲート間の高耐圧化をはかるため
に、非対称構造が用いられる。When this conventional MESFET is mainly used in an analog circuit, an asymmetric structure is used in order to reduce the resistance value between the source and the gate and to increase the breakdown voltage between the drain and the gate.
【００１０】この構造を実現するために、従来において
は、Ｔ型ダミーゲートを用いたセルフアライン注入技術
が用いられてきた。In order to realize this structure, a self-alignment injection technique using a T-type dummy gate has conventionally been used.
【００１１】この注入技術では、Ｔ型ダミーゲートをマ
スクにして、ソース側から斜めにイオン注入すること
で、ゲートのソース端際にセルフアラインに不純物の添
加を行い、ゲートのドレイン側には一定距離を離して不
純物の添加を行う。In this implantation technique, impurities are added to the self-alignment near the source end of the gate by ion implantation obliquely from the source side using the T-type dummy gate as a mask, and a certain amount is added to the drain side of the gate. The impurities are added at a distance.
【００１２】これによりＭＥＳＦＥＴのソース・ゲート
間の抵抗値を下げ、かつ、ドレイン・ゲート間の高耐圧
化が可能となる。As a result, the resistance between the source and the gate of the MESFET can be reduced, and the withstand voltage between the drain and the gate can be increased.
【００１３】ところが、Ｔ型ダミーゲートの形成には，
３層レジスト塗布、下層レジストのアンダーカットなど
といった高度で複雑な工程が必要となる。However, in forming a T-type dummy gate,
Advanced and complicated steps such as three-layer resist coating and undercutting of the lower resist are required.
【００１４】[0014]
【発明が解決しようとする課題】従来技術によるＴ型ダ
ミーゲートを用いたセルフアライン注入技術では、Ｔ型
ダミーゲート形成工程が非常に複雑であり、ＭＥＳＦＥ
Ｔの量産を行うには不適である。In the conventional self-alignment implantation technique using a T-type dummy gate, the process of forming a T-type dummy gate is very complicated, and the MESFE.
It is not suitable for mass production of T.
【００１５】また、さらにゲート長を短縮すると、レジ
ストのアスペクト比の増大のため、レジストの蛇行、ま
た倒れるといった問題が生じ、ゲート長の短縮にはある
限界がある。Further, when the gate length is further reduced, the resist has a meandering or falling down due to an increase in the aspect ratio of the resist, and there is a limit to the reduction of the gate length.
【００１６】さらに、ソース・ゲート間の低抵抗化、ド
レイン・ゲート間の高耐圧化をそれぞれ最適化し、異な
った注入条件での不純物の添加を行うとき、イオン注入
をソース側・ドレイン側同時に行うため、従来技術では
実現できない。Furthermore, when the resistance between the source and the gate is reduced and the breakdown voltage between the drain and the gate is increased, and the impurity is added under different implantation conditions, ion implantation is performed simultaneously on the source side and the drain side. Therefore, it cannot be realized by the conventional technology.
【００１７】従って、本発明の技術的課題は、従来の露
光装置を用い、安定性かつ量産性に優れた方法でゲート
形成を行うことにより、高周波特性に優れ、しかもブレ
ークダウン電圧の高い、高性能なＭＥＳＦＥＴを形成す
ることができる化合物半導体素子の製造方法を提供する
ことにある。Therefore, the technical problem of the present invention is to form a gate by using a conventional exposure apparatus by a method that is stable and excellent in mass productivity, so that the high frequency characteristics are excellent, and the breakdown voltage is high. It is an object of the present invention to provide a method for manufacturing a compound semiconductor device capable of forming a high-performance MESFET.
【００１８】[0018]
【課題を解決するための手段】本発明は、上記技術的課
題を解決するためになされたものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above technical problems.
【００１９】即ち、本発明に係る化合物半導体素子の製
造方法は、従来の露光装置を用い、ソース部及びドレイ
ン部が離間して設けられた化合物半導体基板に、レジス
トを材料として、前記ソース部に隣接したｎ´注入層を
形成するための開口を有するマスクであるソースパター
ン及び前記ドレイン部に隣接したｎ´注入層を形成する
ための開口を有するマスクであるドレインパターンの内
のいずれか一方からなる第１のパターンを形成する（第
１の工程）こと。That is, in the method of manufacturing a compound semiconductor device according to the present invention , a source portion and a drain portion are formed using a conventional exposure apparatus.
Resist on a compound semiconductor substrate with the
N ′ injection layer adjacent to the source part using
Forming a source pattern which is a mask having an opening to be formed and an n 'injection layer adjacent to the drain portion;
Among the drain pattern is a mask having an opening for
Either forming a first pattern consisting of one (the first step).
【００２０】続いて、そのパターンの開口と同形状の凸
部を有する反転パターンである第１の反転パターンをＳ
ｉＯ２，ＳｉＮ，ＳｉＯＮなど絶縁膜により形成しパタ
ーン反転を行う（第２の工程）こと。Subsequently, a protrusion having the same shape as the opening of the pattern is formed.
A first inverting pattern is a reverse pattern having a section S
Forming an insulating film such as iO 2 , SiN, SiON and inverting the pattern (second step).
【００２１】次に、ドレインパターン又はソースパター
ンの内の前記第１のパターンと異なるものからなる第２
のパターンを形成する（第３の工程）こと。 Next, the second consisting of those different from the first pattern of the drain pattern or source pattern
(Third step).
【００２２】続いて、その第２のパターンの開口と同形
状の凸部を有する反転パターンからなる第２の反転パタ
ーンをＳｉＯ２，ＳｉＮ，ＳｉＯＮなど絶縁膜で形成す
る（第４の工程）こと。Subsequently, the opening has the same shape as that of the second pattern.
Forming a second inversion pattern composed of an inversion pattern having a convex part with an insulating film such as SiO 2 , SiN, or SiON (fourth step).
【００２３】その後、前記工程で形成した絶縁膜のソー
スパターンおよびドレインパターンである第１及び第２
の反転パターンをマスクにしてゲート電極の形成を行う
（第５の工程）ことを備えることによって、安定性かつ
量産性に優れ、さらに高性能な化合物半導体素子である
ＭＥＳＦＥＴを形成することができる化合物半導体素子
の製造方法である。Thereafter, the first and second patterns, which are the source pattern and the drain pattern of the insulating film formed in the above step, are formed.
Forming the gate electrode using the inversion pattern of (5) as a mask, it is possible to form a MESFET which is a compound semiconductor element which is excellent in stability and mass productivity and has high performance. This is a method for manufacturing a compound semiconductor device.
【００２４】[0024]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２５】尚、以下に述べる本発明の実施の形態にお
いては、化合物半導体素子としてＧａＡｓＭＥＳＦＥＴ
を製造した場合についてのみ示すが、本発明によって製
造される化合物半導体素子は、これに限定されるもので
はない。In the embodiment of the present invention described below, a GaAs MESFET is used as a compound semiconductor device.
Is shown only, but the compound semiconductor device manufactured by the present invention is not limited to this.
【００２６】まず、図１に示すように、ガリウム砒素
（ＧａＡｓ）からなる半絶縁性基板１にベリリウム（Ｂ
ｅ）イオン２を注入し、Ｂｅ注入領域（Ｂｅ注入層）３
を形成する。尚、符号４はレジストである。First, as shown in FIG. 1, beryllium (B) is deposited on a semi-insulating substrate 1 made of gallium arsenide (GaAs).
e) Inject ions 2 to form a Be implantation region (Be implantation layer) 3
To form Reference numeral 4 denotes a resist.
【００２７】同様に図２に示すように、Ｂｅ注入層３よ
り浅い部分にシリコン（Ｓｉ）イオン５を注入しＳｉ注
入領域（Ｓｉ注入層）６を形成する。尚、符号７はレジ
ストである。Similarly, as shown in FIG. 2, silicon (Si) ions 5 are implanted into a portion shallower than the Be implantation layer 3 to form a Si implantation region (Si implantation layer) 6. Reference numeral 7 denotes a resist.
【００２８】次に、図３に示すように、アニール保護膜
８として、ＳｉＮ，ＳｉＯ2 ，ＳｉＯＮ膜などのＳｉ化
合物からなる絶縁膜を試料全体に形成する。Next, as shown in FIG. 3, an insulating film made of a Si compound such as a SiN, SiO 2 , SiON film or the like is formed on the entire sample as the annealing protection film 8.
【００２９】次に、図４に示すように、上面にレジスト
１１を設けて、Ｓｉイオン９をソース領域（ソース部）
１２Ｓ及びドレイン領域（ドレイン部）１２Ｄに注入
し、夫々ｎ＋注入層を形成する。Next, as shown in FIG. 4, a resist 11 is provided on the upper surface, and Si ions 9 are supplied to a source region (source portion).
12S and the drain region (drain portion) 12D are implanted to form n + implantation layers, respectively.
【００３０】次に，ソース部のｎ´注入層を形成するた
め、図５の様にレジスト１３によりパターンニング（第
１のパターン）し、そしてこのレジスト１３をマスクに
してＳｉイオン１４を注入し、ソース部１２Ｓに隣接し
てｎ´注入層１５Ｓを形成する（第１の工程）。Next, patterning (first pattern) is performed with a resist 13 as shown in FIG. 5 to form an n 'implanted layer of a source portion, and Si ions 14 are implanted using the resist 13 as a mask. Then, an n ′ injection layer 15S is formed adjacent to the source section 12S (first step).
【００３１】次に、図６に示すように、パターン反転膜
としてＳｉＯ2 ，ＳｉＮ膜などのＳｉ化合物からなる絶
縁膜をレジストパターン上に形成しリフトオフし、第の
１反転パターン１６を形成する（第２の工程）。Next, as shown in FIG. 6, as a pattern inversion film, an insulating film made of a Si compound such as SiO 2 or SiN film is formed on the resist pattern and lifted off to form a first first inversion pattern 16 (FIG. 6). Second step).
【００３２】ソース部１２Ｓのｎ´注入層１５Ｓと同様
にして、図７に示すように、パターニングし（第２のパ
ターン）、ドレイン部１２Ｄにも，これに隣接してｎ´
注入層１５Ｄを形成する（第３の工程）。In the same manner as in the n 'injection layer 15S of the source portion 12S, as shown in FIG. 7, patterning (second pattern) is performed, and the drain portion 12D is n' adjacent thereto.
The injection layer 15D is formed (third step).
【００３３】続いて、その上にパターン反転膜として、
ＳｉＯ2 、ＳｉＮ膜などのＳｉ化合物からなる絶縁膜を
レジストパターン上に形成しリフトオフし、第２の反転
パターン１７を形成する（第４の工程）。Subsequently, a pattern inversion film is formed thereon.
An insulating film made of a Si compound such as a SiO 2 or a SiN film is formed on the resist pattern and lifted off to form a second inverted pattern 17 (fourth step).
【００３４】次に，８００℃から９５０℃で１秒〜３０
分間のアニールし、各注入層１５Ｓ及び１５Ｄの活性化
および結晶性の回復を行う。Next, from 800 ° C. to 950 ° C. for 1 second to 30 seconds.
Then, the implanted layers 15S and 15D are activated and crystallinity is restored.
【００３５】次に、図８の様にレジストでパターンニン
グし、ＳｉＯ2 ，ＳｉＮ膜などの第１及び第２の反転パ
ターン１６，１７をマスクにして、第１及び第２の反転
パターン１６，１７の間にあるゲート部のアニール保護
膜８の一部を除去し、ショットキーゲート用のゲート電
極１８を形成する（第５の工程）。Next, patterning is performed with a resist as shown in FIG. 8, and the first and second inversion patterns 16, 17 are formed using the first and second inversion patterns 16, 17 such as SiO 2 and SiN films as masks. A part of the annealing protective film 8 in the gate portion between the gate electrodes 17 is removed to form a gate electrode 18 for a Schottky gate (fifth step).
【００３６】最後に、図９に示すように、ソース電極１
９Ｓ，ドレイン電極１９Ｄを形成し、ＧａＡｓＭＥＳＨ
ＦＥＴ１０が完成する。Finally, as shown in FIG.
9S, a drain electrode 19D is formed, and GaAs MESH
The FET 10 is completed.
【００３７】[0037]
【発明の効果】以上説明したように、本発明に係る化合
物半導体素子の製造方法においては、従来の露光装置を
用い、最小パターン露光精度以下の細いパターンを安定
に、精度良く形成することが可能となる。As described above, in the method for manufacturing a compound semiconductor device according to the present invention, it is possible to stably and accurately form a fine pattern having a minimum pattern exposure accuracy or less using a conventional exposure apparatus. Becomes
【００３８】また、本発明に係る化合物半導体素子の製
造方法においては、従来のようなＴ型ダミーゲートを用
いることなく、ソース部及びドレイン部にそれぞれ適切
な注入層の形成ができるため、ダミーゲート形成の複雑
な工程が不要となり、製造工程の簡略化が可能となる。Further, in the method of manufacturing a compound semiconductor device according to the present invention, an appropriate injection layer can be formed in each of a source portion and a drain portion without using a conventional T-type dummy gate. A complicated process for forming is not required, and the manufacturing process can be simplified.
【図１】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。FIG. 1 shows a GaAs MESFE according to an embodiment of the present invention.
FIG. 9 is a cross-sectional view for sequentially describing a first step of the method of manufacturing T.
【図２】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。FIG. 2 shows a GaAs MESFE according to an embodiment of the present invention.
FIG. 9 is a cross-sectional view for sequentially describing a first step of the method of manufacturing T.
【図３】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。FIG. 3 shows a GaAs MESFE according to an embodiment of the present invention.
FIG. 9 is a cross-sectional view for sequentially describing a first step of the method of manufacturing T.
【図４】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。FIG. 4 shows a GaAs MESFE according to an embodiment of the present invention.
FIG. 9 is a cross-sectional view for sequentially describing a first step of the method of manufacturing T.
【図５】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。FIG. 5 shows a GaAsMESFE according to an embodiment of the present invention.
FIG. 9 is a cross-sectional view for sequentially describing a first step of the method of manufacturing T.
【図６】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第２工程を説明するための断面図であ
る。FIG. 6 shows a GaAsMESFE according to an embodiment of the present invention.
FIG. 9 is a cross-sectional view for describing a second step in the method of manufacturing T.
【図７】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第３及び第４工程を説明するための断面
図である。FIG. 7 shows a GaAsMESFE according to an embodiment of the present invention.
It is sectional drawing for demonstrating the 3rd and 4th process of the manufacturing method of T.
【図８】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第５工程を説明するための断面図であ
る。FIG. 8 shows a GaAsMESFE according to an embodiment of the present invention.
FIG. 13 is a cross-sectional view for describing a fifth step of the method of manufacturing T.
【図９】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第５工程の更に後工程を説明するための
断面図であり、本発明の実施の形態に係るＧａＡｓＭＥ
ＳＦＥＴの完成品を示している。FIG. 9 shows a GaAsMESFE according to an embodiment of the present invention.
FIG. 15 is a cross-sectional view for explaining a further step after the fifth step of the method for manufacturing T, and is a GaAsME according to the embodiment of the present invention.
This shows a completed SFET.
１ 化合物半導体基板 ２ Ｂｅイオン ３ Ｂｅ注入層 ４，７，１１，１３ レジスト ５，９，１４ Ｓｉイオン ６ Ｓｉ注入層 ８ アニール保護膜 １０ ＧａＡｓＭＥＳＨＦＥＴ １２Ｓ ソース部 １２Ｄ ドレイン部 １５Ｓ，１５Ｄ ｎ´注入層 １６ 第１の反転パターン １７ 第２の反転パターン １８ ゲー卜電極 １９Ｓ ソース電極 １９Ｄ ドレイン電極 DESCRIPTION OF SYMBOLS 1 Compound semiconductor substrate 2 Be ion 3 Be injection layer 4,7,11,13 Resist 5,9,14 Si ion 6Si injection layer 8 Annealing protective film 10 GaAsMESHFET 12S Source part 12D Drain part 15S, 15D n 'injection layer 16 First inverted pattern 17 Second inverted pattern 18 Gate electrode 19S Source electrode 19D Drain electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浦山 健一朗 東京都三鷹市下連雀５丁目１番１号 日 本無線株式会社内 (72)発明者 矢野 義明 東京都三鷹市下連雀５丁目１番１号 日 本無線株式会社内 (56)参考文献 特開 平７−263464（ＪＰ，Ａ) 特開 昭61−127180（ＪＰ，Ａ) 特開 平６−342810（ＪＰ，Ａ) 特開 平１−202869（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Kenichiro Urayama 5-1-1 Shimorenjaku, Mitaka-shi, Tokyo Japan Radio Co., Ltd. (72) Yoshiaki Yano 5-1-1 Shimorenjaku, Mitaka-shi, Tokyo Sun (56) References JP-A-7-263464 (JP, A) JP-A-61-127180 (JP, A) JP-A-6-342810 (JP, A) JP-A-1-202869 ( JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/338 H01L 29/812
Claims (2)
られた化合物半導体基板に、前記ソース部に隣接したｎ
´注入層を形成するための開口を有するレジストマスク
であるソースパターン及び前記ドレイン部に隣接したｎ
´注入層を形成するための開口を有するレジストマスク
であるドレインパターンの内のいずれか一方からなる第
１のパターンを形成する第１の工程と、 前記第１のパターンの開口と同形状の凸部を有する反転
パターンからなる第１の反転パターンをケイ素化合物か
らなる絶縁膜で形成する第２の工程と、 前記ドレインパターン及び前記ソースパターンの内の他
方からなる第２のパターンを形成する第３の工程と、 前記第２のパターンの開口と同形状の凸部を有する反転
パターンからなる第２の反転パターンをケイ素化合物か
らなる絶縁膜で形成する第４の工程と、 前記第２及び第４の工程で形成した前記第１及び第２の
反転パターンをマスクにしてゲート電極を形成する第５
の工程とを含むことを特徴とする化合物半導体素子の製
造方法。A source portion and a drain portion are provided apart from each other;
In the compound semiconductor substrate thus obtained , n
'A resist mask having an opening for forming an injection layer
The source pattern and n adjacent to the drain section is
'A resist mask having an opening for forming an injection layer
A first step of forming a first pattern formed of any one of the drain patterns, and a first inverted pattern formed of an inverted pattern having a projection having the same shape as the opening of the first pattern. A second step of forming an insulating film made of a silicon compound, a third step of forming a second pattern formed of the other of the drain pattern and the source pattern, and an opening of the second pattern. A fourth step of forming a second inverted pattern composed of an inverted pattern having a convex part of a shape with an insulating film made of a silicon compound; and the first and second inverted patterns formed in the second and fourth steps. 5 to form the gate electrode and the pattern on the mask
A method for manufacturing a compound semiconductor device, comprising the steps of:
方法において、前記ケイ素化合物は、ＳｉＯ2 ，Ｓｉ
Ｎ，及びＳｉＯＮの内の少なくとも一種からなることを
特徴とする化合物半導体素子の製造方法。2. The method of manufacturing a compound semiconductor device according to claim 1, wherein the silicon compound is SiO 2 , Si
A method for manufacturing a compound semiconductor device, comprising at least one of N and SiON.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15924598A JP3298066B2 (en) | 1998-06-08 | 1998-06-08 | Method for manufacturing compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15924598A JP3298066B2 (en) | 1998-06-08 | 1998-06-08 | Method for manufacturing compound semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354539A JPH11354539A (en) | 1999-12-24 |
| JP3298066B2 true JP3298066B2 (en) | 2002-07-02 |
Family
ID=15689531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15924598A Expired - Fee Related JP3298066B2 (en) | 1998-06-08 | 1998-06-08 | Method for manufacturing compound semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298066B2 (en) |
-
1998
- 1998-06-08 JP JP15924598A patent/JP3298066B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11354539A (en) | 1999-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH048943B2 (en) | ||
| US4997779A (en) | Method of making asymmetrical gate field effect transistor | |
| GB2230899A (en) | Method of producing a gate | |
| KR0163833B1 (en) | Method of fabricating semiconductor device | |
| JP3298066B2 (en) | Method for manufacturing compound semiconductor device | |
| US5970328A (en) | Fabrication method of T-shaped gate electrode in semiconductor device | |
| KR0136927B1 (en) | Fabrication method of transistor | |
| JPH08139103A (en) | Field effect transistor and fabrication thereof | |
| JPH08107064A (en) | Manufacture of semiconductor device | |
| JPH0434822B2 (en) | ||
| JPS6143484A (en) | Formation of electrode in semiconductor device | |
| KR100264532B1 (en) | Method for forming fets having their respective mode or threshold voltage | |
| KR930004347B1 (en) | Method of fabricating nonvolatile semiconductor memory device | |
| JPS6286869A (en) | Manufacture of semiconductor device | |
| KR100446431B1 (en) | Method for manufacturing gate of semiconductor device | |
| KR850000037B1 (en) | The method of mos with self alignment metal electroid | |
| KR0167605B1 (en) | Mos-transistor fabrication method | |
| JPH02159734A (en) | Manufacture of field-effect transistor | |
| JPH0758131A (en) | Method of manufacturing field efect transistor and its integrated circuit | |
| JPH06232165A (en) | Manufacture of field effect transistor and its integrated circuit | |
| JPS616870A (en) | Manufacture of field-effect transistor | |
| JPS61150379A (en) | Manufacture of semiconductor device | |
| JPS59130481A (en) | Schottky gate field effect transistor | |
| JPH08162477A (en) | Manufacture of semiconductor device | |
| JPS6049677A (en) | Manufacture of field-effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020320 |
|
| LAPS | Cancellation because of no payment of annual fees |