JP3297927B2 - Signal processing circuit - Google Patents
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、信号処理回路に関し、
特に自動車電話や携帯電話等の移動体通信システムに用
いられる送・受信機における信号の圧縮・伸張処理に用
いて好適な信号処理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing circuit,
In particular, the present invention relates to a signal processing circuit suitable for use in signal compression / expansion processing in a transmitter / receiver used in a mobile communication system such as a mobile phone or a mobile phone.
【０００２】[0002]
【従来の技術】自動車電話や携帯電話等の移動体通信シ
ステムにおいて、オーディオ信号等のアナログ信号を変
調して伝送する場合、信号を圧縮して送信し、受信時に
伸張することにより、ノイズの低減を可能とした信号圧
縮・伸張回路が用いられる。この信号圧縮・伸張回路を
用いた移動体通信システムにおける送・受信機のベース
バンド信号処理回路の構成の一例を図１３に示す。2. Description of the Related Art In a mobile communication system such as a mobile phone or a mobile phone, when an analog signal such as an audio signal is modulated and transmitted, the signal is compressed, transmitted, and expanded at the time of reception to reduce noise. Is used. FIG. 13 shows an example of the configuration of a baseband signal processing circuit of a transmitter / receiver in a mobile communication system using this signal compression / expansion circuit.
【０００３】図１３において、先ず送信側では、マイク
入力であるオーディオ信号は、ＢＰＦ（バンドパスフィ
ルタ）１で必要な帯域が抽出された後、信号圧縮回路２
で小さい振幅範囲に圧縮される。この圧縮されたオーデ
ィオ信号は、プリ・エンファシス回路３で高周波成分の
エネルギーレベルが高められ、偏移リミッタ４およびス
プラッタ(Splutter)フィルタ５を介して信号合成回路６
に供給される。[0003] In FIG. 13, first, on the transmission side, a necessary band is extracted by a BPF (band-pass filter) 1 from an audio signal which is a microphone input, and then the signal is compressed by a signal compression circuit 2.
Is compressed to a small amplitude range. The energy level of the high-frequency component of the compressed audio signal is increased by the pre-emphasis circuit 3, and the signal is synthesized by the signal synthesis circuit 6 through the shift limiter 4 and the splatter filter 5.
Supplied to
【０００４】信号合成回路６では、μＣＯＭ（マイクロ
コンピュータ）からＬＰＦ（ローパスフィルタ）７を介
して入力される使用チャンネル等を示すディジタルコー
ドデータと先のオーディオ信号との合成が行われる。こ
の信号合成によって得られるアナログ信号は、図示せぬ
変調回路に供給され、この変調回路でＦＭ変調された後
送信される。The signal synthesizing circuit 6 synthesizes digital code data indicating a used channel and the like input from a μCOM (microcomputer) through an LPF (low-pass filter) 7 and the audio signal. An analog signal obtained by the signal synthesis is supplied to a modulation circuit (not shown), and after being FM-modulated by the modulation circuit, is transmitted.
【０００５】一方、受信側において、受信アナログ入力
信号は、ディ・エンファシス回路８でその高周波成分の
信号レベルが送信前の状態に戻された後、ＢＰＦ９で必
要な帯域が抽出され、さらに信号伸張回路１０で圧縮前
の信号に復元されて例えばイヤホーンへ供給される。ま
た、受信アナログ入力信号中に含まれている使用チャン
ネル等を示すデータ成分は、ＬＰＦ１１で抽出され、波
形整形回路１２で矩形波に波形整形されて使用チャンネ
ル等を示すディジタルコードデータとしてμＣＯＭへ供
給される。On the other hand, on the reception side, the received analog input signal is returned to the state before transmission by the de-emphasis circuit 8, the necessary band is extracted by the BPF 9, and the signal is further expanded. The signal is restored to the signal before compression by the circuit 10 and supplied to, for example, an earphone. A data component indicating the used channel and the like included in the received analog input signal is extracted by the LPF 11, shaped into a rectangular wave by the waveform shaping circuit 12, supplied to the μCOM as digital code data indicating the used channel and the like. Is done.
【０００６】上述した如き移動体通信システムに用いら
れる信号伸張回路１０の入出力特性としては、図１４に
示すように、相対入力が１dB変化したとき、相対出力が
２dB変化する特性が規格で定められている。信号圧縮回
路２の入出力特性は、信号伸張回路１０の入出力特性と
全く逆の特性となる。As shown in FIG. 14, the input / output characteristics of the signal decompression circuit 10 used in the mobile communication system described above are defined by the standard such that when the relative input changes by 1 dB, the relative output changes by 2 dB. Have been. The input / output characteristics of the signal compression circuit 2 are completely opposite to the input / output characteristics of the signal expansion circuit 10.
【０００７】従来、この信号伸張回路１０としては、図
１５に示すように、レベル検出回路１３でアナログ入力
信号Ｓi の信号レベルを検出し、このアナログ入力信号
Ｓiを入力とするゲイン可変アンプ（ＧＣＡ）１４のゲ
インをその検出レベルに応じて制御することにより、圧
縮されたアナログ出力信号Ｓo を導出する構成ものが用
いられていた。また、信号圧縮回路２としては、上記構
成の信号伸張回路１０に負帰還をかけた構成のものが用
いられていた。Conventionally, as this signal expansion circuit 10, as shown in FIG. 15, a level detection circuit 13 detects a signal level of an analog input signal Si, and a gain variable amplifier (GCA) which receives the analog input signal Si as an input. ). A configuration is used in which the compressed analog output signal So is derived by controlling the gain of 14 according to the detection level. Further, as the signal compression circuit 2, a configuration in which the signal expansion circuit 10 having the above configuration is subjected to negative feedback has been used.
【０００８】[0008]
【発明が解決しようとする課題】かかる構成の従来の信
号圧縮・伸張回路２，１０としては、従来より、バイポ
ーラプロセスを用いたＩＣが広く使用されている。しか
しながら、自動車電話や携帯電話等では、供給電力が限
られていることから、低消費電力の装置が好ましく、こ
れに伴い信号圧縮・伸張回路２，１０のＣＭＯＳ化の要
請が強くなってきているものの、未だ、ＣＭＯＳ化され
た入出力特性の良好な信号圧縮・伸張回路が実現されて
いないのが現状である。As the conventional signal compression / expansion circuits 2 and 10 having such a configuration, ICs using a bipolar process have been widely used. However, in a mobile phone, a mobile phone, or the like, since power supply is limited, a device with low power consumption is preferable, and with this, a demand for CMOS in the signal compression / expansion circuits 2 and 10 is increasing. However, at present, a CMOS-based signal compression / expansion circuit having good input / output characteristics has not been realized yet.
【０００９】そこで、本発明は、入出力特性の良好な信
号圧縮・伸張回路をＣＭＯＳプロセスにて実現すること
により、低消費電力化を可能とした信号処理回路を提供
することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a signal processing circuit capable of reducing power consumption by realizing a signal compression / expansion circuit having good input / output characteristics by a CMOS process.
【００１０】[0010]
【課題を解決するための手段】本発明による信号処理回
路は、アナログ入力信号をディジタル制御データに応じ
た振幅のアナログ出力信号に変調する乗算型Ｄ／Ａ変換
器と、アナログ入力信号の信号レベルを検出するレベル
検出回路と、このレベル検出回路の検出レベルをディジ
タル化して前記ディジタル制御データとして乗算型Ｄ／
Ａ変換器に供給するＡ／Ｄ変換器と、レベル検出回路の
後段においてその検出レベルの持つオフセットを補正す
るオフセット補正回路とを具備することにより、信号伸
張回路を構成している。また、本発明による信号処理回
路は、この信号伸長回路に加え、負帰還回路を設けるこ
とによって信号伸張回路に負帰還をかけることにより、
信号圧縮回路を構成している。A signal processing circuit according to the present invention comprises a multiplying D / A converter for modulating an analog input signal into an analog output signal having an amplitude corresponding to digital control data, and a signal level of the analog input signal. And a level detection circuit for detecting the multiplication D / D as the digital control data by digitizing the detection level of the level detection circuit.
A / D converter for supplying to the A converter and a level detection circuit
Correct the offset of the detection level in the subsequent stage.
And an offset correction circuit, thereby constituting a signal expansion circuit. In addition, the signal processing circuit according to the present invention applies a negative feedback to the signal expansion circuit by providing a negative feedback circuit in addition to the signal expansion circuit.
It constitutes a signal compression circuit.
【００１１】[0011]
【作用】信号伸張・圧縮回路を乗算型Ｄ／Ａ変換器を用
いて構成することで、これら回路をＣＭＯＳプロセスに
て実現できるため、これら回路を用いる信号処理回路全
体の低消費電力化が可能となる。オフセット補正回路
は、レベル検出回路の検出レベルの持つオフセットを補
正することで、当該オフセットが小レベルの信号に対し
て伸張入出力特性の許容誤差を悪化させるのを未然に防
止する。さらには、信号伸張・圧縮回路のＣＭＯＳ化に
より、他のＣＭＯＳ・ＩＣとの１チップ化が図れるた
め、部品点数を削減でき、これに伴い低コスト化が可能
となる。By configuring the signal decompression / compression circuit using a multiplying D / A converter, these circuits can be realized by a CMOS process, so that the power consumption of the entire signal processing circuit using these circuits can be reduced. Becomes Offset correction circuit
Compensates for the offset of the detection level of the level detection circuit.
By correcting the signal, the signal is
To prevent deterioration of the tolerance of the expansion input / output characteristics.
Stop. Furthermore, since the signal decompression / compression circuit is made into CMOS, it can be made into one chip with other CMOS ICs, so that the number of components can be reduced and the cost can be reduced accordingly.
【００１２】[0012]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、信号伸張回路として用いられる本
発明による信号処理回路の第１の実施例を示すブロック
図である。図において、入力端子２１に印加されたアナ
ログ信号Ｓi は、ｍビットの乗算型Ｄ／Ａ変換器２２お
よびレベル検出回路２３に供給される。乗算型Ｄ／Ａ変
換器２２は、アナログ信号Ｓi を後述するｍビットのデ
ィジタル制御データに応じた振幅のアナログ信号Ｓo に
変調し、出力端子２４を介して外部へ出力する。一方、
レベル検出回路２３では、アナログ信号Ｓi の信号レベ
ルの検出が行われる。このレベル検出回路２３による検
出レベルは、Ａ／Ｄ変換器２５でｍビットのディジタル
データに変換されて乗算型Ｄ／Ａ変換器２２へディジタ
ル制御データとして供給される。以上により、信号伸張
回路２０が構成される。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of a signal processing circuit according to the present invention used as a signal expansion circuit. In the figure, an analog signal Si applied to an input terminal 21 is supplied to an m-bit multiplying D / A converter 22 and a level detection circuit 23. The multiplying D / A converter 22 modulates the analog signal Si into an analog signal So having an amplitude corresponding to m-bit digital control data, which will be described later, and outputs the same via an output terminal 24 to the outside. on the other hand,
The level detection circuit 23 detects the signal level of the analog signal Si. The level detected by the level detection circuit 23 is converted into m-bit digital data by the A / D converter 25 and supplied to the multiplying D / A converter 22 as digital control data. Thus, the signal expansion circuit 20 is configured.
【００１３】乗算型Ｄ／Ａ変換器２２の構成の一例を図
２に、Ａ／Ｄ変換器２５の構成の一例を図３にそれぞれ
示す。これら図から明らかなように、両変換器２２，２
５は共に、ｍビットのデータに対応した２m 個の等しい
抵抗ｒが直列接続された抵抗ストリングと、一端が共通
接続されかつ他端が各抵抗の接続点に接続された２m 個
のスイッチと、これらスイッチのうちの１つをｍビット
のデータに基づいてオンするスイッチ制御回路とからな
る抵抗分圧回路を基に構成されている。また、Ａ／Ｄ変
換器２５では、その入力信号Ｓl の周波数帯域が低いた
め、構成がシンプルな逐次比較方式を採用している。FIG. 2 shows an example of the configuration of the multiplying D / A converter 22, and FIG. 3 shows an example of the configuration of the A / D converter 25. As is clear from these figures, both converters 22, 2
5 is a resistor string in which 2 m equal resistors r corresponding to m-bit data are connected in series, and 2 m switches having one end commonly connected and the other end connected to a connection point of each resistor. And a switch control circuit that turns on one of these switches based on m-bit data. Further, the A / D converter 25 employs a successive approximation method having a simple configuration because the frequency band of the input signal Sl is low.
【００１４】レベル検出回路２３の構成の一例を図４に
示す。このレベル検出回路２３は、アナログ信号Ｓi を
全波整流する全波整流回路２６と、その整流出力を平滑
化するとともに、アタックタイムおよびリカバリタイム
を設定するアタック・リカバリ時定数回路２７とからな
る周知の回路構成となっている。そして、アタック・リ
カバリ時定数回路２７の出力レベルが、アナログ信号Ｓ
i の検出レベルＳl となってＡ／Ｄ変換器２５に供給さ
れる。FIG. 4 shows an example of the configuration of the level detection circuit 23. The level detection circuit 23 includes a full-wave rectification circuit 26 for full-wave rectification of the analog signal Si, and an attack / recovery time constant circuit 27 for smoothing the rectified output and setting an attack time and a recovery time. Circuit configuration. Then, the output level of the attack / recovery time constant circuit 27 becomes the analog signal S
i is supplied to the A / D converter 25 as the detection level Sl.
【００１５】上記構成の信号伸張回路２０において、ア
ナログ信号Ｓi が乗算型Ｄ／Ａ変換器２２に供給される
とともに、レベル検出回路２３によってその信号レベル
が検出され、この検出レベルＳl がＡ／Ｄ変換器２５に
よってｍビットのディジタルデータＳd に変換される。
そして、そのディジタルデータＳd によって乗算型Ｄ／
Ａ変換器２２を制御することにより、伸張されたアナロ
グ信号Ｓo が出力端子２４に得られるのである。In the signal decompression circuit 20 having the above-described configuration, the analog signal Si is supplied to the multiplying D / A converter 22, and the signal level is detected by the level detection circuit 23. The data is converted into m-bit digital data Sd by the converter 25.
Then, the multiplication type D /
By controlling the A converter 22, the expanded analog signal So is obtained at the output terminal 24.
【００１６】この信号処理の過程を式で表わすと、以下
の通りである。まず、入力信号Ｓiと出力信号Ｓo との
関係は、The process of this signal processing is expressed by the following equation. First, the relationship between the input signal Si and the output signal So is:
【数１】Ｓo ＝Ｓl ・Ｓi ＝｜Ｓi ｜・Ｓi なる式で表される。なお、｜Ｓ｜は、信号Ｓのレベルを
示すものとする。ここで、両辺の信号のレベルをとる
と、## EQU1 ## This is represented by the following equation: So = Sl.Si = | Si | .Si | S | indicates the level of the signal S. Here, taking the level of the signal on both sides,
【数２】｜Ｓo ｜＝｜Ｓi ｜2 となる。よって、| So | = | Si | 2 . Therefore,
【数３】２０ｌｏｇ｜Ｓo ｜＝２・２０ｌｏｇ｜Ｓi ｜ となり、入力レベルが１dB変化したとき、出力レベルが
２dB変化する図１４に示した入出力特性が得られること
になる。20log | So | = 2.220 log | Si |, and when the input level changes by 1 dB, the input / output characteristics shown in FIG. 14 in which the output level changes by 2 dB can be obtained.
【００１７】このように、信号伸張回路２０を抵抗スト
リングを基にした乗算型Ｄ／Ａ変換器２２を用いて構成
することにより、信号伸張回路２０をＣＭＯＳプロセス
にて実現できるため、この信号伸張回路２０を用いる信
号処理回路全体の低消費電力化が可能となる。さらに
は、信号伸張回路２０のＣＭＯＳ化により、他のＣＭＯ
Ｓ・ＩＣとの１チップ化が図れるため、部品点数を削減
でき、またこれに伴い低コスト化が可能となる。As described above, by configuring the signal expansion circuit 20 using the multiplication type D / A converter 22 based on the resistor string, the signal expansion circuit 20 can be realized by a CMOS process. The power consumption of the entire signal processing circuit using the circuit 20 can be reduced. Furthermore, by using the CMOS for the signal expansion circuit 20, other CMOs can be used.
Since a single chip with S / IC can be achieved, the number of components can be reduced, and the cost can be reduced accordingly.
【００１８】なお、上記実施例では、信号伸張回路２０
について説明したが、図５に示すように、上記構成の信
号伸張回路２０に加えて、アナログ入力信号Ｓi を抵抗
Ｒ１を介して反転入力とするオペアンプＯＰを有し、こ
のオペアンプＯＰの出力をアナログ出力信号Ｓo とする
とともに信号伸張回路２０の入力とし、かつ信号伸張回
路２０の出力を抵抗Ｒ２を介してオペアンプＯＰの反転
入力とする負帰還回路５０を設け、信号伸張回路２０に
負帰還をかけることによって信号圧縮回路を構成できる
ことになる。また、以下に、信号伸張回路の他の実施例
について説明するが、各実施例の信号伸張回路に負帰還
をかけることにより、同様に信号圧縮回路を構成できる
ことは勿論である。In the above embodiment, the signal expansion circuit 20
As shown in FIG. 5, in addition to the signal expansion circuit 20 having the above configuration, an operational amplifier OP having an analog input signal Si as an inverting input via a resistor R1 is provided, and the output of the operational amplifier OP is A negative feedback circuit 50 is provided to output the signal So and to input the signal expansion circuit 20 and to use the output of the signal expansion circuit 20 as an inverting input of the operational amplifier OP via a resistor R2 to apply negative feedback to the signal expansion circuit 20. This makes it possible to configure a signal compression circuit. Further, the following will describe another embodiment of the signal expansion circuit, by applying a negative feedback signal expansion circuit of each embodiment, can of course be configured similarly signal compression circuit.
【００１９】図６は、信号伸張回路として用いられる本
発明による信号処理回路の第２の実施例を示すブロック
図である。本実施例においては、第１の実施例における
乗算型Ｄ／Ａ変換器２２およびＡ／Ｄ変換器２５とし
て、ログリニアスケール乗算型Ｄ／Ａ変換器３２および
ログリニアスケールＡ／Ｄ変換器３５を用いた構成とな
っており、それ以外の構成は第１の実施例と同じであ
る。FIG. 6 is a block diagram showing a second embodiment of the signal processing circuit according to the present invention used as a signal expansion circuit. In the present embodiment, as the multiplying D / A converter 22 and the A / D converter 25 in the first embodiment, a log linear scale multiplying D / A converter 32 and a log linear scale A / D converter 35 are used. The other configuration is the same as that of the first embodiment.
【００２０】第１の実施例のようなリニアスケールの場
合、入力信号Ｓi の信号レベルが小さくなればなる程ゲ
インの変化が荒くなり、小レベルの信号での入出力特性
にバラツキが生じ、許容誤差が悪くなる。もし、小レベ
ルの信号でも許容誤差の精度を上げるには、高分解能の
乗算型Ｄ／Ａ変換器２２およびＡ／Ｄ変換器２５が必要
になる。これに対し、本実施例では、乗算型Ｄ／Ａ変換
器およびＡ／Ｄ変換器にログリニアスケールを採用した
ので、信号レベルの大小に拘らずゲインの変化が一定で
あり、高分解能の変換器は特に必要ではなくなる。In the case of the linear scale as in the first embodiment, as the signal level of the input signal Si decreases, the change in gain increases, and the input / output characteristics of the low-level signal vary. The error gets worse. If the accuracy of the allowable error is increased even with a small-level signal, a high-resolution multiplying D / A converter 22 and A / D converter 25 are required. On the other hand, in the present embodiment, since the logarithmic linear scale is adopted for the multiplying D / A converter and the A / D converter, the change in the gain is constant regardless of the level of the signal level, and the high-resolution conversion is performed. The vessel is no longer necessary.
【００２１】ログリニアスケール乗算型Ｄ／Ａ変換器３
２の構成の一例を図７に、ログリニアスケールＡ／Ｄ変
換器３５の構成の一例を図８にそれぞれ示す。本例で
は、各抵抗ｒの接続点に２・ｒの抵抗をそれぞれ接続す
ることにより、６dBステップのログリニアスケールを得
ている。なお、ログリニアスケールのステップは６dBス
テップに限定されるものではなく、２・ｒの抵抗をｎ・
ｒ（ｎは、正の実数）とし、最終段の抵抗ｒを適当な値
に設定すれば、任意のステップのログリニアスケールを
得ることができる。Log linear scale multiplying D / A converter 3
7 and FIG. 8 show an example of the configuration of the log linear scale A / D converter 35, respectively. In this example, a log linear scale of 6 dB steps is obtained by connecting 2 · r resistors to the connection point of each resistor r. Note that the step of the log linear scale is not limited to the 6 dB step, and the resistance of 2 · r is changed to n ·
By setting r (n is a positive real number) and setting the resistance r of the last stage to an appropriate value, a log linear scale of an arbitrary step can be obtained.
【００２２】ところで、小刻みのステップのログリニア
スケールを実現しようとすると、ｎ・ｒの抵抗値が大き
くなり、現実的でなくなる。そこで、図９および図１０
に示すように、全てをログリニアスケールにしないで、
先ずはおおざっぱに、例えば６dBステップにログリニア
スケールをとり、抵抗ｒを複数個のスイッチで分圧して
６dBステップの間をリニアスケールにする構成を採れば
良い。この構成によれば、抵抗値を大きくせずに、か
つ、レベルの小さい所までゲインの変化をほぼ一定に保
つことができる。なお、ログリニアスケールが６dBステ
ップに限定されないことは、先の例の場合と同じであ
る。However, when trying to realize a log linear scale in small steps, the resistance value of n · r becomes large, which is not practical. Therefore, FIG. 9 and FIG.
As shown in the figure, do not set everything to log linear scale,
First, roughly, for example, a configuration may be adopted in which a log linear scale is set in 6 dB steps, and the resistance r is divided by a plurality of switches to make a linear scale during the 6 dB steps. According to this configuration, it is possible to keep the change in gain almost constant up to a small level without increasing the resistance value. Note that the log linear scale is not limited to 6 dB steps, as in the case of the previous example.
【００２３】図１１は、信号伸張回路として用いられる
本発明による信号処理回路の第３の実施例を示すブロッ
ク図である。本実施例においては、第２の実施例の構成
に、レベルオフセット補正回路２８、補正チェック用Ｎ
ＯＲゲート回路２９およびその補正制御をなすμＣＯＭ
（マイクロコンピュータ）３０を新たに追加した構成と
なっている。なお、本実施例では、第２の実施例の構成
に上記各回路２８〜３０を追加するとしたが、第１の実
施例の構成に上記各回路２８〜３０を追加するようにし
ても良いことは勿論である。FIG. 11 is a block diagram showing a third embodiment of the signal processing circuit according to the present invention used as a signal expansion circuit. In this embodiment, a level offset correction circuit 28 and a correction check N
OR gate circuit 29 and μCOM for performing correction control thereof
(Microcomputer) 30 is newly added. In this embodiment, the circuits 28 to 30 are added to the configuration of the second embodiment. However, the circuits 28 to 30 may be added to the configuration of the first embodiment. Of course.
【００２４】レベル検出回路２３は、いくつかのオペア
ンプ等により構成されることから、ある程度のオフセッ
ト電圧が、検出レベルＳl に重畳されることが予想され
る。このオフセット電圧は、小レベルの信号に対して伸
張入出力特性の許容誤差を悪化させることになる。それ
に対処するために、本実施例では、レベルオフセット補
正回路２８を設けたのである。Since the level detection circuit 23 is composed of several operational amplifiers and the like, it is expected that a certain amount of offset voltage is superimposed on the detection level Sl. This offset voltage deteriorates the allowable error of the extension input / output characteristic for a small-level signal. In order to cope with this, in this embodiment, the level offset correction circuit 28 is provided.
【００２５】このレベルオフセット補正回路２８は、図
１２に示すように、Ａ／Ｄ変換器３５のボトム側の基準
電圧Ｖbot をディジタルデータＣoff で制御することに
よって、オフセット電圧分だけボトム側基準電圧Ｖbot
を変えてやり、オフセット電圧をキャンセルする構成と
なっている。そのとき、オフセット電圧がキャンセルさ
れたかどうかは、ＮＯＲゲート回路２９の出力であるオ
フセットチェック出力Ｔoff のレベル変化（“Ｈ”レベ
ルか“Ｌ”レベルか）を見ることによって判断できる。The level offset correction circuit 28 controls the bottom-side reference voltage Vbot of the A / D converter 35 with digital data Coff as shown in FIG.
And the offset voltage is cancelled. At this time, whether or not the offset voltage has been canceled can be determined by looking at the level change ("H" level or "L" level) of the offset check output Toff output from the NOR gate circuit 29.
【００２６】すなわち、レベル検出回路２３の入力を無
信号状態にし、この無信号状態において、レベルオフセ
ット補正回路２８のディジタルデータＣoff を順次変化
させつつディジタル制御データＳd 、即ちオフセットチ
ェック出力Ｔoff のレベル変化を監視し、ディジタル制
御データＳd がボトムデータ（０，０，……，０）とな
ったとき、オフセットチェック出力Ｔoff のレベルが
“Ｌ”レベルから“Ｈ”レベルに変化するため、このレ
ベル変化のタイミングでレベルオフセット補正回路２８
による補正を停止すれば良いのである。以上のシーケン
スは、μＣＯＭ３０のソフトウェアによって容易に処理
できる。That is, the input of the level detection circuit 23 is set to a no-signal state. In this no-signal state, the digital control data Sd, that is, the level change of the offset check output Toff is changed while the digital data Coff of the level offset correction circuit 28 is sequentially changed. When the digital control data Sd becomes bottom data (0, 0,..., 0), the level of the offset check output Toff changes from "L" level to "H" level. At the timing of the level offset correction circuit 28
What is necessary is just to stop the correction by. The above sequence can be easily processed by the μCOM 30 software.
【００２７】[0027]
【発明の効果】以上説明したように、本発明によれば、
信号伸張・圧縮回路を抵抗ストリングを基にした乗算型
Ｄ／Ａ変換器を用いて構成したことにより、これら回路
をＣＭＯＳプロセスにて実現できるため、これら回路を
用いる信号処理回路全体の低消費電力化が可能となる。
しかも、レベル検出回路の検出レベルの持つオフセット
をオフセット補正回路によって補正するようにしたこと
で、当該オフセットが小レベルの信号に対して伸張入出
力特性の許容誤差を悪化させるのを未然に防止できる。
さらには、信号伸張・圧縮回路のＣＭＯＳ化により、他
のＣＭＯＳ・ＩＣとの１チップ化が図れるため、部品点
数を削減でき、またこれに伴い低コスト化が可能とな
る。As described above, according to the present invention,
Since the signal decompression / compression circuit is configured using a multiplying D / A converter based on a resistor string, these circuits can be realized by a CMOS process. Therefore, low power consumption of the entire signal processing circuit using these circuits is achieved. Is possible.
Moreover, the offset of the detection level of the level detection circuit
Is corrected by the offset correction circuit.
In this case, the offset is extended and
It is possible to prevent deterioration of the tolerance of the force characteristic.
Furthermore, since the signal decompression / compression circuit is made into a CMOS, it can be made into one chip with another CMOS IC, so that the number of parts can be reduced and the cost can be reduced accordingly.
【図１】本発明に係る信号伸張回路の第１の実施例を示
すブロック図である。FIG. 1 is a block diagram showing a first embodiment of a signal decompression circuit according to the present invention.
【図２】乗算型Ｄ／Ａ変換器の構成の一例を示す回路図
である。FIG. 2 is a circuit diagram showing an example of a configuration of a multiplying D / A converter.
【図３】Ａ／Ｄ変換器の構成の一例を示す回路図であ
る。FIG. 3 is a circuit diagram illustrating an example of a configuration of an A / D converter.
【図４】レベル検出回路の構成の一例を示すブロック図
である。FIG. 4 is a block diagram illustrating an example of a configuration of a level detection circuit.
【図５】本発明に係る信号圧縮回路を示す回路図であ
る。FIG. 5 is a circuit diagram showing a signal compression circuit according to the present invention.
【図６】本発明に係る信号伸張回路の第２の実施例を示
すブロック図である。FIG. 6 is a block diagram showing a second embodiment of the signal expansion circuit according to the present invention.
【図７】ログリニアスケール乗算型Ｄ／Ａ変換器の構成
の一例を示す回路図である。FIG. 7 is a circuit diagram showing an example of a configuration of a log linear scale multiplying D / A converter.
【図８】ログリニアスケールＡ／Ｄ変換器の構成の一例
を示す回路図である。FIG. 8 is a circuit diagram showing an example of a configuration of a log linear scale A / D converter.
【図９】ログリニアスケール乗算型Ｄ／Ａ変換器の他の
構成例を示す回路図である。FIG. 9 is a circuit diagram showing another configuration example of the log linear scale multiplying D / A converter.
【図１０】ログリニアスケールＡ／Ｄ変換器の他の構成
例を示す回路図である。FIG. 10 is a circuit diagram showing another configuration example of the log linear scale A / D converter.
【図１１】本発明に係る信号伸張回路の第３の実施例を
示すブロック図である。FIG. 11 is a block diagram showing a third embodiment of the signal expansion circuit according to the present invention.
【図１２】レベルオフセット補正回路の構成の一例を示
す回路図である。FIG. 12 is a circuit diagram illustrating an example of a configuration of a level offset correction circuit.
【図１３】移動体通信システムにおける送・受信機のベ
ースバンド信号処理回路の構成の一例を示すブロック図
である。FIG. 13 is a block diagram illustrating an example of a configuration of a baseband signal processing circuit of a transmitter / receiver in a mobile communication system.
【図１４】移動体通信システムに用いられる信号伸張回
路の入出力特性図である。FIG. 14 is an input / output characteristic diagram of a signal decompression circuit used in a mobile communication system.
【図１５】信号伸張回路の従来例を示すブロック図であ
る。FIG. 15 is a block diagram showing a conventional example of a signal expansion circuit.
２０ 信号伸張回路 ２２ 乗算型Ｄ／Ａ変換器 ２３ レベル検出回路 ２５ Ａ／Ｄ変換器 ２８ レベルオフセット補正回路 ３２ ログリニアスケール乗算型Ｄ／Ａ変換器 ３５ ログリニアスケールＡ／Ｄ変換器 Reference Signs List 20 signal expansion circuit 22 multiplication type D / A converter 23 level detection circuit 25 A / D converter 28 level offset correction circuit 32 log linear scale multiplication D / A converter 35 log linear scale A / D converter
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−63481（ＪＰ，Ａ) 特開 昭59−66208（ＪＰ，Ａ) 実開 昭64−33218（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 5/00 - 11/08 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-5-63481 (JP, A) JP-A-59-66208 (JP, A) JP-A-64-33218 (JP, U) (58) Survey Field (Int.Cl. 7 , DB name) H03G 5/00-11/08
Claims (4)
タに応じた振幅のアナログ出力信号に変調する乗算型Ｄ
／Ａ変換器と、 前記アナログ入力信号の信号レベルを検出するレベル検
出回路と、 前記レベル検出回路の検出レベルをディジタル化して前
記ディジタル制御データとして前記乗算型Ｄ／Ａ変換器
に供給するＡ／Ｄ変換器と、 前記レベル検出回路の後段においてその検出レベルの持
つオフセットを補正するオフセット補正回路と を具備し
たことを特徴とする信号処理回路。1. A multiplication type D for modulating an analog input signal into an analog output signal having an amplitude corresponding to digital control data.
An A / A converter, a level detection circuit for detecting a signal level of the analog input signal, and an A / A converter for digitizing a detection level of the level detection circuit and supplying the digital control data to the multiplying D / A converter. A D-converter, and the detection level holding circuit at a stage subsequent to the level detection circuit.
And an offset correction circuit for correcting the offset .
ケール乗算型Ｄ／Ａ変換器であり、前記Ａ／Ｄ変換器は
ログリニアスケールＡ／Ｄ変換器であることを特徴とす
る請求項１記載の信号処理回路。2. The multiplying D / A converter is a log linear scale multiplying D / A converter, and the A / D converter is a log linear scale A / D converter. Item 2. The signal processing circuit according to Item 1.
において、前記オフセット補正回路の補正制御入力を順
次変化させつつ前記ディジタル制御データを監視し、前
記ディジタル制御データがボトムデータとなったとき前
記オフセット補正回路による補正を停止すべく制御する
制御手段を具備したことを特徴とする請求項１記載の信
号処理回路。3. An input of said level detection circuit is in a non-signal state.
, The correction control input of the offset correction circuit is sequentially
Next, the digital control data is monitored while changing,
Before the digital control data becomes bottom data
Control to stop the correction by the offset correction circuit
2. The signal processing circuit according to claim 1 , further comprising control means .
に加え、 アナログ入力信号を反転入力とするオペアンプを有し、
前記オペアンプの出力をアナログ出力信号とするととも
に前記信号処理回路の入力とし、かつ前記信号処理回路
の出力を前記オペアンプの反転入力とする負帰還回路を
具備したことを特徴とする信号処理回路。 4. The signal processing circuit according to claim 1, 2 or 3.
In addition to the above, there is an operational amplifier that makes the analog input signal an inverting input,
The output of the operational amplifier may be an analog output signal.
To the signal processing circuit, and the signal processing circuit
A negative feedback circuit using the output of
A signal processing circuit, comprising:
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