JP3296714B2 - Sampling rate converter - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はサンプリングレート
変換装置に係り、詳しくは、デジタルデータを伝送する
際にサンプリングレートを変更するために用いられる装
置に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a sampling rate conversion device, and more particularly to a device used for changing a sampling rate when transmitting digital data.

【０００２】[0002]

【従来の技術】近年、デジタルデータのビット列（ビッ
トストリーム）のサンプリングレートを変換するための
装置が求められている。2. Description of the Related Art In recent years, a device for converting a sampling rate of a bit stream (bit stream) of digital data has been demanded.

【０００３】例えば、第２世代コードレス電話（ＰＨ
Ｓ）の基地局では、端末から送信されてくるビットスト
リームのサンプリングレートを変換した後で、ＡＤＰＣ
Ｍ（Adaptive Differential Pulse Code Modulation ）
処理を行い、ＰＣＭ音声データを生成している。For example, a second generation cordless telephone (PH)
In the base station of S), after converting the sampling rate of the bit stream transmitted from the terminal, ADPC
M (Adaptive Differential Pulse Code Modulation)
Processing is performed to generate PCM audio data.

【０００４】ＰＨＳでは、無線アクセス方式としてマル
チキャリア４チャネルＴＤＭＡ（Time Division Multip
le Access ）方式を採用し、伝送方式としてＴＤＤ（Ti
me Division Duplex）方式を採用している。これは、同
一周波数で送信情報と受信情報を交互に通信すると共に
時分割多重伝送する方式である。In the PHS, a multi-carrier four-channel TDMA (Time Division Multip
le Access) system, and TDD (Ti
me Division Duplex) system. This is a system in which transmission information and reception information are alternately communicated at the same frequency and time-division multiplexed.

【０００５】図４に、ＰＨＳにおけるＴＤＭＡ／ＴＤＤ
方式のスロット構成を示す。各スロットＴ１〜Ｔ４，Ｒ
１〜Ｒ４は２４０ビット、０．６２５msで構成されてい
る。ＴＤＭＡ／ＴＤＤフレームの１フレーム期間は５ms
であるため、無線伝送速度は３８４kbit/sとなる。FIG. 4 shows TDMA / TDD in PHS.
1 shows a slot configuration of a system. Each slot T1 to T4, R
1 to R4 are composed of 240 bits and 0.625 ms. One frame period of TDMA / TDD frame is 5 ms
Therefore, the wireless transmission speed is 384 kbit / s.

【０００６】基地局（ＣＳ；Cell Station）から端末
（ＰＳ；Personal Station）への下り回線に４スロット
（Ｔ１〜Ｔ４）、端末から基地局への上り回線に４スロ
ット（Ｒ１〜Ｒ４）の合計８スロットを一つのフレーム
として周期的に送受信を行う。下りの各スロットＴ１〜
Ｔ４のうち１スロット（例えば、Ｔ１）、上りの各スロ
ットＲ１〜Ｒ４のうち１スロット（例えば、Ｒ１）はそ
れぞれ制御用物理スロットとして使用され、他のスロッ
トＴ２〜Ｔ４，Ｒ２〜Ｒ４は通信用物理スロットとして
構成されている。音声データに対応するビットストリー
ムは、通信用物理スロット内にフレーム周期ごとに圧縮
されてバースト信号として送受信される。[0006] A total of four slots (T1 to T4) for the downlink from the base station (CS; Cell Station) to the terminal (PS; Personal Station) and four slots (R1 to R4) for the uplink from the terminal to the base station. Transmission and reception are periodically performed with eight slots as one frame. Downlink slots T1 to
One slot (for example, T1) of T4 and one slot (for example, R1) of each of the upstream slots R1 to R4 are used as control physical slots, and the other slots T2 to T4 and R2 to R4 are used for communication. It is configured as a physical slot. A bit stream corresponding to audio data is compressed in a communication physical slot for each frame period and transmitted and received as a burst signal.

【０００７】図５に、制御用物理スロットおよび通信用
物理スロットの内部構成を示す。過渡応答用ランプタイ
ム（Ｒ）は、各スロットの立ち上がりと立ち下がりの過
渡状態を滑らかにするための時間で、これにより帯域外
漏洩電力の低減が図れる。FIG. 5 shows the internal configuration of the control physical slot and the communication physical slot. The transient response ramp time (R) is a time for smoothing the transient state of the rise and fall of each slot, thereby reducing out-of-band leakage power.

【０００８】スタートシンボル（ＳＳ）は各スロットの
始まりを示す信号である。プリアンブル（ＰＲ）は、受
信信号からクロックを再生し、ビット同期を確立するた
めの信号である。制御用物理スロットでは、１スロット
毎にビット同期を確立する必要があるため、プリアンブ
ルに６２ビットをあてている。一方、通信用物理スロッ
トでは、同期バーストにより初期引き込みを行っている
ため、プリアンブルに６ビットをあてている。The start symbol (SS) is a signal indicating the start of each slot. The preamble (PR) is a signal for reproducing a clock from a received signal and establishing bit synchronization. In the control physical slot, since it is necessary to establish bit synchronization for each slot, 62 bits are allocated to the preamble. On the other hand, in the physical slot for communication, since the initial pull-in is performed by the synchronization burst, 6 bits are allocated to the preamble.

【０００９】ユニークワード（ＵＷ）は、各スロットの
フレーム同期のための信号であり、制御用物理スロット
と通信用物理スロットを区別するため異なるパターンを
規定している。The unique word (UW) is a signal for frame synchronization of each slot, and defines a different pattern for distinguishing between a control physical slot and a communication physical slot.

【００１０】チャネル種別（ＣＩ）は、各スロットの機
能チャネルを識別するための信号である。巡回生成（Ｃ
ＲＣ）符号は、ＵＷの直後からこのＣＲＣの直前までの
ビット列の誤り検出に用いられる。[0010] The channel type (CI) is a signal for identifying the function channel of each slot. Cyclic generation (C
The RC) code is used for error detection of a bit string from immediately after UW to immediately before this CRC.

【００１１】ガードビット（ＧＴ）は、伝播遅延時間差
やクロックジッタなどによるバースト信号の衝突を避け
るための時間である。音声データなどのユーザ情報は主
に情報チャネル（ＴＣＨ）を利用して伝送される。ＴＣ
Ｈは１６０ビットで構成されるため、情報伝送速度は３
２kbit/sとなる。基地局は、定常的に報知チャネル（Ｂ
ＣＣＨ）を用いて送信情報のチャネル構造を端末に通知
する。The guard bit (GT) is a time for avoiding collision of burst signals due to a difference in propagation delay time or clock jitter. User information such as voice data is transmitted mainly using an information channel (TCH). TC
Since H is composed of 160 bits, the information transmission rate is 3
2 kbit / s. The base station constantly broadcasts the broadcast channel (B
Using the CCH), the terminal is notified of the channel structure of the transmission information.

【００１２】発識別符号は、無線管理のために与えられ
た符号で、自局の呼び出し符号を含んでいる。基地局か
ら送信を行う際には、ＣＳ−ＩＤ（CS-Identification
）を発識別符号としている。尚、ＢＣＣＨは基地局か
らの送信のみのチャネルであるため、ＢＣＣＨにおける
発識別符号は常にＣＳ−ＩＤとなる。The calling identification code is a code given for radio management and includes a calling code of the own station. When transmitting from a base station, CS-ID (CS-Identification
) Is the calling identification code. Since the BCCH is a channel only for transmission from the base station, the source identification code in the BCCH is always CS-ID.

【００１３】低速付随制御チャネル（ＳＡＣＣＨ）は、
音声データなどのユーザ情報の転送を中断することな
く、常時ＴＣＨに付随して呼接続に必要な低速の制御情
報およびユーザパケットデータの転送を行うチャネルで
ある。[0013] The slow associated control channel (SACCH) is:
This channel always transfers low-speed control information and user packet data necessary for call connection, which are attached to the TCH without interrupting the transfer of user information such as voice data.

【００１４】尚、制御用物理スロットにおいて、ＢＣＣ
Ｈが個別セル用チャネル（ＳＣＣＨ）または一斉呼び出
しチャネル（ＰＣＨ）に置き代えられる場合もある。ま
た、通信用物理スロットにおいて、ＴＣＨが高速付随制
御チャネル（ＦＡＣＣＨ）に置き代えられる場合もあ
る。In the control physical slot, BCC
H may be replaced by a dedicated cell channel (SCCH) or a paging channel (PCH). Further, in the physical slot for communication, the TCH may be replaced by a fast associated control channel (FACCH).

【００１５】ちなみに、上記したＰＨＳの無線チャネル
構成に関しては、「わかりやすいパーソナル通信技術」
（オーム社刊）に詳述されている。図６に、ＰＨＳの基
地局の無線チャネル受信処理装置のブロック構成を示
す。By the way, regarding the above-mentioned PHS radio channel configuration, "Personal communication technology which is easy to understand"
(Published by Ohmsha). FIG. 6 shows a block configuration of a radio channel reception processing device of a PHS base station.

【００１６】無線チャネル受信処理装置５１は、フレー
ム分解処理回路５２、スロット分解処理回路５３、ＣＰ
Ｕインターフェース５４、ＡＤＰＣＭ処理回路５５、入
力端子５６、出力端子５７〜６０、入出力端子６１、バ
ッファ７１〜７４、制御回路７５から構成されている。The radio channel reception processing device 51 includes a frame decomposition processing circuit 52, a slot decomposition processing circuit 53, and a CP.
It comprises a U interface 54, an ADPCM processing circuit 55, an input terminal 56, output terminals 57-60, an input / output terminal 61, buffers 71-74, and a control circuit 75.

【００１７】基地局には、図示しない無線復調回路が設
けられている。端末から送信されてきたビットストリー
ムは、まず、無線復調回路において復調された後に、無
線チャネル受信処理装置５１へ送られる。The base station is provided with a radio demodulation circuit (not shown). The bit stream transmitted from the terminal is first demodulated in the wireless demodulation circuit, and then sent to the wireless channel reception processing device 51.

【００１８】そのビットストリームは、入力端子５６を
介してフレーム分解処理回路５２へ送られる。フレーム
分解処理回路５２は、ビットストリームを図４に示す各
スロットに分解し、そのスロットをスロット分解処理回
路５３へ送る。また、フレーム分解処理回路５２はスロ
ット番号を管理しており、そのスロット番号を制御回路
７５へ送る。The bit stream is sent to the frame decomposition processing circuit 52 via the input terminal 56. The frame decomposition processing circuit 52 decomposes the bit stream into the respective slots shown in FIG. 4, and sends the slots to the slot decomposition processing circuit 53. Further, the frame disassembly processing circuit 52 manages the slot number, and sends the slot number to the control circuit 75.

【００１９】スロット分解処理回路５３は、まず、スロ
ットに対してデスクランブル処理および誤り検出処理を
施し、次に、ＴＣＨに音声データが含まれている通信用
物理スロットのＴＣＨだけを抽出し、そのＴＣＨに含ま
れる音声データを各バッファ７１〜７４へ送る。ここ
で、スロット分解処理回路５３に入力されるスロットに
は、制御用物理スロットや、ＴＣＨに音声データ以外の
ユーザ情報が含まれている通信用物理スロットもある。
スロット分解処理回路５３は、それら音声データを含ま
ないスロットについては、ＣＰＵインターフェース５４
へ送る。その音声データを含まないスロットは、ＣＰＵ
インターフェース５４から入出力端子６１を介し、非音
声データとして出力される。The slot disassembly processing circuit 53 first performs descrambling processing and error detection processing on the slot, and then extracts only the TCH of the communication physical slot in which the audio data is included in the TCH. The audio data included in the TCH is sent to each of the buffers 71 to 74. Here, the slots input to the slot disassembly processing circuit 53 include a control physical slot and a communication physical slot in which the TCH includes user information other than voice data.
The slot disassembly processing circuit 53 determines that the CPU interface 54
Send to The slot that does not contain the audio data is the CPU
The data is output as non-voice data from the interface 54 via the input / output terminal 61.

【００２０】また、フレーム分解処理回路５２およびス
ロット分解処理回路５３を制御するための制御データが
入出力端子６１に入力され、その制御データはＣＰＵイ
ンターフェース５４を介して各回路５２，５３へ送られ
る。Further, control data for controlling the frame disassembly processing circuit 52 and the slot disassembly processing circuit 53 is input to the input / output terminal 61, and the control data is sent to the circuits 52 and 53 via the CPU interface 54. .

【００２１】各バッファ７１〜７４は、スロット分解処
理回路５３から送られてくる音声データ（以下、「Ｄ
ｉ」と表記する）を蓄積し（書き込み）、蓄積した（書
き込まれた）音声データを読み出して、その音声データ
（以下、「Ｄｏ」と表記する）をＡＤＰＣＭ処理回路５
５へ送る。Each of the buffers 71 to 74 stores audio data (hereinafter referred to as “D”) transmitted from the slot decomposition processing circuit 53.
i) is stored (written), the stored (written) audio data is read out, and the audio data (hereinafter referred to as “Do”) is stored in the ADPCM processing circuit 5.
Send to 5.

【００２２】ＡＤＰＣＭ処理回路５５は、各音声データ
に対してＡＤＰＣＭ処理を行うことでＰＣＭ音声データ
を生成する。そのＰＣＭ音声データは、出力端子５７〜
６０を介して出力される。The ADPCM processing circuit 55 generates PCM audio data by performing ADPCM processing on each audio data. The PCM audio data is output from output terminals 57 to
It is output via 60.

【００２３】制御回路７５は、上記した各回路５２〜５
５の動作を制御する。また、制御回路７５は、フレーム
分解処理回路５２から送られてくるスロット番号に基づ
いて、各バッファ７１〜７４を個別に制御するためのタ
イミング信号を生成する。このタイミング信号は、各バ
ッファ７１〜７４に対して別々に生成される。つまり、
制御回路７５は、各バッファ７１〜７４を別々に制御す
る。The control circuit 75 includes the above-described circuits 52 to 5
5 is controlled. Further, the control circuit 75 generates a timing signal for individually controlling each of the buffers 71 to 74 based on the slot number sent from the frame decomposition processing circuit 52. This timing signal is separately generated for each of the buffers 71 to 74. That is,
The control circuit 75 controls each of the buffers 71 to 74 separately.

【００２４】図４に示すように、下り回線および上り回
線では各々４スロットの送受信を行うため、１つの基地
局では最大４つの音声チャネルを処理する必要がある。
無線チャネル受信処理装置５１が４つのバッファ７１〜
７４を備えているのはそのためである。As shown in FIG. 4, four slots are respectively transmitted and received in the downlink and uplink, so that one base station needs to process up to four voice channels.
The wireless channel reception processing device 51 has four buffers 71 to
That is why 74 is provided.

【００２５】図７に、各バッファ７１〜７４の内部構成
を示す。バッファ７１〜７４は、メモリ８１、マルチプ
レクサ（ＭＵＸ；Multiplexer）８２、書き込みアドレ
ス生成器８３、読み出しアドレス生成器８４、制御信号
生成器８５、データ（Ｄ）フリップフロップ８６から構
成されている。FIG. 7 shows the internal configuration of each of the buffers 71 to 74. Each of the buffers 71 to 74 includes a memory 81, a multiplexer (MUX; Multiplexer) 82, a write address generator 83, a read address generator 84, a control signal generator 85, and a data (D) flip-flop 86.

【００２６】制御信号生成器８５は、制御回路７５から
送られてくるタイミング信号に基づいて、書き込み制御
信号Ｗｃ、読み出し制御信号Ｒｃ、マルチプレクサ制御
信号Ｓｃを生成する。ここで、書き込み制御信号Ｗｃは
一定周期（＝約１μs （９６０kHz ））で生成され、読
み出し制御信号Ｒｃも一定周期（＝１２５μs （８kHz
））で生成される。また、制御信号生成器８５は、メ
モリ８１に対する書き込み動作が開始された時点で読み
出しアドレス生成器８４が生成している読み出しアドレ
スＲadに基づき、その読み出しアドレスＲadよりも所定
値だけ進んだアドレスを初期アドレスとして生成する。The control signal generator 85 generates a write control signal Wc, a read control signal Rc, and a multiplexer control signal Sc based on the timing signal sent from the control circuit 75. Here, the write control signal Wc is generated at a constant period (= about 1 μs (960 kHz)), and the read control signal Rc is also generated at a constant period (= 125 μs (8 kHz)).
)). The control signal generator 85 initializes an address advanced by a predetermined value from the read address Rad based on the read address Rad generated by the read address generator 84 when the write operation to the memory 81 is started. Generate as an address.

【００２７】書き込みアドレス生成器８３は、制御信号
生成器８５が生成した初期アドレスと、メモリ８１の書
き込み動作とに基づいて、フリーランで巡回する書き込
みアドレスＷadを生成する。つまり、書き込みアドレス
生成器８３は、初期アドレスを書き込みアドレスＷadの
先頭アドレスとし、メモリ８１に対して音声データが書
き込まれる度に書き込みアドレスＷadをインクリメント
し、書き込みアドレスＷadがメモリ８１の最終アドレス
まで進んだら、次の書き込みアドレスＷadをメモリ８１
の先頭アドレスに戻す。The write address generator 83 generates a free-running write address Wad based on the initial address generated by the control signal generator 85 and the write operation of the memory 81. That is, the write address generator 83 sets the initial address as the head address of the write address Wad, increments the write address Wad every time audio data is written to the memory 81, and advances the write address Wad to the last address of the memory 81. Then, the next write address Wad is stored in the memory 81.
To the beginning address of

【００２８】読み出しアドレス生成器８４は、メモリ８
１の読み出し動作に基づいて、フリーランで巡回する読
み出しアドレスＲadを生成する。つまり、読み出しアド
レス生成器８４は、メモリ８１から音声データが読み出
される度に読み出しアドレスＲadをインクリメントし、
読み出しアドレスＲadがメモリ８１の最終アドレスまで
進んだら、次の読み出しアドレスＲadをメモリ８１の先
頭アドレスに戻す。The read address generator 84 is provided in the memory 8
Based on the read operation of No. 1, a read address Rad that circulates in free run is generated. That is, the read address generator 84 increments the read address Rad every time audio data is read from the memory 81,
When the read address Rad has advanced to the last address of the memory 81, the next read address Rad is returned to the start address of the memory 81.

【００２９】マルチプレクサ８２は、書き込みアドレス
生成器８３が生成した書き込みアドレスＷadと、読み出
しアドレス生成器８４が生成した読み出しアドレスＲad
とを、制御信号生成器８５が生成したマルチプレクサ制
御信号Ｓｃに従って多重化することで１つのアドレスＡ
ｄを生成し、そのアドレスＡｄをメモリ８１へ出力す
る。つまり、マルチプレクサ８２は、書き込みアドレス
Ｗadと読み出しアドレスＲadのいずれか一方をマルチプ
レクサ制御信号Ｓｃに従って選択し、その選択したアド
レスＷad，ＲadをアドレスＡｄとしてメモリ８１へ出力
する。The multiplexer 82 includes a write address Wad generated by the write address generator 83 and a read address Rad generated by the read address generator 84.
Are multiplexed according to the multiplexer control signal Sc generated by the control signal generator 85, so that one address A
d, and outputs the address Ad to the memory 81. That is, the multiplexer 82 selects one of the write address Wad and the read address Rad according to the multiplexer control signal Sc, and outputs the selected address Wad, Rad to the memory 81 as the address Ad.

【００３０】メモリ８１は、ＦＩＦＯ（First-In-First
-Out）構成のＲＡＭ（Random Access Memory）から成る
リングバッファによって構成され、スロット分解処理回
路５３から送られてくる音声データＤｉを順次書き込
む。このメモリ８１への音声データの書き込み動作は、
制御信号生成回路８５が生成した書き込み制御信号Ｗｃ
に従い、マルチプレクサ８２が生成したアドレスＡｄ
（書き込みアドレスＷad）で行われる。また、メモリ８
１からの音声データの読み出し動作は、制御信号生成回
路８５が生成した読み出し制御信号Ｒｃに従い、マルチ
プレクサ８２が生成したアドレスＡｄ（読み出しアドレ
スＲad）で行われる。The memory 81 has a FIFO (First-In-First)
-Out), which is composed of a ring buffer composed of a random access memory (RAM), and sequentially writes the audio data Di sent from the slot disassembly processing circuit 53. The operation of writing the audio data into the memory 81 is as follows.
Write control signal Wc generated by control signal generation circuit 85
And the address Ad generated by the multiplexer 82
(Write address Wad). Also, the memory 8
The read operation of the audio data from 1 is performed at the address Ad (read address Rad) generated by the multiplexer 82 in accordance with the read control signal Rc generated by the control signal generation circuit 85.

【００３１】Ｄフリップフロップ８６は、制御信号生成
器８５が生成した読み出し制御信号Ｒｃに従って、メモ
リ８１から読み出された音声データを格納し、次の読み
出し制御信号Ｒｃが送られてくるまでの間、格納した音
声データを保持する。そのＤフリップフロップ８６に保
持された音声データＤｏは、ＡＤＰＣＭ処理回路５５へ
送られる。The D flip-flop 86 stores the audio data read from the memory 81 in accordance with the read control signal Rc generated by the control signal generator 85, and stores the data until the next read control signal Rc is sent. , And holds the stored audio data. The audio data Do held in the D flip-flop 86 is sent to the ADPCM processing circuit 55.

【００３２】次に、各バッファ７１〜７４の動作につい
て説明する。スロット分解処理回路５３から送られてき
た音声データＤｉは、タイミング信号に基づいて一定周
期で生成される書き込み制御信号Ｗｃに従い、スロット
番号に対応する各スロット毎に、別々のバッファ７１〜
７４内のメモリ８１に書き込まれる。例えば、図４に示
すスロットＲ２のＴＣＨに含まれる音声データはバッフ
ァ７１内のメモリ８１に書き込まれ、スロットＲ３のＴ
ＣＨに含まれる音声データはバッファ７２内のメモリ８
１に書き込まれ、スロットＲ４のＴＣＨに含まれる音声
データはバッファ７３内のメモリ８１に書き込まれる。Next, the operation of each of the buffers 71 to 74 will be described. The audio data Di sent from the slot disassembly processing circuit 53 has separate buffers 71 to 71 for each slot corresponding to the slot number in accordance with the write control signal Wc generated at a constant period based on the timing signal.
The data is written to the memory 81 in the memory 74. For example, the audio data included in the TCH of the slot R2 shown in FIG.
The audio data contained in the CH is stored in the memory 8 in the buffer 72.
1 and the audio data included in the TCH of the slot R4 is written to the memory 81 in the buffer 73.

【００３３】そして、タイミング信号に基づいて一定周
期で生成される読み出し制御信号Ｒｃに従い、全てのバ
ッファ７１〜７４内のメモリ８１から同時に音声データ
が読み出される。その各音声データはそれぞれ各Ｄフリ
ップフロップ８６に格納され、次の読み出し制御信号Ｒ
ｃが送られてくるまで保持される。そのＤフリップフロ
ップ８６に格納された音声データＤｏは、ＡＤＰＣＭ処
理回路５５へ送られる。Then, the audio data is simultaneously read from the memories 81 in all the buffers 71 to 74 in accordance with the read control signal Rc generated at a constant period based on the timing signal. Each audio data is stored in each D flip-flop 86, and the next read control signal R
It is held until c is sent. The audio data Do stored in the D flip-flop 86 is sent to the ADPCM processing circuit 55.

【００３４】このように、無線チャネル受信処理装置５
１においては、メモリ８１に対して、一定周期（＝約１
μs （９６０kHz ））の書き込み制御信号Ｗｃに従って
音声データの書き込みを行う。そして、書き込み制御信
号Ｗｃとは異なる周期（＝１２５μs （８kHz ））の読
み出し制御信号Ｒｃに従って音声データの読み出しを行
う。つまり、書き込み制御信号Ｗｃの周期がメモリ８１
に対する書き込み周期になり、読み出し制御信号Ｒｃの
周期がメモリ８１に対する読み出し周期になる。ここ
で、メモリ８１へ書き込まれる音声データのサンプリン
グレートは、書き込み制御信号Ｗｃの周期に対応する。
また、メモリ８１から読み出される音声データのサンプ
リングレートは、読み出し制御信号Ｒｃの周期に対応す
る。つまり、各制御信号Ｗｃ，Ｒｃの周期に対応して、
音声データ（ビットストリーム）のサンプリングレート
が変換される。As described above, the wireless channel reception processing device 5
1, the memory 81 has a fixed period (= approximately 1
The audio data is written in accordance with the write control signal Wc of μs (960 kHz). Then, the audio data is read in accordance with the read control signal Rc having a cycle (= 125 μs (8 kHz)) different from the write control signal Wc. That is, the cycle of the write control signal Wc is
, And the cycle of the read control signal Rc becomes the cycle of reading from the memory 81. Here, the sampling rate of the audio data written to the memory 81 corresponds to the cycle of the write control signal Wc.
The sampling rate of the audio data read from the memory 81 corresponds to the cycle of the read control signal Rc. That is, corresponding to the cycle of each control signal Wc, Rc,
The sampling rate of the audio data (bit stream) is converted.

【００３５】[0035]

【発明が解決しようとする課題】従来の無線チャネル受
信処理装置５１においては、各バッファ７１〜７４内に
それぞれマルチプレクサ８２、書き込みアドレス生成器
８３、読み出しアドレス生成器８４、制御信号生成器８
５を設ける必要がある。つまり、各音声チャネルに対し
て、メモリ８１およびＤフリップフロップ８６とその制
御回路（８２〜８５）とから構成されるバッファ７１〜
７４が１つずつ必要である。しかし、近年、無線チャネ
ル受信処理装置５１においては、回路規模をさらに縮小
化することが求められている。In the conventional radio channel reception processing device 51, the multiplexer 82, the write address generator 83, the read address generator 84, and the control signal generator 8 are provided in the buffers 71 to 74, respectively.
5 must be provided. That is, for each audio channel, buffers 71 to 81 each including a memory 81, a D flip-flop 86, and a control circuit (82 to 85) thereof.
74 are required one by one. However, in recent years, the wireless channel reception processing device 51 has been required to further reduce the circuit scale.

【００３６】ところで、ＰＨＳの基地局の無線チャネル
受信処理装置に限らず、一般に、デジタルデータを伝送
する際にサンプリングレートを変更する場合には、ま
ず、所定のサンプリングレート（書き込み周期）でメモ
リにデータを一旦書き込み、次に、書き込み時とは異な
るサンプリングレート（読み出し周期）でメモリからデ
ータを読み出すことで、サンプリングレートの変換を行
う。その場合、デジタルデータの各伝送経路毎に、メモ
リとそのメモリを制御する回路とが一組ずつ必要にな
る。従って、伝送経路が複数になると、メモリとそのメ
モリを制御する回路についても伝送経路の数に対応して
複数組必要になる。しかし、近年、サンプリングレート
の変換装置においては、回路規模をさらに縮小化するこ
とが求められている。By the way, when the sampling rate is changed when transmitting digital data, not limited to the radio channel reception processing device of the PHS base station, first, when the sampling rate is changed, the data is first stored in the memory at a predetermined sampling rate (write cycle). The data is written once, and then the data is read from the memory at a sampling rate (read cycle) different from that at the time of writing, thereby converting the sampling rate. In this case, a memory and a circuit for controlling the memory are required for each transmission path of digital data. Therefore, when there are a plurality of transmission paths, a plurality of sets of memories and circuits for controlling the memories are required corresponding to the number of transmission paths. However, in recent years, there has been a demand for further reducing the circuit scale of the sampling rate converter.

【００３７】本発明は上記要求を満足するためになされ
たものであって、その目的は、回路規模の小さなサンプ
リングレート変換装置を提供することにある。また、本
発明の別の目的は、ＰＨＳの基地局の無線チャネル受信
処理装置に設けられた回路規模の小さなサンプリングレ
ート変換装置を提供することにある。The present invention has been made to satisfy the above-mentioned requirements, and an object of the present invention is to provide a sampling rate converter having a small circuit scale. Another object of the present invention is to provide a Do sampling rate conversion device small in circuit scale provided in the radio channel reception processing apparatus of the base station of the P HS.

【００３８】[0038]

【課題を解決するための手段】請求項１に記載の発明
は、ＰＨＳの端末から送信され、復調処理の施されたビ
ットストリームのフレームを、スロットに分解しつつ、
それら分解した各スロットから音声データが含まれる情
報チャネルだけを抽出するとともに、それら抽出した情
報チャネルの別にこれに含まれる音声データをＡＤＰＣ
Ｍ処理してＰＣＭ音声データを生成するＰＨＳの基地局
の無線チャネル受信処理装置に設けられて、前記ＡＤＰ
ＣＭ処理のために前記各音声データのサンプリングレー
トの変換を行うサンプリングレート変換装置において、
前記抽出された情報チャネルの別にこれに含まれる音声
データが一時蓄積される複数のメモリとの間で、サンプ
リングレートの異なるデータの書き込みおよび読み出し
を、単一の書き込みアドレス生成器および単一の読み出
しアドレス生成器を備える単一の制御装置にて制御する
バッファを備え、前記無線チャネル受信処理装置は、前
記分解した各スロットのスロット番号を併せて管理する
ものであり、前記バッファは、この管理されるスロット
番号に基づいて前記音声データを前記各メモリに対し個
別に書き込むとともに、それら書き込まれた音声データ
を前記各メモリの全てから同時に読み出すものであるこ
とをその要旨とする。According to a first aspect of the present invention, there is provided a video signal transmitted from a PHS terminal and subjected to demodulation processing.
While breaking down the stream of the stream into slots,
Information that contains audio data from each of the decomposed slots
Information channels only, and the extracted information
ADPC converts the audio data contained in each
PHS base station that generates PCM voice data by performing M processing
Provided in the wireless channel reception processing device of
Sampling rate of each audio data for CM processing
In a sampling rate converter that converts the
Audio included in each of the extracted information channels
Sampling between multiple memories where data is temporarily stored
Writing and reading data with different ring rates
A single write address generator and a single read
Control by a single controller with an address generator
A buffer, wherein the wireless channel reception processing device is
Manage the slot number of each decomposed slot together
Wherein said buffer is the slot being managed
The voice data is individually stored in each memory based on the number.
Write separately, and the written audio data
Is read from all of the memories at the same time .

【００３９】[0039]

【００４０】[0040]

【００４１】[0041]

【００４２】請求項２に記載の発明は、ＰＨＳの端末か
ら送信され、復調処理の施されたビットストリームのフ
レームを、スロットに分解しつつ、それら分解した各ス
ロットから音声データが含まれる情報チャネルだけを抽
出するとともに、それら抽出した情報チャネルの別にこ
れに含まれる音声データをＡＤＰＣＭ処理してＰＣＭ音
声データを生成するＰＨＳの基地局の無線チャネル受信
処理装置に設けられて、前記ＡＤＰＣＭ処理のために前
記各音声データのサンプリングレートの変換を行うサン
プリングレート変換装置において、前記抽出された情報
チャネルの別にこれに含まれる音声データが一時蓄積さ
れる４つのメモリ（１１〜１４）を備えるバッファ
（２）を有し、前記バッファ（２）は、各メモリ（１１
〜１４）に対して書き込み動作を開始させるためのスタ
ート信号を生成する制御回路（３）と、各メモリに対す
る音声データの書き込みアドレス（Ｗad）を生成する書
き込みアドレス生成器（１７）と、各メモリに対する音
声データの読み出しアドレス（Ｒad）を生成する読み出
しアドレス生成器（１６）と、書き込みアドレスと読み
出しアドレスとを１つのアドレス（Ａｄ）に多重化する
マルチプレクサ（１５）と、スロット番号とスタート信
号とに基づいて、各メモリに対して個別に書き込み動作
を行わせるための各書き込み制御信号（Ｗｃ）と、全て
のメモリに対して同時に読み出し動作を行わせるための
読み出し制御信号（Ｒｃ）とを生成する制御信号生成器
（１８）とを備え、書き込み制御信号は前記書き込み時
のサンプリングレートに対応した一定周期で生成され、
読み出し制御信号は前記読み出し時のサンプリングレー
トに対応した一定周期で生成され、書き込み制御信号の
周期は読み出し制御信号の周期よりも短く、書き込み制
御信号と読み出し制御信号とが重なった場合には、ま
ず、読み出し制御信号を優先して出力し、次に、書き込
み制御信号を遅延させて出力することをその要旨とす
る。According to a second aspect of the present invention, a bit stream frame transmitted from a PHS terminal and subjected to demodulation processing is decomposed into slots, and an information channel including audio data from each of the decomposed slots is provided. Is provided in the radio channel reception processing device of the base station of the PHS which generates the PCM voice data by ADPCM processing the voice data included in each of the extracted information channels while extracting only the extracted information channels. In the sampling rate conversion device for converting the sampling rate of each audio data, the buffer (2) including four memories (11 to 14) for temporarily storing the audio data included in each of the extracted information channels. ), And the buffer (2) includes a memory (11
To 14), a control circuit (3) for generating a start signal for starting a write operation, a write address generator (17) for generating a write address (Wad) of audio data for each memory, and a memory for each memory. A read address generator (16) for generating a read address (Rad) of audio data for the MPU, a multiplexer (15) for multiplexing a write address and a read address into one address (Ad), a slot number and a start signal, , A write control signal (Wc) for causing each memory to perform a write operation individually and a read control signal (Rc) for causing all memories to perform a read operation simultaneously are generated. And a control signal generator (18) for performing the write control signal. Is generated at a fixed cycle corresponding to the
The read control signal is generated at a constant cycle corresponding to the sampling rate at the time of the read, the cycle of the write control signal is shorter than the cycle of the read control signal, and when the write control signal and the read control signal overlap, The point is that the read control signal is output with priority, and then the write control signal is output with a delay.

【００４３】請求項３に記載の発明は、請求項２に記載
のサンプリングレート変換装置において、前記読み出し
制御信号（Ｒｃ）に従って、各メモリ（１１〜１４）か
ら読み出された各音声データをそれぞれ格納し、次の読
み出し制御信号が送られてくるまでの間、格納した音声
データを保持する４つのデータフリップフロップ（２１
〜２４）を備えたことをその要旨とする。The invention described in claim 3 is the sampling rate conversion device according to claim 2, in accordance with the read control signal (Rc), the respective audio data read from the memory (11-14), respectively The four data flip-flops (21) store the stored audio data until the next read control signal is sent.
To 24) is the gist of the invention.

【００４４】請求項４に記載の発明は、請求項２または
請求項３に記載のサンプリングレート変換装置におい
て、前記各メモリ（１１〜１４）はリングバッファによ
って構成され、前記書き込みアドレス（Ｗad）および読
み出しアドレス（Ｒad）はフリーランで巡回し、書き込
みアドレスの初期アドレスは、読み出しアドレスよりも
所定値だけ進んでいることをその要旨とする。The invention described in claim 4 is the invention according to claim 2 or
4. The sampling rate conversion device according to claim 3 , wherein each of the memories (11 to 14) is constituted by a ring buffer, the write address (Wad) and the read address (Rad) circulate in a free run, and an initial write address is set. The gist is that the address is ahead of the read address by a predetermined value.

【００４５】[0045]

【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。尚、本実施形態におい
て、従来の形態と同じ構成部材については符号を等しく
してその詳細な説明を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. In the present embodiment, the same reference numerals are used for the same components as in the conventional embodiment, and the detailed description is omitted.

【００４６】図１に、本実施形態におけるＰＨＳの基地
局の無線チャネル受信処理装置のブロック構成を示す。
無線チャネル受信処理装置１は、フレーム分解処理回路
５２、スロット分解処理回路５３、ＣＰＵインターフェ
ース５４、ＡＤＰＣＭ処理回路５５、入力端子５６、出
力端子５７〜６０、入出力端子６１、バッファ２、制御
回路３から構成されている。FIG. 1 shows a block configuration of a radio channel reception processing device of a PHS base station in this embodiment.
The wireless channel reception processing device 1 includes a frame decomposition processing circuit 52, a slot decomposition processing circuit 53, a CPU interface 54, an ADPCM processing circuit 55, an input terminal 56, output terminals 57 to 60, an input / output terminal 61, a buffer 2, and a control circuit 3. It is composed of

【００４７】無線チャネル受信処理装置１において、図
６に示した従来の無線チャネル受信処理装置５１と異な
るのは以下の点である。 （１）各バッファ７１〜７４がバッファ２に置き代えら
れている。バッファ２は、スロット分解処理回路５３か
ら送られてくる音声データ（以下、「Ｄｉ」と表記す
る）を蓄積し（書き込み）、蓄積した（書き込まれた）
音声データを読み出して、その音声データ（以下、「Ｄ
ｏ」と表記する）をＡＤＰＣＭ処理回路５５へ送る。The radio channel reception processor 1 differs from the conventional radio channel reception processor 51 shown in FIG. 6 in the following points. (1) The buffers 71 to 74 are replaced by the buffer 2. The buffer 2 accumulates (writes) audio data (hereinafter, referred to as “Di”) sent from the slot disassembly processing circuit 53, and accumulates (writes).
The audio data is read out, and the audio data (hereinafter, “D
o ") to the ADPCM processing circuit 55.

【００４８】（２）フレーム分解処理回路５２はスロッ
ト番号を管理しており、そのスロット番号をバッファ２
へ送る。 （３）制御回路７５が制御回路３に置き代えられてい
る。制御回路３は各回路５２〜５５の動作を制御する。
また、制御回路３は、バッファ２に書き込み動作を開始
させるためのスタート信号を生成する。(2) The frame disassembly processing circuit 52 manages slot numbers, and stores the slot numbers in the buffer 2
Send to (3) The control circuit 75 is replaced by the control circuit 3. The control circuit 3 controls the operation of each of the circuits 52 to 55.
Further, the control circuit 3 generates a start signal for starting a write operation in the buffer 2.

【００４９】図２に、バッファ２の内部構成を示す。バ
ッファ２は、メモリ１１〜１４、マルチプレクサ（ＭＵ
Ｘ）１５、書き込みアドレス生成器１６、読み出しアド
レス生成器１７、制御信号生成器１８、データ（Ｄ）フ
リップフロップ２１〜２４から構成されている。FIG. 2 shows the internal configuration of the buffer 2. Buffer 2 includes memories 11 to 14 and a multiplexer (MU)
X) 15, a write address generator 16, a read address generator 17, a control signal generator 18, and data (D) flip-flops 21 to 24.

【００５０】制御信号生成器１８は、フレーム分解処理
回路５２から送られてくるスロット番号と、制御回路３
から送られてくるスタート信号とに基づいて、書き込み
制御信号Ｗｃ、読み出し制御信号Ｒｃ、マルチプレクサ
制御信号Ｓｃを生成する。ここで、従来の形態と同様
に、書き込み制御信号Ｗｃは一定周期（＝約１μs （９
６０kHz ））で生成され、読み出し制御信号Ｒｃも一定
周期（＝１２５μs （８kHz ））で生成される。また、
制御信号生成器１８は、スタート信号が入力されると、
その時点で読み出しアドレス生成器１６が生成している
読み出しアドレスＲadに基づき、その読み出しアドレス
Ｒadよりも所定値だけ進んだアドレスを初期アドレスと
して生成する。そして、制御信号生成器１８は、書き込
み制御信号Ｗｃと読み出し制御信号Ｒｃとが重なった場
合には、まず、読み出し制御信号Ｒｃを優先して出力
し、次に、書き込み制御信号Ｗｃを遅延させて出力す
る。The control signal generator 18 determines the slot number sent from the frame decomposition processing circuit 52 and the control circuit 3
, A write control signal Wc, a read control signal Rc, and a multiplexer control signal Sc. Here, similarly to the conventional embodiment, the write control signal Wc has a constant period (= about 1 μs (9
60 kHz)), and the read control signal Rc is also generated at a constant period (= 125 μs (8 kHz)). Also,
When the start signal is input, the control signal generator 18
Based on the read address Rad generated by the read address generator 16 at that time, an address advanced by a predetermined value from the read address Rad is generated as an initial address. When the write control signal Wc and the read control signal Rc overlap, the control signal generator 18 first outputs the read control signal Rc with priority, and then delays the write control signal Wc. Output.

【００５１】書き込みアドレス生成器１７は、制御信号
生成器１８が生成した初期アドレスと、各メモリ１１〜
１４の書き込み動作とに基づいて、フリーランで巡回す
る書き込みアドレスＷadを生成する。つまり、書き込み
アドレス生成器１７は、初期アドレスを書き込みアドレ
スＷadの先頭アドレスとし、各メモリ１１〜１４に対し
て音声データが書き込まれる度に書き込みアドレスＷad
をインクリメントし、書き込みアドレスＷadが各メモリ
１１〜１４の最終アドレスまで進んだら、次の書き込み
アドレスＷadを各メモリ１１〜１４の先頭アドレスに戻
す。The write address generator 17 stores the initial address generated by the control signal generator 18 and each of the memories 11 to
Based on the 14 write operations, a write address Wad that circulates in free run is generated. That is, the write address generator 17 sets the initial address as the head address of the write address Wad, and sets the write address Wad every time audio data is written to each of the memories 11 to 14.
Is incremented, and when the write address Wad advances to the last address of each of the memories 11 to 14, the next write address Wad is returned to the top address of each of the memories 11 to 14.

【００５２】読み出しアドレス生成器１６は、各メモリ
１１〜１４の読み出し動作に基づいて、フリーランで巡
回する読み出しアドレスＲadを生成する。つまり、読み
出しアドレス生成器１６は、各メモリ１１〜１４から音
声データが読み出される度に読み出しアドレスＲadをイ
ンクリメントし、読み出しアドレスＲadが各メモリ１１
〜１４の最終アドレスまで進んだら、次の読み出しアド
レスＲadを各メモリ１１〜１４の先頭アドレスに戻す。The read address generator 16 generates a read address Rad that circulates in a free run based on the read operation of each of the memories 11 to 14. That is, the read address generator 16 increments the read address Rad each time the audio data is read from each of the memories 11 to 14, and sets the read address Rad to each of the memories 11 to 14.
When the process proceeds to the last address of 14, the next read address Rad is returned to the start address of each of the memories 11 to 14.

【００５３】マルチプレクサ１５は、書き込みアドレス
生成器１７が生成した書き込みアドレスＷadと、読み出
しアドレス生成器１６が生成した読み出しアドレスＲad
とを、制御信号生成器１８が生成したマルチプレクサ制
御信号Ｓｃに従って多重化することで１つのアドレスＡ
ｄを生成し、そのアドレスＡｄを各メモリ１１〜１４へ
出力する。つまり、マルチプレクサ１５は、書き込みア
ドレスＷadと読み出しアドレスＲadのいずれか一方をマ
ルチプレクサ制御信号Ｓｃに従って選択し、その選択し
たアドレスＷad，ＲadをアドレスＡｄとして各メモリ１
１〜１４へ出力する。The multiplexer 15 includes a write address Wad generated by the write address generator 17 and a read address Rad generated by the read address generator 16.
Are multiplexed according to the multiplexer control signal Sc generated by the control signal generator 18 so that one address A
d, and outputs the address Ad to each of the memories 11 to 14. That is, the multiplexer 15 selects one of the write address Wad and the read address Rad according to the multiplexer control signal Sc, and uses the selected address Wad, Rad as the address Ad as the memory 1.
Output to 1-14.

【００５４】各メモリ１１〜１４は、ＦＩＦＯ構成のＲ
ＡＭから成るリングバッファによって構成され、スロッ
ト分解処理回路５３から送られてくる音声データＤｉを
順次書き込む。この各メモリ１１〜１４への音声データ
の書き込み動作は、制御信号生成回路１８が生成した書
き込み制御信号Ｗｃに従い、マルチプレクサ１５が生成
したアドレスＡｄ（書き込みアドレスＷad）で行われ
る。また、各メモリ１１〜１４からの音声データの読み
出し動作は、制御信号生成回路１８が生成した読み出し
制御信号Ｒｃに従い、マルチプレクサ１５が生成したア
ドレスＡｄ（読み出しアドレスＲad）で行われる。Each of the memories 11 to 14 has a FIFO configuration R
It is constituted by a ring buffer composed of AM, and sequentially writes the audio data Di sent from the slot disassembly processing circuit 53. The operation of writing the audio data to each of the memories 11 to 14 is performed at the address Ad (write address Wad) generated by the multiplexer 15 in accordance with the write control signal Wc generated by the control signal generation circuit 18. The operation of reading audio data from each of the memories 11 to 14 is performed at the address Ad (read address Rad) generated by the multiplexer 15 in accordance with the read control signal Rc generated by the control signal generation circuit 18.

【００５５】各Ｄフリップフロップ２１〜２４はそれぞ
れ、制御信号生成器１８が生成した読み出し制御信号Ｒ
ｃに従って、各メモリ１１〜１４から読み出された音声
データを格納し、次の読み出し制御信号Ｒｃが送られて
くるまでの間、格納した音声データを保持する。各Ｄフ
リップフロップ２１〜２４に保持された各音声データＤ
ｏは、ＡＤＰＣＭ処理回路５５へ送られる。Each of the D flip-flops 21 to 24 respectively has a read control signal R generated by the control signal generator 18.
In accordance with c, the audio data read from each of the memories 11 to 14 is stored, and the stored audio data is held until the next read control signal Rc is sent. Each audio data D held in each D flip-flop 21-24
o is sent to the ADPCM processing circuit 55.

【００５６】次に、バッファ２の動作を、図３に示すタ
イミングチャートに従って説明する。スロット分解処理
回路５３から送られてきた音声データＤｉは、タイミン
グ信号に基づいて一定周期で生成される書き込み制御信
号Ｗｃに従い、スロット番号に対応する各スロット毎
に、別々のメモリ１１〜１４に書き込まれる。例えば、
図４に示すスロットＲ２のＴＣＨに含まれる音声データ
はメモリ１１に書き込まれ、スロットＲ３のＴＣＨに含
まれる音声データはメモリ１２に書き込まれ、スロット
Ｒ４のＴＣＨに含まれる音声データはメモリ１３に書き
込まれる。Next, the operation of the buffer 2 will be described with reference to the timing chart shown in FIG. The audio data Di sent from the slot disassembly processing circuit 53 is written into separate memories 11 to 14 for each slot corresponding to the slot number in accordance with a write control signal Wc generated at a constant period based on a timing signal. It is. For example,
The audio data included in the TCH of the slot R2 shown in FIG. 4 is written to the memory 11, the audio data included in the TCH of the slot R3 is written to the memory 12, and the audio data included in the TCH of the slot R4 is written to the memory 13. It is.

【００５７】そして、タイミング信号に基づいて一定周
期で生成される読み出し制御信号Ｒｃに従い、全てのメ
モリ１１〜１４から同時に音声データが読み出される。
その各音声データはそれぞれ各Ｄフリップフロップ２１
〜２４に格納され、次の読み出し制御信号Ｒｃが送られ
てくるまで保持される。各Ｄフリップフロップ２１〜２
４に格納された各音声データＤｏは、ＡＤＰＣＭ処理回
路５５へ送られる。Then, audio data is simultaneously read from all the memories 11 to 14 in accordance with a read control signal Rc generated at a constant period based on the timing signal.
Each voice data is stored in each D flip-flop 21.
, And are held until the next read control signal Rc is sent. Each D flip-flop 21-2
4 are sent to the ADPCM processing circuit 55.

【００５８】ここで、図３のタイミングＡに示すよう
に、書き込み制御信号Ｗｃ（図示Ｂ）と読み出し制御信
号Ｒｃ（図示Ｃ）の生成されるタイミングが重なった場
合には、まず、読み出し制御信号Ｒｃ（図示Ｃ）が優先
して出力される。そして、書き込み制御信号Ｗｃ（図示
Ｂ）は遅延されて出力されるが（図示Ｄ）、その出力の
タイミングは、次の書き込み制御信号Ｗｃ（図示Ｅ）が
生成される前に行われる。Here, as shown at the timing A in FIG. 3, when the timings at which the write control signal Wc (illustrated B) and the read control signal Rc (illustrated C) overlap, first, the read control signal Wc (illustrated C) is read. Rc (illustrated C) is output with priority. Then, the write control signal Wc (illustrated B) is output with a delay (illustrated D), and the output timing is performed before the next write control signal Wc (illustrated E) is generated.

【００５９】ところで、書き込みアドレスＷadの初期ア
ドレスが、読み出しアドレスＲadよりも所定値だけ進ん
だアドレスに設定されているのは、各メモリ１１〜１４
がリングバッファによって構成されるためである。つま
り、書き込み制御信号Ｗｃの周期は、読み出し制御信号
Ｒｃの周期よりも短く設定されている。そのため、書き
込みアドレスＷadを読み出しアドレスＲadよりも進ませ
ておかないと、各メモリ１１〜１４において、まだ読み
出されていない音声データに対して、新たに送られてき
た音声データが上書きされ、音声データが破壊されてし
まう。それを避けるため、フリーランで巡回する書き込
みアドレスＷadが、同じくフリーランで巡回する読み出
しアドレスＲadに追いつかないように、書き込みアドレ
スＷadの初期アドレスを所定値だけ進ませているわけで
ある。The reason why the initial address of the write address Wad is set to an address advanced by a predetermined value from the read address Rad is that each of the memories 11-14.
Is constituted by a ring buffer. That is, the cycle of the write control signal Wc is set shorter than the cycle of the read control signal Rc. Therefore, if the write address Wad is not advanced beyond the read address Rad, the newly sent audio data is overwritten on the audio data that has not been read in each of the memories 11 to 14, and Data will be destroyed. In order to avoid this, the initial address of the write address Wad is advanced by a predetermined value so that the write address Wad circulating in the free run does not catch up with the read address Rad also circulating in the free run.

【００６０】このように、無線チャネル受信処理装置１
においては、各メモリ１１〜１４に対して、一定周期
（＝約１μs （９６０kHz ））の書き込み制御信号Ｗｃ
に従って音声データの書き込みを行う。そして、書き込
み制御信号Ｗｃとは異なる周期（＝１２５μs （８kHz
））の読み出し制御信号Ｒｃに従って音声データの読
み出しを行う。つまり、書き込み制御信号Ｗｃの周期が
各メモリ１１〜１４に対する書き込み周期になり、読み
出し制御信号Ｒｃの周期が各メモリ１１〜１４に対する
読み出し周期になる。ここで、各メモリ１１〜１４へ書
き込まれる音声データのサンプリングレートは、書き込
み制御信号Ｗｃの周期に対応する。また、各メモリ１１
〜１４から読み出される音声データのサンプリングレー
トは、読み出し制御信号Ｒｃの周期に対応する。つま
り、各制御信号Ｗｃ，Ｒｃの周期に対応して、音声デー
タ（ビットストリーム）のサンプリングレートが変換さ
れる。As described above, the wireless channel reception processing device 1
, A write control signal Wc having a constant period (= about 1 μs (960 kHz)) is supplied to each of the memories 11 to 14.
The audio data is written according to. Then, a period different from the write control signal Wc (= 125 μs (8 kHz)
The audio data is read in accordance with the read control signal Rc)). That is, the cycle of the write control signal Wc is a write cycle for each of the memories 11 to 14, and the cycle of the read control signal Rc is a read cycle for each of the memories 11 to 14. Here, the sampling rate of the audio data written to each of the memories 11 to 14 corresponds to the cycle of the write control signal Wc. In addition, each memory 11
The sampling rate of the audio data read from .about.14 corresponds to the period of the read control signal Rc. That is, the sampling rate of the audio data (bit stream) is converted according to the cycle of each of the control signals Wc and Rc.

【００６１】以上詳述したように、本実施形態によれば
以下の作用および効果を得ることができる。 （１）バッファ２では、各メモリ１１〜１４および各Ｄ
フリップフロップ２１〜２４に対して、マルチプレクサ
１５、書き込みアドレス生成器１６、読み出しアドレス
生成器１７、制御信号生成器１８がそれぞれ１つずつし
か設けられていない。つまり、各メモリ１１〜１４およ
び各Ｄフリップフロップ２１〜２４の制御回路（１５〜
１８）が１つに共有化されている。As described in detail above, according to the present embodiment, the following operations and effects can be obtained. (1) In the buffer 2, each memory 11 to 14 and each D
Each of the flip-flops 21 to 24 is provided with only one multiplexer 15, one write address generator 16, one read address generator 17, and one control signal generator 18. That is, the control circuits (15 to 15) of the memories 11 to 14 and the D flip-flops 21 to 24
18) is shared by one.

【００６２】（２）上記（１）より、本実施形態の無線
チャネル受信処理装置１においては、４つの音声チャネ
ルに対して、内部に４つのメモリ１１〜１４を備えたバ
ッファ２を１つ設けるだけで対応することができる。一
方、従来の無線チャネル受信処理装置５１においては、
各音声チャネルに対して、メモリ８１およびＤフリップ
フロップ８６とその制御回路（８２〜８５）とから構成
されるバッファ７１〜７４が１つずつ必要である。(2) From the above (1), in the wireless channel reception processing apparatus 1 of the present embodiment, one buffer 2 having four memories 11 to 14 therein is provided for four audio channels. You can just respond. On the other hand, in the conventional wireless channel reception processing device 51,
For each audio channel, one buffer 71 to 74 including a memory 81, a D flip-flop 86 and control circuits (82 to 85) is required.

【００６３】（３）上記（２）より、無線チャネル受信
処理装置１の回路規模を、無線チャネル受信処理装置５
１に比べて大幅に縮小化することができる。従って、無
線チャネル受信処理装置１はワンチップＬＳＩ化に適し
たものになる。(3) From the above (2), the circuit scale of the wireless channel reception processing device 1 is
The size can be greatly reduced as compared with 1. Accordingly, the wireless channel reception processing device 1 is suitable for one-chip LSI.

【００６４】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）各メモリ１１〜１４をリングバッファではなく、
音声データに対して十分に大きな容量をもった通常のＲ
ＡＭによって構成する。逆に言えば、各メモリ１１〜１
４をリングバッファによって構成すれば、各メモリ１１
〜１４の容量を必要最小限に抑えることが可能になり、
バッファ２の回路規模を縮小化することができる。The above embodiments may be modified as described below, and the same operation and effect can be obtained in such a case. (1) Each memory 11 to 14 is not a ring buffer,
Normal R with enough capacity for voice data
It is configured by AM. Conversely, each of the memories 11 to 1
4 is constituted by a ring buffer, each memory 11
~ 14 capacity can be minimized,
The circuit size of the buffer 2 can be reduced.

【００６５】（２）ＰＨＳの基地局の無線チャネル受信
処理装置に限らず、デジタルデータを伝送する際にサン
プリングレートを変更するために用いられる装置に適用
する。この場合も、デジタルデータの各伝送経路に対し
て、内部に複数のメモリを備えたバッファを１つ設ける
だけで対応することができる。従って、伝送経路の数が
増えても、メモリの数を増やすだけで済むことから、バ
ッファの回路規模を縮小化することが可能になる。(2) The present invention is applied not only to a radio channel reception processing device of a PHS base station but also to a device used for changing a sampling rate when transmitting digital data. In this case, it is possible to cope with each transmission path of digital data only by providing one buffer having a plurality of memories therein. Therefore, even if the number of transmission paths increases, only the number of memories needs to be increased, and the circuit scale of the buffer can be reduced.

【００６６】（３）上記（２）の場合、各メモリをＲＡ
Ｍではなく、扱うデジタルデータに対応した他の形式の
書き込み可能な記憶装置（例えば、磁気ディスク（フロ
ッピーディスク、ハードディスクなど）、光磁気ディス
ク、相変化ディスク、磁気テープなど）に置き代える。(3) In the case of the above (2), each memory is
Instead of M, a writable storage device (for example, a magnetic disk (floppy disk, hard disk, etc.), a magneto-optical disk, a phase change disk, a magnetic tape, etc.) corresponding to digital data to be handled is replaced.

【００６７】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項１〜４のいずれか１項に記載のサンプリン
グレート変換装置において、前記スロット分解処理回路
（５３）から送られてくる音声データを含まないスロッ
トを非音声データとして外部へ出力すると共に、外部か
ら入力された非音声データを前記フレーム分解処理回路
（５２）およびスロット分解処理回路へ送るＣＰＵイン
ターフェース（５４）を備え、スロット分解処理回路
は、制御用物理スロットや、情報チャネルＴＣＨに音声
データ以外のユーザ情報が含まれている通信用物理スロ
ットなどの音声データを含まないスロットをＣＰＵイン
ターフェースへ送るサンプリングレート変換装置。While the embodiments have been described above, technical ideas other than the claims that can be grasped from the embodiments will be described below together with their effects. (A) In the sampling rate conversion device according to any one of claims 1 to 4 , a slot not containing audio data sent from the slot decomposition processing circuit (53) is output to the outside as non-audio data. And a CPU interface (54) for sending non-speech data input from the outside to the frame disassembly processing circuit (52) and the slot disassembly processing circuit. The slot disassembly processing circuit provides a control physical slot and an information channel TCH. A sampling rate converter for sending a slot not containing audio data, such as a communication physical slot containing user information other than audio data, to a CPU interface.

【００６８】このようにすれば、非音声データの処理に
も対応可能なＰＨＳの基地局の無線チャネル受信処理装
置が得られる。 （ロ）請求項４に記載のサンプリングレート変換装置に
おいて、前記制御信号生成器（１８）は、スタート信号
が入力された時点の読み出しアドレス（Ｒad）に基づ
き、その読み出しアドレスよりも所定値だけ進んだアド
レスを初期アドレスとして設定するサンプリングレート
変換装置。In this way, it is possible to obtain a PHS base station radio channel reception processing apparatus that can handle non-voice data processing. (B) In the sampling rate converter according to claim 4 , the control signal generator (18) is advanced by a predetermined value from the read address based on the read address (Rad) at the time when the start signal is input. A sampling rate conversion device that sets an address as an initial address.

【００６９】このようにすれば、リングバッファによっ
て構成される各メモリにおいて、音声データが破壊され
るのを確実に防ぐことができる。 （ハ）請求項２〜４のいずれか１項に記載のサンプリン
グレート変換装置において、前記制御信号生成器（１
８）は、前記マルチプレクサ（１５）を制御するための
信号（Ｓｃ）を生成するサンプリングレート変換装置。In this way, it is possible to reliably prevent the audio data from being destroyed in each memory constituted by the ring buffer. (C) In the sampling rate conversion device according to any one of claims 2 to 4 , the control signal generator (1)
8) A sampling rate converter for generating a signal (Sc) for controlling the multiplexer (15).

【００７０】このようにすれば、マルチプレクサの動作
を確実に制御することができる。 （ニ）請求項１に記載のサンプリングレート変換装置に
おいて、書き込み時のサンプリングレートは約１μs
（９６０kHz ）であり、読み出し時のサンプリングレー
トは１２５μs （８kHz ）であるサンプリングレート変
換装置。In this way, the operation of the multiplexer can be reliably controlled. (D) In the sampling rate converter according to claim 1 , the sampling rate at the time of writing is about 1 μs.
(960 kHz) and a sampling rate at the time of reading is 125 μs (8 kHz).

【００７１】（ホ）請求項２〜４のいずれか１項に記載
のサンプリングレート変換装置において、書き込み制御
信号の周期は約１μs （９６０kHz ）であり、読み出し
制御信号の周期は１２５μs （８kHz ）であるサンプリ
ングレート変換装置。(E) In the sampling rate converter according to any one of claims 2 to 4 , the cycle of the write control signal is about 1 μs (960 kHz) and the cycle of the read control signal is 125 μs (8 kHz). A sampling rate converter.

【００７２】上記（ニ）（ホ）のようにすれば、ＰＨＳ
のＴＤＭＡ／ＴＤＤ方式のスロット構成に対応すること
ができる。 In the case of (d) and (e), the PHS
Can be enabled to scan Lock preparative structure of TDMA / TDD scheme.

【００７３】[0073]

【発明の効果】請求項１〜４のいずれか１項に記載の発
明によれば、回路規模の小さなＰＨＳの基地局の無線チ
ャネル受信処理装置を備えたサンプリングレート変換装
置を提供することができる。According to the invention as set forth in any one of claims 1 to 4 , it is possible to provide a sampling rate conversion device provided with a radio channel reception processing device of a PHS base station having a small circuit scale. .

【００７４】[0074]

【００７５】[0075]

【図面の簡単な説明】[Brief description of the drawings]

【図１】一実施形態のブロック回路図。FIG. 1 is a block circuit diagram of one embodiment.

【図２】一実施形態の要部ブロック回路図。FIG. 2 is a main part block circuit diagram of one embodiment.

【図３】一実施形態の動作を説明するためのタイミング
チャート。FIG. 3 is a timing chart for explaining the operation of the embodiment.

【図４】ＰＨＳのスロット構成を説明するための説明
図。FIG. 4 is an explanatory diagram for explaining a slot configuration of a PHS.

【図５】スロットの内部構成を説明するための説明図。FIG. 5 is an explanatory diagram for explaining an internal configuration of a slot.

【図６】従来の形態のブロック回路図。FIG. 6 is a block circuit diagram of a conventional mode.

【図７】従来の形態の要部ブロック回路図。FIG. 7 is a main part block circuit diagram of a conventional mode.

【符号の説明】[Explanation of symbols]

２…バッファ ３…制御回路 １１〜１４…メモリ １５…マルチプレクサ １６…読み出しアドレス生成器 １７…書き込みアドレス生成器 １８…制御信号生成器 ２１〜２４…データフリップフロップ ５２…フレーム分解処理回路 ５３…スロット分解処理回路 ５４…ＣＰＵインターフェース ５５…ＡＤＰＣＭ処理回路 Ｄｉ，Ｄｏ…音声データ Ｒad…読み出しアドレス Ｗad…書き込みアドレス Ａｄ…アドレス Ｒｃ…読み出し制御信号 Ｗｃ…書き込み制御信号 Reference Signs List 2 buffer 3 control circuit 11-14 memory 15 multiplexer 16 read address generator 17 write address generator 18 control signal generator 21-24 data flip-flop 52 frame decomposition processing circuit 53 slot decomposition Processing circuit 54 CPU interface 55 ADPCM processing circuit Di, Do audio data Rad read address Wad write address Ad address Rc read control signal Wc write control signal

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/05 H04B 7/26 H04B 14/04 H04L 7/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) G06F 3/05 H04B 7/26 H04B 14/04 H04L 7/00

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ＰＨＳの端末から送信され、復調処理の
施されたビットストリームのフレームを、スロットに分
解しつつ、それら分解した各スロットから音声データが
含まれる情報チャネルだけを抽出するとともに、それら
抽出した情報チャネルの別にこれに含まれる音声データ
をＡＤＰＣＭ処理してＰＣＭ音声データを生成するＰＨ
Ｓの基地局の無線チャネル受信処理装置に設けられて、
前記ＡＤＰＣＭ処理のために前記各音声データのサンプ
リングレートの変換を行うサンプリングレート変換装置
において、 前記抽出された情報チャネルの別にこれに含まれる音声
データが一時蓄積される複数のメモリとの間で、サンプ
リングレートの異なるデータの書き込みおよび読み出し
を、単一の書き込みアドレス生成器および単一の読み出
しアドレス生成器を備える単一の制御装置にて制御する
バッファを備え、前記無線チャネル受信処理装置は、前記分解した各スロ
ットのスロット番号を併せて管理するものであり、前記
バッファは、この管理されるスロット番号に基づいて前
記音声データを前記各メモリに対し個別に書き込むとと
もに、それら書き込まれた音声データを前記各メモリの
全てから同時に読み出すものである ことを特徴とするサ
ンプリングレート変換装置。1. A frame of a bit stream transmitted from a PHS terminal and subjected to demodulation processing is divided into slots, and only information channels containing audio data are extracted from each of the decomposed slots. PH for generating PCM audio data by ADPCM processing audio data contained in each of the extracted information channels
S is provided in the radio channel reception processing device of the base station,
In a sampling rate conversion device for converting a sampling rate of each audio data for the ADPCM process, between a plurality of memories in which audio data included in each of the extracted information channels is temporarily stored, A buffer for controlling writing and reading of data having different sampling rates by a single control device including a single write address generator and a single read address generator, wherein the wireless channel reception processing device includes: Each disassembled slot
The slot number of the slot is also managed.
The buffer is preceded based on this managed slot number.
When writing voice data individually into each of the memories,
The written voice data is stored in each memory.
A sampling rate conversion device characterized in that data is read out from all of them at the same time . 【請求項２】 ＰＨＳの端末から送信され、復調処理の
施されたビットストリームのフレームを、スロットに分
解しつつ、それら分解した各スロットから音声データが
含まれる情報チャネルだけを抽出するとともに、それら
抽出した情報チャネルの別にこれに含まれる音声データ
をＡＤＰＣＭ処理してＰＣＭ音声データを生成するＰＨ
Ｓの基地局の無線チャネル受信処理装置に設けられて、
前記ＡＤＰＣＭ処理のために前記各音声データのサンプ
リングレートの変換を行うサンプリングレート変換装置
において、 前記抽出された情報チャネルの別にこれに含まれる音声
データが一時蓄積される４つのメモリを備えるバッファ
を有し、 前記バッファは、 各メモリに対して書き込み動作を開始させるためのスタ
ート信号を生成する制御回路と、 各メモリに対する音声データの書き込みアドレスを生成
する書き込みアドレス生成器と、 各メモリに対する音声データの読み出しアドレスを生成
する読み出しアドレス生成器と、 書き込みアドレスと読み出しアドレスとを１つのアドレ
スに多重化するマルチプレクサと、 スロット番号とスタート信号とに基づいて、各メモリに
対して個別に書き込み動作を行わせるための各書き込み
制御信号と、全てのメモリに対して同時に読み出し動作
を行わせるための読み出し制御信号とを生成する制御信
号生成器とを備え、 書き込み制御信号は前記書き込み時のサンプリングレー
トに対応した一定周期で生成され、読み出し制御信号は
前記読み出し時のサンプリングレートに対応した一定周
期で生成され、書き込み制御信号の周期は読み出し制御
信号の周期よりも短く、書き込み制御信号と読み出し制
御信号とが重なった場合には、まず、読み出し制御信号
を優先して出力し、次に、書き込み制御信号を遅延させ
て出力するサンプリングレート変換装置。2. A frame of a bit stream transmitted from a PHS terminal and subjected to demodulation processing is divided into slots, and only information channels containing audio data are extracted from each of the decomposed slots. PH for generating PCM audio data by ADPCM processing audio data contained in each of the extracted information channels
S is provided in the radio channel reception processing device of the base station,
A sampling rate conversion device for converting a sampling rate of each audio data for the ADPCM processing, comprising: a buffer including four memories in which audio data included in each of the extracted information channels is temporarily stored. /> has, the buffer includes a control circuit for generating a start signal for starting the write operation for each memory, a write address generator for generating a write address of the voice data for each memory, each memory and a read address generator for generating read address of the audio data for one address and a write address and a read address
A multiplexer for multiplexing the scan, based on the slot number and the start signal, each write for causing individual write operations for each memory
A control signal for generating a control signal and a read control signal for causing all memories to perform a read operation simultaneously.
A write control signal is generated at a constant cycle corresponding to the sampling rate at the time of writing, a read control signal is generated at a constant cycle corresponding to the sampling rate at the time of reading, and a cycle of the write control signal. Is shorter than the period of the read control signal, and when the write control signal and the read control signal overlap, first, the read control signal is output with priority, and then the write control signal is delayed and output. Rate converter. 【請求項３】 請求項２に記載のサンプリングレート変
換装置において、 前記読み出し制御信号に従って、各メモリから読み出さ
れた各音声データをそれぞれ格納し、次の読み出し制御
信号が送られてくるまでの間、格納した音声データを保
持する４つのデータフリップフロップを備えたサンプリ
ングレート変換装置。3. A sampling rate converting apparatus according to claim 2, in accordance with the read control signal, the respective audio data read from the memory to store each of the next read control signal is transmitted And a sampling rate conversion device including four data flip-flops for holding stored audio data. 【請求項４】 請求項２または請求項３に記載のサンプ
リングレート変換装置において、 前記各メモリはリングバッファによって構成され、前記
書き込みアドレスおよび読み出しアドレスはフリーラン
で巡回し、書き込みアドレスの初期アドレスは、読み出
しアドレスよりも所定値だけ進んでいるサンプリングレ
ート変換装置。4. The sampling rate conversion device according to claim 2 , wherein each of the memories is constituted by a ring buffer, the write address and the read address circulate free-run, and the initial address of the write address is , A sampling rate converter that is ahead of the read address by a predetermined value.